WO2020058919A1 - 撮像装置、その作製方法および電子機器 - Google Patents

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layer
transistor
photoelectric conversion
imaging device
crystal silicon
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山崎舜平
池田隆之
掛端哲弥
徳丸亮
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株式会社半導体エネルギー研究所
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • One embodiment of the present invention relates to an imaging device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacturer, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a storage device, an imaging device,
  • a driving method or a manufacturing method thereof can be given as an example.
  • a semiconductor device in this specification and the like refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • the storage device, the display device, the imaging device, and the electronic device sometimes include a semiconductor device.
  • Patent Document 1 discloses an imaging device in which a transistor including an oxide semiconductor and having extremely low off-state current is used for a pixel circuit.
  • the imaging device is used not only as a means for imaging visible light but also for various uses. For example, it is used for personal authentication, failure analysis, medical diagnosis, security use, and the like. In these applications, in addition to visible light, short-wavelength light such as X-rays, long-wavelength light such as infrared light, and the like are properly used depending on the application.
  • One object of one embodiment of the present invention is to provide an imaging device suitable for detecting infrared light. Or. An object is to provide an imaging device suitable for biometric authentication. Alternatively, it is another object to provide an imaging device suitable for imaging a moving object. Another object is to provide a method for manufacturing the imaging device.
  • Another object is to provide an imaging device with low power consumption. Another object is to provide a highly reliable imaging device. Another object is to provide a small-sized imaging device. Alternatively, it is another object to provide a novel imaging device. Another object is to provide an operation method of the imaging device. Another object is to provide a new semiconductor device or the like.
  • One embodiment of the present invention relates to an imaging device including single crystal silicon in an imaging device and a metal oxide in a channel formation region of a transistor included in a circuit, and a method for manufacturing the imaging device.
  • One embodiment of the present invention is a method for manufacturing an imaging device including a single-crystal silicon substrate and a support substrate, in which a conductivity type opposite to that of the single-crystal silicon substrate is provided on a first surface side of the single-crystal silicon substrate.
  • a conductive region is provided to form a photoelectric conversion device; a transistor having a metal oxide in a channel formation region over the photoelectric conversion device and electrically connected to the photoelectric conversion device is formed; Forming an insulating layer, forming a second insulating layer on the supporting substrate, bonding the first insulating layer to the surface of the second insulating layer, and forming the first surface of the single crystal silicon substrate.
  • This is a method for manufacturing an imaging device in which a surface opposite to the above is ground and polished to reduce the thickness of a light absorption layer of a photoelectric conversion device.
  • Another embodiment of the present invention is a method for manufacturing an imaging device including a single-crystal silicon substrate and a support substrate, wherein a conductivity type of the single-crystal silicon substrate is set on a first surface side of the single-crystal silicon substrate.
  • a region of the opposite conductivity type is provided to form a photoelectric conversion device; a first insulating layer and a first conductive layer electrically connected to the photoelectric conversion device are formed over the photoelectric conversion device;
  • a transistor including an oxide in a channel formation region is formed, a second insulating layer and a second conductive layer electrically connected to the transistor are formed over the transistor, and a surface of the first insulating layer and a second insulating layer are formed.
  • Imaging device that thins the light absorption layer of the device Which is a manufacturing method.
  • a photoelectric conversion device may be formed by providing a region of the same conductivity type as the single crystal silicon substrate and having a higher carrier concentration than the single crystal silicon substrate on the polished surface side of the single crystal silicon substrate.
  • a third insulating layer in contact with the photoelectric conversion device may be formed, and the optical filter layer may be formed so as to overlap with the photoelectric conversion device with the third insulating layer interposed therebetween.
  • Another embodiment of the present invention is an imaging device in which a first layer, a second layer, a third layer, and a fourth layer are stacked in this order.
  • a second layer, a third layer, and a fourth layer each have a region overlapping each other, the first layer has an optical filter layer, and the second layer is a single crystal silicon.
  • the third layer has a device formation layer, the fourth layer has a support substrate, and the second layer has a photoelectric conversion device using single crystal silicon as a light absorption layer.
  • the third layer includes a transistor having a metal oxide in a channel formation region, the photoelectric conversion device and the transistor are electrically connected, and the photoelectric conversion device receives light transmitted through the optical filter layer. It is.
  • the device formation layer includes a first transistor, a second transistor, a third transistor, a fourth transistor, and a capacitor, and one electrode of the photoelectric conversion device is provided for the first transistor.
  • the other of the source and the drain of the first transistor is electrically connected to one of the source and the drain, and the other of the source and the drain of the second transistor is electrically connected to the one of the source and the drain of the second transistor.
  • One is electrically connected to one electrode of the capacitor, one electrode of the capacitor is electrically connected to the gate of the third transistor, and one of the source or the drain of the third transistor is connected to the fourth transistor.
  • the transistor can be electrically connected to one of a source and a drain of the transistor.
  • optical filter layer a layer that blocks visible light and transmits infrared light can be used.
  • the metal oxide included in the channel formation region of the transistor may include In, Zn, and M (M is Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, or Hf). preferable.
  • an imaging device suitable for detecting infrared light can be provided.
  • An imaging device suitable for biometric authentication can be provided.
  • an imaging device suitable for imaging a moving object can be provided.
  • a method for manufacturing the above imaging device can be provided.
  • an imaging device with low power consumption can be provided.
  • a highly reliable imaging device can be provided.
  • a small imaging device can be provided.
  • a novel imaging device can be provided.
  • an operation method of the imaging device can be provided.
  • a new semiconductor device or the like can be provided.
  • FIG. 1 is a diagram illustrating an imaging device.
  • 2A and 2B are diagrams illustrating a pixel circuit.
  • FIG. 3A is a diagram illustrating a rolling shutter system.
  • FIG. 3B is a diagram illustrating the global shutter method.
  • 4A and 4B are diagrams illustrating a method for manufacturing an imaging device.
  • 5A to 5C are diagrams illustrating a method for manufacturing an imaging device.
  • 6A and 6B are diagrams illustrating a method for manufacturing an imaging device.
  • 7A to 7C are diagrams illustrating a method for manufacturing an imaging device.
  • 8A and 8B are diagrams illustrating a method for manufacturing an imaging device.
  • 9A to 9D are diagrams illustrating a method for manufacturing an imaging device.
  • 10A to 10C are diagrams illustrating an imaging device.
  • FIG. 11A and 11B are timing charts illustrating the operation of the pixel circuit.
  • 12A and 12B are diagrams illustrating a pixel circuit.
  • FIG. 13 is a block diagram illustrating an imaging device.
  • 14A and 14B are diagrams illustrating a configuration of a pixel of the imaging device.
  • 15A to 15D are diagrams illustrating a transistor.
  • FIGS. 16A1 to 16A3 and FIGS. 16B1 to 16B3 are perspective views illustrating a package and a camera module accommodating an imaging device.
  • 17A to 17C are diagrams illustrating electronic devices.
  • 18A to 18C are diagrams illustrating electronic devices.
  • the element may be configured by a plurality of elements unless there is a functional inconvenience.
  • a plurality of transistors operating as switches may be connected in series or in parallel.
  • the capacitor may be divided and arranged at a plurality of positions.
  • one conductor may have a plurality of functions such as a wiring, an electrode, and a terminal in some cases, and in this specification, a plurality of names may be used for the same element.
  • a plurality of names may be used for the same element.
  • the elements may actually be connected via a plurality of conductors. In this document, such a configuration is also included in the category of direct connection.
  • One embodiment of the present invention is an imaging device supporting infrared light. By converting the received infrared light into image data, it can be used for applications such as biometric authentication, failure analysis of industrial products, and non-defective product selection. In addition, by using a pixel circuit capable of capturing images in the global shutter mode, an image without distortion can be obtained even for a moving subject.
  • FIG. 1 is a diagram illustrating an imaging device of one embodiment of the present invention.
  • the imaging device has a layer 11, a layer 12, a layer 13, and a layer 14.
  • Layer 11 has an optical filter layer.
  • the optical filter layer for example, a layer that blocks visible light and transmits infrared light (hereinafter, an infrared light transmitting filter) can be used.
  • an infrared light transmitting filter refers to a filter that mainly blocks light (mainly visible light) having a shorter wavelength than near infrared light. A clear infrared light image can be obtained by blocking visible light that is noise.
  • the optical filter layer a layer that transmits light of another specific wavelength may be used, and an imaging device specialized in imaging using the light may be used.
  • the layer 12 has a photoelectric conversion device (also referred to as a photoelectric conversion element).
  • a photodiode can be used as the photoelectric conversion device.
  • a photodiode capable of photoelectrically converting infrared light is used for imaging using infrared light.
  • a pn junction photodiode using single crystal silicon for a photoelectric conversion portion a pin junction photodiode using polycrystalline silicon or microcrystalline silicon for a photoelectric conversion layer, or the like can be used.
  • a material that can photoelectrically convert light in the infrared region such as a compound semiconductor, may be used.
  • a pn junction photodiode using single crystal silicon is used as a photoelectric conversion device will be described.
  • the light receiving surface is on the layer 11 side.
  • the layer 13 has a device formation layer.
  • the device formation layer has a transistor and the like which form a pixel circuit.
  • a transistor including a metal oxide for a channel formation region (hereinafter, referred to as an OS transistor) is preferably used.
  • the OS transistor has a characteristic of an extremely low off-state current and can hold data in a pixel circuit for a long time. Therefore, the OS transistor is suitable as a component of the pixel circuit.
  • Layer 14 has a supporting substrate.
  • a photodiode is formed by forming a region having a conductivity type opposite to that of the single crystal silicon substrate on the first surface side of the single crystal silicon substrate.
  • the single crystal silicon substrate needs to have a thickness (for example, several hundred ⁇ m) that also functions as a support.
  • the support substrate is a necessary element in the step of thinning (grinding and polishing). In addition, it becomes a support substrate of the completed imaging device.
  • FIG. 2A is a circuit diagram illustrating an example of a pixel circuit including a photoelectric conversion device included in the layer 11 and a transistor included in a device formation layer of the layer 12, and the like.
  • the pixel circuit can include the photoelectric conversion device 101, the transistor 103, the transistor 104, the transistor 105, the transistor 106, and the capacitor 108. Note that a structure without the capacitor 108 may be employed.
  • One electrode (cathode) of the photoelectric conversion device 101 is electrically connected to one of a source and a drain of the transistor 103.
  • the other of the source and the drain of the transistor 103 is electrically connected to one of the source and the drain of the transistor 104.
  • One of a source and a drain of the transistor 104 is electrically connected to one electrode of the capacitor 108.
  • One electrode of the capacitor 108 is electrically connected to the gate of the transistor 105.
  • One of a source and a drain of the transistor 105 is electrically connected to one of a source and a drain of the transistor 106.
  • a wiring connecting the other of the source and the drain of the transistor 103, one electrode of the capacitor 108, and the gate of the transistor 105 is referred to as a node FD.
  • the node FD can function as a charge storage unit.
  • the other electrode (anode) of the photoelectric conversion device 101 is electrically connected to the wiring 121.
  • the gate of the transistor 103 is electrically connected to the wiring 127.
  • the other of the source and the drain of the transistor 104 is electrically connected to the wiring 122.
  • the other of the source and the drain of the transistor 105 is electrically connected to the wiring 123.
  • the gate of the transistor 104 is electrically connected to the wiring 126.
  • the gate of the transistor 106 is electrically connected to the wiring 128.
  • the other electrode of the capacitor 108 is electrically connected to a reference potential line such as a GND wiring, for example.
  • the other of the source and the drain of the transistor 106 is electrically connected to the wiring 129.
  • the wirings 127, 126, and 128 can function as signal lines for controlling conduction of each transistor.
  • the wiring 129 can function as an output line.
  • the wirings 121, 122, and 123 can have a function as a power supply line.
  • the cathode side of the photoelectric conversion device 101 is electrically connected to the transistor 103 and the node FD is reset to a high potential to operate. Is also a high potential).
  • FIG. 2A illustrates a configuration in which the cathode of the photoelectric conversion device 101 is electrically connected to the node FD.
  • the anode side of the photoelectric conversion device 101 is electrically connected to one of the source and the drain of the transistor 103. It may be configured to be connected.
  • the node FD is reset to a low potential to operate, so that the wiring 122 has a low potential (a lower potential than the wiring 121).
  • the transistor 103 has a function of controlling the potential of the node FD.
  • the transistor 104 has a function of resetting the potential of the node FD.
  • the transistor 105 functions as a source follower circuit and can output the potential of the node FD to the wiring 129 as image data.
  • the transistor 106 has a function of selecting a pixel to output image data.
  • An OS transistor is preferably used as the transistor 103 and the transistor 104.
  • the OS transistor has a characteristic of extremely low off-state current. With the use of the OS transistors as the transistors 103 and 104, the period during which charge can be held at the node FD can be extremely long. Therefore, it is possible to apply a global shutter method in which charge accumulation operation is simultaneously performed in all pixels without complicating a circuit configuration and an operation method.
  • FIG. 3A is a diagram schematically illustrating the operation method of the rolling shutter system
  • FIG. 3B is a diagram schematically illustrating the global shutter system.
  • En represents the exposure (accumulation operation) of the n-th column (n is a natural number)
  • Rn represents the read operation of the n-th column.
  • 3A and 3B show operations from the first row to the M-th row (M is a natural number).
  • the rolling shutter method is an operation method of sequentially performing exposure and data reading, and is a method in which a reading period of a certain row and an exposure period of another row are overlapped. Since the reading operation is performed immediately after the exposure, imaging can be performed even with a circuit configuration in which the data retention period is relatively short. However, since an image of one frame is composed of data having no synchronization at the time of imaging, distortion occurs in imaging of a moving object.
  • the global shutter method is an operation method in which exposure is performed simultaneously on all pixels, data is held in each pixel, and data is read out for each row. Therefore, an image without distortion can be obtained even when capturing a moving object.
  • a rolling shutter method is often used because a data potential easily flows out of a charge storage portion.
  • a transistor having a relatively high off-state current such as a transistor using Si in a channel formation region (hereinafter referred to as a Si transistor)
  • Si transistor a transistor using Si in a channel formation region
  • a rolling shutter method is often used because a data potential easily flows out of a charge storage portion.
  • the OS transistor is used for the pixel circuit, the global shutter method can be easily realized because there is almost no outflow of the data potential from the charge storage portion. Note that the imaging device of one embodiment of the present invention can be operated by a rolling shutter method.
  • an OS transistor may be used as the transistors 105 and 106. Further, an OS transistor and a Si transistor may be arbitrarily combined and applied. Further, all the transistors may be OS transistors or Si transistors. Examples of the Si transistor include a transistor including amorphous silicon, a transistor including crystalline silicon (typically, low-temperature polysilicon, single crystal silicon, and the like).
  • a first method is a method in which a transistor or the like is formed over a photoelectric conversion device provided over a single crystal silicon substrate and a supporting substrate is attached.
  • the photoelectric conversion device 101 is formed on the first surface side of the single crystal silicon substrate 21 (see FIG. 4A). Note that in the drawings for explaining the method for manufacturing the imaging device in this specification, a perspective view showing a part of the entire structure and a cross section of the part are shown. Further, the symbols of transistors and diodes shown in the drawings simply indicate device positions, and do not reflect electrical connections or circuit configurations.
  • FIG. 4A illustrates a plurality of photoelectric conversion devices 101 corresponding to each of the plurality of pixels.
  • the photoelectric conversion device 101 can be formed by joining a partial region of the single crystal silicon substrate 21 and a region 22 provided on the single crystal silicon substrate.
  • the region 22 is a region having a conductivity type opposite to that of the single crystal silicon substrate 21.
  • the conductivity type of single crystal silicon substrate 21 is p-type
  • the conductivity type of region 22 is n-type. That is, the photoelectric conversion device 101 is a pn junction type photodiode.
  • the region 22 can be formed by adding an n-type dopant (such as phosphorus or arsenic) to the first surface of the single crystal silicon substrate 21 by using a method such as ion doping or ion implantation.
  • an n-type dopant such as phosphorus or arsenic
  • a device formation layer 23 is formed on the photoelectric conversion device 101 (see FIG. 5A).
  • the device formation layer 23 is provided with a plurality of insulating films as necessary, in addition to the transistors and capacitors included in the pixel circuit. Note that the transistor is electrically connected to the photoelectric conversion device 101.
  • the insulating layer 24 is provided to flatten the unevenness on the surface (see FIG. 5B).
  • the insulating layer 24 is not limited to a single layer, and may be a stacked layer of a plurality of layers.
  • an inorganic film such as a silicon oxide film or an organic film such as an acrylic resin or polyimide can be used.
  • at least the outermost surface is an inorganic film in order to join the inorganic films together.
  • the surface may be flattened using CMP (chemical mechanical polishing) or the like as necessary.
  • the insulating layer 26 is formed over the supporting substrate 25, the surface of the insulating layer 26 is brought into close contact with the surface of the insulating layer 24, and a bonding process is performed (see FIG. 5C).
  • a hard material having high flatness such as a glass substrate, a ceramic substrate, a semiconductor substrate, or a metal substrate. It is preferable to use an inorganic film such as a silicon oxide film for the insulating layer 26, and at least the outermost surface of the insulating layer 24 and the outermost surface of the insulating layer 26 are preferably formed of the same material.
  • the surface of the insulating layer 26 and the surface of the insulating layer 24 are made hydrophilic immediately before the bonding. By making the bonding surface hydrophilic, a strong adhesive force at the atomic level can be obtained. Further, heat treatment or pressure treatment may be performed as necessary.
  • the surface opposite to the first surface of the single crystal silicon substrate 21 is ground and polished using the grinding and polishing tool 27 to make the single crystal silicon substrate 21 thinner (see FIG. 6A).
  • a grinding device, a lapping device, a polishing device, a CMP device, or the like may be appropriately used as needed. Further, wet etching may be used in combination.
  • the thickness of the single crystal silicon substrate 21 may be determined in consideration of the penetration length of light, the diffusion length, the thickness of a depletion layer, and the like. For example, when near-infrared light is to be imaged, the thickness is 3 ⁇ m or more and 100 ⁇ m or less, preferably 5 ⁇ m or more and 50 ⁇ m or less, and more preferably 10 ⁇ m or more and 25 ⁇ m or less.
  • a region 28 having ap + conductivity type may be formed on the surface of the single-crystal silicon substrate 21 facing the first surface (FIG. 2). 6B).
  • the region 28 is a region having a higher carrier concentration and a lower resistance than the single crystal silicon substrate 21, and functions as a carrier extraction electrode (common electrode) of the photoelectric conversion device 101. In the pixel circuit, it also functions as the wiring 121 or a part thereof. Note that a configuration in which the region 28 is not provided may be employed.
  • a p-type dopant (boron, aluminum, or the like) is added to a surface of the single crystal silicon substrate 21 facing the first surface by a method such as ion doping, ion implantation, vapor phase diffusion, or solid phase diffusion. And can be formed.
  • a method such as ion doping, ion implantation, vapor phase diffusion, or solid phase diffusion. And can be formed. The above is the first method.
  • a second method is a method in which a photoelectric conversion device provided over a single crystal silicon substrate is bonded to a transistor or the like provided over a supporting substrate. Note that, in the following description, description overlapping with the first method will be omitted.
  • the photoelectric conversion device 101 is formed as in the first method (see FIG. 4A). Then, the insulating layer 31 and the conductive layer 32 are formed over the photoelectric conversion device 101 (see FIG. 4B).
  • the insulating layer 31 can be made of the same material as the insulating layer 26.
  • the conductive layer 32 is a plug for electrically connecting the photoelectric conversion device 101 and the transistor, and one end is electrically connected to the photoelectric conversion device 101.
  • the conductive layer 32 is provided with an opening in the insulating layer 31, the opening is filled with one of conductive materials such as titanium, tungsten, tantalum, and nitride thereof, or a plurality of the conductive materials. And by removing excess conductive material by CMP or the like.
  • the conductive layer 32 is buried in the insulating layer 31, and the surface is a flat surface continuous with the surface of the insulating layer 31.
  • the device formation layer 23 is formed on the support substrate 25 (see FIG. 7A).
  • the device formation layer 23 is provided with a plurality of insulating films as necessary, in addition to the transistors and capacitors included in the pixel circuit.
  • an insulating layer 33 and a conductive layer 34 are formed (see FIG. 7B).
  • the insulating layer 33 can be made of the same material as the insulating layer 24.
  • the conductive layer 34 is a plug for electrically connecting the photoelectric conversion device 101 and the transistor, and one end is electrically connected to the transistor.
  • the conductive layer 34 is provided with an opening in the insulating layer 33, the opening is filled with one of conductive materials such as titanium, tungsten, tantalum, and nitride thereof, or a plurality of the conductive materials. And by removing excess conductive material by CMP or the like.
  • the conductive layer 34 is buried in the insulating layer 33, and the surface is continuous with the surface of the insulating layer 33 and is flat.
  • the surface of the insulating layer 31, the surface of the insulating layer 33, and the surfaces of the conductive layers 32 and 34 are brought into close contact with each other, and a bonding process is performed (see FIG. 7C).
  • the surfaces of the insulating layer 31 and the insulating layer 33 be made hydrophilic and the surfaces of the conductive layer 32 and the conductive layer 34 be activated immediately before the bonding.
  • the surface opposite to the first surface of the single crystal silicon substrate 21 is ground and polished using the grinding and polishing tool 27 to make the single crystal silicon substrate 21 thinner (see FIG. 8A).
  • a region 28 having ap + conductivity type may be formed on the surface of the single-crystal silicon substrate 21 facing the first surface (FIG. 2). 8B). The above is the second method.
  • the photoelectric conversion device 101 manufactured by the first method or the second method may be further processed. For example, as shown in FIGS. 9A to 9D, the region 28 of the photoelectric conversion device 101 and the region serving as the light absorption layer may be divided for each pixel.
  • a groove for dividing the single crystal silicon substrate 21 including the region 28 for each pixel is provided (see FIG. 9A).
  • an insulating layer 35 such as silicon oxide is provided over the groove and the region 28 (see FIG. 9B).
  • an opening 36 reaching the region 28 is provided in the insulating layer 35 (see FIG. 9C).
  • a conductive layer 37 having a property of transmitting light of a target wavelength is provided over the insulating layer 35 and the opening 36 (see FIG. 9D).
  • the conductive layer 37 functions as a carrier extraction electrode (common electrode) of the photoelectric conversion device 101. In the pixel circuit, it also functions as the wiring 121 or a part thereof. Note that, as the conductive layer 37, a conductive organic film such as indium tin oxide, a conductive organic film, a metal mesh, a semiconductor film having the same conductivity type as the region 28, or the like can be used.
  • the insulating layer 35 in the groove provided between the pixels, stray light entering from adjacent pixels can be suppressed, and a clearer image can be obtained.
  • ⁇ Modification 2> Components may be further added to the configuration manufactured by the first method and the second method and the configuration shown as a modification.
  • an insulating layer 38 can be provided over the region 28 as a protective layer.
  • a silicon oxide film or the like having a property of transmitting light in a wide wavelength range can be used.
  • a structure in which a silicon nitride film serving as a passivation film is stacked may be employed.
  • a configuration in which a dielectric film such as hafnium oxide is stacked as the antireflection film may be adopted.
  • a light-shielding layer 39 may be formed on the insulating layer 38.
  • the light-shielding layer 30 has a function of suppressing light from entering from an oblique direction.
  • a metal layer such as aluminum or tungsten can be used.
  • a structure in which the metal layer and a dielectric film having a function as an anti-reflection film are stacked can be employed.
  • a resin layer may be used instead of the metal layer.
  • a structure in which an insulating layer 40 is provided as a planarization film over the insulating layer 38 and the light-blocking layer 39 can be employed.
  • an organic resin film or the like can be used as the insulating layer 40.
  • an optical filter layer 41 may be provided on the insulating layer 40.
  • the optical filter layer 41 may be formed by selecting a material through which light is transmitted according to the purpose.
  • an infrared light transmission filter can be used as the optical filter layer. By using the infrared light transmitting filter, an imaging device having sensitivity to only infrared light can be obtained.
  • the infrared light transmitting filter for example, a layer formed by dispersing a material that transmits infrared light and absorbs visible light in a base material that transmits infrared light, such as glass or resin, can be used.
  • the wavelength of the transmitted infrared light can be adjusted by appropriately selecting a material dispersed in the base material. For example, when the purpose is to image a vein used for biometric authentication or the like, a material that transmits at least near-infrared light that absorbs hemoglobin may be selected.
  • a microlens array 42 may be provided so that light condensed by one lens is received by one pixel. By providing the microlens array 42, light can be efficiently received even in a configuration in which the light shielding layer 39 is provided.
  • FIGS. 10A to 10C Note that a configuration in which any of the components illustrated in FIGS. 10A to 10C is omitted may be employed. Alternatively, a configuration in which other components are further provided may be employed.
  • the transistor 104 is turned off and supply of a reset potential is cut off. Further, the potential of the node FD decreases in accordance with the operation of the photoelectric conversion device 101 (accumulation operation).
  • the pixel circuit illustrated in FIG. 2B can be operated according to the timing chart in FIG. 11B. Note that “H” is always supplied to the wirings 121 and 123 and “L” is always supplied to the wiring 122. The basic operation is the same as that described in the timing chart of FIG. 11A.
  • a transistor may have a back gate as illustrated in FIGS. 12A and 12B.
  • FIG. 12A shows a configuration in which the back gate is electrically connected to the front gate, which has an effect of increasing the on-state current.
  • FIG. 12B illustrates a structure in which the back gate is electrically connected to a wiring which can supply a constant potential, so that the threshold voltage of the transistor can be controlled.
  • each transistor can perform an appropriate operation, such as a combination of FIGS. 12A and 12B, may be employed.
  • the pixel circuit may include a transistor without a back gate.
  • FIG. 13 is a block diagram illustrating an imaging device of one embodiment of the present invention.
  • the imaging device includes a pixel array 51 including pixel circuits 50 of one embodiment of the present invention arranged in a matrix, a circuit 52 (row driver) having a function of selecting a row of the pixel array 51, and a pixel circuit 50.
  • a circuit 53 having a function of reading data and a circuit 58 for supplying a power supply potential are provided.
  • the circuit 53 includes a circuit 54 (column driver) having a function of selecting a column of the pixel array 51, a circuit 55 (CDS circuit) for performing correlated double sampling processing on output data of the pixel circuit 50, A circuit 56 (A / D conversion circuit or the like) having a function of converting analog data output from 55 into digital data can be provided.
  • a circuit 54 column driver
  • CDS circuit circuit 55
  • a circuit 56 A / D conversion circuit or the like
  • circuits 52 and 54 a shift register circuit or a decoder circuit can be used. Part or all of the circuits 52, 53, and 58 may be formed using OS transistors provided in the layer 13 illustrated in FIG. Alternatively, part of the circuits 52, 53, and 58 may be formed using Si transistors provided in the layer 12.
  • FIG. 14A is a diagram illustrating an example of a cross section of a pixel that can be manufactured by the first method.
  • FIG. 14B is a diagram illustrating an example of a cross section of a pixel that can be manufactured by the second method.
  • the layer 12 includes, as the photoelectric conversion device 101, a pn junction including a region 22 having an n-type conductivity, a region having a p-type conductivity (single-crystal silicon substrate 21), and a region 28 having a p + -type conductivity.
  • a type photodiode is provided.
  • the layer 13 is provided with an OS transistor.
  • 14A and 14B illustrate the transistors 103, 105, and 106 using the circuit configuration illustrated in FIG. 2A as an example.
  • the layer 14 is provided with a support substrate 25 and the like.
  • the layer 13 in FIG. 14A illustrates an example in which the insulating layer 24 is two layers of the insulating layer 63 and the insulating layer 64.
  • the insulating layer 63 for example, an organic film such as an acrylic resin or a polyimide can be used.
  • the insulating layer 64 an inorganic film such as a silicon oxide film can be used.
  • the insulating layer 31 includes three layers of an insulating layer 63, an insulating layer 65, and an insulating layer 64.
  • the insulating layer 65 has a function of preventing diffusion of hydrogen, and is provided between a region where an OS transistor is formed and a region where a Si device such as the photoelectric conversion device 101 is formed. Hydrogen in the insulating layer provided near the photoelectric conversion device 101 terminates dangling bonds of silicon. On the other hand, hydrogen in the insulating layer provided near the channel formation region of the transistors 102, 105, and 106 is one of the factors that generate carriers in the oxide semiconductor layer.
  • the reliability of the Si device can be improved by confining hydrogen in one layer by the insulating layer 65. In addition, by suppressing diffusion of hydrogen from one layer to the other layer, reliability of the transistors 102, 105, and 106 can be improved.
  • the insulating layer 65 for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.
  • the insulating layer 65 may be provided at other positions as long as the above-described effects can be obtained.
  • the insulating layers 63 and 65 may be interchanged.
  • FIG. 15A shows details of the OS transistor.
  • the OS transistor illustrated in FIG. 15A has a self-aligned structure in which an insulating layer is provided over a stack of an oxide semiconductor layer and a conductive layer, and a groove which reaches the semiconductor layer is provided to form a source electrode 205 and a drain electrode 206. is there.
  • the OS transistor can include a channel formation region, a source region 203, and a drain region 204 formed in the oxide semiconductor layer 207, a gate electrode 201, and a gate insulating film 202. At least the gate insulating film 202 and the gate electrode 201 are provided in the groove.
  • the groove may be further provided with an oxide semiconductor layer 208.
  • the OS transistor may have a self-aligned structure in which a source region 203 and a drain region 204 are formed in a semiconductor layer using the gate electrode 201 as a mask.
  • a non-self-aligned top-gate transistor including a region where the source electrode 205 or the drain electrode 206 and the gate electrode 201 overlap with each other may be used.
  • the transistors 103, 105, and 106 have a structure including a back gate 535, a structure without a back gate may be employed.
  • the back gate 535 may be electrically connected to a front gate of a transistor provided opposite to the transistor as illustrated in a cross-sectional view in the channel width direction of the transistor illustrated in FIG. 15D.
  • FIG. 15D shows a cross section taken along line A1-A2 of the transistor in FIG. 15A, the same applies to transistors having other structures.
  • a configuration in which a fixed potential different from that of the front gate may be supplied to the back gate 535 may be employed.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium; for example, a CAAC-OS or a CAC-OS described later can be used.
  • the CAAC-OS has stable atoms in its crystal and is suitable for a transistor or the like in which reliability is emphasized.
  • the CAC-OS has high mobility characteristics, and thus is suitable for a transistor that drives at high speed or the like.
  • the OS transistor has an extremely low off-current characteristic of several yA / ⁇ m (current value per 1 ⁇ m of channel width) because the energy gap of the semiconductor layer is large. Further, the OS transistor has characteristics different from those of the Si transistor, such as not generating impact ionization, avalanche breakdown, and a short-channel effect, and thus can form a highly reliable circuit with high withstand voltage. In addition, variation in electrical characteristics due to non-uniformity of crystallinity, which is a problem in the Si transistor, hardly occurs in the OS transistor.
  • the semiconductor layer included in the OS transistor includes an In-M-Zn-based oxide including, for example, indium, zinc, and M (a metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium). Can be obtained.
  • the In-M-Zn-based oxide can be formed by, for example, a sputtering method, an ALD (Atomic layer deposition) method, a MOCVD (Metal organic chemical vapor deposition) method, or the like.
  • the atomic ratio of metal elements in a sputtering target preferably satisfies In ⁇ M and Zn ⁇ M.
  • each of the atomic ratios of the semiconductor layers to be formed includes a variation of ⁇ 40% of the atomic ratio of the metal element contained in the sputtering target.
  • the semiconductor layer an oxide semiconductor with a low carrier density is used.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, further preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3 , and an oxide semiconductor of 1 ⁇ 10 ⁇ 9 / cm 3 or more can be used.
  • Such an oxide semiconductor is referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor. It can be said that the oxide semiconductor has a low density of defect states and has stable characteristics.
  • the present invention is not limited thereto, and a transistor having an appropriate composition may be used in accordance with required semiconductor characteristics and electric characteristics (eg, field-effect mobility and threshold voltage) of the transistor.
  • the carrier density and the impurity concentration of the semiconductor layer, the defect density, the atomic ratio between a metal element and oxygen, the interatomic distance, and the density be appropriate.
  • the concentration of silicon or carbon (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is set to 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • an alkali metal and an alkaline earth metal may generate carriers when combined with an oxide semiconductor, which may increase off-state current of a transistor. Therefore, the concentration of alkali metal or alkaline earth metal in the semiconductor layer (concentration obtained by secondary ion mass spectrometry) is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration (concentration obtained by secondary ion mass spectrometry) in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the transistor when hydrogen is contained in the oxide semiconductor included in the semiconductor layer, oxygen reacts with oxygen bonded to a metal atom to become water, which may cause oxygen vacancies in the oxide semiconductor.
  • oxygen vacancy When an oxygen vacancy is contained in a channel formation region in an oxide semiconductor, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy functions as a donor, and an electron serving as a carrier may be generated. Further, in some cases, part of hydrogen is bonded to oxygen which is bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor including an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics.
  • a defect in which hydrogen is contained in oxygen vacancies can function as a donor of an oxide semiconductor.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is lower than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , further preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • an oxide semiconductor in which impurities such as hydrogen are sufficiently reduced is used for a channel formation region of a transistor, stable electric characteristics can be provided.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and another non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor), a polycrystalline oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), and a pseudo amorphous oxide semiconductor (a-like) OS: amorphous-like oxide semiconductor, an amorphous oxide semiconductor, or the like.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • nc-OS nanocrystalline oxide semiconductor
  • a pseudo amorphous oxide semiconductor a-like oxide semiconductor
  • the amorphous structure has the highest density of defect states
  • the CAAC-OS has the lowest density of defect states.
  • An oxide semiconductor film having an amorphous structure has, for example, a disordered atomic arrangement and no crystalline component.
  • an oxide film having an amorphous structure has, for example, a completely amorphous structure and no crystal part.
  • the semiconductor layer is a mixed film including two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region.
  • the mixed film may have a single-layer structure or a stacked structure including any two or more of the above-described regions.
  • a structure of a cloud-aligned composite (CAC) -OS which is one embodiment of a non-single-crystal semiconductor layer, is described below.
  • the CAC-OS is one structure of a material in which an element included in an oxide semiconductor is unevenly distributed in a size of, for example, 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less.
  • one or more metal elements are unevenly distributed in an oxide semiconductor, and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or a size in the vicinity thereof.
  • the state mixed by is also referred to as a mosaic shape or a patch shape.
  • the oxide semiconductor preferably contains at least indium. In particular, it preferably contains indium and zinc. In addition to them, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. Or a plurality of types selected from the group consisting of:
  • CAC-OS in an In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • InO indium oxide
  • X1 X1 is greater real than 0
  • X2 Zn Y2 O Z2 X2, Y2, and Z2 is larger real than 0
  • gallium An oxide hereinafter, referred to as GaO X3 (X3 is a real number larger than 0)
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers larger than 0)
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like
  • the CAC-OS is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed.
  • the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region.
  • the In concentration is higher than that of the region No. 2.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. Representative examples are represented by InGaO 3 (ZnO) m1 (m1 is a natural number), or In (1 + x0) Ga ( 1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number) Crystalline compounds may be mentioned.
  • the above crystalline compound has a single crystal structure, a polycrystal structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented in the ab plane.
  • CAC-OS relates to the material configuration of an oxide semiconductor.
  • a CAC-OS is a material composition containing In, Ga, Zn, and O, a region which is observed as a nanoparticle mainly containing Ga as a part, and a nanoparticle mainly containing In as a part.
  • a region observed in a shape means a configuration in which each region is randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS does not include a stacked structure of two or more kinds of films having different compositions.
  • a structure including two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • the CAC-OS has a region which is observed in the form of a nanoparticle mainly including the metal element and a nanoparticle mainly including In as a part.
  • the region observed in the form of particles refers to a configuration in which each of the regions is randomly dispersed in a mosaic shape.
  • the CAC-OS can be formed by a sputtering method, for example, without intentionally heating the substrate.
  • any one or more selected from an inert gas (typically, argon), an oxygen gas, and a nitrogen gas is used as a deposition gas.
  • the flow rate ratio of the oxygen gas to the total flow rate of the film formation gas during the film formation is preferably as low as possible.
  • the flow rate ratio of the oxygen gas is preferably from 0% to less than 30%, more preferably from 0% to 10%. .
  • the CAC-OS is characterized in that a clear peak is not observed when measured using a ⁇ / 2 ⁇ scan by an Out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods.
  • XRD X-ray diffraction
  • the CAC-OS includes, in an electron beam diffraction pattern obtained by irradiating an electron beam (also referred to as a nanobeam electron beam) with a probe diameter of 1 nm, a ring-shaped region (ring region) with high luminance and a ring-shaped region. Multiple bright spots are observed in the area. Therefore, the electron diffraction pattern shows that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in a planar direction and a cross-sectional direction.
  • an electron beam also referred to as a nanobeam electron beam
  • GaO X3 is a main component by EDX mapping obtained using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that the region and the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • the CAC-OS has a different structure from an IGZO compound in which metal elements are uniformly distributed, and has different properties from the IGZO compound.
  • the CAC-OS is phase-separated into a region containing GaO X3 or the like as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component.
  • the region in which In X2 Zn Y2 O Z2 or InO X1 is a main component is a region having higher conductivity than the region in which GaO X3 or the like is a main component. That is, the conductivity of the oxide semiconductor is exhibited by the flow of carriers in a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. Therefore, high field-effect mobility ( ⁇ ) can be realized by distributing a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component in a cloud shape in the oxide semiconductor.
  • a region containing GaO X3 or the like as a main component is a region having higher insulating properties as compared with a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. That is, a region in which GaO X3 or the like is a main component is distributed in the oxide semiconductor, whereby a leakage current can be suppressed and a favorable switching operation can be realized.
  • the insulating property due to GaO X3 and the like and the conductivity due to In X2 Zn Y2 O Z2 or InO X1 act complementarily to each other, so that high performance is obtained.
  • On-state current (I on ) and high field-effect mobility ( ⁇ ) can be realized.
  • CAC-OS is suitable as a constituent material of various semiconductor devices.
  • FIG. 14A shows a configuration example in which mechanical connection between layers 13 and 14 is obtained by a bonding technique.
  • FIG. 14B shows a configuration example in which the mechanical connection and the electrical connection between the layers 12 and 13 are obtained by a bonding technique.
  • the bonding technique will be described with reference to FIG. 14B as an example.
  • the layer 12 is provided with an insulating layer 33 and a conductive layer 34.
  • the conductive layer has a region buried in the insulating layer 33.
  • Conductive layer 34 is electrically connected to region 22.
  • the surfaces of the insulating layer 33 and the conductive layer 34 are flattened so that their heights are the same.
  • the layer 13 is provided with an insulating layer 31 and a conductive layer 32.
  • the conductive layer 32 has a region embedded in the insulating layer 31.
  • the conductive layer 32 is electrically connected to the transistor 103.
  • the surfaces of the insulating layer 31 and the conductive layer 32 are flattened so that their heights are the same.
  • the main components of the conductive layer 32 and the conductive layer 34 are the same metal element. It is preferable that the surfaces of the insulating layer 31 and the insulating layer 33 are formed of the same component.
  • the conductive layers 32 and 34 Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used. Cu, Al, W, or Au is preferably used from the viewpoint of easy joining.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, titanium nitride, or the like can be used.
  • the same metal material as described above is preferably used for the combination of the conductive layers 32 and 34. It is preferable to use the same insulating material as described above for each of the insulating layer 31 and the insulating layer 33. With this structure, bonding can be performed with the boundary between the layer 12 and the layer 13 as a bonding position.
  • connection between the conductive layers 32 and 34 can be obtained. Further, a connection having a mechanical strength between the insulating layer 31 and the insulating layer 33 can be obtained.
  • a surface activated bonding method in which the oxide film on the surface and the adsorption layer of impurities are removed by a sputtering process or the like, and the cleaned and activated surfaces are brought into contact with each other and bonded to each other can be used.
  • a diffusion bonding method in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that a bonding excellent not only electrically but also mechanically can be obtained.
  • the surfaces that have been subjected to hydrophilic treatment with oxygen plasma or the like are brought into contact with each other, and temporarily bonded, and then subjected to dehydration by heat treatment to perform the final bonding.
  • a joining method or the like can be used. Since bonding at the atomic level also occurs in the hydrophilic bonding method, mechanically excellent bonding can be obtained.
  • an insulating layer and a metal layer are mixed on each bonding surface. Therefore, for example, a surface activated bonding method and a hydrophilic bonding method may be combined.
  • a method of cleaning the surface after polishing, performing an antioxidation treatment on the surface of the metal layer, performing a hydrophilic treatment, and then joining the metal layer can be used.
  • the surface of the metal layer may be made of a non-oxidizable metal such as Au, and may be subjected to a hydrophilic treatment. Note that a joining method other than the method described above may be used.
  • the structure of the imaging device can be used for the image sensor chip.
  • FIG. 16A1 is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package includes a package substrate 610 for fixing the image sensor chip 650, a cover glass 620, an adhesive 630 for bonding the both, and the like.
  • FIG. 16A2 is an external perspective view of the lower surface side of the package.
  • a BGA Bit grid array
  • BGA All grid array
  • LGA Land Grid Array
  • PGA Peripheral Component Interconnect
  • FIG. 16A3 is a perspective view of the package illustrated with the cover glass 620 and a part of the adhesive 630 omitted.
  • An electrode pad 660 is formed on the package substrate 610, and the electrode pad 660 and the bump 640 are electrically connected through a through hole.
  • the electrode pad 660 is electrically connected to the image sensor chip 650 by a wire 670.
  • FIG. 16B1 is an external perspective view of the upper side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 611 to which the image sensor chip 651 is fixed, a lens cover 621, a lens 635, and the like. Further, an IC chip 690 having functions such as a driving circuit and a signal conversion circuit of an imaging device is provided between the package substrate 611 and the image sensor chip 651, and has a configuration as a SiP (System @ in @ package). I have.
  • FIG. 16B2 is an external perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 611 have a configuration of QFN (Quad flat no-lead package) provided with mounting lands 641. Note that this configuration is an example, and a QFP (Quad @ flat @ package) or the aforementioned BGA may be provided.
  • FIG. 16B3 is a perspective view of the module illustrated with the lens cover 621 and a part of the lens 635 omitted.
  • the lands 641 are electrically connected to the electrode pads 661, and the electrode pads 661 are electrically connected to the image sensor chip 651 or the IC chip 690 by wires 671.
  • the image sensor chip By mounting the image sensor chip in the above-described package, mounting on a printed circuit board or the like becomes easy, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • the imaging device of one embodiment of the present invention can have a structure in which an infrared light transmission filter is unnecessary, and can be easily reduced in thickness and can be easily incorporated in various devices. Note that the infrared light transmission filter may be incorporated in the optical path of the electronic device without being incorporated in the imaging device.
  • FIG. 17A illustrates a biometric authentication device for a finger vein, which includes a housing 911, a light source 912, a detection stage 913, and the like.
  • a finger By placing a finger on the detection stage 913, the shape of a vein can be imaged.
  • a light source 912 is provided above the detection stage 913, and an imaging device 914 is provided below.
  • the detection stage 913 is made of a material that transmits infrared light, and the imaging device 914 can image the infrared light emitted from the light source 912 and transmitted through the finger. Note that an optical system may be provided between the detection stage 913 and the imaging device 914.
  • the above device configuration can also be used for a biometric authentication device for palm veins.
  • the light source 912 can be formed with a thin EL device.
  • the EL device can be installed in a curved shape, and can irradiate an object with light with high uniformity.
  • an EL device that emits near-infrared light having a peak at a wavelength of 700 nm or more and 1200 nm or less is preferable.
  • light at a wavelength of 760 nm and its vicinity is easily absorbed by hemoglobin in a vein. Therefore, the position of a vein can be detected by receiving and transmitting an image of light transmitted through a finger or a palm. This effect can be used as biometric authentication.
  • highly accurate sensing can be performed even if the subject moves.
  • the light source 912 can include a plurality of light-emitting portions like light-emitting portions 915, 916, and 917 illustrated in FIG. 17B.
  • Each of the light emitting units 915, 916, and 917 may emit light of different wavelengths, and may emit light at different timings. Therefore, different images can be continuously captured by changing the wavelength and the angle of the light to be irradiated, so that a plurality of images can be used for authentication and high security can be realized.
  • FIG. 17C illustrates a biometric authentication device for palm veins, which includes a housing 921, operation buttons 922, a detection unit 923, a light source 924, and the like.
  • a biometric authentication device for palm veins, which includes a housing 921, operation buttons 922, a detection unit 923, a light source 924, and the like.
  • a light source 924 is arranged around the detection unit 923 to irradiate an object (hand). Then, light reflected from the object enters the detection unit 923.
  • the light source 924 is formed of a thin EL device that emits near-infrared light.
  • An imaging device 925 is disposed immediately below the detection unit 923, and can capture an image of the target object (the entire image of the hand). Note that an optical system may be provided between the detection unit 923 and the imaging device 925.
  • the configuration of the above device can also be used for a biometric device for finger veins.
  • FIG. 18A illustrates a nondestructive inspection device including a housing 931, an operation panel 932, a transport mechanism 933, a monitor 934, a detection unit 935, a light source 938, and the like.
  • the inspected member 936 is transported by the transport mechanism 933 directly below the detection unit 935.
  • the inspected member 936 is irradiated with infrared light from a light source 938, and the transmitted light is imaged with an imaging device 937 of one embodiment of the present invention provided in the detection unit 935.
  • the captured image is displayed on a monitor 934. After that, it is transported to the exit of the housing 931 and the defective product is separated and collected.
  • By imaging using near-infrared light defective elements such as defects and foreign matter inside the non-inspection member can be detected nondestructively and at high speed.
  • FIG. 18B illustrates a monitoring camera, which includes a housing 951, a lens 952, a light source 953, a support portion 954, and the like.
  • a subject irradiated with infrared light emitted from the light source 953 can be imaged with the imaging device 955 of one embodiment of the present invention.
  • the surveillance camera may have a structured light configuration.
  • a light source 953 irradiates a subject with light having a directivity such as a linear shape or a point shape, and captures the light from another angle. Since the light applied to the subject is distorted by the shape of the subject, the light can be obtained as an image, and information such as the shape and depth of the subject can be obtained from the image.
  • the surveillance camera may have a configuration of a ToF (Time @ of @ Flight) sensor.
  • the ToF sensor detects the time from when light emitted from the light source 953 is reflected by the subject and reaches the sensor (the imaging device 955). By detecting the time for each pixel of the imaging device 955, information on the distance to the subject can be obtained in detail. That is, the surface shape and the number of the subject can be recognized.
  • FIG. 18C illustrates a mobile phone, which includes a housing 981, a display portion 982, operation buttons 983, an external connection port 984, a speaker 985, a microphone 986, a first camera 987, a second camera 988, and the like.
  • the mobile phone includes a touch sensor in the display portion 982.
  • the housing 981 and the display portion 982 have flexibility. All operations such as making a call and inputting characters can be performed by touching the display portion 982 with a finger, a stylus, or the like.
  • the first camera can acquire a visible light image
  • the second camera can acquire an infrared light image.
  • the imaging device of one embodiment of the present invention can be applied to an element for acquiring an infrared light image in the mobile phone.

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Abstract

赤外光の検出に適した撮像装置を提供する。 第１の層と、第２の層と、第３の層と、第４の層と、が当該順序で積層された撮像装置であって、 第１の層は、赤外透過フィルタを有し、第２の層は、単結晶シリコンを有し、第３の層は、デバイ ス形成層を有し、第４の層は、支持基板を有し、第２の層は、単結晶シリコンを光吸収層とする光 電変換デバイスを有し、第３の層は、金属酸化物をチャネル形成領域に有するトランジスタを有し、 光電変換デバイスとトランジスタは電気的に接続され、光電変換デバイスは、赤外透過フィルタを 透過した光を受光する撮像装置である。

Description

撮像装置、その作製方法および電子機器
本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
特開２０１１−１１９７１１号公報
撮像装置は、可視光を画像化する手段として用いられるだけでなく、様々な用途に用いられている。例えば、個人認証、不良解析、医療診断、セキュリティ用途などに用いられている。これらの用途では、可視光の他、Ｘ線などの短波長の光、赤外光などの長波長の光などを用途に応じて使い分けている。
本発明の一態様では、赤外光の検出に適した撮像装置を提供することを目的の一つとする。または。生体認証に適した撮像装置を提供することを目的の一つとする。または、動体の撮像に適した撮像装置を提供することを目的の一つとする。または、上記撮像装置の作製方法を提供することを目的の一つとする。
または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、小型の撮像装置を提供することを目的の一つとする。または、新規な撮像装置を提供することを目的の一つとする。または、上記撮像装置の動作方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、撮像デバイスに単結晶シリコンを有し、回路を構成するトランジスタのチャネル形成領域に金属酸化物を有する撮像装置およびその作製方法に関する。
本発明の一態様は、単結晶シリコン基板と、支持基板と、を有する撮像装置の作製方法であって、単結晶シリコン基板の第１の面側に単結晶シリコン基板の導電型とは逆の導電型の領域を設けて光電変換デバイスを形成し、光電変換デバイス上に金属酸化物をチャネル形成領域に有し、かつ光電変換デバイスと電気的に接続するトランジスタを形成し、トランジスタ上に第１の絶縁層を形成し、支持基板上に第２の絶縁層を形成し、第１の絶縁層の表面および第２の絶縁層の表面との結合を行い、単結晶シリコン基板の第１の面と対向する面を研削および研磨して光電変換デバイスの光吸収層を薄層化する撮像装置の作製方法である。
本発明の他の一態様は、単結晶シリコン基板と、支持基板と、を有する撮像装置の作製方法であって、単結晶シリコン基板の第１の面側に単結晶シリコン基板の導電型とは逆の導電型の領域を設けて光電変換デバイスを形成し、光電変換デバイス上に第１の絶縁層および光電変換デバイスと電気的に接続する第１の導電層を形成し、支持基板上に金属酸化物をチャネル形成領域に有するトランジスタを形成し、トランジスタ上に第２の絶縁層およびトランジスタと電気的に接続する第２の導電層を形成し、第１の絶縁層の表面と第２の絶縁層の表面との結合、および第１の導電層の表面と第２の導電層の表面との結合を行い、単結晶シリコン基板の第１の面と対向する面を研削および研磨して光電変換デバイスの光吸収層を薄層化する撮像装置の作製方法である。
さらに、単結晶シリコン基板の研磨した面側に単結晶シリコン基板と同じ導電型であって、単結晶シリコン基板よりもキャリア濃度の高い領域を設けて光電変換デバイスを形成してもよい。
光電変換デバイスと接する第３の絶縁層を形成し、第３の絶縁層を介して光電変換デバイスと重なるように、光学フィルタ層を形成してもよい。
また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、第４の層と、が当該順序で積層された撮像装置であって、第１の層、第２の層、第３の層および第４の層は、それぞれが互いに重なる領域を有し、第１の層は、光学フィルタ層を有し、第２の層は、単結晶シリコンを有し、第３の層は、デバイス形成層を有し、第４の層は、支持基板を有し、第２の層は、単結晶シリコンを光吸収層とする光電変換デバイスを有し、第３の層は、金属酸化物をチャネル形成領域に有するトランジスタを有し、光電変換デバイスとトランジスタは電気的に接続され、光電変換デバイスは、光学フィルタ層を透過した光を受光する撮像装置である。
デバイス形成層は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、キャパシタと、を有し、光電変換デバイスの一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、キャパシタの一方の電極と電気的に接続され、キャパシタの一方の電極は、第３のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続することができる。
光学フィルタ層としては、可視光を遮蔽し赤外光を透過する層を用いることができる。
トランジスタのチャネル形成領域が有する金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
本発明の一態様を用いることで、赤外光の検出に適した撮像装置を提供することができる。または。生体認証に適した撮像装置を提供することができる。または、動体の撮像に適した撮像装置を提供することができる。または、上記撮像装置の作製方法を提供することができる。
または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、小型の撮像装置を提供することができる。または、新規な撮像装置を提供することができる。または、上記撮像装置の動作方法を提供することができる。または、新規な半導体装置などを提供することができる。
図１は、撮像装置を説明する図である。
図２Ａ、図２Ｂは、画素回路を説明する図である。
図３Ａは、ローリングシャッタ方式を説明する図である。図３Ｂは、グローバルシャッタ方式を説明する図である。
図４Ａ、図４Ｂは、撮像装置の作製方法を説明する図である。
図５Ａ乃至図５Ｃは、撮像装置の作製方法を説明する図である。
図６Ａ、図６Ｂは、撮像装置の作製方法を説明する図である。
図７Ａ乃至図７Ｃは、撮像装置の作製方法を説明する図である。
図８Ａ、図８Ｂは、撮像装置の作製方法を説明する図である。
図９Ａ乃至図９Ｄは、撮像装置の作製方法を説明する図である。
図１０Ａ乃至図１０Ｃは、撮像装置を説明する図である。
図１１Ａ、図１１Ｂは、画素回路の動作を説明するタイミングチャートである。
図１２Ａ、図１２Ｂは、画素回路を説明する図である。
図１３は、撮像装置を説明するブロック図である。
図１４Ａ、図１４Ｂは、撮像装置の画素の構成を説明する図である。
図１５Ａ乃至図１５Ｄは、トランジスタを説明する図である。
図１６Ａ１乃至図１６Ａ３、図１６Ｂ１乃至図１６Ｂ３は、撮像装置を収めたパッケージ、カメラモジュールを説明する斜視図である。
図１７Ａ乃至図１７Ｃは、電子機器を説明する図である。
図１８Ａ乃至図１８Ｃは、電子機器を説明する図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
また、一つの導電体が、配線、電極および端子などの複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置およびその作製方法について、図面を参照して説明する。
本発明の一態様は、赤外光に対応した撮像装置である。受光した赤外光を画像データ化することで生体認証、工業製品の不良解析、良品選別などの用途に用いることができる。また、グローバルシャッタ方式での撮像が可能な画素回路を用いることで、動きのある被写体であっても歪のない画像を得ることができる。
＜撮像装置＞
図１は、本発明の一態様の撮像装置を説明する図である。撮像装置は、層１１、層１２、層１３、および層１４を有する。
層１１は、光学フィルタ層を有する。光学フィルタ層としては、例えば、可視光を遮蔽し、赤外光を透過する層（以下、赤外光透過フィルタ）を用いることができる。本明細書において赤外光透過フィルタとは、主に近赤外光より波長の短い光（主に可視光）を遮蔽するフィルタを指す。ノイズとなる可視光を遮蔽することで鮮明な赤外光画像を取得することができる。なお、光学フィルタ層として、他の特定の波長の光を透過する層を用い、当該光を用いた撮像に特化した撮像装置とすることもできる。
層１２は、光電変換デバイス（光電変換素子ともいう）を有する。光電変換デバイスとしては、フォトダイオードを用いることができる。本発明の一態様では赤外光を用いた撮像を行うため、赤外光を光電変換できるフォトダイオードを用いる。例えば、単結晶シリコンを光電変換部に用いたｐｎ接合型フォトダイオード、多結晶シリコンまたは微結晶シリコンを光電変換層に用いたｐｉｎ接合型フォトダイオードなどを用いることができる。または、化合物半導体など、赤外領域の光を光電変換できる材料を用いてもよい。本実施の形態では、光電変換デバイスとして、単結晶シリコンを用いたｐｎ接合型フォトダイオードを用いた例を説明する。また、受光面は層１１側とする。
層１３は、デバイス形成層を有する。デバイス形成層は、画素回路を構成するトランジスタ等を有する。当該トランジスタとしては、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有し、画素回路で長時間データ保持が可能になるなど、画素回路の構成要素として適している。
層１４は、支持基板を有する。本発明の一態様では、単結晶シリコン基板の第１の面側に当該単結晶シリコン基板の導電型とは逆の導電型の領域を形成してフォトダイオードを作り込む。このとき、単結晶シリコン基板は支持体としても機能する厚さ（例えば、数百μｍ）が必要である。
しかし、フォトダイオードの光吸収層として機能する領域が光の侵入方向に対して厚すぎると、空乏層からの距離が拡散長を超えた領域で発生する光キャリアは再結合し、外部に取り出すことができない。したがって、単結晶シリコン基板を薄層化し、光吸収層が適切な厚さになるように調整する必要がある。支持基板は当該薄層化の工程（研削、研磨）で必要な要素となる。また、完成した撮像装置の支持基板ともなる。
＜画素回路＞
図２Ａは、層１１が有する光電変換デバイスおよび層１２のデバイス形成層が有するトランジスタ等で構成される画素回路の一例を説明する回路図である。画素回路は、光電変換デバイス１０１と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、トランジスタ１０６と、キャパシタ１０８を有することができる。なお、キャパシタ１０８を設けない構成としてもよい。
光電変換デバイス１０１の一方の電極（カソード）は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、トランジスタ１０４のソースまたはドレインの一方と電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、キャパシタ１０８の一方の電極と電気的に接続される。キャパシタ１０８の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
ここで、トランジスタ１０３のソースまたはドレインの他方、キャパシタ１０８の一方の電極、トランジスタ１０５のゲートを接続する配線をノードＦＤとする。ノードＦＤは電荷蓄積部として機能させることができる。
光電変換デバイス１０１の他方の電極（アノード）は、配線１２１と電気的に接続される。トランジスタ１０３のゲートは、配線１２７と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、配線１２２と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１２３に電気的に接続される。トランジスタ１０４のゲートは、配線１２６と電気的に接続される。トランジスタ１０６のゲートは、配線１２８と電気的に接続される。キャパシタ１０８の他方の電極は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１２９と電気的に接続される。
配線１２７、１２６、１２８は、各トランジスタの導通を制御する信号線としての機能を有することができる。配線１２９は出力線としての機能を有することができる。
配線１２１、１２２、１２３は、電源線としての機能を有することができる。図２Ａに示す構成では光電変換デバイス１０１のカソード側がトランジスタ１０３と電気的に接続する構成であり、ノードＦＤを高電位にリセットして動作させる構成であるため、配線１２２は高電位（配線１２１よりも高い電位）とする。
図２Ａでは、光電変換デバイス１０１のカソードがノードＦＤと電気的に接続する構成を示したが、図２Ｂに示すように光電変換デバイス１０１のアノード側がトランジスタ１０３のソースまたはドレインの一方と電気的に接続する構成としてもよい。
当該構成では、ノードＦＤを低電位にリセットして動作させる構成であるため、配線１２２は低電位（配線１２１よりも低い電位）とする。
トランジスタ１０３は、ノードＦＤの電位を制御する機能を有する。トランジスタ１０４は、ノードＦＤの電位をリセットする機能を有する。トランジスタ１０５はソースフォロア回路として機能し、ノードＦＤの電位を画像データとして配線１２９に出力することができる。トランジスタ１０６は画像データを出力する画素を選択する機能を有する。
トランジスタ１０３およびトランジスタ１０４には、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。トランジスタ１０３、１０４にＯＳトランジスタを用いることによって、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
＜撮像装置の動作方式＞
図３Ａはローリングシャッタ方式の動作方法を模式化した図であり、図３Ｂはグローバルシャッタ方式を模式化した図である。Ｅｎはｎ列目（ｎは自然数）の露光（蓄積動作）、Ｒｎはｎ列目の読み出し動作を表している。図３Ａ、図３Ｂでは、１行目からＭ行目（Ｍは自然数）までの動作を示している。
ローリングシャッタ方式は、露光とデータの読み出しを順次行う動作方法であり、ある行の読み出し期間と他の行の露光期間を重ねる方式である。露光後すぐに読み出し動作を行うため、データの保持期間が比較的短い回路構成であっても撮像を行うことができる。しかしながら、撮像の同時性がないデータで１フレームの画像が構成されるため、動体の撮像においては画像に歪が生じてしまう。
一方で、グローバルシャッタ方式は、全画素で同時に露光を行って各画素にデータを保持し、行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。
画素回路にチャネル形成領域にＳｉを用いたトランジスタ（以下、Ｓｉトランジスタ）などの比較的オフ電流の高いトランジスタを用いた場合は、電荷蓄積部からデータ電位が流出しやすいためローリングシャッタ方式が多く用いられる。Ｓｉトランジスタを用いてグローバルシャッタ方式を実現するには、別途メモリ回路などを設ける必要があり、さらに複雑な動作を高速で行わなければならない。一方で、画素回路にＯＳトランジスタを用いた場合は、電荷蓄積部からのデータ電位の流出がほとんどないため、容易にグローバルシャッタ方式を実現することができる。なお、本発明の一態様の撮像装置をローリングシャッタ方式で動作させることもできる。
なお、トランジスタ１０５、１０６にもＯＳトランジスタを適用してもよい。また、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタまたはＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコンなど）を有するトランジスタなどが挙げられる。
＜作製方法＞
次に、本発明の一態様の撮像装置の作製方法について説明を行う。作製方法は第１の方法と第２の方法があり、いずれも貼り合わせ工法を用いる。
＜第１の方法＞
第１の方法は、単結晶シリコン基板に設けた光電変換デバイス上にトランジスタ等を作製し、支持基板を貼り合わせる方法である。
まず、単結晶シリコン基板２１の第１の面側に光電変換デバイス１０１を形成する（図４Ａ参照）。なお、本明細書における撮像装置の作製方法を説明する図では、全体の一部を示す斜視図、およびさらにその一部の断面を図示している。また、図中に示すトランジスタおよびダイオードの記号は、デバイスの位置を簡易的に示すものであり、電気的な接続や回路構成を反映するものではない。図４Ａでは、複数の画素のそれぞれに対応する複数の光電変換デバイス１０１を図示している。
光電変換デバイス１０１は、単結晶シリコン基板２１の一部の領域と、単結晶シリコン基板に設けられた領域２２との接合により形成することができる。領域２２は、単結晶シリコン基板２１とは逆の導電型を有する領域である。ここでは、単結晶シリコン基板２１の導電型をｐ型とし、領域２２の導電型をｎ型とする。すなわち、光電変換デバイス１０１は、ｐｎ接合型フォトダイオードである。
領域２２は、単結晶シリコン基板２１の第１の面にｎ型のドーパント（リン、ヒ素など）をイオンドーピングやイオン注入などの工法を用いて添加し、形成することができる。
次に、光電変換デバイス１０１上にデバイス形成層２３を形成する（図５Ａ参照）。デバイス形成層２３には、画素回路が有するトランジスタやキャパシタのほか、必要に応じて複数の絶縁膜が設けられる。なお、光電変換デバイス１０１と当該トランジスタは電気的に接続される。
トランジスタやキャパシタは立体構造を有するため、デバイス形成層２３の上部には凹凸が生じる。当該凹凸は後工程に影響するため、絶縁層２４を設け表面の凹凸を平坦化する（図５Ｂ参照）。なお、絶縁層２４は単層に限らず、複数の層の積層であってもよい。例えば、酸化シリコン膜などの無機膜、アクリル樹脂またはポリイミドなどの有機膜を用いることができる。なお、次の工程では無機膜同士を貼り合わせる接合を行うため、少なくとも最表面は無機膜とする。また、必要に応じてＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）等を用いて表面を平坦化してもよい。
次に、支持基板２５上に絶縁層２６を形成し、絶縁層２６の表面と絶縁層２４の表面を密着させ、貼り合わせ処理を行う（図５Ｃ参照）。
支持基板２５には、ガラス基板、セラミックス基板、半導体基板、金属基板などの平坦性の高い硬質材料を用いることが好ましい。絶縁層２６には酸化シリコン膜などの無機膜を用いることが好ましく、少なくとも、絶縁層２４の最表面と絶縁層２６の最表面は同じ材料で形成されていることが好ましい。
なお、貼り合わせ直前に、絶縁層２６の表面および絶縁層２４の表面を親水性化することが好ましい。貼り合わせ面を親水性化させることで原子レベルの強固な接着力を得ることができる。また、必要に応じて加熱処理や加圧処理を行ってもよい。
次に、研削研磨ツール２７を用いて単結晶シリコン基板２１の第１の面と対向する面を研削および研磨し、単結晶シリコン基板２１を薄層化する（図６Ａ参照）。研削研磨ツール２７としては、グラインディング装置、ラッピング装置、ポリッシング装置、ＣＭＰ装置などを必要に応じて適宜使い分ければよい。また、ウエットエッチングを併用してもよい。
単結晶シリコン基板２１の厚さは、光の侵入長、拡散長、空乏層厚などを考慮して決定すればよい。例えば、近赤外光を撮像の対象とする場合は、３μｍ以上１００μｍ以下、好ましくは５μｍ以上５０μｍ以下、より好ましくは１０μｍ以上２５μｍ以下とする。
単結晶シリコン基板２１を所望の厚さに薄層化した後、単結晶シリコン基板２１の第１面と対向する面側にｐ＋型の導電型を有する領域２８を形成してもよい（図６Ｂ参照）。領域２８は単結晶シリコン基板２１よりもキャリア濃度が高く低抵抗の領域であり、光電変換デバイス１０１のキャリア取り出し電極（コモン電極）として作用する。また、画素回路においては、配線１２１またはその一部としても作用する。なお、領域２８を設けない構成としてもよい。
領域２８は、単結晶シリコン基板２１の第１の面と対向する面にｐ型のドーパント（ホウ素、アルミニウムなど）をイオンドーピング、イオン注入、気相拡散、固相拡散などの工法を用いて添加し、形成することができる。以上が第１の方法である。
＜第２の方法＞
第２の方法は、単結晶シリコン基板に設けた光電変換デバイスと、支持基板上に設けたトランジスタ等とを貼り合わせる方法である。なお、以下の説明において、第１の方法と重複する説明は省略する。
まず、第１の方法と同様に光電変換デバイス１０１を形成する（図４Ａ参照）。そして、光電変換デバイス１０１上に絶縁層３１および導電層３２を形成する（図４Ｂ参照）。絶縁層３１は、絶縁層２６と同じ材料で構成することができる。導電層３２は光電変換デバイス１０１とトランジスタとを電気的に接続するためのプラグであり、一端は光電変換デバイス１０１と電気的に接続されている。
導電層３２は、絶縁層３１に開口部を設けた後、チタン、タングステン、タンタル、およびそれらの窒化物などの導電物のいずれか、または当該導電物の複数を当該開口部が充填されるように設け、余分な導電物をＣＭＰ等で取り除くことで形成することができる。導電層３２は絶縁層３１に埋設されており、表面は絶縁層３１の表面と連続した平面となっている。
次に、支持基板２５上にデバイス形成層２３を形成する（図７Ａ参照）。デバイス形成層２３には、画素回路が有するトランジスタやキャパシタのほか、必要に応じて複数の絶縁膜が設けられる。そして、絶縁層３３および導電層３４を形成する（図７Ｂ参照）。絶縁層３３は、絶縁層２４と同じ材料で構成することができる。導電層３４は光電変換デバイス１０１とトランジスタとを電気的に接続するためのプラグであり、一端はトランジスタと電気的に接続されている。
導電層３４は、絶縁層３３に開口部を設けた後、チタン、タングステン、タンタル、およびそれらの窒化物などの導電物のいずれか、または当該導電物の複数を当該開口部が充填されるように設け、余分な導電物をＣＭＰ等で取り除くことで形成することができる。導電層３４は絶縁層３３に埋設されており、表面は絶縁層３３の表面と連続して平面となっている。
次に、絶縁層３１の表面および絶縁層３３の表面、ならびに導電層３２および導電層３４の表面を密着させ、貼り合わせ処理を行う（図７Ｃ参照）。
なお、貼り合わせ直前に、絶縁層３１の表面および絶縁層３３の表面の親水性化、ならびに導電層３２の表面および導電層３４の表面の活性化を行うことが好ましい。貼り合わせ面に上記処理を行うことで原子レベルの強固な接着力を得ることができる。また、必要に応じて加熱処理や加圧処理を行ってもよい。
次に、研削研磨ツール２７を用いて単結晶シリコン基板２１の第１の面と対向する面を研削および研磨し、単結晶シリコン基板２１を薄層化する（図８Ａ参照）。
単結晶シリコン基板２１を所望の厚さに薄層化した後、単結晶シリコン基板２１の第１面と対向する面側にｐ＋型の導電型を有する領域２８を形成してもよい（図８Ｂ参照）。以上が第２の方法である。
＜変形例１＞
第１の方法または第２の方法で作製した光電変換デバイス１０１にさらに加工を行ってもよい。例えば、図９Ａ乃至図９Ｄに示すように、光電変換デバイス１０１の領域２８および光吸収層となる領域を画素ごとに分断してもよい。
まず、領域２８を含む単結晶シリコン基板２１を画素ごとに分断する溝を設ける（図９Ａ参照）。次に、当該溝および領域２８上に酸化シリコンなどの絶縁層３５を設ける（図９Ｂ参照）。次に、絶縁層３５に領域２８に達する開口部３６を設ける（図９Ｃ参照）。そして、絶縁層３５および開口部３６上に対象となる波長の光に対して透光性を有する導電層３７を設ける（図９Ｄ参照）。
導電層３７は、光電変換デバイス１０１のキャリア取り出し電極（コモン電極）として作用する。また、画素回路においては、配線１２１またはその一部としても作用する。なお、導電層３７としては、インジウム錫酸化物などの導電性酸化物のほか、導電性有機膜、メタルメッシュ、領域２８と同じ導電型を有する半導体膜などを用いることができる。
また、画素間に設けた溝に絶縁層３５を設けることで、隣接する画素から侵入する迷光を抑制することでき、より鮮明な画像を取得することができる。
＜変形例２＞
第１の方法、第２の方法で作製した構成および変形例として示した構成に対して、さらに構成要素を付加してもよい。例えば、図１０Ａに示すように、領域２８上に保護層として絶縁層３８を設けることができる。絶縁層３８には、広い波長範囲の光に対して透光性を有する酸化シリコン膜などを用いることができる。また、パッシベーション膜として作用する窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層３８上には、遮光層３９が形成されてもよい。遮光層３０は、斜め方向からの光の侵入を抑制する機能を有する。遮光層３９には、アルミニウム、タングステンなどの金属層を用いることができる。または、当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。または、金属層に替えて樹脂層を用いてもよい。
絶縁層３８および遮光層３９上には平坦化膜として絶縁層４０を設ける構成とすることができる。絶縁層４０としては、有機樹脂膜などを用いることができる。
さらに、絶縁層４０上に光学フィルタ層４１を設けてもよい。光学フィルタ層４１としては、目的に応じた光が透過する材料を選択して形成すればよい。光学フィルタ層としては、例えば、赤外光透過フィルタを用いることができる。赤外光透過フィルタを用いることで、赤外光のみに感度を有する撮像装置とすることができる。
赤外光透過フィルタとしては、例えば、ガラスや樹脂などの赤外光を透過するベース材料に、赤外光を透過し可視光を吸収する材料を分散させて形成した層を用いることができる。透過する赤外光の波長は、ベース材料に分散する材料を適宜選択することにより調整することができる。例えば、生体認証などに用いられる静脈の撮像を目的とする場合は、少なくともヘモグロビンに吸収のある近赤外光が透過する材料を選べばよい。
さらに、マイクロレンズアレイ４２を設け、一つのレンズで集光した光が一つの画素で受光される構成としてもよい。マイクロレンズアレイ４２を設けることで、遮光層３９が設けられた構成であっても効率良く光を受光することができる。
なお、図１０Ａ乃至図１０Ｃに示した構成要素のいずれかが省かれた構成であってもよい。または、その他の構成要素がさらに設けられた構成であってもよい。
＜画素回路の動作＞
次に、図２Ａに示す画素回路の動作の一例を図１１Ａのタイミングチャートを用いて説明する。なお、本明細書におけるタイミングチャートの説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。配線１２１には常時“Ｌ”が供給され、配線１２２、１２３には常時“Ｈ”が供給されている状態とする。
期間Ｔ１において、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０３、１０４が導通し、ノードＦＤには配線１２３の電位“Ｈ”が供給される（リセット動作）。
期間Ｔ２において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０４が非導通となってリセット電位の供給が遮断される。また、光電変換デバイス１０１の動作に応じてノードＦＤの電位が低下する（蓄積動作）。
期間Ｔ３において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０３が非導通となり、ノードＦＤの電位は確定し、保持される（保持動作）。このとき、ノードＦＤに接続されるトランジスタ１０３およびトランジスタ１０４にオフ電流の低いＯＳトランジスタを用いることによって、ノードＦＤからの不必要な電荷の流出を抑えることができ、データの保持時間の延ばすことができる。
期間Ｔ４において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｈ”とすると、トランジスタ１０６が導通し、トランジスタ１０５のソースフォロア動作によりノードＦＤの電位が配線１２９に読み出される（読み出し動作）。
以上が図２Ａに示す画素回路の動作の一例である。
図２Ｂに示す画素回路は、図１１Ｂのタイミングチャートに従って動作させることができる。なお、配線１２１、１２３には常時“Ｈ”が供給され、配線１２２には常時“Ｌ”が供給されている状態とする。基本的な動作は、上記の図１１Ａのタイミングチャートの説明と同様である。
本発明の一態様においては、図１２Ａ、図１２Ｂに例示するように、トランジスタにバックゲートを設けた構成としてもよい。図１２Ａは、バックゲートがフロントゲートと電気的に接続された構成を示しており、オン電流を高める効果を有する。図１２Ｂは、バックゲートが定電位を供給できる配線と電気的に接続された構成を示しており、トランジスタのしきい値電圧を制御することができる。
また、図１２Ａ、図１２Ｂを組み合わせるなど、それぞれのトランジスタが適切な動作が行えるような構成としてもよい。また、バックゲートが設けられないトランジスタを画素回路が有していてもよい。
図１３は、本発明の一態様の撮像装置を説明するブロック図である。当該撮像装置は、マトリクス状に配列された本発明の一態様の画素回路５０を有する画素アレイ５１と、画素アレイ５１の行を選択する機能を有する回路５２（ロードライバ）と、画素回路５０からデータを読み出す機能を有する回路５３と、電源電位を供給する回路５８を有する。
回路５３は、画素アレイ５１の列を選択する機能を有する回路５４（カラムドライバ）と、画素回路５０の出力データに対して相関二重サンプリング処理を行うための回路５５（ＣＤＳ回路）と、回路５５から出力されたアナログデータをデジタルデータに変換する機能を有する回路５６（Ａ／Ｄ変換回路等）などを有することができる。
回路５２、５４には、シフトレジスタ回路やデコーダ回路を用いることができる。回路５２、５３、５８の一部または全ては、図１に示す層１３に設けられたＯＳトランジスタで形成されていてもよい。または、回路５２、５３、５８の一部は、層１２に設けられたＳｉトランジスタで形成されていてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて詳細を説明する。
図１４Ａは、第１の方法で作製することのできる画素の断面の一例を説明する図である。図１４Ｂは、第２の方法で作製することのできる画素の断面の一例を説明する図である。
層１２には光電変換デバイス１０１として、ｎ型の導電型を有する領域２２、ｐ型の導電型を有する領域（単結晶シリコン基板２１）およびｐ＋型の導電型を有する領域２８を有するｐｎ接合型フォトダイオードが設けられる。層１３にはＯＳトランジスタが設けられる。図１４Ａ、図１４Ｂでは図２Ａに示す回路構成を例として、トランジスタ１０３、１０５、１０６を例示する。層１４には支持基板２５などが設けられる。
なお、図１４Ａにおける層１３では、絶縁層２４は絶縁層６３および絶縁層６４の２層である例を示している。絶縁層６３には、例えばアクリル樹脂やポリイミドなどの有機膜を用いることができる。絶縁層６４には酸化シリコン膜などの無機膜を用いることができる。
また、図１４Ｂにおける層１３では、絶縁層３１は絶縁層６３、絶縁層６５および絶縁層６４の３層である例を示している。
絶縁層６５は水素の拡散を防止する機能を有し、ＯＳトランジスタが形成される領域と光電変換デバイス１０１等のＳｉデバイスが形成される領域との間に設けられる。光電変換デバイス１０１近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ１０２、１０５、１０６のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層６５により、一方の層に水素を閉じ込めることでＳｉデバイスの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１０２、１０５、１０６の信頼性も向上させることができる。
絶縁層６５としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、絶縁層６５は上記の効果が得られる位置であれば、その他の位置に設けられていてもよい。例えば、絶縁層６３と絶縁層６５を入れ替えてもよい。
図１５ＡにＯＳトランジスタの詳細を示す。図１５Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該半導体層に達する溝を設けることでソース電極２０５およびドレイン電極２０６を形成するセルフアライン型の構成である。
ＯＳトランジスタは、酸化物半導体層２０７に形成されるチャネル形成領域、ソース領域２０３およびドレイン領域２０４のほか、ゲート電極２０１、ゲート絶縁膜２０２を有する構成とすることができる。当該溝には少なくともゲート絶縁膜２０２およびゲート電極２０１が設けられる。当該溝には、さらに酸化物半導体層２０８が設けられていてもよい。
ＯＳトランジスタは、図１５Ｂに示すように、ゲート電極２０１をマスクとして半導体層にソース領域２０３およびドレイン領域２０４を形成するセルフアライン型の構成としてもよい。
または、図１５Ｃに示すように、ソース電極２０５またはドレイン電極２０６とゲート電極２０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０３、１０５、１０６はバックゲート５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート５３５は、図１５Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図１５Ｄは図１５ＡのトランジスタのＡ１−Ａ２断面を示しているが、その他の構造のトランジスタも同様である。また、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ−Ｍ−Ｚｎ系酸化物は、例えば、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法、またはＭＯＣＶＤ（Ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。
Ｉｎ−Ｍ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、スパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ−ＯＳを半導体デバイスに用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体デバイスは、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
図１４Ａでは、層１３と層１４の機械的な接続を貼り合わせ技術で得る構成例を示している。また、図１４Ｂでは、層１２と層１３の機械的な接続および電気的な接続を貼り合わせ技術で得る構成例を示している。以下に、図１４Ｂを例として貼り合わせ技術の説明を行う。
層１２には、絶縁層３３および導電層３４が設けられる。導電層３４は、絶縁層３３に埋設された領域を有する。導電層３４は、領域２２と電気的に接続される。また、絶縁層３３、導電層３４の表面は、それぞれ高さが一致するように平坦化されている。
層１３には、絶縁層３１および導電層３２が設けられる。導電層３２は、絶縁層３１に埋設された領域を有する。導電層３２は、トランジスタ１０３と電気的に接続される。また、絶縁層３１および導電層３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層３２および導電層３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層３１および絶縁層３３の表面は、同一の成分で構成されていることが好ましい。
例えば、導電層３２、３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層３１、３３の表面には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層３２および導電層３４の組み合わせに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層３１および絶縁層３３のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層１２と層１３の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層３２および導電層３４の電気的な接続を得ることができる。また、絶縁層３１および絶縁層３３の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層１２と、層１３を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図１６Ａ１は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ６５０を固定するパッケージ基板６１０、カバーガラス６２０および両者を接着する接着剤６３０等を有する。
図１６Ａ２は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ６４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）やＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
図１６Ａ３は、カバーガラス６２０および接着剤６３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板６１０上には電極パッド６６０が形成され、電極パッド６６０およびバンプ６４０はスルーホールを介して電気的に接続されている。電極パッド６６０は、イメージセンサチップ６５０とワイヤ６７０によって電気的に接続されている。
また、図１６Ｂ１は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ６５１を固定するパッケージ基板６１１、レンズカバー６２１、およびレンズ６３５等を有する。また、パッケージ基板６１１およびイメージセンサチップ６５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ６９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
図１６Ｂ２は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板６１１の下面および側面には、実装用のランド６４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図１６Ｂ３は、レンズカバー６２１およびレンズ６３５の一部を省いて図示したモジュールの斜視図である。ランド６４１は電極パッド６６１と電気的に接続され、電極パッド６６１はイメージセンサチップ６５１またはＩＣチップ６９０とワイヤ６７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る撮像装置を用いることができる電子機器の一例を説明する。本発明の一態様の撮像装置は赤外光透過フィルタを不要とする構成とすることもでき、薄型化が容易で、様々な機器に組み込みやすくなる。なお、赤外光透過フィルタは、撮像装置に組み込まず、電子機器の光路に組み込んでもよい。
図１７Ａは指の静脈を対象とした生体認証機器であり、筐体９１１、光源９１２、検知ステージ９１３等を有する。検知ステージ９１３に指を載せることにより静脈の形状を撮像することができる。検知ステージ９１３の上部には光源９１２が設置され、下部には撮像装置９１４が設置される。検知ステージ９１３は赤外光を透過する材料で構成されており、光源９１２から照射され、指を透過した赤外光を撮像装置９１４で撮像することができる。なお、検知ステージ９１３と撮像装置９１４の間に光学系が設けられていてもよい。上記機器の構成は、手のひらの静脈を対象とした生体認証機器に利用することもできる。
光源９１２は、薄型のＥＬデバイスで形成することができる。当該ＥＬデバイスは、湾曲した形状に設置することができ、対象物に対して均一性よく光を照射することができる。特に波長７００ｎｍ以上１２００ｎｍ以下にピークを有する近赤外光を発するＥＬデバイスであることが好ましい。例えば、波長７６０ｎｍおよびその近傍の光は静脈中のヘモグロビンに吸収されやすいため、指や手のひらなどを透過した光を受光して画像化することで静脈の位置を検出することができる。当該作用は生体認証として利用することができる。また、グローバルシャッタ方式と組み合わせることで、被写体に動きがあっても精度の高いセンシングが可能となる。
また、光源９１２は、図１７Ｂに示す発光部９１５、９１６、９１７のように、複数の発光部を有することができる。発光部９１５、９１６、９１７のそれぞれは、発光する波長が異なっていてもよい、また、それぞれを別のタイミングで照射することもできる。したがって、照射する光の波長や角度を変えることにより異なる画像を連続して撮像することができるため、複数の画像を認証に利用し、高いセキュリティ実現することができる。
図１７Ｃは手のひらの静脈を対象とした生体認証機器であり、筐体９２１、操作ボタン９２２、検知部９２３、光源９２４等を有する。検知部９２３上に手をかざすことにより手のひらの静脈の形状を認識することができる。また、操作ボタンにより暗証番号などを入力することもできる。検知部９２３の周囲には光源９２４が配置され対象物（手）を照射する。そして、対象物からの反射光が検知部９２３に入射される。光源９２４には、近赤外光を発する薄型のＥＬデバイスで形成されている。検知部９２３直下には撮像装置９２５が配置され、対象物の像（手の全体像）を取り込むことができる。なお、検知部９２３と撮像装置９２５の間に光学系が設けられていてもよい。上記機器の構成は、指の静脈を対象とした生体認証機器に利用することもできる。
図１８Ａは非破壊検査機器であり、筐体９３１、操作パネル９３２、搬送機構９３３、モニタ９３４、検知ユニット９３５、光源９３８等を有する。被検査部材９３６は搬送機構９３３で検知ユニット９３５の直下に運搬される。被検査部材９３６には光源９３８から赤外光が照射され、その透過光を検知ユニット９３５内に設けられた本発明の一態様の撮像装置９３７で撮像する。撮像された画像は、モニタ９３４に映し出される。その後、筐体９３１の出口まで運搬され、不良品が分別されて回収される。近赤外光を用いた撮像により、非検査部材内部の欠陥や異物などの不良要素を非破壊で高速に検出することができる。
図１８Ｂは監視カメラであり、筐体９５１、レンズ９５２、光源９５３、支持部９５４等を有する。光源９５３から射出された赤外光を照射された被写体を本発明の一態様の撮像装置９５５で撮像することができる。また、当該監視カメラは、ストラクチャードライトの構成を有していてもよい。ストラクチャードライトでは、光源９５３から線状または点状などの指向性のある光を被写体に照射し、別角度から当該光の撮像を行う。被写体に照射された光は被写体の形状によって歪むため、この光を画像として取得し、その画像から被写体の形や奥行などの情報を得ることができる。また、当該監視カメラは、ＴｏＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）センサの構成を有していてもよい。ＴｏＦセンサでは、光源９５３から発した光が被写体で反射してセンサ（撮像装置９５５）に届くまでの時間を検出する。当該時間を撮像装置９５５の画素ごとに検出することにより被写体までの距離の情報を詳細に得ることができる。すなわち、被写体の表面形状や数を認識することができる。
図１８Ｃは携帯電話機であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、第１のカメラ９８７、第２のカメラ９８８等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。筐体９８１および表示部９８２は可撓性を有する。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。第１のカメラでは可視光画像を取得することができ、第２のカメラでは赤外光画像を取得することができる。当該携帯電話機における赤外光画像取得のための要素に本発明の一態様の撮像装置を適用することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１１：層、１２：層、１３：層、１４：層、２１：単結晶シリコン基板、２２：領域、２３：デバイス形成層、２４：絶縁層、２５：支持基板、２６：絶縁層、２７：研削研磨ツール、２８：領域、３０：遮光層、３１：絶縁層、３２：導電層、３３：絶縁層、３４：導電層、３５：絶縁層、３６：開口部、３７：導電層、３８：絶縁層、３９：遮光層、４０：絶縁層、４１：光学フィルタ層、４２：マイクロレンズアレイ、５０：画素回路、５１：画素アレイ、５２：回路、５３：回路、５４：回路、５５：回路、５６：回路、５８：回路、６３：絶縁層、６４：絶縁層、６５：絶縁層、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：トランジスタ、１０８：キャパシタ、１２１：配線、１２２：配線、１２３：配線、１２６：配線、１２７：配線、１２８：配線、１２９：配線、２０１：ゲート電極、２０２：ゲート絶縁膜、２０３：ソース領域、２０４：ドレイン領域、２０５：ソース電極、２０６：ドレイン電極、２０７：酸化物半導体層、２０８：酸化物半導体層、５３５：バックゲート、６１０：パッケージ基板、６１１：パッケージ基板、６２０：カバーガラス、６２１：レンズカバー、６３０：接着剤、６３５：レンズ、６４０：バンプ、６４１：ランド、６５０：イメージセンサチップ、６５１：イメージセンサチップ、６６０：電極パッド、６６１：電極パッド、６７０：ワイヤ、６７１：ワイヤ、６９０：ＩＣチップ、９１１：筐体、９１２：光源、９１３：検知ステージ、９１４：撮像装置、９１５：発光部、９１６：発光部、９１７：発光部、９２１：筐体、９２２：操作ボタン、９２３：検知部、９２４：光源、９２５：撮像装置、９３１：筐体、９３２：操作パネル、９３３：搬送機構、９３４：モニタ、９３５：検知ユニット、９３６：被検査部材、９３７：撮像装置、９３８：光源、９５１：筐体、９５２：レンズ、９５３：光源、９５４：支持部、９５５：撮像装置、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ、９８８：カメラ

Claims (11)

  1. 単結晶シリコン基板と、支持基板と、を有する撮像装置の作製方法であって、
    前記単結晶シリコン基板の第１の面側に前記単結晶シリコン基板の導電型とは逆の導電型の領域を設けて光電変換デバイスを形成し、
    前記光電変換デバイス上に金属酸化物をチャネル形成領域に有し、かつ前記光電変換デバイスと電気的に接続するトランジスタを形成し、
    前記トランジスタ上に第１の絶縁層を形成し、
    前記支持基板上に第２の絶縁層を形成し、
    前記第１の絶縁層の表面と前記第２の絶縁層の表面との結合を行い、
    前記単結晶シリコン基板の第１の面と対向する面を研削および研磨して前記光電変換デバイスの光吸収層を薄層化する撮像装置の作製方法。
  2. 単結晶シリコン基板と、支持基板と、を有する撮像装置の作製方法であって、
    前記単結晶シリコン基板の第１の面側に前記単結晶シリコン基板の導電型とは逆の導電型の領域を設けて光電変換デバイスを形成し、
    前記光電変換デバイス上に第１の絶縁層および前記光電変換デバイスと電気的に接続する第１の導電層を形成し、
    前記支持基板上に金属酸化物をチャネル形成領域に有するトランジスタを形成し、
    前記トランジスタ上に第２の絶縁層および前記トランジスタと電気的に接続する第２の導電層を形成し、
    前記第１の絶縁層の表面と前記第２の絶縁層の表面との結合、および前記第１の導電層の表面と前記第２の導電層の表面との結合を行い、
    前記単結晶シリコン基板の第１の面と対向する面を研削および研磨して前記光電変換デバイスの光吸収層を薄層化する撮像装置の作製方法。
  3. 請求項１または２において、
    さらに、前記単結晶シリコン基板の研磨した面側に前記単結晶シリコン基板と同じ導電型であって、
    前記単結晶シリコン基板よりもキャリア濃度の高い領域を設けて前記光電変換デバイスを形成する撮像装置の作製方法。
  4. 請求項１乃至３のいずれか一項において、
    前記光電変換デバイスと接する第３の絶縁層を形成し、
    前記第３の絶縁層を介して前記光電変換デバイスと重なるように、光学フィルタ層を形成する撮像装置の作製方法。
  5. 請求項４において、前記光学フィルタ層は、可視光を遮蔽し赤外光を透過する層である撮像装置の作製方法。
  6. 請求項１乃至５のいずれか一項において、
    前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置の作製方法。
  7. 第１の層と、第２の層と、第３の層と、第４の層と、が当該順序で積層された撮像装置であって、
    前記第１の層、前記第２の層、前記第３の層および前記第４の層は、それぞれが互いに重なる領域を有し、
    前記第１の層は、光学フィルタ層を有し、
    前記第２の層は、単結晶シリコンを有し、
    前記第３の層は、デバイス形成層を有し、
    前記第４の層は、支持基板を有し、
    前記第２の層は、前記単結晶シリコンを光吸収層とする光電変換デバイスを有し、
    前記第３の層は、金属酸化物をチャネル形成領域に有するトランジスタを有し、
    前記光電変換デバイスと前記トランジスタは電気的に接続され、
    前記光電変換デバイスは、前記光学フィルタ層を透過した光を受光する撮像装置。
  8. 請求項７において、前記光学フィルタ層は、可視光を遮蔽し赤外光を透過する層である撮像装置。
  9. 請求項７または８において、
    前記デバイス形成層は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、キャパシタと、を有し、
    前記光電変換デバイスの一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記キャパシタの一方の電極と電気的に接続され、
    前記キャパシタの一方の電極は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続される撮像装置。
  10. 請求項７乃至９のいずれか一項において、
    前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  11. 請求項７乃至１０のいずれか一項に記載の撮像装置と光源と、を有する電子機器。
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