WO2020051983A1 - 一种显示面板的加工方法以及显示面板 - Google Patents

一种显示面板的加工方法以及显示面板 Download PDF

Info

Publication number
WO2020051983A1
WO2020051983A1 PCT/CN2018/111259 CN2018111259W WO2020051983A1 WO 2020051983 A1 WO2020051983 A1 WO 2020051983A1 CN 2018111259 W CN2018111259 W CN 2018111259W WO 2020051983 A1 WO2020051983 A1 WO 2020051983A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
display panel
metal layer
processing
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2018/111259
Other languages
English (en)
French (fr)
Inventor
刘凯军
卓恩宗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HKC Co Ltd
Chongqing HKC Optoelectronics Technology Co Ltd
Original Assignee
HKC Co Ltd
Chongqing HKC Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HKC Co Ltd, Chongqing HKC Optoelectronics Technology Co Ltd filed Critical HKC Co Ltd
Priority to US16/311,573 priority Critical patent/US20200083385A1/en
Publication of WO2020051983A1 publication Critical patent/WO2020051983A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present application relates to the field of display technology, and in particular, to a method for processing a display panel and a display panel.
  • TFT-LCD Thin Film Transistor-Liquid Crystal Display thin film liquid crystal display
  • the gates of the TFT switches are connected together to form a gate line, and the source layers are connected to form a signal line.
  • G Gate
  • the TFT can be brought into a conducting state, and at the same time, the display data passes through the signal line and the conducting TFT reaches the drain layer D (Drain) of the TFT, and on the pixel An electric field is formed and the liquid crystal is charged to achieve a display effect.
  • D Drain
  • TFT-LCDs use a bottom-gate structure to prevent the leakage current from increasing due to backlight directly illuminating the channel.
  • the gate and source / drain layer capacitances of the bottom-gate structure are large. Excessive parasitic capacitance will not only cause the pixel voltage to be written incorrectly, but also increase the threshold voltage Vth (Threshold voltage) drift and severe Vth drift. Will cause the appearance of afterimages.
  • the purpose of this application is to provide a method for processing a display panel, which aims to solve the problem of how to reduce the parasitic capacitance on both sides of the gate layer.
  • a method for processing a display panel includes the following steps:
  • a conductive layer is formed on the protective layer, so that the conductive layer is connected to the source layer or the drain layer.
  • the present application also provides a display panel, which is manufactured by the method for processing a display panel as described above.
  • the present application applies a light shielding layer on both sides of the first metal layer.
  • the light-shielding layer can not only effectively shield light, prevent or reduce leakage current, but also can reduce the width of the gate because it can replace part of the gate for light-shielding.
  • the light-shielding layer has insulating properties, which can reduce the gate.
  • the parasitic capacitance of the source and drain electrodes to avoid miswriting of the pixel voltage caused by excessive parasitic capacitance.
  • the drift of Vth under the bias voltage can be reduced, and the chance of image sticking is reduced.
  • FIG. 1 is a flowchart of a method for processing a display panel according to an embodiment of the present application
  • FIG. 2A is a process diagram of step S1 in FIG. 1;
  • FIG. 2B is a process diagram of step S2 in FIG. 1;
  • 2C is a process diagram of step S3 in FIG. 1;
  • 2D is a process diagram of step S4 in FIG. 1;
  • FIG. 2E is a process diagram of step S5 in FIG. 1;
  • FIG. 2F is a process diagram of step S6 in FIG. 1;
  • 2G is a process diagram of step S7 in FIG. 1;
  • 2H is a process diagram of step S8 in FIG. 1;
  • FIG. 2I is a process diagram of step S9 in FIG. 1.
  • an embodiment of the present application provides a method for processing a display panel and a display panel 100 manufactured by using the method.
  • the processing method of the display panel 100 includes the following steps:
  • the substrate 10 is generally a glass substrate 10, and the thickness range of the glass substrate 10 is generally 0.52 to 0.58 mm.
  • the first metal layer 20 is sputtered and formed on the substrate 10, and the first metal layer 20 is processed to form a gate metal layer by using processes such as exposure and development.
  • the light shielding layer 30 is also a black matrix.
  • the material of the black matrix is a chromium-containing metal composition or a resin composition, and the light shielding layer is an insulating light shielding layer.
  • the light shielding layer 30 is drip-coated on the side of the first metal layer 20.
  • the insulating layer 40 is located on the gate metal layer, thereby forming a gate insulating layer.
  • the first metal layer 20 and the light-shielding layer 30 are both located between the insulating layer 40 and the substrate 10; the insulating layer 40 completely covers the light-shielding layer 30 and the first metal layer 20, and at least part of both sides of the insulating layer 40 are in contact with the glass substrate 10. .
  • the semiconductor layer 50 is formed by a sputtering method.
  • the second metal layer 60 is formed by a sputtering process.
  • the trench 65 separates the second metal layer 60 into a source layer 62 and a drain layer 61; the processing process includes exposure, development, and a two-step wet oxidation process and a two-step dry oxidation process. dry Oxidation) process.
  • the processing process includes exposure, development, and a two-step wet oxidation process and a two-step dry oxidation process. dry Oxidation) process.
  • the light-shielding layer 30 can effectively block the passage of light, thereby reducing the projection of the backlight on the semiconductor layer, thereby preventing an increase in leakage current.
  • the light-shielding layer 30 can also replace part of the light-shielding effect of the first metal layer 20. It can appropriately reduce the width of the gate, reduce the capacitance between the gate, the source, and the drain, prevent the pixel voltage from being incorrectly written, and prevent the source A short circuit occurs between the electrode layer 62 and the drain layer 61 and the gate metal layer, which improves the pass rate of the display panel 100.
  • the protection layer 70 is a passivation layer.
  • the material of the passivation layer is silicon oxide or silicon nitride, and the protection layer 70 has an insulation protection function.
  • a conductive layer 80 is formed on the protective layer 70, and the conductive layer 80 is connected to the source layer 62 or the drain layer 61.
  • a contact hole 66 is formed on the surface of the protection layer 70, and the contact hole 66 communicates with the source layer 62 or the drain layer 61;
  • the contact hole 66 is formed using exposure and development techniques.
  • a conductive layer 80 is formed on the source layer 62 and the conductive layer 80 is connected to the source layer 62 through a contact hole 66.
  • the conductive layer 80 is formed by sputtering on the protective layer 70 using a PVD technology, and is connected to the source layer 62 through a contact hole 66.
  • the material of the conductive layer 80 is preferably ITO (Indium Tin Oxide).
  • the light shielding layer 30 is coated on both sides of the first metal layer 20.
  • the light-shielding layer 30 can not only effectively shield light, prevent or reduce the generation of leakage current; but also because of its insulating properties, it can reduce the parasitic capacitance between the first metal layer 20 and the source and drain, and avoid excessive parasitic capacitance. Incorrect writing of pixel voltage. At the same time, the drift of Vth under the bias voltage can be reduced, and the probability of image sticking appearing is reduced.
  • a light-shielding layer 30 is formed by drip coating on the side of the first metal layer 20 using Inkjet technology.
  • Inkjet technology is an inkjet printing display production technology, which is different from the traditional evaporation method. Inkjet technology has excellent characteristics, such as: reducing panel defects caused by particle pollution, high material utilization (material utilization> 90%) and without a metal mask, it is very suitable for producing a large-sized display panel 100, and can significantly reduce the production cost of the display panel 100.
  • the light-shielding layer 30 includes a first light-shielding layer 31 drip-coated and formed on one side of the first metal layer 20 and a second light-shielding layer 32 drip-coated and formed on the other side of the first metal layer 20.
  • the thickness of the first light-shielding layer 31 is smaller than the thickness of the first metal layer 20, and the thickness of the second light-shielding layer 32 is smaller than the thickness of the first metal layer 20, so that the first metal layer 20 can contact the insulating layer 40, so that the insulating layer
  • the first metal layer 20 and the light-shielding layer are stably covered and relatively difficult to occur.
  • the first metal layer 20 is located between the first light shielding layer 31 and the second light shielding layer 32.
  • the material of the first metal layer 20 and the second metal layer 60 is one or more of aluminum and molybdenum.
  • Aluminum is lightweight and corrosion-resistant. It is widely used for its lightness, good electrical and thermal conductivity, high reflectivity, and oxidation resistance, and it is rich in resources and low in cost.
  • Molybdenum or molybdenum alloy can achieve good adhesion, can maintain good consistency with the glass substrate 10 in terms of thermal expansion, convenient selection of materials, and mature production technology.
  • the thicknesses of the first metal layer 20 and the second metal layer 60 are both 3240 to 3960 ⁇ .
  • the thicknesses thereof are both in the range of 450 to 550 Angstroms.
  • the material of the insulating layer 40 includes one or more of silicon oxide and silicon nitride. Both silicon oxide and silicon nitride have the characteristics of high hardness, wear resistance, and high temperature and oxidation resistance.
  • the semiconductor layer 50 includes an active layer 51 formed on the insulating layer 40 and an ohmic contact layer 52 formed on the active layer 51 and separated by a channel 65.
  • the active layer 51 is an I-a-Si thin film layer
  • the ohmic contact layer 52 is an N + a-Si thin film layer.
  • the ohmic contact layer 52 is divided into two parts by the channel 65, of which one part is located between the active layer 51 and the drain layer 61, and the other part is located between the source layer 62 and the active layer 51.
  • the material of the active layer 51 is amorphous silicon or polysilicon.
  • the protective layer 70 is formed by using a chemical vapor deposition film formation technology, and the material of the protective layer 70 includes one or more of silicon oxide and silicon nitride.
  • the chemical vapor deposition film formation technology is chemical vapor deposition. Using this technology, the processed surface can be coated to form a thin film layer.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

一种显示面板的加工方法包括准备基板（10），在基板（10）上形成第一金属层（20），在第一金属层（20）的侧部滴涂并形成附着于基板（10）上的遮光层（30）。

Description

一种显示面板的加工方法以及显示面板 技术领域
本申请涉及显示技术领域，尤其涉及一种显示面板的加工方法以及显示面板。
 背景技术
目前，TFT-LCD（Thin Film Transistor-Liquid Crystal Display）薄膜液晶显示器主要采用每一个像素由一个TFT（Thin Film Transistor）开关控制，TFT开关的栅极连在一起组成栅线，源极层连在一起组成信号线。当在TFT的栅极层G（Gate）上施加电压时，可使TFT进入导通状态，同时显示数据通过信号线、导通的TFT到达TFT的漏极层D（Drain）上，在像素上形成电场并对液晶充电实现显示效果。
理想TFT-LCD显示器的TFT的开态电流越大越好，关态电流越小越好。为了防止背光照射引起漏电流增大，目前TFT-LCD都采用底栅结构以防止背光直接照射到沟道引起漏电流增大。但是底栅结构的栅极与源/漏极层电容较大，过大的寄生电容不仅会导致像素电压的误写入，而且还会加重阈值电压Vth（Threshold voltage）的漂移，严重的Vth漂移又会导致残影的出现。
 技术问题
本申请的目的在于提供一种显示面板的加工方法，旨在解决如何降低栅极层两侧的寄生电容的问题。
 技术解决方案
本申请是这样实现的，一种显示面板的加工方法，包括下列步骤：
准备基板；
在所述基板上形成第一金属层；
在所述第一金属层的侧部形成附着于所述基板上的所述遮光层；
在所述第一金属层、所述遮光层和所述基板上形成绝缘层，所述第一金属层和所述遮光层均位于所述绝缘层和所述基板之间；
在所述绝缘层上形成半导体层；
在所述半导体层上形成第二金属层，所述半导体层位于所述绝缘层与所述第二金属层之间；
对所述第二金属层和所述半导体层进行加工，以形成沟道，所述沟道将所述第二金属层分隔成源极层和漏极层；
在所述源极层、所述漏极层以及所述沟道的内壁上形成所述保护层；
在所述保护层上形成导电层，使所述导电层连接所述源极层或漏极层。
本申请还提供了一种显示面板，所述显示面板是由如上所述的显示面板的加工方法所制作而成。
 有益效果
本申请在第一金属层两侧涂布遮光层。遮光层不仅能够有效遮光，防止或减少漏电流的产生；而且由于其能够替代一部分栅极进行遮光，进而可以使栅极的宽度设置的更小，同时遮光层具有绝缘属性，因而能够降低栅极和源漏电极的寄生电容，避免过高的寄生电容所引起的像素电压的误写入。同时可以减小Vth在偏置电压作用下的漂移，降低影像残留出现的几率。
 附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例所提供的显示面板的加工方法的流程图；
图2A是图1中的步骤S1的工艺图；
图2B是图1中的步骤S2的工艺图；
图2C是图1中的步骤S3的工艺图；
图2D是图1中的步骤S4的工艺图；
图2E是图1中的步骤S5的工艺图；
图2F是图1中的步骤S6的工艺图；
图2G是图1中的步骤S7的工艺图；
图2H是图1中的步骤S8的工艺图；
图2I是图1中的步骤S9的工艺图。
 本发明的实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含一系列步骤或单元的过程、方法或系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。
请参阅图1和图2I，本申请实施例提供了一种显示面板的加工方法以及使用该方法所制作的显示面板100。
请参阅图1、图2A-图2I，显示面板100的加工方法包括下列步骤：
S1：准备清洗干净的基板10；
可选的，基板10一般为玻璃基板10，玻璃基板10的厚度范围一般为0.52~0.58毫米。
S2：制作第一金属层20，并将第一金属层20加工形成栅极金属层；
可选地，在基板10上溅射并形成第一金属层20，采用曝光、显影等工序将第一金属层20加工形成栅极金属层。
S3：在第一金属层20的侧部形成附着于基板10上的遮光层30；
可以理解的是，遮光层30也即黑矩阵，黑矩阵的材料为含铬的金属组合物或者树脂组合物，遮光层为绝缘遮光层。可选地，在第一金属层20的侧部滴涂遮光层30。
S4：在第一金属层20、遮光层30和基板10上形成绝缘层40；
可选地，绝缘层40位于栅极金属层上，从而形成栅极绝缘层。第一金属层20和遮光层30均位于绝缘层40和基板10之间；绝缘层40完全覆盖遮光层30和第一金属层20且绝缘层40的两侧均至少有部分与玻璃基板10接触。
S5：在绝缘层40上形成半导体层50；
可选地，通过溅镀方式形成半导体层50。
S6：在半导体层50上形成第二金属层60，半导体层50位于绝缘层40与第二金属层60之间；
可选地，采用溅射工艺形成第二金属层60。
S7：对第二金属层60和半导体层50进行加工处理，以形成沟道65；
具体地，沟道65将第二金属层60分隔成源极层62和漏极层61；加工处理过程包括曝光、显影以及两步湿式氧化（two wet Oxidation）工艺和两步干式氧化（two dry Oxidation）工艺。利用涂布于第一金属层20两侧的遮光层30，可以降低光进入沟道65的几率，从而减小漏电流。
遮光层30能有效阻挡光线通过，进而可以减少背光投射于半导体层，从而避免了漏电流的增加。遮光层30还可以替代部分第一金属层20的遮光作用，可以适当减小栅极的宽度，减小栅极和源极、漏极之间的电容，防止像素电压误写入，同时防止源极层62和漏极层61和栅极金属层之间产生短路，提高了显示面板100的合格率。
S8：在源极层62、漏极层61以及沟道65的内壁上形成保护层70；
可选地，保护层70即钝化层，钝化层的材料为氧化硅或氮化硅，保护层70具有绝缘保护作用。
S9：在保护层70上形成导电层80，使导电层80连接源极层62或漏极层61。
可选地，在保护层70表面加工形成接触孔66，接触孔66连通源极层62或者漏极层61；
可选地，接触孔66是采用曝光和显影技术所形成。
请参阅图2H至图2I，在源极层62上形成导电层80且导电层80通过接触孔66连接源极层62。导电层80是利用PVD技术在保护层70上溅射形成，并通过接触孔66连接源极层62。导电层80的材料优选为氧化烟锡（ITO，Indium Tin Oxide）。
本申请在第一金属层20两侧涂布遮光层30。遮光层30不仅能够有效遮光，防止或减少漏电流的产生；而且由于其具有绝缘属性，因而能够降低第一金属层20和源、漏极之间的的寄生电容，避免过高的寄生电容所引起的像素电压的误写入。同时可以减小Vth在偏置电压作用下的漂移，降低Image sticking出现的几率。
请参阅图2A-图2C，采用Inkjet（喷墨）技术在第一金属层20的侧部滴涂形成遮光层30。可选地，Inkjet技术为喷墨印刷显示生产技术，其不同于传统的蒸镀法，Inkjet技术具备优良的特性，例如：降低因粒子污染造成的面板缺陷、高材料利用率（材料利用率>90%）以及无需金属掩膜板，很适合用于生产大尺寸的显示面板100，且能大幅降低显示面板100的生产成本。
遮光层30包括滴涂且形成于第一金属层20一侧的第一遮光层31以及滴涂且形成于第一金属层20另一侧的第二遮光层32。第一遮光层31的厚度小于第一金属层20的厚度，第二遮光层32的厚度小于第一金属层20的厚度，以使第一金属层20可以与绝缘层40接触，从而使绝缘层稳固覆盖在第一金属层20和遮光层上并不易发生相对移动。第一金属层20位于第一遮光层31和第二遮光层32之间。
请参阅图2D至图2G，第一金属层20和第二金属层60的材料为铝和钼中的一种或多种。铝重量轻以及耐腐蚀，以其轻、良好的导电和导热性能、高反射性以及耐氧化而被广泛应用，而且资源丰富，从而成本低。钼或钼合金能实现良好的附着性，能与玻璃基板10在热膨胀方面保持良好的一致性，选材方便，制作技术成熟。第一金属层20和第二金属层60的材料为铝时，其厚度范围均为3240~3960埃米。第一金属层20和第二金属层60的材料为钼时，其厚度范围均为450~550埃米。
绝缘层40的材料包括氧化硅、氮化硅中的一种或多种。氧化硅和氮化硅均具有硬度高、耐磨损以及高温抗氧化的特点。
半导体层50包括：形成于绝缘层40上的有源层51以及形成于有源层51上且被沟道65隔断的欧姆接触层52。可选地，有源层51是I-a-Si薄膜层，欧姆接触层52是N+a-Si薄膜层。欧姆接触层52被沟道65分割成两部分，其中，一部分位于有源层51与漏极层61之间，另一部分位于源极层62与有源层51之间。有源层51的材料为非晶硅或多晶硅。
可选地，采用化学气相沉积成膜技术形成保护层70，保护层70的材料包括氧化硅、氮化硅中的一种或多种。化学气相沉积成膜技术即化学气相淀积，使用该技术可以在所加工的表面进行涂层，以形成薄膜层。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (18)

  1. 一种显示面板的加工方法，其中，包括下列步骤：
    准备基板；
    在所述基板上形成第一金属层；
    在所述第一金属层的侧部形成附着于所述基板上的遮光层；
    在所述第一金属层、所述遮光层和所述基板上形成绝缘层，所述第一金属层和所述遮光层均位于所述绝缘层和所述基板之间；
    在所述绝缘层上形成半导体层；
    在所述半导体层上形成第二金属层，所述半导体层位于所述绝缘层与所述第二金属层之间；
    对所述第二金属层和所述半导体层进行加工，以形成沟道，所述沟道将所述第二金属层分隔成源极层和漏极层；
    在所述源极层、所述漏极层以及所述沟道的内壁上形成保护层；
    在所述保护层上形成导电层，使所述导电层连接所述源极层或漏极层。
  2.    如权利要求1所述的显示面板的加工方法，其中：采用喷墨技术在所述第一金属层的侧部滴涂形成所述遮光层。
  3.    如权利要求1所述的显示面板的加工方法，其中：所述遮光层包括滴涂且形成于所述第一金属层一侧的第一遮光层以及滴涂且形成于所述第一金属层另一侧的第二遮光层。
  4.    如权利要求3所述的显示面板的加工方法，其中：所述第一遮光层的厚度小于所述第一金属层的厚度，所述第二遮光层的厚度小于所述第一金属层的厚度。
  5.    如权利要求1所述的显示面板的加工方法，其中：采用曝光和显影工艺将所述第一金属层加工形成栅极。
  6.    如权利要求1所述的显示面板的加工方法，其中：所述第一金属层和所述第二金属层的材料为铝和钼中的一种或多种。
  7.    如权利要求6所述的显示面板的加工方法，其中：所述第一金属层的材料为铝时，其厚度范围为3240~3960埃米。
  8.    如权利要求6所述的显示面板的加工方法，其中：所述第二金属层的材料为铝时，其厚度范围为3240~3960埃米。
  9.    如权利要求6所述的显示面板的加工方法，其中：所述第一金属层的材料为钼时，其厚度范围为450~550埃米。
  10. 如权利要求6所述的显示面板的加工方法，其中：所述第二金属层的材料为钼时，其厚度范围为450~550埃米。
  11. 如权利要求1所述的显示面板的加工方法，其中：所述绝缘层的材料包括氧化硅和/或氮化硅。
  12. 如权利要求1所述的显示面板的加工方法，其中：采用化学气相沉积成膜技术形成所述保护层。
  13. 如权利要求1所述的显示面板的加工方法，其中：所述保护层的材料包括氧化硅和/或氮化硅。
  14. 如权利要求1所述的显示面板的加工方法，其中：所述半导体层包括：形成于所述绝缘层上的有源层以及形成于所述有源层上的欧姆接触层，所述有源层位于所述绝缘层与所述欧姆接触层之间。
  15. 如权利要求14所述的显示面板的加工方法，其中：所述有源层的材料为非晶硅、多晶硅或金属氧化物半导体。
  16. 如权利要求1所述的显示面板的加工方法，其中：所述基板为玻璃基板。
  17. 如权利要求16所述的显示面板的加工方法，其中：所述玻璃基板的厚度范围为0.52~0.58毫米。
  18. 一种显示面板，其中，所述显示面板包括：基板、设置在所述基板的第一金属层、滴涂在所述第一金属层侧部的遮光层、设置在所述第一金属层、所述遮光层和所述基板上的绝缘层、设置在所述绝缘层上的半导体层、设置在所述半导体层上的第二金属层、设置在所述第二金属层上的保护层以及设置在所述保护层上的导电层。
PCT/CN2018/111259 2018-09-12 2018-10-22 一种显示面板的加工方法以及显示面板 Ceased WO2020051983A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/311,573 US20200083385A1 (en) 2018-09-12 2018-10-22 Method for processing display panel, and display panel

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811060540.3 2018-09-12
CN201811060540.3A CN109273410A (zh) 2018-09-12 2018-09-12 一种显示面板的加工方法以及显示面板

Publications (1)

Publication Number Publication Date
WO2020051983A1 true WO2020051983A1 (zh) 2020-03-19

Family

ID=65187886

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2018/111259 Ceased WO2020051983A1 (zh) 2018-09-12 2018-10-22 一种显示面板的加工方法以及显示面板

Country Status (2)

Country Link
CN (1) CN109273410A (zh)
WO (1) WO2020051983A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114497083A (zh) * 2022-01-28 2022-05-13 昆山龙腾光电股份有限公司 阵列基板及其制作方法
CN115101545B (zh) * 2022-08-23 2023-01-31 惠科股份有限公司 显示面板及其驱动基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009192872A (ja) * 2008-02-15 2009-08-27 Seiko Epson Corp 電気光学装置及びその製造方法、並びに電子機器
CN103199095A (zh) * 2013-04-01 2013-07-10 京东方科技集团股份有限公司 显示器、薄膜晶体管阵列基板及其制造工艺
CN103809320A (zh) * 2012-11-12 2014-05-21 乐金显示有限公司 液晶显示设备的阵列基板以及制造该阵列基板的方法
CN103855225A (zh) * 2012-12-03 2014-06-11 乐金显示有限公司 薄膜晶体管、显示装置及其制造方法
CN103852941A (zh) * 2012-12-07 2014-06-11 瀚宇彩晶股份有限公司 主动元件阵列基板与显示面板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008203761A (ja) * 2007-02-22 2008-09-04 Hitachi Displays Ltd 表示装置
CN101634789B (zh) * 2009-08-25 2013-06-12 友达光电股份有限公司 像素结构以及像素结构的制作方法
CN102466933B (zh) * 2010-11-16 2014-11-26 上海中航光电子有限公司 液晶显示器的像素结构及其制作方法
CN102707352A (zh) * 2011-04-19 2012-10-03 京东方科技集团股份有限公司 彩色滤光片和彩色滤光片的制造方法
CN103824865B (zh) * 2014-02-14 2017-01-25 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
CN104216189B (zh) * 2014-09-26 2017-04-19 南京中电熊猫液晶显示科技有限公司 一种液晶显示面板及其制造方法
CN104979405B (zh) * 2015-07-22 2019-05-21 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
CN105304642B (zh) * 2015-09-24 2019-05-17 南京中电熊猫液晶显示科技有限公司 一种阵列基板及其制造方法
KR20170040417A (ko) * 2015-10-02 2017-04-13 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
CN106547137A (zh) * 2016-11-01 2017-03-29 深圳市华星光电技术有限公司 一种液晶面板及制造方法
CN106997130B (zh) * 2017-04-05 2018-06-15 惠科股份有限公司 一种显示面板及其制程和显示装置
CN107402469B (zh) * 2017-08-18 2021-01-26 京东方科技集团股份有限公司 彩膜基板及其制作方法、显示面板及显示装置
CN207637799U (zh) * 2017-11-03 2018-07-20 惠科股份有限公司 主动开关阵列基板和阵列基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009192872A (ja) * 2008-02-15 2009-08-27 Seiko Epson Corp 電気光学装置及びその製造方法、並びに電子機器
CN103809320A (zh) * 2012-11-12 2014-05-21 乐金显示有限公司 液晶显示设备的阵列基板以及制造该阵列基板的方法
CN103855225A (zh) * 2012-12-03 2014-06-11 乐金显示有限公司 薄膜晶体管、显示装置及其制造方法
CN103852941A (zh) * 2012-12-07 2014-06-11 瀚宇彩晶股份有限公司 主动元件阵列基板与显示面板
CN103199095A (zh) * 2013-04-01 2013-07-10 京东方科技集团股份有限公司 显示器、薄膜晶体管阵列基板及其制造工艺

Also Published As

Publication number Publication date
CN109273410A (zh) 2019-01-25

Similar Documents

Publication Publication Date Title
TWI575087B (zh) 製造氧化物薄膜電晶體陣列之方法以及含有氧化物薄膜電晶體陣列之裝置
WO2018099052A1 (zh) 阵列基板的制备方法、阵列基板及显示装置
US9741752B1 (en) Method for manufacturing TFT substrate
CN105633016A (zh) Tft基板的制作方法及制得的tft基板
CN105226015B (zh) 一种tft阵列基板及其制作方法
US10050151B2 (en) Dual-gate TFT array substrate and manufacturing method thereof, and display device
US10115832B2 (en) Thin film transistor, method for manufacturing the same, array substrate and display device
CN106783737B (zh) 阵列基板及其制造方法、显示面板、显示装置
CN103236440B (zh) 薄膜晶体管、阵列基板及其制造方法、显示装置
US9818605B2 (en) Oxide TFT, preparation method thereof, array substrate, and display device
US11114567B2 (en) Manufacturing method of TFT substrate and TFT substrate
CN104241298A (zh) Tft背板结构及其制作方法
CN104952880A (zh) 双栅极tft基板的制作方法及其结构
CN103022149A (zh) 薄膜晶体管、阵列基板及制造方法和显示器件
CN108646487B (zh) Ffs型阵列基板的制作方法及ffs型阵列基板
WO2019061813A1 (zh) Esl型tft基板及其制作方法
US10833104B2 (en) Array substrate and its fabricating method, display device
CN106449655A (zh) 薄膜晶体管阵列基板及其制作方法
WO2017156885A1 (zh) 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置
CN105448824A (zh) 阵列基板及其制作方法、显示装置
US9240424B2 (en) Thin film transistor array substrate and producing method thereof
KR101908496B1 (ko) 박막 트랜지스터와 표시장치용 전극기판 및 이들의 제조방법
WO2020051983A1 (zh) 一种显示面板的加工方法以及显示面板
CN108873526A (zh) 阵列基板及其制造方法、显示装置
CN107527923A (zh) 阵列基板及其制备方法、显示面板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18933260

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18933260

Country of ref document: EP

Kind code of ref document: A1