WO2019235363A1 - Ｄ型フリップフロップ回路 - Google Patents

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WO2019235363A1
WO2019235363A1 PCT/JP2019/021613 JP2019021613W WO2019235363A1 WO 2019235363 A1 WO2019235363 A1 WO 2019235363A1 JP 2019021613 W JP2019021613 W JP 2019021613W WO 2019235363 A1 WO2019235363 A1 WO 2019235363A1
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drain
source
pmos transistor
nmos transistor
transistor
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PCT/JP2019/021613
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和淑 小林
潤 古田
晃大 山田
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国立大学法人京都工芸繊維大学
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Definitions

  • the present invention relates to a D-type flip-flop circuit, and more particularly to a D-type flip-flop circuit with improved resistance to soft errors.
  • Integrated circuits have become more sophisticated due to miniaturization and higher integration, which has led to a cycle in which the performance of computers increases and miniaturization advances.
  • transient errors typified by soft errors are increasing.
  • Soft errors have been a problem of integrated circuits used in outer space exposed to harsh cosmic rays, but in recent years, countermeasures against soft errors have become necessary even on the ground.
  • a soft error is an error in which an electron-hole pair is generated when radiation passes or collides with an integrated circuit, and a memory holding value or a flip-flop logical value is temporarily inverted.
  • Fig. 14 shows the principle of soft error occurrence.
  • the neutron beam collides with Si atoms on the substrate, secondary ions are generated.
  • alpha rays, heavy ions, or secondary ions pass through the vicinity of the diffusion layer, electrons or holes collect in the diffusion layer due to diffusion or drift due to the electric field of the depletion layer. These electrons or holes change the potential of the drain and invert the output.
  • the high (high level) and low (low level) of the output of the transistor are caused by the charge generated by the ionizing action of the radiation. Invert temporarily. If the output of the transistor stabilizes in an inverted state, the circuit will malfunction.
  • Measures for soft errors include a method for countermeasures at the circuit level and a method for countermeasures at the device level constituting the circuit.
  • a countermeasure by a structure in which memory elements (flip-flop circuits) are multiplexed can be cited.
  • FIG. 17 shows TMRFF (Triple Modular Redundancy Flip Flop) in which flip-flop (FF) circuits are tripled and a majority circuit is connected to the output of each flip-flop circuit.
  • TMRFF Triple Modular Redundancy Flip Flop
  • FF flip-flop
  • the countermeasure at the circuit level increases the reliability, but has a problem that the overhead of area, delay time and power consumption is large.
  • measures at the device level include a so-called FD-SOI (Fully Depleted Silicon On Insulator) structure in which an insulating layer is provided between a silicon substrate and a transistor (surface silicon). .
  • FD-SOI Fluly Depleted Silicon On Insulator
  • an insulating layer called a BOX (Buried OXide) layer is provided between a silicon substrate and a transistor.
  • a BOX layer SiO 2 is mainly used. According to this, since the collection of electric charges to the drain can be suppressed by the BOX layer, the resistance against the soft error is improved by about 50 to 100 times as compared with the bulk structure.
  • Non-Patent Document 1 a demultiplexing measure using a C element has been proposed (Non-Patent Document 1).
  • the C element includes a pMOS transistor p101, a pMOS transistor p102, an nMOS transistor n101 and a pMOS transistor p102 connected between a power supply potential and a reference potential, and the pMOS transistor p102 and the nMOS transistor n101.
  • the input In2 is delayed with respect to the input In1 to the pMOS transistor p101 and the nMOS transistor n102 by the delay circuit constituted by the inverters IN103 and IN104.
  • the output OUT does not change if the nMOS transistor n102 is turned off.
  • Soft error resistance can be enhanced by such a demultiplexing measure using the FD-SOI structure and the C element.
  • Non-Patent Document 2 proposes a D-type flip-flop circuit (Guard-Gate Flip Flop) with a demultiplexing countermeasure using a C element.
  • 22 is a circuit diagram of a general D-type flip-flop circuit 10
  • FIG. 23 is a circuit diagram of a D-type flip-flop circuit 20 disclosed in Non-Patent Document 2.
  • the D-type flip-flop circuit 10 is a TGFF (Transmission Gate Flip Flop).
  • a master latch LA11 As shown in FIG. 22, a master latch LA11, a transmission gate TG, a slave latch LA12, a tristate inverter T3, an inverter IN10, A clock signal generation circuit CL is provided.
  • the holding value of the master latch LA11 changes. End up.
  • the output of any MOS constituting the inverter IN2 or the output of any MOS constituting the tri-state inverter T12 is inverted due to a soft error, the holding value of the slave latch LA12 changes.
  • the inverter IN1 and the inverter IN2 are replaced with the C element C1 and the C element C2, respectively, and further, the one to the C element C1 is replaced. Is provided with a delay circuit having inverters IN21 and IN22, and one input to the C element C2 is provided with a delay circuit having inverters IN23 and IN24.
  • the D-type flip-flop circuit 20 enhances the soft error resistance by taking a demultiplexing countermeasure using a C element to the general D-type flip-flop circuit 10.
  • the D-type flip-flop circuit 20 shown in FIG. 23 has enhanced soft error resistance, a total of 12 MOS transistors p21 to p26 and n21 to n26 are added to the general D-type flip-flop circuit 10. This increases the circuit area. In addition, since a delay circuit is provided in the C element, the delay time increases, and it cannot be applied to a system using a high-frequency clock.
  • the present invention has been made in order to solve the above-mentioned problems, and has a high soft error resistance while suppressing an increase in circuit area and delay time as compared with a conventional D-type flip-flop circuit with enhanced soft error resistance. It is an object to provide a D-type flip-flop circuit having the following.
  • a D-type flip-flop circuit includes a master latch, a transmission gate, and a slave latch.
  • the master latch includes a first inverter and a first tri-state inverter.
  • the first inverter includes a first pMOS transistor and a first nMOS transistor.
  • One of the source and drain of the first pMOS transistor is connected to the power supply potential, and the first nMOS transistor is , One of the source and drain is connected to the other of the source and drain of the first pMOS transistor, the other of the source and drain is grounded, a gate is connected to the gate of the first pMOS transistor, and the first tri-state inverter is 2 pMOS transistor and 3rd pMOS transistor , A second nMOS transistor, and a third nMOS transistor, one of the source and drain of the second pMOS transistor is connected to the power supply potential, and one of the source and drain of the third pMOS transistor is directly or indirectly Is connected to the other of the source and drain of the second pMOS transistor, the other of the source and drain is directly or indirectly connected to the first node, an inverted clock signal is input to the gate, and the first node is A gate of the first pMOS transistor and a gate of the first nMOS transistor are connected to form an input
  • the third nMOS transistor has one of its source and drain connected directly or indirectly to the other of the source and drain of the second nMOS transistor, and the other of the source and drain connected to the node.
  • the gate of the second pMOS transistor and the gate of the third nMOS transistor are connected to each other to form the output part of the master latch, and the other one of the source and drain of the first pMOS transistor and the first nMOS transistor are grounded.
  • the transmission gate includes a fourth pMOS transistor and a fourth nMOS transistor, and one of the source and drain of the fourth pMOS transistor and the source and drain of the fourth nMOS transistor are connected to one of the source and drain of the fourth nMOS transistor.
  • the slave latch includes a second inverter and a second tri-state inverter, and the second inverter includes a fifth pMOS transistor, a fifth pMOS transistor, and a fifth inverter.
  • the fifth pMOS transistor has one of its source and drain connected to the power supply potential
  • the fifth nMOS transistor has one of its source and drain connected to the other of the source and drain of the fifth pMOS transistor.
  • the other of the source and drain is grounded
  • the gate is connected to the gate of the fifth pMOS transistor
  • the second tri-state inverter includes a sixth pMOS transistor, a seventh pMOS transistor, a sixth nMOS transistor, and a seventh nMOS transistor.
  • the sixth pMOS transistor has one of its source and drain connected to the power supply potential
  • the seventh pMOS transistor has one of its source and drain connected directly or indirectly to the other of the source and drain of the sixth pMOS transistor
  • the other of the source and drain is directly or indirectly connected to the second node
  • a clock signal is input to the gate
  • the second node is connected to the gate of the fifth pMOS transistor and the gate of the fifth nMOS transistor.
  • the sixth nMOS transistor is connected to the second node directly or indirectly to the second node, and an inverted clock signal is input to the gate.
  • one of the source and drain is directly or indirectly connected to the other of the source and drain of the sixth nMOS transistor, the other of the source and drain is grounded, the gate of the sixth pMOS transistor and the seventh nMOS transistor
  • the gates of the nMOS transistors are connected to each other to form the output part of the slave latch, and to the other of the source and drain of the fifth pMOS transistor, one of the source and drain of the fifth nMOS transistor, and the output part of the transmission gate.
  • the first tri-state inverter further includes an eighth pMOS transistor and an eighth nMOS transistor, and one and the other of the source and drain of the eighth pMOS transistor are the same as those of the second pMOS transistor.
  • One of the source and drain and the other of the source and drain of the third pMOS transistor or the other of the source and drain of the third pMOS transistor and the first node are connected, and one and the other of the source and drain of the eighth nMOS transistor are
  • the eighth pMOS transistor is connected to one of the other source and drain of the second nMOS transistor and one of the source and drain of the third nMOS transistor, or one of the first node and the source and drain of the second nMOS transistor, respectively.
  • the gate of the star and the gate of the eighth nMOS transistor are connected to each other, and the other connection portion of the other of the source and drain of the sixth pMOS transistor and the other of the source and drain of the seventh pMOS transistor and the sixth nMOS transistor The other of the source and drain of the seventh nMOS transistor and one of the source and drain of the seventh nMOS transistor are connected.
  • the present invention it is possible to provide a D-type flip-flop circuit having high soft error resistance while suppressing an increase in circuit area and delay time as compared with a conventional D-type flip-flop circuit having enhanced soft error resistance. it can.
  • FIG. 1 is a circuit diagram of a D-type flip-flop circuit according to an embodiment of the present invention. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit. It is explanatory drawing of the suppression mechanism of the soft error in a D type flip-flop circuit.
  • FIG. 6 is a circuit diagram of a D-type flip-flop circuit according to Modification 1.
  • FIG. 10 is a circuit diagram of a D-type flip-flop circuit according to Modification 2.
  • FIG. 10 is a circuit diagram of a D-type flip-flop circuit according to Modification 3.
  • FIG. 11 is a graph showing temporal changes in respective potentials at nodes NA, NB, ND, NE of the D-type flip-flop circuit shown in FIG. 10 when radiation collides with an nMOS transistor n1.
  • FIG. 23 is a graph showing a temporal change in potential at a node NB of the general D-type flip-flop circuit shown in FIG.
  • FIG. 1 is a circuit diagram of a D-type flip-flop circuit 1 according to an embodiment of the present invention.
  • the D-type flip-flop circuit 1 includes a tristate inverter T3, a master latch LA1, a transmission gate TG, a slave latch LA2, an inverter IN10, and a clock signal generation circuit CL.
  • the tri-state inverter T3 includes a pMOS transistor p11, a pMOS transistor p12, an nMOS transistor n11, and an nMOS transistor n12 that are sequentially connected in series from the power supply potential side to the reference potential side that is GND.
  • a control clock signal (CLK) is input to the gate of the pMOS transistor p12, and an inverted clock (“CLK with upper bar”) signal is input to the gate of the nMOS transistor n11.
  • CLK control clock signal
  • CLK with upper bar inverted clock
  • the master latch LA1 includes an inverter IN1 and a tristate inverter T1.
  • the inverter IN1 includes a pMOS transistor p1 and an nMOS transistor n1.
  • the source one of the source and drain
  • the nMOS transistor n1 has the drain (one of the source and drain) connected to the drain (the other of the source and drain) of the pMOS transistor p1.
  • the other of the drains) is grounded, and the gate is connected to the gate of the pMOS transistor p1.
  • the tri-state inverter T1 includes a pMOS transistor p2, a pMOS transistor p3, an nMOS transistor n2, and an nMOS transistor n3.
  • the source one of the source and drain
  • the source is directly or indirectly connected to the drain of the pMOS transistor p2 (the other of the source and drain).
  • the drain (the other of the source and drain) is directly or indirectly connected to the node N1, and the inverted clock signal is input to the gate.
  • Node N1 is connected to the gate of pMOS transistor p1 and the gate of nMOS transistor n1, and forms the input of master latch LA1 together with the gate of pMOS transistor p1 and the gate of nMOS transistor n1.
  • the drain one of the source drain
  • the drain is directly or indirectly connected to the node N1
  • a clock signal is input to the gate.
  • the drain one of the source and drain
  • the source is grounded.
  • the gate of the pMOS transistor p2 and the gate of the nMOS transistor n3 are connected to each other to form the output portion of the master latch LA1, and the drain of the pMOS transistor p1 (the other of the source and drain) and the drain of the nMOS transistor n1 (one of the source and drain) It is connected to the.
  • the configuration of the master latch LA1 is the same as that of the master latch LA11 of the general D-type flip-flop circuit 10 shown in FIG. 22, but the master latch LA1 of the D-type flip-flop circuit 1 according to the present embodiment has a tristate inverter.
  • T1 further includes a pMOS transistor p8 and an nMOS transistor n8. Connection of the pMOS transistor p8 and the nMOS transistor n8 will be described later.
  • the transmission gate TG includes a pMOS transistor p4 and an nMOS transistor n4.
  • the source (one of the source and drain) of the pMOS transistor p4 and the source (one of the source and drain) of the nMOS transistor n4 are connected to each other to form the input part of the transmission gate TG and to the output part of the master latch LA1.
  • the drain of the pMOS transistor p4 (the other of the source and drain) and the drain of the nMOS transistor n4 (the other of the source and drain) are connected to each other to form the output part of the transmission gate TG.
  • the slave latch LA2 includes an inverter IN2 and a tristate inverter T2.
  • the inverter IN2 includes a pMOS transistor p5 and an nMOS transistor n5.
  • the pMOS transistor p5 has a source (one of the source and drain) connected to the power supply potential
  • the nMOS transistor n5 has a drain (one of the source and drain) connected to the drain (the other of the source and drain) of the pMOS transistor p5.
  • the other of the drains) is grounded, and the gate is connected to the gate of the pMOS transistor p5.
  • the tri-state inverter T2 includes a pMOS transistor p6, a pMOS transistor p7, an nMOS transistor n6, and an nMOS transistor n7.
  • the source one of the source and drain
  • the source is directly or indirectly connected to the drain of the pMOS transistor p6 (the other of the source and drain).
  • the drain (the other of the source and drain) is directly or indirectly connected to the node N2, and the clock signal is input to the gate.
  • Node N2 is connected to the gate of pMOS transistor p5 and the gate of nMOS transistor n5, and forms the input part of slave latch LA2 together with the gate of pMOS transistor p5 and the gate of nMOS transistor n5, and is connected to the output part of transmission gate TG. ing.
  • the drain one of the source drain
  • the inverted clock signal is input to the gate.
  • the drain one of the source and drain
  • the source is grounded.
  • the gate of the pMOS transistor p6 and the gate of the nMOS transistor n7 are connected to each other to form the output portion of the slave latch LA2, and the drain of the pMOS transistor p5 (the other of the source and drain) and the drain of the nMOS transistor n5 (one of the source and drain) It is connected to the.
  • the above configuration of the slave latch LA2 is the same as that of the slave latch LA12 of the general D-type flip-flop circuit 10 shown in FIG.
  • the inverter IN10 includes a pMOS transistor p13 and an nMOS transistor n13.
  • the pMOS transistor p13 and the nMOS transistor n13 are connected in series in order from the power supply potential side to the reference potential side.
  • the pMOS transistor p13 has a source connected to the power supply potential and a drain connected to the drain of the nMOS transistor n13.
  • the source of the nMOS transistor n13 is grounded.
  • a connection portion between the drain of the pMOS transistor p13 and the drain of the nMOS transistor n13 forms an output portion of the inverter IN10.
  • the gates of the pMOS transistor p13 and the nMOS transistor n13 are connected to each other and to the output part of the slave latch LA2.
  • the clock signal generation circuit CL is a circuit that generates a clock signal and an inverted clock signal, and includes a two-stage inverter IN11 and an inverter IN12.
  • the inverter IN11 includes a pMOS transistor p14 and an nMOS transistor n14.
  • the gate of the pMOS transistor p14 and the gate of the nMOS transistor n14 are connected by a connection wiring, and a clock signal to the inverter IN11 is input to the connection wiring.
  • the source of the pMOS transistor p14 is connected to the power supply potential
  • the drain of the pMOS transistor p14 is connected to the drain of the nMOS transistor n14, and this connection part forms the signal output part of the inverter IN11.
  • the source of the nMOS transistor n14 is connected to a reference potential which is GND.
  • the inverter IN12 includes a pMOS transistor p15 and an nMOS transistor n15.
  • the gate of the pMOS transistor p15 and the gate of the nMOS transistor n15 are connected by a connection wiring, and the connection wiring is connected to the output portion of the inverter IN11.
  • the source of the pMOS transistor p15 is connected to the power supply potential
  • the drain of the pMOS transistor p15 is connected to the drain of the nMOS transistor n15, and this connection part forms the signal output part of the inverter IN12.
  • the source of the nMOS transistor n15 is connected to the reference potential.
  • the tri-state inverter T3, the transmission gate TG, the inverter IN10, and the clock signal generation circuit CL are the same as the general D-type flip-flop circuit 10 shown in FIG. .
  • the master latch LA1 is different from the master latch LA11 of the D-type flip-flop circuit 10 in that the tri-state inverter T1 further includes the pMOS transistor p8 and the nMOS transistor n8.
  • the source (one of the source and drain) and the drain (the other of the source and drain) of the pMOS transistor p8 are the drain of the pMOS transistor p2 (the other of the source and drain) and the source of the pMOS transistor p3 (one of the source and drain), respectively. It is connected to the.
  • the drain (one of the source drain) and the source (the other of the source drain) and the source of the nMOS transistor n8 are connected to the source of the nMOS transistor n2 (the other of the source drain) and the drain of the nMOS transistor n3 (one of the source drain), respectively. ing.
  • the gate of the pMOS transistor p8 and the gate of the nMOS transistor n8 are connected to each other, and the drain of the pMOS transistor p6 of the tri-state inverter T2 (the other of the source and drain) and the drain of the nMOS transistor n7 (one of the source and drain). It is connected to the.
  • the D-type flip-flop circuit 1 has a configuration in which a total of two MOSs, the pMOS transistor p8 and the nMOS transistor n8, are added to the general D-type flip-flop circuit 10 shown in FIG. It is.
  • the conventional D-type flip-flop circuit 20 with enhanced soft error resistance shown in FIG. 23 has a configuration in which a total of 12 MOSs are added to the D-type flip-flop circuit 10. Therefore, the D-type flip-flop circuit 1 can greatly suppress an increase in circuit area compared to the D-type flip-flop circuit 20. Further, since the D-type flip-flop circuit 1 does not include a delay circuit, the delay time can be suppressed as compared with the D-type flip-flop circuit 20.
  • the master latch LA1 of the D-type flip-flop circuit 1 has the same soft error resistance as the master latch LA21 of the D-type flip-flop circuit 20. A mechanism for suppressing a soft error in the D-type flip-flop circuit 1 will be described with reference to FIGS.
  • the potentials of the nodes NA, NB, NC, ND and NE are displayed as [1] when the level is high and [0] when the level is low.
  • the state of each MOS is indicated as ON in the conductive state and OFF in the non-conductive state.
  • the potentials of the nodes NA, NB, NC, ND and NE are [0], [1], [1], [0] and [1], respectively, and the master latch LA1 is “1”. Holds the value.
  • a pulse is taken into the pMOS transistor p2 and the nMOS transistor n3 of the tri-state inverter T1, and the states of the pMOS transistor p2 and the nMOS transistor n3 are inverted.
  • the state of the pMOS transistor p5 and the nMOS transistor n5 of the inverter IN2 is inverted by the pulse that has passed through the transmission gate TG.
  • the potential of the node ND is switched from [0] to [1] by a pulse inverted by the inverter IN2 (hereinafter referred to as “first inverted pulse”).
  • first inverted pulse a pulse inverted by the inverter IN2
  • the inverter IN2 functions as a delay circuit, the inverted states of the pMOS transistor p2 and the nMOS transistor n3 return to the initial state.
  • the first inversion pulse is taken into the pMOS transistor p6 and the nMOS transistor n7 of the tristate inverter T2, and the states of the pMOS transistor p6 and the nMOS transistor n7 are inverted.
  • the potential of the node NE is switched from [1] to [0] by a pulse further inverted by the tristate inverter T2 (hereinafter referred to as “second inverted pulse”).
  • the second inversion pulse is taken into the pMOS transistor p8 and the nMOS transistor n8 of the tri-state inverter T1, and the states of the pMOS transistor p8 and the nMOS transistor n8 are inverted.
  • the master latch LA1 can continue to hold the value “1”.
  • the pMOS transistor p2 and pMOS transistor p8, and the nMOS transistor n3 and nMOS transistor n8 of the tri-state inverter T1 are temporarily inverted.
  • inverter IN2 and tristate inverter T2 through which the pulse passes function as a delay circuit
  • pMOS transistor p2 and pMOS transistor p8, and nMOS transistor n3 and nMOS transistor n8 do not invert simultaneously. Therefore, the holding value of the master latch LA1 is not constantly switched.
  • the master latch LA1 of the D-type flip-flop circuit 1 has a configuration in which two MOSs are added to the general D-type flip-flop circuit 10 shown in FIG. 23 has the same soft error tolerance as the master latch LA21 of the conventional D-type flip-flop circuit 20 with enhanced soft error tolerance shown in FIG. Further, as described above, the D-type flip-flop circuit 1 can greatly suppress an increase in circuit area compared to the D-type flip-flop circuit 20. Furthermore, since the D-type flip-flop circuit 1 is not provided with a delay circuit between the input part of the master latch LA1 and the output part of the slave latch LA2, the delay time can be suppressed. Therefore, compared with the conventional D-type flip-flop circuit 20 with enhanced soft error resistance, it is possible to have higher soft error resistance while suppressing an increase in circuit area and delay time.
  • FIG. 9 is a circuit diagram of a D-type flip-flop circuit 2 according to the first modification.
  • the D-type flip-flop circuit 2 has a configuration in which the tri-state inverter T1 is replaced with a tri-state inverter T1 ′ in the D-type flip-flop circuit 1 shown in FIG.
  • the source (one of the source and drain) and the drain (the other of the source and drain) of the pMOS transistor p8 are connected to the source of the nMOS transistor n3 (the other of the source and drain) and the node N1, respectively.
  • the drain (one of the source and drain) and the source (the other of the source and drain) of the nMOS transistor n8 are connected to the node N1 and the drain (one of the source and drain) of the nMOS transistor n2, respectively. That is, the tristate inverter T1 ′ has a configuration in which, in the tristate inverter T1 shown in FIG. 1, the pMOS transistor p8 and the pMOS transistor p3 are replaced, and the nMOS transistor n8 and the nMOS transistor n3 are replaced.
  • the held values of the master latch LA1 and the slave latch LA2 are not constantly switched.
  • the distance between the pMOS transistor p2 and the pMOS transistor p8 and the distance between the nMOS transistor n3 and the nMOS transistor n8 are larger than those in the D-type flip-flop circuit 1 shown in FIG. It has become.
  • the probability that the pMOS transistor p2 and the pMOS transistor p8, or the nMOS transistor n3 and the nMOS transistor n8 are simultaneously inverted can be lowered by one particle beam, and the soft error resistance can be further improved.
  • Modification 2 In the D-type flip-flop circuits 1 and 2 described above, the soft error resistance in the master latch LA1 is improved. In the second modification, a configuration for improving the soft error resistance in the slave latch LA2 will be described.
  • FIG. 10 is a circuit diagram of the D-type flip-flop circuit 3 according to the second modification.
  • the D-type flip-flop circuit 3 has a configuration in which, in the D-type flip-flop circuit 1 shown in FIG. 1, the slave latch LA2 further includes an inverter IN3, and the tristate inverter T2 is replaced with a tristate inverter T2 '.
  • the inverter IN3 includes a pMOS transistor p9 and an nMOS transistor n9.
  • the pMOS transistor p9 has its source (one of the source and drain) connected to the power supply potential
  • the nMOS transistor n9 has its drain (one of the source and drain) connected to the drain (the other of the source and drain) of the pMOS transistor p9.
  • the other of the drains is grounded, and the gate is connected to the gate of the pMOS p9.
  • the gate of the pMOS transistor p9 and the gate of the nMOS transistor n9 are connected to the output part of the slave latch LA2 via the inverter IN10. That is, the inverted signal of the output signal from the output portion of the slave latch LA2 is input to the gate of the pMOS transistor p9 and the gate of the nMOS transistor n9.
  • the tri-state inverter T2 'further includes a pMOS transistor p10 and an nMOS transistor n10.
  • the source (one of the source and drain) and the drain (the other of the source and drain) of the pMOS transistor p10 are connected to the drain of the pMOS transistor p6 (the other of the source and drain) and the source of the pMOS transistor p7 (one of the source and drain), respectively. .
  • the drain (one of the source drain) and the source (the other of the source drain) and the source of the nMOS transistor n10 are connected to the drain of the nMOS transistor n6 (the other of the source drain) and the drain of the nMOS transistor n7 (one of the source drain), respectively. ing.
  • the gate of the pMOS transistor p10 and the gate of the nMOS transistor n10 are connected to each other and to the drain of the pMOS transistor p9 (the other of the source and drain) and the drain of the nMOS transistor n9 (the one of the source and drain).
  • the inverters IN10 and IN3 serve as delay circuits.
  • pMOS transistor p6 and pMOS transistor p10, and nMOS transistor n7 and nMOS transistor n10 do not invert simultaneously. Therefore, it is possible to improve the soft error resistance in the slave latch LA2 only by adding four MOSs.
  • FIG. 11 is a circuit diagram of a D-type flip-flop circuit 4 according to Modification 3.
  • the D-type flip-flop circuit 4 has a configuration in which the tri-state inverter T1 is replaced with a tri-state inverter T1 ′ and the tri-state inverter T2 ′ is replaced with a tri-state inverter T2 ′′ in the D-type flip-flop circuit 3 shown in FIG.
  • the tristate inverter T1 ' is the same as that shown in Fig. 9.
  • the source (one of the source and drain) and the drain (the other of the source and drain) of the pMOS transistor p10 are each a pMOS transistor p7.
  • the drain (one of the source drain) and the source (the other of the source drain) are respectively connected to the node N2 and the nMOS transistor. It is connected to the drain of the n6 (one of the source and drain).
  • the distance between the pMOS transistor p6 and the pMOS transistor p10 and the distance between the nMOS transistor n6 and the nMOS transistor n10 are larger than those in the D-type flip-flop circuit 3 shown in FIG. It has become. Therefore, the probability that the pMOS transistor p6 and the pMOS transistor p10, or the nMOS transistor n6 and the nMOS transistor n10 are simultaneously inverted can be lowered by one particle beam, so that the soft error resistance can be further improved.
  • the numerical values of delay time, dynamic power, and area are relative values when the D-type flip-flop circuit 10 is 1, and the numerical values in parentheses are relative values when the D-type flip-flop circuit 20 is 1. is there.
  • the delay time is reduced by about 50% and the area overhead is reduced by about 20%.
  • the D-type flip-flop circuit 3 has the same soft error resistance as the D-type flip-flop circuit 20.
  • the D-type flip-flop circuits 1 to 4 according to the present embodiment are equivalent to the conventional D-type flip-flop circuit 20 with enhanced soft error resistance while suppressing an increase in circuit area and delay time. Resistant to soft errors.
  • each MOS transistor has the FD-SOI structure shown in FIG. 18, but may have a bulk structure.
  • Example 1 In Example 1, it was verified by device simulation (TCAD) that the D-type flip-flop circuit 3 shown in FIG. 10 has sufficient soft error tolerance.
  • TCAD device simulation
  • Synopsys Sentaurus was used. Specifically, the device structure along the layout was constructed in 3D using Sentaurus Structure Editor, and particle beam collision was evaluated using Sentaurus Device.
  • the inverter IN1 shown in FIG. 10 was created in 3D, and the tristate inverter T1, the transmission gate TG, the inverter IN2, the tristate inverter T2 ′, the inverter IN3, and the inverter IN10 were created using a circuit model.
  • the power supply voltage was 1.2V, and in the initial state, the potentials at nodes NA, NB, ND, NE were 0V, 1.2V, 0V, and 1.2V, respectively.
  • charged particles of 60 MeV-cm 2 / mg collided with the nMOS transistor n1, and the time change of each potential at the nodes NA, NB, ND, NE was examined. The result is shown in FIG.
  • the inverter IN2 and the tristate inverter T2 function as a delay circuit, it takes 65 ps from the particle beam collision until the potential of the node NE becomes low level (about 0.4 V). At that time, since the potential of the node NB has returned to the high level (about 1.0 V), the pMOS transistor p2 and the pMOS transistor p8, and the nMOS transistor n3 and the nMOS transistor n8 are not simultaneously inverted, and the potential of the node NA There was little change.
  • the soft error resistance of the general D-type flip-flop circuit 10 shown in FIG. 22 was also verified.
  • the inverter IN1 shown in FIG. 22 is created in 3D, and the tristate inverter T11, the transmission gate TG, the inverter IN2, the tristate inverter T12, and the inverter IN10 are created using a circuit model.
  • the power supply voltage was 1.2V, and the potential at the node NB was 1.2V in the initial state.
  • charged particles of 5.8 or 5.9 MeV ⁇ cm 2 / mg collided with the nMOS transistor n1, and the time change of the potential of the node NB was examined. The result is shown in FIG.
  • the D-type flip-flop circuit As described above, in a general D-type flip-flop circuit, a pulse generated by collision of charged particles affects a wide range of MOS transistors.
  • the D-type flip-flop circuit according to the present invention has a configuration in which two MOS transistors are added to a general D-type flip-flop circuit. By devising the wiring, the pulse generated by the collision of charged particles is reduced. The impact is limited to a narrow range. That is, the present inventors have found for the first time that the soft error resistance can be dramatically improved by adding two MOS transistors.
  • white neutrons (acceleration coefficient: 3.77 ⁇ 10 8 ) were irradiated and FIT values were measured for each circuit.
  • white color is similarly applied to the D-type flip-flop circuit 10 (hereinafter, “FF10”) illustrated in FIG. 22 and the D-type flip-flop circuit 20 (hereinafter, “FF20”) illustrated in FIG.
  • a neutron beam (acceleration coefficient: 3.77 ⁇ 10 8 ) was irradiated, and the FIT value was measured for each circuit.
  • the power supply voltage was 0.6 V in all circuits. The measurement results are shown in Table 2 and FIG.
  • the D-type flip-flop circuit according to the present invention has a soft error resistance that sufficiently satisfies the safety standard for automatic driving while suppressing an increase in circuit area and delay time.
  • the D-type flip-flop circuit according to the present invention can be applied to any electrical equipment, but is particularly suitable for automobiles, aircrafts, spacecrafts, medical equipments and the like that require soft error resistance.

Abstract

Ｄ型フリップフロップ回路１は、一般的なＤ型フリップフロップ回路が備えるｐＭＯＳトランジスタｐ１～ｐ７，ｐ１１～ｐ１５およびｎＭＯＳトランジスタｎ１～ｎ７，ｎ１１～ｎ１５に、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８を追加した構成である。

Description

Ｄ型フリップフロップ回路
　本発明は、Ｄ型フリップフロップ回路に関し、特に、ソフトエラーに対する耐性を向上させたＤ型フリップフロップ回路に関する。
　集積回路（ＬＳＩ）は、微細化および高集積化により高性能になり、それによって計算機の性能が上がりまた微細化が進むというサイクルを歩んできた。しかし、プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは過酷な宇宙線にさらされる宇宙空間で使用される集積回路の問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。ソフトエラーとは、集積回路に放射線が通過、または衝突することにより電子正孔対が生成され、一時的にメモリの保持値やフリップフロップの論理値が反転するエラーのことである。
　図１４に、ソフトエラーの発生原理を表す。中性子線が基板のＳｉ原子に衝突すると２次イオンが生じる。アルファ線や重イオン、２次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電位が変化して出力が反転する。
　図１５および図１６に示すように、ラッチ回路を構成しているトランジスタを放射線が通過すると、放射線の電離作用により生じた電荷によって、トランジスタの出力のハイ（ハイレベル）とロウ（ロウレベル）とが一時的に反転する。当該トランジスタの出力が反転した状態で安定すると、回路が誤作動することになる。
　このため、高信頼性が必要な医療機器、航空機および自動車、又は回路規模が大きいサーバーやスーパーコンピュータ等に用いられる集積回路に対しては、特に、ソフトエラーに対する対策が必須となっている。加えて、近年の集積回路の微細化にともなう集積化や電源電位の低下によって、ソフトエラーの影響が顕在化している。これからの集積回路にとってソフトエラーの対策は不可欠である。
　ソフトエラー対策としては、回路レベルで対策する方法と、回路を構成するデバイスレベルで対策する方法とが考えられる。
　回路レベルでの対策としては、記憶素子（フリップフロップ回路）を多重化する構造による対策を挙げることができる。
　図１７は、フリップフロップ（ＦＦ）回路を三重化し、それぞれのフリップフロップ回路の出力に多数決回路を接続したＴＭＲＦＦ（Triple Modular Redundancy Flip Flop）を示している。ＴＭＲＦＦでは、３つのフリップフロップ回路のうち、１つだけがソフトエラーによって出力のハイとロウとが反転しても、他の２つが正しい出力の値を保っていれば、多数決回路は、多数決によって正しい信号を出力する。このように、フリップフロップ回路を多重化することにより、ソフトエラーに対する耐性は強くなる。しかし、フリップフロップ回路を三重化しているため、ＴＭＲＦＦは一般的なＤ型フリップフロップに比べ、回路面積、遅延時間および消費電力がそれぞれ、５．２倍、１．５倍および３．２倍程度に増加する。
　このように、回路レベルでの対策では、信頼性が高くなるが、面積、遅延時間および消費電力のオーバーヘッドが大きいという問題がある。
　これに対し、デバイスレベルでの対策としては、シリコン基板とトランジスタ（表面シリコン）との間に絶縁物の層を設ける、いわゆるＦＤ‐ＳＯＩ（Fully Depleted Silicon On Insulator）構造による対策を挙げることができる。
　図１８に示すように、ＦＤ‐ＳＯＩ構造では、シリコン基板とトランジスタとの間にＢＯＸ（Buried OXide）層と呼ばれる絶縁層を設ける。ＢＯＸ層としては、主にＳｉＯ２が用いられる。これによると、ドレインへの電荷の収集をＢＯＸ層で抑制することができるため、バルク構造と比べソフトエラーに対する耐性は５０～１００倍程度に向上する。
　しかし、ＦＤ‐ＳＯＩ構造であっても、寄生バイポーラ効果によるソフトエラーの問題がある。具体的には、図１９に示すように、ｎＭＯＳトランジスタの場合には基板に残った正孔による寄生バイポーラトランジスタがＯＮになると、電荷がドレインに収集され、保持値が反転する。
　したがって、十分なソフトエラー対策のためには、ＦＤ‐ＳＯＩ構造によるデバイスレベルでの対策と、回路レベルでの対策とを組み合わせる必要がある。
　そのような対策の一つとして、Ｃエレメントを用いた非多重化対策が提案されている（非特許文献１）。図２０に示すように、Ｃエレメントは、電源電位と基準電位との間に接続されたｐＭＯＳトランジスタｐ１０１、ｐＭＯＳトランジスタｐ１０２、ｎＭＯＳトランジスタｎ１０１およびｐＭＯＳトランジスタｐ１０２を備えており、ｐＭＯＳトランジスタｐ１０２およびｎＭＯＳトランジスタｎ１０１への入力Ｉｎ２は、インバータＩＮ１０３，ＩＮ１０４で構成された遅延回路によってｐＭＯＳトランジスタｐ１０１およびｎＭＯＳトランジスタｎ１０２への入力Ｉｎ１に対し遅延している。そのため、インバータＩＮ１０５においてソフトエラーによるパルスが瞬間的に発生しても、ｐＭＯＳトランジスタｐ１０１およびｐＭＯＳトランジスタｐ１０２、ならびに、ｎＭＯＳトランジスタｎ１０１およびｎＭＯＳトランジスタｎ１０２は同時に切り替わらないため、出力ＯＵＴは変動しない。
　また、図２１に示すように、ｎＭＯＳトランジスタｎ１０１のみが寄生バイポーラ効果によってＯＮしても、ｎＭＯＳトランジスタｎ１０２がＯＦＦであれば、出力ＯＵＴは変動しない。このようなＦＤ‐ＳＯＩ構造とＣエレメントを用いた非多重化対策により、ソフトエラー耐性を高めることができる。
　非特許文献２では、Ｃエレメントを用いた非多重化対策を施したＤ型フリップフロップ回路（Guard-Gate Flip Flop）が提案されている。図２２は、一般的なＤ型フリップフロップ回路１０の回路図であり、図２３は、非特許文献２に開示されたＤ型フリップフロップ回路２０の回路図である。
　Ｄ型フリップフロップ回路１０は、ＴＧＦＦ（Transmission Gate Flip Flop）であり、図２２に示すように、マスターラッチＬＡ１１と、トランスミッションゲートＴＧと、スレーブラッチＬＡ１２と、トライステートインバータＴ３と、インバータＩＮ１０と、クロック信号生成回路ＣＬを備えている。マスターラッチＬＡ１１は、ｐＭＯＳトランジスタｐ１およびｎＭＯＳトランジスタｎ１を有するインバータＩＮ１と、ｐＭＯＳトランジスタｐ２、ｐＭＯＳトランジスタｐ３、ｎＭＯＳトランジスタｎ２およびｎＭＯＳトランジスタｎ３を有するトライステートインバータＴ１１とを備えており、ＣＬＫ＝１のときにマスターラッチＬＡ１１で値を保持する。スレーブラッチＬＡ１２は、ｐＭＯＳトランジスタｐ５およびｎＭＯＳトランジスタｎ５を有するインバータＩＮ２と、ｐＭＯＳトランジスタｐ６、ｐＭＯＳトランジスタｐ７、ｎＭＯＳトランジスタｎ６およびｎＭＯＳトランジスタｎ７を有するトライステートインバータＴ１２とを備えており、ＣＬＫ＝０のときにスレーブラッチＬＡ１２で値を保持する。
　Ｄ型フリップフロップ回路１０では、インバータＩＮ１を構成するいずれかのＭＯＳの出力またはトライステートインバータＴ１１を構成するいずれかのＭＯＳの出力がソフトエラーにより反転すると、マスターラッチＬＡ１１の保持値が変化してしまう。同様に、インバータＩＮ２を構成するいずれかのＭＯＳの出力またはトライステートインバータＴ１2を構成するいずれかのＭＯＳの出力がソフトエラーにより反転すると、スレーブラッチＬＡ１２の保持値が変化してしまう。
　そこで、図２３に示すＤ型フリップフロップ回路２０は、一般的なＤ型フリップフロップ回路１０において、インバータＩＮ１およびインバータＩＮ２をそれぞれＣエレメントＣ１およびＣエレメントＣ２に置き換え、さらに、ＣエレメントＣ１への一方の入力にインバータＩＮ２１，ＩＮ２２を有する遅延回路を設け、ＣエレメントＣ２への一方の入力にインバータＩＮ２３，ＩＮ２４を有する遅延回路を設けた構成となっている。このように、Ｄ型フリップフロップ回路２０は、一般的なＤ型フリップフロップ回路１０にＣエレメントを用いた非多重化対策を施すことにより、ソフトエラー耐性を強化している。
A. Balasubramanian et al.、"RHBD Techniques for Mitigating Effects of Single-Event Hits Using Guard-Gates"、IEEE TRANSACTIONS ON NUCLEAR SCIENCE、 VOL. 52、 NO. 6、 DECEMBER 2005、p. 2531-2535 H. Zhang et al.、"Temperature Dependence of Soft-Error Rates for FF designs in 20-nm Bulk Planar and 16-nm Bulk FinFET Technologies"、2016 IEEE International Reliability Physics Symposium (IRPS)
　図２３に示すＤ型フリップフロップ回路２０は、ソフトエラー耐性が強化されているが、一般的なＤ型フリップフロップ回路１０に計１２個のＭＯＳトランジスタｐ２１～ｐ２６，ｎ２１～ｎ２６を追加した構成であるため、回路面積が大きくなる。また、Ｃエレメントに遅延回路を設けているため、遅延時間が大きくなり、高周波クロックを用いたシステムには適用できない。
　本発明は、上記問題を解決するためになされたものであって、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路に比べ、回路面積および遅延時間の増大を抑えながら、高いソフトエラー耐性を有するＤ型フリップフロップ回路を提供することを課題とする。
　上記課題を解決するために、本発明に係るＤ型フリップフロップ回路は、マスターラッチと、トランスミッションゲートと、スレーブラッチとを備え、前記マスターラッチは、第１のインバータと、第１のトライステートインバータとを備え、第１のインバータは、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとを備え、第１のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第１のｎＭＯＳトランジスタは、ソースドレインの一方が第１のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第１のｐＭＯＳトランジスタのゲートに接続され、第１のトライステートインバータは、第２のｐＭＯＳトランジスタと、第３のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタと、第３のｎＭＯＳトランジスタとを備え、第２のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第３のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第１のノードに接続され、ゲートには反転クロック信号が入力され、第１のノードは、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートに接続され、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートとともに前記マスターラッチの入力部をなしており、第２のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第１のノードに接続され、ゲートにはクロック信号が入力され、第３のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、第２のｐＭＯＳトランジスタのゲートおよび第３のｎＭＯＳトランジスタのゲートは、互いに接続されて前記マスターラッチの出力部をなすとともに、第１のｐＭＯＳトランジスタのソースドレインの他方および第１のｎＭＯＳトランジスタのソースドレインの一方に接続され、前記トランスミッションゲートは、第４のｐＭＯＳトランジスタと、第４のｎＭＯＳトランジスタとを備え、第４のｐＭＯＳトランジスタのソースドレインの一方および第４のｎＭＯＳトランジスタのソースドレインの一方は、互いに接続されて前記トランスミッションゲートの入力部をなすとともに、前記マスターラッチの前記出力部に接続され、第４の第ｐＭＯＳトランジスタのソースドレインの他方および第４のｎＭＯＳトランジスタのソースドレインの他方は、互いに接続されて前記トランスミッションゲートの出力部をなしており、前記スレーブラッチは、第２のインバータと、第２のトライステートインバータとを備え、第２のインバータは、第５のｐＭＯＳトランジスタと、第５のｎＭＯＳトランジスタとを備え、第５のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第５のｎＭＯＳトランジスタは、ソースドレインの一方が第５のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第５のｐＭＯＳトランジスタのゲートに接続され、第２のトライステートインバータは、第６のｐＭＯＳトランジスタと、第７のｐＭＯＳトランジスタと、第６のｎＭＯＳトランジスタと、第７のｎＭＯＳトランジスタとを備え、第６のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、第７のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第２のノードに接続され、ゲートにはクロック信号が入力され、第２のノードは、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートに接続され、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートとともに前記スレーブラッチの入力部をなしており、第６のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のノードに接続され、ゲートには反転クロック信号が入力され、第７のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、第６のｐＭＯＳトランジスタのゲートおよび第７のｎＭＯＳトランジスタのゲートは、互いに接続されて前記スレーブラッチの出力部をなすとともに、第５のｐＭＯＳトランジスタのソースドレインの他方、第５のｎＭＯＳトランジスタのソースドレインの一方および前記トランスミッションゲートの前記出力部に接続された、Ｄ型フリップフロップ回路であって、第１のトライステートインバータは、第８のｐＭＯＳトランジスタおよび第８のｎＭＯＳトランジスタをさらに備え、第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｐＭＯＳトランジスタのソースドレインの他方および第３のｐＭＯＳトランジスタのソースドレインの一方、または、第３のｐＭＯＳトランジスタのソースドレインの他方および第１のノードに接続され、第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｎＭＯＳトランジスタのソースドレインの他方および第３のｎＭＯＳトランジスタのソースドレインの一方、または、第１のノードおよび第２のｎＭＯＳトランジスタのソースドレインの一方に接続され、第８のｐＭＯＳトランジスタのゲートおよび第８のｎＭＯＳトランジスタのゲートは、互いに接続されているとともに、第６のｐＭＯＳトランジスタのソースドレインの他方と第７のｐＭＯＳトランジスタのソースドレインの他方の接続部および第６のｎＭＯＳトランジスタのソースドレインの他方と第７のｎＭＯＳトランジスタのソースドレインの一方の接続部に接続されていることを特徴とする。
　本発明によれば、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路に比べ、回路面積および遅延時間の増大を抑えながら、高いソフトエラー耐性を有するＤ型フリップフロップ回路を提供することができる。
本発明の一実施形態に係るＤ型フリップフロップ回路の回路図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 Ｄ型フリップフロップ回路におけるソフトエラーの抑制メカニズムの説明図である。 変形例１に係るＤ型フリップフロップ回路の回路図である。 変形例２に係るＤ型フリップフロップ回路の回路図である。 変形例３に係るＤ型フリップフロップ回路の回路図である。 放射線がｎＭＯＳトランジスタｎ１に衝突した時の図１０に示すＤ型フリップフロップ回路のノードＮＡ，ＮＢ，ＮＤ，ＮＥにおける各電位の時間変化を示すグラフである。 放射線がｎＭＯＳトランジスタｎ１に衝突した時の図２２に示す一般的なＤ型フリップフロップ回路のノードＮＢにおける電位の時間変化を示すグラフである。 ソフトエラーの発生原理を表す図である。 放射線がトランジスタを通過している様子を概略的に表す図である。 放射線によって、トランジスタの出力電圧が反転している様子を表す図である。 フリップフロップ回路を三重化した回路を概略的に表す図である。 ＢＯＸ層が設けられた半導体チップの構成を概略的に表す図である。 寄生バイポーラ効果によるソフトエラーの説明図である。 Ｃエレメントを用いた非多重化対策を施した回路例である。 Ｃエレメントを用いた非多重化対策の説明図である。 一般的なＤ型フリップフロップ回路の回路図である。 ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路の回路図である。 実施例２における測定結果を示すグラフである。
　以下、本発明の一実施形態について添付図面を参照して説明する。
　図１は、本発明の一実施形態に係るＤ型フリップフロップ回路１の回路図である。Ｄ型フリップフロップ回路１は、トライステートインバータＴ３と、マスターラッチＬＡ１と、トランスミッションゲートＴＧと、スレーブラッチＬＡ２と、インバータＩＮ１０と、クロック信号生成回路ＣＬを備えている。
　トライステートインバータＴ３は、電源電位側からＧＮＤである基準電位側へ向けて順に直列接続されている、ｐＭＯＳトランジスタｐ１１、ｐＭＯＳトランジスタｐ１２、ｎＭＯＳトランジスタｎ１１およびｎＭＯＳトランジスタｎ１２を有する。ｐＭＯＳトランジスタｐ１２のゲートには、制御用のクロック信号（ＣＬＫ）が入力され、ｎＭＯＳトランジスタｎ１１のゲートには反転クロック（「上バー付き」のＣＬＫ）信号が入力される。トライステートインバータＴ３は出力部であるノードＮ０を備えている。
　マスターラッチＬＡ１は、インバータＩＮ１と、トライステートインバータＴ１とを備えている。インバータＩＮ１は、ｐＭＯＳトランジスタｐ１と、ｎＭＯＳトランジスタｎ１とを備えている。ｐＭＯＳトランジスタｐ１は、ソース（ソースドレインの一方）が電源電位に接続され、ｎＭＯＳトランジスタｎ１は、ドレイン（ソースドレインの一方）がｐＭＯＳトランジスタｐ１のドレイン（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地され、ゲートがｐＭＯＳトランジスタｐ１のゲートに接続されている。トライステートインバータＴ１は、ｐＭＯＳトランジスタｐ２と、ｐＭＯＳトランジスタｐ３と、ｎＭＯＳトランジスタｎ２と、ｎＭＯＳトランジスタｎ３とを備えている。ｐＭＯＳトランジスタｐ２は、ソース（ソースドレインの一方）が電源電位に接続され、ｐＭＯＳトランジスタｐ３は、ソース（ソースドレインの一方）が直接または間接的にｐＭＯＳトランジスタｐ２のドレイン（ソースドレインの他方）に接続され、ドレイン（ソースドレインの他方）が直接または間接的にノードＮ１に接続され、ゲートには反転クロック信号が入力される。ノードＮ１は、ｐＭＯＳトランジスタｐ１のゲートおよびｎＭＯＳトランジスタｎ１のゲートに接続され、ｐＭＯＳトランジスタｐ１のゲートおよびｎＭＯＳトランジスタｎ１のゲートとともにマスターラッチＬＡ１の入力部をなしている。ｎＭＯＳトランジスタｎ２は、ドレイン（ソースドレインの一方）が直接又は間接的にノードＮ１に接続され、ゲートにはクロック信号が入力される。ｎＭＯＳトランジスタｎ３は、ドレイン（ソースドレインの一方）が直接又は間接的にｎＭＯＳトランジスタｎ２のソース（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地されている。ｐＭＯＳトランジスタｐ２のゲートおよびｎＭＯＳトランジスタｎ３のゲートは、互いに接続されてマスターラッチＬＡ１の出力部をなすとともに、ｐＭＯＳトランジスタｐ１のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ１のドレイン（ソースドレインの一方）に接続されている。
　マスターラッチＬＡ１の構成は、図２２に示す一般的なＤ型フリップフロップ回路１０のマスターラッチＬＡ１１と同様であるが、本実施形態に係るＤ型フリップフロップ回路１のマスターラッチＬＡ１では、トライステートインバータＴ１は、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８をさらに備えている。ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８の接続については、後述する。
　トランスミッションゲートＴＧは、ｐＭＯＳトランジスタｐ４と、ｎＭＯＳトランジスタｎ４とを備えている。ｐＭＯＳトランジスタｐ４のソース（ソースドレインの一方）およびｎＭＯＳトランジスタｎ４のソース（ソースドレインの一方）は、互いに接続されてトランスミッションゲートＴＧの入力部をなすとともに、マスターラッチＬＡ１の出力部に接続されている。ｐＭＯＳトランジスタｐ４のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ４のドレイン（ソースドレインの他方）は、互いに接続されてトランスミッションゲートＴＧの出力部をなしている。
　スレーブラッチＬＡ２は、インバータＩＮ２と、トライステートインバータＴ２とを備えている。インバータＩＮ２は、ｐＭＯＳトランジスタｐ５と、ｎＭＯＳトランジスタｎ５とを備えている。ｐＭＯＳトランジスタｐ５は、ソース（ソースドレインの一方）が電源電位に接続され、ｎＭＯＳトランジスタｎ５は、ドレイン（ソースドレインの一方）がｐＭＯＳトランジスタｐ５のドレイン（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地され、ゲートがｐＭＯＳトランジスタｐ５のゲートに接続されている。トライステートインバータＴ２は、ｐＭＯＳトランジスタｐ６と、ｐＭＯＳトランジスタｐ７と、ｎＭＯＳトランジスタｎ６と、ｎＭＯＳトランジスタｎ７とを備えている。ｐＭＯＳトランジスタｐ６は、ソース（ソースドレインの一方）が電源電位に接続され、ｐＭＯＳトランジスタｐ７は、ソース（ソースドレインの一方）が直接又は間接的にｐＭＯＳトランジスタｐ６のドレイン（ソースドレインの他方）に接続され、ドレイン（ソースドレインの他方）が直接又は間接的にノードＮ２に接続され、ゲートにはクロック信号が入力される。ノードＮ２は、ｐＭＯＳトランジスタｐ５のゲートおよびｎＭＯＳトランジスタｎ５のゲートに接続され、ｐＭＯＳトランジスタｐ５のゲートおよびｎＭＯＳトランジスタｎ５のゲートとともにスレーブラッチＬＡ２の入力部をなすとともに、トランスミッションゲートＴＧの出力部に接続されている。ｎＭＯＳトランジスタｎ６は、ドレイン（ソースドレインの一方）が直接又は間接的にノードＮ２に接続され、ゲートには反転クロック信号が入力される。ｎＭＯＳトランジスタｎ７は、ドレイン（ソースドレインの一方）が直接又は間接的にｎＭＯＳトランジスタｎ６のソース（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地されている。ｐＭＯＳトランジスタｐ６のゲートおよびｎＭＯＳトランジスタｎ７のゲートは、互いに接続されてスレーブラッチＬＡ２の出力部をなすとともに、ｐＭＯＳトランジスタｐ５のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ５のドレイン（ソースドレインの一方）に接続されている。
　スレーブラッチＬＡ２の以上の構成は、図２２に示す一般的なＤ型フリップフロップ回路１０のスレーブラッチＬＡ１２と同様である。
　インバータＩＮ１０は、ｐＭＯＳトランジスタｐ１３と、ｎＭＯＳトランジスタｎ１３とを備えている。ｐＭＯＳトランジスタｐ１３およびｎＭＯＳトランジスタｎ１３は、電源電位側から基準電位側へ向けて、順に直列接続されている。具体的には、ｐＭＯＳトランジスタｐ１３は、ソースが電源電位と接続されており、ドレインがｎＭＯＳトランジスタｎ１３のドレインと接続されている。ｎＭＯＳトランジスタｎ１３のソースは接地されている。ｐＭＯＳトランジスタｐ１３のドレインとｎＭＯＳトランジスタｎ１３のドレインとの接続部は、インバータＩＮ１０の出力部をなしている。ｐＭＯＳトランジスタｐ１３およびｎＭＯＳトランジスタｎ１３のゲートは、互いに接続されているとともに、スレーブラッチＬＡ２の出力部に接続されている。
　クロック信号生成回路ＣＬは、クロック信号および反転クロック信号を生成する回路であり、２段のインバータＩＮ１１およびインバータＩＮ１２を備えている。インバータＩＮ１１は、ｐＭＯＳトランジスタｐ１４と、ｎＭＯＳトランジスタｎ１４とを備えている。ｐＭＯＳトランジスタｐ１４のゲートと、ｎＭＯＳトランジスタｎ１４のゲートとは接続配線により接続されており、当該接続配線に、インバータＩＮ１１へのクロック信号が入力される。ｐＭＯＳトランジスタｐ１４のソースは電源電位と接続されており、ｐＭＯＳトランジスタｐ１４のドレインは、ｎＭＯＳトランジスタｎ１４のドレインと接続されており、当該接続部分は、インバータＩＮ１１の信号の出力部をなしている。ｎＭＯＳトランジスタｎ１４のソースはＧＮＤである基準電位と接続されている。インバータＩＮ１２は、ｐＭＯＳトランジスタｐ１５と、ｎＭＯＳトランジスタｎ１５とを備えている。ｐＭＯＳトランジスタｐ１５のゲートと、ｎＭＯＳトランジスタｎ１５のゲートとは接続配線により接続されており、当該接続配線は、インバータＩＮ１１の出力部と接続されている。ｐＭＯＳトランジスタｐ１５のソースは電源電位と接続されており、ｐＭＯＳトランジスタｐ１５のドレインは、ｎＭＯＳトランジスタｎ１５のドレインと接続されており、当該接続部分は、インバータＩＮ１２の信号の出力部をなしている。ｎＭＯＳトランジスタｎ１５のソースは基準電位と接続されている。以上の構成により、クロック信号生成回路ＣＬは、インバータＩＮ１１から反転クロック信号を出力し、インバータＩＮ１２からクロック信号を出力する。
　以上説明したＤ型フリップフロップ回路１の構成のうち、トライステートインバータＴ３、トランスミッションゲートＴＧ、インバータＩＮ１０およびクロック信号生成回路ＣＬは、図２２に示す一般的なＤ型フリップフロップ回路１０と同一である。一方、上述のように、マスターラッチＬＡ１は、トライステートインバータＴ１がｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８をさらに備えている点で、Ｄ型フリップフロップ回路１０のマスターラッチＬＡ１１と異なっている。
　具体的には、ｐＭＯＳトランジスタｐ８のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｐＭＯＳトランジスタｐ２のドレイン（ソースドレインの他方）およびｐＭＯＳトランジスタｐ３のソース（ソースドレインの一方）に接続されている。また、ｎＭＯＳトランジスタｎ８のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ｎＭＯＳトランジスタｎ２のソース（ソースドレインの他方）およびｎＭＯＳトランジスタｎ３のドレイン（ソースドレインの一方）に接続されている。さらに、ｐＭＯＳトランジスタｐ８のゲートおよびｎＭＯＳトランジスタｎ８のゲートは、互いに接続されているとともに、トライステートインバータＴ２のｐＭＯＳトランジスタｐ６のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ７のドレイン（ソースドレインの一方）に接続されている。
　以上のように、本実施形態に係るＤ型フリップフロップ回路１は、図２２に示す一般的なＤ型フリップフロップ回路１０において、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８の計２個のＭＯＳを追加した構成である。これに対し、図２３に示すソフトエラー耐性を強化した従来のＤ型フリップフロップ回路２０は、Ｄ型フリップフロップ回路１０に計１２個のＭＯＳを追加した構成である。そのため、Ｄ型フリップフロップ回路１は、Ｄ型フリップフロップ回路２０に比べ、回路面積の増大を大幅に抑えることができる。また、Ｄ型フリップフロップ回路１は、遅延回路を備えていないため、Ｄ型フリップフロップ回路２０に比べ、遅延時間も抑えることができる。
　さらに、Ｄ型フリップフロップ回路１のマスターラッチＬＡ１は、Ｄ型フリップフロップ回路２０のマスターラッチＬＡ２１と同等のソフトエラー耐性を備えている。Ｄ型フリップフロップ回路１におけるソフトエラーの抑制メカニズムについて、図２～図８に基づいて説明する。
　図２は、ＣＬＫ＝１のときにマスターラッチＬＡ１で値を保持している初期状態におけるＤ型フリップフロップ回路１のマスターラッチＬＡ１、トランスミッションゲートＴＧおよびスレーブラッチＬＡ２を示している。図中、ノードＮＡ、ＮＢ、ＮＣ、ＮＤおよびＮＥの電位について、ハイレベルの場合は［１］、ロウレベルの場合は［０］と表示している。また、各ＭＯＳの状態について、導通状態の場合はＯＮ、非導通状態の場合はＯＦＦと表示している。初期状態では、ノードＮＡ、ＮＢ、ＮＣ、ＮＤおよびＮＥの各電位は、それぞれ［０］，［１］，［１］，［０］，［１］であり、マスターラッチＬＡ１は「１」の値を保持している。
　ここで、図３に示すように、マスターラッチＬＡ１のｎＭＯＳトランジスタｎ１に粒子線が衝突し、ソフトエラーによってＯＦＦからＯＮに反転したとする。これにより、パルスが瞬間的に発生し、ノードＮＢの電位は、［１］から［０］に切り替わる。なお、図３～図８では、反転したＭＯＳの状態を斜体文字で示す。
　続いて、図４に示すように、パルスがトライステートインバータＴ１のｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３に取り込まれ、ｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３の状態が反転する。また、トランスミッションゲートＴＧを通過したパルスにより、インバータＩＮ２のｐＭＯＳトランジスタｐ５およびｎＭＯＳトランジスタｎ５の状態が反転する。
　これにより、図５に示すように、インバータＩＮ２によって反転したパルス（以下、「第１反転パルス」と称する）により、ノードＮＤの電位が［０］から［１］に切り替わる。このとき、インバータＩＮ２が遅延回路として機能するため、反転していたｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３の状態が初期状態に戻る。
　続いて、図６に示すように、第１反転パルスがトライステートインバータＴ２のｐＭＯＳトランジスタｐ６およびｎＭＯＳトランジスタｎ７に取り込まれ、ｐＭＯＳトランジスタｐ６およびｎＭＯＳトランジスタｎ７の状態が反転する。
　これにより、図７に示すように、トライステートインバータＴ２によってさらに反転したパルス（以下、「第２反転パルス」と称する）により、ノードＮＥの電位が［１］から［０］に切り替わる。
　続いて、図８に示すように、第２反転パルスがトライステートインバータＴ１のｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８に取り込まれ、ｐＭＯＳトランジスタｐ８およびｎＭＯＳトランジスタｎ８の状態が反転する。しかし、ｐＭＯＳトランジスタｐ２およびｎＭＯＳトランジスタｎ３がそれぞれＯＦＦおよびＯＮであるため、ノードＮＡの状態は変化しない。したがって、マスターラッチＬＡ１は「１」の値を保持し続けることができる。
　このように、ソフトエラーによってパルスが発生すると、トライステートインバータＴ１のｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８は一時的に反転する。しかし、パルスが通過するインバータＩＮ２およびトライステートインバータＴ２が遅延回路として機能するため、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８は同時に反転しない。よって、マスターラッチＬＡ１の保持値は恒常的に切り替わらない。
　以上のように、Ｄ型フリップフロップ回路１のマスターラッチＬＡ１は、図２２に示す一般的なＤ型フリップフロップ回路１０にＭＯＳを２個追加した構成であるが、配線を工夫することにより、図２３に示すソフトエラー耐性を強化した従来のＤ型フリップフロップ回路２０のマスターラッチＬＡ２１と同等のソフトエラー耐性を有している。また、上述のように、Ｄ型フリップフロップ回路１は、Ｄ型フリップフロップ回路２０に比べ、回路面積の増大を大幅に抑えることができる。さらに、Ｄ型フリップフロップ回路１は、マスターラッチＬＡ１の入力部とスレーブラッチＬＡ２の出力部との間に、遅延回路が設けられていないため、遅延時間も抑えることができる。したがって、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路２０に比べ、回路面積および遅延時間の増大を抑えながら、高いソフトエラー耐性を有することができる。
　（変形例１）
　図９は、変形例１に係るＤ型フリップフロップ回路２の回路図である。Ｄ型フリップフロップ回路２は、図１に示すＤ型フリップフロップ回路１において、トライステートインバータＴ１をトライステートインバータＴ１’に置き換えた構成である。トライステートインバータＴ１’では、ｐＭＯＳトランジスタｐ８のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｎＭＯＳトランジスタｎ３のソース（ソースドレインの他方）およびノードＮ１に接続されている。また、ｎＭＯＳトランジスタｎ８のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ノードＮ１およびｎＭＯＳトランジスタｎ２のドレイン（ソースドレインの一方）に接続されている。すなわち、トライステートインバータＴ１’は、図１に示すトライステートインバータＴ１において、ｐＭＯＳトランジスタｐ８とｐＭＯＳトランジスタｐ３とを入れ替え、ｎＭＯＳトランジスタｎ８とｎＭＯＳトランジスタｎ３とを入れ替えた構成である。
　前述のように、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８が同時に反転しなければ、マスターラッチＬＡ１およびスレーブラッチＬＡ２の保持値は恒常的に切り替わらない。図９に示すＤ型フリップフロップ回路２では、ｐＭＯＳトランジスタｐ２とｐＭＯＳトランジスタｐ８との距離、および、ｎＭＯＳトランジスタｎ３とｎＭＯＳトランジスタｎ８との距離が、図１に示すＤ型フリップフロップ回路１に比べ大きくなっている。そのため、１つの粒子線によって、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、または、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８が同時に反転する確率を低くすることができるため、ソフトエラー耐性をさらに向上させることができる。
　（変形例２）
　上述のＤ型フリップフロップ回路１，２では、マスターラッチＬＡ１におけるソフトエラー耐性を向上させていたが、変形例２では、スレーブラッチＬＡ２におけるソフトエラー耐性を向上させる構成について説明する。
　図１０は、変形例２に係るＤ型フリップフロップ回路３の回路図である。Ｄ型フリップフロップ回路３は、図１に示すＤ型フリップフロップ回路１において、スレーブラッチＬＡ２が、インバータＩＮ３をさらに備え、トライステートインバータＴ２をトライステートインバータＴ２’に置き換えた構成である。インバータＩＮ３は、ｐＭＯＳトランジスタｐ９と、ｎＭＯＳトランジスタｎ９とを備えている。ｐＭＯＳトランジスタｐ９は、ソース（ソースドレインの一方）が電源電位に接続され、ｎＭＯＳトランジスタｎ９は、ドレイン（ソースドレインの一方）がｐＭＯＳトランジスタｐ９のドレイン（ソースドレインの他方）に接続され、ソース（ソースドレインの他方）が接地され、ゲートがｐＭＯＳｐ９のゲートに接続されている。ｐＭＯＳトランジスタｐ９のゲートおよびｎＭＯＳトランジスタｎ９のゲートは、インバータＩＮ１０を介してスレーブラッチＬＡ２の出力部に接続されている。すなわち、ｐＭＯＳトランジスタｐ９のゲートおよびｎＭＯＳトランジスタｎ９のゲートには、スレーブラッチＬＡ２の出力部からの出力信号の反転信号が入力される。
　トライステートインバータＴ２’は、ｐＭＯＳトランジスタｐ１０と、ｎＭＯＳトランジスタｎ１０と、をさらに備えている。ｐＭＯＳトランジスタｐ１０のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｐＭＯＳトランジスタｐ６のドレイン（ソースドレインの他方）およびｐＭＯＳトランジスタｐ７のソース（ソースドレインの一方）に接続されている。また、ｎＭＯＳトランジスタｎ１０のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ｎＭＯＳトランジスタｎ６のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ７のドレイン（ソースドレインの一方）に接続されている。ｐＭＯＳトランジスタｐ１０のゲートおよびｎＭＯＳトランジスタｎ１０のゲートは、互いに接続されているとともに、ｐＭＯＳトランジスタｐ９のドレイン（ソースドレインの他方）およびｎＭＯＳトランジスタｎ９のドレイン（ソースドレインの一方）に接続されている。
　以上の構成により、Ｄ型フリップフロップ回路３では、ソフトエラーにより、スレーブラッチＬＡ２のインバータＩＮ２のいずれかのＭＯＳの状態が反転し、パルスが発生したとしても、インバータＩＮ１０およびインバータＩＮ３が遅延回路として機能するため、ｐＭＯＳトランジスタｐ６およびｐＭＯＳトランジスタｐ１０、ならびに、ｎＭＯＳトランジスタｎ７およびｎＭＯＳトランジスタｎ１０は、同時に反転しない。よって、４個のＭＯＳを追加するだけで、スレーブラッチＬＡ２におけるソフトエラー耐性を向上させることができる。
　（変形例３）
　図１１は、変形例３に係るＤ型フリップフロップ回路４の回路図である。Ｄ型フリップフロップ回路４は、図１０に示すＤ型フリップフロップ回路３において、トライステートインバータＴ１をトライステートインバータＴ１’に置き換え、トライステートインバータＴ２’をトライステートインバータＴ２”に置き換えた構成である。トライステートインバータＴ１’は、図９に示すものと同一である。トライステートインバータＴ２”では、ｐＭＯＳトランジスタｐ１０のソース（ソースドレインの一方）およびドレイン（ソースドレインの他方）はそれぞれ、ｐＭＯＳトランジスタｐ７のドレイン（ソースドレインの他方）およびノードＮ２に接続され、ｎＭＯＳトランジスタｎ１０のドレイン（ソースドレインの一方）およびソース（ソースドレインの他方）はそれぞれ、ノードＮ２およびｎＭＯＳトランジスタｎ６のドレイン（ソースドレインの一方）に接続されている。
　図１１に示すＤ型フリップフロップ回路４では、ｐＭＯＳトランジスタｐ６とｐＭＯＳトランジスタｐ１０との距離、および、ｎＭＯＳトランジスタｎ６とｎＭＯＳトランジスタｎ１０との距離が、図１０に示すＤ型フリップフロップ回路３に比べ大きくなっている。そのため、１つの粒子線によって、ｐＭＯＳトランジスタｐ６およびｐＭＯＳトランジスタｐ１０、または、ｎＭＯＳトランジスタｎ６およびｎＭＯＳトランジスタｎ１０が同時に反転する確率を低くすることができるため、ソフトエラー耐性をさらに向上させることができる。
　（総括）
　図２２に示す一般的なＤ型フリップフロップ回路１０、図２３に示すソフトエラー耐性を強化した従来のＤ型フリップフロップ回路２０、上記実施形態に係るＤ型フリップフロップ回路１およびＤ型フリップフロップ回路３の回路性能（電源電圧１．２Ｖ、プロセス６５ｎｍＦＤＳＯＩ）を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　遅延時間、動的電力および面積の数値は、Ｄ型フリップフロップ回路１０を１とした場合の相対値であり、括弧内の数値は、Ｄ型フリップフロップ回路２０を１とした場合の相対値である。Ｄ型フリップフロップ回路１およびＤ型フリップフロップ回路３では、従来のＤ型フリップフロップ回路２０に比べ、遅延時間が約５０％削減され、面積オーバーヘッドが約２０％削減されている。また、後述の実施例に示されるように、Ｄ型フリップフロップ回路３は、Ｄ型フリップフロップ回路２０と同等のソフトエラー耐性を有している。
　このように、本実施形態に係るＤ型フリップフロップ回路１～４は、ソフトエラー耐性が強化された従来のＤ型フリップフロップ回路２０に比べ、回路面積および遅延時間の増大を抑えながら、同等のソフトエラー耐性を有している。
　以上、本発明の実施形態および変形例について説明したが、本発明は上記実施形態および変形例に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。そのため、上記実施形態および変形例に開示された技術的手段を適宜組み合わせて得られる形態も、本発明の技術的範囲に属する。
　また、上記実施形態では、各ＭＯＳトランジスタは、図１８に示すＦＤ‐ＳＯＩ構造であるが、バルク構造であってもよい。
　［実施例１］
　本実施例１では、図１０に示すＤ型フリップフロップ回路３が、十分なソフトエラー耐性を有していることを、デバイスシミュレーション（ＴＣＡＤ）により検証した。ＴＣＡＤでは、Synopsys Sentaurusを使用した。具体的には、Sentaurus Structure Editorを用いてレイアウトに沿ったデバイス構造を３Ｄで構築し、Sentaurus Deviceを用いて粒子線衝突の評価を行った。
　粒子線衝突の評価では、図１０に示すインバータＩＮ１を３Ｄで作成し、トライステートインバータＴ１、トランスミッションゲートＴＧ、インバータＩＮ２、トライステートインバータＴ２’、インバータＩＮ３およびインバータＩＮ１０を回路モデルで作成した。電源電圧を１．２Ｖとし、初期状態では、ノードＮＡ，ＮＢ，ＮＤ，ＮＥにおける各電位をそれぞれ０Ｖ、１．２Ｖ、０Ｖ、１．２Ｖとした。続いて、６０ＭｅＶ－ｃｍ２／ｍｇの荷電粒子をｎＭＯＳトランジスタｎ１に衝突させ、ノードＮＡ，ＮＢ，ＮＤ，ＮＥにおける各電位の時間変化を調べた。その結果を、図１２に示す。
　インバータＩＮ２およびトライステートインバータＴ２’が遅延回路として機能するため、粒子線衝突からノードＮＥの電位がロウレベル（約０．４Ｖ）となるまで６５ｐｓかかっている。その時点で、ノードＮＢの電位はハイレベル（約１．０Ｖ）に戻っているため、ｐＭＯＳトランジスタｐ２およびｐＭＯＳトランジスタｐ８、ならびに、ｎＭＯＳトランジスタｎ３およびｎＭＯＳトランジスタｎ８は同時に反転せず、ノードＮＡの電位はほとんど変動しなかった。
　このように、Ｄ型フリップフロップ回路３では、６０ＭｅＶ・ｃｍ２／ｍｇの荷電粒子が衝突しても、保持値が反転しないことが分かった。
　また、比較例として、図２２に示す一般的なＤ型フリップフロップ回路１０のソフトエラー耐性も検証した。具体的には、図２２に示すインバータＩＮ１を３Ｄで作成し、トライステートインバータＴ１１、トランスミッションゲートＴＧ、インバータＩＮ２、トライステートインバータＴ１２およびインバータＩＮ１０を回路モデルで作成した。電源電圧を１．２Ｖとし、初期状態では、ノードＮＢにおける電位をそれぞれ１．２Ｖとした。続いて、５．８または５．９ＭｅＶ・ｃｍ２／ｍｇの荷電粒子をｎＭＯＳトランジスタｎ１に衝突させ、ノードＮＢの電位の時間変化を調べた。その結果を、図１３に示す。
　図１３から、一般的なＤ型フリップフロップ回路１０では、上述の実施例１における荷電粒子の１／１０のエネルギー（約６ＭｅＶ・ｃｍ２／ｍｇ）の荷電粒子が衝突しても、保持値が反転してしまうことが分かった。すなわち、Ｄ型フリップフロップ回路３は、一般的なＤ型フリップフロップ回路１０に比べ、１０倍以上のソフトエラー耐性を有することが分かった。
　このように、一般的なＤ型フリップフロップ回路では、荷電粒子の衝突により発生したパルスが広い範囲のＭＯＳトランジスタに影響を及ぼしていた。一方、本発明に係るＤ型フリップフロップ回路では、一般的なＤ型フリップフロップ回路にＭＯＳトランジスタを２個追加した構成であるが、配線を工夫することで、荷電粒子の衝突により発生したパルスの影響を狭い範囲に留めている。すなわち、２個のＭＯＳトランジスタの追加によって、ソフトエラー耐性を飛躍的に向上させることができることを、本発明者らは初めて見出した。
　［実施例２］
　本実施例２では、本発明に係るＤ型フリップフロップ回路が自動運転に必要な信頼性を満たしていることを実証するために、中性子線照射による信頼性試験を行った。具体的には、図１に示すＤ型フリップフロップ回路１（トランジスタ間距離Ｄ１＝２４０ｎｍ、以下、「ＦＦ１２４０」）、Ｄ型フリップフロップ回路１（トランジスタ間距離Ｄ１＝４８０ｎｍ、以下、「ＦＦ１４８０」）、図３に示すＤ型フリップフロップ回路３（トランジスタ間距離Ｄ１＝２４０ｎｍ、以下、「ＦＦ３２４０」）、Ｄ型フリップフロップ回路３（トランジスタ間距離Ｄ１＝４８０ｎｍ、以下、「ＦＦ３４８０」）に対し、白色中性子（加速係数：３．７７×１０８）を照射し、各回路についてＦＩＴ値を測定した。また、比較例として、図２２に示すＤ型フリップフロップ回路１０（以下、「ＦＦ１０」）、および図２３に示すＤ型フリップフロップ回路２０（以下、「ＦＦ２０」）に対しても同様に、白色中性子線（加速係数：３．７７×１０８）を照射し、各回路についてＦＩＴ値を測定した。電源電圧は、いずれの回路においても０．６Ｖであった。測定結果を、表２および図２４に示す。
Figure JPOXMLDOC01-appb-T000002
　これに対し、自動車用機能安全規格ＩＳＯ２６２６２では、自動車部品に応じて表３のようにＦＩＴ値（１ＦＩＴ：１チップが平均１０９時間に１回の確率で不良が発生すること）が定められている。
Figure JPOXMLDOC01-appb-T000003
　本実施例に係る回路（ＦＦ１２４０、ＦＦ１４８０、ＦＦ３２４０、ＦＦ３４８０）は、いずれも１０ＦＩＴ／Ｍｂｉｔを切っており、ＡＳＩＬ－Ｄを満たしていることが分かった。一方、従来の一般的な回路（ＦＦ１０）は、誤差範囲の上限が１０ＦＩＴ／Ｍｂｉｔを上回っていた。また、非多重化対策を施した従来の回路（ＦＦ２０）は、ＡＳＩＬ－Ｄを満たしていたが、回路面積および遅延時間が大きいため、高周波クロックを用いたシステムには適用できない。
　以上のように、本発明に係るＤ型フリップフロップ回路は、回路面積および遅延時間の増大を抑えながら、自動運転の安全規格を十分に満たすソフトエラー耐性を有していることが分かった。
　本発明に係るＤ型フリップフロップ回路は、あらゆる電気機器に適用可能であるが、ソフトエラー耐性が要求される自動車、航空機、宇宙機、医療機器などに特に好適である。
１　Ｄ型フリップフロップ回路
２　Ｄ型フリップフロップ回路
３　Ｄ型フリップフロップ回路
４　Ｄ型フリップフロップ回路
１０　Ｄ型フリップフロップ回路
２０　Ｄ型フリップフロップ回路
ＣＬ　クロック信号生成回路
ＩＮ１　インバータ（第１のインバータ）
ＩＮ２　インバータ（第２のインバータ）
ＩＮ３　インバータ（第３のインバータ）
ＩＮ１０　インバータ
ＩＮ１１　インバータ
ＩＮ１２　インバータ
ＬＡ１　マスターラッチ
ＬＡ２　スレーブラッチ
Ｎ０　ノード
Ｎ１　ノード（第１のノード）
Ｎ２　ノード（第２のノード）
ＮＡ　ノード
ＮＢ　ノード
ＮＣ　ノード
ＮＤ　ノード
ＮＥ　ノード
Ｔ１　トライステートインバータ（第１のトライステートインバータ）
Ｔ１’　トライステートインバータ（第１のトライステートインバータ）
Ｔ２　トライステートインバータ（第２のトライステートインバータ）
Ｔ２’　トライステートインバータ（第２のトライステートインバータ）
Ｔ２”　トライステートインバータ（第２のトライステートインバータ）
Ｔ３　トライステートインバータ
ＴＧ　トランスミッションゲート
ｎ１～ｎ１０　ｎＭＯＳトランジスタ
ｎ１１～ｎ１５　ｎＭＯＳトランジスタ
ｐ１～ｐ１０　ｐＭＯＳトランジスタ
ｐ１１～ｐ１５　ｐＭＯＳトランジスタ

Claims (6)

  1. 　マスターラッチと、トランスミッションゲートと、スレーブラッチとを備え、
    　前記マスターラッチは、第１のインバータと、第１のトライステートインバータとを備え、
    　　第１のインバータは、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタとを備え、
    　　　第１のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
    　　　第１のｎＭＯＳトランジスタは、ソースドレインの一方が第１のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第１のｐＭＯＳトランジスタのゲートに接続され、
    　　第１のトライステートインバータは、第２のｐＭＯＳトランジスタと、第３のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタと、第３のｎＭＯＳトランジスタとを備え、
    　　　第２のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
    　　　第３のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第１のノードに接続され、ゲートには反転クロック信号が入力され、
    　　　第１のノードは、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートに接続され、第１のｐＭＯＳトランジスタのゲートおよび第１のｎＭＯＳトランジスタのゲートとともに前記マスターラッチの入力部をなしており、
    　　　第２のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第１のノードに接続され、ゲートにはクロック信号が入力され、
    　　　第３のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、
    　　　第２のｐＭＯＳトランジスタのゲートおよび第３のｎＭＯＳトランジスタのゲートは、互いに接続されて前記マスターラッチの出力部をなすとともに、第１のｐＭＯＳトランジスタのソースドレインの他方および第１のｎＭＯＳトランジスタのソースドレインの一方に接続され、
    　前記トランスミッションゲートは、第４のｐＭＯＳトランジスタと、第４のｎＭＯＳトランジスタとを備え、
    　　第４のｐＭＯＳトランジスタのソースドレインの一方および第４のｎＭＯＳトランジスタのソースドレインの一方は、互いに接続されて前記トランスミッションゲートの入力部をなすとともに、前記マスターラッチの前記出力部に接続され、
    　　第４のｐＭＯＳトランジスタのソースドレインの他方および第４のｎＭＯＳトランジスタのソースドレインの他方は、互いに接続されて前記トランスミッションゲートの出力部をなしており、
    　前記スレーブラッチは、第２のインバータと、第２のトライステートインバータとを備え、
    　　第２のインバータは、第５のｐＭＯＳトランジスタと、第５のｎＭＯＳトランジスタとを備え、
    　　　第５のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
    　　　第５のｎＭＯＳトランジスタは、ソースドレインの一方が第５のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第５のｐＭＯＳトランジスタのゲートに接続され、
    　　第２のトライステートインバータは、第６のｐＭＯＳトランジスタと、第７のｐＭＯＳトランジスタと、第６のｎＭＯＳトランジスタと、第７のｎＭＯＳトランジスタとを備え、
    　　　第６のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
    　　　第７のｐＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が直接又は間接的に第２のノードに接続され、ゲートにはクロック信号が入力され、
    　　　第２のノードは、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートに接続され、第５のｐＭＯＳトランジスタのゲートおよび第５のｎＭＯＳトランジスタのゲートとともに前記スレーブラッチの入力部をなしており、
    　　　第６のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第２のノードに接続され、ゲートには反転クロック信号が入力され、
    　　　第７のｎＭＯＳトランジスタは、ソースドレインの一方が直接又は間接的に第６のｎＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、
    　　　第６のｐＭＯＳトランジスタのゲートおよび第７のｎＭＯＳトランジスタのゲートは、互いに接続されて前記スレーブラッチの出力部をなすとともに、第５のｐＭＯＳトランジスタのソースドレインの他方、第５のｎＭＯＳトランジスタのソースドレインの一方および前記トランスミッションゲートの前記出力部に接続された、Ｄ型フリップフロップ回路であって、
    　第１のトライステートインバータは、第８のｐＭＯＳトランジスタおよび第８のｎＭＯＳトランジスタをさらに備え、
    　第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｐＭＯＳトランジスタのソースドレインの他方および第３のｐＭＯＳトランジスタのソースドレインの一方、または、第３のｐＭＯＳトランジスタのソースドレインの他方および第１のノードに接続され、
    　第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｎＭＯＳトランジスタのソースドレインの他方および第３のｎＭＯＳトランジスタのソースドレインの一方、または、第１のノードおよび第２のｎＭＯＳトランジスタのソースドレインの一方に接続され、
    　第８のｐＭＯＳトランジスタのゲートおよび第８のｎＭＯＳトランジスタのゲートは、互いに接続されているとともに、第６のｐＭＯＳトランジスタのソースドレインの他方と第７のｐＭＯＳトランジスタのソースドレインの他方の接続部および第６のｎＭＯＳトランジスタのソースドレインの他方と第７のｎＭＯＳトランジスタのソースドレインの一方の接続部に接続されている、Ｄ型フリップフロップ回路。
  2. 　第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｐＭＯＳトランジスタのソースドレインの他方および第３のｐＭＯＳトランジスタのソースドレインの一方に接続され、
    　第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のｎＭＯＳトランジスタのソースドレインの他方および第３のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項１に記載のＤ型フリップフロップ回路。
  3. 　第８のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第３のｎＭＯＳトランジスタのソースドレインの他方および第１のノードに接続され、
    　第８のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第１のノードおよび第２のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項１に記載のＤ型フリップフロップ回路。
  4. 　前記スレーブラッチは、第３のインバータをさらに備え、
    　第３のインバータは、第９のｐＭＯＳトランジスタと、第９のｎＭＯＳトランジスタとを備え、
    　　第９のｐＭＯＳトランジスタは、ソースドレインの一方が電源電位に接続され、
    　　第９のｎＭＯＳトランジスタは、ソースドレインの一方が第９のｐＭＯＳトランジスタのソースドレインの他方に接続され、ソースドレインの他方が接地され、ゲートが第９のｐＭＯＳトランジスタのゲートに接続され、
    　　第９のｐＭＯＳトランジスタのゲートおよび第９のｎＭＯＳトランジスタのゲートには、前記スレーブラッチの出力部からの出力信号の反転信号が入力され、
    　第２のトライステートインバータは、第１０のｐＭＯＳトランジスタと、第１０のｎＭＯＳトランジスタと、をさらに備え、
    　第１０のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｐＭＯＳトランジスタのソースドレインの他方および第７のｐＭＯＳトランジスタのソースドレインの一方、または、第７のｐＭＯＳトランジスタのソースドレインの他方および第２のノードに接続され、
    　第１０のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｎＭＯＳトランジスタのソースドレインの他方および第７のｎＭＯＳトランジスタのソースドレインの一方、または、第２のノードおよび第６のｎＭＯＳトランジスタのソースドレインの一方に接続され、
    　第１０のｐＭＯＳトランジスタのゲートおよび第１０のｎＭＯＳトランジスタのゲートは、互いに接続されているとともに、第９のｐＭＯＳトランジスタのソースドレインの他方および第９のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項１～３のいずれかに記載のＤ型フリップフロップ回路。
  5. 　第１０のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｐＭＯＳトランジスタのソースドレインの他方および第７のｐＭＯＳトランジスタのソースドレインの一方に接続され、
    　第１０のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第６のｎＭＯＳトランジスタのソースドレインの他方および第７のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項４に記載のＤ型フリップフロップ回路。
  6. 　第１０のｐＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第７のｐＭＯＳトランジスタのソースドレインの他方および第２のノードに接続され、
    　第１０のｎＭＯＳトランジスタのソースドレインの一方および他方はそれぞれ、第２のノードおよび第６のｎＭＯＳトランジスタのソースドレインの一方に接続されている、請求項４に記載のＤ型フリップフロップ回路。
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