WO2019235144A1 - 駆動回路 - Google Patents

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WO2019235144A1
WO2019235144A1 PCT/JP2019/019025 JP2019019025W WO2019235144A1 WO 2019235144 A1 WO2019235144 A1 WO 2019235144A1 JP 2019019025 W JP2019019025 W JP 2019019025W WO 2019235144 A1 WO2019235144 A1 WO 2019235144A1
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WO
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switching element
period
drive
short
circuit
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Application number
PCT/JP2019/019025
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Inventor
一範 渡邉
Original Assignee
株式会社デンソー
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Definitions

  • the present disclosure relates to a drive circuit.
  • Patent Document 1 discloses a drive circuit for switching elements connected in parallel.
  • a MOSFET and an IGBT are connected in parallel.
  • the drive circuit changes the voltage applied to the gate electrode in accordance with the current flowing through the load. Thereby, only the MOSFET is turned on in the small current region, and both the MOSFET and the IGBT are turned on in the large current region.
  • the switching elements connected in parallel constitute one arm of the upper and lower arm circuits.
  • the upper and lower arm circuit for example, when a short circuit occurs in the switching element of the upper arm, a large current flows in the lower arm at the timing when the switching element of the lower arm is turned on.
  • Patent Document 1 cannot appropriately protect the switching elements connected in parallel on the lower arm side, for example, when a short circuit occurs in the upper arm.
  • This disclosure is intended to provide a drive circuit capable of appropriately short-circuit protecting switching elements connected in parallel.
  • One of the present disclosure is a drive circuit that configures one arm of an upper and lower arm circuit, drives a plurality of switching elements connected in parallel with different mirror periods.
  • a comparison unit that compares a current correlation value that correlates with a current flowing through each of the plurality of switching elements and a threshold value for determining that a short circuit has occurred in the other one of the upper and lower arm circuits; On the condition that the state where the current correlation value exceeds the threshold continues even after the end of the predetermined filter period, a blocking unit that turns off the switching element that satisfies the condition,
  • the filter period is set according to the length of the mirror period, and the filter period is shortened as the switching element has a shorter mirror period.
  • a switching element with a short filter period also has a short mirror period, during normal switching operation, the current correlation value falls below the threshold within the filter period. Therefore, even if the filter period is shortened, erroneous detection of a short circuit can be suppressed.
  • the switching period of the switching element having a short mirror period is shortened, it can be quickly turned off when a short circuit occurs in another arm. Thereby, in a state where a short-circuit abnormality has occurred in the other arm, the short-circuit energy from turning on to shut-off (off) can be reduced.
  • the switching elements connected in parallel can be appropriately short-circuit protected.
  • a power conversion device 1 shown in FIG. 1 is mounted on, for example, an electric vehicle or a hybrid vehicle.
  • the power conversion apparatus 1 is configured to convert a DC voltage supplied from a DC power supply 2 mounted on a vehicle into a three-phase AC and output it to a three-phase AC motor 3.
  • the motor 3 functions as a vehicle driving source.
  • the power conversion device 1 can also convert the power generated by the motor 3 into direct current and charge the direct current power source 2.
  • the power conversion device 1 can perform bidirectional power conversion.
  • the power converter 1 includes a smoothing capacitor 4 and an inverter 5 that is a power converter.
  • the positive electrode side terminal of the smoothing capacitor 4 is connected to the positive electrode which is the high potential side electrode of the DC power source 2, and the negative electrode side terminal is connected to the negative electrode which is the low potential side electrode of the DC power source 2.
  • the inverter 5 converts the input DC power into three-phase AC having a predetermined frequency and outputs it to the motor 3.
  • the inverter 5 converts AC power generated by the motor 3 into DC power.
  • the inverter 5 is configured to include upper and lower arm circuits 5a for three phases.
  • the upper and lower arm circuits 5 a for each phase are formed by connecting two arms 5 b in series between the positive electrode side terminal and the negative electrode side terminal of the smoothing capacitor 4.
  • the inverter 5 has six arms 5b.
  • Each arm 5 b has an IGBT 6 and a MOSFET 7.
  • the IGBT 6 and the MOSFET 7 are connected in parallel to each other.
  • the IGBT 6 and the MOSFET 7 correspond to a plurality of switching elements connected in parallel.
  • the IGBT 6 is formed on a silicon substrate.
  • the IGBT 6 is connected in reverse parallel to the FWD 8 which is a reflux diode.
  • an RC (Reverse Conducting) -IGBT in which the FWD 8 is integrally formed is adopted as the IGBT 6.
  • the IGBT 6 is also referred to as Si-IGBT.
  • the IGBT 6 corresponds to the first switching element.
  • the MOSFET 7 is formed on a silicon carbide substrate.
  • the MOSFET 7 is also referred to as a SiC-MOSFET.
  • MOSFET 7 corresponds to a second switching element.
  • the IGBT 6 and the MOSFET 7 both n-channel types are adopted.
  • the IGBT 6 has a collector electrode and an emitter electrode as main electrodes through which a main current flows.
  • the MOSFET 7 has a drain electrode and a source electrode as main electrodes through which a main current flows.
  • the collector electrode of the IGBT 6 and the drain electrode of the MOSFET 7 are connected to the positive terminal of the smoothing capacitor 4.
  • the emitter electrode of the IGBT 6 and the source electrode of the MOSFET 7 are connected to the negative electrode side terminal of the smoothing capacitor 4.
  • the collector electrode of the IGBT 6 and the drain electrode of the MOSFET 7 in the lower arm are connected to the emitter electrode of the IGBT 6 and the source electrode of the MOSFET 7 in the upper arm.
  • the connection point between the upper arm and the lower arm is connected to the coil (winding) of the corresponding phase of the motor 3.
  • the power conversion device 1 further includes a control circuit 9 and a drive IC 10.
  • the control circuit 9 generates a drive command for operating the switching element of the inverter 5 and outputs it to the drive IC 10.
  • the control IC 9 generates a drive command based on, for example, a torque request input from a host ECU (not shown), a phase current detected by a current sensor (not shown), a rotation angle of a rotor detected by a rotation angle sensor (not shown), etc. To do. Specifically, a PWM signal is output as a drive command.
  • the control IC 9 is configured with a microcomputer, for example.
  • the drive IC 10 generates a drive signal based on a drive command from the control circuit 9.
  • the drive IC 10 outputs the generated drive signal to the IGBT 6 and the MOSFET 7 of the corresponding arm 5b.
  • the gate electrodes of the IGBT 6 and the MOSFET 7 constituting the same arm are electrically connected to the same drive IC 10.
  • the drive IC 10 drives the IGBT 6 and the MOSFET 7 connected in parallel, that is, on-drive and off-drive.
  • the drive IC 10 corresponds to a drive circuit.
  • the drive IC 10 is also referred to as a driver.
  • the drive IC 10 is provided individually for each arm constituting the inverter 5.
  • the drive IC 10 is employed as the drive circuit, but is not limited to an IC (one chip).
  • FIG. 2 shows the IV characteristics of the switching element to be driven by the driving IC 10.
  • the horizontal axis V in FIG. 2 indicates the voltage between the main electrodes, and the vertical axis I indicates the current flowing between the main electrodes, that is, the main current.
  • the voltage V is the collector voltage Vce in the IGBT 6 and the drain voltage Vds in the MOSFET 7.
  • the voltage V is also referred to as an on voltage.
  • the broken line in FIG. 2 shows the IV characteristics of the Si-IGBT.
  • the solid line shows the IV characteristics of the SiC-MOSFET.
  • the SiC-MOSFET in a small current region, the SiC-MOSFET has a lower voltage V than the Si-IGBT and has better loss characteristics.
  • the Si-IGBT in the large current region, the Si-IGBT has a lower voltage V than the SiC-MOSFET and has better loss characteristics.
  • the control circuit 9 and the drive IC 10 operate the inverter 5 so that only the SiC-MOSFET is turned on in the small current region and both the SiC-MOSFET and the Si-IGBT are turned on in the large current region. Since the region having excellent loss characteristics of the switching elements connected in parallel is used, the loss can be reduced as a whole.
  • FIG. 2 shows two levels with different gate voltages Vgs for SiC-MOSFETs.
  • the gate voltage Vgs indicates a voltage between the gate electrode and the source electrode.
  • High Vgs indicates a higher voltage than low Vgs.
  • the low Vgs is 10V and the high Vgs is 20V.
  • the SiC-MOSFET has a characteristic that the saturation current increases as the gate voltage Vgs increases. For this reason, when the gate voltage Vgs to be applied is increased, the main current can be passed through the SiC-MOSFET up to a higher current range. That is, the range of the loss reduction effect by the SiC-MOSFET can be expanded.
  • the driving IC 10 drives the Si-IGBT and the SiC-MOSFET so as to exhibit IV characteristics as indicated by a one-dot chain line shown in FIG.
  • FIG. 3A shows a state related to when the Si-IGBT is turned on
  • FIG. 3B shows a signal waveform when the Si-IGBT is turned on.
  • Vge represents a gate voltage between the gate electrode 6g and the emitter electrode 6e.
  • Ice represents a collector current flowing between the collector electrode 6c and the emitter electrode 6e
  • Vce represents a collector voltage between the collector electrode 6c and the emitter electrode 6e.
  • Vse represents a sense voltage between the sense terminal 6st for current sensing and the emitter electrode 6e.
  • the sense voltage Vse is a voltage proportional to the collector current Ice. This sense voltage Vse corresponds to a current correlation value.
  • Vgs represents a gate voltage between the gate electrode 7g and the source electrode 7s.
  • Ids indicates a drain current flowing between the drain electrode 7d and the source electrode 7s, and Vds indicates a drain voltage between the drain electrode 7d and the source electrode 7s.
  • Vse indicates a sense voltage between the sense terminal 7st for current sensing and the source electrode 7s.
  • the sense voltage Vse is a voltage proportional to the drain current Ids. This sense voltage Vse also corresponds to a current correlation value.
  • the IGBT 6 and the MOSFET 7 have current sensing sense terminals 6st and 7st, respectively, in order to protect themselves from an overcurrent caused by a short circuit of the other arm. doing.
  • the sense voltage Vse has a characteristic that the voltage rises at the start of turn-on rise.
  • the sense voltage Vse rises when the recovery current is generated and during the mirror period. Thus, at least in the mirror period, the sense voltage Vse is raised.
  • the mirror periods Tm1 and Tm2 are periods in which the gate voltages Vge and Vgs are flat.
  • the mirror period Tm1 of the IGBT 6 is during charging of the gate electrode 6g, specifically, charging of the capacitance Cgc between the gate electrode 6g and the collector electrode 6c and charging of the capacitance Cce between the collector electrode 6c and the emitter electrode 6e. Occurs during.
  • the symbol Cge indicates the capacitance between the gate electrode 6g and the emitter electrode 6e.
  • the mirror period Tm2 of the MOSFET 7 is, during charging of the gate electrode 7g, specifically, the capacitance Cgd between the gate electrode 7g and the drain electrode 7d, and between the drain electrode 7d and the source electrode 7s which are main electrodes. Occurs during charging of the capacitance Cds.
  • the symbol Cgs indicates the capacitance between the gate electrode 7g and the source electrode 7s.
  • Capacitances Cgc, Cce, Cgd, and Cds related to the mirror periods Tm1 and Tm2 are constituted by at least parasitic capacitances. In this embodiment, it is comprised only by the parasitic capacitance.
  • the period Ta shown in FIG. 5 is a period before the start of driving.
  • the drive current (charging current) does not flow to the gate electrode 6g.
  • the period Tb shown in FIG. 5 is a period immediately after the start of charging, and the IGBT 6 is in an off state.
  • the gate voltage Vge is increased by the start of charging, since the collector electrode 6c has a higher potential than the gate electrode 6g, only the capacitor Cge is charged as shown in FIG.
  • the capacitance Cge in other words, the capacitance between the gate electrode and the main electrode on the low potential side is also referred to as input capacitance.
  • a period Tc shown in FIG. 5 is a period during which the IGBT 6 is turned on. Since the potential of the collector electrode 6c is lower than that of the gate electrode 6g by being turned on, the capacitor Cgc and the capacitor Cce are also charged as shown in FIG. Until the capacitors Cgc and Cce are charged with a charge corresponding to the gate threshold voltage, the voltage near the gate threshold is maintained. Therefore, the gate voltage Vge becomes flat in the period Tc.
  • This period Tc corresponds to the mirror period Tm1.
  • the capacitance Cgc in other words, the capacitance between the gate electrode and the main electrode on the high potential side is also referred to as feedback capacitance.
  • the capacitance Cce in other words, the capacitance between the main electrodes is also referred to as output capacitance.
  • a period Td shown in FIG. 5 is a period from when the charge corresponding to the gate threshold voltage is charged until the output voltage of the driving IC 10 is reached. As shown in FIG. 6D, charging is continued and the gate voltage Vge rises.
  • the period Te shown in FIG. 5 is a period when the charging is completed. When the charging is completed up to the output voltage of the driving IC 10, the driving current disappears as shown in FIG.
  • the mirror period is different for IGBTs and MOSFETs constructed from the same substrate.
  • the chip area of the SiC substrate on which the MOSFET 7 is formed is made smaller than that on the Si substrate on which the IGBT 6 is formed in order to reduce costs.
  • the chip size is reduced, the heat radiation area is reduced and heat generation becomes severer.
  • SiC has a higher thermal rating than Si, the chip size can be reduced.
  • SiC since the chip size of SiC is small, SiC has a smaller parasitic capacitance than Si. For this reason, SiC takes less time to charge the capacity.
  • the mirror periods Tm1 and Tm2 of the SiC-MOSFET and the Si-IGBT are different. Specifically, the mirror period Tm2 of the SiC-MOSFET is shorter than the mirror period Tm1 of the Si-IGBT. Furthermore, the rising period of the sense voltage Vse on the MOSFET side including the mirror period Tm2 is shorter than the rising period of the sense voltage Vse on the IGBT side including the mirror period Tm1.
  • the arm 5b in which the IGBT 6 and the MOSFET 7 are connected in parallel constitutes the upper and lower arm circuit 5a as described above.
  • the upper and lower arm circuit 5a when a short circuit occurs in the switching element of one arm 5b, a large current flows to the other one arm 5b at the ON timing.
  • FIG. 7 shows a reference example of the upper and lower arm circuit.
  • the MOSFET is not shown for convenience.
  • r is given to the end of the reference numerals of the related elements in the present embodiment.
  • FIG. 7 shows the signal waveform of the IGBT on the lower arm side.
  • the lower arm drive command is switched from OFF to ON at time t11.
  • the gate voltage Vge rises and a large current flows as the collector current Ice.
  • the collector current Ice has a maximum current of about several hundreds A in a normal state, and flows several thousand A in a short circuit abnormality.
  • the short-circuit energy is obtained by integrating the product of the collector voltage Vce and the collector current Ice over time during the period from the start of driving in a state where a short circuit has occurred in the other arm 5br to the interruption.
  • the product of drain voltage Vds and drain current Ids is integrated over time.
  • the lower arm IGBT 6r When a large current continues to flow and the short-circuit energy exceeds the short-circuit tolerance of the lower arm IGBT 6r (Si-IGBT) at time t12, the lower arm IGBT 6r also fails. As described above, in the upper and lower arm circuit 5ar, when one arm 5br is short-circuited, there is a possibility that the other one arm 5br may be damaged together. As shown below, the drive IC 10 of this embodiment is configured to suppress accompanying failures.
  • the drive IC 10 of this embodiment includes an IGBT drive unit 20 that drives the IGBT 6 (Si-IGBT) and a MOS drive unit 30 that drives the MOSFET 7 (SiC-MOSFET).
  • the IGBT drive unit 20 includes an on drive unit 21 and an off drive unit 22 as a normal drive circuit that performs a normal switching operation.
  • a p-channel type MOSFET is adopted as the on-drive unit 21
  • an n-channel type MOSFET is adopted as the off-drive unit 22.
  • the on driving unit 21 and the off driving unit 22 are connected in series between a power source and a ground (GND).
  • a resistor 24 is provided between the connection point 23 of the on-drive unit 21 and the off-drive unit 22 and the on-drive unit 21, and a resistor 25 is provided between the connection point 23 and the off-drive unit 22.
  • the drain electrode of the on drive unit 21 is connected to the gate electrode 6 g of the IGBT 6 through the resistor 24 and the connection point 23.
  • the drain electrode of the off drive unit 22 is connected to the gate electrode 6 g of the IGBT 6 through the resistor 25 and the connection point 23.
  • the on drive unit 21 is turned on and the off drive unit 22 is turned off.
  • a driving current charging current
  • the on drive unit 21 is turned off and the off drive unit 22 is turned on.
  • the charge of the gate electrode 6g is drawn to the ground, and the IGBT 6 is turned off.
  • the IGBT driving unit 20 further includes a comparator 26 and a blocking unit 27 as a short circuit protection circuit.
  • the comparator 26 compares the sense voltage Vse detected by the sense terminal 6st of the IGBT 6 with the threshold voltage Vth for short-circuit protection, and outputs the comparison result to the cutoff unit 27. That is, the comparator 26 detects a short circuit abnormality that has occurred in the other arm 5b that constitutes the upper and lower arm circuit 5a.
  • the comparator 26 corresponds to a comparison unit, and the threshold voltage Vth corresponds to a threshold value. For example, the comparator 26 outputs an H level signal when the sense voltage Vse is equal to or lower than the threshold voltage Vth, and outputs an L level signal when the sense voltage Vse exceeds the threshold voltage.
  • the blocking unit 27 includes a filter 27a and a soft blocking unit 27b.
  • the soft shut-off unit 27b forcibly turns off (cuts off) the IGBT 6 when the short circuit abnormality is determined.
  • an n-channel type MOSFET is employed as the soft cutoff unit 27b.
  • the filter 27a sets a predetermined filter period so that even if a short circuit abnormality is detected by the comparator 26, the IGBT 6 is not immediately turned off by the soft cutoff unit 27b.
  • the filter 27a is constituted by a timer counter. In addition to the timer counter, an RC filter or the like can be employed.
  • FIG. 9 shows signal waveforms during normal switching operation.
  • FIG. 9 shows a signal waveform when the IGBT 6 is turned on. Even during the normal switching operation, the sense voltage Vse rises during the mirror period Tm1. The increase in the sense voltage Vse is a state indicating a voltage higher than the threshold voltage Vth.
  • the filter 27a sets a predetermined filter period Tf1 in order to prevent erroneous detection of a short circuit during a normal switching operation due to an increase in the sense voltage Vse.
  • the filter period Tf1 is a period from time t20 when the IGBT 6 is turned on to time t21.
  • the filter period Tf1 is set longer than the lifting period including the mirror period Tm1.
  • FIG. 10 shows a signal waveform when a short circuit is abnormal.
  • FIG. 10 also shows the signal waveform of the IGBT 6.
  • the sense voltage Vse is higher than the threshold voltage Vth. If the sense voltage Vse exceeds the threshold voltage Vth at the end of the filter period Tf1, a short circuit abnormality is determined, and the soft cutoff unit 27b is turned on by the output of the filter 27a. If the state where the sense voltage Vse exceeds the threshold voltage Vth continues even after the end of the filter period Tf1, the filter 27a determines that a short-circuit abnormality has occurred and outputs an H level signal.
  • the soft shut-off part 27b When the soft shut-off part 27b is turned on, the charge of the gate electrode 6g is drawn to the ground via the resistor 27c and the soft shut-off part 27b, and the IGBT 6 is turned off.
  • the resistance value of the resistor 27 c is higher than that of the resistor 25, the blocking speed by the soft blocking unit 27 b is slower than the blocking speed of the off drive unit 22.
  • the surge voltage can be reduced by gradual interruption.
  • the MOS drive unit 30 is configured in the same manner as the IGBT drive unit 20.
  • the MOS drive unit 30 includes an on drive unit 31 and an off drive unit 32 as a normal drive circuit that performs a normal switching operation.
  • a p-channel MOSFET is employed as the on-drive unit 31
  • an n-channel MOSFET is employed as the off-drive unit 32.
  • the on drive unit 31 and the off drive unit 32 are connected in series between the power supply and the ground.
  • a resistor 34 is provided between the connection point 33 of the on drive unit 31 and the off drive unit 32 and the on drive unit 31, and a resistor 35 is provided between the connection point 33 and the off drive unit 32.
  • the drain electrode of the on drive unit 31 is connected to the gate electrode 7 g of the MOSFET 7 through the resistor 34 and the connection point 33.
  • the drain electrode of the off drive unit 32 is connected to the gate electrode 7 g of the MOSFET 7 through the resistor 35 and the connection point 33.
  • the on drive unit 31 is turned on and the off drive unit 32 is turned off.
  • a drive current charging current flows from the power source to the gate electrode 7g, the gate electrode 7g is charged, and the MOSFET 7 is turned on.
  • the drive command is at the H level
  • the on drive unit 31 is turned off and the off drive unit 32 is turned on.
  • the charge of the gate electrode 7g is extracted to the ground, and the MOSFET 7 is turned off.
  • the MOS drive unit 30 further includes a comparator 36 and a blocking unit 37 as a short circuit protection circuit.
  • the comparator 36 compares the sense voltage Vse detected by the sense terminal 7st of the MOSFET 7 with the threshold voltage Vth for short-circuit protection, and outputs the comparison result to the cutoff unit 37. That is, the comparator 36 detects a short circuit abnormality that has occurred in the other arm 5b that constitutes the upper and lower arm circuit 5a.
  • the comparator 36 corresponds to the comparison unit, and the threshold voltage Vth corresponds to the threshold value. For example, the comparator 36 outputs an H level signal when the sense voltage Vse is equal to or lower than the threshold voltage Vth, and outputs an L level signal when the sense voltage Vse exceeds the threshold voltage.
  • the blocking unit 37 includes a filter 37a and a soft blocking unit 37b.
  • the soft shut-off unit 37b forcibly turns off the MOSFET 6 when a short circuit abnormality is detected.
  • an n-channel MOSFET is employed as the soft shut-off unit 37b.
  • the filter 37a sets a predetermined filter period so that the MOSFET 7 is not immediately turned off by the soft shut-off unit 37b even if the short circuit abnormality is detected by the comparator 36.
  • the filter 37a is constituted by a timer counter. In addition to the timer counter, an RC filter or the like can be employed.
  • the filter 37a sets a filter period Tf2 (not shown) in order to prevent erroneous detection of a short circuit during a normal switching operation due to an increase in the sense voltage Vse.
  • the filter period Tf2 is a predetermined period after the MOSFET 7 is turned on.
  • the filter period Tf2 is set longer than the lifting period including the mirror period Tm2.
  • the filter 37a determines that a short-circuit abnormality has occurred and outputs an H level signal. Thereby, the soft interruption
  • the soft shut-off part 37b When the soft shut-off part 37b is turned on, the charge of the gate electrode 7g is drawn to the ground via the resistor 37c and the soft shut-off part 37b, and the MOSFET 7 is turned off.
  • the resistance value of the resistor 37 c is higher than that of the resistor 35, the blocking speed by the soft blocking unit 37 b is slower than the blocking speed of the off drive unit 32.
  • the surge voltage can be reduced by gradual interruption.
  • the blocking portions 27 and 37 correspond to the blocking portion.
  • the lengths of the mirror periods Tm1 and Tm2 are different between the IGBT 6 and the MOSFET 7 connected in parallel.
  • the filter periods Tf1 and Tf2 are set according to the lengths of the mirror periods Tm1 and Tm2. Specifically, as shown in FIGS. 3B and 4B, the filter period Tf2 on the MOSFET 7 side having the short mirror period Tm2 is longer than the filter period Tf1 on the IGBT 6 side having the long mirror period Tm1. Has also been shortened. Thus, the shorter the mirror period, the shorter the filter period.
  • the mirror period Tm2 of the MOSFET 7 is shorter than the mirror period Tm1 of the IGBT 6, even when the filter period Tf2 is shortened, the sense voltage Vse becomes equal to or lower than the threshold voltage Vth within the filter period Tf2 even during the normal switching operation. Therefore, erroneous detection of a short circuit can be suppressed.
  • the filter period Tf1 is longer than the filter period Tf2, it is possible to suppress erroneous detection of a short circuit.
  • the MOSFET 7 in the short mirror period Tm2 can be quickly turned off when a short circuit occurs in the other arm 5b. Thereby, short circuit energy can be made small. Therefore, it is possible to suppress the short-circuit energy from exceeding the short-circuit tolerance and damaging the MOSFET 7.
  • the IGBT 6 and the MOSFET 7 connected in parallel can be appropriately short-circuit protected.
  • the filter period is shortened as the capacitance between the gate electrode and the main electrode on the high potential side and the capacitance between the main electrodes are smaller.
  • the sum C2 of the capacitances Cgd and Cds of the MOSFET 7 is made smaller than the sum C1 of the capacitances Cgc and Cce of the IGBT 6.
  • the filter period Tf2 is shorter than the filter period Tf1 because of the capacity C2 ⁇ capacitance C1. Since the mirror period is shorter as the capacitance of the switching element is smaller, the above-described effects can be achieved.
  • the IGBT 6 is formed on the Si substrate, and the MOSFET 7 is formed on the SiC substrate.
  • the SiC-MOSFET filter period Tf2 is shorter than the Si-IGBT filter period Tf1.
  • SiC has a smaller parasitic capacitance than Si, and thus takes less time to charge the capacitance. Therefore, even if the SiC-side filter period Tf2 is shortened, erroneous detection of a short circuit can be suppressed.
  • the filter period Tf1 is long, erroneous detection of a short circuit can be suppressed.
  • the short circuit withstand capability differs between Si and SiC.
  • SiC since the chip size of SiC is smaller than that of Si, SiC has a smaller short-circuit tolerance.
  • the broken line position shown in FIG. 11 indicates the short circuit tolerance of Si and SiC. Since the SiC-side filter period Tf2 with a short-circuit withstand capability is shortened, the short-circuit energy can be reduced, thereby preventing the short-circuit withstand capability from being exceeded. Moreover, since Si has a short-circuit tolerance larger than that of SiC, even if the filter period Tf1 is lengthened, the short-circuit energy can be prevented from exceeding the short-circuit tolerance.
  • an example in which the capacitances Cgd and Cds of the MOSFET 7 and the capacitances Cgc and Cce of the IGBT 6 are configured only by the parasitic capacitance is not limited to this.
  • a capacitance connected between the electrodes by simulating a parasitic capacitance, for example, an external capacitance may be included.
  • the soft shut-off unit 27b is provided separately from the off drive unit 22 .
  • a drive command from the control circuit 9 and an output from the filter 27a may be input to the OR gate and output to the gate electrode of the common switching element.
  • filter periods Tf1 and Tf2 are set according to drive currents I1 and I2 for charging the gate electrodes 6g and 7g.
  • the larger the drive current the faster the corresponding gate electrode is charged. That is, the larger the drive current, the shorter the mirror period.
  • the drive current I2 on the on drive unit 31 side is made larger than the drive current I1 on the on drive unit 21 side.
  • the ON drive units 21 and 31 are supplied with substantially equal drive voltages (power supply voltages).
  • the drive current I2 is made larger than the drive current I1 by making the resistance value R1 of the resistor 24 different from the resistance value R2 of the resistor 34, specifically, by making the resistance value R2 smaller than the resistance value R1.
  • the filter period Tf2 on the MOSFET 7 side in which the drive current I2 flows is shorter than the filter period Tf1 on the IGBT 6 side in which the drive current I1 flows.
  • Other configurations are the same as those of the preceding embodiment.
  • the mirror period Tm2 becomes shorter than the mirror period Tm1 of the IGBT 6. Therefore, even if the filter period Tf2 on the MOSFET 7 side is shortened, erroneous detection of a short circuit can be suppressed.
  • the MOSFET 7 in the short mirror period Tm2 can be quickly turned off when a short circuit occurs in the other arm 5b. Thereby, short circuit energy can be made small. Therefore, it is possible to suppress the short-circuit energy from exceeding the short-circuit tolerance and damaging the MOSFET 7.
  • the drive currents I1 and I2 may be varied depending on the drive voltage. Specifically, the drive current I2 may be made larger than the drive current I1 by making the drive voltage supplied to the ON drive unit 31 higher than the drive voltage supplied to the ON drive unit 21. The drive currents I1 and I2 may be made different depending on the combination of the drive voltage and the resistance value.
  • the configuration shown in this embodiment may be combined with a configuration in which switching elements connected in parallel are the same, in other words, a configuration in which the capacitors C1 and C2 are substantially equal to each other.
  • the IGBT 6 is formed on the Si substrate, and the MOSFET 7 is formed on the SiC substrate.
  • SiC has a smaller short-circuit tolerance than Si.
  • the drive IC 10 is configured such that the SiC-MOSFET having a small short-circuit tolerance has a higher cutoff speed when a short-circuit abnormality is detected than the Si-IGBT having a large short-circuit tolerance.
  • Other configurations are the same as those in the first embodiment.
  • the resistance value R3 of the resistor 27c of the blocking unit 27 is different from the resistance value R4 of the resistor 37c of the blocking unit 37.
  • the cutoff speed of the SiC-MOSFET is made faster than that of the Si-IGBT.
  • the short circuit abnormality detection timing of the comparator 26 based on the sense voltage Vse of the Si-IGBT and the short circuit abnormality detection timing of the comparator 36 based on the sense voltage Vse of the SiC-MOSFET are substantially the same. Further, as described above, since the resistance value R4 is smaller than the resistance value R3, the gate electrode 7g is more likely to extract charges than the gate electrode 6g. Therefore, the SiC-MOSFET can be shut off first. Thus, the switching element with a small short circuit tolerance can be shut off first.
  • the configuration shown in the present embodiment is not limited to the combination with the configuration shown in the first embodiment.
  • a combination with the configuration shown in the second embodiment is also possible.
  • the driving IC 10 turns off the switching element with a large short-circuit resistance when the current correlation value of the switching element with a small short-circuit resistance exceeds the threshold and becomes equal to or less than the threshold. It is configured as follows.
  • the blocking unit 27 has an AND gate 27d.
  • the output of the filter 27a and the output of the comparator 36 are input to the AND gate 27d.
  • the output of the AND gate 27d is input to the gate of the soft cutoff unit 27b.
  • the comparators 26 and 36 output an H level signal when the sense voltage Vse is equal to or lower than the threshold voltage Vth, and output an L level signal when the sense voltage Vse exceeds the threshold voltage. If the state where the sense voltage Vse exceeds the threshold voltage continues even after the end of the filter period, the filters 27a and 37a determine that there is a short circuit abnormality and output an H level signal.
  • the AND gate 27d outputs an H level signal when the outputs of the filter 27a and the comparator 36 are both at the H level. As a result, the MOSFET constituting the soft cutoff unit 27b is turned on, and the Si-IGBT is cut off (turned off).
  • the short-circuit abnormality detection by the comparator 36 is canceled, and then the short-circuit is detected. Initiation of blocking of Si-IGBT having a large withstand capability is started. Therefore, the SiC-MOSFET can be shut off more reliably than the configuration shown in the third embodiment. Thereby, the short-circuit energy of the SiC-MOSFET can be further reduced.
  • the relationship between the resistance value (R4) of the resistor 37c and the resistance value (R3) of the resistor 27c is not particularly limited.
  • the resistance values R3 and R4 can be made substantially equal to each other.
  • the surge voltage can be reduced thereby.
  • the configuration shown in the present embodiment is not limited to the combination with the configuration shown in the first embodiment.
  • Other combinations with the configurations shown in the second and third embodiments, which are the preceding embodiments, are also possible.
  • the blocking part has a wiring part 40.
  • the wiring unit 40 connects the outputs of the filters 27a and 37a, in other words, the gate electrodes of the MOSFETs constituting the soft cutoff units 27b and 37b. For example, when a short circuit abnormality is determined by the filter 37a, an H level signal is input not only to the soft shut-off unit 37b but also to the soft shut-off unit 27b.
  • the drive target by the drive IC 10 is not limited to the switching elements that constitute the upper and lower arm circuits 5a of the inverter 5.
  • the present invention can also be applied to switching elements constituting other upper and lower arm circuits.
  • the present invention can also be applied to switching elements of upper and lower arm circuits.
  • the configuration of the switching elements connected in parallel is not limited to the combination of Si-IGBT and SiC-IGBT described above.
  • the number of switching elements connected in parallel is not limited to two.
  • the mirror periods may be different from each other for a plurality of switching elements connected in parallel.

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Abstract

並列接続されたスイッチング素子を適切に短絡保護することができる駆動回路を提供する。上下アーム回路（５ａ）の１つのアーム（５ｂ）を構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子（６，７）を駆動させる駆動回路であって、比較部（２６，３６）と、遮断部（２７，３７）とを備える。比較部は、複数のスイッチング素子それぞれに流れる電流に相関する電流相関値と、上下アーム回路を構成する他の１つのアームで短絡が生じたことを判定するための閾値とを比較する。遮断部は、電流相関値が閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、条件を満たすスイッチング素子をオフさせる。フィルタ期間がミラー期間の長さに応じて設定され、ミラー期間が短いスイッチング素子ほどフィルタ期間が短くされている。

Description

駆動回路 関連出願の相互参照
　本出願は、２０１８年６月８日に出願された日本出願番号２０１８－１１０４４４号に基づくもので、ここにその記載内容を援用する。
　本開示は、駆動回路に関する。
　特許文献１には、並列接続されたスイッチング素子の駆動回路が開示されている。特許文献１では、ＭＯＳＦＥＴとＩＧＢＴが並列接続されている。駆動回路は、負荷に流れる電流に応じてゲート電極に印加する電圧を変化させる。これにより、小電流域ではＭＯＳＦＥＴのみをオンさせ、大電流域ではＭＯＳＦＥＴとＩＧＢＴの両方をオンさせる。
特開２００２－１６４８６号公報
　並列接続されたスイッチング素子は、上下アーム回路の１つのアームを構成する。上下アーム回路の場合、たとえば上アームのスイッチング素子に短絡が生じると、下アームのスイッチング素子がオンのタイミングで下アームに大電流が流れる。
　しかしながら、特許文献１に開示された駆動回路では、たとえば上アームに短絡が生じた場合に、下アーム側の並列接続されたスイッチング素子を適切に保護することができない。
　本開示は、並列接続されたスイッチング素子を適切に短絡保護することができる駆動回路を提供することを目的とする。
　本開示のひとつは、上下アーム回路の１つのアームを構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子を駆動させる駆動回路であって、
　複数のスイッチング素子それぞれに流れる電流に相関する電流相関値と、上下アーム回路を構成する他の１つのアームで短絡が生じたことを判定するための閾値とを比較する比較部と、
　電流相関値が閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、条件を満たすスイッチング素子をオフさせる遮断部と、
を備え、フィルタ期間がミラー期間の長さに応じて設定され、ミラー期間が短いスイッチング素子ほどフィルタ期間が短くされている。
　フィルタ期間の短いスイッチング素子はミラー期間も短いため、通常スイッチング動作時には、電流相関値がフィルタ期間内に閾値以下になる。したがって、フィルタ期間を短くしても、短絡の誤検出を抑制することができる。
　また、ミラー期間の短いスイッチング素子についてはフィルタ期間を短くしているため、他のアームに短絡が生じたときに、早くオフさせることができる。これにより、他のアームに短絡異常が発生した状態において、オンしてから遮断（オフ）するまでの短絡エネルギを小さくすることができる。
　以上より、並列接続されたスイッチング素子を適切に短絡保護することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
第１実施形態の駆動ＩＣが適用される電力変換装置の概略構成を示す図である。 Ｉ－Ｖ特性を示す図である。 ターンオン時におけるＳｉ－ＩＧＢＴに関する状態とその信号波形を示すタイミングチャートである。 ターンオン時におけるＳｉＣ－ＭＯＳＦＥＴに関する状態とその信号波形を示すタイミングチャートである。 ゲート電極の充電とミラー期間を説明するためのタイミングチャートである。 ゲート電極の充電とミラー期間を説明するための図である。 上下アーム回路の参考例を示す図である。 第１実施形態の駆動ＩＣを示す回路図である。 通常スイッチング動作時における信号波形を示すタイミングチャートである。 短絡保護動作時における信号波形を示すタイミングチャートである。 短絡エネルギと短絡耐量を示す模式的な図である。 第２実施形態の駆動ＩＣを示す回路図である。 第３実施形態の駆動ＩＣを示す回路図である。 第４実施形態の駆動ＩＣを示す回路図である。 第５実施形態の駆動ＩＣを示す回路図である。
　図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。
　（第１実施形態）
　（電力変換装置の概略構成）
　図１に示す電力変換装置１は、たとえば電気自動車やハイブリッド自動車に搭載される。電力変換装置１は、車両に搭載された直流電源２から供給される直流電圧を、三相交流に変換して、三相交流方式のモータ３に出力するように構成されている。モータ３は、車両の走行駆動源として機能する。電力変換装置１は、モータ３により発電された電力を、直流に変換して直流電源２に充電することもできる。このように、電力変換装置１は、双方向の電力変換が可能となっている。
　電力変換装置１は、平滑コンデンサ４と、電力変換器であるインバータ５を備えている。平滑コンデンサ４の正極側端子は、直流電源２の高電位側の電極である正極に接続され、負極側端子は、直流電源２の低電位側の電極である負極に接続されている。インバータ５は、入力された直流電力を所定周波数の三相交流に変換し、モータ３に出力する。インバータ５は、モータ３により発電された交流電力を、直流電力に変換する。
　インバータ５は、三相分の上下アーム回路５ａを備えて構成されている。各相の上下アーム回路５ａは、平滑コンデンサ４の正極側端子と負極側端子との間で、２つのアーム５ｂが直列に接続されてなる。インバータ５は、６つのアーム５ｂを有している。
　各アーム５ｂは、ＩＧＢＴ６と、ＭＯＳＦＥＴ７を有している。ＩＧＢＴ６とＭＯＳＦＥＴ７は、互いに並列接続されている。ＩＧＢＴ６及びＭＯＳＦＥＴ７が、並列接続された複数のスイッチング素子に相当する。ＩＧＢＴ６は、シリコン基板に形成されている。ＩＧＢＴ６には、還流用のダイオードであるＦＷＤ８が逆並列に接続されている。本実施形態では、ＩＧＢＴ６として、ＦＷＤ８が一体的に形成されたＲＣ（Reverse Conducting）－ＩＧＢＴを採用している。以下、ＩＧＢＴ６をＳｉ－ＩＧＢＴとも示す。ＩＧＢＴ６が、第１スイッチング素子に相当する。
　ＭＯＳＦＥＴ７は、シリコンカーバイド基板に形成されている。以下、ＭＯＳＦＥＴ７を、ＳｉＣ－ＭＯＳＦＥＴとも示す。ＭＯＳＦＥＴ７が、第２スイッチング素子に相当する。本実施形態では、ＩＧＢＴ６及びＭＯＳＦＥＴ７として、いずれもｎチャネル型を採用している。ＩＧＢＴ６は、主電流が流れる主電極として、コレクタ電極及びエミッタ電極を有している。ＭＯＳＦＥＴ７は、主電流が流れる主電極として、ドレイン電極及びソース電極を有している。
　ハイサイド側のアーム５ｂである上アームにおいて、ＩＧＢＴ６のコレクタ電極及びＭＯＳＦＥＴ７のドレイン電極は、平滑コンデンサ４の正極側端子に接続されている。ローサイド側のアーム５ｂである下アームにおいて、ＩＧＢＴ６のエミッタ電極及びＭＯＳＦＥＴ７のソース電極は、平滑コンデンサ４の負極側端子に接続されている。下アームにおけるＩＧＢＴ６のコレクタ電極及びＭＯＳＦＥＴ７のドレイン電極は、上アームにおけるＩＧＢＴ６のエミッタ電極及びＭＯＳＦＥＴ７のソース電極に接続されている。各相の上下アーム回路５ａにおいて、上アームと下アームの接続点は、モータ３の対応する相のコイル（巻線）に接続されている。
　電力変換装置１は、制御回路９と、駆動ＩＣ１０をさらに備えている。制御回路９は、インバータ５のスイッチング素子を動作させるための駆動指令を生成し、駆動ＩＣ１０に出力する。制御ＩＣ９は、たとえば、図示しない上位ＥＣＵから入力されるトルク要求、図示しない電流センサにより検出された相電流、図示しない回転角センサにより検出されたロータの回転角などに基づいて、駆動指令を生成する。具体的には、駆動指令として、ＰＷＭ信号を出力する。制御ＩＣ９は、たとえばマイコンを備えて構成されている。
　駆動ＩＣ１０は、制御回路９からの駆動指令に基づいて駆動信号を生成する。駆動ＩＣ１０は、生成した駆動信号を、対応するアーム５ｂのＩＧＢＴ６及びＭＯＳＦＥＴ７に出力する。同じアームを構成するＩＧＢＴ６及びＭＯＳＦＥＴ７それぞれのゲート電極は、互いに同じ駆動ＩＣ１０に電気的に接続されている。
　このように、駆動ＩＣ１０は、並列接続されたＩＧＢＴ６及びＭＯＳＦＥＴ７を駆動、すなわちオン駆動、オフ駆動させる。駆動ＩＣ１０が、駆動回路に相当する。駆動ＩＣ１０は、ドライバとも称される。本実施形態では、駆動ＩＣ１０が、インバータ５を構成する各アームに対して個別に設けられている。なお、本実施形態では、駆動回路として駆動ＩＣ１０を採用しているが、ＩＣ（１チップ）に限定されるものではない。
　（スイッチング素子の特性）
　図２は、駆動ＩＣ１０の駆動対象となるスイッチング素子のＩ－Ｖ特性を示している。図２の横軸Ｖは主電極間の電圧を示し、縦軸Ｉは主電極間を流れる電流、すなわち主電流を示している。電圧Ｖは、ＩＧＢＴ６においてコレクタ電圧Ｖｃｅ、ＭＯＳＦＥＴ７においてドレイン電圧Ｖｄｓである。電圧Ｖは、オン電圧とも称される。図２中の破線は、Ｓｉ－ＩＧＢＴのＩ－Ｖ特性を示している。実線は、ＳｉＣ－ＭＯＳＦＥＴのＩ－Ｖ特性を示している。
　図２に示すように、小電流域では、ＳｉＣ－ＭＯＳＦＥＴのほうがＳｉ－ＩＧＢＴよりも電圧Ｖが低く、損失特性が良い。一方、大電流域では、Ｓｉ－ＩＧＢＴのほうがＳｉＣ－ＭＯＳＦＥＴよりも電圧Ｖが低く、損失特性が良い。本実施形態では、小電流域においてＳｉＣ－ＭＯＳＦＥＴのみがオンし、大電流域においてＳｉＣ－ＭＯＳＦＥＴとＳｉ－ＩＧＢＴの両方がオンするように、制御回路９及び駆動ＩＣ１０が、インバータ５を動作させる。並列接続されたスイッチング素子それぞれの損失特性に優れる領域を用いるため、全体として損失を低減することができる。
　図２では、ＳｉＣ－ＭＯＳＦＥＴについて、ゲート電圧Ｖｇｓが異なる２水準を示している。ゲート電圧Ｖｇｓは、ゲート電極とソース電極との間の電圧を示す。高Ｖｇｓは、低Ｖｇｓよりも高い電圧を示す。たとえば低Ｖｇｓが１０Ｖ、高Ｖｇｓが２０Ｖである。
　ＳｉＣ－ＭＯＳＦＥＴは、ゲート電圧Ｖｇｓが高いほど、飽和電流が高くなる特性を有している。このため、印加するゲート電圧Ｖｇｓを高くすると、より高い電流域まで、ＳｉＣ－ＭＯＳＦＥＴによって主電流を流すことができる。すなわち、ＳｉＣ－ＭＯＳＦＥＴによる損失低減効果の範囲を広げることができる。本実施形態の駆動ＩＣ１０は、図２に示す一点鎖線のようなＩ－Ｖ特性を示すように、Ｓｉ－ＩＧＢＴ及びＳｉＣ－ＭＯＳＦＥＴを駆動させる。
　図３において、（ａ）は、Ｓｉ－ＩＧＢＴのターンオン時に関する状態を、（ｂ）はＳｉ－ＩＧＢＴのターンオン時の信号波形を示している。Ｖｇｅはゲート電極６ｇとエミッタ電極６ｅとの間のゲート電圧を示す。Ｉｃｅは、コレクタ電極６ｃとエミッタ電極６ｅとの間を流れるコレクタ電流を示し、Ｖｃｅはコレクタ電極６ｃとエミッタ電極６ｅとの間のコレクタ電圧を示している。Ｖｓｅは、電流センス用のセンス端子６ｓｔとエミッタ電極６ｅとの間のセンス電圧を示している。センス電圧Ｖｓｅは、コレクタ電流Ｉｃｅに比例した電圧である。このセンス電圧Ｖｓｅが、電流相関値に相当する。
　図４において、（ａ）は、ＳｉＣ－ＭＯＳＦＥＴのターンオン時に関する状態を、（ｂ）はＳｉＣ－ＭＯＳＦＥＴのターンオン時の信号波形を示している。Ｖｇｓはゲート電極７ｇとソース電極７ｓとの間のゲート電圧を示す。Ｉｄｓは、ドレイン電極７ｄとソース電極７ｓとの間を流れるドレイン電流を示し、Ｖｄｓはドレイン電極７ｄとソース電極７ｓとの間のドレイン電圧を示している。Ｖｓｅは、電流センス用のセンス端子７ｓｔとソース電極７ｓとの間のセンス電圧を示している。センス電圧Ｖｓｅは、ドレイン電流Ｉｄｓに比例した電圧である。このセンス電圧Ｖｓｅも、電流相関値に相当する。
　図３の（ａ）及び図４の（ａ）に示すように、ＩＧＢＴ６及びＭＯＳＦＥＴ７は、他アームの短絡による過電流から自身を保護するために、電流センス用のセンス端子６ｓｔ，７ｓｔをそれぞれ有している。センス電圧Ｖｓｅは、ターンオンの立ち上がり開始時において、電圧が持ち上がる特性を有している。センス電圧Ｖｓｅは、リカバリ電流発生時、及び、ミラー期間中において、電圧が持ち上がる。このように、少なくともミラー期間において、センス電圧Ｖｓｅが持ち上がる。
　ミラー期間Ｔｍ１，Ｔｍ２は、ゲート電圧Ｖｇｅ，Ｖｇｓがフラットとなる期間である。ＩＧＢＴ６のミラー期間Ｔｍ１は、ゲート電極６ｇの充電中、具体的には、ゲート電極６ｇとコレクタ電極６ｃとの間の容量Ｃｇｃ、及び、コレクタ電極６ｃとエミッタ電極６ｅとの間の容量Ｃｃｅの充電中に発生する。なお、図３の（ａ）において、符号Ｃｇｅは、ゲート電極６ｇとエミッタ電極６ｅとの間の容量を示している。
　ＭＯＳＦＥＴ７のミラー期間Ｔｍ２は、ゲート電極７ｇの充電中、具体的には、ゲート電極７ｇとドレイン電極７ｄとの間の容量Ｃｇｄ、及び、主電極であるドレイン電極７ｄとソース電極７ｓとの間の容量Ｃｄｓの充電中に発生する。なお、図４の（ａ）において、符号Ｃｇｓは、ゲート電極７ｇとソース電極７ｓとの間の容量を示している。ミラー期間Ｔｍ１，Ｔｍ２に関する容量Ｃｇｃ，Ｃｃｅ，Ｃｇｄ，Ｃｄｓは、少なくとも寄生容量によって構成されている。本実施形態では、寄生容量のみによって構成されている。
　図５及び図６を用いて、ゲート電極の充電とミラー期間について詳細に説明する。ここでは、ＩＧＢＴ６について説明するが、ＭＯＳＦＥＴ７についても同様である。たとえば、図５に示す期間Ｔａが、図６の（ａ）に対応する。
　図５に示す期間Ｔａは、駆動開始前の期間である。期間Ｔａでは、図６の（ａ）に示すように、ゲート電極６ｇへ駆動電流（充電電流）は流れていない。
　図５に示す期間Ｔｂは、充電開始直後であり、ＩＧＢＴ６がオフ状態の期間である。充電開始により、ゲート電圧Ｖｇｅが上昇するも、コレクタ電極６ｃのほうがゲート電極６ｇより電位が高いため、図６の（ｂ）に示すように、容量Ｃｇｅのみ充電される。容量Ｃｇｅ、換言すればゲート電極と低電位側の主電極との間の容量を、入力容量とも称する。
　図５に示す期間Ｔｃは、ＩＧＢＴ６がオン状態となった期間である。オンにより、コレクタ電極６ｃのほうがゲート電極６ｇより電位が低くなるため、図６の（ｃ）に示すように、容量Ｃｇｃ及び容量Ｃｃｅも充電される。容量Ｃｇｃ，Ｃｃｅに、ゲート閾値電圧分の電荷が充電されるまでは、ゲート閾値付近の電圧が維持される。よって、期間Ｔｃにおいて、ゲート電圧Ｖｇｅがフラットとなる。この期間Ｔｃが、ミラー期間Ｔｍ１に相当する。なお、容量Ｃｇｃ、換言すればゲート電極と高電位側の主電極との間の容量を、帰還容量とも称する。容量Ｃｃｅ、換言すれば主電極間の容量を出力容量とも称する。
　図５に示す期間Ｔｄは、ゲート閾値電圧分の電荷が充電されてから、駆動ＩＣ１０の出力電圧に至るまでの期間である。図６の（ｄ）に示すように、充電が継続され、ゲート電圧Ｖｇｅが上昇する。
　図５に示す期間Ｔｅは、充電が完了した期間である。駆動ＩＣ１０の出力電圧まで充電が完了すると、図６の（ｅ）に示すように、駆動電流はなくなる。
　ここで、ミラー期間は、同じ基板から構成されたＩＧＢＴとＭＯＳＦＥＴでも異なる。特に本実施形態では、コスト低減のため、ＭＯＳＦＥＴ７の形成されるＳｉＣ基板のチップ面積を、ＩＧＢＴ６の形成されるＳｉ基板よりも小さくしている。一般的に、チップサイズを小さくすると放熱面積が減るため発熱に対して厳しくなるが、ＳｉＣはＳｉよりも熱定格が高い特性を有するため、チップサイズを小さくすることができる。
　このように、ＳｉＣのチップサイズが小さいため、ＳｉＣのほうがＳｉよりも寄生容量が小さい。このため、ＳｉＣのほうが容量の充電にかかる時間が短い。このようなＳｉ，ＳｉＣの特性が大きく反映されて、ＳｉＣ－ＭＯＳＦＥＴとＳｉ－ＩＧＢＴとのミラー期間Ｔｍ１，Ｔｍ２が異なっている。具体的には、ＳｉＣ－ＭＯＳＦＥＴのミラー期間Ｔｍ２がＳｉ－ＩＧＢＴのミラー期間Ｔｍ１よりも短くされている。さらに、ミラー期間Ｔｍ２を含むＭＯＳＦＥＴ側のセンス電圧Ｖｓｅの持ち上がり期間が、ミラー期間Ｔｍ１を含むＩＧＢＴ側のセンス電圧Ｖｓｅの持ち上がり期間よりも短くなっている。
　（短絡、短絡エネルギ、及び短絡耐量）
　ＩＧＢＴ６及びＭＯＳＦＥＴ７が並列接続されてなるアーム５ｂは、上記したように上下アーム回路５ａを構成する。上下アーム回路５ａの場合、１つのアーム５ｂのスイッチング素子に短絡が生じると、他の１つのアーム５ｂに、そのオンタイミングにおいて大電流が流れてしまう。
　図７は、上下アーム回路の参考例を示している。図７では、便宜上、ＭＯＳＦＥＴを省略して図示している。参考例では、本実施形態の関連する要素の符号に対し、末尾にｒを付与している。図７では、下アーム側のＩＧＢＴの信号波形を示している。
　上下アーム回路５ａｒのうち、上アームに時刻ｔ１０で短絡が発生している。短絡発生後、時刻ｔ１１で下アームの駆動指令がオフからオンに切り替わる。これにより、ゲート電圧Ｖｇｅが立ち上がり、コレクタ電流Ｉｃｅとして大電流が流れる。コレクタ電流Ｉｃｅは、たとえば正常時において最大電流が数１００Ａ程度であるのに対し、短絡異常時において数１０００Ａ流れる。
　下アーム側において、たとえば上アームで発生した短絡を検出できず、これによりＩＧＢＴ６ｒを強制的にオフ（遮断）できないと、コレクタ電流Ｉｃｅとして一点鎖線に示すように大電流が流れ続ける。すなわち、短絡エネルギも一点鎖線で示すように大きくなる。短絡エネルギとは、他のアーム５ｂｒに短絡が生じた状態で駆動開始してから遮断するまでの期間に、コレクタ電圧Ｖｃｅとコレクタ電流Ｉｃｅとの積を時間で積分したものである。なお、ＭＯＳＦＥＴの場合、ドレイン電圧Ｖｄｓとドレイン電流Ｉｄｓとの積を時間で積分したものとなる。
　大電流が流れ続け、時刻ｔ１２で、短絡エネルギが下アーム側のＩＧＢＴ６ｒ（Ｓｉ－ＩＧＢＴ）の短絡耐量を超えると、下アーム側のＩＧＢＴ６ｒも故障してしまう。このように、上下アーム回路５ａｒでは、１つのアーム５ｂｒに短絡が生じると、他の１つのアーム５ｂｒがとも連れで故障する虞がある。本実施形態の駆動ＩＣ１０は、以下に示すように、とも連れ故障を抑制する構成となっている。
　（駆動ＩＣ詳細）
　図８に示すように、本実施形態の駆動ＩＣ１０は、ＩＧＢＴ６（Ｓｉ－ＩＧＢＴ）を駆動させるＩＧＢＴ駆動部２０と、ＭＯＳＦＥＴ７（ＳｉＣ－ＭＯＳＦＥＴ）を駆動させるＭＯＳ駆動部３０を有している。
　ＩＧＢＴ駆動部２０は、通常スイッチング動作をさせる通常駆動回路として、オン駆動部２１と、オフ駆動部２２を有している。本実施形態では、オン駆動部２１としてｐチャネル型のＭＯＳＦＥＴを採用し、オフ駆動部２２としてｎチャネル型のＭＯＳＦＥＴを採用している。オン駆動部２１及びオフ駆動部２２は、電源とグランド（ＧＮＤ）との間で直列に接続されている。
　オン駆動部２１及びオフ駆動部２２の接続点２３とオン駆動部２１との間には抵抗２４が設けられ、接続点２３とオフ駆動部２２との間には抵抗２５が設けられている。オン駆動部２１のドレイン電極は、抵抗２４、及び接続点２３を介して、ＩＧＢＴ６のゲート電極６ｇに接続されている。オフ駆動部２２のドレイン電極は、抵抗２５、及び接続点２３を介して、ＩＧＢＴ６のゲート電極６ｇに接続されている。
　たとえば駆動指令（ＰＷＭ信号）がＬレベルにおいて、オン駆動部２１がオン、オフ駆動部２２がオフとなる。これにより、電源からゲート電極６ｇに駆動電流（充電電流）が流れてゲート電極６ｇが充電され、ＩＧＢＴ６がオンされる。一方、駆動指令がＨレベルにおいて、オン駆動部２１がオフ、オフ駆動部２２がオンとなる。これにより、ゲート電極６ｇの電荷がグランドに引き抜かれ、ＩＧＢＴ６がオフされる。
　ＩＧＢＴ駆動部２０は、さらに短絡保護回路として、コンパレータ２６と、遮断部２７を有している。
　コンパレータ２６は、ＩＧＢＴ６のセンス端子６ｓｔにより検出されるセンス電圧Ｖｓｅと、短絡保護用の閾値電圧Ｖｔｈとを比較し、比較結果を遮断部２７に出力する。すなわち、コンパレータ２６は、上下アーム回路５ａを構成する他のアーム５ｂに発生した短絡異常を検出する。コンパレータ２６が比較部に相当し、閾値電圧Ｖｔｈが閾値に相当する。コンパレータ２６は、たとえば、センス電圧Ｖｓｅが閾値電圧Ｖｔｈ以下においてＨレベルの信号を出力し、センス電圧Ｖｓｅが閾値電圧を超えるとＬレベルの信号を出力する。
　遮断部２７は、フィルタ２７ａと、ソフト遮断部２７ｂを有している。ソフト遮断部２７ｂは、短絡異常が確定したときにＩＧＢＴ６を強制的にオフ（遮断）させる。本実施形態では、ソフト遮断部２７ｂとして、ｎチャネル型のＭＯＳＦＥＴを採用している。
　フィルタ２７ａは、コンパレータ２６により短絡異常が検出されても、直ぐにソフト遮断部２７ｂによってＩＧＢＴ６がオフされないように、所定のフィルタ期間を設定する。フィルタ２７ａは、タイマカウンタによって構成されている。なお、タイマカウンタ以外にも、ＲＣフィルタなどを採用することもできる。
　図９は、通常スイッチング動作時の信号波形を示している。図９は、ＩＧＢＴ６のターンオン時の信号波形を示している。通常スイッチング動作時にも、ミラー期間Ｔｍ１においてセンス電圧Ｖｓｅの持ち上がりが発生する。センス電圧Ｖｓｅの持ち上がりとは、閾値電圧Ｖｔｈよりも高い電圧を示す状態である。
　フィルタ２７ａは、センス電圧Ｖｓｅの持ち上がりによる通常スイッチング動作時の短絡誤検出を防ぐために、所定のフィルタ期間Ｔｆ１を設定する。フィルタ期間Ｔｆ１は、ＩＧＢＴ６のオン開始の時刻ｔ２０から時刻ｔ２１までの期間である。フィルタ期間Ｔｆ１は、ミラー期間Ｔｍ１を含む持ち上がり期間よりも長く設定されている。オン開始直後においてセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを超えるが、フィルタ期間Ｔｆ１内であるため、短絡異常を誤検出することはない。短絡異常が生じていなければ、フィルタ期間Ｔｆ１が終了した時点で、センス電圧Ｖｓｅは閾値電圧Ｖｔｈ以下になる。よって、ＩＧＢＴ６を通常駆動させることができる。
　図１０は、短絡異常時の信号波形を示している。図１０も、ＩＧＢＴ６の信号波形を示している。短絡異常時には、コレクタ電流Ｉｃｅとして大電流が流れる。このため、センス電圧Ｖｓｅは、閾値電圧Ｖｔｈよりも高い値を示す。フィルタ期間Ｔｆ１が終了した時点で、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回っていると、短絡異常が確定し、フィルタ２７ａの出力によりソフト遮断部２７ｂがオンされる。フィルタ２７ａは、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回る状態が、フィルタ期間Ｔｆ１の終了後も続くと、短絡異常であることを確定し、Ｈレベルの信号を出力する。
　ソフト遮断部２７ｂがオンされると、ゲート電極６ｇの電荷が、抵抗２７ｃ及びソフト遮断部２７ｂを介してグランドに引き抜かれ、ＩＧＢＴ６がオフされる。たとえば抵抗２５よりも抵抗２７ｃのほうが抵抗値が高いため、ソフト遮断部２７ｂによる遮断速度は、オフ駆動部２２の遮断速度よりも緩やかである。緩やかな遮断により、サージ電圧を低減することができる。
　ＭＯＳ駆動部３０も、ＩＧＢＴ駆動部２０と同様に構成されている。ＭＯＳ駆動部３０は、通常スイッチング動作をさせる通常駆動回路として、オン駆動部３１と、オフ駆動部３２を有している。本実施形態では、オン駆動部３１としてｐチャネル型のＭＯＳＦＥＴを採用し、オフ駆動部３２としてｎチャネル型のＭＯＳＦＥＴを採用している。オン駆動部３１及びオフ駆動部３２は、電源とグランドとの間で直列に接続されている。
　オン駆動部３１及びオフ駆動部３２の接続点３３とオン駆動部３１との間には抵抗３４が設けられ、接続点３３とオフ駆動部３２との間には抵抗３５が設けられている。オン駆動部３１のドレイン電極は、抵抗３４、及び接続点３３を介して、ＭＯＳＦＥＴ７のゲート電極７ｇに接続されている。オフ駆動部３２のドレイン電極は、抵抗３５、及び接続点３３を介して、ＭＯＳＦＥＴ７のゲート電極７ｇに接続されている。
　たとえば駆動指令（ＰＷＭ信号）がＬレベルにおいて、オン駆動部３１がオン、オフ駆動部３２がオフとなる。これにより、電源からゲート電極７ｇに駆動電流（充電電流）が流れてゲート電極７ｇが充電され、ＭＯＳＦＥＴ７がオンされる。一方、駆動指令がＨレベルにおいて、オン駆動部３１がオフ、オフ駆動部３２がオンとなる。これにより、ゲート電極７ｇの電荷がグランドに引き抜かれ、ＭＯＳＦＥＴ７がオフされる。
　ＭＯＳ駆動部３０は、さらに短絡保護回路として、コンパレータ３６と、遮断部３７を有している。
　コンパレータ３６は、ＭＯＳＦＥＴ７のセンス端子７ｓｔにより検出されるセンス電圧Ｖｓｅと、短絡保護用の閾値電圧Ｖｔｈとを比較し、比較結果を遮断部３７に出力する。すなわち、コンパレータ３６は、上下アーム回路５ａを構成する他のアーム５ｂに発生した短絡異常を検出する。コンパレータ３６が比較部に相当し、閾値電圧Ｖｔｈが閾値に相当する。コンパレータ３６は、たとえば、センス電圧Ｖｓｅが閾値電圧Ｖｔｈ以下においてＨレベルの信号を出力し、センス電圧Ｖｓｅが閾値電圧を超えるとＬレベルの信号を出力する。
　遮断部３７は、フィルタ３７ａと、ソフト遮断部３７ｂを有している。ソフト遮断部３７ｂは、短絡異常が検出されたときにＭＯＳＦＥＴ６を強制的にオフさせる。本実施形態では、ソフト遮断部３７ｂとして、ｎチャネル型のＭＯＳＦＥＴを採用している。
　フィルタ３７ａは、コンパレータ３６により短絡異常が検出されても、直ぐにソフト遮断部３７ｂによってＭＯＳＦＥＴ７がオフされないように、所定のフィルタ期間を設定する。フィルタ３７ａは、タイマカウンタによって構成されている。なお、タイマカウンタ以外にも、ＲＣフィルタなどを採用することもできる。
　フィルタ３７ａは、センス電圧Ｖｓｅの持ち上がりによる通常スイッチング動作時の短絡誤検出を防ぐために、図示しないフィルタ期間Ｔｆ２を設定する。フィルタ期間Ｔｆ２は、ＭＯＳＦＥＴ７のオン開始から所定の期間である。フィルタ期間Ｔｆ２は、ミラー期間Ｔｍ２を含む持ち上がり期間よりも長く設定されている。オン開始直後においてセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを超えるが、フィルタ期間Ｔｆ２内であるため、短絡異常を誤検出することはない。短絡異常が生じていなければ、フィルタ期間Ｔｆ２が終了した時点で、センス電圧Ｖｓｅは閾値電圧Ｖｔｈ以下になる。よって、ＭＯＳＦＥＴ７を通常駆動させることができる。
　一方、短絡異常時には、ドレイン電流Ｉｄｓとして大電流が流れる。このため、センス電圧Ｖｓｅは、閾値電圧Ｖｔｈよりも高い値を示す。フィルタ３７ａは、センス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回る状態が、フィルタ期間Ｔｆ２の終了後も続くと、短絡異常であることを確定し、Ｈレベルの信号を出力する。これにより、ソフト遮断部３７ｂがオンされる。
　ソフト遮断部３７ｂがオンされると、ゲート電極７ｇの電荷が、抵抗３７ｃ及びソフト遮断部３７ｂを介してグランドに引き抜かれ、ＭＯＳＦＥＴ７がオフされる。たとえば抵抗３５よりも抵抗３７ｃのほうが抵抗値が高いため、ソフト遮断部３７ｂによる遮断速度は、オフ駆動部３２の遮断速度よりも緩やかである。緩やかな遮断により、サージ電圧を低減することができる。遮断部２７，３７が、遮断部に相当する。
　本実施形態では、並列接続されたＩＧＢＴ６とＭＯＳＦＥＴ７とで、ミラー期間Ｔｍ１，Ｔｍ２の長さが異なっている。そして、フィルタ期間Ｔｆ１，Ｔｆ２は、ミラー期間Ｔｍ１，Ｔｍ２の長さに応じて設定されている。具体的には、図３の（ｂ）及び図４の（ｂ）に示すように、短いミラー期間Ｔｍ２を有するＭＯＳＦＥＴ７側のフィルタ期間Ｔｆ２が、長いミラー期間Ｔｍ１を有するＩＧＢＴ６側のフィルタ期間Ｔｆ１よりも短くされている。このように、ミラー期間が短いほど、フィルタ期間が短くされている。
　ＭＯＳＦＥＴ７のミラー期間Ｔｍ２は、ＩＧＢＴ６のミラー期間Ｔｍ１よりも短いため、フィルタ期間Ｔｆ２を短くしても、通常スイッチング動作時において、センス電圧Ｖｓｅがフィルタ期間Ｔｆ２内に閾値電圧Ｖｔｈ以下になる。したがって、短絡の誤検出を抑制することができる。一方、長いミラー期間Ｔｍ１を有するＩＧＢＴ６については、フィルタ期間Ｔｆ１がフィルタ期間Ｔｆ２より長いため、短絡の誤検出を抑制することができる。
　また、フィルタ期間Ｔｆ２を短くすることで、他のアーム５ｂに短絡が生じたときに、短いミラー期間Ｔｍ２のＭＯＳＦＥＴ７を早くオフさせることができる。これにより、短絡エネルギを小さくすることができる。したがって、短絡エネルギが短絡耐量を超え、ＭＯＳＦＥＴ７が破損するのを抑制することができる。
　以上より、本実施形態の駆動ＩＣ１０によれば、並列接続されたＩＧＢＴ６及びＭＯＳＦＥＴ７を適切に短絡保護することができる。
　本実施形態では、ゲート電極と高電位側の主電極との間の容量及び主電極間の容量が小さいほど、フィルタ期間が短くされている。具体的には、図８に示すように、ＩＧＢＴ６の容量Ｃｇｃ，Ｃｃｅの和Ｃ１よりも、ＭＯＳＦＥＴ７の容量Ｃｇｄ，Ｃｄｓの和Ｃ２ほうが小さくされている。そして、容量Ｃ２＜容量Ｃ１によって、フィルタ期間Ｔｆ２のほうがフィルタ期間Ｔｆ１よりも短くされている。スイッチング素子の容量が小さいほどミラー期間が短いため、上記した効果を奏することができる。
　本実施形態では、ＩＧＢＴ６がＳｉ基板に形成され、ＭＯＳＦＥＴ７がＳｉＣ基板に形成されている。そして、ＳｉＣ－ＭＯＳＦＥＴのフィルタ期間Ｔｆ２が、Ｓｉ－ＩＧＢＴのフィルタ期間Ｔｆ１よりも短くされている。上記したように、ＳｉＣは、Ｓｉに較べて寄生容量が小さく、これにより容量の充電にかかる時間が短い。したがって、ＳｉＣ側のフィルタ期間Ｔｆ２を短くしても、短絡の誤検出を抑制することができる。一方、Ｓｉ側については、フィルタ期間Ｔｆ１が長いため、短絡の誤検出を抑制することができる。
　また、図１１に示すように、ＳｉとＳｉＣでは短絡耐量が異なる。たとえばＳｉＣのチップサイズがＳｉよりも小さいため、ＳｉＣのほうが短絡耐量が小さい。図１１に示す破線位置が、Ｓｉ、ＳｉＣの短絡耐量を示している。短絡耐量が小さいＳｉＣ側のフィルタ期間Ｔｆ２を短くするため、短絡エネルギを小さくして、これにより短絡耐量を超えるのを抑制することができる。また、Ｓｉは、短絡耐量がＳｉＣよりも大きいため、フィルタ期間Ｔｆ１を長くしても、短絡エネルギが短絡耐量を超えるのを抑制することができる。
　本実施形態では、寄生容量のみによって、ＭＯＳＦＥＴ７の容量Ｃｇｄ，Ｃｄｓ、ＩＧＢＴ６の容量Ｃｇｃ，Ｃｃｅが構成される例を示したが、これに限定されない。寄生容量を模擬して電極間に接続された容量、たとえば外付けの容量を含んでもよい。
　ソフト遮断部２７ｂをオフ駆動部２２とを別に設ける例を示したが、共用とすることもできる。たとえばＯＲゲートに対して制御回路９からの駆動指令とフィルタ２７ａからの出力が入力され、共用のスイッチング素子のゲート電極に出力する構成としてもよい。ソフト遮断部３７ｂとオフ駆動部３２についても同様である。
　（第２実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
　図１２に示すように、本実施形態では、ゲート電極６ｇ，７ｇを充電する駆動電流Ｉ１，Ｉ２に応じて、フィルタ期間Ｔｆ１，Ｔｆ２が設定されている。駆動電流が大きいほうが、対応するゲート電極が早く充電される。すなわち、駆動電流が大きいほど、ミラー期間が短くなる。
　具体的には、オン駆動部３１側の駆動電流Ｉ２を、オン駆動部２１側の駆動電流Ｉ１よりも大きくしている。オン駆動部２１，３１には、互いにほぼ等しい駆動電圧（電源電圧）が供給される。抵抗２４の抵抗値Ｒ１と抵抗３４の抵抗値Ｒ２を異ならせる、具体的には、抵抗値Ｒ２を抵抗値Ｒ１よりも小さくすることで、駆動電流Ｉ２を駆動電流Ｉ１よりも大きくしている。そして、駆動電流Ｉ２が流れるＭＯＳＦＥＴ７側のフィルタ期間Ｔｆ２が、駆動電流Ｉ１が流れるＩＧＢＴ６側のフィルタ期間Ｔｆ１よりも短くされている。それ以外の構成は、先行実施形態と同じである。
　ＭＯＳＦＥＴ７のゲート電極７ｇには、駆動電流Ｉ１よりも大きい駆動電流Ｉ２が供給されるため、ミラー期間Ｔｍ２は、ＩＧＢＴ６のミラー期間Ｔｍ１よりも短くなる。したがって、ＭＯＳＦＥＴ７側のフィルタ期間Ｔｆ２を短くしても、短絡の誤検出を抑制することができる。
　また、フィルタ期間Ｔｆ２を短くすることで、他のアーム５ｂに短絡が生じたときに、短いミラー期間Ｔｍ２のＭＯＳＦＥＴ７を早くオフさせることができる。これにより、短絡エネルギを小さくすることができる。したがって、短絡エネルギが短絡耐量を超え、ＭＯＳＦＥＴ７が破損するのを抑制することができる。
　なお、駆動電圧により、駆動電流Ｉ１，Ｉ２を異ならせてもよい。具体的には、オン駆動部３１に供給する駆動電圧を、オン駆動部２１に供給する駆動電圧よりも高くすることで、駆動電流Ｉ２を駆動電流Ｉ１より大きくしてもよい。駆動電圧及び抵抗値の組み合わせにより、駆動電流Ｉ１，Ｉ２を異ならせてもよい。
　並列接続されるスイッチング素子が同じ構成、換言すれば容量Ｃ１，Ｃ２が互いにほぼ等しい構成に、本実施形態に示した構成を組み合わせてもよい。
　（第３実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
　本実施形態では、ＩＧＢＴ６がＳｉ基板に形成され、ＭＯＳＦＥＴ７がＳｉＣ基板に形成されている。上記したように、ＳｉＣのほうが、Ｓｉよりも短絡耐量が小さい。駆動ＩＣ１０は、短絡耐量が小さいＳｉＣ－ＭＯＳＦＥＴのほうが、短絡耐量が大きいＳｉ－ＩＧＢＴよりも、短絡異常検出時の遮断速度が速くなるように構成されている。それ以外の構成は、第１実施形態と同じである。
　具体的には、図１３に示すように、遮断部２７の抵抗２７ｃの抵抗値Ｒ３と、遮断部３７の抵抗３７ｃの抵抗値Ｒ４を異ならせている。抵抗値Ｒ４を抵抗値Ｒ３よりも小さくすることで、ＳｉＣ－ＭＯＳＦＥＴの遮断速度をＳｉ－ＩＧＢＴより速めている。
　Ｓｉ－ＩＧＢＴのセンス電圧Ｖｓｅに基づくコンパレータ２６の短絡異常検出タイミングと、ＳｉＣ－ＭＯＳＦＥＴのセンス電圧Ｖｓｅに基づくコンパレータ３６の短絡異常検出タイミングは、ほぼ同じである。また、上記したように、抵抗値Ｒ４が抵抗値Ｒ３よりも小さいため、ゲート電極７ｇのほうが、ゲート電極６ｇよりも電荷を引き抜きやすい。したがって、ＳｉＣ－ＭＯＳＦＥＴを先に遮断させることができる。このように、短絡耐量の小さいスイッチング素子を先に遮断させることができる。これにより、短絡耐量の大きいＳｉ－ＩＧＢＴ側から短絡耐量の小さいＳｉＣ－ＭＯＳＦＥＴ側に主電流が流れ込むことを防止し、ひいてはＳｉＣ－ＭＯＳＦＥＴの短絡エネルギを小さくすることができる。
　本実施形態に示した構成は、第１実施形態に示した構成との組み合わせに限定されない。第２実施形態に示した構成との組み合わせも可能である。
　（第４実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
　本実施形態の駆動ＩＣ１０は、第１実施形態に示した構成に加えて、短絡耐量が小さいスイッチング素子の電流相関値が閾値を上回った後に閾値以下になると、短絡耐量が大きいスイッチング素子をオフさせるように構成されている。
　具体的には、図１４に示すように、遮断部２７が、ＡＮＤゲート２７ｄを有している。ＡＮＤゲート２７ｄには、フィルタ２７ａの出力と、コンパレータ３６の出力が入力される。そして、ＡＮＤゲート２７ｄの出力が、ソフト遮断部２７ｂのゲートに入力される。
　上記したように、コンパレータ２６，３６は、センス電圧Ｖｓｅが閾値電圧Ｖｔｈ以下においてＨレベルの信号を出力し、センス電圧Ｖｓｅが閾値電圧を超えるとＬレベルの信号を出力する。フィルタ２７ａ，３７ａは、センス電圧Ｖｓｅが閾値電圧を上回る状態が、フィルタ期間終了後も続くと、短絡異常であることを確定し、Ｈレベルの信号を出力する。ＡＮＤゲート２７ｄは、フィルタ２７ａ及びコンパレータ３６の出力がともにＨレベルの場合に、Ｈレベルの信号を出力する。これにより、ソフト遮断部２７ｂを構成するＭＯＳＦＥＴがオンし、Ｓｉ－ＩＧＢＴが遮断（オフ）される。
　このように、本実施形態では、短絡耐量が小さいＳｉＣ－ＭＯＳＦＥＴのセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを上回った後に閾値以下になってから、すなわち、コンパレータ３６による短絡異常検出が解除されてから、短絡耐量が大きいＳｉ－ＩＧＢＴの遮断を開始する。したがって、第３実施形態に示した構成よりも確実に、ＳｉＣ－ＭＯＳＦＥＴを先に遮断させることができる。これにより、ＳｉＣ－ＭＯＳＦＥＴの短絡エネルギをさらに小さくすることができる。
　本実施形態では、抵抗３７ｃの抵抗値（Ｒ４）と抵抗２７ｃの抵抗値（Ｒ３）との関係については特に限定されない。たとえば抵抗値Ｒ３，Ｒ４を互いにほぼ等しくすることができる。このように、第３実施形態よりも抵抗値Ｒ４の値を大きくした場合、これによりサージ電圧を低減することができる。
　本実施形態に示した構成は、第１実施形態に示した構成との組み合わせに限定されない。それ以外の先行実施形態である第２実施形態、第３実施形態に示した構成との組み合わせも可能である。
　（第５実施形態）
　本実施形態は、先行実施形態を参照できる。このため、先行実施形態に示した駆動回路１０と共通する部分についての説明は省略する。
　本実施形態では、第１実施形態に示した構成に加えて、遮断部２７，３７は、ＩＧＢＴ６及びＭＯＳＦＥＴ７の少なくとも１つのセンス電圧Ｖｓｅに基づいて他のアーム５ｂの短絡異常を確定すると、ＩＧＢＴ６及びＭＯＳＦＥＴ７のすべてを遮断させる。
　具体的には、図１５に示すように、遮断部が配線部４０を有している。そして、配線部４０により、フィルタ２７ａ，３７ａの出力同士、換言すれば、ソフト遮断部２７ｂ，３７ｂを構成するＭＯＳＦＥＴのゲート電極同士が接続されている。たとえばフィルタ３７ａで短絡異常が確定すると、Ｈレベルの信号がソフト遮断部３７ｂだけでなく、ソフト遮断部２７ｂにも入力される。
　したがって、短いフィルタ期間Ｔｆ２のＭＯＳＦＥＴ７だけでなく、ＩＧＢＴ６も同じタイミングで遮断される。これにより、長いフィルタ期間Ｔｆ１のＩＧＢＴ６についても、短絡エネルギを小さくすることができる。これによれば、最も早い短絡異常の確定に基づいて、すべてのスイッチング素子を遮断するため、すべてのスイッチング素子について短絡エネルギを小さくすることができる。
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　駆動ＩＣ１０による駆動対象は、インバータ５の上下アーム回路５ａを構成するスイッチング素子に限定されない。それ以外の上下アーム回路を構成するスイッチング素子にも適用できる。たとえば、直流電源２から供給される直流電圧を昇圧する昇圧コンバータにおいて、上下アーム回路のスイッチング素子にも適用できる。
　並列接続されるスイッチング素子の構成は、上記したＳｉ－ＩＧＢＴ、ＳｉＣ－ＩＧＢＴの組み合わせに限定されない。並列接続されるスイッチング素子の数も２つに限定されない。並列接続される複数のスイッチング素子について、ミラー期間が互いに異なればよい。

 

Claims (8)

  1. 　上下アーム回路（５ａ）の１つのアーム（５ｂ）を構成し、ミラー期間が互いに異なり、並列接続された複数のスイッチング素子（６，７）を駆動させる駆動回路であって、
    　複数の前記スイッチング素子それぞれに流れる電流に相関する電流相関値と、前記上下アーム回路を構成する他の１つのアームで短絡が生じたことを判定するための閾値とを比較する比較部（２６，３６）と、
    　前記電流相関値が前記閾値を上回る状態が、所定のフィルタ期間の終了後も続くことを条件として、前記条件を満たす前記スイッチング素子をオフさせる遮断部（２７，３７）と、
    を備え、
    　前記フィルタ期間が前記ミラー期間の長さに応じて設定され、前記ミラー期間が短い前記スイッチング素子ほど前記フィルタ期間が短くされている駆動回路。
  2. 　ゲート電極と高電位側の主電極との間の容量及び前記主電極間の容量が小さい前記スイッチング素子ほど、前記フィルタ期間が短くされている請求項１に記載の駆動回路。
  3. 　複数の前記スイッチング素子として、シリコンに形成された第１スイッチング素子と、シリコンカーバイドに形成された第２スイッチング素子を含み、
    　前記第２スイッチング素子の前記フィルタ期間が、前記第１スイッチング素子の前記フィルタ期間よりも短くされている請求項２に記載の駆動回路。
  4. 　前記スイッチング素子をオンさせるために、駆動電流によって前記スイッチング素子のゲート電極を充電するオン駆動部（２１，３１）を前記スイッチング素子ごとに備え、
    　前記駆動電流が大きい前記スイッチング素子ほど、前記フィルタ期間が短くされている請求項１～３いずれか１項に記載の駆動回路。
  5. 　複数の前記スイッチング素子は、互いに短絡耐量が異なり、
    　前記短絡耐量が小さい前記スイッチング素子ほど、前記遮断部による遮断速度が速い請求項１～４いずれか１項に記載の駆動回路。
  6. 　複数の前記スイッチング素子として、シリコンに形成された第１スイッチング素子と、シリコンカーバイドに形成された第２スイッチング素子を含み、
    　前記第２スイッチング素子の遮断速度のほうが、前記第１スイッチング素子の遮断速度よりも速い請求項５に記載の駆動回路。
  7. 　複数の前記スイッチング素子は、互いに短絡耐量が異なり、
    　前記遮断部は、前記短絡耐量が小さい前記スイッチング素子の前記電流相関値が前記閾値を上回った後に前記閾値以下になると、前記短絡耐量が大きい前記スイッチング素子をオフさせる請求項１～６いずれか１項に記載の駆動回路。
  8. 　前記遮断部は、複数の前記スイッチング素子の少なくとも１つについて前記条件が成立すると、複数の前記スイッチング素子のすべてをオフさせる請求項１～４いずれか１項に記載の駆動回路。

     
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