WO2019193789A1 - サンプリング回路および電子機器 - Google Patents

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英一 中本
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to sampling circuits and electronic equipment. Specifically, the present invention relates to a sampling circuit and an electronic device that sample an analog signal.
  • sampling circuits that sample analog signals are used in various devices such as acoustic devices and pressure sensors.
  • a sampling circuit a switched capacitor is proposed in which a pair of switches is connected to one end of a sampling capacitor and these are alternately turned on and off (see, for example, Patent Document 1).
  • an operational amplifier having a filter capacitor connected in parallel may be arranged in front of the switched capacitor for the purpose of amplifying the signal.
  • an analog signal can be sampled and held by turning on and off the switch in synchronization with the sampling clock.
  • the operational amplifier if the voltage at the output terminal of the operational amplifier fluctuates during switching, the amount of charge accumulated in the filter capacitor may fluctuate due to the voltage fluctuation. This fluctuation in charge amount is not due to fluctuations in the input signal, so the waveform of the output signal from the operational amplifier deviates from the ideal waveform obtained by amplifying the input signal, and the signal quality of the output signal is degraded. There is a problem of doing.
  • This technology has been developed in view of such a situation, and aims to improve signal quality in a circuit that samples and amplifies an analog signal.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology is an input-side resistor to which an input signal is input at one end, and the input signal is amplified and amplified from an output terminal.
  • One end is connected to the operational amplifier that outputs as a signal, and the input terminal of the operational amplifier, a filter capacitor for passing a predetermined frequency component of the input signal, and the amplified signal is captured within a predetermined sampling period, A sampling capacitor that holds the amplified signal within a hold period; and the output terminal of the operational amplifier is connected to one end of the sampling capacitor during the sampling period, and the output terminal of the operational amplifier is connected to the sampling capacitor within the hold period.
  • a sampling switch to be disconnected from the one end of the Fill force side resistor separated from said one end of the filter capacitor, the input-side resistance within the hold period is a sampling circuit having a cutoff circuit connected to the one end of the filter capacitor.
  • the input-side resistor includes a first input-side resistor and a second input-side resistor connected in series, and one end of the second input-side resistor is connected to the output terminal of the operational amplifier.
  • One end of the filter capacitor is connected to the inverting input terminal of the operational amplifier, the other end is connected to the output terminal of the operational amplifier, and the cutoff circuit is connected to the first input side within the sampling period.
  • a connection point between the resistor and the second input-side resistor may be disconnected from the one end of the filter capacitor, and the connection point may be connected to the one end of the filter capacitor within the hold period. This brings about the effect that the input signal is inverted and amplified.
  • the first aspect further includes a first output side resistor and a second output side resistor connected in series between the output terminal of the operational amplifier and a predetermined reference terminal, and the first output side A connection point between the resistor and the second output side resistor may be connected to an inverting input terminal of the operational amplifier, and the one end of the filter capacitor may be connected to a non-inverting input terminal of the operational amplifier. This brings about the effect that the input signal is non-inverted and amplified.
  • the input-side resistor includes a first input-side resistor and a second input-side resistor connected in series, and the filter capacitor has one end connected to the non-inverting input terminal of the operational amplifier.
  • a first filter capacitor connected to the output terminal of the operational amplifier; and a second filter capacitor having one end connected to the output terminal of the operational amplifier.
  • the cutoff circuit connects the input-side resistor to the first filter capacitor within the sampling period.
  • a first cutoff switch that is disconnected from the one end and connects the input-side resistance to the one end of the first filter capacitor within the hold period; and the first input-side resistance and the second input-side resistance within the sampling period. Is disconnected from the other end of the second filter capacitor, and the connection point is connected to the second filter capacitor during the hold period.
  • A, and a second blocking switch connected to the other end of the capacitor.
  • an input-side resistor that receives an input signal at one end, an operational amplifier that amplifies the input signal and outputs the amplified signal from an output terminal, and an input terminal of the operational amplifier has one end.
  • a filter capacitor connected to pass a predetermined frequency component of the input signal; a sampling capacitor that captures the amplified signal within a predetermined sampling period; and holds the amplified signal within a predetermined hold period;
  • a sampling switch for connecting the output terminal of the operational amplifier to one end of the sampling capacitor during the sampling period, and disconnecting the output terminal of the operational amplifier from the one end of the sampling capacitor during the hold period; and
  • the input side resistance is connected to the one end of the filter capacitor.
  • Disconnect al it is an electronic device including an interrupting circuit that the input resistor in the hold period is connected to the one end of the filter capacitor, and a control unit for controlling the sampling switch and the blocking circuit. Thereby, the control of the control unit brings about an effect that one end of the filter capacitor is disconnected within the sampling period and the charge amount is held.
  • an integrator that integrates a difference between the amplified signal and the feedback signal and outputs the signal as a quantization target signal, and a quantizer that quantizes the quantization target signal and outputs the signal as a digital signal.
  • a digital-to-analog converter that converts the digital signal into an analog signal and outputs it as the feedback signal, and the sampling switch connects the output terminal to one end of the sampling capacitor within the sampling period, A first sampling switch that disconnects the output terminal from the one end of the sampling capacitor within the hold period; and a digital-to-analog converter that is disconnected from the one end of the sampling capacitor during the sampling period; Sampling the analog converter And a second sampling switch connected to the one end of the capacitor, the sampling capacitor, the difference may be output to the integrator. This brings about the effect that delta-sigma modulation is performed.
  • the feedback signal is updated based on a comparison result between the amplified signal and the feedback signal and a digital signal is generated, and the feedback according to the control of the successive approximation control circuit.
  • a digital-to-analog converter that generates and outputs a signal, and the sampling switch connects the output terminal to one end of the sampling capacitor within the sampling period, and the output terminal within the hold period.
  • a first sampling switch that disconnects from the one end of the sampling capacitor; and the digital-to-analog converter is disconnected from the one end of the sampling capacitor within the sampling period; and the digital-to-analog converter is disconnected from the one end of the sampling capacitor within the hold period.
  • Connect to And a second sampling switch, the sampling capacitor, the comparison result may be output to the successive approximation control circuit. This brings about the effect that the successive approximation control is performed.
  • control unit supplies a first sampling clock signal indicating either the sampling period or the hold period to the sampling switch, and outputs a signal obtained by inverting the first sampling clock signal.
  • control unit outputs a first sampling clock signal indicating either the sampling period or the hold period to the sampling switch, and sets a period not overlapping the sampling period to the input side.
  • a signal indicated as a period for disconnecting the resistor may be supplied to the cutoff circuit as the second sampling clock signal. This brings about the effect that switching is performed by the first sampling clock signal and the second sampling clock signal that do not overlap each other.
  • ADC Analog
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment of the present technology.
  • the electronic device 100 is a device that samples an analog signal, and includes an analog signal generation unit 110, a sampling circuit 200, an ADC 120, a sampling control unit 130, and a digital signal processing unit 150.
  • an acoustic device or a measuring device provided with a pressure sensor or a position sensor is assumed.
  • the analog signal generator 110 generates an analog voltage signal as an analog signal AIN.
  • the analog signal generation unit 110 for example, a microphone that converts sound into an analog electric signal is assumed.
  • the analog signal generation unit 110 supplies the generated analog signal AIN to the sampling circuit 200 via the signal line 119.
  • the sampling circuit 200 amplifies and samples the analog signal AIN according to the sampling clock signals P1 and P2.
  • the sampling circuit 200 supplies the sampled analog signal to the ADC 120 via the signal line 209 as the sampling signal SMP.
  • the ADC 120 converts the sampling signal SMP into a digital signal DOUT.
  • the ADC 120 supplies the digital signal DOUT to the digital signal processing unit 150 via the signal line 129.
  • the sampling control unit 130 controls the sampling timing of the sampling circuit 200.
  • the sampling control unit 130 generates two clock signals whose phases are different from each other by 180 degrees, and supplies them as sampling clock signals P1 and P2 to the sampling circuit 200 via the signal line 139.
  • the sampling control unit 130 is an example of a control unit described in the claims.
  • the digital signal processing unit 150 performs predetermined signal processing on the digital signal DOUT.
  • the digital signal processing unit 150 executes signal processing such as compression processing for compressing data and format conversion processing as necessary.
  • FIG. 2 is a block diagram illustrating a configuration example of the sampling control unit 130 according to the first embodiment of the present technology.
  • the sampling control unit 130 includes a clock signal generation unit 131 and inverters 132 and 133.
  • the clock signal generation unit 131 generates a clock signal CLK having a predetermined sampling frequency.
  • the clock signal generation unit 131 supplies the clock signal CLK to the inverter 132.
  • the inverter 132 inverts the clock signal CLK.
  • the inverter 132 supplies the inverted signal to the sampling circuit 200 and the inverter 133 as the sampling clock signal P2.
  • the inverter 133 inverts the sampling clock signal P2.
  • the inverter 133 supplies the inverted signal to the sampling circuit 200 as the sampling clock signal P1.
  • FIG. 3 is a diagram illustrating an example of waveforms of the sampling clock signals P1 and P2 according to the first embodiment of the present technology.
  • the sampling clock signals P1 and P2 are 180 degrees out of phase with each other. That is, the sampling clock signal P2 is at a low level when the sampling clock signal P1 is at a high level, and the sampling clock signal P2 is at a high level when the sampling clock signal P1 is at a low level.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the sampling circuit 200 according to the first embodiment of the present technology.
  • the sampling circuit 200 includes a preamplifier 210 and a switched capacitor circuit 250.
  • the preamplifier 210 inverts and amplifies the analog signal AIN (that is, a voltage signal).
  • the preamplifier 210 includes resistors 211 and 212, a filter capacitor 213, a cutoff switch 214, and an operational amplifier 215.
  • the analog signal AIN from the analog signal generation unit 110 is input to one end of the resistor 211.
  • the resistors 211 and 212 are connected in series between the analog signal generation unit 110 and the output terminal of the operational amplifier 215.
  • the resistor 211 is an example of a first input-side resistor described in the claims
  • the resistor 212 is an example of a second input-side resistor described in the claims.
  • the filter capacitor 213 is a capacitor for passing a predetermined frequency component of the analog signal AIN. Both ends of the filter capacitor 213 are connected to the inverting input terminal ( ⁇ ) of the operational amplifier 215 and the output terminal of the operational amplifier 215.
  • the cutoff switch 214 opens and closes a path between the connection point of the resistors 211 and 212 and the inverting input terminal of the operational amplifier 215 (that is, one end of the filter capacitor 213) according to the sampling clock signal P2. For example, when the sampling clock signal P2 is at a high level, the cutoff switch 214 shifts to a closed state and connects one end of the filter capacitor 213 to a connection point between the resistors 211 and 212. On the other hand, when the sampling clock signal P2 is at a low level, the cutoff switch 214 shifts to an open state and disconnects one end of the filter capacitor 213 from the connection point of the resistors 211 and 212.
  • the cutoff switch 214 is an example of a cutoff circuit described in the claims.
  • the operational amplifier 215 inverts and amplifies the signal input to the inverting input terminal ( ⁇ ).
  • the non-inverting input terminal (+) of the operational amplifier 215 is connected to a predetermined reference terminal (such as a ground terminal).
  • the circuit including the resistors 211 and 212 and the operational amplifier 215 functions as an inverting amplifier circuit that inverts and amplifies the analog signal AIN.
  • the signal after inversion amplification is input to the switched capacitor circuit 250 as an amplified signal AMP.
  • R 1 is the resistance value of the resistor 211
  • R 2 is the resistance value of the resistor 212.
  • the unit of these resistance values is, for example, ohm ( ⁇ ).
  • a circuit including the resistor 212 and the filter capacitor 213 functions as a low-pass filter that allows components having a frequency lower than a predetermined cutoff frequency to pass.
  • C f is the capacitance value of the filter capacitor 213, and its unit is, for example, farad (F).
  • the unit of the cutoff frequency fc is hertz (Hz), for example.
  • the cutoff frequency fc is set to a value sufficiently lower than the sampling frequency of the sampling clock signal P1.
  • the filter capacitor 213 also contributes to the reduction of output impedance in the high frequency band of the preamplifier 210.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the switched capacitor circuit 250 according to the first embodiment of the present technology.
  • the switched capacitor circuit 250 includes sampling switches 251, 252, 254, and 255, a sampling capacitor 253, an operational amplifier 257, and a filter capacitor 256.
  • Sampling switch 251 opens and closes a path between one end on the input side of sampling capacitor 253 and preamplifier 210 in accordance with sampling clock signal P1. For example, the sampling switch 251 shifts to a closed state when the sampling clock signal P ⁇ b> 1 is at a high level, and connects the output terminal of the preamplifier 210 to one end of the sampling capacitor 253. As a result, the amplified signal AMP is taken into the sampling capacitor 253.
  • a period in which the sampling clock signal P1 is at a high level is referred to as a “sampling period”.
  • the sampling switch 251 shifts to an open state and disconnects the output terminal of the preamplifier 210 from one end of the sampling capacitor 253. Thereby, the sampled signal (amplified signal AMP) is held in the sampling capacitor 253.
  • a period in which the sampling clock signal P1 is at a high level is referred to as a “hold period”.
  • the sampling switch 252 opens and closes a path between one end on the input side of the sampling capacitor 253 and a predetermined reference terminal (such as a ground terminal) according to the sampling clock signal P2. For example, the sampling switch 252 shifts to a closed state when the sampling clock signal P2 is at a high level, and connects one end of the sampling capacitor 253 to the reference terminal. On the other hand, when the sampling clock signal P2 is at a low level, the sampling switch 252 shifts to an open state and disconnects one end of the sampling capacitor 253 from the reference terminal.
  • a predetermined reference terminal such as a ground terminal
  • the sampling capacitor 253 takes in the amplified signal AMP within a period during which the sampling clock signal P1 is at a high level (that is, a sampling period) and holds the amplified signal AMP within a period during which the sampling clock signal P1 is at a low level (that is, a hold period). .
  • the sampling switch 254 opens and closes a path between one end on the output side of the sampling capacitor 253 and the inverting input terminal ( ⁇ ) of the operational amplifier 257 according to the sampling clock signal P2. For example, when the sampling clock signal P2 is at a high level, the sampling switch 254 shifts to a closed state and connects one end of the sampling capacitor 253 to the inverting input terminal ( ⁇ ) of the operational amplifier 257. On the other hand, when the sampling clock signal P2 is at a low level, the sampling switch 254 shifts to an open state and disconnects one end of the sampling capacitor 253 from the inverting input terminal ( ⁇ ).
  • the sampling switch 255 opens and closes a path between one end on the output side of the sampling capacitor 253 and the reference terminal in accordance with the sampling clock signal P1. For example, the sampling switch 255 shifts to a closed state when the sampling clock signal P1 is at a high level, and connects one end of the sampling capacitor 253 to the reference terminal. On the other hand, when the sampling clock signal P1 is at a low level, the sampling switch 255 shifts to an open state and disconnects one end of the sampling capacitor 253 from the reference terminal.
  • the circuit including the sampling switches 251, 252, 254 and 255 and the sampling capacitor 253 functions as a switched capacitor.
  • both ends of the filter capacitor 256 are connected to the inverting input terminal ( ⁇ ) and the output terminal of the operational amplifier 257.
  • the operational amplifier 257 inverts and amplifies the signal from the switched capacitor.
  • the operational amplifier 257 supplies the signal after inversion amplification to the ADC 120 as the sampling signal SMP.
  • FIG. 6 is a diagram illustrating an example of a waveform of the kickback voltage according to the first embodiment of the present technology.
  • the vertical axis indicates the kickback voltage
  • the horizontal axis indicates time.
  • a in the same figure shows an example of the waveform of the kickback voltage when the voltage to be sampled (that is, the voltage of the amplified signal AMP) is higher than a predetermined value.
  • B in the figure shows an example of the waveform of the kickback voltage when the sampling voltage is lower than a predetermined value.
  • the solid line shows the characteristics of an ideal operational amplifier with no limitation on the output current, and the solid line shows the characteristics of an actual operational amplifier with a limitation on the output current.
  • the slew rate which is the operation speed of the operational amplifier (here, operational amplifier 215)
  • the waveform of the output voltage of the operational amplifier is close to the waveform obtained by inverting and amplifying the input voltage of the operational amplifier, maintaining linearity. Be drunk.
  • the slew rate of the operational amplifier (here, the operational amplifier 215) becomes slow, and the linearity cannot be maintained.
  • FIG. 7 is a circuit diagram illustrating an example of the state of the sampling circuit 200 within the hold period according to the first embodiment of the present technology.
  • the sampling clock signal P1 is at a low level (that is, a hold period)
  • the sampling clock signal P2 is at a high level.
  • the cutoff switch 214 and the sampling switches 252 and 254 shift to the closed state, and the remaining switches shift to the open state.
  • the sampling capacitor 253 holds the amplified signal AMP obtained by inverting and amplifying the analog signal AIN (voltage signal).
  • FIG. 8 is a circuit diagram showing an example of the state of the sampling circuit 200 in the sampling period according to the first embodiment of the present technology.
  • the arrows in the figure indicate the direction of the flowing current.
  • the sampling clock signal P1 is at a high level (that is, a sampling period)
  • the sampling clock signal P2 is at a low level.
  • the sampling switches 251 and 255 are moved to the closed state, and the remaining switches are moved to the opened state.
  • the waveform of the output signal (amplified signal AMP) of the preamplifier 210 is distorted compared to the ideal waveform obtained by inverting and amplifying the input signal (analog signal AIN), and the signal quality of the output signal is reduced. End up.
  • the filter capacitor 213 is reduced, the influence of the kickback voltage need not be considered. However, since the low-pass filter cannot be realized without the filter capacitor 213, the reduction of the filter capacitor 213 is not preferable.
  • the cutoff switch 214 shifts to the open state during the hold period in which the kickback voltage is generated. As a result, no current flows through the filter capacitor 213 and the charge of the filter capacitor 213 can be confined. Therefore, the response of the preamplifier 210 can be prevented from becoming nonlinear due to the kickback voltage, and the signal quality of the output signal can be improved.
  • the arrangement of the cutoff switch 214 also has an effect that the input resistance value of the preamplifier 210 is not changed by the switch operation. Even when the cutoff switch 214 is opened, the resistors 211 and 212 maintain a direct current, so that the resistance value viewed from the input terminal of the preamplifier 210 does not seem to be different from the resistor 211.
  • the cutoff switch 214 disconnects one end of the filter capacitor 213 within the hold period, even if a voltage fluctuation occurs during switching, a current flows in the filter capacitor 213. It stops flowing. Thereby, it is possible to prevent fluctuation of the accumulated charge amount of the filter capacitor 213 due to the voltage fluctuation, and to improve the signal quality.
  • a signal obtained by inverting the sampling clock signal P1 is used as the sampling clock signal P2.
  • the sampling clock signal P2 there is a possibility that a period during which the sampling clock signal P2 does not transition to the low level may occur due to a signal delay or the like although the sampling clock signal P1 transitions to the high level. During this period, the signal quality deteriorates due to the kickback voltage.
  • the electronic device 100 in the modification of the second embodiment is different from the first embodiment in that the sampling clock signals P1 and P2 in which the high level periods do not overlap are generated.
  • FIG. 9 is a block diagram illustrating a configuration example of the sampling control unit 130 in the modification of the first embodiment of the present technology.
  • the sampling control unit 130 according to the modification of the first embodiment is different from the first embodiment in that a non-overlap signal generation unit 140 is provided instead of the inverters 132 and 133.
  • the non-overlap signal generation unit 140 generates sampling clock signals P1 and P2 whose high level periods do not overlap each other.
  • the non-overlap signal generation unit 140 includes inverters 141, 146 and 147, NAND (Negative AND) gates 142 and 145, and delay circuits 143 and 144.
  • the inverter 141 inverts the clock signal CLK and supplies it to the NAND gate 145 as an inverted signal.
  • the NAND gate 142 outputs a negative logical product of the delay signal from the delay circuit 144 and the clock signal CLK to the inverter 146 and the delay circuit 143.
  • the NAND gate 145 outputs a negative logical product of the delay signal from the delay circuit 143 and the inverted signal from the inverter 141 to the inverter 147 and the delay circuit 144.
  • the delay circuit 143 delays the signal from the NAND gate 142 and supplies it to the NAND gate 145 as a delayed signal.
  • the delay circuit 144 delays the signal from the NAND gate 145 and supplies it to the NAND gate 142 as a delayed signal.
  • the inverter 146 inverts the signal from the NAND gate 142 and supplies it to the sampling circuit 200 as the sampling clock signal P1.
  • the inverter 147 inverts the signal from the NAND gate 145 and supplies it to the sampling circuit 200 as the sampling clock signal P2.
  • FIG. 10 is a diagram illustrating an example of waveforms of the sampling clock signals P1 and P2 in the modification of the first embodiment of the present technology. As illustrated in the figure, for example, the sampling clock signal P2 rises after dt has elapsed since the sampling clock signal P1 fell.
  • the high level period of the sampling clock signal P1 that is, the sampling period
  • the high level period of the sampling clock signal P2 that is, the period during which the cutoff switch 214 is closed
  • the cutoff switch 214 is set during the sampling period.
  • the closed state can be prevented. Thereby, it is possible to reliably suppress a decrease in signal quality caused by the kickback voltage.
  • the ADC 140 is arranged outside the switched capacitor circuit 250.
  • the circuit scale of the electronic device 100 may be reduced by using this switched capacitor circuit as an adder in the ADC. it can.
  • the electronic device 100 according to the second embodiment is different from the first embodiment in that a switched capacitor circuit is used as an adder in the ADC.
  • FIG. 11 is a block diagram illustrating a configuration example of the electronic device 100 according to the second embodiment of the present technology.
  • the electronic apparatus 100 according to the second embodiment is different from the first embodiment in that a preamplifier 210 and a delta-sigma ADC 300 are provided instead of the sampling circuit 200 and the ADC 120.
  • the preamplifier 210 supplies the amplified signal AMP to the delta-sigma ADC 300.
  • the delta sigma ADC 300 converts the amplified signal AMP into a digital signal DOUT and supplies it to the digital signal processing unit 150.
  • FIG. 12 is a block diagram illustrating a configuration example of the delta-sigma ADC 300 according to the second embodiment of the present technology.
  • the delta-sigma ADC 300 includes an adder 310, an integrator 320, a quantizer 330, and a DAC (Digital-to-Analog-Converter) 340.
  • the adder 310 obtains a difference between the amplified signal AMP from the preamplifier 210 and the feedback signal FB from the DAC 340 and supplies the difference to the integrator 320.
  • the integrator 320 integrates the difference from the adder 310 and supplies it as a quantization target signal to the quantizer 330.
  • the quantizer 330 quantizes the quantization target signal from the integrator 320 and supplies the quantized signal as a digital signal DOUT to the digital signal processing unit 150 and the DAC 340.
  • the DAC 340 converts the digital signal DOUT into an analog signal and feeds it back to the adder 310 as a feedback signal FB.
  • the analog amplified signal AMP is converted into the digital signal DOUT by delta-sigma modulation.
  • FIG. 13 is a circuit diagram illustrating a configuration example of the sampling circuit according to the second embodiment of the present technology.
  • the adder 310 according to the second embodiment includes sampling switches 311, 312, 314 and 315, a sampling capacitor 313, a filter capacitor 316, and an operational amplifier 317.
  • the connection configuration of these circuits is the same as that of the switched capacitor circuit 250 of the first embodiment.
  • the sampling switch 312 opens and closes a path between one end of the sampling capacitor 313 and the output of the DAC 340.
  • the sampling capacitor 313 is charged with the voltage of the amplified signal AMP during the sampling period, and is charged with the voltage of the feedback signal FB during the hold period. Then, a charge amount corresponding to the difference between them is accumulated in the filter capacitor 316.
  • the adder 310 that is, the switched capacitor circuit
  • the adder 310 functions as a circuit for obtaining a difference between the amplified signal AMP and the feedback signal FB.
  • the circuit composed of the preamplifier 210 and the adder 310 is an example of the sampling circuit described in the claims.
  • the sampling switch 311 is an example of a first sampling switch described in the claims, and the sampling switch 312 is an example of a second sampling switch described in the claims.
  • the sampling control unit 130 can also generate sampling clock signals P1 and P2 whose high-level periods do not overlap as in the modification.
  • the switched capacitor circuit is arranged outside the ADC in order to obtain the difference between the amplified signal AMP and the feedback signal FB in the ADC.
  • the circuit scale can be reduced as compared with the above.
  • the ADC 120 is arranged outside the switched capacitor circuit 250.
  • the circuit scale of the electronic device 100 can be reduced by using the switched capacitor circuit as a comparator in the ADC. it can.
  • the electronic device 100 according to the third embodiment is different from the first embodiment in that a switched capacitor circuit is used as a comparator in the ADC.
  • FIG. 14 is a block diagram illustrating a configuration example of the electronic device 100 according to the third embodiment of the present technology.
  • the electronic device 100 according to the third embodiment is different from the first embodiment in that a preamplifier 210 and a SARADC 400 are provided instead of the sampling circuit 200 and the ADC 120.
  • the preamplifier 210 supplies the amplified signal AMP to the SARADC 400.
  • the SAR ADC 400 converts the amplified signal AMP into a digital signal DOUT and supplies it to the digital signal processing unit 150.
  • FIG. 15 is a block diagram illustrating a configuration example of the SARADC 400 according to the third embodiment of the present technology.
  • the SARADC 400 includes a comparator 410, a SAR logic circuit 420, and a DAC 430.
  • the comparator 410 compares the amplified signal AMP from the preamplifier 210 and the feedback signal FB from the DAC 430.
  • the comparator 410 supplies the comparison result to the SAR logic circuit 420.
  • the SAR logic circuit 420 updates the feedback signal FB by successive approximation control based on the comparison result of the comparator 410 and generates the digital signal DOUT.
  • the level of the feedback signal FB is set to, for example, an initial value V REF / 2, where a predetermined reference voltage is V REF .
  • the comparator 410 compares the amplified signal AMP with the initial feedback signal FB.
  • the SAR logic circuit 420 sets the MSB (Most Significant Bit) of the digital signal DOUT to “1”.
  • the SAR logic circuit 420 controls the DAC 430 to raise the feedback signal FB by V REF / 4.
  • the SAR logic circuit 420 sets the MSB of the digital signal DOUT to “0”.
  • the SAR logic circuit 420 drops the feedback signal FB by V REF / 4.
  • the comparator 410 performs the next comparison, and when the amplified signal AMP is larger than the feedback signal FB, the SAR logic circuit 420 sets the next digit of the MSB to “1”. Then, the SAR logic circuit 420 increases the feedback signal FB by V REF / 8.
  • the SAR logic circuit 420 sets the next digit of the MSB to “0”. Then, the SAR logic circuit 420 drops the feedback signal FB by V REF / 8.
  • the analog amplified signal AMP is AD converted into the digital signal DOUT.
  • the SAR logic circuit 420 outputs the digital signal DOUT to the digital signal processing unit 150.
  • FIG. 16 is a circuit diagram illustrating a configuration example of the sampling circuit according to the third embodiment of the present technology.
  • the comparator 410 according to the third embodiment includes sampling switches 411 and 412, a sampling capacitor 413, a short-circuit switch 415, and an operational amplifier 416.
  • the connection configuration of these circuits is the same as that of the switched capacitor circuit 250 of the first embodiment except that a switch is not disposed on the output side of the sampling capacitor 413 and a short-circuit switch 415 is disposed instead of the filter capacitor 256. It is the same.
  • the shorting switch 415 is for short-circuiting the inverting input terminal ( ⁇ ) and the output terminal of the operational amplifier 416 when the sampling clock signal P1 is at a high level. Further, the sampling switch 412 of the third embodiment opens and closes a path between one end of the sampling capacitor 413 and the output of the DAC 430. With this configuration, the comparator 410 (that is, the switched capacitor circuit) functions as a circuit that compares the amplified signal AMP and the feedback signal FB.
  • the charge of the sampling capacitor 413 is held in the hold period.
  • a charge due to the difference between the current input voltage (amplified signal AMP) and the input voltage at the previous sample is supplied by the preamplifier 210, and at this time, a non-linear kickback voltage is generated. If a current corresponding to the kickback voltage flows through the filter capacitor 213 of the preamplifier 210, the distortion performance deteriorates. The magnitude of the kickback voltage is due to the difference in voltage value from the previously sampled signal. Therefore, when the frequency component of the input analog signal AIN is high, the characteristic deterioration becomes more remarkable. However, since the cutoff switch 214 disconnects one end of the filter capacitor 213 during the sampling period, the adverse effect thereof can be reduced, and the distortion performance and the like can be improved.
  • the circuit composed of the preamplifier 210 and the comparator 410 is an example of a sampling circuit described in the claims.
  • the sampling switch 411 is an example of a first sampling switch described in the claims, and the sampling switch 412 is an example of a second sampling switch described in the claims.
  • the sampling control unit 130 can also generate sampling clock signals P1 and P2 whose high-level periods do not overlap as in the modification.
  • the switched capacitor circuit is arranged outside the ADC in order to compare the amplified signal AMP and the feedback signal FB in the ADC.
  • the circuit scale can be reduced.
  • the preamplifier 210 inverts and amplifies the analog signal AIN. However, it may be difficult to increase the input impedance in the configuration in which the preamplifier 210 performs inversion amplification.
  • the preamplifier according to the fourth embodiment is different from the first embodiment in that the analog signal AIN is amplified without being inverted.
  • FIG. 17 is a circuit diagram illustrating a configuration example of the preamplifier 220 according to the fourth embodiment of the present technology.
  • a preamplifier 220 is arranged instead of the preamplifier 210.
  • Preamplifier 220 includes resistors 221, 222, 228 and 229, cutoff switches 223 and 224, filter capacitors 225 and 226, and operational amplifier 227.
  • Resistors 221 and 222 are connected in series, and an analog signal AIN is input to one end of the resistor 221.
  • the filter capacitor 225 is inserted between the cutoff switch 223 and the output terminal of the operational amplifier 227.
  • One end of the filter capacitor 226 is connected to the non-inverting input terminal (+) of the operational amplifier 227, and the other end is connected to a predetermined reference terminal (such as a ground terminal).
  • the resistors 228 and 229 are connected in series between the output terminal of the operational amplifier 227 and the reference terminal.
  • An inverting input terminal ( ⁇ ) of the operational amplifier 227 is connected to a connection point between the resistors 228 and 229.
  • the cutoff switch 223 opens and closes a path between the connection point of the resistors 221 and 222 and one end of the filter capacitor 225 according to the sampling clock signal P2. For example, when the sampling clock signal P2 is at a high level, the cutoff switch 223 shifts to a closed state and connects the connection point of the resistors 221 and 222 to one end of the filter capacitor 225. On the other hand, when the sampling clock signal P2 is at a low level, the cutoff switch 223 shifts to an open state and disconnects the connection point between the resistors 221 and 222 from one end of the filter capacitor 225.
  • the cutoff switch 224 opens and closes a path between the resistor 222 and one end of the filter capacitor 226 in accordance with the sampling clock signal P2. For example, when the sampling clock signal P2 is at a high level, the cutoff switch 224 shifts to a closed state and connects the resistor 222 to one end of the filter capacitor 226. On the other hand, when the sampling clock signal P2 is at a low level, the cutoff switch 224 shifts to an open state and disconnects the resistor 222 from one end of the filter capacitor 226.
  • the circuit composed of the cutoff switches 223 and 224 is an example of the cutoff circuit described in the claims.
  • the cutoff switch 224 is an example of a first cutoff switch described in the claims
  • the cutoff switch 223 is an example of a second cutoff switch described in the claims.
  • the filter capacitor 226 is an example of a first filter capacitor described in the claims
  • the filter capacitor 225 is an example of a second filter capacitor described in the claims.
  • the analog signal AIN is non-inverted and output as an amplified signal AMP.
  • the preamplifier 220 is a salen key type low-pass filter, and also functions as a secondary low-pass filter. In this preamplifier 220, since the cutoff switches 223 and 224 shift to the open state within the sampling period, one end of the filter capacitors 225 and 226 can be disconnected, and fluctuations in the amount of accumulated charges can be prevented.
  • the secondary low-pass filter is provided in the preamplifier 220, a primary low-pass filter can be provided instead. In this case, the resistor 221, the cutoff switch 223, and the filter capacitor 225 are unnecessary.
  • the secondary low-pass filter is provided in the non-inverting amplifier circuit
  • the secondary low-pass filter can be provided in the inverting amplifier circuit (preamplifier 210) of the first embodiment.
  • a resistor, a cut-off switch, and a filter capacitor are added to the preamplifier 210 one by one, and one end of each of the two filter capacitors may be disconnected.
  • the sampling control unit 130 can generate sampling clock signals P1 and P2 whose high-level periods do not overlap as in the modification.
  • the delta sigma ADC 300 and the SAR ADC 400 can be arranged at the subsequent stage of the preamplifier 220.
  • the preamplifier 220 can non-inverting amplify the input signal. Thereby, the input impedance can be easily increased as compared with the case of inverting amplification.
  • IoT Internet of things
  • IoT Internet of things
  • IoT devices 9100 which are “things”
  • IoT devices 9003 the Internet, the cloud 9005, and the like and control each other by exchanging information.
  • IoT can be used in various industries such as agriculture, homes, automobiles, manufacturing, distribution, and energy.
  • FIG. 18 is a diagram illustrating an example of a schematic configuration of an IoT system 9000 to which the technology according to the present disclosure can be applied.
  • the IoT device 9001 includes various sensors such as a temperature sensor, a humidity sensor, an illuminance sensor, an acceleration sensor, a distance sensor, an image sensor, a gas sensor, and a human sensor. Further, the IoT device 9001 may include a terminal such as a smartphone, a mobile phone, a wearable terminal, or a game device. The IoT device 9001 is powered by an AC power source, a DC power source, a battery, non-contact power feeding, so-called energy harvesting, or the like. The IoT device 9001 can communicate by wired, wireless, proximity wireless communication, and the like.
  • 3G / LTE, WiFi, IEEE 802.15.4, Bluetooth, Zigbee (registered trademark), Z-Wave, or the like is preferably used.
  • the IoT device 9001 may perform communication by switching a plurality of these communication means.
  • the IoT device 9001 may form a one-to-one, star, tree, or mesh network.
  • the IoT device 9001 may be connected to an external cloud 9005 directly or through a gateway 9002.
  • An address is assigned to the IoT device 9001 by IPv4, IPv6, 6LoWPAN, or the like.
  • Data collected from the IoT device 9001 is transmitted to other IoT devices 9003, a server 9004, a cloud 9005, and the like.
  • the timing and frequency at which data is transmitted from the IoT device 9001 are suitably adjusted, and the data may be compressed and transmitted.
  • Such data may be used as it is, or the data may be analyzed by the computer 9008 by various means such as statistical analysis, machine learning, data mining, cluster analysis, discriminant analysis, combination analysis, and time series analysis.
  • various services such as control, warning, monitoring, visualization, automation, and optimization can be provided.
  • the technology according to the present disclosure can also be applied to home devices and services.
  • the IoT device 9001 at home includes a washing machine, dryer, dryer, microwave oven, dishwasher, refrigerator, oven, rice cooker, cooking utensil, gas appliance, fire alarm, thermostat, air conditioner, TV, recorder, audio, Lighting equipment, water heaters, water heaters, vacuum cleaners, fans, air purifiers, security cameras, locks, door / shutter opening / closing devices, sprinklers, toilets, thermometers, scales, blood pressure monitors, etc. are included. Further, the IoT device 9001 may include a solar cell, a fuel cell, a storage battery, a gas meter, a power meter, and a distribution board.
  • the communication method of the IoT device 9001 at home is preferably a low power consumption type communication method. Further, the IoT device 9001 may communicate by WiFi indoors and by 3G / LTE outdoors.
  • An external server 9006 for IoT device control may be installed on the cloud 9005 to control the IoT device 9001.
  • the IoT device 9001 transmits data such as the status of household devices, temperature, humidity, power consumption, presence / absence of people / animals inside and outside the house. Data transmitted from the home device is stored in the external server 9006 through the cloud 9005. A new service is provided based on such data.
  • Such an IoT device 9001 can be controlled by voice by using voice recognition technology.
  • the status of various household devices can be visualized by sending information directly from various household devices to the TV.
  • various sensors determine the presence or absence of a resident and send the data to an air conditioner, lighting, etc., so that their power can be turned on / off.
  • advertisements can be displayed on the display provided for various household devices through the Internet.
  • the technology according to the present disclosure can be preferably applied to the IoT device 9001 among the configurations described above.
  • the electronic device 100 of FIG. 1 can be applied to the IoT device 9001.
  • the signal quality of the sampled signal can be improved.
  • this technique can also take the following structures.
  • an input-side resistor that receives an input signal at one end;
  • An operational amplifier that amplifies the input signal and outputs it as an amplified signal from an output terminal;
  • One end is connected to the input terminal of the operational amplifier, a filter capacitor for passing a predetermined frequency component of the input signal,
  • a sampling capacitor that captures the amplified signal within a predetermined sampling period and holds the amplified signal within a predetermined hold period;
  • a sampling switch that connects the output terminal of the operational amplifier to one end of the sampling capacitor during the sampling period, and disconnects the output terminal of the operational amplifier from the one end of the sampling capacitor during the hold period;
  • a sampling circuit comprising: a cutoff circuit that disconnects the input-side resistor from the one end of the filter capacitor during the sampling period and connects the input-side resistor to the one end of the filter capacitor during the hold period.
  • the input-side resistor includes a first input-side resistor and a second input-side resistor connected in series, One end of the second input side resistor is connected to the output terminal of the operational amplifier, The one end of the filter capacitor is connected to the inverting input terminal of the operational amplifier, the other end is connected to the output terminal of the operational amplifier,
  • the cutoff circuit disconnects the connection point of the first input-side resistor and the second input-side resistor from the one end of the filter capacitor within the sampling period, and connects the connection point of the filter capacitor within the hold period.
  • the sampling circuit according to (1), which is connected to one end.
  • the input side resistor includes a first input side resistor and a second input side resistor connected in series,
  • the filter capacitor is A first filter capacitor having one end connected to the non-inverting input terminal of the operational amplifier;
  • a second filter capacitor having one end connected to the output terminal of the operational amplifier;
  • the interruption circuit is A first cutoff switch that disconnects the input-side resistor from the one end of the first filter capacitor during the sampling period, and connects the input-side resistor to the one end of the first filter capacitor during the hold period;
  • the connection point of the first input-side resistor and the second input-side resistor is disconnected from the other end of the second filter capacitor within the sampling period, and the connection point is connected to the other of the second filter capacitor within the hold period.
  • the sampling circuit according to (3) further comprising a second cutoff switch connected to an end.
  • an input-side resistor that receives an input signal at one end;
  • An operational amplifier that amplifies the input signal and outputs it as an amplified signal from an output terminal;
  • One end is connected to the input terminal of the operational amplifier, a filter capacitor for passing a predetermined frequency component of the input signal,
  • a sampling capacitor that captures the amplified signal within a predetermined sampling period and holds the amplified signal within a predetermined hold period;
  • a sampling switch that connects the output terminal of the operational amplifier to one end of the sampling capacitor during the sampling period, and disconnects the output terminal of the operational amplifier from the one end of the sampling capacitor during the hold period;
  • a cutoff circuit that disconnects the input-side resistor from the one end of the filter capacitor during the sampling period, and connects the input-side resistor to the one end of the filter capacitor during the hold period;
  • An electronic apparatus comprising: a control unit that controls the sampling switch and the cutoff circuit
  • the sampling switch is A first sampling switch that connects the output terminal to one end of the sampling capacitor during the sampling period and disconnects the output terminal from the one end of the sampling capacitor during the hold period; A second sampling switch that disconnects the digital-to-analog converter from the one end of the sampling capacitor during the sampling period and connects the digital-to-analog converter to the one end of the sampling capacitor during the hold period;
  • a successive approximation control circuit that updates the feedback signal based on a comparison result between the amplified signal and the feedback signal and generates a digital signal
  • a digital-to-analog converter that generates and outputs the feedback signal according to the control of the successive approximation control circuit
  • the sampling switch is A first sampling switch that connects the output terminal to one end of the sampling capacitor during the sampling period and disconnects the output terminal from the one end of the sampling capacitor during the hold period;
  • a second sampling switch that disconnects the digital-to-analog converter from the one end of the sampling capacitor during the sampling period and connects the digital-to-analog converter to the one end of the sampling capacitor during the hold period;
  • the electronic device according to (5), wherein the sampling capacitor outputs the comparison result to the successive approximation control circuit.
  • the controller supplies a first sampling clock signal indicating either the sampling period or the hold period to the sampling switch, and uses a signal obtained by inverting the first sampling clock signal as a second sampling clock signal.
  • the electronic device according to any one of (5) to (7), which is supplied to the cutoff circuit.
  • the control unit outputs a first sampling clock signal indicating either the sampling period or the hold period to the sampling switch, and indicates a period not overlapping the sampling period as a period for separating the input-side resistance.
  • the electronic device according to any one of (5) to (7), wherein a signal is supplied to the cutoff circuit as the second sampling clock signal.

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Abstract

アナログ信号を増幅してサンプリングする回路において、信号品質を向上させる。　入力信号が入力側抵抗の一端に入力される。オペアンプは、入力信号を増幅して出力端子から増幅信号として出力する。入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサは、オペアンプの入力端子に一端が接続される。サンプリングコンデンサは、所定のサンプリング期間内に増幅信号を取り込み、所定のホールド期間内に増幅信号を保持する。サンプリングスイッチは、サンプリング期間内にオペアンプの出力端子をサンプリングコンデンサの一端に接続し、ホールド期間内にオペアンプの出力端子をサンプリングコンデンサの一端から切り離す。遮断回路は、サンプリング期間内に入力側抵抗をフィルタコンデンサの前記一端から切り離し、ホールド期間内に入力側抵抗をフィルタコンデンサの一端に接続する。

Description

サンプリング回路および電子機器
　本技術は、サンプリング回路および電子機器に関する。詳しくは、アナログ信号をサンプリングするサンプリング回路および電子機器に関する。
　従来より、音響機器や圧力センサーなどの様々な機器において、アナログ信号をサンプリングするサンプリング回路が用いられている。例えば、サンプリング回路として、サンプリングコンデンサの一端に一対のスイッチを接続し、それらを交互にオンオフするスイッチトキャパシタが提案されている（例えば、特許文献１参照。）。また、アナログ信号が微弱である場合には、その信号を増幅する目的で、フィルタコンデンサを並列に接続したオペアンプがスイッチトキャパシタの前段に配置されることがある。
桑野雅彦著、「スイッチト・キャパシタ回路部の動作原理」、トランジスタ技術、ＣＱ出版、２００４年８月号、ｐ．２６８－２６９
　上述の従来技術では、サンプリングクロックに同期してスイッチをオンオフすることにより、アナログ信号をサンプリングして保持することができる。しかしながら、オペアンプを配置する構成では、オペアンプの出力端子の電圧がスイッチング時に変動すると、その電圧変動に起因して、フィルタコンデンサが蓄積する電荷量が変動するおそれがある。この電荷量の変動は、入力された信号の変動によるものではないため、オペアンプからの出力信号の波形が、入力された信号を増幅した理想的な波形からずれて、出力信号の信号品質が低下するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、アナログ信号をサンプリングして増幅する回路において、信号品質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号が一端に入力される入力側抵抗と、上記入力信号を増幅して出力端子から増幅信号として出力するオペアンプと、上記オペアンプの入力端子に一端が接続され、上記入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサと、所定のサンプリング期間内に上記増幅信号を取り込み、所定のホールド期間内に上記増幅信号を保持するサンプリングコンデンサと、上記サンプリング期間内に上記オペアンプの上記出力端子を上記サンプリングコンデンサの一端に接続し、上記ホールド期間内に上記オペアンプの上記出力端子を上記サンプリングコンデンサの上記一端から切り離すサンプリングスイッチと、上記サンプリング期間内に上記入力側抵抗を上記フィルタコンデンサの上記一端から切り離し、上記ホールド期間内に上記入力側抵抗を上記フィルタコンデンサの上記一端に接続する遮断回路とを具備するサンプリング回路である。これにより、サンプリング期間内にフィルタコンデンサの一端が切り離されて電荷量が保持されるという作用をもたらす。
　また、この第１の側面において、上記入力側抵抗は、直列に接続された第１入力側抵抗および第２入力側抵抗を含み、上記第２入力側抵抗の一端は、上記オペアンプの上記出力端子に接続され、上記フィルタコンデンサの上記一端は上記オペアンプの反転入力端子に接続され、他端は、上記オペアンプの上記出力端子に接続され、上記遮断回路は、上記サンプリング期間内に上記第１入力側抵抗および上記第２入力側抵抗の接続点を上記フィルタコンデンサの上記一端から切り離し、上記ホールド期間内に上記接続点を上記フィルタコンデンサの上記一端に接続してもよい。これにより、入力信号が反転増幅されるという作用をもたらす。
　また、この第１の側面において、上記オペアンプの上記出力端子と所定の基準端子との間において直列に接続された第１出力側抵抗および第２出力側抵抗をさらに具備し、上記第１出力側抵抗および上記第２出力側抵抗の接続点は、上記オペアンプの反転入力端子に接続され、上記フィルタコンデンサの上記一端は、上記オペアンプの非反転入力端子に接続されてもよい。これにより、入力信号が非反転増幅されるという作用をもたらす。
　また、この第１の側面において、上記入力側抵抗は、直列に接続された第１入力側抵抗および第２入力側抵抗を含み、上記フィルタコンデンサは、上記オペアンプの上記非反転入力端子に一端が接続された第１フィルタコンデンサと、上記オペアンプの上記出力端子に一端が接続された第２フィルタコンデンサとを備え、上記遮断回路は、上記サンプリング期間内に上記入力側抵抗を上記第１フィルタコンデンサの上記一端から切り離し、上記ホールド期間内に上記入力側抵抗を上記第１フィルタコンデンサの上記一端に接続する第１遮断スイッチと、上記サンプリング期間内に上記第１入力側抵抗および上記第２入力側抵抗の接続点を上記第２フィルタコンデンサの他端から切り離し、上記ホールド期間内に上記接続点を上記第２フィルタコンデンサの上記他端に接続する第２遮断スイッチとを備えてもよい。これにより、２次のローパスフィルタにおいて、第１フィルタコンデンサおよび第２フィルタコンデンサのそれぞれの一端が切り離されるという作用をもたらす。
　また、本技術の第２の側面は、入力信号が一端に入力される入力側抵抗と、上記入力信号を増幅して出力端子から増幅信号として出力するオペアンプと、上記オペアンプの入力端子に一端が接続され、上記入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサと、所定のサンプリング期間内に上記増幅信号を取り込み、所定のホールド期間内に上記増幅信号を保持するサンプリングコンデンサと、上記サンプリング期間内に上記オペアンプの上記出力端子を上記サンプリングコンデンサの一端に接続し、上記ホールド期間内に上記オペアンプの上記出力端子を上記サンプリングコンデンサの上記一端から切り離すサンプリングスイッチと、上記サンプリング期間内に上記入力側抵抗を上記フィルタコンデンサの上記一端から切り離し、上記ホールド期間内に上記入力側抵抗を上記フィルタコンデンサの上記一端に接続する遮断回路と、上記サンプリングスイッチおよび上記遮断回路を制御する制御部とを具備する電子機器である。これにより、制御部の制御により、サンプリング期間内にフィルタコンデンサの一端が切り離されて電荷量が保持されるという作用をもたらす。
　また、この第２の側面において、上記増幅信号と帰還信号との差分を積分して量子化対象信号として出力する積分器と、上記量子化対象信号を量子化してデジタル信号として出力する量子化器と、上記デジタル信号をアナログ信号に変換して上記帰還信号として出力するデジタルアナログ変換器をさらに具備し、上記サンプリングスイッチは、上記サンプリング期間内に上記出力端子を上記サンプリングコンデンサの一端に接続し、上記ホールド期間内に上記出力端子を上記サンプリングコンデンサの上記一端から切り離す第１サンプリングスイッチと、上記サンプリング期間内に上記デジタルアナログ変換器を上記サンプリングコンデンサの上記一端から切り離し、上記ホールド期間内に上記デジタルアナログ変換器を上記サンプリングコンデンサの上記一端に接続する第２サンプリングスイッチとを備え、上記サンプリングコンデンサは、上記差分を上記積分器に出力してもよい。これにより、デルタシグマ変調が行われるという作用をもたらす。
　また、この第２の側面において、上記増幅信号と帰還信号との比較結果に基づいて上記帰還信号を更新するとともにデジタル信号を生成する逐次比較制御回路と、上記逐次比較制御回路の制御に従って上記帰還信号を生成して出力するデジタルアナログ変換器とをさらに具備し、上記サンプリングスイッチは、上記サンプリング期間内に上記出力端子を上記サンプリングコンデンサの一端に接続し、上記ホールド期間内に上記出力端子を上記サンプリングコンデンサの上記一端から切り離す第１サンプリングスイッチと、上記サンプリング期間内に上記デジタルアナログ変換器を上記サンプリングコンデンサの上記一端から切り離し、上記ホールド期間内に上記デジタルアナログ変換器を上記サンプリングコンデンサの上記一端に接続する第２サンプリングスイッチとを備え、上記サンプリングコンデンサは、上記比較結果を上記逐次比較制御回路に出力してもよい。これにより、逐次比較制御が行われるという作用をもたらす。
　また、この第２の側面において、上記制御部は、上記サンプリング期間および上記ホールド期間のいずれかを示す第１サンプリングクロック信号を上記サンプリングスイッチに供給し、上記第１サンプリングクロック信号を反転した信号を第２サンプリングクロック信号として上記遮断回路に供給してもよい。これにより、互いに位相が逆の第１サンプリングクロック信号および第２サンプリングクロック信号によってスイッチングが行われるという作用をもたらす。
　また、この第２の側面において、上記制御部は、上記サンプリング期間および上記ホールド期間のいずれかを示す第１サンプリングクロック信号を上記サンプリングスイッチに出力し、上記サンプリング期間と重複しない期間を上記入力側抵抗を切り離す期間として示す信号を上記第２サンプリングクロック信号として上記遮断回路に供給してもよい。これにより、互いに重複しない第１サンプリングクロック信号および第２サンプリングクロック信号によってスイッチングが行われるという作用をもたらす。
　本技術によれば、アナログ信号を増幅してサンプリングする回路において、信号品質を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における電子機器の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるサンプリング制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるサンプリングクロック信号の波形の一例を示す図である。 本技術の第１の実施の形態におけるサンプリング回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるスイッチトキャパシタ回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるキックバック電圧の波形の一例を示す図である。 本技術の第１の実施の形態におけるホールド期間内のサンプリング回路の状態の一例を示す回路図である。 本技術の第１の実施の形態におけるサンプリング期間内のサンプリング回路の状態の一例を示す回路図である。 本技術の第１の実施の形態の変形例におけるサンプリング制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例におけるサンプリングクロック信号の波形の一例を示す図である。 本技術の第２の実施の形態における電子機器の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるデルタシグマＡＤＣ（Analog to Digital Converter）の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるサンプリング回路の一構成例を示す回路図である。 本技術の第３の実施の形態における電子機器の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるＳＡＲＡＤＣ（Successive Approximation Register ADC）の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるサンプリング回路の一構成例を示す回路図である。 本技術の第４の実施の形態におけるプリアンプの一構成例を示す回路図である。 本開示に係る技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（フィルタコンデンサの一端を切り離す例）
　２．第２の実施の形態（フィルタコンデンサの一端を切り離し、デルタシグマ変調を行う例）
　３．第３の実施の形態（フィルタコンデンサの一端を切り離し、逐次比較制御を行う例）
　４．第４の実施の形態（フィルタコンデンサの一端を切り離し、非反転増幅を行う例）
　５．応用例
　＜１．第１の実施の形態＞
　［電子機器の構成例］
　図１は、本技術の第１の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、アナログ信号をサンプリングする機器であり、アナログ信号生成部１１０、サンプリング回路２００、ＡＤＣ１２０、サンプリング制御部１３０およびデジタル信号処理部１５０を備える。電子機器１００としては、音響機器、あるいは、圧力センサーや位置センサーを設けた測定機器などが想定される。
　アナログ信号生成部１１０は、アナログの電圧信号をアナログ信号ＡＩＮとして生成するものである。アナログ信号生成部１１０としては、例えば、音声をアナログの電気信号に変換するマイクロフォンが想定される。アナログ信号生成部１１０は、生成したアナログ信号ＡＩＮを信号線１１９を介してサンプリング回路２００に供給する。
　サンプリング回路２００は、サンプリングクロック信号Ｐ１およびＰ２に従ってアナログ信号ＡＩＮを増幅してサンプリングするものである。このサンプリング回路２００は、サンプリングしたアナログの信号をサンプリング信号ＳＭＰとしてＡＤＣ１２０に信号線２０９を介して供給する。
　ＡＤＣ１２０は、サンプリング信号ＳＭＰをデジタル信号ＤＯＵＴに変換するものである。ＡＤＣ１２０は、デジタル信号ＤＯＵＴを信号線１２９を介してデジタル信号処理部１５０に供給する。
　サンプリング制御部１３０は、サンプリング回路２００のサンプリングタイミングを制御するものである。このサンプリング制御部１３０は、互いに位相が１８０度異なる２つのクロック信号を生成し、それらをサンプリングクロック信号Ｐ１およびＰ２としてサンプリング回路２００に信号線１３９を介して供給する。なお、サンプリング制御部１３０は、特許請求の範囲に記載の制御部の一例である。
　デジタル信号処理部１５０は、デジタル信号ＤＯＵＴに対して所定の信号処理を実行するものである。このデジタル信号処理部１５０は、例えば、データを圧縮する圧縮処理や、フォーマットの変換処理などの信号処理を必要に応じて実行する。
　［サンプリング制御部の構成例］
　図２は、本技術の第１の実施の形態におけるサンプリング制御部１３０の一構成例を示すブロック図である。このサンプリング制御部１３０は、クロック信号生成部１３１と、インバータ１３２および１３３とを備える。
　クロック信号生成部１３１は、所定のサンプリング周波数のクロック信号ＣＬＫを生成するものである。このクロック信号生成部１３１は、クロック信号ＣＬＫをインバータ１３２に供給する。
　インバータ１３２は、クロック信号ＣＬＫを反転するものである。このインバータ１３２は、反転した信号をサンプリングクロック信号Ｐ２としてサンプリング回路２００とインバータ１３３とに供給する。
　インバータ１３３は、サンプリングクロック信号Ｐ２を反転するものである。このインバータ１３３は、反転した信号をサンプリングクロック信号Ｐ１としてサンプリング回路２００に供給する。
　図３は、本技術の第１の実施の形態におけるサンプリングクロック信号Ｐ１およびＰ２の波形の一例を示す図である。同図に例示するように、サンプリングクロック信号Ｐ１およびＰ２は互いに位相が１８０度異なる。すなわち、サンプリングクロック信号Ｐ１がハイレベルの期間においてサンプリングクロック信号Ｐ２はローレベルであり、サンプリングクロック信号Ｐ１がローレベルの期間においてサンプリングクロック信号Ｐ２はハイレベルである。
　［サンプリング回路の構成例］
　図４は、本技術の第１の実施の形態におけるサンプリング回路２００の一構成例を示す回路図である。このサンプリング回路２００は、プリアンプ２１０およびスイッチトキャパシタ回路２５０を備える。
　プリアンプ２１０は、アナログ信号ＡＩＮ（すなわち、電圧信号）を反転増幅するものである。このプリアンプ２１０は、抵抗２１１および２１２と、フィルタコンデンサ２１３と、遮断スイッチ２１４と、オペアンプ２１５とを備える。
　抵抗２１１の一端には、アナログ信号生成部１１０からのアナログ信号ＡＩＮが入力される。また、抵抗２１１および２１２は、アナログ信号生成部１１０とオペアンプ２１５の出力端子との間において直列に接続される。なお、抵抗２１１は、特許請求の範囲に記載の第１入力側抵抗の一例であり、抵抗２１２は、特許請求の範囲に記載の第２入力側抵抗の一例である。
　フィルタコンデンサ２１３は、アナログ信号ＡＩＮのうち所定の周波数成分を通過させるためのコンデンサである。このフィルタコンデンサ２１３の両端は、オペアンプ２１５の反転入力端子（－）とオペアンプ２１５の出力端子とに接続される。
　遮断スイッチ２１４は、サンプリングクロック信号Ｐ２に従って抵抗２１１および２１２の接続点とオペアンプ２１５の反転入力端子（すなわち、フィルタコンデンサ２１３の一端）との間の経路を開閉するものである。この遮断スイッチ２１４は、例えば、サンプリングクロック信号Ｐ２がハイレベルの場合に閉状態に移行してフィルタコンデンサ２１３の一端を、抵抗２１１および２１２の接続点に接続する。一方、サンプリングクロック信号Ｐ２がローレベルの場合に遮断スイッチ２１４は、開状態に移行してフィルタコンデンサ２１３の一端を、抵抗２１１および２１２の接続点から切り離す。なお、遮断スイッチ２１４は、特許請求の範囲に記載の遮断回路の一例である。
　オペアンプ２１５は、反転入力端子（－）に入力された信号を反転増幅するものである。このオペアンプ２１５の非反転入力端子（＋）は、所定の基準端子（接地端子など）に接続される。
　上述の接続構成により、抵抗２１１および２１２と、オペアンプ２１５とからなる回路はアナログ信号ＡＩＮを反転増幅する反転増幅回路として機能する。反転増幅後の信号は増幅信号ＡＭＰとしてスイッチトキャパシタ回路２５０に入力される。ここで、反転増幅回路の利得Ａは、次の式により表される。
　　Ａ＝－Ｒ２／Ｒ１
上式において、Ｒ１は、抵抗２１１の抵抗値であり、Ｒ２は、抵抗２１２の抵抗値である。これらの抵抗値の単位は、例えば、オーム（Ω）である。
　また、抵抗２１２およびフィルタコンデンサ２１３からなる回路は、所定の遮断周波数未満の成分を通過させるローパスフィルタとして機能する。このローパスフィルタにより、アナログ信号ＡＩＮのノイズを低減することができる。ここで、遮断周波数ｆｃは、例えば、次の式により表される。
　　ｆｃ＝１／（２πＲ２Ｃｆ）
上式において、Ｃｆは、フィルタコンデンサ２１３の容量値であり、単位は例えば、ファラッド（Ｆ）である。遮断周波数ｆｃの単位は、例えば、ヘルツ（Ｈｚ）である。
　プリアンプ２１０をアンチエイリアシングフィルタとしても用いる場合、遮断周波数ｆｃは、サンプリングクロック信号Ｐ１のサンプリング周波数よりも十分に低い値に設定される。また、フィルタコンデンサ２１３は、プリアンプ２１０の高周波数帯域における出力インピ―ダンスの低減にも貢献する。プリアンプ２１０の出力における急峻な電圧変動に対して、抵抗２１２をバイパスしてフィルタコンデンサ２１３を介してオペアンプ２１５に帰還を掛けることにより、プリアンプ２１０は、高速に応答することができるようになる。
　［スイッチトキャパシタの構成例］
　図５は、本技術の第１の実施の形態におけるスイッチトキャパシタ回路２５０の一構成例を示す回路図である。このスイッチトキャパシタ回路２５０は、サンプリングスイッチ２５１、２５２、２５４および２５５と、サンプリングコンデンサ２５３と、オペアンプ２５７と、フィルタコンデンサ２５６とを備える。
　サンプリングスイッチ２５１は、サンプリングクロック信号Ｐ１に従ってサンプリングコンデンサ２５３の入力側の一端とプリアンプ２１０との間の経路を開閉するものである。このサンプリングスイッチ２５１は、例えば、サンプリングクロック信号Ｐ１がハイレベルの場合に閉状態に移行してプリアンプ２１０の出力端子をサンプリングコンデンサ２５３の一端に接続する。これにより、サンプリングコンデンサ２５３に増幅信号ＡＭＰが取り込まれる。以下、サンプリングクロック信号Ｐ１がハイレベルの期間を「サンプリング期間」と称する。
　一方、サンプリングクロック信号Ｐ１がローレベルの場合にサンプリングスイッチ２５１は、開状態に移行してプリアンプ２１０の出力端子をサンプリングコンデンサ２５３の一端から切り離す。これにより、サンプリングコンデンサ２５３において、サンプリングされた信号（増幅信号ＡＭＰ）が保持される。以下、サンプリングクロック信号Ｐ１がハイレベルの期間を「ホールド期間」と称する。
　サンプリングスイッチ２５２は、サンプリングクロック信号Ｐ２に従ってサンプリングコンデンサ２５３の入力側の一端と所定の基準端子（接地端子など）との間の経路を開閉するものである。このサンプリングスイッチ２５２は、例えば、サンプリングクロック信号Ｐ２がハイレベルの場合に閉状態に移行してサンプリングコンデンサ２５３の一端を基準端子に接続する。一方、サンプリングクロック信号Ｐ２がローレベルの場合にサンプリングスイッチ２５２は、開状態に移行してサンプリングコンデンサ２５３の一端を基準端子から切り離す。
　サンプリングコンデンサ２５３は、サンプリングクロック信号Ｐ１がハイレベルの期間（すなわち、サンプリング期間）内に増幅信号ＡＭＰを取り込み、ローレベルの期間（すなわち、ホールド期間）内に、増幅信号ＡＭＰを保持するものである。
　サンプリングスイッチ２５４は、サンプリングクロック信号Ｐ２に従ってサンプリングコンデンサ２５３の出力側の一端とオペアンプ２５７の反転入力端子（－）との間の経路を開閉するものである。このサンプリングスイッチ２５４は、例えば、サンプリングクロック信号Ｐ２がハイレベルの場合に閉状態に移行してサンプリングコンデンサ２５３の一端をオペアンプ２５７の反転入力端子（－）に接続する。一方、サンプリングクロック信号Ｐ２がローレベルの場合にサンプリングスイッチ２５４は、開状態に移行してサンプリングコンデンサ２５３の一端を反転入力端子（－）から切り離す。
　サンプリングスイッチ２５５は、サンプリングクロック信号Ｐ１に従ってサンプリングコンデンサ２５３の出力側の一端と基準端子との間の経路を開閉するものである。このサンプリングスイッチ２５５は、例えば、サンプリングクロック信号Ｐ１がハイレベルの場合に閉状態に移行してサンプリングコンデンサ２５３の一端を基準端子に接続する。一方、サンプリングクロック信号Ｐ１がローレベルの場合にサンプリングスイッチ２５５は、開状態に移行してサンプリングコンデンサ２５３の一端を基準端子から切り離す。
　上述の接続構成により、サンプリングスイッチ２５１、２５２、２５４および２５５と、サンプリングコンデンサ２５３とからなる回路は、スイッチトキャパシタとして機能する。
　また、フィルタコンデンサ２５６の両端は、オペアンプ２５７の反転入力端子（－）と出力端子とに接続される。
　オペアンプ２５７は、スイッチトキャパシタからの信号を反転増幅するものである。このオペアンプ２５７は、反転増幅後の信号をサンプリング信号ＳＭＰとしてＡＤＣ１２０に供給する。
　ここで、ハイレベルのサンプリングクロック信号Ｐ１によりサンプリングスイッチ２５１が閉状態に移行すると、プリアンプ２１０内のオペアンプ２１５の出力端子の電圧が瞬間的に降下する。このようにスイッチングにより電圧が変動する現象は、「キックバック」と呼ばれる。このキックバックにおける変動量を以下、「キックバック電圧」と称する。
　図６は、本技術の第１の実施の形態におけるキックバック電圧の波形の一例を示す図である。同図における縦軸は、キックバック電圧を示し、横軸は時間を示す。同図におけるａは、サンプリングする電圧（すなわち、増幅信号ＡＭＰの電圧）が所定値よりも高いときのキックバック電圧の波形の一例を示す。同図におけるｂは、サンプリングする電圧が所定値よりも低いときのキックバック電圧の波形の一例を示す。また、実線は、出力電流に制限の無い理想的なオペアンプの特性を示し、実線は、出力電流に制限がある実際のオペアンプの特性を示す。
　同図に例示するように、理想的なオペアンプでは、電圧変動が瞬間的である。このため、オペアンプ（ここでは、オペアンプ２１５）の動作速度であるスルーレートが比較的早くなり、オペアンプの出力電圧の波形は、オペアンプの入力電圧を反転増幅した波形に近いものとなり、線形性が保たれる。一方、出力電流に制限のある実際のオペアンプでは、サンプリングコンデンサ２５３のチャージ電流が少ないため、電圧の遷移に時間を要する。このため、オペアンプ（ここでは、オペアンプ２１５）のスルーレートが遅くなり、線形性を維持することができなくなってしまう。特にサンプリングする電圧が高いほど、理想的なオペアンプと実際のオペアンプとの特性の差異が顕著になる。なお、実際のオペアンプでは、電流制限によるもの以外にも様々な非線形動作を伴うため、同図に例示したような単純な波形とならない。
　図７は、本技術の第１の実施の形態におけるホールド期間内のサンプリング回路２００の状態の一例を示す回路図である。サンプリングクロック信号Ｐ１がローレベルの期間（すなわち、ホールド期間）において、サンプリングクロック信号Ｐ２はハイレベルである。これらの信号により、遮断スイッチ２１４と、サンプリングスイッチ２５２および２５４とは閉状態に移行し、残りのスイッチは開状態に移行する。そして、サンプリングコンデンサ２５３は、アナログ信号ＡＩＮ（電圧信号）を反転増幅した増幅信号ＡＭＰを保持する。
　図８は、本技術の第１の実施の形態におけるサンプリング期間内のサンプリング回路２００の状態の一例を示す回路図である。同図における矢印は、流れる電流の方向を示す。サンプリングクロック信号Ｐ１がハイレベルの期間（すなわち、サンプリング期間）において、サンプリングクロック信号Ｐ２はローレベルである。これらの信号により、サンプリングスイッチ２５１および２５５は閉状態に移行し、残りのスイッチは開状態に移行する。
　サンプリングスイッチ２５１が閉状態に移行すると、前述したようにキックバック電圧が生じる。これにより、オペアンプ２１５の入力電圧に対する出力電圧（すなわち、応答）は、非線形となる。
　ここで、遮断スイッチ２１４が無く、フィルタコンデンサ２１３の一端が、抵抗２１１および抵抗２１２の接続点に直接接続されている比較例を想定する。この比較例では、キックバック電圧が生じた際に、そのキックバック電圧により、抵抗２１２およびフィルタコンデンサ２１３のそれぞれに流れる電流が変動する。この電流変動によりフィルタコンデンサ２１３に蓄積される電荷量が若干変動する。そして、サンプリングの繰り返しに応じて、この変動量が蓄積される。この蓄積された変動量は、アナログ信号ＡＩＮの変動によるものでは無い。このため、プリアンプ２１０の出力信号（増幅信号ＡＭＰ）の波形は、入力信号（アナログ信号ＡＩＮ）を反転増幅した理想的な波形と比較して歪んだものとなり、出力信号の信号品質が低下してしまう。
　なお、フィルタコンデンサ２１３を削減すれば、キックバック電圧による影響を考えなくてもよいが、フィルタコンデンサ２１３が無いとローパスフィルタを実現することができないため、フィルタコンデンサ２１３の削減は、好ましくない。
　これに対して、遮断スイッチ２１４を設けたサンプリング回路２００では、キックバック電圧が生じるホールド期間において遮断スイッチ２１４が開状態に移行する。これにより、フィルタコンデンサ２１３に電流が流れなくなってフィルタコンデンサ２１３の電荷を閉じ込めることができる。したがって、キックバック電圧に起因してプリアンプ２１０の応答が非線形になることを防止し、出力信号の信号品質を向上させることができる。
　また、遮断スイッチ２１４の配置により、プリアンプ２１０の入力抵抗値がスイッチ動作によって変化しない効果も生じる。遮断スイッチ２１４が開状態となっても、抵抗２１１および２１２が直流電流を維持するため、プリアンプ２１０の入力端子から見た抵抗値は、抵抗２１１と変わらないように見える。
　また、遮断スイッチ２１４が周期的に開状態になることにより、ローパスフィルタの遮断周波数ｆｃが、より低周波数帯域にシフトするという副次的効果も生じる。これは、遮断スイッチ２１４が開状態である間は、フィルタコンデンサ２１３に電流が流れないためであり、直流等価的には、容量が増えたように見える。
　このように、本技術の第１の実施の形態によれば、ホールド期間内に遮断スイッチ２１４が、フィルタコンデンサ２１３の一端を切り離すため、スイッチング時に電圧変動が生じても、フィルタコンデンサ２１３に電流が流れなくなる。これにより、その電圧変動に起因して、フィルタコンデンサ２１３の蓄積電荷量が変動することを防止し、信号品質を向上させることができる。
　［変形例］
　上述の第１の実施の形態では、サンプリングクロック信号Ｐ１を反転した信号をサンプリングクロック信号Ｐ２として用いていた。この構成では、サンプリングクロック信号Ｐ１がハイレベルに遷移したにも関わらず、信号遅延などに起因して、サンプリングクロック信号Ｐ２がローレベルに遷移していない期間が生じるおそれがある。この期間において、キックバック電圧に起因して信号品質が低下してしまう。この第２の実施の形態の変形例における電子機器１００は、ハイレベルの期間がオーバーラップしないサンプリングクロック信号Ｐ１およびＰ２を生成する点において第１の実施の形態と異なる。
　図９は、本技術の第１の実施の形態の変形例におけるサンプリング制御部１３０の一構成例を示すブロック図である。この第１の実施の形態の変形例のサンプリング制御部１３０は、インバータ１３２および１３３の代わりに、ノンオーバーラップ信号生成部１４０を備える点において第１の実施の形態と異なる。
　ノンオーバーラップ信号生成部１４０は、互いにハイレベルの期間がオーバーラップしないサンプリングクロック信号Ｐ１およびＰ２を生成するものである。このノンオーバーラップ信号生成部１４０は、インバータ１４１、１４６および１４７と、ＮＡＮＤ（否定論理積）ゲート１４２および１４５と、遅延回路１４３および１４４とを備える。
　インバータ１４１は、クロック信号ＣＬＫを反転して反転信号としてＮＡＮＤゲート１４５に供給するものである。
　ＮＡＮＤゲート１４２は、遅延回路１４４からの遅延信号とクロック信号ＣＬＫとの否定論理積をインバータ１４６および遅延回路１４３に出力するものである。ＮＡＮＤゲート１４５は、遅延回路１４３からの遅延信号と、インバータ１４１からの反転信号との否定論理積をインバータ１４７および遅延回路１４４に出力するものである。
　遅延回路１４３は、ＮＡＮＤゲート１４２からの信号を遅延させて遅延信号としてＮＡＮＤゲート１４５に供給するものである。遅延回路１４４は、ＮＡＮＤゲート１４５からの信号を遅延させて遅延信号としてＮＡＮＤゲート１４２に供給するものである。
　インバータ１４６は、ＮＡＮＤゲート１４２からの信号を反転して、サンプリングクロック信号Ｐ１としてサンプリング回路２００に供給するものである。インバータ１４７は、ＮＡＮＤゲート１４５からの信号を反転して、サンプリングクロック信号Ｐ２としてサンプリング回路２００に供給するものである。
　図１０は、本技術の第１の実施の形態の変形例におけるサンプリングクロック信号Ｐ１およびＰ２の波形の一例を示す図である。同図に例示するように、例えば、サンプリングクロック信号Ｐ１が立ち下がったときからｄｔが経過した後に、サンプリングクロック信号Ｐ２が立ち上がる。
　このように、サンプリングクロック信号Ｐ１のハイレベルの期間（すなわち、サンプリング期間）と、サンプリングクロック信号Ｐ２のハイレベルの期間（すなわち、遮断スイッチ２１４を閉状態にする期間）とが重複しない。したがって、サンプリング期間であるにも関わらず、遮断スイッチ２１４が閉状態になることを防止することができる。
　このように、本技術の第１の実施の形態の変形例によれば、サンプリング制御部１３０は、互いにオーバーラップしない２つのクロック信号Ｐ１およびＰ２を生成するため、サンプリング期間中に遮断スイッチ２１４が閉状態になることを防止することができる。これにより、キックバック電圧に起因する信号品質の低下を確実に抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、スイッチトキャパシタ回路２５０の外部にＡＤＣ１４０を配置していたが、このスイッチトキャパシタ回路をＡＤＣ内の加算器として用いることにより電子機器１００の回路規模を削減することもできる。この第２の実施の形態の電子機器１００は、スイッチトキャパシタ回路をＡＤＣ内の加算器として用いる点において第１の実施の形態と異なる。
　図１１は、本技術の第２の実施の形態における電子機器１００の一構成例を示すブロック図である。この第２の実施の形態の電子機器１００は、サンプリング回路２００およびＡＤＣ１２０の代わりに、プリアンプ２１０およびデルタシグマＡＤＣ３００を備える点において第１の実施の形態と異なる。
　第２の実施の形態のプリアンプ２１０は、増幅信号ＡＭＰをデルタシグマＡＤＣ３００に供給する。デルタシグマＡＤＣ３００は、その増幅信号ＡＭＰをデジタル信号ＤＯＵＴに変換してデジタル信号処理部１５０に供給する。
　図１２は、本技術の第２の実施の形態におけるデルタシグマＡＤＣ３００の一構成例を示すブロック図である。このデルタシグマＡＤＣ３００は、加算器３１０、積分器３２０、量子化器３３０およびＤＡＣ（Digital to Analog Converter）３４０を備える。
　加算器３１０は、プリアンプ２１０からの増幅信号ＡＭＰと、ＤＡＣ３４０からの帰還信号ＦＢとの差分を求めて積分器３２０に供給するものである。積分器３２０は、加算器３１０からの差分を積分して量子化対象信号として量子化器３３０に供給するものである。
　量子化器３３０は、積分器３２０からの量子化対象信号を量子化してデジタル信号ＤＯＵＴとしてデジタル信号処理部１５０およびＤＡＣ３４０に供給するものである。
　ＤＡＣ３４０は、デジタル信号ＤＯＵＴをアナログ信号に変換して帰還信号ＦＢとして加算器３１０に帰還させるものである。
　上述の構成により、デルタシグマ変調によってアナログの増幅信号ＡＭＰがデジタル信号ＤＯＵＴに変換される。
　図１３は、本技術の第２の実施の形態におけるサンプリング回路の一構成例を示す回路図である。第２の実施の形態の加算器３１０は、サンプリングスイッチ３１１、３１２、３１４および３１５と、サンプリングコンデンサ３１３と、フィルタコンデンサ３１６と、オペアンプ３１７とを備える。これらの回路の接続構成は、第１の実施の形態のスイッチトキャパシタ回路２５０と同様である。ただし、サンプリングスイッチ３１２は、サンプリングコンデンサ３１３の一端と、ＤＡＣ３４０の出力との間の経路を開閉する。
　上述の接続構成により、サンプリングコンデンサ３１３は、サンプリング期間において増幅信号ＡＭＰの電圧により充電され、ホールド期間において帰還信号ＦＢの電圧により充電される。そして、それらの差分に応じた電荷量がフィルタコンデンサ３１６に蓄積される。このように加算器３１０（すなわち、スイッチトキャパシタ回路）は、増幅信号ＡＭＰと帰還信号ＦＢとの差分を求める回路として機能する。
　なお、プリアンプ２１０および加算器３１０からなる回路は、特許請求の範囲に記載のサンプリング回路の一例である。また、サンプリングスイッチ３１１は、特許請求の範囲に記載の第１サンプリングスイッチの一例であり、サンプリングスイッチ３１２は、特許請求の範囲に記載の第２サンプリングスイッチの一例である。
　ホールド期間からサンプリング期間へ遷移する際は、増幅信号ＡＭＰと帰還信号ＦＢとの差分による電荷が供給され、このときに非線形なキックバック電圧が生じる。このキックバック電圧に応じた電流が、仮にプリアンプ２１０のフィルタコンデンサ２１３に流れると歪み性能が悪化してしまう。さらに、デルタシグマＡＤＣ３００では、その差分は、高周波の量子化ノイズによるものであるため、キックバック電圧が量子化ノイズのダウンサンプリングを引き起こし、フロアーノイズも増加させるおそれがある。しかしながら、プリアンプ２１０では、遮断スイッチ２１４が、サンプリング期間において、フィルタコンデンサ２１３の一端を切り離すため、それらの悪影響を低減し、歪み性能、耐ノイズ性能を向上させることができる。
　なお、第２の実施の形態において、変形例のようにハイレベルの期間がオーバーラップしないサンプリングクロック信号Ｐ１およびＰ２をサンプリング制御部１３０が生成することもできる。
　このように、本技術の第２の実施の形態によれば、スイッチトキャパシタ回路が、ＡＤＣ内で増幅信号ＡＭＰと帰還信号ＦＢとの差分を求めるため、スイッチトキャパシタ回路をＡＤＣの外部に配置する構成と比較して回路規模を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、スイッチトキャパシタ回路２５０の外部にＡＤＣ１２０を配置していたが、このスイッチトキャパシタ回路をＡＤＣ内の比較器として用いることにより電子機器１００の回路規模を削減することもできる。この第３の実施の形態の電子機器１００は、スイッチトキャパシタ回路をＡＤＣ内の比較器として用いる点において第１の実施の形態と異なる。
　図１４は、本技術の第３の実施の形態における電子機器１００の一構成例を示すブロック図である。この第３の実施の形態の電子機器１００は、サンプリング回路２００およびＡＤＣ１２０の代わりに、プリアンプ２１０およびＳＡＲＡＤＣ４００を備える点において第１の実施の形態と異なる。
　第３の実施の形態のプリアンプ２１０は、増幅信号ＡＭＰをＳＡＲＡＤＣ４００に供給する。ＳＡＲＡＤＣ４００は、その増幅信号ＡＭＰをデジタル信号ＤＯＵＴに変換してデジタル信号処理部１５０に供給する。
　図１５は、本技術の第３の実施の形態におけるＳＡＲＡＤＣ４００の一構成例を示すブロック図である。このＳＡＲＡＤＣ４００は、比較器４１０、ＳＡＲロジック回路４２０およびＤＡＣ４３０を備える。
　比較器４１０は、プリアンプ２１０からの増幅信号ＡＭＰとＤＡＣ４３０からの帰還信号ＦＢとを比較するものである。この比較器４１０は、比較結果をＳＡＲロジック回路４２０に供給する。
　ＳＡＲロジック回路４２０は、比較器４１０の比較結果に基づいて逐次比較制御により帰還信号ＦＢを更新するとともにデジタル信号ＤＯＵＴを生成するものである。
　逐次比較制御の初期状態において帰還信号ＦＢのレベルは、所定の参照電圧をＶＲＥＦとして、例えば、初期値ＶＲＥＦ／２に設定される。そして、比較器４１０は、増幅信号ＡＭＰと、初期値の帰還信号ＦＢとを比較する。増幅信号ＡＭＰが帰還信号ＦＢより大きい場合、ＳＡＲロジック回路４２０は、デジタル信号ＤＯＵＴのＭＳＢ（Most Significant Bit）を「１」にする。そして、ＳＡＲロジック回路４２０は、ＤＡＣ４３０を制御して帰還信号ＦＢをＶＲＥＦ／４の分、上昇させる。
　一方、増幅信号ＡＭＰが帰還信号ＦＢ以下の場合、ＳＡＲロジック回路４２０は、デジタル信号ＤＯＵＴのＭＳＢを「０」にする。そして、ＳＡＲロジック回路４２０は、帰還信号ＦＢをＶＲＥＦ／４の分、降下させる。
　そして、比較器４１０は、次の比較を行い、増幅信号ＡＭＰが帰還信号ＦＢより大きい場合、ＳＡＲロジック回路４２０は、ＭＳＢの次の桁を「１」にする。そして、ＳＡＲロジック回路４２０は、帰還信号ＦＢをＶＲＥＦ／８の分、上昇させる。
　一方、増幅信号ＡＭＰが帰還信号ＦＢ以下の場合、ＳＡＲロジック回路４２０は、ＭＳＢの次の桁を「０」にする。そして、ＳＡＲロジック回路４２０は、帰還信号ＦＢをＶＲＥＦ／８の分、降下させる。
　以下、同様の手順が、ＬＳＢ（Least Significant Bit）まで継続される。これにより、アナログの増幅信号ＡＭＰが、デジタル信号ＤＯＵＴにＡＤ変換される。ＡＤ変換の終了時にＳＡＲロジック回路４２０は、デジタル信号ＤＯＵＴをデジタル信号処理部１５０に出力する。
　図１６は、本技術の第３の実施の形態におけるサンプリング回路の一構成例を示す回路図である。第３の実施の形態の比較器４１０は、サンプリングスイッチ４１１および４１２と、サンプリングコンデンサ４１３と、短絡スイッチ４１５と、オペアンプ４１６とを備える。これらの回路の接続構成は、サンプリングコンデンサ４１３の出力側にスイッチが配置されず、フィルタコンデンサ２５６の代わりに短絡スイッチ４１５が配置される点以外は、第１の実施の形態のスイッチトキャパシタ回路２５０と同様である。
　短絡スイッチ４１５は、サンプリングクロック信号Ｐ１がハイレベルの場合にオペアンプ４１６の反転入力端子（－）と出力端子とを短絡するものである。また、第３の実施の形態のサンプリングスイッチ４１２は、サンプリングコンデンサ４１３の一端と、ＤＡＣ４３０の出力との間の経路を開閉する。この構成により、比較器４１０（すなわち、スイッチトキャパシタ回路）は、増幅信号ＡＭＰと帰還信号ＦＢとを比較する回路として機能する。
　デルタシグマＡＤＣ３００の場合と異なり、ホールド期間においてサンプリングコンデンサ４１３の電荷は保持される。ホールド期間からサンプリング期間へ移行する際は、現在の入力電圧（増幅信号ＡＭＰ）と、前回サンプル時の入力電圧の差分による電荷がプリアンプ２１０により供給され、このときに非線形なキックバック電圧が生じる。仮に、このキックバック電圧に応じた電流がプリアンプ２１０のフィルタコンデンサ２１３に流れると、歪み性能が悪化してしまう。キックバック電圧の大きさは、前にサンプルした信号との電圧値の違いによるものであるため、入力されたアナログ信号ＡＩＮの周波数成分が高い場合に、特性の悪化がより顕著になる。しかしながら、遮断スイッチ２１４がサンプリング期間においてフィルタコンデンサ２１３の一端を切り離すため、それらの悪影響を低減し、歪み性能などを向上させることができる。
　なお、プリアンプ２１０および比較器４１０からなる回路は、特許請求の範囲に記載のサンプリング回路の一例である。また、サンプリングスイッチ４１１は、特許請求の範囲に記載の第１サンプリングスイッチの一例であり、サンプリングスイッチ４１２は、特許請求の範囲に記載の第２サンプリングスイッチの一例である。
　また、第３の実施の形態において、変形例のようにハイレベルの期間がオーバーラップしないサンプリングクロック信号Ｐ１およびＰ２を、サンプリング制御部１３０が生成することもできる。
　このように、本技術の第３の実施の形態によれば、スイッチトキャパシタ回路が、ＡＤＣ内で増幅信号ＡＭＰと帰還信号ＦＢとを比較するため、スイッチトキャパシタ回路をＡＤＣの外部に配置する構成と比較して回路規模を削減することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、プリアンプ２１０は、アナログ信号ＡＩＮを反転増幅していたが、反転増幅する構成では、入力インピーダンスを高くすることが困難な場合がある。この第４の実施の形態のプリアンプは、アナログ信号ＡＩＮを反転せずに増幅する点において第１の実施の形態と異なる。
　図１７は、本技術の第４の実施の形態におけるプリアンプ２２０の一構成例を示す回路図である。この第４の実施の形態では、プリアンプ２１０の代わりにプリアンプ２２０が配置される。プリアンプ２２０は、抵抗２２１、２２２、２２８および２２９と、遮断スイッチ２２３および２２４と、フィルタコンデンサ２２５および２２６と、オペアンプ２２７とを備える。
　抵抗２２１および２２２は、直列に接続され、抵抗２２１の一端にアナログ信号ＡＩＮが入力される。フィルタコンデンサ２２５は、遮断スイッチ２２３とオペアンプ２２７の出力端子との間に挿入される。フィルタコンデンサ２２６の一端は、オペアンプ２２７の非反転入力端子（＋）に接続され、他端は、所定の基準端子（接地端子など）に接続される。抵抗２２８および２２９は、オペアンプ２２７の出力端子と、基準端子との間において直列に接続される。オペアンプ２２７の反転入力端子（－）は、抵抗２２８および２２９の接続点に接続される。
　また、遮断スイッチ２２３は、サンプリングクロック信号Ｐ２に従って抵抗２２１および２２２の接続点とフィルタコンデンサ２２５の一端との間の経路を開閉するものである。この遮断スイッチ２２３は、例えば、サンプリングクロック信号Ｐ２がハイレベルの場合に閉状態に移行して抵抗２２１および２２２の接続点をフィルタコンデンサ２２５の一端に接続する。一方、サンプリングクロック信号Ｐ２がローレベルの場合に遮断スイッチ２２３は、開状態に移行して抵抗２２１および２２２の接続点をフィルタコンデンサ２２５の一端から切り離す。
　遮断スイッチ２２４は、サンプリングクロック信号Ｐ２に従って抵抗２２２とフィルタコンデンサ２２６の一端との間の経路を開閉するものである。この遮断スイッチ２２４は、例えば、サンプリングクロック信号Ｐ２がハイレベルの場合に閉状態に移行して抵抗２２２をフィルタコンデンサ２２６の一端に接続する。一方、サンプリングクロック信号Ｐ２がローレベルの場合に遮断スイッチ２２４は、開状態に移行して抵抗２２２をフィルタコンデンサ２２６の一端から切り離す。
　なお、遮断スイッチ２２３および２２４からなる回路は、特許請求の範囲に記載の遮断回路の一例である。また、遮断スイッチ２２４は、特許請求の範囲に記載の第１遮断スイッチの一例であり、遮断スイッチ２２３は、特許請求の範囲に記載の第２遮断スイッチの一例である。また、フィルタコンデンサ２２６は、特許請求の範囲に記載の第１フィルタコンデンサの一例であり、フィルタコンデンサ２２５は、特許請求の範囲に記載の第２フィルタコンデンサの一例である。
　上述の構成により、アナログ信号ＡＩＮは非反転増幅されて増幅信号ＡＭＰとして出力される。また、プリアンプ２２０は、サレンキー型のローパスフィルタであり、２次のローパスフィルタとしても機能する。このプリアンプ２２０において、サンプリング期間内に遮断スイッチ２２３および２２４が開状態に移行するため、フィルタコンデンサ２２５および２２６の一端を切り離し、それらの蓄積電荷量の変動を防止することができる。
　なお、プリアンプ２２０に２次のローパスフィルタを設けているが、その代わりに１次のローパスフィルタを設けることもできる。この場合には、抵抗２２１、遮断スイッチ２２３およびフィルタコンデンサ２２５が不要となる。
　また、非反転増幅回路に２次のローパスフィルタを設けているが、第１の実施の形態の反転増幅回路（プリアンプ２１０）に２次のローパスフィルタを設けることもできる。この際には、プリアンプ２１０内に抵抗、遮断スイッチおよびフィルタコンデンサを１つずつ追加して、２つのフィルタコンデンサのそれぞれの一端を切り離せばよい。
　また、第４の実施の形態において、変形例のようにハイレベルの期間がオーバーラップしないサンプリングクロック信号Ｐ１およびＰ２を、サンプリング制御部１３０が生成することもできる。
　また、第４の実施の形態において、第２や第３の実施の形態のように、プリアンプ２２０の後段にデルタシグマＡＤＣ３００やＳＡＲＡＤＣ４００を配置することもできる。
　このように、本技術の第４の実施の形態によれば、オペアンプ２２７の非反転入力端子（＋）に信号を入力するため、プリアンプ２２０は、入力信号を非反転増幅することができる。これにより、反転増幅する場合と比較して入力インピーダンスを容易に高くすることができる。
　＜５．応用例＞
　本開示に係る技術は、いわゆる「物のインターネット」であるＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　ｔｈｉｎｇｓ）と呼ばれる技術へ応用可能である。ＩｏＴとは、「物」であるＩｏＴデバイス９１００が、他のＩｏＴデバイス９００３、インターネット、クラウド９００５などに接続され、情報交換することにより相互に制御する仕組みである。ＩｏＴは、農業、家、自動車、製造、流通、エネルギー、など様々な産業に利用できる。
　図１８は、本開示に係る技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。
　ＩｏＴデバイス９００１には、温度センサー、湿度センサー、照度センサー、加速度センサー、距離センサー、画像センサー、ガスセンサー、人感センサーなどの各種センサーなどが含まれる。また、ＩｏＴデバイス９００１には、スマートフォン、携帯電話、ウェアラブル端末、ゲーム機器などの端末を含めてもよい。ＩｏＴデバイス９００１は、ＡＣ電源、ＤＣ電源、電池、非接触給電、いわゆるエナジーハーベストなどにより給電される。ＩｏＴデバイス９００１は、有線、無線、近接無線通信などにより通信することができる。通信方式は３Ｇ／ＬＴＥ、ＷｉＦｉ、ＩＥＥＥ８０２．１５．４、Ｂｌｕｅｔｏｏｔｈ、Ｚｉｇｂｅｅ（登録商標）、Ｚ－Ｗａｖｅなどが好適に用いられる。ＩｏＴデバイス９００１は、これらの通信手段の複数を切り替えて通信してもよい。
　ＩｏＴデバイス９００１は、１対１、星状、ツリー状、メッシュ状のネットワークを形成してもよい。ＩｏＴデバイス９００１は、直接に、またはゲートウエイ９００２を通して、外部のクラウド９００５に接続してもよい。ＩｏＴデバイス９００１には、ＩＰｖ４、ＩＰｖ６、６ＬｏＷＰＡＮなどによって、アドレスが付与される。ＩｏＴデバイス９００１から収集されたデータは、他のＩｏＴデバイス９００３、サーバ９００４、クラウド９００５などに送信される。ＩｏＴデバイス９００１からデータを送信するタイミングや頻度は好適に調整され、データを圧縮して送信してもよい。このようなデータはそのまま利用してもよく、統計解析、機械学習、データマイニング、クラスタ分析、判別分析、組み合わせ分析、時系列分析など様々な手段でデータをコンピュータ９００８で分析してもよい。このようなデータを利用することにより、コントロール、警告、監視、可視化、自動化、最適化、など様々なサービスを提供することができる。
　本開示に係る技術は、家に関するデバイス、サービスにも応用可能である。家におけるＩｏＴデバイス９００１には、洗濯機、乾燥機、ドライヤ、電子レンジ、食洗機、冷蔵庫、オーブン、炊飯器、調理器具、ガス器具、火災報知器、サーモスタット、エアコン、テレビ、レコーダ、オーディオ、照明機器、温水器、給湯器、掃除機、扇風機、空気清浄器、セキュリティカメラ、錠、扉・シャッター開閉装置、スプリンクラー、トイレ、温度計、体重計、血圧計などが含まれる。さらにＩｏＴデバイス９００１には、太陽電池、燃料電池、蓄電池、ガスメータ、電力メータ、分電盤を含んでもよい。
　家におけるＩｏＴデバイス９００１の通信方式は、低消費電力タイプの通信方式が望ましい。また、ＩｏＴデバイス９００１は屋内ではＷｉＦｉ、屋外では３Ｇ/ＬＴＥにより通信するようにしてもよい。クラウド９００５上にＩｏＴデバイス制御用の外部サーバ９００６を設置し、ＩｏＴデバイス９００１を制御してもよい。ＩｏＴデバイス９００１は、家庭機器の状況、温度、湿度、電力使用量、家屋内外の人・動物の存否などのデータを送信する。家庭機器から送信されたデータは、クラウド９００５を通じて、外部サーバ９００６に蓄積される。このようなデータに基づき、新たなサービスが提供される。このようなＩｏＴデバイス９００１は、音声認識技術を利用することにより、音声によりコントロールすることができる。
　また各種家庭機器からテレビに情報を直接送付することにより、各種家庭機器の状態を可視化することができる。さらには、各種センサーが居住者の有無を判断し、データを空調機、照明などに送付することで、それらの電源をオン・オフすることができる。さらには、各種家庭機器に供えられたディスプレイにインターネットを通じて広告を表示することができる。
　以上、本開示に係る技術が適用され得るＩｏＴシステム９０００の一例について説明した。本開示に係る技術は、以上説明した構成のうち、ＩｏＴデバイス９００１に好適に適用され得る。具体的には、図１の電子機器１００をＩｏＴデバイス９００１に適用することができる。ＩｏＴデバイス９００１に本開示に係る技術を適用することにより、サンプリングした信号の信号品質を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）入力信号が一端に入力される入力側抵抗と、
　前記入力信号を増幅して出力端子から増幅信号として出力するオペアンプと、
　前記オペアンプの入力端子に一端が接続され、前記入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサと、
　所定のサンプリング期間内に前記増幅信号を取り込み、所定のホールド期間内に前記増幅信号を保持するサンプリングコンデンサと、
　前記サンプリング期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの前記一端から切り離すサンプリングスイッチと、
　前記サンプリング期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端に接続する遮断回路と
を具備するサンプリング回路。
（２）前記入力側抵抗は、直列に接続された第１入力側抵抗および第２入力側抵抗を含み、
　前記第２入力側抵抗の一端は、前記オペアンプの前記出力端子に接続され、
　前記フィルタコンデンサの前記一端は前記オペアンプの反転入力端子に接続され、他端は、前記オペアンプの前記出力端子に接続され、
　前記遮断回路は、前記サンプリング期間内に前記第１入力側抵抗および前記第２入力側抵抗の接続点を前記フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記接続点を前記フィルタコンデンサの前記一端に接続する
前記（１）記載のサンプリング回路。
（３）前記オペアンプの前記出力端子と所定の基準端子との間において直列に接続された第１出力側抵抗および第２出力側抵抗をさらに具備し、
　前記第１出力側抵抗および前記第２出力側抵抗の接続点は、前記オペアンプの反転入力端子に接続され、
　前記フィルタコンデンサの前記一端は、前記オペアンプの非反転入力端子に接続される
前記（１）記載のサンプリング回路。
（４）前記入力側抵抗は、直列に接続された第１入力側抵抗および第２入力側抵抗を含み、
　前記フィルタコンデンサは、
　前記オペアンプの前記非反転入力端子に一端が接続された第１フィルタコンデンサと、
　前記オペアンプの前記出力端子に一端が接続された第２フィルタコンデンサと
を備え、
　前記遮断回路は、
　前記サンプリング期間内に前記入力側抵抗を前記第１フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記入力側抵抗を前記第１フィルタコンデンサの前記一端に接続する第１遮断スイッチと、
　前記サンプリング期間内に前記第１入力側抵抗および前記第２入力側抵抗の接続点を前記第２フィルタコンデンサの他端から切り離し、前記ホールド期間内に前記接続点を前記第２フィルタコンデンサの前記他端に接続する第２遮断スイッチと
を備える前記（３）記載のサンプリング回路。
（５）入力信号が一端に入力される入力側抵抗と、
　前記入力信号を増幅して出力端子から増幅信号として出力するオペアンプと、
　前記オペアンプの入力端子に一端が接続され、前記入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサと、
　所定のサンプリング期間内に前記増幅信号を取り込み、所定のホールド期間内に前記増幅信号を保持するサンプリングコンデンサと、
　前記サンプリング期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの前記一端から切り離すサンプリングスイッチと、
　前記サンプリング期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端に接続する遮断回路と、
　前記サンプリングスイッチおよび前記遮断回路を制御する制御部と
を具備する電子機器。
（６）前記増幅信号と帰還信号との差分を積分して量子化対象信号として出力する積分器と、
　前記量子化対象信号を量子化してデジタル信号として出力する量子化器と、
　前記デジタル信号をアナログ信号に変換して前記帰還信号として出力するデジタルアナログ変換器をさらに具備し、
　前記サンプリングスイッチは、
　前記サンプリング期間内に前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記出力端子を前記サンプリングコンデンサの前記一端から切り離す第１サンプリングスイッチと、
　前記サンプリング期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端から切り離し、前記ホールド期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端に接続する第２サンプリングスイッチと
を備え、
　前記サンプリングコンデンサは、前記差分を前記積分器に出力する
前記（５）記載の電子機器。
（７）前記増幅信号と帰還信号との比較結果に基づいて前記帰還信号を更新するとともにデジタル信号を生成する逐次比較制御回路と、
　前記逐次比較制御回路の制御に従って前記帰還信号を生成して出力するデジタルアナログ変換器と
を具備し、
　前記サンプリングスイッチは、
　前記サンプリング期間内に前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記出力端子を前記サンプリングコンデンサの前記一端から切り離す第１サンプリングスイッチと、
　前記サンプリング期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端から切り離し、前記ホールド期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端に接続する第２サンプリングスイッチと
を備え、
　前記サンプリングコンデンサは、前記比較結果を前記逐次比較制御回路に出力する
前記（５）記載の電子機器。
（８）前記制御部は、前記サンプリング期間および前記ホールド期間のいずれかを示す第１サンプリングクロック信号を前記サンプリングスイッチに供給し、前記第１サンプリングクロック信号を反転した信号を第２サンプリングクロック信号として前記遮断回路に供給する
前記（５）から（７）のいずれかに記載の電子機器。
（９）前記制御部は、前記サンプリング期間および前記ホールド期間のいずれかを示す第１サンプリングクロック信号を前記サンプリングスイッチに出力し、前記サンプリング期間と重複しない期間を前記入力側抵抗を切り離す期間として示す信号を前記第２サンプリングクロック信号として前記遮断回路に供給する
前記（５）から（７）のいずれかに記載の電子機器。
　１００　電子機器
　１１０　アナログ信号生成部
　１２０　ＡＤＣ
　１３０　サンプリング制御部
　１３１　クロック信号生成部
　１３２、１３３、１４１、１４６、１４７　インバータ
　１４０　ノンオーバーラップ信号生成部
　１４２、１４５　ＮＡＮＤ（否定論理積）ゲート
　１４３、１４４　遅延回路
　１５０　デジタル信号処理部
　２００　サンプリング回路
　２１０、２２０　プリアンプ
　２１１、２１２、２２１、２２２、２２８、２２９　抵抗
　２１３、２２５、２２６、２５６、３１６　フィルタコンデンサ
　２１４、２２３、２２４　遮断スイッチ
　２１５、２２７、２５７、３１７、４１６　オペアンプ
　２５０　スイッチトキャパシタ回路
　２５１、２５２、２５４、２５５、３１１、３１２、３１４、３１５、４１１、４１２　サンプリングスイッチ
　２５３、３１３、４１３　サンプリングコンデンサ
　３００　デルタシグマＡＤＣ
　３１０　加算器
　３２０　積分器
　３３０　量子化器
　３４０、４３０　ＤＡＣ
　４００　ＳＡＲＡＤＣ
　４１０　比較器
　４１５　短絡スイッチ
　４２０　ＳＡＲロジック回路
　９００１　ＩｏＴデバイス

Claims (9)

  1. 　入力信号が一端に入力される入力側抵抗と、
    　前記入力信号を増幅して出力端子から増幅信号として出力するオペアンプと、
    　前記オペアンプの入力端子に一端が接続され、前記入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサと、
    　所定のサンプリング期間内に前記増幅信号を取り込み、所定のホールド期間内に前記増幅信号を保持するサンプリングコンデンサと、
    　前記サンプリング期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの前記一端から切り離すサンプリングスイッチと、
    　前記サンプリング期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端に接続する遮断回路と
    を具備するサンプリング回路。
  2. 　前記入力側抵抗は、直列に接続された第１入力側抵抗および第２入力側抵抗を含み、
    　前記第２入力側抵抗の一端は、前記オペアンプの前記出力端子に接続され、
    　前記フィルタコンデンサの前記一端は前記オペアンプの反転入力端子に接続され、他端は、前記オペアンプの前記出力端子に接続され、
    　前記遮断回路は、前記サンプリング期間内に前記第１入力側抵抗および前記第２入力側抵抗の接続点を前記フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記接続点を前記フィルタコンデンサの前記一端に接続する
    請求項１記載のサンプリング回路。
  3. 　前記オペアンプの前記出力端子と所定の基準端子との間において直列に接続された第１出力側抵抗および第２出力側抵抗をさらに具備し、
    　前記第１出力側抵抗および前記第２出力側抵抗の接続点は、前記オペアンプの反転入力端子に接続され、
    　前記フィルタコンデンサの前記一端は、前記オペアンプの非反転入力端子に接続される
    請求項１記載のサンプリング回路。
  4. 　前記入力側抵抗は、直列に接続された第１入力側抵抗および第２入力側抵抗を含み、
    　前記フィルタコンデンサは、
    　前記オペアンプの前記非反転入力端子に一端が接続された第１フィルタコンデンサと、
    　前記オペアンプの前記出力端子に一端が接続された第２フィルタコンデンサと
    を備え、
    　前記遮断回路は、
    　前記サンプリング期間内に前記入力側抵抗を前記第１フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記入力側抵抗を前記第１フィルタコンデンサの前記一端に接続する第１遮断スイッチと、
    　前記サンプリング期間内に前記第１入力側抵抗および前記第２入力側抵抗の接続点を前記第２フィルタコンデンサの他端から切り離し、前記ホールド期間内に前記接続点を前記第２フィルタコンデンサの前記他端に接続する第２遮断スイッチと
    を備える請求項３記載のサンプリング回路。
  5. 　入力信号が一端に入力される入力側抵抗と、
    　前記入力信号を増幅して出力端子から増幅信号として出力するオペアンプと、
    　前記オペアンプの入力端子に一端が接続され、前記入力信号のうち所定の周波数成分を通過させるためのフィルタコンデンサと、
    　所定のサンプリング期間内に前記増幅信号を取り込み、所定のホールド期間内に前記増幅信号を保持するサンプリングコンデンサと、
    　前記サンプリング期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記オペアンプの前記出力端子を前記サンプリングコンデンサの前記一端から切り離すサンプリングスイッチと、
    　前記サンプリング期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端から切り離し、前記ホールド期間内に前記入力側抵抗を前記フィルタコンデンサの前記一端に接続する遮断回路と、
    　前記サンプリングスイッチおよび前記遮断回路を制御する制御部と
    を具備する電子機器。
  6. 　前記増幅信号と帰還信号との差分を積分して量子化対象信号として出力する積分器と、
    　前記量子化対象信号を量子化してデジタル信号として出力する量子化器と、
    　前記デジタル信号をアナログ信号に変換して前記帰還信号として出力するデジタルアナログ変換器をさらに具備し、
    　前記サンプリングスイッチは、
    　前記サンプリング期間内に前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記出力端子を前記サンプリングコンデンサの前記一端から切り離す第１サンプリングスイッチと、
    　前記サンプリング期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端から切り離し、前記ホールド期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端に接続する第２サンプリングスイッチと
    を備え、
    　前記サンプリングコンデンサは、前記差分を前記積分器に出力する
    請求項５記載の電子機器。
  7. 　前記増幅信号と帰還信号との比較結果に基づいて前記帰還信号を更新するとともにデジタル信号を生成する逐次比較制御回路と、
    　前記逐次比較制御回路の制御に従って前記帰還信号を生成して出力するデジタルアナログ変換器と
    を具備し、
    　前記サンプリングスイッチは、
    　前記サンプリング期間内に前記出力端子を前記サンプリングコンデンサの一端に接続し、前記ホールド期間内に前記出力端子を前記サンプリングコンデンサの前記一端から切り離す第１サンプリングスイッチと、
    　前記サンプリング期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端から切り離し、前記ホールド期間内に前記デジタルアナログ変換器を前記サンプリングコンデンサの前記一端に接続する第２サンプリングスイッチと
    を備え、
    　前記サンプリングコンデンサは、前記比較結果を前記逐次比較制御回路に出力する
    請求項５記載の電子機器。
  8. 　前記制御部は、前記サンプリング期間および前記ホールド期間のいずれかを示す第１サンプリングクロック信号を前記サンプリングスイッチに供給し、前記第１サンプリングクロック信号を反転した信号を第２サンプリングクロック信号として前記遮断回路に供給する
    請求項５記載の電子機器。
  9. 　前記制御部は、前記サンプリング期間および前記ホールド期間のいずれかを示す第１サンプリングクロック信号を前記サンプリングスイッチに出力し、前記サンプリング期間と重複しない期間を前記入力側抵抗を切り離す期間として示す信号を前記第２サンプリングクロック信号として前記遮断回路に供給する
    請求項５記載の電子機器。
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