WO2019167448A1 - 光センサ装置 - Google Patents

光センサ装置 Download PDF

Info

Publication number
WO2019167448A1
WO2019167448A1 PCT/JP2019/000802 JP2019000802W WO2019167448A1 WO 2019167448 A1 WO2019167448 A1 WO 2019167448A1 JP 2019000802 W JP2019000802 W JP 2019000802W WO 2019167448 A1 WO2019167448 A1 WO 2019167448A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
region
electrode
conductive layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/000802
Other languages
English (en)
French (fr)
Inventor
綱島　貴徳
将志 津吹
真 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Publication of WO2019167448A1 publication Critical patent/WO2019167448A1/ja
Priority to US16/999,214 priority Critical patent/US11581358B2/en
Anticipated expiration legal-status Critical
Priority to US18/148,056 priority patent/US12477842B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/191—Photoconductor image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/28—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices being characterised by field-effect operation, e.g. junction field-effect phototransistors
    • H10F30/282—Insulated-gate field-effect transistors [IGFET], e.g. MISFET [metal-insulator-semiconductor field-effect transistor] phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H10F39/8057—Optical shielding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/12—Active materials

Definitions

  • Embodiments of the present invention relate to an optical sensor device.
  • a CMOS image sensor is known as an optical sensor device.
  • the CMOS image sensor has a plurality of regions.
  • the CMOS image sensor is formed using a semiconductor layer formed of polycrystalline silicon.
  • the CMOS image sensor is not suitable for reducing the definition of the region and increasing the area of the region. Therefore, when a CMOS image sensor is used, it is necessary to use an optical system and collect light on the area of the CMOS image sensor.
  • This embodiment provides a highly sensitive photosensor device.
  • An optical sensor device includes: An insulating substrate; a photosensor element having a first gate electrode, a first semiconductor layer, a first electrode, and a second electrode; and a first insulation disposed between the first gate electrode and the first semiconductor layer.
  • a second insulating layer disposed above the first gate electrode, the first semiconductor layer, and the first insulating layer; the second insulating layer; the first electrode; and the second electrode.
  • a third insulating layer disposed above, and a first conductive layer covering the photosensor element, wherein the first gate electrode is formed above the insulating substrate, and the first semiconductor layer is
  • the first channel region is formed of an oxide semiconductor, and includes a first region, a second region, and a first channel region located between the first region and the second region.
  • the electrical resistance value changes in accordance with the amount of light received on the main surface, and the first electrode is disposed on the second insulating layer and penetrates at least the second insulating layer and faces the first region.
  • the first electrode is electrically connected to the first region through a first contact hole located in the region, and the second electrode is disposed on the second insulating layer and penetrates at least the second insulating layer and passes through the second insulating layer.
  • Electrically connected to the second region through a second contact hole located in a region opposite to the second region, and the first conductive layer is disposed above the third insulating layer and includes at least the third insulating layer. It is electrically connected to the second electrode through a third contact hole located in a region that penetrates the layer and faces the second electrode.
  • the optical sensor device An insulating substrate; a first conductive layer disposed above the insulating substrate; and disposed between the insulating substrate and the first conductive layer, electrically connected to the first conductive layer, and An optical sensor element that includes a first semiconductor layer that is covered with a conductive layer and is formed of an oxide semiconductor, and that controls the amount of charge that flows through the first conductive layer in accordance with the amount of incident light. .
  • the optical sensor device An insulating substrate; and a plurality of regions arranged in a matrix above the insulating substrate, each of the regions comprising a first conductive layer disposed above the insulating substrate, the insulating substrate, and the A first conductive layer disposed between the first conductive layer, electrically connected to the first conductive layer, covered with the first conductive layer, and formed of an oxide semiconductor; And an optical sensor element for controlling the amount of electric charge flowing through the first conductive layer in accordance with the amount of light.
  • FIG. 1 is a circuit diagram showing an optical sensor device according to an embodiment.
  • FIG. 2 is an equivalent circuit diagram showing the region shown in FIG. 1, and also shows the control circuit, power supply circuit, and selection switch shown in FIG.
  • FIG. 3 is a plan view showing the region. 4 is a cross-sectional view of the photosensor device of FIG. 3 taken along line IV-IV.
  • FIG. 5 is a cross-sectional view of the photosensor device of FIG. 3 taken along line VV. 6 is a cross-sectional view of the optical sensor device of FIG. 3 taken along line VI-VI.
  • FIG. 7 is a timing chart showing signals applied to each of the above regions.
  • FIG. 1 is a circuit diagram showing an optical sensor device SD according to an embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 °.
  • the first direction X and the second direction Y correspond to a direction parallel to the main surface of the substrate constituting the optical sensor device SD
  • the third direction Z corresponds to the thickness direction of the optical sensor device SD.
  • the optical sensor device SD includes an optical sensor panel SP, a control unit CN, and a wiring board CB.
  • the wiring board CB is, for example, an FPC (flexible printed circuit), and connects the optical sensor panel SP and the control unit CN.
  • the control unit CN includes a control circuit CC and a power supply circuit PO.
  • the optical sensor panel SP includes an insulating substrate 10, a plurality of regions PX, a plurality of gate lines G (G1, G2,... Gn), a plurality of source lines S (S1, S2,... Sm), and the like.
  • the insulating substrate 10 is made of an insulating material such as glass or resin. Furthermore, in the present embodiment, the insulating substrate 10 is formed of a transparent insulating material.
  • the insulating substrate 10 has a detection area DA for detecting an object to be detected and a non-detection area NDA outside the detection area DA.
  • the non-detection area NDA is a band-shaped first non-detection area NDA1 that is located on the left side of the detection area DA and extends in the second direction Y, and a band-like area that is located on the right side of the detection area DA and extends in the second direction Y.
  • a strip-shaped fourth non-detection area NDA4 The plurality of regions PX are arranged in a matrix in the first direction X and the second direction Y on the detection region DA of the insulating substrate 10.
  • the plurality of gate lines G extend in the first direction X and are arranged at intervals in the second direction Y in the detection area DA. Each gate line G is connected to a plurality of regions PX for one row arranged in the first direction X.
  • the plurality of odd-numbered gate lines G are connected to the lead lines L extending through the first non-detection area NDA1 and the third non-detection area NDA3, respectively, outside the detection area DA.
  • the plurality of even-numbered gate lines G are connected to lead lines L extending outside the detection area DA and extending through the second non-detection area NDA2 and the third non-detection area NDA3, respectively.
  • Each lead wire L is connected to the wiring board CB. From the above, each gate line G is connected to the control circuit CC via the lead line L, the wiring board CB, and the like.
  • the plurality of source lines S extend in the second direction Y and are arranged in the first direction X at intervals in the detection area DA.
  • Each source line S is connected to a plurality of regions PX for one column arranged in the second direction Y.
  • each source line S is routed in the third non-detection area NDA3 outside the detection area DA and connected to the wiring board CB.
  • FIG. 2 is an equivalent circuit diagram showing the region PX shown in FIG. 1, and also shows the control circuit CC, the power supply circuit PO, and the selection switch SS shown in FIG.
  • the region PX includes an optical sensor element SE, a capacitor CO, a reset switch RS, and a control switch CS. Further, on the insulating substrate 10 shown in FIG. 1, not only the gate line G and the source line S but also the first control wiring WL1, the second control wiring WL2, the third control wiring WL3, and the fourth control wiring WL4. Also arranged.
  • FIG. 2 shows an example in which the optical sensor element SE is composed of one first thin film transistor TR1 for convenience.
  • the photosensor element SE of the present embodiment is composed of a plurality of first thin film transistors TR1 connected in parallel to each other.
  • the optical sensor element SE may be configured by only one first thin film transistor TR1.
  • the first thin film transistor TR1 includes a first gate electrode GE1, a first electrode E1, and a second electrode E2.
  • the first gate electrode GE1 is connected to the second control wiring WL2, and the first electrode E1 is connected to the first control wiring WL1.
  • the first thin film transistor TR1 is turned on or off in response to a control signal SVG given through the second control wiring WL2.
  • the capacitor CO has a first conductive layer CL1 and a second conductive layer CL2.
  • the first conductive layer CL1 is connected to the second electrode E2, and the second conductive layer CL2 is connected to the third control wiring WL3.
  • the reset switch RS is composed of a second thin film transistor TR2.
  • the second thin film transistor TR2 includes a second gate electrode GE2, a third electrode E3, and a fourth electrode E4.
  • the second gate electrode GE2 is connected to the fourth control line WL4, the third electrode E3 is connected to the third control line WL3 and the second conductive layer CL2, and the fourth electrode E4 is connected to the second electrode E2 and the first conductive layer CL1. It is connected to the.
  • the second thin film transistor TR2 is turned on or off in response to the control signal DCH given through the fourth control wiring WL4.
  • the control switch CS is composed of a third thin film transistor TR3.
  • the third thin film transistor TR3 includes a third gate electrode GE3, a fifth electrode E5, and a sixth electrode E6.
  • the third gate electrode GE3 is connected to the gate line G
  • the fifth electrode E5 is connected to the source line S
  • the sixth electrode E6 is connected to the second electrode E2, the fourth electrode E4, and the first conductive layer CL1. Yes.
  • the third thin film transistor TR3 is turned on or off according to the control signal Gate given through the gate line G.
  • the control unit CN includes not only the control circuit CC and the power supply circuit PO, but also a selection switch SS and a fifth control wiring WL5.
  • the selection switch SS includes a fourth thin film transistor TR4 and a fifth thin film transistor TR5.
  • the first thin film transistor TR1 to the fourth thin film transistor TR4 are N-channel thin film transistors
  • the fifth thin film transistor TR5 is a P-channel thin film transistor.
  • the fourth thin film transistor TR4 is connected between the source line S and the power supply circuit PO.
  • the fifth thin film transistor TR5 is connected between the source line S and the control circuit CC.
  • the fourth thin film transistor TR4 and the fifth thin film transistor TR5 are turned on or off in response to a control signal RST given through the fifth control wiring WL5.
  • the selection switch SS supplies the reset signal VR1 from the power supply circuit PO to the photosensor element SE via the source line S and the control switch CS.
  • the selection switch SS discharges the capacitor CO to the control circuit CC via the control switch CS and the source line S. As a result, a current I flows from the capacitor CO to the control circuit CC.
  • the optical sensor element SE When the optical sensor element SE is turned on, the optical sensor element SE is reset by a reset signal VR1 given through the control switch CS. On the other hand, when the photosensor element SE is turned off, the photosensor element SE controls the amount of electric charge that flows through the first conductive layer CL1 in accordance with the amount of incident light. In other words, the optical sensor element SE controls the amount of the control signal SVS given to the first electrode E1 via the first control wiring WL1 to the first conductive layer CL1 according to the amount of incident light. Therefore, the optical sensor element SE controls the amount of charge charged in the capacitor CO according to the amount of incident light.
  • the reset switch RS When the reset switch RS is turned on, the reset switch RS short-circuits the first conductive layer CL1 and the second conductive layer CL2. Note that a reset signal VR1 is applied to the third electrode E3 of the reset switch RS.
  • the reset signal VR1 is a constant potential voltage signal.
  • the reset switch RS When the reset switch RS is turned off, the reset switch RS maintains the original function of the capacitor CO. Therefore, the capacitor CO is reset when the reset switch RS is turned on.
  • control switch CS When the control switch CS is turned on, the control switch CS switches whether to apply the reset signal VR1 to the photosensor element SE. Alternatively, when the control switch CS is turned on, the control switch CS switches whether to discharge from the capacitor CO to the control circuit CC.
  • FIG. 3 is a plan view showing the region PX shown in FIG. In FIG. 3, the second conductive layer CL2 is not shown.
  • the first conductive layer CL1 (capacitor CO) covers the optical sensor element SE, the reset switch RS, and the control switch CS.
  • the first conductive layer CL1 functions as a common node for the photosensor element SE, the reset switch RS, and the control switch CS. Therefore, compared to the case where the first conductive layer CL1 does not function as the node, the area efficiency of the photosensor element SE, the reset switch RS, and the control switch CS in the region PX can be increased. For example, the wiring connecting the optical sensor element SE, the reset switch RS, and the control switch CS can be reduced, and the arrangement area of the optical sensor element SE and the like can be increased.
  • the exclusive area of the optical sensor element SE is the largest.
  • the optical sensor element SE occupies 50% or more of the region facing the first conductive layer CL1. Therefore, a highly sensitive photosensor element SE can be obtained.
  • the optical sensor element SE has, for example, striped first electrodes E1 that extend in the second direction Y and are provided at intervals in the first direction X.
  • the plurality of first electrodes E1 are electrically bundled with the first control wiring WL1.
  • the first electrode E1 and the first control wiring WL1 are integrally formed.
  • the optical sensor element SE has a plurality of second electrodes E2. Each second electrode E2 extends in the second direction Y and is positioned between the first electrodes E1. In the illustrated example, in the region between a pair of adjacent first electrodes E1, the upper second electrode E2 and the lower second electrode E2 are positioned with an insulation distance. Each second electrode E2 is connected to the first conductive layer CL1. In the illustrated example, the optical sensor element SE includes 24 first thin film transistors TR1 connected in parallel to each other.
  • the optical sensor element SE has, for example, a stripe-shaped first gate electrode GE1 that extends in the second direction Y and is provided at intervals in the first direction X.
  • the plurality of first gate electrodes GE1 are electrically bundled with the second control wiring WL2.
  • the optical sensor element SE has, for example, a plurality of first semiconductor layers SMC1.
  • the two first semiconductor layers SMC1 are physically arranged independently.
  • three or more first semiconductor layers SMC1 may be physically arranged in the second direction Y independently.
  • the single first semiconductor layer SMC1 may extend continuously in the second direction Y. In other words, the first semiconductor layer SMC1 may not be divided into a plurality of parts in the second direction Y.
  • the third electrode E3 is formed integrally with, for example, the third control wiring WL3 extending in the first direction X and extending in the second direction Y.
  • the fourth electrode E4 extends in the first direction X and is connected to the first conductive layer CL1.
  • the second gate electrode GE2 extends in the first direction X, is located between the third electrode E3 and the fourth electrode E4, and is electrically connected to the fourth control wiring WL4 extending in the second direction Y.
  • the first light shielding layer SH1 is opposed to the second gate electrode GE2, and extends along the second gate electrode GE2.
  • the fifth electrode E5 extends in the second direction Y and is formed integrally with the source line S extending in the second direction Y.
  • the sixth electrode E6 extends in the second direction Y and is connected to the first conductive layer CL1.
  • the third gate electrode GE3 extends in the second direction Y, is located between the fifth electrode E5 and the sixth electrode E6, and is integrally formed with the gate line G extending in the first direction X. .
  • the second light shielding layer SH2 faces the third gate electrode GE3 and extends along the third gate electrode GE3.
  • the third semiconductor layer SMC3 of the control switch CS extends continuously in the second direction Y.
  • the control switch CS may include a plurality of third semiconductor layers SMC3 that are physically arranged in the second direction Y independently.
  • the first light shielding layer SH1 and the second light shielding layer SH2 described above are formed of the same material.
  • the gate line G, the first gate electrode GE1, the second gate electrode GE2, and the third gate electrode GE3 described above are formed of the same material.
  • the first electrode E1 to the sixth electrode E6, the source line S, and the first control wiring WL1 to the fourth control wiring WL4 described above are formed of the same material.
  • FIG. 4 is a cross-sectional view of the optical sensor device SD of FIG. 3 taken along line IV-IV.
  • a glass substrate can be used as the insulating substrate 10.
  • a substrate other than a glass substrate may be used for the insulating substrate 10.
  • the insulating substrate 10 may be a resin substrate.
  • the insulating substrate 10 should just have a light transmittance as needed.
  • an optical sensor element SE having a first gate electrode GE1, a first semiconductor layer SMC1, a first electrode E1, and a second electrode E2 is located above the insulating substrate 10.
  • the optical sensor element SE is composed of a plurality of first thin film transistors TR1, and each first thin film transistor TR1 includes a first gate electrode GE1, a first semiconductor layer SMC1, a first electrode E1, and a second electrode E2.
  • a capacitor CO having a first conductive layer CL1 and a second conductive layer CL2 is located above the photosensor element SE.
  • the insulating layer 11 is disposed on the insulating substrate 10 and is in contact with the insulating substrate 10.
  • the insulating layer 12 is disposed on the insulating layer 11 and is in contact with the insulating layer 11.
  • the first gate electrode GE1 is disposed above the insulating substrate 10.
  • the insulating layer 13 is disposed between the first gate electrode GE1 and the first semiconductor layer SMC1.
  • the insulating layer 14 is disposed above the first gate electrode GE 1, the first semiconductor layer SMC 1, and the first insulating layer 13.
  • the insulating layer 15 is disposed on the insulating layer 14, the first electrode E1, and the second electrode E2.
  • the first semiconductor layer SMC1 is formed of an oxide semiconductor.
  • the oxide semiconductor include, for example, indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), indium zinc oxide (IZO), zinc tin oxide (ZnSnO), and zinc oxide (ZnO).
  • IGZO indium gallium zinc oxide
  • IGO indium gallium oxide
  • IZO indium gallium oxide
  • ZnSnO zinc tin oxide
  • ZnO zinc oxide
  • TAOS transparent amorphous oxide semiconductor
  • the first semiconductor layer SMC1 is formed of TAOS.
  • the first thin film transistor TR1 has a small current (leakage current) in a dark state and a large SN ratio.
  • the first semiconductor layer SMC1 has a first region R1, a second region R2, and a first channel region RC1 located between the first region R1 and the second region R2.
  • the first channel region RC1 includes a first main surface SU1 facing the first gate electrode GE1 and a second main surface SU2 opposite to the first main surface SU1.
  • the electric resistance value changes according to the amount of light received by the second main surface SU2.
  • the second main surface SU2 of the present embodiment faces the insulating substrate 10. Light transmitted through the insulating substrate 10 is incident on the second main surface SU2. Therefore, the insulating substrate 10 of this embodiment has light transmittance.
  • the first electrode E1 is disposed on the insulating layer 14.
  • the first electrode E1 passes through at least the insulating layer 14 and passes through the first contact hole CH1 located in a region facing the first region R1, and is electrically connected to the first region R1.
  • the first contact hole CH1 penetrates the insulating layer 13 and the insulating layer 14.
  • the second electrode E2 is disposed on the insulating layer 14.
  • the second electrode E2 passes through at least the insulating layer 14 and passes through the second contact hole CH2 located in a region facing the second region R2, and is electrically connected to the second region R2.
  • the second contact hole CH2 penetrates the insulating layer 13 and the insulating layer 14.
  • the first conductive layer CL1 is disposed above the insulating layer 15 and covers the photosensor element SE. In the present embodiment, the first conductive layer CL1 is in contact with the insulating layer 15. The first conductive layer CL1 passes through at least the insulating layer 15 and passes through the third contact hole CH3 located in a region facing the second electrode E2, and is electrically connected to the second electrode E2. In the present embodiment, only the insulating layer 15 penetrates the third contact hole CH3.
  • a plurality of third contact holes CH3 having the same configuration are formed in the insulating layer 15 (FIG. 3).
  • the number of third contact holes CH3 is equal to or greater than the number of second electrodes E2. From the above, the first conductive layer CL1 passes through one corresponding third contact hole CH3 among the plurality of third contact holes CH3, and is electrically connected to the second electrode E2 of each first thin film transistor TR1. ing.
  • the insulating layer 16 is disposed on the insulating layer 15 and the first conductive layer CL1, and is in contact with the insulating layer 15 and the first conductive layer CL1.
  • the second conductive layer CL2 is opposed to the first conductive layer CL1.
  • the second conductive layer CL2 faces the plurality of first conductive layers CL1.
  • the insulating layer 16 is disposed between the first conductive layer CL1 and the second conductive layer CL2.
  • the first conductive layer CL1 is disposed between the insulating layer 15 and the second conductive layer CL2. Therefore, the second conductive layer CL2 can avoid a situation in which an adverse electrical influence such as static electricity is applied to the first conductive layer CL1.
  • the insulating layer 17 is disposed on the insulating layer 16 and the second conductive layer CL2, and is in contact with the insulating layer 16 and the second conductive layer CL2.
  • the first gate electrode GE1, the first electrode E1, and the second electrode E2 are made of, for example, molybdenum, chromium, tungsten, aluminum, copper, titanium, nickel, tantalum, silver, or an alloy thereof, but are particularly limited. However, it may be formed of other metals or alloys, or a laminated film thereof.
  • the first conductive layer CL1 and the second conductive layer CL2 are formed of a light transmissive conductive material such as ITO. Therefore, the optical sensor panel SP can be formed by a manufacturing method similar to that of a liquid crystal display panel in FFS (Fringe / Field / Switching) mode.
  • the first conductive layer CL1 and the second conductive layer CL2 may be formed using a light-shielding conductive material such as metal. If not, the optical sensor element SE is for detecting light transmitted through the insulating substrate 10.
  • the insulating layer 11, the insulating layer 12, the insulating layer 13, the insulating layer 14, and the insulating layer 16 are formed of an inorganic insulating layer such as silicon oxide or silicon nitride, or a laminate thereof.
  • the insulating layer 15 and the insulating layer 17 are formed of an organic insulating layer.
  • FIG. 5 is a cross-sectional view showing the optical sensor device SD of FIG. 3 along the line VV.
  • the reset switch RS having the second gate electrode GE2, the second semiconductor layer SMC2, the third electrode E3, and the fourth electrode E4 is located above the insulating substrate 10.
  • the reset switch RS is composed of a second thin film transistor TR2.
  • a capacitor CO is located above the reset switch RS.
  • the insulating layer 12 is located between the first light shielding layer SH1 and the second semiconductor layer SMC2.
  • the second gate electrode GE2 is formed above the insulating substrate 10.
  • the second semiconductor layer SMC2 is formed of, for example, TAOS as an oxide semiconductor.
  • the second semiconductor layer SMC2 has a third region R3, a fourth region R4, and a second channel region RC2 located between the third region R3 and the fourth region R4.
  • the second channel region RC2 includes a third main surface SU3 that faces the second gate electrode GE2, and a fourth main surface SU4 that is located on the opposite side of the third main surface SU3 and faces the first light shielding layer SH1. Contains.
  • the insulating layer 13 is further disposed between the second gate electrode GE2 and the second semiconductor layer SMC2.
  • the insulating layer 14 is further disposed above the first light shielding layer SH1, the second gate electrode GE2, and the second semiconductor layer SMC2.
  • the third electrode E3 is disposed on the insulating layer 14.
  • the third electrode E3 passes through at least the insulating layer 14 and passes through the fourth contact hole CH4 located in a region facing the third region R3, and is electrically connected to the third region R3.
  • the fourth contact hole CH4 penetrates the insulating layer 13 and the insulating layer 14.
  • the fourth electrode E4 is disposed on the insulating layer 14.
  • the fourth electrode E4 passes through at least the insulating layer 14 and passes through the fifth contact hole CH5 located in a region facing the fourth region R4, and is electrically connected to the fourth region R4.
  • the fifth contact hole CH5 penetrates the insulating layer 13 and the insulating layer 14.
  • the first conductive layer CL1 covers the reset switch RS.
  • the first conductive layer CL1 passes through at least the insulating layer 15 and passes through the sixth contact hole CH6 located in a region facing the fourth electrode E4, and is electrically connected to the fourth electrode E4. In the present embodiment, only the insulating layer 15 penetrates the sixth contact hole CH6.
  • the second conductive layer CL2 passes through at least the insulating layer 15 and passes through the seventh contact hole CH7 located in a region facing the third electrode E3, and is electrically connected to the third electrode E3.
  • the seventh contact hole CH7 penetrates the insulating layer 15 and the insulating layer 16.
  • the first conductive layer CL1 has an opening OP and surrounds the seventh contact hole CH7.
  • FIG. 6 is a cross-sectional view of the optical sensor device SD of FIG. 3 taken along line VI-VI.
  • a control switch CS having a third gate electrode GE3, a third semiconductor layer SMC3, a fifth electrode E5, and a sixth electrode E6 is located above the insulating substrate 10.
  • the control switch CS is composed of a third thin film transistor TR3.
  • a capacitor CO is located above the control switch CS.
  • the insulating layer 12 is further located between the second light shielding layer SH2 and the third semiconductor layer SMC3.
  • the third gate electrode GE3 is disposed above the insulating substrate 10.
  • the third semiconductor layer SMC3 is formed of, for example, TAOS as an oxide semiconductor.
  • the third semiconductor layer SMC3 includes a fifth region R5, a sixth region R6, and a third channel region RC3 located between the fifth region R5 and the sixth region R6.
  • the third channel region RC3 includes a fifth main surface SU5 that faces the third gate electrode GE3, and a sixth main surface SU6 that faces the second light shielding layer SH2 and is located on the opposite side of the fifth main surface SU5. Contains.
  • the insulating layer 13 is further disposed between the third gate electrode GE3 and the third semiconductor layer SMC3.
  • the insulating layer 14 is further disposed above the second light shielding layer SH2, the third gate electrode GE3, and the third semiconductor layer SMC3.
  • the fifth electrode E5 is disposed on the insulating layer 14.
  • the fifth electrode E5 passes through at least the insulating layer 14 and passes through the eighth contact hole CH8 located in a region facing the fifth region R5, and is electrically connected to the fifth region R5.
  • the eighth contact hole CH8 penetrates the insulating layer 13 and the insulating layer 14.
  • the sixth electrode E6 is disposed on the insulating layer 14.
  • the sixth electrode E6 passes through at least the insulating layer 14 and passes through the ninth contact hole CH9 located in a region facing the sixth region R6, and is electrically connected to the sixth region R6.
  • the ninth contact hole CH9 penetrates the insulating layer 13 and the insulating layer 14.
  • the first conductive layer CL1 covers the control switch CS.
  • the first conductive layer CL1 passes through at least the insulating layer 15 and passes through the tenth contact hole CH10 located in a region facing the sixth electrode E6, and is electrically connected to the sixth electrode E6. In the present embodiment, only the insulating layer 15 penetrates the tenth contact hole CH10.
  • the optical sensor device SD of the present embodiment is configured.
  • FIG. 7 is a timing chart showing signals applied to each of the regions PX.
  • the detection period Pd is a period in which the detection operation for detecting the detection object in the detection area DA of the optical sensor panel SP is performed once.
  • the detection period Pd has a first transition period Pt1, a first reset period Pr1, a second transition period Pt2, a second reset period Pr2, an exposure period Pe, a third transition period Pt3, and a readout period Pa.
  • the control unit CN switches the level of the control signal SVS from the H (high) level to the L (low) level, and switches the level of the control signal SVG from the L level to the H level.
  • the first electrode E1 of the photosensor element SE transitions to the L level ( ⁇ 1V)
  • the first gate electrode GE1 transitions to the H level (10V).
  • the voltage values used in the present embodiment are examples and can be variously modified.
  • the control unit CN gives the control signal Gate (1),... Gate (n) of the H level (10V) to each gate line G, and then the control signal Gate ( 1)... Gate (n) level is switched from H level to L level ( ⁇ 5V). Since the first reset period Pr1 has a period after the level of the control signal Gate is switched from the H level to the L level, the potential of the third gate electrode GE3 of the control switch CS can be changed to substantially 10V. it can.
  • the plurality of gate lines G are driven in a time division manner. Specifically, after the level of the control signal Gate (1) applied to the gate line G1 is switched from H level to L level, the level of the control signal Gate applied to the gate line G2 is switched from L level to H level. Next, the level of the control signal Gate applied to the gate line G2 is switched from the H level to the L level, and then the level of the control signal Gate applied to the gate line G3 is switched from the L level to the H level. Finally, the level of the control signal Gate (n) applied to the gate line Gn is switched from the H level to the L level.
  • the control unit CN switches the level of the control signal SVG from the H level to the L level. Accordingly, in the second transition period Pt2, the first gate electrode GE1 of the photosensor element SE transits to the L level, and the photosensor element SE is turned off.
  • the control unit CN switches the level of the control signal DCH from the L level ( ⁇ 5V) to the H level (10V), and changes the level of the control signal SVS from the L level to the H level. Switch.
  • the reset switch RS is turned on, the reset signal VR1 is supplied to the first conductive layer CL1 and the second conductive layer CL2 via the third control wiring WL3, and the capacitor CO is reset.
  • the control unit CN switches the level of the control signal DCH from the H level to the L level.
  • the reset switch RS is turned off.
  • the optical sensor element SE controls the amount of the H level control signal SVS applied to the first electrode E1 through the first control wiring WL1 to the first conductive layer CL1 according to the amount of incident light.
  • the greater the amount of light incident on the photosensor element SE the greater the amount of charge charged on the capacitor CO.
  • the second semiconductor layer SMC2 of the reset switch RS is shielded from light by the first light shielding layer SH1
  • the third semiconductor layer SMC3 of the control switch CS is shielded from light by the second light shielding layer SH2. Therefore, the reset switch RS and the control switch CS are always in a dark state.
  • the control unit CN switches the level of the control signal RST from the H level (10V) to the L level ( ⁇ 5V).
  • the fourth thin film transistor TR4 is switched to the off state, and the fifth thin film transistor TR5 is switched to the on state.
  • the control unit CN gives the H level control signals Gate (1),... Gate (n) to each gate line G, and then the control signals Gate (1),.
  • the level of (n) is switched from the H level to the L level. Since the read period Pa has a period after the level of the control signal Gate is switched from the H level to the L level, the potential of the third gate electrode GE3 of the control switch CS can be changed to substantially 10V.
  • the plurality of gate lines G are driven in a time division manner.
  • an H level control signal Gate is applied through the gate line G corresponding to each control switch CS, the control switch CS is turned on. Then, discharging from the capacitor CO to the control circuit CC is performed. As a result, a current I flows from the capacitor CO to the control circuit CC.
  • the plurality of gate lines G may be simultaneously driven at the same time. Thereby, the reading period Pa can be shortened.
  • the optical sensor device SD includes the insulating substrate 10, the plurality of regions PX arranged in a matrix above the insulating substrate 10, and the first 1 conductive layer CL1.
  • the region PX includes an optical sensor element SE, a reset switch RS, and a control switch CS.
  • the optical sensor element SE, the reset switch RS, and the control switch CS are each connected to the first conductive layer CL1 and covered with the first conductive layer CL1. Therefore, the arrangement area of the optical sensor element SE, the reset switch RS, and the control switch CS in the region PX can be increased.
  • the second conductive layer CL2 covers the first conductive layer CL1. Therefore, the capacitor CO can be formed using the first conductive layer CL1 and the second conductive layer CL2. Further, the second conductive layer CL2 can avoid a situation in which an adverse electrical effect such as static electricity is exerted on the first conductive layer CL1. From the above, a highly sensitive photosensor element SE can be obtained.
  • the thin film transistor TR such as the first thin film transistor TR1 may be a bottom gate type thin film transistor instead of a top gate type thin film transistor.
  • the second main surface SU2 of the first channel region RC1 of the first semiconductor layer SMC1 faces the first conductive layer CL1.
  • Light transmitted through the first conductive layer CL1 and the like is incident on the second main surface SU2.
  • the first conductive layer CL1 and the second conductive layer CL2 have light transmittance
  • the insulating substrate 10 may not have light transmittance.
  • the positional relationship between the first conductive layer CL1 and the second conductive layer CL2 may be opposite to that in the above embodiment.
  • the second conductive layer CL2 is located between the insulating substrate 10 and the first conductive layer CL1.
  • the first conductive layer CL1 does not have the opening OP
  • the second conductive layer CL2 has an opening for connecting the first conductive layer CL1 to the third electrode E3 (third control wiring WL3). doing.
  • the first light shielding layer SH1 and the second light shielding layer SH2 may be formed of an insulating material such as a black resin or a conductive material such as a metal.
  • the light shielding layer SH may be in an electrically floating state.
  • the light shielding layer SH may be given to the control signal Gate, and the light shielding layer SH may be used as a gate electrode.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Thin Film Transistor (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

光センサ装置は、絶縁基板と、第１導電層と、前記絶縁基板と前記第１導電層との間に配置された光センサ素子と、を備える。前記光センサ素子は、前記第１導電層に電気的に接続され、前記第１導電層で覆われている。前記光センサ素子は、酸化物半導体で形成された第１半導体層を有し、入射される光の光量に応じて前記第１導電層に流す電荷の量を制御する。

Description

光センサ装置
　本発明の実施形態は、光センサ装置に関する。
　光センサ装置として、例えばＣＭＯＳイメージセンサが知られている。ＣＭＯＳイメージセンサは、複数の領域を有している。ＣＭＯＳイメージセンサは、多結晶シリコンで形成された半導体層を利用して形成されている。領域の低精細化及び領域の大面積化に、ＣＭＯＳイメージセンサは向いていない。そのため、ＣＭＯＳイメージセンサを使用する場合、さらに光学系を使用し、ＣＭＯＳイメージセンサの領域に集光する必要がる。
特開２０１１－２４３９５０号公報
　本実施形態は、高感度の光センサ装置を提供する。
　一実施形態に係る光センサ装置は、
　絶縁基板と、第１ゲート電極、第１半導体層、第１電極、及び第２電極を有する光センサ素子と、前記第１ゲート電極と前記第１半導体層との間に配置された第１絶縁層と、前記第１ゲート電極、前記第１半導体層、及び前記第１絶縁層の上方に配置された第２絶縁層と、前記第２絶縁層、前記第１電極、及び前記第２電極の上に配置された第３絶縁層と、前記光センサ素子を覆った第１導電層と、を備え、前記第１ゲート電極は、前記絶縁基板の上方に形成され、前記第１半導体層は、酸化物半導体で形成され、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第１チャネル領域と、を有し、前記第１チャネル領域は、前記第１ゲート電極と対向した第１主面と前記第１主面とは反対側の第２主面とを含み、前記第２主面で受ける光の光量に応じて電気抵抗値が変化し、前記第１電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第１領域と対向する領域に位置した第１コンタクトホールを通って前記第１領域に電気的に接続され、前記第２電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第２領域と対向する領域に位置した第２コンタクトホールを通って前記第２領域に電気的に接続され、前記第１導電層は、前記第３絶縁層の上方に配置され、少なくとも前記第３絶縁層を貫通し前記第２電極と対向する領域に位置した第３コンタクトホールを通って前記第２電極に電気的に接続されている。
　また、一実施形態に係る光センサ装置は、
　絶縁基板と、前記絶縁基板の上方に配置された第１導電層と、前記絶縁基板と前記第１導電層との間に配置され、前記第１導電層に電気的に接続され、前記第１導電層で覆われ、酸化物半導体で形成された第１半導体層を有し、入射される光の光量に応じて前記第１導電層に流す電荷の量を制御する光センサ素子と、を備える。
　また、一実施形態に係る光センサ装置は、
　絶縁基板と、前記絶縁基板の上方にマトリクス状に配置された複数の領域と、を備え、各々の前記領域は、前記絶縁基板の上方に配置された第１導電層と、前記絶縁基板と前記第１導電層との間に配置され、前記第１導電層に電気的に接続され、前記第１導電層で覆われ、酸化物半導体で形成された第１半導体層を有し、入射される光の光量に応じて前記第１導電層に流す電荷の量を制御する光センサ素子と、を有する。
図１は、一実施形態に係る光センサ装置を示す回路図である。 図２は、図１に示した領域を示す等価回路図であり、図１に示した制御回路及び電源回路、並びに選択スイッチを併せて示す図である。 図３は、上記領域を示す平面図である。 図４は、図３の光センサ装置を線ＩＶ－ＩＶに沿って示す断面図である。 図５は、図３の光センサ装置を線Ｖ－Ｖに沿って示す断面図である。 図６は、図３の光センサ装置を線ＶＩ－ＶＩに沿って示す断面図である。 図７は、各々の上記領域に与える信号を示すタイミングチャートである。
　以下に、本発明の一実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　図１は、一実施形態に係る光センサ装置ＳＤを示す回路図である。第１方向Ｘ、第２方向Ｙ及び第３方向Ｚは、互いに直交しているが、９０°以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、光センサ装置ＳＤを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、光センサ装置ＳＤの厚さ方向に相当する。
　図１に示すように、光センサ装置ＳＤは、光センサパネルＳＰと、制御部ＣＮと、配線基板ＣＢと、を備えている。配線基板ＣＢは、例えばＦＰＣ（flexible printed circuit）であり、光センサパネルＳＰと制御部ＣＮとを連結している。制御部ＣＮは、制御回路ＣＣ及び電源回路ＰＯを備えている。
　光センサパネルＳＰは、絶縁基板１０、複数の領域ＰＸ、複数のゲート線Ｇ（Ｇ１、Ｇ２、…Ｇｎ）、複数のソース線Ｓ（Ｓ１、Ｓ２、…Ｓｍ）などを備えている。絶縁基板１０は、ガラスや、樹脂などの絶縁材料で形成されている。さらに、本実施形態において、絶縁基板１０は、透明な絶縁材料で形成されている。絶縁基板１０は、被検出物を検出する検出領域ＤＡと、検出領域ＤＡの外側の非検出領域ＮＤＡと、を有している。非検出領域ＮＤＡは、検出領域ＤＡの左側に位置し第２方向Ｙに延在した帯状の第１非検出領域ＮＤＡ１と、検出領域ＤＡの右側に位置し第２方向Ｙに延在した帯状の第２非検出領域ＮＤＡ２と、検出領域ＤＡの下側に位置し第１方向Ｘに延在した帯状の第３非検出領域ＮＤＡ３と、検出領域ＤＡの上側に位置し第１方向Ｘに延在した帯状の第４非検出領域ＮＤＡ４と、を有している。複数の領域ＰＸは、絶縁基板１０の検出領域ＤＡ上に、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。
　複数のゲート線Ｇは、検出領域ＤＡにて、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並んでいる。各々のゲート線Ｇは、第１方向Ｘに並んだ一行分の複数の領域ＰＸに接続されている。本実施形態において、奇数行の複数のゲート線Ｇは、検出領域ＤＡの外側において、それぞれ、第１非検出領域ＮＤＡ１及び第３非検出領域ＮＤＡ３を延在するリード線Ｌに接続されている。偶数行の複数のゲート線Ｇは、検出領域ＤＡの外側において、それぞれ、第２非検出領域ＮＤＡ２及び第３非検出領域ＮＤＡ３を延在するリード線Ｌに接続されている。各々のリード線Ｌは、配線基板ＣＢに接続されている。上記のことから、各々のゲート線Ｇは、リード線Ｌ、配線基板ＣＢなどを介して制御回路ＣＣに接続されている。
　複数のソース線Ｓは、検出領域ＤＡにて、第２方向Ｙに延在し、第１方向Ｘに間隔を置いて並んでいる。各々のソース線Ｓは、第２方向Ｙに並んだ一列分の複数の領域ＰＸに接続されている。本実施形態において、各々のソース線Ｓは、検出領域ＤＡの外側において、第３非検出領域ＮＤＡ３にて引き回され、配線基板ＣＢに接続されている。
　次に、上記複数の領域ＰＸを代表し、一領域ＰＸについて説明する。なお、複数の領域ＰＸは、同様に構成されている。図２は、図１に示した領域ＰＸを示す等価回路図であり、図１に示した制御回路ＣＣ及び電源回路ＰＯ、並びに選択スイッチＳＳを併せて示す図である。
　図２に示すように、領域ＰＸは、光センサ素子ＳＥと、コンデンサＣＯと、リセットスイッチＲＳと、制御スイッチＣＳと、を備えている。また、図１に示した絶縁基板１０の上には、ゲート線Ｇ及びソース線Ｓだけではなく、第１制御配線ＷＬ１、第２制御配線ＷＬ２、第３制御配線ＷＬ３、及び第４制御配線ＷＬ４も配置されている。
　図２では、便宜的に、光センサ素子ＳＥが１個の第１薄膜トランジスタＴＲ１で構成されている例を示している。但し、後述するように、本実施形態の光センサ素子ＳＥは、互いに並列に接続された複数個の第１薄膜トランジスタＴＲ１で構成されている。なお、本実施形態と異なり、光センサ素子ＳＥは、１個の第１薄膜トランジスタＴＲ１のみで構成されていてもよい。
　第１薄膜トランジスタＴＲ１は、第１ゲート電極ＧＥ１、第１電極Ｅ１、及び第２電極Ｅ２を有している。第１ゲート電極ＧＥ１は第２制御配線ＷＬ２に接続され、第１電極Ｅ１は第１制御配線ＷＬ１に接続されている。第１薄膜トランジスタＴＲ１は、第２制御配線ＷＬ２を介して与えられる制御信号ＳＶＧに応じてオン又はオフする。
　コンデンサＣＯは、第１導電層ＣＬ１及び第２導電層ＣＬ２を有している。第１導電層ＣＬ１は第２電極Ｅ２に接続され、第２導電層ＣＬ２は第３制御配線ＷＬ３に接続されている。
　リセットスイッチＲＳは、第２薄膜トランジスタＴＲ２で構成されている。第２薄膜トランジスタＴＲ２は、第２ゲート電極ＧＥ２、第３電極Ｅ３、及び第４電極Ｅ４を有している。第２ゲート電極ＧＥ２は第４制御配線ＷＬ４に接続され、第３電極Ｅ３は第３制御配線ＷＬ３及び第２導電層ＣＬ２に接続され、第４電極Ｅ４は第２電極Ｅ２及び第１導電層ＣＬ１に接続されている。第２薄膜トランジスタＴＲ２は、第４制御配線ＷＬ４を介して与えられる制御信号ＤＣＨに応じてオン又はオフする。
　制御スイッチＣＳは、第３薄膜トランジスタＴＲ３で構成されている。第３薄膜トランジスタＴＲ３は、第３ゲート電極ＧＥ３、第５電極Ｅ５、及び第６電極Ｅ６を有している。第３ゲート電極ＧＥ３はゲート線Ｇに接続され、第５電極Ｅ５はソース線Ｓに接続され、第６電極Ｅ６は第２電極Ｅ２、第４電極Ｅ４、及び第１導電層ＣＬ１に接続されている。第３薄膜トランジスタＴＲ３は、ゲート線Ｇを介して与えられる制御信号Ｇａｔｅに応じてオン又はオフする。
　制御部ＣＮは、制御回路ＣＣ及び電源回路ＰＯだけではなく、選択スイッチＳＳ及び第５制御配線ＷＬ５も備えている。選択スイッチＳＳは、第４薄膜トランジスタＴＲ４及び第５薄膜トランジスタＴＲ５を有している。本実施形態において、第１薄膜トランジスタＴＲ１乃至第４薄膜トランジスタＴＲ４はＮチャネル型の薄膜トランジスタであり、第５薄膜トランジスタＴＲ５はＰチャネル型の薄膜トランジスタである。
　第４薄膜トランジスタＴＲ４は、ソース線Ｓと電源回路ＰＯとの間に接続されている。第５薄膜トランジスタＴＲ５は、ソース線Ｓと制御回路ＣＣとの間に接続されている。第４薄膜トランジスタＴＲ４及び第５薄膜トランジスタＴＲ５は、それぞれ第５制御配線ＷＬ５を介して与えられる制御信号ＲＳＴに応じてオン又はオフする。
　第４薄膜トランジスタＴＲ４がオンし、第５薄膜トランジスタＴＲ５がオフした場合、選択スイッチＳＳは、ソース線Ｓ及び制御スイッチＣＳを介し、電源回路ＰＯから光センサ素子ＳＥにリセット信号ＶＲ１を与える。一方、第４薄膜トランジスタＴＲ４がオフし、第５薄膜トランジスタＴＲ５がオンした場合、選択スイッチＳＳは、制御スイッチＣＳ及びソース線Ｓを介し、コンデンサＣＯから制御回路ＣＣへの放電を行う。これにより、コンデンサＣＯから制御回路ＣＣに電流Ｉが流れる。
　光センサ素子ＳＥがオンした場合、光センサ素子ＳＥは、制御スイッチＣＳを介して与えられるリセット信号ＶＲ１によりリセットされる。一方、光センサ素子ＳＥがオフした場合、光センサ素子ＳＥは、入射される光の光量に応じて第１導電層ＣＬ１に流す電荷の量を制御する。言い換えると、光センサ素子ＳＥは、入射される光の光量に応じて、第１制御配線ＷＬ１を介して第１電極Ｅ１に与えられる制御信号ＳＶＳを第１導電層ＣＬ１に与える量を制御する。そのため、光センサ素子ＳＥは、入射される光の光量に応じて、コンデンサＣＯに充電する電荷の量を制御する。
　リセットスイッチＲＳがオンした場合、リセットスイッチＲＳは、第１導電層ＣＬ１と第２導電層ＣＬ２とを短絡させる。なお、リセットスイッチＲＳの第３電極Ｅ３には、リセット信号ＶＲ１が与えられている。リセット信号ＶＲ１は、定電位の電圧信号である。リセットスイッチＲＳがオフした場合、リセットスイッチＲＳは、コンデンサＣＯの本来の機能を維持する。そのため、コンデンサＣＯは、リセットスイッチＲＳがオンすることにより、リセットされる。
　制御スイッチＣＳがオンした場合、制御スイッチＣＳは、リセット信号ＶＲ１を光センサ素子ＳＥに与えるかどうか切り替える。又は、制御スイッチＣＳがオンした場合、制御スイッチＣＳは、コンデンサＣＯから制御回路ＣＣへの放電を行うのかどうか切り替える。
　図３は、図２に示した領域ＰＸを示す平面図である。なお、図３において、第２導電層ＣＬ２の図示は省略している。
　図３に示すように、第１導電層ＣＬ１（コンデンサＣＯ）は、光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳを覆っている。第１導電層ＣＬ１は、光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳの共通のノードとして機能している。そのため、第１導電層ＣＬ１が上記ノードとして機能していない場合と比較して、領域ＰＸにおける、光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳの面積効率を高くすることができる。例えば、光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳをつなぐ配線を減らすことができ、光センサ素子ＳＥなどの配置面積を大きくとることができる。
　光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳのうち、光センサ素子ＳＥの専有面積は最も大きい。例えば、第１導電層ＣＬ１と対向する領域のうちの５０％以上を光センサ素子ＳＥが占めている。そのため、高感度の光センサ素子ＳＥを得ることができる。
　光センサ素子ＳＥは、例えば、第２方向Ｙに延在し、第１方向Ｘに間隔を置いて設けられたストライプ状の第１電極Ｅ１を有している。複数の第１電極Ｅ１は、第１制御配線ＷＬ１に電気的に束ねられている。本実施形態において、第１電極Ｅ１及び第１制御配線ＷＬ１は、一体に形成されている。
　光センサ素子ＳＥは、複数の第２電極Ｅ２を有している。各々の第２電極Ｅ２は、第２方向Ｙに延在し、第１電極Ｅ１の間に位置している。図示した例では、隣り合う一対の第１電極Ｅ１の間の領域において、上側の第２電極Ｅ２と下側の第２電極Ｅ２は、絶縁距離を置いて位置している。各々の第２電極Ｅ２は、第１導電層ＣＬ１に接続されている。図示した例では、光センサ素子ＳＥは、互いに並列に接続された２４個の第１薄膜トランジスタＴＲ１で構成されている。
　光センサ素子ＳＥは、例えば、第２方向Ｙに延在し、第１方向Ｘに間隔を置いて設けられたストライプ状の第１ゲート電極ＧＥ１を有している。複数の第１ゲート電極ＧＥ１は、第２制御配線ＷＬ２に電気的に束ねられている。
　光センサ素子ＳＥは、例えば、複数の第１半導体層ＳＭＣ１を有している。第２方向Ｙに注目すると、２個の第１半導体層ＳＭＣ１が、物理的に独立して並んでいる。但し、本実施形態と異なり、３個以上の第１半導体層ＳＭＣ１が、第２方向Ｙに物理的に独立して並んでいてもよい。又は、単個の第１半導体層ＳＭＣ１が、第２方向Ｙに連続的に延在していてもよい。言い換えると、第１半導体層ＳＭＣ１は、第２方向Ｙに複数に分割されていなくともよい。
　リセットスイッチＲＳにおいて、第３電極Ｅ３は、例えば、第１方向Ｘに延在し、第２方向Ｙに延在した第３制御配線ＷＬ３と一体に形成されている。第４電極Ｅ４は、例えば、第１方向Ｘに延在し、第１導電層ＣＬ１に接続されている。第２ゲート電極ＧＥ２は、第１方向Ｘに延在し、第３電極Ｅ３と第４電極Ｅ４との間に位置し、第２方向Ｙに延在した第４制御配線ＷＬ４に電気的に接続されている。第１遮光層ＳＨ１は、第２ゲート電極ＧＥ２と対向し、第２ゲート電極ＧＥ２に沿って延在している。
　制御スイッチＣＳにおいて、第５電極Ｅ５は、例えば、第２方向Ｙに延在し、第２方向Ｙに延在したソース線Ｓと一体に形成されている。第６電極Ｅ６は、例えば、第２方向Ｙに延在し、第１導電層ＣＬ１に接続されている。第３ゲート電極ＧＥ３は、第２方向Ｙに延在し、第５電極Ｅ５と第６電極Ｅ６との間に位置し、第１方向Ｘに延在したゲート線Ｇと一体に形成されている。第２遮光層ＳＨ２は、第３ゲート電極ＧＥ３と対向し、第３ゲート電極ＧＥ３に沿って延在している。　
　制御スイッチＣＳの第３半導体層ＳＭＣ３は、第２方向Ｙに連続的に延在している。但し、本実施形態と異なり、制御スイッチＣＳは、第２方向Ｙに物理的に独立して並んだ複数の第３半導体層ＳＭＣ３を有していてもよい。
　上述した第１遮光層ＳＨ１及び第２遮光層ＳＨ２は、同一材料で形成されている。上述したゲート線Ｇ、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、及び第３ゲート電極ＧＥ３は、同一材料で形成されている。上述した第１電極Ｅ１乃至第６電極Ｅ６、ソース線Ｓ、及び第１制御配線ＷＬ１乃至第４制御配線ＷＬ４は、同一材料で形成されている。
　次に、光センサ素子ＳＥ及びコンデンサＣＯの断面構造について説明する。図４は、図３の光センサ装置ＳＤを線ＩＶ－ＩＶに沿って示す断面図である。
　図４に示すように、絶縁基板１０としては、ガラス基板を利用することができる。但し、絶縁基板１０にガラス基板以外の基板を利用してもよい。例えば、絶縁基板１０は樹脂基板であってもよい。また、絶縁基板１０は、必要に応じて光透過性を有していればよい。絶縁基板１０の上方に、第１ゲート電極ＧＥ１、第１半導体層ＳＭＣ１、第１電極Ｅ１、及び第２電極Ｅ２を有する光センサ素子ＳＥが位置している。光センサ素子ＳＥは複数の第１薄膜トランジスタＴＲ１で構成され、各々の第１薄膜トランジスタＴＲ１は、第１ゲート電極ＧＥ１、第１半導体層ＳＭＣ１、第１電極Ｅ１、及び第２電極Ｅ２を含んでいる。光センサ素子ＳＥの上方に、第１導電層ＣＬ１及び第２導電層ＣＬ２を有するコンデンサＣＯが位置している。
　絶縁層１１は、絶縁基板１０の上に配置され、絶縁基板１０に接している。絶縁層１２は、絶縁層１１の上に配置され、絶縁層１１に接している。第１ゲート電極ＧＥ１は、絶縁基板１０の上方に配置されている。絶縁層１３は、第１ゲート電極ＧＥ１と第１半導体層ＳＭＣ１との間に配置されている。絶縁層１４は、第１ゲート電極ＧＥ１、第１半導体層ＳＭＣ１、及び第１絶縁層１３の上方に配置されている。絶縁層１５は、絶縁層１４、第１電極Ｅ１、及び第２電極Ｅ２の上に配置されている。
　第１半導体層ＳＭＣ１は、酸化物半導体で形成されている。酸化物半導体の代表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、インジウム亜鉛酸化物（ＩＺＯ）、亜鉛スズ酸化物（ＺｎＳｎＯ）、亜鉛酸化物（ＺｎＯ）、及び透明アモルファス酸化物半導体（ＴＡＯＳ）などが挙げられる。本実施形態において、第１半導体層ＳＭＣ１は、ＴＡＯＳで形成されている。
　上記のような酸化物半導体を利用すると、第１薄膜トランジスタＴＲ１は、暗状態での電流（リーク電流）が小さくＳＮ比を大きく取ることができる。
　第１半導体層ＳＭＣ１は、第１領域Ｒ１と、第２領域Ｒ２と、第１領域Ｒ１と第２領域Ｒ２との間に位置した第１チャネル領域ＲＣ１と、を有している。第１チャネル領域ＲＣ１は、第１ゲート電極ＧＥ１と対向した第１主面ＳＵ１と、第１主面ＳＵ１とは反対側の第２主面ＳＵ２とを含んでいる。第１チャネル領域ＲＣ１は、第２主面ＳＵ２で受ける光の光量に応じて電気抵抗値が変化する。
　本実施形態の第２主面ＳＵ２は、絶縁基板１０と対向している。第２主面ＳＵ２には、絶縁基板１０を透過した光が入射される。そのため、本実施形態の絶縁基板１０は、光透過性を有している。
　第１電極Ｅ１は、絶縁層１４の上に配置されている。第１電極Ｅ１は、少なくとも絶縁層１４を貫通し第１領域Ｒ１と対向する領域に位置した第１コンタクトホールＣＨ１を通り、第１領域Ｒ１に電気的に接続されている。本実施形態において、第１コンタクトホールＣＨ１は、絶縁層１３及び絶縁層１４を貫通している。
　第２電極Ｅ２は、絶縁層１４の上に配置されている。第２電極Ｅ２は、少なくとも絶縁層１４を貫通し第２領域Ｒ２と対向する領域に位置した第２コンタクトホールＣＨ２を通り、第２領域Ｒ２に電気的に接続されている。本実施形態において、第２コンタクトホールＣＨ２は、絶縁層１３及び絶縁層１４を貫通している。
　第１導電層ＣＬ１は、絶縁層１５の上方に配置され、光センサ素子ＳＥを覆っている。本実施形態において、第１導電層ＣＬ１は絶縁層１５に接している。第１導電層ＣＬ１は、少なくとも絶縁層１５を貫通し第２電極Ｅ２と対向する領域に位置した第３コンタクトホールＣＨ３を通り、第２電極Ｅ２に電気的に接続されている。本実施形態において、第３コンタクトホールＣＨ３は絶縁層１５のみ貫通している。
　なお、絶縁層１５には、同様に構成された複数の第３コンタクトホールＣＨ３が形成されている（図３）。第３コンタクトホールＣＨ３の個数は、第２電極Ｅ２の個数以上である。上記のことから、第１導電層ＣＬ１は、複数の第３コンタクトホールＣＨ３のうち対応する一の第３コンタクトホールＣＨ３を通り、各々の第１薄膜トランジスタＴＲ１の第２電極Ｅ２に電気的に接続されている。
　絶縁層１６は、絶縁層１５及び第１導電層ＣＬ１の上に配置され、絶縁層１５及び第１導電層ＣＬ１に接している。第２導電層ＣＬ２は、第１導電層ＣＬ１と対向している。全てを図示しないが、第２導電層ＣＬ２は、複数の第１導電層ＣＬ１と対向している。なお、絶縁層１６は、第１導電層ＣＬ１と第２導電層ＣＬ２との間に配置されている。第１導電層ＣＬ１は、絶縁層１５と第２導電層ＣＬ２との間に配置されている。そのため、第２導電層ＣＬ２は、静電気などの外部からの電気的な悪影響が第１導電層ＣＬ１におよぶ事態を回避することができる。
　絶縁層１７は、絶縁層１６及び第２導電層ＣＬ２の上に配置され、絶縁層１６及び第２導電層ＣＬ２に接している。
　第１ゲート電極ＧＥ１、第１電極Ｅ１、及び第２電極Ｅ２は、例えば、モリブデン、クロム、タングステン、アルミニウム、銅、チタン、ニッケル、タンタル、銀あるいはこれらの合金によって形成されているが、特に限定されるものではなく、その他の金属や合金、またはこれらの積層膜で形成されていてもよい。
　第１導電層ＣＬ１及び第２導電層ＣＬ２は、ＩＴＯなどの光透過性の導電材料によって形成されている。そのため、ＦＦＳ（Fringe Field Switching）モードの液晶表示パネルと同様の製造方法にて、光センサパネルＳＰを形成することが可能である。なお、第１導電層ＣＬ１及び第２導電層ＣＬ２は、金属などの遮光性の導電材料を用いて形成されていてもよい。なせなら、光センサ素子ＳＥは、絶縁基板１０を透過した光を検出するためである。
　絶縁層１１、絶縁層１２、絶縁層１３、絶縁層１４、及び絶縁層１６は、シリコン酸化物やシリコン窒化物などの無機絶縁層、又はそれらの積層体で形成されている。絶縁層１５、及び絶縁層１７は、有機絶縁層で形成されている。
　次に、リセットスイッチＲＳ及びコンデンサＣＯの断面構造について説明する。図５は、図３の光センサ装置ＳＤを線Ｖ－Ｖに沿って示す断面図である。
　図５に示すように、絶縁基板１０の上方に、第２ゲート電極ＧＥ２、第２半導体層ＳＭＣ２、第３電極Ｅ３、及び第４電極Ｅ４を有するリセットスイッチＲＳが位置している。リセットスイッチＲＳは第２薄膜トランジスタＴＲ２で構成されている。リセットスイッチＲＳの上方に、コンデンサＣＯが位置している。
　絶縁層１２は、第１遮光層ＳＨ１と第２半導体層ＳＭＣ２との間に位置している。第２ゲート電極ＧＥ２は、絶縁基板１０の上方に形成されている。第２半導体層ＳＭＣ２は、酸化物半導体として例えばＴＡＯＳで形成されている。第２半導体層ＳＭＣ２は、第３領域Ｒ３と、第４領域Ｒ４と、第３領域Ｒ３と第４領域Ｒ４との間に位置した第２チャネル領域ＲＣ２と、を有している。第２チャネル領域ＲＣ２は、第２ゲート電極ＧＥ２と対向した第３主面ＳＵ３と、第３主面ＳＵ３とは反対側に位置し第１遮光層ＳＨ１と対向した第４主面ＳＵ４と、を含んでいる。
　絶縁層１３は、第２ゲート電極ＧＥ２と第２半導体層ＳＭＣ２との間にさらに配置されている。絶縁層１４は、第１遮光層ＳＨ１、第２ゲート電極ＧＥ２、及び第２半導体層ＳＭＣ２の上方にさらに配置されている。
　第３電極Ｅ３は、絶縁層１４の上に配置されている。第３電極Ｅ３は、少なくとも絶縁層１４を貫通し第３領域Ｒ３と対向する領域に位置した第４コンタクトホールＣＨ４を通り、第３領域Ｒ３に電気的に接続されている。本実施形態において、第４コンタクトホールＣＨ４は、絶縁層１３及び絶縁層１４を貫通している。
　第４電極Ｅ４は、絶縁層１４の上に配置されている。第４電極Ｅ４は、少なくとも絶縁層１４を貫通し第４領域Ｒ４と対向する領域に位置した第５コンタクトホールＣＨ５を通り、第４領域Ｒ４に電気的に接続されている。本実施形態において、第５コンタクトホールＣＨ５は、絶縁層１３及び絶縁層１４を貫通している。
　第１導電層ＣＬ１は、リセットスイッチＲＳを覆っている。第１導電層ＣＬ１は、少なくとも絶縁層１５を貫通し第４電極Ｅ４と対向する領域に位置した第６コンタクトホールＣＨ６を通り、第４電極Ｅ４に電気的に接続されている。本実施形態において、第６コンタクトホールＣＨ６は絶縁層１５のみ貫通している。
　第２導電層ＣＬ２は、少なくとも絶縁層１５を貫通し第３電極Ｅ３と対向する領域に位置した第７コンタクトホールＣＨ７を通り、第３電極Ｅ３に電気的に接続されている。本実施形態において、第７コンタクトホールＣＨ７は絶縁層１５及び絶縁層１６を貫通している。なお、第１導電層ＣＬ１は開口ＯＰを有し、第７コンタクトホールＣＨ７を囲んでいる。
　次に、制御スイッチＣＳ及びコンデンサＣＯの断面構造について説明する。図６は、図３の光センサ装置ＳＤを線ＶＩ－ＶＩに沿って示す断面図である。
　図６に示すように、絶縁基板１０の上方に、第３ゲート電極ＧＥ３、第３半導体層ＳＭＣ３、第５電極Ｅ５、及び第６電極Ｅ６を有する制御スイッチＣＳが位置している。制御スイッチＣＳは第３薄膜トランジスタＴＲ３で構成されている。制御スイッチＣＳの上方に、コンデンサＣＯが位置している。
　絶縁層１２は、第２遮光層ＳＨ２と第３半導体層ＳＭＣ３との間にさらに位置している。第３ゲート電極ＧＥ３は、絶縁基板１０の上方に配置されている。第３半導体層ＳＭＣ３は、酸化物半導体として例えばＴＡＯＳで形成されている。第３半導体層ＳＭＣ３は、第５領域Ｒ５と、第６領域Ｒ６と、第５領域Ｒ５と第６領域Ｒ６との間に位置した第３チャネル領域ＲＣ３と、を有している。第３チャネル領域ＲＣ３は、第３ゲート電極ＧＥ３と対向した第５主面ＳＵ５と、第５主面ＳＵ５とは反対側に位置し第２遮光層ＳＨ２と対向した第６主面ＳＵ６と、を含んでいる。
　絶縁層１３は、第３ゲート電極ＧＥ３と第３半導体層ＳＭＣ３との間にさらに配置されている。絶縁層１４は、第２遮光層ＳＨ２、第３ゲート電極ＧＥ３、及び第３半導体層ＳＭＣ３の上方にさらに配置されている。
　第５電極Ｅ５は、絶縁層１４の上に配置されている。第５電極Ｅ５は、少なくとも絶縁層１４を貫通し第５領域Ｒ５と対向する領域に位置した第８コンタクトホールＣＨ８を通り、第５領域Ｒ５に電気的に接続されている。本実施形態において、第８コンタクトホールＣＨ８は、絶縁層１３及び絶縁層１４を貫通している。
　第６電極Ｅ６は、絶縁層１４の上に配置されている。第６電極Ｅ６は、少なくとも絶縁層１４を貫通し第６領域Ｒ６と対向する領域に位置した第９コンタクトホールＣＨ９を通り、第６領域Ｒ６に電気的に接続されている。本実施形態において、第９コンタクトホールＣＨ９は、絶縁層１３及び絶縁層１４を貫通している。
　第１導電層ＣＬ１は、制御スイッチＣＳを覆っている。第１導電層ＣＬ１は、少なくとも絶縁層１５を貫通し第６電極Ｅ６と対向する領域に位置した第１０コンタクトホールＣＨ１０を通り、第６電極Ｅ６に電気的に接続されている。本実施形態において、第１０コンタクトホールＣＨ１０は絶縁層１５のみ貫通している。
　以上のように、本実施形態の光センサ装置ＳＤは構成されている。
　次に、本実施形態の光センサ装置ＳＤの駆動方法について例示的に説明する。図７は、各々の上記領域ＰＸに与える信号を示すタイミングチャートである。
　図７及び図２に示すように、光センサパネルＳＰの検出領域ＤＡにて被検出物を検出するための検出動作を１回行う期間を検出期間Ｐｄとする。検出期間Ｐｄは、第１遷移期間Ｐｔ１、第１リセット期間Ｐｒ１、第２遷移期間Ｐｔ２、第２リセット期間Ｐｒ２、露光期間Ｐｅ、第３遷移期間Ｐｔ３、及び読み出し期間Ｐａを有している。
　まず、第１遷移期間Ｐｔ１において、制御部ＣＮは、制御信号ＳＶＳのレベルをＨ（ハイ）レベルからＬ（ロウ）レベルに切り替え、制御信号ＳＶＧのレベルをＬレベルからＨレベルに切り替える。これにより、第１遷移期間Ｐｔ１にて、光センサ素子ＳＥの第１電極Ｅ１がＬレベル（－１Ｖ）に遷移し、第１ゲート電極ＧＥ１がＨレベル（１０Ｖ）に遷移する。なお、本実施形態で用いる電圧値は例示であり、種々変形可能である。
　続いて、第１リセット期間Ｐｒ１に移行すると、制御部ＣＮは、各々のゲート線ＧにＨレベル（１０Ｖ）の制御信号Ｇａｔｅ（１）、…Ｇａｔｅ（ｎ）を与えた後、制御信号Ｇａｔｅ（１）、…Ｇａｔｅ（ｎ）のレベルをＨレベルからＬレベル（－５Ｖ）に切り替える。第１リセット期間Ｐｒ１は、制御信号ＧａｔｅのレベルがＨレベルからＬレベルに切り替わった後の期間を有しているため、制御スイッチＣＳの第３ゲート電極ＧＥ３の電位を実質１０Ｖに遷移させることができる。
　本実施形態において、複数のゲート線Ｇは時分割的に駆動されている。具体的には、ゲート線Ｇ１に与える制御信号Ｇａｔｅ（１）のレベルをＨレベルからＬレベルに切替えた後、ゲート線Ｇ２に与える制御信号ＧａｔｅのレベルをＬレベルからＨレベルに切替える。次いで、ゲート線Ｇ２に与える制御信号ＧａｔｅのレベルをＨレベルからＬレベルに切替えた後、ゲート線Ｇ３に与える制御信号ＧａｔｅのレベルをＬレベルからＨレベルに切替える。最後に、ゲート線Ｇｎに与える制御信号Ｇａｔｅ（ｎ）のレベルをＨレベルからＬレベルに切替える。
　各々の制御スイッチＣＳに対応するゲート線Ｇを介してＨレベルの制御信号Ｇａｔｅが与えられると、制御スイッチＣＳはオンし、選択スイッチＳＳ及びソース線Ｓを介して電源回路ＰＯから出力されるリセット信号ＶＲ１を光センサ素子ＳＥに与える。は、ソース線Ｓ及び制御スイッチＣＳを介し、電源回路ＰＯから光センサ素子ＳＥにリセット信号ＶＲ１を与える。そして、リセット信号ＶＲ１が光センサ素子ＳＥの第２電極Ｅ２から第１電極Ｅ１に流れることで、光センサ素子ＳＥはリセットされる。
　その後、第２遷移期間Ｐｔ２に移行すると、制御部ＣＮは、制御信号ＳＶＧのレベルをＨレベルからＬレベルに切り替える。これにより、第２遷移期間Ｐｔ２にて、光センサ素子ＳＥの第１ゲート電極ＧＥ１がＬレベルに遷移し、光センサ素子ＳＥがオフする。
　続いて、第２リセット期間Ｐｒ２に移行すると、制御部ＣＮは、制御信号ＤＣＨのレベルをＬレベル（－５Ｖ）からＨレベル（１０Ｖ）に切り替え、制御信号ＳＶＳのレベルをＬレベルからＨレベルに切り替える。これにより、リセットスイッチＲＳがオンし、第３制御配線ＷＬ３を介して第１導電層ＣＬ１及び第２導電層ＣＬ２にリセット信号ＶＲ１が与えられ、コンデンサＣＯがリセットされる。
　次いで、露光期間Ｐｅに移行すると、制御部ＣＮは、制御信号ＤＣＨのレベルをＨレベルからＬレベルに切り替える。これにより、リセットスイッチＲＳがオフする。光センサ素子ＳＥは、入射される光の光量に応じて、第１制御配線ＷＬ１を介して第１電極Ｅ１に与えられるＨレベルの制御信号ＳＶＳを第１導電層ＣＬ１に与える量を制御する。光センサ素子ＳＥに入射される光の光量が多いほど、コンデンサＣＯに充電する電荷の量が多くなる。なお、リセットスイッチＲＳの第２半導体層ＳＭＣ２は第１遮光層ＳＨ１で遮光され、制御スイッチＣＳの第３半導体層ＳＭＣ３は第２遮光層ＳＨ２で遮光されている。そのため、リセットスイッチＲＳ及び制御スイッチＣＳは、常時、暗状態となる。
　その後、第３遷移期間Ｐｔ３に移行すると、制御部ＣＮは、制御信号ＲＳＴのレベルをＨレベル（１０Ｖ）からＬレベル（－５Ｖ）に切り替える。これにより、第３遷移期間Ｐｔ３にて、第４薄膜トランジスタＴＲ４がオフ状態に切り替わり、第５薄膜トランジスタＴＲ５がオン状態に切り替わる。
　続いて、読み出し期間Ｐａに移行すると、制御部ＣＮは、各々のゲート線ＧにＨレベルの制御信号Ｇａｔｅ（１）、…Ｇａｔｅ（ｎ）を与えた後、制御信号Ｇａｔｅ（１）、…Ｇａｔｅ（ｎ）のレベルをＨレベルからＬレベルに切り替える。読み出し期間Ｐａは、制御信号ＧａｔｅのレベルがＨレベルからＬレベルに切り替わった後の期間を有しているため、制御スイッチＣＳの第３ゲート電極ＧＥ３の電位を実質１０Ｖに遷移させることができる。
　本実施形態の読み出し期間Ｐａにおいて、複数のゲート線Ｇは時分割的に駆動されている。各々の制御スイッチＣＳに対応するゲート線Ｇを介してＨレベルの制御信号Ｇａｔｅが与えられると、制御スイッチＣＳはオンする。そして、コンデンサＣＯから制御回路ＣＣへの放電を行う。これにより、コンデンサＣＯから制御回路ＣＣに電流Ｉが流れる。但し、読み出し期間Ｐａにおいて、複数のゲート線Ｇは、同時に一括して駆動されていてもよい。これにより、読み出し期間Ｐａを短縮することができる。
　上記のように構成された一実施形態に係る光センサ装置ＳＤによれば、光センサ装置ＳＤは、絶縁基板１０と、絶縁基板１０の上方にマトリクス状に配置された複数の領域ＰＸと、第１導電層ＣＬ１と、を備えている。領域ＰＸは、光センサ素子ＳＥと、リセットスイッチＲＳと、制御スイッチＣＳと、を備えている。　
　光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳは、それぞれ第１導電層ＣＬ１に接続され、第１導電層ＣＬ１で覆われている。そのため、領域ＰＸにおける、光センサ素子ＳＥ、リセットスイッチＲＳ、及び制御スイッチＣＳの配置面積を大きくとることができる。
　第２導電層ＣＬ２は、第１導電層ＣＬ１を覆っている。そのため、第１導電層ＣＬ１及び第２導電層ＣＬ２を利用してコンデンサＣＯを形成することができる。また、第２導電層ＣＬ２は、静電気などの外部からの電気的な悪影響が第１導電層ＣＬ１におよぶ事態を回避することができる。　
　上記のことから、高感度の光センサ素子ＳＥを得ることができる。
　本発明の実施形態を説明したが、上記の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記の実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　例えば、第１薄膜トランジスタＴＲ１などの薄膜トランジスタＴＲは、トップゲート型の薄膜トランジスタではなく、ボトムゲート型の薄膜トランジスタであってもよい。この場合、第１半導体層ＳＭＣ１の第１チャネル領域ＲＣ１の第２主面ＳＵ２は、第１導電層ＣＬ１と対向している。第２主面ＳＵ２には、第１導電層ＣＬ１などを透過した光が入射される。第１導電層ＣＬ１及び第２導電層ＣＬ２は光透過性を有するが、絶縁基板１０は光透過性を有していなくともよい。　
　第１導電層ＣＬ１と第２導電層ＣＬ２との位置関係は、上記実施形態と逆であってもよい。この場合、第２導電層ＣＬ２は、絶縁基板１０と第１導電層ＣＬ１との間に位置している。この場合、第１導電層ＣＬ１は開口ＯＰを有しておらず、第２導電層ＣＬ２は、第１導電層ＣＬ１を第３電極Ｅ３（第３制御配線ＷＬ３）に接続するための開口を有している。
　第１遮光層ＳＨ１及び第２遮光層ＳＨ２は、黒色樹脂などの絶縁材料で形成しても、金属などの導電材料で形成されてもよい。遮光層ＳＨを金属で形成する場合、遮光層ＳＨを電気的にフローティング状態にしてもよい。又は、遮光層ＳＨにも制御信号Ｇａｔｅに与え、遮光層ＳＨをゲート電極として使用してもよい。

Claims (10)

  1. 　絶縁基板と、
    　第１ゲート電極、第１半導体層、第１電極、及び第２電極を有する光センサ素子と、
    　前記第１ゲート電極と前記第１半導体層との間に配置された第１絶縁層と、
    　前記第１ゲート電極、前記第１半導体層、及び前記第１絶縁層の上方に配置された第２絶縁層と、
    　前記第２絶縁層、前記第１電極、及び前記第２電極の上に配置された第３絶縁層と、
    　前記光センサ素子を覆った第１導電層と、を備え、
    　前記第１ゲート電極は、前記絶縁基板の上方に形成され、
    　前記第１半導体層は、酸化物半導体で形成され、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第１チャネル領域と、を有し、
    　前記第１チャネル領域は、前記第１ゲート電極と対向した第１主面と前記第１主面とは反対側の第２主面とを含み、前記第２主面で受ける光の光量に応じて電気抵抗値が変化し、
    　前記第１電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第１領域と対向する領域に位置した第１コンタクトホールを通って前記第１領域に電気的に接続され、
    　前記第２電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第２領域と対向する領域に位置した第２コンタクトホールを通って前記第２領域に電気的に接続され、
    　前記第１導電層は、前記第３絶縁層の上方に配置され、少なくとも前記第３絶縁層を貫通し前記第２電極と対向する領域に位置した第３コンタクトホールを通って前記第２電極に電気的に接続されている、
    光センサ装置。
  2. 　前記光センサ素子は、それぞれ、前記第１ゲート電極、前記第１半導体層、前記第１電極、及び前記第２電極を含む複数の第１薄膜トランジスタで構成され、
    　前記第１導電層は、前記第３コンタクトホールを含み前記第３コンタクトホールと同様に構成された複数の第３コンタクトホールのうち対応する一の前記第３コンタクトホールを通って、各々の前記第１薄膜トランジスタの前記第２電極に電気的に接続されている、
    請求項１に記載の光センサ装置。
  3. 　前記第１導電層と対向した第２導電層と、
    　前記第１導電層と前記第２導電層との間に配置された第４絶縁層と、をさらに備え、
    　前記第１導電層及び前記第２導電層は、コンデンサを構成し、
    　前記光センサ素子は、前記第２主面で受ける光の光量に応じて前記コンデンサに充電する電荷の量を制御する、
    請求項１に記載の光センサ装置。
  4. 　第２ゲート電極、第２半導体層、第３電極、及び第４電極を含む第２薄膜トランジスタで構成されたリセットスイッチと、
    　第１遮光層と、
    　前記第１遮光層と前記第２半導体層との間に位置した第５絶縁層と、をさらに備え、
    　前記第２ゲート電極は、前記絶縁基板の上方に形成され、
    　前記第２半導体層は、酸化物半導体で形成され、第３領域と、第４領域と、前記第３領域と前記第４領域との間に位置した第２チャネル領域と、を有し、
    　前記第２チャネル領域は、前記第２ゲート電極と対向した第３主面と前記第３主面とは反対側に位置し前記第１遮光層と対向した第４主面とを含み、
    　前記第１絶縁層は、前記第２ゲート電極と前記第２半導体層との間にさらに配置され、
    　前記第２絶縁層は、前記第１遮光層、前記第２ゲート電極、及び前記第２半導体層の上方にさらに配置され、
    　前記第３電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第３領域と対向する領域に位置した第４コンタクトホールを通って前記第３領域に電気的に接続され、
    　前記第４電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第４領域と対向する領域に位置した第５コンタクトホールを通って前記第４領域に電気的に接続され、
    　前記第１導電層は、前記リセットスイッチを覆い、少なくとも前記第３絶縁層を貫通し前記第４電極と対向する領域に位置した第６コンタクトホールを通って前記第４電極に電気的に接続され、
    　前記第２導電層は、少なくとも前記第３絶縁層を貫通し前記第３電極と対向する領域に位置した第７コンタクトホールを通って前記第３電極に電気的に接続され、
    　前記コンデンサは、前記リセットスイッチがオンすることにより、リセットされる、
    請求項３に記載の光センサ装置。
  5. 　第３ゲート電極、第３半導体層、第５電極、及び第６電極を含む第３薄膜トランジスタで構成された制御スイッチと、
    　第２遮光層と、
    　前記第２遮光層と前記第３半導体層との間に位置した第５絶縁層と、をさらに備え、
    　前記第３ゲート電極は、前記絶縁基板の上方に形成され、
    　前記第３半導体層は、酸化物半導体で形成され、第５領域と、第６領域と、前記第５領域と前記第６領域との間に位置した第３チャネル領域と、を有し、
    　前記第３チャネル領域は、前記第３ゲート電極と対向した第５主面と前記第５主面とは反対側に位置し前記第２遮光層と対向した第６主面とを含み、
    　前記第１絶縁層は、前記第３ゲート電極と前記第３半導体層との間にさらに配置され、
    　前記第２絶縁層は、前記第２遮光層、前記第３ゲート電極、及び前記第３半導体層の上方にさらに配置され、
    　前記第５電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第５領域と対向する領域に位置した第８コンタクトホールを通って前記第５領域に電気的に接続され、
    　前記第６電極は、前記第２絶縁層の上に配置され、少なくとも前記第２絶縁層を貫通し前記第６領域と対向する領域に位置した第９コンタクトホールを通って前記第６領域に電気的に接続され、
    　前記第１導電層は、前記制御スイッチを覆い、少なくとも前記第３絶縁層を貫通し前記第６電極と対向する領域に位置した第１０コンタクトホールを通って前記第６電極に電気的に接続され、
    　前記制御スイッチは、リセット信号を前記光センサ素子に与えるかどうか切り替える、又は前記コンデンサからの放電を行うのかどうか切り替える、
    請求項３に記載の光センサ装置。
  6. 　前記第１導電層は、前記第３絶縁層と前記第２導電層との間に配置されている、
    請求項３に記載の光センサ装置。
  7. 　前記第１導電層及び前記第２導電層は、それぞれ透明な導電材料で形成されている、
    請求項３に記載の光センサ装置。
  8. 　絶縁基板と、
    　前記絶縁基板の上方に配置された第１導電層と、
    　前記絶縁基板と前記第１導電層との間に配置され、前記第１導電層に電気的に接続され、前記第１導電層で覆われ、酸化物半導体で形成された第１半導体層を有し、入射される光の光量に応じて前記第１導電層に流す電荷の量を制御する光センサ素子と、を備える、
    光センサ装置。
  9. 　前記第１導電層と、前記第１導電層と対向した第２導電層と、を有するコンデンサと、
    　前記絶縁基板と前記第１導電層との間に配置され、前記第１導電層と前記第２導電層とにそれぞれ電気的に接続され、前記第１導電層で覆われ、酸化物半導体で形成された第２半導体層を有し、オンすることにより前記コンデンサをリセットするリセットスイッチと、
    　前記絶縁基板と前記第１導電層との間に配置され、前記第１導電層に電気的に接続され、前記第１導電層で覆われ、酸化物半導体で形成された第３半導体層を有し、リセット信号を前記光センサ素子に与えるかどうか切り替える、又は前記コンデンサからの放電を行うのかどうか切り替える、制御スイッチと、をさらに備え、
    　前記光センサ素子は、入射される光の光量に応じて前記コンデンサに充電する電荷の量を制御する、
    請求項８に記載の光センサ装置。
  10. 　絶縁基板と、
    　前記絶縁基板の上方にマトリクス状に配置された複数の領域と、を備え、
    　各々の前記領域は、
    　　前記絶縁基板の上方に配置された第１導電層と、
    　　前記絶縁基板と前記第１導電層との間に配置され、前記第１導電層に電気的に接続され、前記第１導電層で覆われ、酸化物半導体で形成された第１半導体層を有し、入射される光の光量に応じて前記第１導電層に流す電荷の量を制御する光センサ素子と、を有する、
    光センサ装置。
PCT/JP2019/000802 2018-02-28 2019-01-11 光センサ装置 Ceased WO2019167448A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/999,214 US11581358B2 (en) 2018-02-28 2020-08-21 Optical sensor device
US18/148,056 US12477842B2 (en) 2018-02-28 2022-12-29 Optical sensor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018035701A JP2019153618A (ja) 2018-02-28 2018-02-28 光センサ装置
JP2018-035701 2018-02-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/999,214 Continuation US11581358B2 (en) 2018-02-28 2020-08-21 Optical sensor device

Publications (1)

Publication Number Publication Date
WO2019167448A1 true WO2019167448A1 (ja) 2019-09-06

Family

ID=67804920

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/000802 Ceased WO2019167448A1 (ja) 2018-02-28 2019-01-11 光センサ装置

Country Status (3)

Country Link
US (2) US11581358B2 (ja)
JP (1) JP2019153618A (ja)
WO (1) WO2019167448A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019153618A (ja) * 2018-02-28 2019-09-12 株式会社ジャパンディスプレイ 光センサ装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04366924A (ja) * 1991-06-14 1992-12-18 Sharp Corp アクティブマトリクス基板
JPH06140614A (ja) * 1992-10-28 1994-05-20 Hitachi Ltd 光電変換装置及びそれを用いた放射線撮像装置
JPH10285466A (ja) * 1997-04-07 1998-10-23 Toshiba Corp 撮像装置
US20050231656A1 (en) * 2004-04-16 2005-10-20 Planar Systems, Inc. Image sensor with photosensitive thin film transistors and dark current compensation
JP2010165744A (ja) * 2009-01-13 2010-07-29 Sharp Corp 半導体装置及びその製造方法
JP2011035223A (ja) * 2009-08-04 2011-02-17 Semiconductor Energy Lab Co Ltd 膜厚の決定方法、半導体装置の作製方法、半導体装置
JP2017038038A (ja) * 2015-08-10 2017-02-16 Ｎｌｔテクノロジー株式会社 光センサ素子及び光電変換装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100310179B1 (ko) * 1999-04-01 2001-10-29 구본준, 론 위라하디락사 엑스레이 영상 감지소자 및 그 제조방법
JP4366924B2 (ja) * 2002-12-05 2009-11-18 住友林業株式会社 ピシウム属菌に対する拮抗微生物の検出方法、該拮抗微生物およびそれを用いた土壌病害防除剤
JP4743269B2 (ja) * 2008-04-23 2011-08-10 エプソンイメージングデバイス株式会社 固体撮像装置
US7948017B2 (en) * 2009-06-19 2011-05-24 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
KR101672344B1 (ko) * 2010-05-20 2016-11-04 삼성전자주식회사 광센싱 회로, 상기 광센싱 회로의 구동 방법, 및 상기 광센싱 회로를 채용한 광센싱 장치
EP2492279A1 (en) * 2011-02-25 2012-08-29 Laboratorios Del. Dr. Esteve, S.A. Rapid immunogen selection method using lentiviral display
KR102355558B1 (ko) * 2014-07-31 2022-01-27 삼성전자주식회사 이미지 센서
US10439069B2 (en) * 2015-08-10 2019-10-08 Nlt Technologies, Ltd. Optical sensor element and photoelectric conversion device
JP2017220620A (ja) * 2016-06-09 2017-12-14 キヤノン株式会社 固体撮像装置の製造方法
JP2019153618A (ja) * 2018-02-28 2019-09-12 株式会社ジャパンディスプレイ 光センサ装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04366924A (ja) * 1991-06-14 1992-12-18 Sharp Corp アクティブマトリクス基板
JPH06140614A (ja) * 1992-10-28 1994-05-20 Hitachi Ltd 光電変換装置及びそれを用いた放射線撮像装置
JPH10285466A (ja) * 1997-04-07 1998-10-23 Toshiba Corp 撮像装置
US20050231656A1 (en) * 2004-04-16 2005-10-20 Planar Systems, Inc. Image sensor with photosensitive thin film transistors and dark current compensation
JP2010165744A (ja) * 2009-01-13 2010-07-29 Sharp Corp 半導体装置及びその製造方法
JP2011035223A (ja) * 2009-08-04 2011-02-17 Semiconductor Energy Lab Co Ltd 膜厚の決定方法、半導体装置の作製方法、半導体装置
JP2017038038A (ja) * 2015-08-10 2017-02-16 Ｎｌｔテクノロジー株式会社 光センサ素子及び光電変換装置

Also Published As

Publication number Publication date
JP2019153618A (ja) 2019-09-12
US20200381472A1 (en) 2020-12-03
US11581358B2 (en) 2023-02-14
US20230138390A1 (en) 2023-05-04
US12477842B2 (en) 2025-11-18

Similar Documents

Publication Publication Date Title
KR101810608B1 (ko) 광센싱 장치 및 그 구동 방법, 광센싱 장치를 포함하는 광터치 스크린 장치
JP5174988B2 (ja) 回路基板および表示装置
CN101552278B (zh) 光检测装置、电光装置及电子设备以及光劣化修正方法
CN102870220B (zh) 电路基板和显示装置
CN111624799A (zh) 显示基板及显示装置
CN104952404A (zh) 液晶显示单元
US20140264305A1 (en) El display device
CN108022559B (zh) 一种光敏检测模块、光源模组与电泳显示装置
JP4770103B2 (ja) 半導体装置
CN117809565A (zh) 一种显示装置
JP2005093459A (ja) 表示パネルの静電気保護構造
JP2011039125A (ja) 表示装置
US20120104530A1 (en) Substrate for display panel, and display device
WO2019167448A1 (ja) 光センサ装置
US7323718B2 (en) Input display with embedded photo sensor
JP5275652B2 (ja) 光量検出回路及び電気光学装置
WO2010146737A1 (ja) 表示パネル用基板および表示装置
US20200201095A1 (en) Liquid crystal display device
JP5700073B2 (ja) 光電変換装置、電気光学装置、電子機器
JP5234090B2 (ja) 光センサ装置及び光センサ装置の駆動方法
JP2009098512A (ja) 表示装置及び表示装置の制御方法
JP2009063695A (ja) 液晶表示装置
TWI479389B (zh) 光感測裝置、顯示裝置及光感測裝置之驅動方法
JP5293240B2 (ja) 表示装置
US20230275107A1 (en) Light Sensing Panel and Light Sensing Display Panel

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19761675

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19761675

Country of ref document: EP

Kind code of ref document: A1