WO2019130608A1 - 高調波処理回路及び増幅回路 - Google Patents

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    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present invention relates to a harmonic processing circuit and an amplifier circuit.
  • This application claims priority based on Japanese Patent Application No. 2017-254355 filed on Dec. 28, 2017, and incorporates all the contents described in the aforementioned Japanese application.
  • harmonic processing performed to improve the power efficiency of an amplifier it is generally performed to provide an open stub on a signal line for adjusting the impedance to the harmonic to an appropriate value.
  • Patent Document 1 For example, refer to Patent Document 1).
  • a harmonic processing circuit includes a branch line branched from a signal line through which a signal input to and output from an amplifier is transmitted, and a setting unit connected to the branch line and setting an impedance to a harmonic of the signal. And at least a part of the setting unit is configured by a lumped constant circuit.
  • FIG. 1 is a block diagram showing the configuration of a Doherty amplifier circuit according to an embodiment.
  • FIG. 2 is a plan view of the Doherty amplifier circuit.
  • FIG. 3 is a block diagram showing the configuration of the first harmonic processing circuit.
  • FIG. 4 is a Smith chart showing the load impedance with respect to the frequency change of the signal in the amplifier circuit according to the embodiment.
  • FIG. 5 is a block diagram showing the configuration of a harmonic processing circuit provided on the gate terminal side.
  • the size of the open stub as a circuit for performing the harmonic processing is determined according to the wavelength of the signal to be processed. That is, since the open stub needs to have a certain size, there is a problem that miniaturization is difficult.
  • This indication is made in view of such a situation, and aims at offer of a harmonic processing circuit and amplifier which can be miniaturized.
  • a harmonic processing circuit is connected to a branch line branched from a signal line through which a signal input to or output from an amplifier is transmitted, and the branch line to set an impedance to harmonics of the signal And at least a part of the setting unit is configured of a lumped constant circuit.
  • the harmonic processing circuit having the above configuration, at least a part of the setting unit for setting the impedance to the harmonic is constituted by the lumped constant circuit. Therefore, the setting unit is compared to the case where harmonic processing is performed using the open stub. Can be reduced, and the overall circuit can be miniaturized.
  • the branch line is preferably a feed line of the amplifier.
  • the setting unit can be provided without adding a new line.
  • the setting unit is set so that the branch line is open to the fundamental wave of the signal. In this case, it is possible to suppress the influence of the setting unit on the fundamental wave.
  • the amplifier is housed in one package together with the other amplifier.
  • the signal line connected to the amplifier and the signal lines of other amplifiers are arranged side by side, the space around the signal line is limited.
  • the harmonic processing circuit can achieve miniaturization of the entire circuit, even if the space around the signal line is limited, it can be appropriately disposed.
  • the setting unit includes a plurality of capacitive elements connected in parallel, and among the plurality of capacitive elements, at a position adjacent to a voltage source that applies a voltage to the feed line.
  • the connected capacitive element is set to a capacitance that is shorted to the fundamental wave of the signal. In this case, the high frequency signal can be prevented from leaking to the voltage source side of the feed line.
  • the setting unit is between the first inductance element connected to the branch line, the first inductance element, and a voltage source that applies a voltage to the feed line.
  • a second capacitive element connected to one end, a first capacitive element connected at one end to the connection point between the first inductive element and the second inductive element, one end at the second inductive element, and And a second capacitive element connected to a connection point between the voltage source and the second capacitive element, wherein an inductance of the second inductance element is set to a value larger than an inductance of the first inductive element.
  • the capacitance of the capacitor is set to a value larger than the capacitance of the first capacitive element. In this case, the value of each element can be set appropriately.
  • an amplifier circuit which is another embodiment includes an amplifier, a signal line through which a signal input to and output from the amplifier is transmitted, and the harmonic processing circuit described in the above (1) to (6) And have.
  • FIG. 1 is a block diagram showing the configuration of a Doherty amplifier circuit according to an embodiment.
  • the Doherty amplifier circuit 1 is mounted on a wireless communication apparatus such as a base station apparatus in a mobile communication system, and amplifies a transmission signal (RF signal) of a radio frequency.
  • the Doherty amplifier circuit 1 amplifies an RF signal (input signal) applied to the input terminal 2 and outputs the amplified signal from an output terminal 3.
  • the Doherty amplifier circuit 1 combines the outputs of the carrier amplifier 4, the peak amplifier 5 provided in parallel to the carrier amplifier 4, the distributor 6, the carrier amplifier 4 and the peak amplifier 5.
  • a combiner 7, a carrier side input matching circuit 8, a peak side input matching circuit 9, a carrier side output matching circuit 10, and a peak side output matching circuit 11 are provided.
  • the distributor 6 is connected to the subsequent stage of the input terminal 2 and distributes the RF signal supplied from the input terminal 2 to the carrier amplifier 4 and the peak amplifier 5.
  • the output of the distributor 6 is applied to the carrier amplifier 4 via the carrier-side input matching circuit 8 and to the peak amplifier 5 via the peak-side input matching circuit 9.
  • the carrier side input matching circuit 8 performs impedance matching for the fundamental wave between the distributor 6 side and the carrier amplifier 4 side.
  • the peak side input matching circuit 9 performs impedance matching on the fundamental wave between the distributor 6 side and the peak amplifier 5 side.
  • Carrier amplifier 4 is an amplifier for always amplifying an input signal supplied.
  • the peak amplifier 5 is an amplifier for amplifying the input signal when the power of the input signal exceeds a predetermined level.
  • the carrier amplifier 4 and the peak amplifier 5 are, for example, high electron mobility transistors (HEMTs) using gallium nitride (GaN).
  • HEMTs high electron mobility transistors
  • GaN gallium nitride
  • the carrier amplifier 4 and the peak amplifier 5 are mounted on one integrated circuit and accommodated in one package 20.
  • the output of the carrier amplifier 4 is provided to the combiner 7 via the carrier side output matching circuit 10. Further, the output of the peak amplifier 5 is given to the combiner 7 via the peak side output matching circuit 11.
  • the carrier side output matching circuit 10 performs impedance matching on the fundamental wave between the carrier amplifier 4 side and the combiner 7 side.
  • the peak side output matching circuit 11 performs impedance matching on the fundamental wave between the peak amplifier 5 side and the combiner 7 side.
  • the combiner 7 combines the output of the carrier amplifier 4 and the output of the peak amplifier 5.
  • the combiner 7 applies the combined output to the output terminal 3 as an output signal.
  • the output terminal 3 outputs the output signal supplied from the combiner 7.
  • FIG. 2 is a plan view of the Doherty amplifier circuit 1. As shown in FIG. 2, the package 20 in which the amplifiers 4 and 5 are accommodated, the input / output terminals 2 and 3, the distributor 6, the combiner 7, and the matching circuits 8, 9, 10 and 11 are provided on the circuit board 25. Has been implemented.
  • a first drain power supply 30, a second drain power supply 40, a first gate power supply 60, and a second gate power supply 70 provided outside the circuit board 25 are connected to the Doherty amplifier circuit 1.
  • the first drain power supply 30 is a power supply for supplying a drain voltage applied to the carrier amplifier 4, and is connected to the drain terminal of the carrier amplifier 4 via the first feed line 31.
  • the second drain power supply 40 is a power supply for supplying a drain voltage applied to the peak amplifier 5, and is connected to the drain terminal of the peak amplifier 5 via the second feed line 41.
  • the first gate power supply 60 is a power supply for supplying a gate voltage applied to the carrier amplifier 4, and is connected to the gate terminal of the carrier amplifier 4 via the third feed line 61.
  • the second gate power supply 70 is a power supply for supplying a gate voltage applied to the peak amplifier 5, and is connected to the gate terminal of the peak amplifier 5 via the fourth feed line 71.
  • a first setting unit 32 is connected to the first feed line 31.
  • the first setting unit 32 performs harmonic processing of the output of the carrier amplifier 4 supplied to the carrier side output matching circuit 10.
  • a second setting unit 42 is connected to the second feed line 41 to perform harmonic processing of the output of the peak amplifier 5 supplied to the peak side output matching circuit 11.
  • the first setting unit 32 and the second setting unit 42 perform processing (harmonic processing) to adjust the impedance to the harmonic of the signal in the carrier side output matching circuit 10 and the peak side output matching circuit 11 to an appropriate value.
  • the first setting unit 32 connected to the first feed line 31 and the first feed line 31 constitutes a first harmonic processing circuit 33.
  • the second setting unit 42 connected to the second feed line 41 and the second feed line 41 constitutes a second harmonic processing circuit 43.
  • FIG. 3 is a block diagram showing the configuration of the first harmonic processing circuit 33.
  • the second harmonic processing circuit 43 is also similar to the configuration of the first harmonic processing circuit 33. Therefore, only the first harmonic processing circuit 33 will be described here.
  • the first harmonic processing circuit 33 is configured to include a first inductance element 34, a second inductance element 35, a first capacitance element 36, and a second capacitance element 37. . These elements 34, 35, 36, 37 are lumped elements, and the first harmonic processing circuit 33 is configured as a lumped circuit.
  • the first inductance element 34 and the second inductance element 35 are connected to the first feed line 31.
  • One end of the first capacitive element 36 is connected to a connection point 38 between the first inductance element 34 and the second inductance element 35, and the other end is grounded.
  • One end of the second capacitive element 37 is connected to a connection point 39 between the second inductance element 35 and the first drain power supply 30, and the other end is grounded.
  • the first capacitive element 36 and the second capacitive element 37 are connected in parallel.
  • the first harmonic processing circuit 33 includes the first LC circuit 51 including the first inductance element 34 and the first capacitance element 36, the second inductance element 35, and the second capacitance element 37. And a second LC circuit 52. That is, the first harmonic processing circuit 33 is configured by connecting LC circuits in two stages.
  • the first setting unit 32 (second setting unit 42) for setting the impedance to the harmonics is configured by a lumped constant circuit, for example.
  • the first setting unit 32 (second setting unit 42) can be made smaller as compared to the case where harmonic processing is performed using an open stub, and the overall circuit can be miniaturized. it can.
  • the first setting unit 32 (the second setting unit 42) in the first feed line 31 (the second feed line 41)
  • the first feed line 31 (the second feed line 41) can be obtained.
  • the first setting unit 32 (second setting unit 42) can be provided without adding a new line. .
  • the harmonic processing circuit is provided in the Doherty amplifier circuit 1 having the amplifiers 4 and 5, the enlargement of the Doherty amplifier circuit 1 can be suppressed by the installation of the harmonic processing circuit.
  • the first setting unit 32 (second setting unit 42) is a signal in which the first feed line 31 (second feed line 41) is the carrier-side output matching circuit 10 (peak-side output matching circuit 11). It is set to be open to the fundamental wave of. In this case, the influence of the first setting unit 32 (second setting unit 42) on the fundamental wave can be suppressed.
  • the first setting unit 32 includes a plurality of (two) capacitive elements 36 and 37 connected in parallel, and among the capacitive elements 36 and 37, the first setting unit 32 is adjacent to the first drain power supply 30.
  • the second capacitive element 37 connected to the position is set to a capacitance that is shorted to the fundamental wave of the signal in the carrier side output matching circuit 10. This can prevent the high frequency signal from leaking to the voltage source side of the feed line.
  • the inductance of the second inductance element 35 is set to a value larger than the inductance of the first inductance element 34, and the capacitance of the second capacitive element 37 is larger than the capacitance of the first capacitive element 36. It is set to a value. By setting so as to satisfy such a relationship, the value of each element can be appropriately set while the capacitance of the second capacitive element 37 and other conditions are satisfied.
  • the capacitance of the first capacitive element 36 may be set to an extremely small value. Therefore, the first capacitive element 36 may not be connected between the first inductance element 34 and the second inductance element 35 in some cases.
  • the carrier side output matching circuit 10 and the peak side output matching circuit 11 are arranged side by side. (FIG. 2)
  • the space around the matching circuits 10, 11 is limited.
  • the harmonic processing circuit 33 of this embodiment can achieve miniaturization of the entire circuit, even if the space around the matching circuits 10 and 11 is limited, it is appropriate. It can be arranged.
  • the harmonic processing circuit of the embodiment has a configuration similar to that of the first harmonic processing circuit 33 shown in FIG. 3 and includes the first inductance element 34, the second inductance element 35, the first capacitance element 36, the first The configuration includes two capacitive elements 37, and two stages of LC circuits are connected.
  • the harmonic processing circuit was set to perform harmonic processing on the second harmonic of a frequency of 2.6 GHz. More specifically, the value of each element was set so that the phase of the second harmonic (frequency 5.2 GHz) would be about 85 degrees.
  • the second capacitive element is set to a capacitance that causes a short circuit with respect to the fundamental wave.
  • First inductance element 2.2 nH Second inductance element: 3.3 nH First capacitive element: 0.5 pF Second capacitive element: 10 pF
  • FIG. 4 is a Smith chart showing the load impedance with respect to the frequency change of the signal in the amplifier circuit according to the embodiment.
  • a marker m1 indicates a load impedance at a frequency of 2.6 GHz.
  • a marker m3 indicates a load impedance at a frequency of 5.2 GHz.
  • the load impedance of the marker m1 is 0.978 in magnitude and 2.433 in phase, and is almost open.
  • the load impedance of the marker m3 has a magnitude of 0.943 and a phase of 84.285, and it can be confirmed that harmonic processing can be performed almost as intended.
  • the first setting unit 32 in which the LC circuits are connected in two stages is illustrated, but the LC circuits may be connected in multiple stages such as three or four stages.
  • the LC circuits may be connected in multiple stages such as three or four stages.
  • harmonic processing up to the second harmonic is possible
  • harmonic processing up to the third harmonic is possible It becomes.
  • the number of connections of the LC circuit is set according to the order of harmonics to be processed.
  • the first setting unit 32 in which each of the elements 34, 35, 36, and 37 is formed of a lumped element is exemplified.
  • the first inductance element 34 and the second inductance element are transmission lines. It may be used in combination or as a transmission line.
  • the first inductance element 34 and the second inductance element 35 are configured as distributed constant elements
  • the first capacitance element 36 and the second capacitance element 37 are configured by lumped constant elements. Therefore, in this case, at least a part of the first setting unit 32 is configured by a lumped constant circuit.
  • the first harmonics processing circuit 33 is connected to the first feed line 31 connected to the drain terminal of the carrier amplifier 4 and the second feed line 41 connected to the drain terminal of the peak amplifier 5;
  • the setting unit 62 is provided in the third feed line 61 for supplying the gate voltage from the first gate power source 60.
  • the harmonic processing circuit 63 may be provided.
  • the setting unit 62 has the same configuration as the first setting unit 32 described in the above embodiment, and is configured by connecting the LC circuits 64 and 65 in two stages. The same applies to the second gate power supply 70 side, and the fourth feed line 71 may be provided with a harmonic processing circuit.
  • the setting unit 62 can be made smaller by configuring the setting unit 62 for setting the impedance on the signal source side of the carrier amplifier 4 and the peak amplifier 5 with a lumped constant circuit.
  • the overall size can be reduced, and further, the size of the entire Doherty amplifier circuit 1 can be reduced.

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Abstract

高調波処理回路（３３）は、増幅器（４）に入出力される信号が伝送される信号線路から分岐した第１給電線路（３１）と、第１給電線路（３１）に接続され、前記信号の高調波に対するインピーダンスを設定する第１設定部（３２）と、を備え、第１設定部（３２）の少なくとも一部が集中定数回路で構成されている。

Description

高調波処理回路及び増幅回路
　本発明は、高調波処理回路及び増幅回路に関する。
　本出願は、２０１７年１２月２８日出願の日本出願第２０１７－２５４３５５号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　従来から、増幅器の電力効率を向上させるために行われる高調波処理としては、高調波に対するインピーダンスを適切な値に調整するためのオープンスタブを信号線路に設けることが一般的に行われている（例えば、特許文献１参照）。
特開２０１１－６６８３９号公報
　一実施形態である高調波処理回路は、増幅器に入出力される信号が伝送される信号線路から分岐した分岐線路と、前記分岐線路に接続され、前記信号の高調波に対するインピーダンスを設定する設定部と、を備え、前記設定部の少なくとも一部が集中定数回路で構成されている。
図１は、一実施形態に係るドハティ増幅回路の構成を示すブロック図である。 図２は、ドハティ増幅回路の平面図である。 図３は、第１高調波処理回路の構成を示すブロック図である。 図４は、実施例に係る増幅回路における信号の周波数変化に対する負荷インピーダンスを示すスミスチャートである。 図５は、ゲート端子側に設けた高調波処理回路の構成を示すブロック図である。
［本開示が解決しようとする課題］
　高調波処理を行うための回路としての上記オープンスタブは、処理対象となる信号の波長に応じてその大きさが定まる。つまり、上記オープンスタブは、一定の大きさを確保する必要あるため、小型化が困難であるという問題を有している。
　本開示はこのような事情に鑑みてなされたものであり、小型化が可能な高調波処理回路及び増幅回路の提供を目的とする。
［本開示の効果］
　本開示によれば、高調波処理回路の小型化が可能となる。
　最初に実施形態の内容を列記して説明する。
［実施形態の概要］
（１）　一実施形態である高調波処理回路は、増幅器に入出力される信号が伝送される信号線路から分岐した分岐線路と、前記分岐線路に接続され、前記信号の高調波に対するインピーダンスを設定する設定部と、を備え、前記設定部の少なくとも一部が集中定数回路で構成されている。
　上記構成の高調波処理回路によれば、高調波に対するインピーダンスを設定する設定部の少なくとも一部を集中定数回路で構成したので、オープンスタブを用いて高調波処理を行う場合と比較して設定部を小さくすることができ、回路全体の小型化を図ることができる。
（２）上記高調波処理回路において、前記分岐線路は、前記増幅器の給電線路であることが好ましい。
　この場合、既存の給電線路を分岐線路として用いることで、新たな線路を追加することなく設定部を設けることができる。
　これにより、増幅器を有する回路に高調波処理回路を設けたとしても、高調波処理回路の設置によって前記回路が大型化するのを抑制することができる。
（３）また、上記高調波処理回路において、前記設定部は、前記分岐線路が前記信号の基本波に対してオープンとなるように設定されていることが好ましい。
　この場合、設定部が基本波に対して与える影響を抑制することができる。
（４）また、上記高調波処理回路において、前記増幅器は、他の増幅器とともに一つのパッケージに収容されていることが好ましい。
　この場合、増幅器に接続される信号線路と、他の増幅器の信号線路とが隣り合って並ぶため、信号線路周囲のスペースが制限される。しかし、この場合であっても、高調波処理回路は、回路全体の小型化を図ることができるので、信号線路周囲のスペースが制限されたとしても適切に配置することができる。
（５）上記高調波処理回路において、前記設定部は、並列に接続された複数の容量素子を含み、前記複数の容量素子のうち、前記給電線路に電圧を印加する電圧源に隣接する位置に接続されている容量素子は、前記信号の基本波に対してショートとなる容量に設定されている。
　この場合、給電線路の電圧源側へ高周波信号が漏洩するのを防止することができる。
（６）また、上記高調波処理回路において、前記設定部は、前記分岐線路に接続された第１インダクタンス素子と、前記第１インダクタンス素子と、前記給電線路に電圧を印加する電圧源との間に接続された第２インダクタンス素子と、一端が前記第１インダクタンス素子と、前記第２インダクタンス素子との間の接続点に接続された第１容量素子と、一端が前記第２インダクタンス素子と、前記電圧源との間の接続点に接続された第２容量素子と、を含み、前記第２インダクタンス素子のインダクタンスは、前記第１インダクタンス素子のインダクタンスよりも大きい値に設定され、前記第２容量素子の容量は、前記第１容量素子の容量よりも大きい値に設定されていることが好ましい。
　この場合、各素子の値を適切に設定することができる。
（７）また、他の実施形態である増幅回路は、増幅器と、前記増幅器に入出力される信号が伝送される信号線路と、上記（１）から（６）に記載された高調波処理回路と、を備えている。
［実施形態の詳細］
　以下、好ましい実施形態について図面を参照しつつ説明する。
　なお、以下に記載する各実施形態の少なくとも一部を任意に組み合わせてもよい。
〔ドハティ増幅回路の構成〕
　図１は、一実施形態に係るドハティ増幅回路の構成を示すブロック図である。
　このドハティ増幅回路１は、移動体通信システムにおける基地局装置などの無線通信装置に搭載され、無線周波数の送信信号（ＲＦ信号）の増幅を行う。
　ドハティ増幅回路１は、入力端子２に与えられるＲＦ信号（入力信号）を増幅し、出力端子３から出力する。
　図１に示すように、ドハティ増幅回路１は、キャリア増幅器４と、キャリア増幅器４に並列に設けられたピーク増幅器５と、分配器６と、キャリア増幅器４及びピーク増幅器５それぞれの出力を合成する合成器７と、キャリア側入力整合回路８と、ピーク側入力整合回路９と、キャリア側出力整合回路１０と、ピーク側出力整合回路１１とを備えている。
　分配器６は、入力端子２の後段に接続され、入力端子２から与えられるＲＦ信号をキャリア増幅器４及びピーク増幅器５へ分配する。
　分配器６の出力は、キャリア側入力整合回路８を介してキャリア増幅器４へ与えられるとともに、ピーク側入力整合回路９を介してピーク増幅器５へ与えられる。
　キャリア側入力整合回路８は、分配器６側と、キャリア増幅器４側との間において基本波に対するインピーダンス整合を行う。また、ピーク側入力整合回路９は、分配器６側と、ピーク増幅器５側との間において基本波に対するインピーダンス整合を行う。
　キャリア増幅器４は、与えられる入力信号を常に増幅するための増幅器である。一方、ピーク増幅器５は、入力信号の電力が所定以上となったときに当該入力信号を増幅するための増幅器である。キャリア増幅器４及びピーク増幅器５は、例えば、窒化ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）である。
　キャリア増幅器４、及びピーク増幅器５は、一つの集積回路上に実装されており、一つのパッケージ２０内に収容されている。
　キャリア増幅器４の出力は、キャリア側出力整合回路１０を介して合成器７へ与えられる。
　また、ピーク増幅器５の出力は、ピーク側出力整合回路１１を介して合成器７へ与えられる。
　キャリア側出力整合回路１０は、キャリア増幅器４側と、合成器７側との間において基本波に対するインピーダンス整合を行う。また、ピーク側出力整合回路１１は、ピーク増幅器５側と、合成器７側との間において基本波に対するインピーダンス整合を行う。
　合成器７は、キャリア増幅器４の出力とピーク増幅器５の出力とを合成する。合成器７は、合成した出力を出力信号として出力端子３へ与える。
　出力端子３は、合成器７から与えられた出力信号を出力する。
　図２は、ドハティ増幅回路１の平面図である。
　図２に示すように、増幅器４，５が収容されたパッケージ２０や、入出力端子２，３、分配器６、合成器７、整合回路８，９，１０，１１は、回路基板２５上に実装されている。
　また、ドハティ増幅回路１には、回路基板２５外に設けられた第１ドレイン電源３０、第２ドレイン電源４０、第１ゲート電源６０、及び第２ゲート電源７０が接続されている。
　第１ドレイン電源３０は、キャリア増幅器４に対して印加されるドレイン電圧を供給するための電源であり、第１給電線路３１を介してキャリア増幅器４のドレイン端子に接続されている。
　第２ドレイン電源４０は、ピーク増幅器５に対して印加されるドレイン電圧を供給するための電源であり、第２給電線路４１を介してピーク増幅器５のドレイン端子に接続されている。
　第１ゲート電源６０は、キャリア増幅器４に対して印加されるゲート電圧を供給するための電源であり、第３給電線路６１を介してキャリア増幅器４のゲート端子に接続されている。
　第２ゲート電源７０は、ピーク増幅器５に対して印加されるゲート電圧を供給するための電源であり、第４給電線路７１を介してピーク増幅器５のゲート端子に接続されている。
　第１給電線路３１には、キャリア側出力整合回路１０に与えられるキャリア増幅器４の出力の高調波処理を行う第１設定部３２が接続されている。
　また、第２給電線路４１には、ピーク側出力整合回路１１に与えられるピーク増幅器５の出力の高調波処理を行う第２設定部４２が接続されている。
　第１設定部３２及び第２設定部４２は、キャリア側出力整合回路１０及びピーク側出力整合回路１１における信号の高調波に対するインピーダンスを適切な値に調整する処理（高調波処理）を行う。
　第１給電線路３１及び第１給電線路３１に接続された第１設定部３２は、第１高調波処理回路３３を構成している。
　また、第２給電線路４１及び第２給電線路４１に接続された第２設定部４２は、第２高調波処理回路４３を構成している。
　図３は、第１高調波処理回路３３の構成を示すブロック図である。なお、第２高調波処理回路４３も第１高調波処理回路３３の構成と同様である。よって、ここでは、第１高調波処理回路３３のみについて説明する。
　図３に示すように、第１高調波処理回路３３は、第１インダクタンス素子３４と、第２インダクタンス素子３５と、第１容量素子３６と、第２容量素子３７とを含んで構成されている。
　これら各素子３４，３５，３６，３７は集中定数素子であり、第１高調波処理回路３３は、集中定数回路として構成されている。
　第１インダクタンス素子３４及び第２インダクタンス素子３５は、第１給電線路３１に接続されている。
　第１容量素子３６は、一端が第１インダクタンス素子３４と第２インダクタンス素子３５との間の接続点３８に接続され、他端が接地されている。
　第２容量素子３７は、一端が第２インダクタンス素子３５と第１ドレイン電源３０との間の接続点３９に接続され、他端が接地されている。よって、第１容量素子３６及び第２容量素子３７は並列に接続されている。
　このような構成によって、第１高調波処理回路３３は、第１インダクタンス素子３４と、第１容量素子３６とからなる第１ＬＣ回路５１と、第２インダクタンス素子３５と、第２容量素子３７とからなる第２ＬＣ回路５２とを含んで構成されている。つまり、第１高調波処理回路３３は、ＬＣ回路を２段に接続して構成されている。
　本実施形態の第１高調波処理回路３３によれば、高調波に対するインピーダンスを設定する第１設定部３２（第２設定部４２）の少なくとも一部を集中定数回路で構成したので、例えば、上記従来例のように、オープンスタブを用いて高調波処理を行う場合と比較して当該第１設定部３２（第２設定部４２）を小さくすることができ、回路全体の小型化を図ることができる。
　また、本実施形態では、第１給電線路３１（第２給電線路４１）に、第１設定部３２（第２設定部４２）を設けることで、第１給電線路３１（第２給電線路４１）を分岐線路として用いた。
　この場合、既存の第１給電線路３１（第２給電線路４１）を分岐線路として用いることで、新たな線路を追加することなく第１設定部３２（第２設定部４２）を設けることができる。
　これにより、増幅器４，５を有するドハティ増幅回路１に高調波処理回路を設けたとしても、高調波処理回路の設置によって当該ドハティ増幅回路１が大型化するのを抑制することができる。
　また、本実施形態において、第１設定部３２（第２設定部４２）は、第１給電線路３１（第２給電線路４１）がキャリア側出力整合回路１０（ピーク側出力整合回路１１）における信号の基本波に対してオープンとなるように設定されている。
　この場合、第１設定部３２（第２設定部４２）が基本波に対して与える影響を抑制することができる。
　また、本実施形態において、第１設定部３２は、並列に接続された複数（２つ）の容量素子３６，３７を含み、これら容量素子３６，３７のうち、第１ドレイン電源３０に隣接する位置に接続されている第２容量素子３７は、キャリア側出力整合回路１０における信号の基本波に対してショートとなる容量に設定されている。
　これにより、給電線路の電圧源側へ高周波信号が漏洩するのを防止することができる。
　また、本実施形態では、第２インダクタンス素子３５のインダクタンスは、第１インダクタンス素子３４のインダクタンスよりも大きい値に設定され、第２容量素子３７の容量は、第１容量素子３６の容量よりも大きい値に設定されている。
　このような関係を満たすように設定することで、第２容量素子３７の容量や、その他の条件を満たしつつ、各素子の値を適切に設定することができる。
　なお、第１容量素子３６の容量は極めて小さい値に設定されることがある。このため、第１インダクタンス素子３４と、第２インダクタンス素子３５との間に第１容量素子３６を接続しない構成とすることができる場合がある。
　また、本実施形態では、キャリア増幅器４及びピーク増幅器５は、共に一つのパッケージ２０に収容されているため、キャリア側出力整合回路１０と、ピーク側出力整合回路１１とが隣り合って並んでおり（図２）、整合回路１０，１１周囲のスペースが制限される。しかし、このような場合であっても、本実施形態の高調波処理回路３３は、回路全体の小型化を図ることができるので、整合回路１０，１１周囲のスペースが制限されたとしても適切に配置することができる。
〔実施例について〕
　以下に、高調波処理回路の実施例について説明する。
　実施例として、周波数２．６ＧＨｚのＲＦ信号を増幅する増幅器と、この増幅器の給電線路に設けられた高調波処理回路とを備えた増幅回路を想定し、この増幅回路の負荷インピーダンスを求めた。
　実施例の高調波処理回路は、図３に示した第１高調波処理回路３３と同様の構成であり、第１インダクタンス素子３４と、第２インダクタンス素子３５と、第１容量素子３６と、第２容量素子３７とを含み、ＬＣ回路を２段接続した構成である。
　この高調波処理回路は、周波数２．６ＧＨｚの２倍波に対する高調波処理を行うように設定した。より具体的には、２倍波（周波数５．２ＧＨｚ）の位相が約８５度となるように各素子の値を設定した。なお、第２容量素子は、基本波に対してショートとなる容量に設定されている。
　下記に実施例における各素子の値の設定例を示す。
　　第１インダクタンス素子：２．２ｎＨ
　　第２インダクタンス素子：３．３ｎＨ
　　第１容量素子　　　　　：０．５ｐＦ
　　第２容量素子　　　　　：１０ｐＦ
　この場合の前記増幅器の負荷インピーダンスをコンピュータを用いたシミュレーションによって求めた。
　図４は、実施例に係る増幅回路における信号の周波数変化に対する負荷インピーダンスを示すスミスチャートである。
　図４中、マーカｍ１は、周波数が２．６ＧＨｚにおける負荷インピーダンスを示している。また、マーカｍ３は、周波数が５．２ＧＨｚにおける負荷インピーダンスを示している。
　マーカｍ１の負荷インピーダンスは、大きさが０．９７８、位相が２．４３３であり、ほぼオープンとなっている。
　マーカｍ３の負荷インピーダンスは、大きさが０．９４３、位相が８４．２８５であり、ほぼ狙い通りに高調波処理を実行できることが確認できる。
〔その他〕
　なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
　例えば、上記実施形態では、ドハティ増幅回路１の場合について説明したが、単一の増幅器を収容したパッケージを用いた増幅回路であっても適用することができる。
　また、上記実施形態では、ＬＣ回路を２段に接続した第１設定部３２を例示したが、ＬＣ回路を３段、又は４段といったように、より多段に接続してもよい。例えば、ＬＣ回路を２段に接続した場合には、２次高調波までの高調波処理が可能となり、ＬＣ回路を３段に接続した場合には、３次高調波までの高調波処理が可能となる。このように、ＬＣ回路の接続数は、処理対象とする高調波の次数に応じて設定される。
　また、上記実施形態では、各素子３４，３５，３６，３７を集中定数素子で構成した第１設定部３２を例示したが、例えば、第１インダクタンス素子３４及び第２インダクタンス素子は、伝送線路と併用、又は伝送線路と置換してもよい。この場合、第１インダクタンス素子３４及び第２インダクタンス素子３５は、分布定数素子として構成されるが、第１容量素子３６及び第２容量素子３７は集中定数素子で構成される。よって、この場合、第１設定部３２は、少なくとも一部が集中定数回路で構成される。
　また、上記実施形態では、キャリア増幅器４のドレイン端子に接続される第１給電線路３１、及びピーク増幅器５のドレイン端子に接続される第２給電線路４１に、第１高調波処理回路３３、及び第２高調波処理回路４３を設けた場合を例示したが、図５に示すように、第１ゲート電源６０からのゲート電圧を供給するための第３給電線路６１に、設定部６２を設けることで、高調波処理回路６３を設けてもよい。設定部６２は、上記実施形態にて示した第１設定部３２と同様の構成を有しており、ＬＣ回路６４，６５を２段に接続して構成されている。
　また、第２ゲート電源７０側も同様であり、第４給電線路７１に高調波処理回路を設けてもよい。
　この場合においても、キャリア増幅器４及びピーク増幅器５の信号源側におけるインピーダンスを設定する設定部６２を集中定数回路で構成することにより、当該設定部６２を小さくすることができ、高調波処理回路６３全体の小型化を図ることができ、さらには、ドハティ増幅回路１全体の小型化を図ることができる。
　本発明の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。
　１　ドハティ増幅回路
　２　入力端子
　３　出力端子
　４　キャリア増幅器
　５　ピーク増幅器
　６　分配器
　７　合成器
　８　キャリア側入力整合回路
　９　ピーク側入力整合回路
　１０　キャリア側出力整合回路
　１１　ピーク側出力整合回路
　２０　パッケージ
　２５　回路基板
　３０　第１ドレイン電源
　３１　第１給電線路
　３２　第１設定部
　３３　第１高調波処理回路
　３４　第１インダクタンス素子
　３５　第２インダクタンス素子
　３６　第１容量素子
　３７　第２容量素子
　３８　接続点
　３９　接続点
　４０　第２ドレイン電源
　４１　第２給電線路
　４２　第２設定部
　４３　第２高調波処理回路
　５１　第１ＬＣ回路
　５２　第２ＬＣ回路
　６０　第１ゲート電源
　６１　第３給電線路
　６２　設定部
　６３　高調波処理回路
　６４，６５　ＬＣ回路
　７０　第２ゲート電源
　７１　第４給電線路

Claims (7)

  1. 　増幅器に入出力される信号が伝送される信号線路から分岐した分岐線路と、
    　前記分岐線路に接続され、前記信号の高調波に対するインピーダンスを設定する設定部と、を備え、
    　前記設定部の少なくとも一部が集中定数回路で構成されている
    高調波処理回路。
  2. 　前記分岐線路は、前記増幅器の給電線路である
    請求項１に記載の高調波処理回路。
  3. 　前記設定部は、前記分岐線路が前記信号の基本波に対してオープンとなるように設定されている
    請求項１又は請求項２に記載の高調波処理回路。
  4. 　前記増幅器は、他の増幅器とともに一つのパッケージに収容されている
    請求項１から請求項３のいずれか一項に記載の高調波処理回路。
  5. 　前記設定部は、並列に接続された複数の容量素子を含み、
    　前記複数の容量素子のうち、前記給電線路に電圧を印加する電圧源に隣接する位置に接続されている容量素子は、前記信号の基本波に対してショートとなる容量に設定されている
    請求項１から請求項４のいずれか一項に記載の高調波処理回路。
  6. 　前記設定部は、
    　　前記分岐線路に接続された第１インダクタンス素子と、
    　　前記第１インダクタンス素子と、前記給電線路に電圧を印加する電圧源との間に接続された第２インダクタンス素子と、
    　　一端が前記第１インダクタンス素子と、前記第２インダクタンス素子との間の接続点に接続された第１容量素子と、
    　　一端が前記第２インダクタンス素子と、前記電圧源との間の接続点に接続された第２容量素子と、を含み、
    　前記第２インダクタンス素子のインダクタンスは、前記第１インダクタンス素子のインダクタンスよりも大きい値に設定され、
    　前記第２容量素子の容量は、前記第１容量素子の容量よりも大きい値に設定されている
    請求項１から請求項４のいずれか一項に記載の高調波処理回路。
  7. 　増幅器と、
    　前記増幅器に入出力される信号が伝送される信号線路と、
    　請求項１から請求項６のいずれか一項に記載された高調波処理回路と、を備えている
    増幅回路。
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