WO2019111815A1 - 映像処理装置および表示装置 - Google Patents

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WO2019111815A1
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龍昇 中村
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    • G09G2360/12Frame memory handling
    • G09G2360/122Tiling

Definitions

  • the following disclosure relates to a video processing apparatus including a first video processing unit and a second video processing unit.
  • This application claims the benefit of priority over Japanese Patent Application No. 2017-234292, filed on Dec. 6, 2017, the contents of which are incorporated herein by reference. All are included in the present application.
  • Patent Document 1 discloses a video processing apparatus for processing a plurality of video data efficiently.
  • the video processing device of Patent Document 1 includes two video processing units.
  • An aspect of the present disclosure is to simplify the configuration of a video processing device as compared to the related art.
  • a video processing device including a first video processing unit and a second video processing unit, and a first entire input video is The first sub-input video and the first residual input video are combined, and the second whole input video is formed by combining the second sub-input video and the second residual input video, and the first video processing unit
  • the first sub input video and the second sub input video are input, and the second video processing unit receives the first residual input video and the second residual input video, and the video processing is performed.
  • the apparatus processes one of the first whole input video and the second whole input video, and when the video processing apparatus processes the first whole input video, the first video processing unit generates the first video.
  • the sub input video, and the second video processing unit When processing the first residual input video and the video processing device processes the second entire input video, the first video processing unit processes the second sub input video, and the second video is processed.
  • a processing unit processes the second residual input image.
  • a video processing device including a first video processing unit and a second video processing unit, and a first entire input video is The first whole input video is composed of four first unit input videos, and the second whole input video is composed of four second unit input videos, and the video processing device is configured to either the first whole input video or the second whole input video.
  • the first whole input video and the second whole input video are processed according to any one of the following (input mode 1) or (input mode 2): (Input mode 1):
  • the four first unit input videos are input to the first video processing unit, and the four second unit input videos are input to the second video processing unit.
  • (Input mode 2) three above A unit input video and one second unit input video are input to the first video processing unit, and are not input to the first video processing unit, the one first unit input video and the three above The second unit input video and the second video processing unit are input to the second video processing unit; when the video processing device processes the first entire input video, the first video processing unit performs (i) the first video Processing one or more predetermined first unit input images among the three or more first unit input images input to the processing unit; and (ii) the predetermined one or more first operations The remaining first unit input video except for the unit input video is supplied to the second video processing unit, and the second video processing unit is configured to (i) not input to the first video processing unit.
  • the first unit input video, and (ii) supplied from the first video processing unit When processing at least one of the first unit input video, and the video processing apparatus processes the second entire input video, the second video processing unit performs (i) the second video processing. Processing one or more predetermined second unit input images among the three or more second unit input images input to the unit; and (ii) the predetermined one or more second units
  • the remaining second unit input video excluding the input video is supplied to the first video processing unit, and the first video processing unit is configured to: (i) one of the above-described ones not input to the second video processing unit Processing at least one of a second unit input video and (ii) the remaining second unit input video supplied from the second video processing unit;
  • the configuration of the video processing device can be simplified as compared to the conventional case.
  • FIG. 2 is a functional block diagram showing the configuration of the main part of the display device of Embodiment 1. It is a functional block diagram showing composition of an important section of a display as a comparative example.
  • (A)-(c) is a figure for demonstrating the imaging
  • (A)-(c) is a figure for demonstrating an example of the image after the process by the back end process part of FIG. 1, respectively.
  • (A) And (b) is a functional block diagram which shows the structure of the 1st back end processing part and the 2nd back end processing part of Drawing 1 more concretely, respectively.
  • (A)-(c) is a figure for demonstrating another example of the image after processing by the back end process part of FIG. 1, respectively.
  • FIG. 6 is a functional block diagram showing the configuration of the main part of the display device of Embodiment 2.
  • FIG. 18 is a functional block diagram showing the configuration of the main part of the display device of Embodiment 3. It is a figure for demonstrating an example of operation
  • FIG. 18 is a functional block diagram showing the configuration of the main part of the display device of Embodiment 4.
  • FIGS. 10 (a) to 10 (c) are diagrams for explaining further effects of the display device of FIG.
  • FIG. 18 is a functional block diagram showing a configuration of main parts of a display device of Embodiment 5.
  • FIG. 21 is a functional block diagram showing a configuration of main parts of a display device of Embodiment 6.
  • FIG. 18 is a functional block diagram showing a configuration of main parts of a display device of Embodiment 7; (A) to (d) are diagrams for explaining an image input to the back-end processing unit of FIG.
  • FIG. 21 is a functional block diagram showing a configuration of a main part of a display device according to a modification of the seventh embodiment.
  • (A) And (b) is a figure for demonstrating the imaging
  • FIG. 21 is a functional block diagram showing a configuration of a main part of a display device of Embodiment 8.
  • A) And (b) is a figure for demonstrating the imaging
  • Embodiment 1 the display device 1 (video processing device) of the first embodiment will be described.
  • the same reference numerals will be appended to members having the same functions as the members described in the first embodiment, and the description thereof will not be repeated.
  • FIG. 1 is a functional block diagram showing the configuration of the main part of the display device 1.
  • the display device 1 includes a front end processing unit 11, a back end processing unit 12, a TCON (Timing Controller, timing controller) 13, a display unit 14, and a control unit 80.
  • the back-end processing unit 12 includes a first back-end processing unit 120A (first video processing unit) and a second back-end processing unit 120B (second video processing unit).
  • the display device 1 includes a dynamic random access memory (DRAM) 199A and 199B (see FIG. 5 described later).
  • DRAM dynamic random access memory
  • video processing device generically means each part of the display device 1 excluding the display unit 14.
  • the back end processing unit 12 is an essential part of the video processing apparatus.
  • FIG. 2 is a functional block diagram showing the configuration of the main part of a display device 1 r as a comparative example of the display device 1.
  • the display device 1 r is at least different from the display device 1 in that the display device 1 r has a switcher 19 r.
  • the switcher 19r can be omitted.
  • 8K4K means a resolution of “horizontal pixel number 7680 ⁇ vertical pixel number 4320”.
  • 8K4K is also simply referred to as "8K”.
  • 4K2K means a resolution of “horizontal pixel number 3840 ⁇ vertical pixel number 2160”.
  • One 8K4K video can be represented as a video consisting of four (two in the horizontal direction and two in the vertical direction) 4K2K video (a video with a 4K2K resolution) (see, for example, (a) in FIG. 3 described later) ). That is, one 8K4K video can be expressed by combining four 4K2K video.
  • “4K2K” is also simply referred to as "4K”.
  • 4K4K means a resolution of “horizontal pixel number 3840 ⁇ vertical pixel number 3840”.
  • one 4K4K image image having a 4K4K resolution
  • one 8K4K image can be configured (see, for example, (a) in FIG. 3).
  • the video displayed by the display unit 14 is referred to as a display video.
  • the display video is an 8K video at a frame rate of 120 Hz (120 fps (frames per second)).
  • SIG6 (described later) is a display video.
  • a data band of 4K video with a frame rate of 60 Hz is indicated by a single arrow.
  • SIG6 is indicated by eight arrows.
  • the display unit 14 is an 8K display (display of 8K resolution) capable of displaying 8K video.
  • the display surface (display area, display screen) of the display unit 14 is divided into four (two in the horizontal direction and two in the vertical direction) partial display areas.
  • Each of the four partial display areas has a resolution of 4K.
  • Each of the four partial display areas can display 4K video with a frame rate of 120 Hz (eg, IMGAf to IMGDf described later).
  • a 4K image at a frame rate of 120 Hz is indicated by two arrows.
  • the display image (eight arrows) is expressed by combining four 4K images (two arrows) having a frame rate of 120 Hz.
  • the control unit 80 centrally controls the respective units of the display device 1.
  • the front end processing unit 11 obtains 4K video SIGz from the outside. Further, the front end processing unit 11 generates an OSD (On Screen Display) image SIGOSD.
  • the OSD video may be, for example, a video showing an electronic program guide.
  • the front end processing unit 11 supplies SIGz and SIGOSD to the first back end processing unit 120A.
  • the OSD video may be superimposed on SIG4 (described later).
  • the first embodiment exemplifies a case in which the OSD image is not superimposed.
  • the back end processing unit 12 processes a plurality of input videos and outputs the plurality of processed videos to the TCON 13. Examples of processing of the back end processing unit 12 include frame rate conversion, enlargement processing, and local dimming processing.
  • the back-end processing unit 12 of the first embodiment converts one 8K image at a frame rate of 60 Hz into one 8K image at a frame rate of 120 Hz. That is, the back end processing unit 12 doubles the frame rate of one 8K video.
  • One 8K image input to the back end processing unit 12 is represented by a combination of four 4K images. Therefore, (i) four 4K images forming one 8K image and (ii) four 4K images forming another 8K image are input to the back end processing unit 12.
  • the two 8K images input to the back end processing unit 12 will be referred to as SIG1 and SIG2, respectively.
  • the back-end processing unit 12 doubles the frame rate of each of the four 4K images constituting one 8K image (one of SIG1 or SIG2).
  • the back-end processing unit 12 acquires SIG1 and SIG2 from the outside. Then, the back-end processing unit 12 processes one of SIG1 and SIG2.
  • the first embodiment exemplifies the case where the back end processing unit 12 processes SIG1.
  • the 8K video represented by SIG1 is referred to as a first entire input video.
  • the 8K video represented by SIG2 is referred to as a second entire input video.
  • Each of the first back end processing unit 120A and the second back end processing unit 120B has an ability to process two 4K images at a frame rate of 60 Hz. Therefore, the back-end processing unit 12 can process one 8K image with a frame rate of 60 Hz by including the first back-end processing unit 120A and the second back-end processing unit 120B. That is, the back-end processing unit 12 can process one of SIG1 and SIG2.
  • FIG. 3 is a diagram for explaining an image input to the back end processing unit 12.
  • SIG1 is expressed by a combination of IMGA to IMGD (four 4K images at a frame rate of 60 Hz).
  • the images represented by each of IMGA to IMGD are indicated by letters “A” to “D”.
  • the SIG 3 shown in FIG. 3A will be described later.
  • Each of IMGA to IMGD is also referred to as a first partial input video (first unit input video).
  • the first partial input video is a basic unit that constitutes the first whole input video.
  • SIG1a an image in which IMGA and IMGC (two 4K images) are vertically aligned (combined) is referred to as SIG1a.
  • SIG1a is a part (half) of SIG1. More specifically, SIG1a is the left half of the first entire input video.
  • SIG1a is referred to as a first sub input video.
  • the first sub input video is a 4K4K video.
  • SIG1b (first residual input video) described below is also a 4K4K video.
  • SIG1 b an image in which IMGB and IMGD (two 4K images) are vertically arranged (combined) is referred to as SIG1 b.
  • SIG1b is the part (remaining part, the other half) obtained by removing SIG1a from SIG1. More specifically, SIG1b is the right half of the first entire input video.
  • SIG1b is referred to as a first residual input image.
  • the first residual input image is an image obtained by removing the first sub input image from the first entire input image.
  • SIG1 can also be expressed as a combination of SIG1a and SIG1b (see also (a) in FIG. 3).
  • SIG2 is expressed by a combination of IMGE to IMGH (four 4K images at a frame rate of 60 Hz).
  • the images represented by IMGE to IMGH are indicated by the letters “E” to “H”.
  • Each of IMGE to IMGH is also referred to as a second partial input video (second unit input video).
  • the second partial input video is a basic unit constituting the second entire input video.
  • SIG2a an image in which IMGE and IMGG (two 4K images) are vertically aligned (combined) is referred to as SIG2a.
  • SIG2a is a part (half) of SIG2. More specifically, SIG2a is the left half of the second entire input video.
  • SIG2a is referred to as a second sub input image.
  • the second sub input video is a 4K4K video.
  • SIG2b (second residual input video) described below is also a 4K4K video.
  • SIG2 b is a portion (remaining portion) obtained by removing SIG2a from SIG2. More specifically, SIG2b is the right half of the second entire input video.
  • SIG2b is referred to as a second residual input image.
  • the second residual input image is an image obtained by removing the second sub input image from the second entire input image.
  • SIG2 can also be expressed as a combination of SIG2a and SIG2b (see also (d) in FIG. 3).
  • the first back end processing unit 120A receives SIG1a (first sub input video) and SIG2a (second sub input video). Then, the first back-end processing unit 120A processes one of SIG1a and SIG2a. The following mainly illustrates the case where the first back-end processing unit 120A processes SIG1a.
  • the first back-end processing unit 120A processes SIG1a and outputs SIG4 as a processed video.
  • SIG1 b first residual input video
  • SIG2 b second residual input video
  • the second back-end processing unit 120B processes one of SIG1a and SIG2b.
  • the second back-end processing unit 120B processes SIG2a and outputs SIG5 as a processed video.
  • FIG. 4 is a diagram for explaining an example of a video processed by the back end processing unit 12.
  • An example of SIG4 is shown in (a) of FIG.
  • SIG4 is an image in which the frame rate (60 Hz) of SIG1a is converted to 120 Hz.
  • SIG4 is indicated by four arrows.
  • the first back-end processing unit 120A supplies SIG4 to the TCON 13.
  • SIG4 is expressed by a combination of IMGAf and IMGCf.
  • the IMGAf is an image in which the IMGA frame rate (60 Hz) is converted to 120 Hz.
  • IMGC f is an image in which the IMGC frame rate (60 Hz) is converted to 120 Hz.
  • SIG5 is shown in (b) of FIG. SIG5 is an image in which the frame rate (60 Hz) of SIG1 b is converted to 120 Hz.
  • SIG5 is also indicated by four arrows, similar to SIG4.
  • the second back-end processing unit 120B supplies SIG5 to the TCON 13.
  • SIG5 is expressed by a combination of IMGBf and IMGDf.
  • IMGBf is an image in which the IMGB frame rate (60 Hz) is converted to 120 Hz.
  • IMGDf is an image in which the frame rate (60 Hz) of IMGD is converted to 120 Hz.
  • the TCON 13 obtains (i) the first back-end processing unit 120A from the SIG4 and (ii) the second back-end processing unit 120A from the SIG5.
  • the TCON 13 converts the formats of SIG4 and SIG5 so as to be suitable for display on the display unit 14. Further, the TCON 13 rearranges SIG4 and SIG5 so as to be suitable for display on the display unit 14.
  • the TCON 13 supplies the signal combining SIG4 and SIG5 to the display unit 14 as SIG6.
  • SIG6 is shown in (c) of FIG.
  • SIG6 is expressed as a combination of IMGAf to IMGDf (four 4K images at a frame rate of 120 Hz). That is, SIG6 is expressed as a combination of SIG5 and SIG6. From this, SIG6 (display video) may be referred to as a whole output video.
  • the entire output image is an image obtained by converting the frame rate (60 Hz) of the first entire input image (8K image) into 120 Hz.
  • FIG. 5 is a functional block diagram more specifically showing the configurations of the first back end processing unit 120A and the second back end processing unit 120B.
  • (A) of FIG. 5 shows a configuration of the first back end processing unit 120A.
  • (b) of FIG. 5 shows a configuration of the second back end processing unit 120B. Since the configurations of the first back end processing unit 120A and the second back end processing unit 120B are the same, the first back end processing unit 120A will be mainly described below with reference to (a) of FIG.
  • the first back end processing unit 120A includes an input IF (Interface) unit 121A, a format conversion unit 122A, a synchronization circuit unit 123A, an image processing unit 124A, and a DRAM controller 127A.
  • the input IF unit 121A generically indicates four input IF units 121A1 to 121A4.
  • the format conversion unit 122A generically indicates the four format conversion units 122A1 to 122A4.
  • the DRAM 199A temporarily stores an image being processed by the first back-end processing unit 120A.
  • the DRAM 199A functions as a frame memory for storing each frame of video.
  • a well-known double data rate (DDR) memory is used as the DRAM 199A.
  • the DRAM controller 127A controls the operation of the DRAM 199A (in particular, reading and writing of each frame of video).
  • the input IF unit 121A acquires SIG1a and SIG2a. Specifically, the input IF unit 121A1 acquires IMGA, and the input IF unit 121A2 acquires IMGC. Thus, the input IF unit 121A1 and the input IF unit 121A2 acquire SIG1a.
  • the input IF unit 121A3 acquires IMGE
  • the input IF unit 121A4 acquires IMGG.
  • the input IF unit 121A3 and the input IF unit 121A4 acquire SIG2a.
  • the format conversion unit 122A acquires SIG1a and SIG2a from the input IF unit 121A.
  • the format conversion unit 122A converts the formats of SIG1a and SIG2a so as to be suitable for synchronization processing and video processing described below.
  • the format conversion units 122A1 to 122A4 convert the formats of IMGA, IMGC, IME, and IMG, respectively.
  • the format conversion unit 122A supplies one of SIG1a or SIG2a after format conversion to the synchronization circuit unit 123A.
  • the format conversion unit 122A supplies the SIG1a (IMGA and IMGC) after format conversion to the synchronization circuit unit 123A.
  • the format conversion unit 122A may have a selection unit (not shown) for selecting an image to be supplied to the synchronization circuit unit 123A (that is, an image to be processed by the second back end processing unit 120B).
  • the synchronization circuit unit 123A acquires SIG1a from the format conversion unit 122A.
  • the synchronization circuit unit 123A performs synchronization processing on each of IMGA and IMGC.
  • the “synchronization process” means a process of adjusting the timing of each of IMGA and IMGC and the arrangement of data in order to enable video processing in the video processing unit 124A in the latter stage.
  • the synchronous circuit unit 123A accesses the DRAM 199A (eg, DDR memory) via the DRAM controller 127A.
  • the synchronization circuit unit 123A uses the DRAM 199A as a frame memory to perform synchronization processing.
  • the synchronous circuit unit 123A may further perform scale (resolution) conversion on each of IMGA and IMGC.
  • the synchronization circuit unit 123A may further perform a process of superimposing a predetermined image on each of IMGA and IMGC.
  • the image processing unit 124A performs image processing simultaneously (in parallel) on IMGA and IMGC after the synchronization processing is performed.
  • Video processing in the video processing unit 124A is a known process for improving the image quality of IMGA and IMGC.
  • the image processing unit 124A performs known filtering on IMGA and IMGC.
  • the video processing unit 124A can also perform frame rate conversion (eg, up conversion) as video processing.
  • the image processing unit 124A converts the IMGA and IMGC frame rates after the filtering process.
  • the video processing unit 124A increases the frame rate of each of IMGA and IMGC from 60 Hz to 120 Hz.
  • the image processing unit 124A may perform, for example, a dejudder process.
  • the video processing unit 124A accesses the DRAM 199A (example: DDR memory) via the DRAM controller 127A.
  • the video processing unit 124A uses the DRAM 199A as a frame memory, and converts each frame rate of IMGA and IMGC.
  • the video processing unit 124A generates IMGA 'as a result of converting the frame rate of IMGA.
  • the IMGA ' is an image composed of an IMGA interpolated frame (interpolated frame).
  • the frame rate of IMGA ' is equal to the frame rate of IMGA (60 Hz).
  • IMGB 'to IMGD' described below.
  • the above-mentioned IMGAf is an image in which each frame of IMGA 'is inserted between each frame of IMGA.
  • IMGC 'a a result of converting the IMGC frame rate.
  • IMGC ' is an image consisting of IMGC's interpolated frames.
  • IMGCf is an image in which each frame of IMGC 'is inserted between each frame of IMGC.
  • the video processing unit 124A applies correction (video processing) to each of IMGA, IMGA ', IMGC, and IMGC' so as to be suitable for display on the display unit 14.
  • the image processing unit 124A outputs the corrected IMGA and IMGA 'to the TCON 13 as IMGAf.
  • the video processing unit 124A outputs the corrected IMGX and IMGC 'to the TCON 13 as IMGCf. That is, the video processing unit 124A outputs SIG4 to the TCON 13.
  • the first back-end processing unit 120A processes SIG1a (first sub input video) and outputs SIG4.
  • the second back end processing unit 120B includes an input IF unit 121B, a format conversion unit 122B, a synchronization circuit unit 123B, a video processing unit 124B, and a DRAM controller 127B.
  • the input IF unit 121B generically indicates the four input IF units 121B1 to 121B4.
  • the format conversion unit 122B generically indicates the four format conversion units 122B1 to 122B4.
  • each unit of the second back-end processing unit 120B is the same as the operation of each unit of the first back-end processing unit 120A, so the description will be omitted.
  • SIG1b and SIG2b are input to the second back-end processing unit 120B.
  • the second back-end processing unit 120B processes one of SIG1b and SIG2b.
  • the second back end processing unit 120B processes SIG1 b (first residual input video).
  • the second back-end processing unit 120B processes SIG1b and outputs IMGBf and IMGDf to TCON13. That is, the second back end processing unit 120B outputs SIG5.
  • IMGB ′ is an image composed of an interpolation frame of IMGB.
  • IMGBf is an image in which each frame of IMGC 'is inserted between each frame of IMGC.
  • IMGD ' is an image which consists of an interpolation frame of IMGD.
  • IMGDf is an image in which each frame of IMGD 'is inserted into each frame of IMGD.
  • the display device 1r will be described with reference to FIG.
  • the display device 1 r is an example of a conventional display device.
  • the back end processing unit 12 of the display device 1 r is referred to as a back end processing unit 12 r.
  • the back end processing unit 12 r includes a first back end processing unit 120 Ar and a second back end processing unit 120 Br.
  • the first back-end processing unit 120Ar is configured as a master chip for image processing.
  • the second back end processing unit 120Br is configured as a slave chip for image processing.
  • the first back-end processing unit 120Ar and the second back-end processing unit 12Br are each capable of processing two 4K images at a frame rate of 60 Hz, as with the first back-end processing unit 120A and the second back-end processing unit 12B. Have. Therefore, the back-end processing unit 12r can process one 8K image with a frame rate of 60 Hz, as with the back-end processing unit 12r. That is, the back end processing unit 12 r can process one of SIG1 and SIG2.
  • the back-end processing unit 12r can not process both SIG1 and SIG2 simultaneously. Based on this point, in the display device 1r, one of SIG1 and SIG2 is input to the back end processing unit 12r. In order to perform such an input, a switcher 19r is provided in the display device 1r.
  • Both the SIG1 and the SIG2 are input to the switcher 19r from the outside of the display device 1.
  • the switcher 19r selects one of SIG1 and SIG2 as an input target to the first back-end processing unit 120Ar.
  • the switcher 19r supplies the selected signal as SIG3 to the first back-end processing unit 120Ar.
  • the switcher 19r selects SIG1. Therefore, as shown in FIG. 3A, SIG3 is the same signal as SIG1.
  • the first back-end processing unit 120Ar divides SIG3 (SIG1) into SIG1a and SIG1b.
  • the 1 back end processing unit 120Ar processes SIG1a and generates SIG4.
  • the first back-end processing unit 120Ar supplies SIG4 to the TCON 13.
  • the first back-end processing unit 120Ar supplies, to the second back-end processing unit 120B, the portion (the remaining portion of the SIG 3) which can not be processed in the first back-end processing unit 120Ar in SIG3. That is, the first back-end processing unit 120Ar supplies SIG1 b to the second back-end processing unit 120B.
  • the second back end processing unit 120Br processes SIG1 b and generates SIG5.
  • the second back-end processing unit 120Br supplies SIG5 to the TCON 13.
  • SIG 6 can be displayed as in the display device 1.
  • SIG1 (SIG3) is input to the first back-end processing unit 120Ar of the display device 1r.
  • SIG1 is divided into SIG1a and SIG1b in the first back-end processing unit 120Ar.
  • SIG1a is processed in the first back end processing unit 120Ar
  • SIG1 b is processed in the second back end processing unit 120Br.
  • SIG1 is divided in advance into SIG1a and SIG1b
  • SIG2 is divided into SIG2a and SIG2b in advance.
  • SIG1 and SIG2 may be supplied to the display device 1 from an 8K signal source 99 (see Embodiment 2 and FIG. 7 described later). The division of SIG1 and SIG2 may be performed beforehand at the 8K signal source 99.
  • SIG1 and SIG2 are input to the back-end processing unit 12 in a divided form. Specifically, SIG1a (first sub input video) and SIG2a (second sub input video) are input to the first back end processing unit 120A. Further, SIG1 b (first residual input video) and SIG2 b (second residual input video) are input to the second back end processing unit 120B.
  • the back-end processing unit 12 processes SIG1
  • the first back-end processing unit 120A processes SIG1a (first sub input video) and outputs SIG4.
  • the second back-end processing unit 120B processes SIG1b (first residual input video) and outputs SIG5.
  • the back-end processing unit 12 (each of the first back-end processing unit 120A and the second back-end processing unit 120B) can process SIG1 (each of SIG1 a and SIG1 b).
  • the switcher 19r can be omitted, the configuration of the display device (video processing device) can be simplified as compared with the conventional case. In addition, the cost of the display device can be reduced as compared to the prior art.
  • the back end processing unit 12 processes SIG2
  • SIG1 first entire input video
  • the back-end processing unit 12 may process SIG2 (second entire input video).
  • FIG. 6 is a diagram for explaining another example of the image processed by the back end processing unit 12.
  • the back-end processing unit 12 processes SIG2
  • the first back-end processing unit 120A processes SIG2a (second sub input video) and outputs SIG4.
  • SIG4 is expressed by a combination of IMGEf and IMGf.
  • IMGEf is an image in which the IMGE frame rate (60 Hz) is converted to 120 Hz.
  • IMGGf is an image in which the frame rate (60 Hz) of IMGG is converted to 120 Hz.
  • the second back end processing unit 120B processes SIG2b (second residual input video) and outputs SIG5.
  • SIG5 is expressed by a combination of IMGFf and IMGHf.
  • the IMGF is an image in which the IMGF frame rate (60 Hz) is converted to 120 Hz.
  • IMGHf is an image in which the frame rate (60 Hz) of IMGH is converted to 120 Hz.
  • the TCON 13 supplies a signal obtained by combining SIG 4 and SIG 5 to the display unit 14 as SIG 6.
  • SIG6 is expressed as a combination of IMGEf to IMGHf. That is, SIG6 (whole output video) is expressed as a combination of SIG4 and SIG5.
  • SIG6 whole output video
  • SIG2 (each of SIG2a and SIG2b) can also be processed by the back-end processing unit 12 (each of the first back-end processing unit 120A and the second back-end processing unit 120B).
  • the first embodiment exemplifies the case where each of SIG1 and SIG2 is 8K video.
  • the resolution of each of SIG1 and SIG2 is not limited to 8K.
  • the resolution of each of IMGA to IMGD and IMGE to IMGF is not limited to 4K. Therefore, each of SIG1a to SIG2b is not necessarily limited to 4K4K video.
  • FIG. 7 is a functional block diagram showing the configuration of the main part of the display device 2 (video processing device).
  • the display device 2 has a configuration in which a decoding unit 15 (decoding unit) is added to the display device 1. Further, in FIG. 7, an 8K signal source 99 provided outside the display device 2 is illustrated.
  • the 8K signal source 99 supplies the display device 2 with one or more 8K images (8K image signals).
  • the 8K signal source 99 supplies SIG2 to the back end processing unit 12. More specifically, the 8K signal source 99 divides SIG2 into SIG2a and SIG2b. Then, the 8K signal source 99 supplies (i) SIG2a to the first back end processing unit 120A and (ii) SIG2 b to the second back end processing unit 120B.
  • the decoding unit 15 acquires the compressed video signal SIGy supplied from the outside of the display device 2.
  • SIGy is a signal obtained by compressing SIG1.
  • SIGy is transmitted as a broadcast wave by the advanced BS broadcaster.
  • the decoding unit 15 decodes the compressed video signal SIGy to acquire SIG1.
  • the decoding unit 15 supplies SIG1 to the back-end processing unit 12. More specifically, the decoding unit 15 divides SIG1 into SIG1a and SIG1b. Then, the decoding unit 15 supplies (i) SIG1a to the first back-end processing unit 120A and (ii) SIG1b to the second back-end processing unit 120B.
  • the video processing apparatus may be provided with a function of decoding a compressed video signal.
  • FIG. 8 is a functional block diagram showing the configuration of the main part of the display device 3 (video processing device).
  • the back end processing unit of the display device 3 is referred to as a back end processing unit 32.
  • the back-end processing unit 32 includes a first back-end processing unit 320A (first video processing unit) and a second back-end processing unit 320B (second video processing unit).
  • FIG. 8 illustration of parts similar to those in FIG. 1 is appropriately omitted. Therefore, in FIG. 8, only the back end processing unit 32 and its peripheral functional blocks and signals are illustrated. This point is the same as in the following figures. The following mainly illustrates the case where the back end processing unit 32 processes SIG1 (first entire input video).
  • FIG. 9 is a diagram for explaining the operation of the back end processing unit 32.
  • the first back-end processing unit 320A generates ref12 (first sub input boundary video) with reference to SIG1a (first sub input video).
  • the example of ref12 is shown by (a) of FIG. ref12 is the boundary of the right end of SIG1a. More specifically, ref12 is a boundary between SIG1b and SIG1a adjacent to SIG1b in SIG1 (first entire input video).
  • the width of the “boundary” in the third embodiment is not limited to one pixel. Therefore, "adjacent border” can be read as “adjacent part”. Therefore, “adjacent boundary processing” described below may be referred to as "adjacent part processing". As an example, the width of the boundary may be about 50 pixels. The number of pixels of the border width may be set according to the processing (adjacent border processing) in the back-end processing unit 32.
  • the adjacent boundary processing is one of video processing (image processing) performed when one video (for example, the first entire input video) is divided into a plurality of partial areas.
  • “adjacent boundary processing” refers to“ with reference to the pixel value at the boundary of the other partial region in the boundary with the other partial region in one partial region, It means "processing to be applied”.
  • Ref12 is expressed by a combination of IMGAl and IMGCl.
  • IMGAl is the boundary of the right edge of IMGA. More specifically, IMGAl is a border between IMGB and adjacent IMGA in SIG1.
  • IMGCl is the rightmost border of IMGC. More specifically, IMGCl is the border between IMGD and adjacent IMGC in SIG1.
  • the first back end processing unit 320A supplies ref12 to the second back end processing unit 320B.
  • the second back-end processing unit 320B also generates ref21 (first residual input boundary video) with reference to SIG1 b (first residual input video).
  • ref21 first residual input boundary video
  • Ref21 is expressed by a combination of IMGB1 and IMGD1.
  • IMGBl is the left border of IMGB. More specifically, IMGB1 is an IMGB border adjacent to IMGA in SIG1. Similarly, IMGD1 is the left boundary of IMGD. More specifically, IMGD1 is the border between IMGC and adjacent IMGD in SIG1.
  • the second back end processing unit 320B supplies ref21 to the first back end processing unit 320A.
  • the first back-end processing unit 320A By supplying ref21 from the second back-end processing unit 320B to the first back-end processing unit 320A, the first back-end processing unit 320A performs adjacent boundary processing on the right end boundary (region corresponding to ref12) of SIG1a. It can be applied. That is, the first back-end processing unit 320A can process SIG1a with reference to ref21.
  • the first back-end processing unit 320A combines SIG1a and ref21 to generate SIG1ap.
  • SIG1ap is a video in which ref21 (IMGB1 and IMGD1) is added to the right end of SIG1a.
  • the first back end processing unit 320A processes SIG1ap and outputs SIG4. That is, the first back-end processing unit 320A can output, as SIG4, an image subjected to the adjacent boundary processing at the right end of SIG1a.
  • ref12 is supplied from the first back-end processing unit 320A to the second back-end processing unit 320B, whereby the second back-end processing unit 320B is adjacent to the boundary (the area corresponding to ref21) of the left end of SIG1b. Boundary processing can be applied. That is, the second back end processing unit 320B can process SIG1 b with reference to ref12.
  • the second back end processing unit 320B combines SIG1 b and ref21 to generate SIG1 bp.
  • SIG1bp is an image in which ref12 (IMGAl and IMGCl) is added to the left end of SIG1b.
  • the second back end processing unit 320B processes SIG1bp and outputs SIG5. That is, the second back-end processing unit 320B can output an image obtained by performing the adjacent boundary processing on the left end of SIG1 b as SIG5.
  • the display device 3 it is possible to perform adjacent boundary processing on each of SIG1a and SIG1b. Therefore, it is possible to provide SIG4 and SIG5 with even better display quality. As a result, it is possible to provide SIG6 with even better display quality. In particular, the display quality of SIG6 can be improved in a portion corresponding to the boundary between SIG1a and SIG1b.
  • the back-end processing unit 32 can also process SIG2 (second entire input video).
  • the first back end processing unit 320A refers to SIG2a (second sub input video) to generate ref12 as a second sub input boundary video.
  • ref12 is the boundary of SIG2a adjacent to SIG2b in SIG2.
  • ref12 is the boundary of the right end of SIG2a.
  • the first back end processing unit 320A supplies ref12 to the second back end processing unit 320B.
  • the second back end processing unit 320B generates ref12 as a second residual input boundary video with reference to SIG2b (second sub input video).
  • ref21 is the boundary between SIG2a and SIG2b adjacent to SIG2a in SIG2.
  • ref21 is the boundary of the left end of SIG2b.
  • the second back end processing unit 320B supplies ref21 to the first back end processing unit 320A.
  • the first back-end processing unit 320A can process SIG2a with reference to ref21.
  • the second back-end processing unit 320B can process SIG2b with reference to ref12.
  • FIG. 10 is a functional block diagram showing the configuration of the main part of the display device 4 (video processing device).
  • the back end processing unit of the display device 4 is referred to as a back end processing unit 42.
  • the back-end processing unit 42 includes a first back-end processing unit 420A (first video processing unit) and a second back-end processing unit 420B (second video processing unit).
  • the first back-end processing unit 420A receives SIG1. Further, SIG2 is input to the second back end processing unit 420B. That is, in the fourth embodiment, unlike the first to third embodiments, SIG1 and SIG2 are not supplied to the display device 4 (back-end processing unit 42) in the form of being divided in advance. Thus, in the fourth embodiment, the input relationship of signals to the back-end processing unit (first back-end processing unit and second back-end processing unit) is different from that in the first to third embodiments.
  • the back-end processing unit 42 processes one of SIG1 and SIG2.
  • the first back-end processing unit 420A divides SIG1 into SIG1a and SIG1b.
  • the first back-end processing unit 420A processes SIG1a (that is, predetermined two first partial input videos) and outputs SIG4.
  • the first back-end processing unit 420A outputs SIG4 to the TCON 13.
  • the first back end processing unit 420A supplies the second back end processing unit 420B with SIG1b (the remaining two first partial input images excluding the predetermined two first partial input images).
  • the second back-end processing unit 420B processes SIG1b supplied from the first back-end processing unit 420A, and generates SIG5.
  • the second back-end processing unit 420B supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG1.
  • the second back-end processing unit 420B divides SIG2 into SIG2a and SIG2b.
  • the second back-end processing unit 420B processes SIG2b (that is, predetermined two second partial input images) to generate SIG5.
  • the second back end processing unit 420B outputs SIG5 to the TCON 13.
  • the second back end processing unit 420B supplies the second back end processing unit 420A with SIG2a (the remaining two second partial input images excluding the predetermined two second partial input images).
  • the first back-end processing unit 420A processes SIG2a supplied from the second back-end processing unit 120B to generate SIG4.
  • the first back-end processing unit 420A supplies SIG4 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG2.
  • the second back-end processing unit 420B supplies SIG2a (the remaining part of SIG2) to the first back-end processing unit 420A.
  • the display device 4 is different from the display device 1 r (the comparative example of FIG. 2) in this point.
  • the output destination of the switcher 19r is fixed to the first back end processing unit 120Ar. This is because in the display device 1r, the first back end processing unit 120Ar is a master chip for image processing.
  • the second back end processing unit 120Br is a slave chip for video processing. Therefore, in the display device 1r, the second back-end processing unit 120Br only receives, for example, a part of SIG1 (for example, SIG1 b) from the first back-end processing unit 120Ar.
  • the second back-end processing unit 120Br (slave chip) is not configured to supply a part of the signal received by itself to the first back-end processing unit 120Ar (master chip).
  • the second back-end processing unit 420B can supply the SIG2a to the first back-end processing unit 420A. Also in the display device 4, as in the first to third embodiments, even when the switcher 19r is omitted, one of SIG1 and SIG2 can be processed by the back end processing unit 42. That is, also by the display device 4, the configuration of the video processing device can be simplified as compared with the conventional case.
  • FIG. 11 is a diagram for explaining further effects of the display device 4.
  • the user desires the display unit 14 to display a video (SIG7) in which a video (SIG1 sd) obtained by reducing SIG1 and SIGOSD (OSD video) are superimposed.
  • the SIG 1 sd is configured by a video (SIG 1 asd) obtained by reducing the SIG 1 a and a video (SIG 1 bsd) obtained by reducing the SIG 1 b.
  • SIG4OSD a signal in which SIG4 and SIGOSD are superimposed.
  • SIG1 (that is, both SIG1a and SIG1b) is input to the first back-end processing unit 420A. Therefore, the first back-end processing unit 420A appropriately reduces SIG1 according to the size and shape (position) of SIGOSD, and can generate SIG1sd (that is, both SIG1asd and SIG1bsd). Therefore, SIG4OSD can be generated so that BLANK (blank area) described below does not occur. BLANK may be referred to as a non-displayable area.
  • the display device 4 can obtain SIG7 by combining SIG4OSD and SIG5. Therefore, even when OSD video is superimposed, it is possible to provide a display video with high display quality.
  • the configuration of the display device 4 is conceived based on the points that can be improved in the first to third embodiments described below.
  • FIG. 11 are diagrams for explaining points that can be improved in the first to third embodiments (example: the display device 1 of the first embodiment).
  • a video in which SIG1a is reduced referred to as SIG1asdr for comparison with the fourth embodiment
  • SIGOSD a video in which SIGOSD are superimposed
  • BLANK occurs in SIG4OSDr. The reason will be described.
  • the video processing apparatus can be expressed as follows.
  • the video display apparatus is a video processing apparatus including a first video processing unit and a second video processing unit, and the first entire input video is a first sub input video and a first residual video.
  • the second whole input video is formed by combining the second sub-input video and the second remaining input video, and the first video processing unit includes the first whole input video.
  • the second whole input video is input to the second video processing unit, and the first video processing unit receives the first residual input video included in the first whole input video as the second video.
  • the second video processing unit supplies the second sub-input video included in the second whole input video to the first video processing unit, and the video processing device supplies the first sub-video to the first whole. Process either the input video or the second whole input video, and When the device processes the first whole input video, the first video processing unit processes the first sub input video included in the first whole input video, and the second video processing unit Processing the first residual input video supplied from the first video processing unit, and when the video processing apparatus processes the second entire input video, the first video processing unit is configured to The second sub-input video supplied from the second video processing unit is processed, and the second video processing unit processes the second remaining input video included in the second entire input video.
  • FIG. 12 is a functional block diagram showing the configuration of the main part of the display device 5 (video processing device).
  • the back end processing unit of the display device 5 is referred to as a back end processing unit 52.
  • the back-end processing unit 52 includes a first back-end processing unit 520A (first video processing unit) and a second back-end processing unit 520B (second video processing unit).
  • SIG1a and SIG2a are input to the first back-end processing unit 520A. Further, as in the first embodiment, SIG1 b and SIG2 b are input to the second backend processing unit 520B.
  • the back end processing unit 52 processes one of SIG1 and SIG2.
  • the first back-end processing unit 520A supplies SIG1a to the second back-end processing unit 520B. Also, the second back end processing unit 520B supplies SIG1 b to the first back end processing unit 520A.
  • the first back-end processing unit 520A processes SIG1a with reference to SIG1b acquired from the second back-end processing unit 520B.
  • the first back-end processing unit 520A generates SIG4 as a result of the processing of SIG1a.
  • the first back-end processing unit 520A supplies SIG4 to the TCON 13.
  • the second back end processing unit 520B processes SIG1 b with reference to SIG1 a acquired from the first back end processing unit 520A.
  • the second back end processing unit 520B generates SIG5 as a result of the processing of SIG1 b.
  • the second back-end processing unit 520B supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG1.
  • the first back-end processing unit 520A supplies SIG2a to the second back-end processing unit 520B.
  • the second back end processing unit 520B supplies SIG2b to the first back end processing unit 520A.
  • the first back-end processing unit 520A processes SIG2a with reference to SIG2b acquired from the second back-end processing unit 520B.
  • the first back-end processing unit 520A generates SIG4 as a result of the processing of SIG2a.
  • the first back-end processing unit 520A supplies SIG4 to the TCON 13.
  • the second back-end processing unit 520B processes SIG2b with reference to the SIG2a acquired from the first back-end processing unit 520A.
  • the second back-end processing unit 520B generates SIG5 as a result of the processing of SIG2b.
  • the second back-end processing unit 520B supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG2.
  • the first back-end processing unit 520A receives SIG1 (that is, both SIG1a and SIG1b).
  • SIG1 that is, both SIG1a and SIG1b.
  • the first back-end processing unit 520A can generate SIG4OSD so that BLANK does not occur. Therefore, even when OSD video is superimposed, it is possible to provide a display video with high display quality.
  • FIG. 13 is a functional block diagram showing the configuration of the main part of the display device 6 (video processing device).
  • the back end processing unit of the display device 6 is referred to as a back end processing unit 62.
  • the back-end processing unit 62 includes a first back-end processing unit 620A (first video processing unit) and a second back-end processing unit 620B (second video processing unit).
  • the input / output relationship of SIG1 ⁇ SIG2 (SIG1a to SIG2b) in the sixth embodiment is the same as that of the fifth embodiment.
  • the first back-end processing unit 620A supplies SIGOSD and SIGz to the second back-end processing unit 620B. Therefore, the OSD image can be superimposed also in the second back end processing unit 620B as in the first back end processing unit 620A.
  • the configuration of the sixth embodiment is different from the fourth and fifth embodiments.
  • the second back-end processing unit 620B can generate SIG5OSD as a signal obtained by superposing SIG5 and SIGOSD. Similarly to the first back end processing unit 620A, the second back end processing unit 620B can also generate SIG5OSD so that BLANK does not occur. Therefore, even when OSD video is superimposed, it is possible to provide a display video with high display quality.
  • the back-end processing unit (for example, the back-end processing unit 62) according to an aspect of the present disclosure includes a plurality of ports for input and output of video.
  • the input / output IF is not necessarily the same between the back end processing unit 62 and the other functional units.
  • At least a part of each functional unit of the display device 6 is realized by, for example, an LSI (Large Scale Integrated) chip, but the input / output IF between each functional unit (each LSI chip) is not necessarily the same.
  • each signal (SIGOSD and SIGz) from the front end processing unit 11 to the back end processing unit 62, and (ii) each signal from the back end processing unit 62 to the TCON 13 (SIG4 and SIG5)
  • the inter-LSI transmission IF is used for the output of
  • the inter-LSI transmission IF is also used for input / output of each signal (for example, SIG1a and SIG1b) between the first back end processing unit 620A and the second back end processing unit 620B.
  • Examples of the inter-LSI transmission IF include V-by-One HS, embedded Display Port (eDP), Low Voltage Differential Signaling (LVDS), mini-LVDS, and the like.
  • an inter-device transmission IF is used for the input of each signal (SIG1a to SIG2b) from the 8K signal source 99 to the back end processing unit 62.
  • Examples of the inter-device transmission IF include High-Definition Multimedia Interface (HDMI) (registered trademark) and Display Port. Therefore, in the video processing apparatus according to an aspect of the present disclosure, the first back-end processing unit and the second back-end processing unit are designed to have both the inter-LSI transmission IF and the inter-device transmission IF.
  • HDMI High-Definition Multimedia Interface
  • the first sub-input video and the first residual input video respectively constitute half (1/2) of the first entire input video. That is, the first whole input image is divided into halves.
  • the first entire input image may be divided unevenly. That is, the first sub input image and the first residual input image may be images of different sizes. The same applies to the second entire input video (second sub-input video and second residual input video).
  • FIG. 14 is a functional block diagram showing the configuration of the main part of the display device 7 (video processing device).
  • the back end processing unit of the display device 7 is referred to as a back end processing unit 72.
  • the back-end processing unit 72 includes a first back-end processing unit 720A (first video processing unit) and a second back-end processing unit 720B (second video processing unit).
  • SIG1 first full input video
  • SIG1 d first residual input video
  • SIG2 second whole input video
  • SIG1d second residual input video
  • FIG. 15 is a diagram for explaining an image input to the back end processing unit 72.
  • SIG1c consists of IMGA to IMGC (three 4K images).
  • SIG1c is an image obtained by further adding IMGB to SIG1a.
  • SIG1c constitutes 3/4 of SIG1.
  • SIG1 d consists of only IMGD (one 4K image).
  • SIG1d is an image obtained by removing IMGB from SIG1b.
  • SIG1d constitutes 1 ⁇ 4 of SIG1.
  • SIG2c consists of IMGF to IMGH (three 4K images). In other words, SIG2c is an image obtained by further adding IMGG to SIG2b. Thus, SIG2c constitutes 3/4 of SIG2.
  • SIG2d consists only of IMGE (one 4K image). In other words, SIG2d is an image obtained by removing IMGG from SIG2a. Thus, SIG2d constitutes 1 ⁇ 4 of SIG2.
  • SIG1 c and SIG2 d are input to the first back-end processing unit 720A. Further, SIG1 d and SIG2 c are input to the second back end processing unit 720B. The back end processing unit 72 processes one of SIG1 and SIG2.
  • the first back-end processing unit 720A divides SIG1c into IMGA to IMGC (three first partial input videos).
  • the first back-end processing unit 720A processes the IMGA and IMGC (predetermined two first partial input images of the three first partial input images) (SIG1a) to generate SIG4.
  • the first back-end processing unit 720A supplies SIG4 to the TCON 13.
  • the first back end processing unit 720A supplies the IMGB as the SIGM 12 to the second back end processing unit 720B.
  • the SIGM 12 is a video not selected as a target of the process of the first back end processing unit 720A in the video acquired by the first back end processing unit 720A (the remaining except for the predetermined two first partial input videos described above) Means one first partial input video).
  • the second back-end processing unit 720B includes (i) SIGM 12 (IMGB) acquired from the first back-end processing unit 720A, and (ii) SIG 1 d (IMDD) (one not input to the first back-end processing unit 720A. And the first partial input video).
  • the second back end processing unit 720B processes IMGB and IMGD (that is, the remaining two first partial input images) (SIG1 b) to generate SIG5.
  • the second back-end processing unit 720B supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG1.
  • the second back-end processing unit 720B divides SIG2c into IMGF to IMGH (three first partial input videos).
  • the second back-end processing unit 720B processes the IMGF and IMGH (predetermined two second partial input images of the three second partial input images) (SIG2 b) to generate SIG5.
  • the second back-end processing unit 720B supplies SIG5 to the TCON 13.
  • the second back end processing unit 720B supplies IMG as the SIGM 21 to the first back end processing unit 720A.
  • the SIGM 21 is a video not selected as a target of the process of the second back end processing unit 720 B out of the video acquired by the second back end processing unit 720 B (the rest except the predetermined two second partial input videos described above). It means one second partial input image).
  • the first back-end processing unit 720A includes (i) SIGM 21 (IMGG) acquired from the first back-end processing unit 720A, and (ii) SIG 2 d (IMGE) (one not input to the second back-end processing unit 720B. And the second partial input video).
  • the second back-end processing unit 720B processes IMGB and IMGD (that is, the remaining two second partial input images) (SIG2a) to generate SIG5.
  • the second back-end processing unit 720B supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG2.
  • one of SIG1 and SIG2 can be processed by the back end processing unit 72. That is, also with the display device 7, the configuration of the video processing device can be simplified as compared with the conventional case.
  • a video not processed by one of the two video processing units (eg, the first back-end processing unit) (a video that could not be processed) is processed.
  • the one video processing unit supplies to the other video processing unit (eg, the second back end processing unit).
  • first partial input images are input to the first back end processing unit.
  • second partial input images are input to the second back end processing unit.
  • input aspect 1 the aspect of the input of the first entire input video and the second entire input video to the first back end processing unit and the second back end processing unit in the fourth embodiment will be referred to as “input aspect 1”.
  • first partial input images e.g. IMGA to IMGD
  • second partial input images e.g. IMGE to IMGH
  • the aspect of the input of the first entire input video and the second entire input video to the first back end processing unit and the second back end processing unit in the seventh embodiment is referred to as “input aspect 2”.
  • input aspect 2 three first partial input images (example: IMGA to IMGC) and one second partial input image (example: IMGE) (of the four second partial input images, the second back end processing unit
  • the second partial input video not input is input to the first back end processing unit.
  • one first partial input video eg, IMGD
  • IMGF to H three second partial input video
  • the configuration of the seventh embodiment differs from the configuration of the fourth embodiment at least in the input mode.
  • variations of the video processing apparatus in the case where the input mode 2 is adopted will be described.
  • FIG. 16 is a functional block diagram showing a configuration of a main part of a display device 7V (video processing device) according to a modification of the seventh embodiment.
  • the back end processing unit of the display device 7V is referred to as a back end processing unit 72V.
  • the back end processing unit 72V includes a first back end processing unit 720AV (first image processing unit) and a second back end processing unit 720 BV (second image processing unit).
  • the combination of the first partial input video and the second partial input video input to the first back end processing unit and the second back end processing unit is not limited to the example of the seventh embodiment.
  • SIG2 is configured by SIG2e (second sub input video) and SIG1 f (second residual input video). Also by the display device 7V, the same effect as the display device 7 can be obtained. The same applies to the display device 8 described later.
  • FIG. 17 is a diagram for describing an image input to the back end processing unit 72V.
  • SIG1e consists of IMGE to IMGG (three 4K images).
  • SIG1e is an image obtained by further adding IMGF to SIG2a.
  • SIG2 f consists of only IMGH (one 4K video).
  • SIG2f is an image obtained by removing IMGF from SIG2b.
  • SIG1 c and SIG2 f are input to the first back end processing unit 720 AV. Further, SIG1 d and SIG2 e are input to the second back end processing unit 720 BV.
  • the back-end processing unit 72V processes one of SIG1 and SIG2.
  • the first back-end processing unit 720AV divides SIG1c into IMGA to IMGC (three first partial input images).
  • the first back-end processing unit 720AV processes IMGA and IMGB (predetermined two first partial input images of the three first partial input images) to generate SIG4.
  • the first back-end processing unit 720A supplies SIG4 to the TCON 13.
  • the first back end processing unit 720AV supplies the IMGC to the second back end processing unit 720 BV as SIGM 12 (the remaining one first partial input video excluding the predetermined two first partial input videos). Do.
  • the second back-end processing unit 720BV includes (i) SIGM 12 (IMGC) acquired from the first back-end processing unit 720AV, and (ii) SIG 1 d (IMCD) (one not input to the first back-end processing unit 720AV And the first partial input video).
  • IMGC SIGM 12
  • IMCD SIG 1 d
  • the second back end processing unit 720BV processes IMGC and IMGD (that is, the remaining two first partial input images) to generate SIG5.
  • the second back-end processing unit 720BV supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG1.
  • the second back end processing unit 720 BV divides SIG 2 e into IMGE to IMGG (three second partial input videos).
  • the second back-end processing unit 720BV processes the IMGE and the IMGF (predetermined two second partial input images of the three second partial input images) to generate SIG5.
  • the second back-end processing unit 720B supplies SIG5 to the TCON 13.
  • the second back end processing unit 720BV supplies IMG as the SIGM 21 (the remaining one second partial input video excluding the above-described two predetermined second partial input videos) to the first back end processing unit 720 AV Do.
  • the first back-end processing unit 720AV includes (i) SIGM 21 (IMGG) acquired from the second back-end processing unit 720 BV, and (ii) SIG 2 f (IMGH) (one not input to the second back-end processing unit 720 BV And the second partial input video).
  • IMGG SIGM 21
  • IMGH SIG 2 f
  • the first back-end processing unit 720AV processes IMGG and IMGH (that is, the remaining two second partial input videos) to generate SIG4.
  • the first back-end processing unit 720AV supplies SIG4 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG2.
  • FIG. 18 is a functional block diagram showing the configuration of the main part of the display device 8 (video processing device).
  • the back end processing unit of the display device 8 is referred to as a back end processing unit 82.
  • the back-end processing unit 82 includes a first back-end processing unit 820A (first video processing unit) and a second back-end processing unit 820B (second video processing unit).
  • SIG1 is configured of SIG1e (first sub input video) and SIG1f (first residual input video).
  • SIG2 is comprised by SIG2e and SIG2f like the case of FIG.
  • FIG. 19 is a diagram for describing an image input to the back end processing unit 82.
  • SIG2e consists of IMGB to IMGD (three 4K images). In other words, SIG2e is a video obtained by further adding IMGC to SIG1b.
  • SIG1 f consists only of IMGA (one 4K image). In other words, SIG1f is an image obtained by removing IMGb from SIG1a.
  • SIG1e and SIG2f are input to the first back-end processing unit 820A. Further, SIG1 f and SIG2 e are input to the second back end processing unit 820B.
  • the back-end processing unit 82 processes one of SIG1 and SIG2.
  • the first back-end processing unit 820A divides SIG1e into IMGB to IMGD (three first partial input videos).
  • the first back-end processing unit 820A also acquires SIGM 21 (IMGA) from the second back-end processing unit 820B.
  • the first back-end processing unit 820A is configured to: (i) SIGM 21 (IMGA) acquired from the second back-end processing unit 820B; and (ii) a predetermined first one of the three first partial input images described above. And (partial input video) are processed.
  • the first back-end processing unit 820A processes IMGA and IMGC (that is, two first partial input images) (SIG1a) to generate SIG4.
  • the first back-end processing unit 720A supplies SIG4 to the TCON 13.
  • first back end processing unit 820A transmits IMGB and IMGD to the second back end processing unit 820B as the SIGM 12 (two first partial input images excluding the above-described one predetermined first partial input image). Supply.
  • the second back-end processing unit 820B processes SIGM 12 (IMGB and IMGD) (SIG1 b) acquired from the first back-end processing unit 720A to generate SIG5.
  • the second back-end processing unit 820B supplies SIG5 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG1.
  • the second back end processing unit 820B supplies IMGA (SIG1 f) as the SIGM 21 to the first back end processing unit 820A.
  • the second back-end processing unit 820B divides SIG2e into IMGE to IMGG (three second partial input videos).
  • the second back-end processing unit 820B also acquires SIGM 12 (IMGH) from the first back-end processing unit 820A.
  • the second back-end processing unit 820B performs one of (i) SIGM 12 (IMGH) acquired from the first back-end processing unit 820A, and (ii) a predetermined one second of the three first partial input images And (partial input video) are processed.
  • IMGH SIGM 12
  • IMGH two second partial input images
  • SIG2b two second partial input images
  • the second back end processing unit 820B transmits IMGE and IMGG as the first back end processing unit 820A as the SIGM 21 (two second partial input images excluding the predetermined one second partial input image). Supply.
  • the first back-end processing unit 820A processes SIGM 21 (IMGE and IMG) (SIG2a) acquired from the second back-end processing unit 820A to generate SIG4.
  • the first back-end processing unit 820A supplies SIG4 to the TCON 13.
  • the display unit 14 can be supplied with SIG6 as a display image corresponding to SIG2.
  • the first back end processing unit 820A supplies IMGH (SIG2 f) as the SIGM 12 to the second back end processing unit 820B.
  • the video processing apparatuses of the fourth and seventh to eighth embodiments are common to the following (1) to (2).
  • the first video processing unit performs (i) three or more first units input to the first video processing unit.
  • the one or more predetermined first unit input videos are processed, and (ii) the remaining first unit input except for the predetermined one or more first unit input videos
  • the video is supplied to the second video processing unit.
  • the second video processing unit is configured to (i) one of the first unit input videos not input to the first video processing unit, and (ii) the remaining ones supplied from the first video processing unit. Processing at least one of the first unit input video;
  • the second video processing unit performs (i) three or more second units input to the second video processing unit.
  • the second above-mentioned second unit input which has processed one or more predetermined second unit input videos and (ii) excluding the predetermined one or more second unit input videos
  • the video is supplied to the first video processing unit, and the first video processing unit is configured to (i) one second unit input video not input to the second video processing unit, and (ii) the first video processing unit.
  • control blocks (in particular, the back-end processing units 12 to 82) of the display devices 1 to 8 may be realized by a logic circuit (hardware) formed in an integrated circuit (IC chip) or the like. It is also good.
  • the display devices 1 to 8 include a computer that executes instructions of a program that is software that realizes each function.
  • the computer includes, for example, at least one processor (control device) and at least one computer readable storage medium storing the program. Then, in the computer, the processor reads the program from the recording medium and executes the program to achieve the object of one aspect of the present disclosure.
  • a CPU Central Processing Unit
  • the processor reads the program from the recording medium and executes the program to achieve the object of one aspect of the present disclosure.
  • a CPU Central Processing Unit
  • the processor can be used as the processor.
  • a recording medium a tape, a disk, a card, a semiconductor memory, a programmable logic circuit or the like can be used besides “a non-temporary tangible medium”, for example, a ROM (Read Only Memory).
  • a RAM Random Access Memory
  • the program may be supplied to the computer via any transmission medium (communication network, broadcast wave, etc.) capable of transmitting the program.
  • any transmission medium communication network, broadcast wave, etc.
  • one aspect of the present disclosure may also be realized in the form of a data signal embedded in a carrier wave in which the program is embodied by electronic transmission.
  • a video processing apparatus (display apparatus 1) according to aspect 1 of the present disclosure includes a first video processing unit (first back end processing unit 120A) and a second video processing unit (second back end processing unit 120B).
  • the first entire input video (SIG1) is configured by combining the first sub-input video (SIG1a) and the first residual input video (SIG1b)
  • the second entire input video (SIG2) is And a second sub-input video (SIG2a) and a second residual input video (SIG2b)
  • the first video processing unit receives the first sub-input video and the second sub-input video.
  • the first residual input video and the second residual input video are input to the second video processing unit, and the video processing device receives either the first overall input video or the second overall input video.
  • the first video processing unit processes the first sub input video
  • the second video processing unit performs the first residual input video.
  • the video processing device processes the second whole input video
  • the first video processing unit processes the second sub input video
  • the second video processing unit processes the second video. Process the residual input video.
  • the switcher can be omitted when simultaneously inputting the first entire input video and the second entire input video (eg, two 8K video) to the video processing device. . Therefore, the configuration of the video processing apparatus can be simplified as compared with the prior art.
  • the boundary of the first sub-input video adjacent to the first residual input video in the first full-input video is taken as the first sub-input boundary video.
  • the first video processing The unit supplies the first sub input boundary video to the second video processing unit, and the second video processing unit supplies the first residual input boundary video to the first video processing unit, and the first The video processor processes the first sub-input video with reference to the first residual input boundary video supplied from the second video processor, and the second video processor processes the first video.
  • the first sub input supplied from the processing unit The first residual input image is processed with reference to the second image, and a boundary of the second sub input image adjacent to the second residual input image is processed as a second sub input boundary image in the second entire input image.
  • the first video processing unit Supplies the second sub input boundary video to the second video processing unit, and the second video processing unit supplies the second residual input boundary video to the first video processing unit;
  • the processing unit processes the second sub-input video with reference to the second residual input boundary video supplied from the second video processing unit, and the second video processing unit performs the first video processing. Refer to the second sub input boundary image supplied from It may process the second residual input image by.
  • adjacent boundary processing can be performed on each of the first sub input video and the first residual input video. Therefore, the display quality of the first entire input video can be further improved by the video processing.
  • the first video processing unit performs the first sub input.
  • the video is supplied to the second video processing unit, the second video processing unit supplies the first residual input video to the first video processing unit, and the first video processing unit is configured to perform the second video processing.
  • Processing the first sub-input video with reference to the first residual input video supplied from the second processing unit, and the second video processing unit processing the first sub-input video supplied from the first video processing unit If the first residual input video is processed with reference to the video and the video processing device processes the second entire input video, the first video processing unit may process the second sub-input video as the first sub-input video.
  • the second video processing unit may process the second residual input video with reference to the second sub input video supplied from the first video processing unit.
  • the OSD image can be suitably superimposed in the first back end processing unit.
  • the first video processing unit obtains an OSD (On Screen Display) video from the outside, and the first video processing unit performs the OSD video It may be supplied to the second video processing unit.
  • OSD On Screen Display
  • the OSD image can be suitably superimposed also in the second back end processing unit.
  • the display device (1) according to aspect 5 of the present disclosure may include the video processing device according to any one of the aspects 1 to 4 and a display unit (14).
  • the video processing apparatus is a video processing apparatus including a first video processing unit and a second video processing unit, and the first entire input video includes four first unit input videos (example :
  • the second whole input video is composed of four second unit input pictures (e.g., IMGE to IMGH), and the video processing apparatus is configured to execute the first whole input picture or the second whole input picture.
  • One of the whole input video is processed, and the first whole input video and the second whole input video are processed by the first video processing unit and either of the following (input mode 1) or (input mode 2): (Input mode 1):
  • the four first unit input videos are input to the first video processing unit, and the four second unit input videos are the second video.
  • Input to processing unit (on Aspect 2): One of the above-described one in which the three first unit input videos and the one second unit input video are input to the first video processing unit and not input to the first video processing unit.
  • the first unit input video and the three second unit input videos are input to the second video processing unit; when the video processing device processes the first entire input video, the first video processing unit (I) processing one or more predetermined first unit input videos among the three or more first unit input videos input to the first video processing unit; and (ii) The remaining first unit input video except for the predetermined one or more first unit input videos is supplied to the second video processing unit, and the second video processing unit performs (i) the first video One first unit input image not input to the processing unit; and (ii) the first unit input image If at least one of the remaining first unit input video supplied from the image processing unit is processed and the video processing apparatus processes the second entire input video, the second video processing unit i) processing one or more predetermined second unit input images among the three or more second unit input images input to the second image processing
  • the switcher can be omitted, so that the configuration of the video processing apparatus can be simplified as compared with the conventional case.
  • the first video processing unit may: (i) select the four above-mentioned fourth video data input to the first video processing unit; Among the one unit input video, the two remaining first unit input videos processed the predetermined two above-mentioned first unit input videos and (ii) excluding the predetermined two above-mentioned first unit input videos Is supplied to the second video processing unit, the second video processing unit processes the remaining two first unit input videos supplied from the first video processing unit, and the video processing device performs the second processing.
  • the second The processing unit processes (i) predetermined two of the second unit input images among the four second unit input images input to the second image processing unit, and (ii) the predetermined unit
  • the remaining two second unit input videos except the two second unit input videos are supplied to the first video processing unit, and the first video processing unit is supplied from the second video processing unit.
  • the remaining two second unit input images may be processed.
  • the first video processing unit may: (i) three of the third video data input to the first video processing unit; Among the one unit input video, the first two unit input videos are processed, and (ii) the other one first unit input video except the two predetermined first unit input videos Are supplied to the second video processing unit, and the second video processing unit is configured to: (i) one of the first unit input video not input to the first video processing unit; and (ii) the first The remaining one above-mentioned first unit supplied from the image processing unit
  • the second video processing unit comprises: (i) three input to the second video processing unit Among the second unit input images, the second unit is processed by processing the two predetermined second unit input images and (ii) excluding the predetermined two second unit
  • the input video is supplied to the second video processing unit, and the first video processing unit is configured to (i) one second unit input video not input to the second video processing unit, and (ii) the above Both the remaining one second unit input video supplied from the second video processing unit may be processed.
  • the first overall input video and the second overall input video are the first video processing unit and the second video according to the (input aspect 2).
  • the first video processing unit is configured to select one of the first units not input to the first video processing unit.
  • An input video is acquired from the second video processing unit, and the first video processing unit is configured to: (i) select one of the three first unit input videos initially input to the first video processing unit; Processing one of the first unit input video, (ii) processing the one first unit input video acquired from the second video processing unit, and (iii) the predetermined one of the first units The above two other first units excluding the input video
  • the power video is supplied to the second video processing unit, the second video processing unit processes the remaining two first unit input videos supplied from the first video processing unit, and the video processing device performs the processing.
  • the second video processing unit acquires, from the first video processing unit, the one second unit input video not input to the second video processing unit.
  • the second video processing unit processes (i) a predetermined one second unit input video among the three second unit input videos initially input to the second video processing unit, ii) processing the one second unit input video acquired from the first video processing unit, and (iii) excluding the predetermined one second unit input video, the remaining two second units
  • the input video is supplied to the first video processing unit, and the first video processing unit Serial may process the remaining two of said second unit input image supplied from the second video processing unit.
  • the display device may include the video processing device according to any one of aspects 6 to 9 and a display unit.
  • the video processing apparatus is a video processing apparatus including a plurality of back-end processing units that process input video, and the back-end processing unit is configured to receive a plurality of the input videos.
  • the plurality of back end processors switch and process the plurality of input images.
  • a video processing apparatus is a video processing apparatus that processes either one of a first entire input video and a second entire input video, and includes a first video processing unit and a second video processing unit. And the first whole input video comprises four first partial input images, and the second whole input video comprises four second partial input images.
  • the second entire input video are input to the first video processing unit and the second video processing unit in one of the following two ways, and (1) the four first partial input images are 1 video processing unit is input, and the four second partial input images are input to the second video processing unit; (2) three first partial input images and one second partial input An image is input to the first video processing unit, and one of the first partial input image and three of the The partial input image is input to the second video processing unit; when the video processing device processes the first entire input video, the first video processing unit is input to the first video processing unit.
  • the processing unit processes the one first partial input image input to the second video processing unit from the beginning and / or the remaining first partial input image output from the first video processing unit,
  • the second video processing unit performs two or more of the plurality of second partial input images (plurality) input to the second video processing unit. Processing the second partial input images and processing the remaining second partial input images as the first image
  • the first video processing unit outputs the one second partial input image input to the first video processing unit from the beginning and / or the remaining output from the second video processing unit. Process the second partial input image of.

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Abstract

映像処理装置の構成を簡略化する。表示装置において、第1バックエンド処理部には、第1サブ入力映像と第2サブ入力映像とが入力され、第2バックエンド処理部には、第1残余入力映像と第2残余入力映像とが入力される。第1全体入力映像は、第1サブ入力映像と第1残余入力映像とを組み合わせて構成される。表示装置が第1全体入力映像を処理する場合には、第1バックエンド処理部が第1サブ入力映像を処理し、かつ、第2バックエンド処理部が上記第1残余入力映像を処理する。

Description

映像処理装置および表示装置
 以下の開示は、第1映像処理部と第2映像処理部とを備えた映像処理装置に関する。本出願は、2017年12月6日に出願された日本国特許出願である特願2017-234292号に対して優先権の利益を主張するものであり、それを参照することにより、その内容の全てが本願に含まれる。
 特許文献1には、複数の映像データを効率的に処理することを目的とした映像処理装置が開示されている。一例として、特許文献1の映像処理装置は、2つの映像処理部を備えている。
特開2016-184775号公報
 本開示の一態様は、映像処理装置の構成を従来よりも簡略化することを目的とする。
 上記の課題を解決するために、本開示の一態様に係る映像処理装置は、第1映像処理部と第2映像処理部とを備えた映像処理装置であって、第1全体入力映像が、第1サブ入力映像と第1残余入力映像とを組み合わせて構成され、第2全体入力映像が、第2サブ入力映像と第2残余入力映像とを組み合わせて構成され、上記第1映像処理部には、上記第1サブ入力映像と上記第2サブ入力映像とが入力され、上記第2映像処理部には、上記第1残余入力映像と上記第2残余入力映像とが入力され、上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部が上記第1サブ入力映像を処理し、かつ、上記第2映像処理部が上記第1残余入力映像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第1映像処理部が上記第2サブ入力映像を処理し、かつ、上記第2映像処理部が上記第2残余入力映像を処理する。
 上記の課題を解決するために、本開示の一態様に係る映像処理装置は、第1映像処理部と第2映像処理部とを備えた映像処理装置であって、第1全体入力映像が、4つの第1単位入力映像によって構成され、第2全体入力映像が、4つの第2単位入力映像によって構成され、上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、上記第1全体入力映像および上記第2全体入力映像は、以下の(入力態様1)または(入力態様2)のいずれか一方によって、上記第1映像処理部および上記第2映像処理部に入力され、(入力態様1):4つの上記第1単位入力映像が上記第1映像処理部に入力され、かつ、4つの上記第2単位入力映像が上記第2映像処理部に入力される;(入力態様2):3つの上記第1単位入力映像と1つの上記第2単位入力映像とが上記第1映像処理部に入力され、かつ、上記第1映像処理部に入力されなかった、1つの上記第1単位入力映像と3つの上記第2単位入力映像とが第2映像処理部に入力される;上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、(i)当該第1映像処理部に入力された3つ以上の上記第1単位入力映像のうち、所定の1つ以上の上記第1単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第1単位入力映像を除いた、残りの上記第1単位入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、(i)上記第1映像処理部に入力されなかった1つの上記第1単位入力映像、および、(ii)上記第1映像処理部から供給された残りの上記第1単位入力映像、の少なくとも一方を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、(i)当該第2映像処理部に入力された3つ以上の上記第2単位入力映像のうち、所定の1つ以上の上記第2単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第2単位入力映像を除いた、残りの上記第2単位入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、(i)上記第2映像処理部に入力されなかった1つの上記第2単位入力映像、および、(ii)上記第2映像処理部から供給された残りの上記第2単位入力映像、の少なくとも一方を処理する。
 本発明の一態様に係る映像処理装置によれば、映像処理装置の構成を従来よりも簡略化できる。
実施形態1の表示装置の要部の構成を示す機能ブロック図である。 比較例としての表示装置の要部の構成を示す機能ブロック図である。 (a)~(c)はそれぞれ、図1のバックエンド処理部に入力される映像について説明するための図である。 (a)~(c)はそれぞれ、図1のバックエンド処理部による処理後の映像の一例について説明するための図である。 (a)および(b)はそれぞれ、図1の第1バックエンド処理部および第2バックエンド処理部の構成をより具体的に示す機能ブロック図である。 (a)~(c)はそれぞれ、図1のバックエンド処理部による処理後の映像の別の例について説明するための図である。 実施形態2の表示装置の要部の構成を示す機能ブロック図である。 実施形態3の表示装置の要部の構成を示す機能ブロック図である。 図8のバックエンド処理部の動作の一例について説明するための図である。 実施形態4の表示装置の要部の構成を示す機能ブロック図である。 (a)~(c)はそれぞれ、図10の表示装置のさらなる効果について説明するための図である。 実施形態5の表示装置の要部の構成を示す機能ブロック図である。 実施形態6の表示装置の要部の構成を示す機能ブロック図である。 実施形態7の表示装置の要部の構成を示す機能ブロック図である。 (a)~(d)はそれぞれ、図14のバックエンド処理部に入力される映像について説明するための図である。 実施形態7の一変形例に係る表示装置の要部の構成を示す機能ブロック図である。 (a)および(b)はそれぞれ、図16のバックエンド処理部に入力される映像について説明するための図である。 実施形態8の表示装置の要部の構成を示す機能ブロック図である。 (a)および(b)はそれぞれ、図18のバックエンド処理部に入力される映像について説明するための図である。
 〔実施形態1〕
 以下、実施形態1の表示装置1(映像処理装置)について述べる。説明の便宜上、以降の各実施形態では、実施形態1にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
 (表示装置1)
 図1は、表示装置1の要部の構成を示す機能ブロック図である。表示装置1は、フロントエンド処理部11、バックエンド処理部12、TCON(Timing Controller,タイミングコントローラ)13、表示部14、および制御部80を備える。バックエンド処理部12は、第1バックエンド処理部120A(第1映像処理部)および第2バックエンド処理部120B(第2映像処理部)を備える。また、表示装置1は、DRAM(Dynamic Random Access Memory)199A・199Bを備える(後述の図5を参照)。
 「映像」は、「動画像」と称されてもよい。本明細書では、「映像信号」を、単に「映像」とも称する。また、「映像処理装置」とは、表示装置1のうち、表示部14を除いた各部を総称的に意味する。バックエンド処理部12は、映像処理装置の要部である。
 図2は、表示装置1の比較例としての表示装置1rの要部の構成を示す機能ブロック図である。以下に述べるように、表示装置1rは、スイッチャー19rを有しているという点において、表示装置1と少なくとも相違する。表示装置1によれば、表示装置1rとは異なり、スイッチャー19rを省略できる。
 実施形態1では、表示部14に、1つの8K4K映像(8K4Kの解像度を有する映像)を表示させる場合を例示する。「8K4K」とは、「水平画素数7680×垂直画素数4320」の解像度を意味する。「8K4K」は、単に「8K」とも称される。
 これに対して、「4K2K」とは、「水平画素数3840×垂直画素数2160」の解像度を意味する。1つの8K4K映像は、4つ(水平方向に2つ、垂直方向に2つ)の4K2K映像(4K2Kの解像度を有する映像)から成る映像として表現できる(例えば後述の図3の(a)を参照)。つまり、4つの4K2K映像を組み合わせることにより、1つの8K4K映像を表現できる。「4K2K」は、単に「4K」とも称される。
 また、「4K4K」とは、「水平画素数3840×垂直画素数3840」の解像度を意味する。2つの4K2K映像を垂直方向に並べることで、1つの4K4K映像(4K4Kの解像度を有する映像)を構成できる(例えば図3の(b)を参照)。また、2つの4K4K映像を水平方向に並べることで、1つの8K4K映像を構成できる(例えば図3の(a)を参照)。
 実施形態1では、表示部14が表示する映像を、表示映像と称する。実施形態1では、表示映像は、フレームレート120Hz(120fps(frames per second))の8K映像であるとする。図1の例では、SIG6(後述)が表示映像である。図1では、説明の便宜上、フレームレート60Hzの4K映像のデータ帯域を、1本の矢印によって示している。従って、SIG6は、8本の矢印によって示されている。
 実施形態1では、表示部14は、8K映像を表示可能な8Kディスプレイ(解像度8Kのディスプレイ)である。表示部14の表示面(表示エリア,表示画面)は、4つ(水平方向に2つ、垂直方向に2つ)の部分表示エリアに区切られている。4つの部分表示エリアはそれぞれ、4Kの解像度を有する。4つの部分表示エリアはそれぞれ、フレームレート120Hzの4K映像(例:後述のIMGAf~IMGDf)を表示できる。
 図1では、フレームレート120Hzの4K映像は、2本の矢印によって示されている。表示映像(8本の矢印)は、フレームレート120Hzの4K映像(2本の矢印)を4つ組み合わせることにより表現される。
 制御部80は、表示装置1の各部を統括的に制御する。フロントエンド処理部11は、外部から4K映像SIGzを取得する。また、フロントエンド処理部11は、OSD(On Screen Display)映像SIGOSDを生成する。OSD映像は、例えば電子番組表を示す映像であってよい。
 フロントエンド処理部11は、SIGzおよびSIGOSDを、第1バックエンド処理部120Aに供給する。OSD映像は、SIG4(後述)に重ね合わせられてよい。但し、実施形態1では、OSD映像の重ね合わせが行われない場合を例示する。
 バックエンド処理部12は、複数の入力映像を処理し、複数の処理後の映像をTCON13に出力する。バックエンド処理部12の処理としては、フレームレート変換、拡大処理、およびローカルディミング処理等が挙げられる。実施形態1のバックエンド処理部12は、フレームレート60Hzの1つの8K映像を、フレームレート120Hzの1つの8K映像に変換する。つまり、バックエンド処理部12は、1つの8K映像のフレームレートを2倍に増加させる。
 バックエンド処理部12に入力される1つの8K映像は、4つの4K映像の組み合わせによって表現される。このため、バックエンド処理部12には、(i)ある1つの8K映像を構成する4つの4K映像と、(ii)別の1つの8K映像を構成する4つの4K映像とが入力される。以下、バックエンド処理部12に入力される2つの8K映像をそれぞれ、SIG1およびSIG2と称する。バックエンド処理部12は、1つの8K映像(SIG1またはSIG2の一方)を構成する4つの4K映像のそれぞれのフレームレートを2倍に増加させる。
 実施形態1では、バックエンド処理部12は、外部からSIG1およびSIG2を取得する。そして、バックエンド処理部12は、SIG1またはSIG2の一方を処理する。実施形態1では、バックエンド処理部12がSIG1を処理する場合を例示する。以下、SIG1によって表現される8K映像を、第1全体入力映像と称する。また、SIG2によって表現される8K映像を、第2全体入力映像と称する。
 第1バックエンド処理部120Aおよび第2バックエンド処理部120Bはそれぞれ、フレームレート60Hzの4K映像を2つ処理する能力を有している。従って、バックエンド処理部12は、第1バックエンド処理部120Aおよび第2バックエンド処理部120Bを有することにより、フレームレート60Hzの8K映像を1つ処理できる。すなわち、バックエンド処理部12は、SIG1またはSIG2の一方を処理できる。
 図3は、バックエンド処理部12に入力される映像について説明するための図である。図3の(a)に示されるように、SIG1は、IMGA~IMGD(フレームレート60Hzの4つの4K映像)の組み合わせによって表現されている。図3では、簡単のために、IMGA~IMGDのそれぞれによって表される映像が、「A」~「D」という文字によって示されている。なお、図3の(a)に示されているSIG3については、後述する。IMGA~IMGDのそれぞれを、第1部分入力映像(第1単位入力映像)とも称する。第1部分入力映像は、第1全体入力映像を構成する基本単位である。
 図3の(b)に示されるように、IMGAおよびIMGC(2つの4K映像)を垂直方向に並べた(組み合わせた)映像を、SIG1aと称する。SIG1aは、SIG1の一部(半分)である。より具体的には、SIG1aは、第1全体入力映像の左半分である。以下、SIG1aを、第1サブ入力映像と称する。第1サブ入力映像は、4K4K映像である。同様に、以下に述べるSIG1b(第1残余入力映像)も、4K4K映像である。
 これに対して、図3の(c)に示されるように、IMGBおよびIMGD(2つの4K映像)を垂直方向に並べた(組み合わせた)映像を、SIG1bと称する。SIG1bは、SIG1からSIG1aを除いた部分(残余部,残りの半分)である。より具体的には、SIG1bは、第1全体入力映像の右半分である。以下、SIG1bを、第1残余入力映像と称する。第1残余入力映像は、第1全体入力映像から第1サブ入力映像を取り除いた映像である。このように、SIG1は、SIG1aとSIG1bとの組み合わせとしても表現できる(図3の(a)も参照)。
 また、図3の(d)に示されるように、SIG2は、IMGE~IMGH(フレームレート60Hzの4つの4K映像)の組み合わせによって表現されている。図2では、簡単のために、IMGE~IMGHのそれぞれによって表される映像が、「E」~「H」という文字によって示されている。IMGE~IMGHのそれぞれを、第2部分入力映像(第2単位入力映像)とも称する。第2部分入力映像は、第2全体入力映像を構成する基本単位である。
 図3の(e)に示されるように、IMGEおよびIMGG(2つの4K映像)を垂直方向に並べた(組み合わせた)映像を、SIG2aと称する。SIG2aは、SIG2の一部(半分)である。より具体的には、SIG2aは、第2全体入力映像の左半分である。以下、SIG2aを、第2サブ入力映像と称する。第2サブ入力映像は、4K4K映像である。同様に、以下に述べるSIG2b(第2残余入力映像)も、4K4K映像である。
 これに対して、図3の(f)に示されるように、IMGFおよびIMGH(2つの4K映像)を垂直方向に並べた(組み合わせた映像)を、SIG2bと称する。SIG2bは、SIG2からSIG2aを除いた部分(残余部)である。より具体的には、SIG2bは、第2全体入力映像の右半分である。以下、SIG2bを、第2残余入力映像と称する。第2残余入力映像は、第2全体入力映像から第2サブ入力映像を取り除いた映像である。このように、SIG2は、SIG2aとSIG2bとの組み合わせとしても表現できる(図3の(d)も参照)。
 図1に示されるように、第1バックエンド処理部120Aには、SIG1a(第1サブ入力映像)およびSIG2a(第2サブ入力映像)が入力される。そして、第1バックエンド処理部120Aは、SIG1aまたはSIG2aの一方を処理する。以下では、第1バックエンド処理部120AがSIG1aを処理する場合を主に例示する。第1バックエンド処理部120Aは、SIG1aを処理し、処理後の映像としてSIG4を出力する。
 これに対して、第2バックエンド処理部120Bには、SIG1b(第1残余入力映像)およびSIG2b(第2残余入力映像)が入力される。そして、第2バックエンド処理部120Bは、SIG1aまたはSIG2bの一方を処理する。以下では、第2バックエンド処理部120BがSIG1bを処理する場合を主に例示する。第2バックエンド処理部120Bは、SIG2aを処理し、処理後の映像としてSIG5を出力する。
 図4は、バックエンド処理部12による処理後の映像の一例について説明するための図である。図4の(a)には、SIG4の一例が示されている。SIG4は、SIG1aのフレームレート(60Hz)が、120Hzへと変換された映像である。従って、図1では、SIG4は、4本の矢印によって示されている。第1バックエンド処理部120Aは、SIG4をTCON13に供給する。
 なお、図4の(a)に示されるように、SIG4は、IMGAfとIMGCfとの組み合わせによって表現される。IMGAfは、IMGAのフレームレート(60Hz)が、120Hzへと変換された映像である。また、IMGCfは、IMGCのフレームレート(60Hz)が、120Hzへと変換された映像である。
 図4の(b)には、SIG5の一例が示されている。SIG5は、SIG1bのフレームレート(60Hz)が、120Hzに変換された映像である。従って、図1では、SIG5も、SIG4と同様に、4本の矢印によって示されている。第2バックエンド処理部120Bは、SIG5をTCON13に供給する。
 なお、図4の(b)に示されるように、SIG5は、IMGBfとIMGDfとの組み合わせによって表現される。IMGBfは、IMGBのフレームレート(60Hz)が、120Hzへと変換された映像である。また、IMGDfは、IMGDのフレームレート(60Hz)が、120Hzへと変換された映像である。
 TCON13は、(i)第1バックエンド処理部120AからSIG4を、(ii)第2バックエンド処理部120AからSIG5を、それぞれ取得する。TCON13は、表示部14における表示に適するように、SIG4およびSIG5のフォーマットを変換する。また、TCON13は、表示部14における表示に適するように、SIG4およびSIG5の並び替えを行う。TCON13は、SIG4およびSIG5を組み合わせた信号を、SIG6として表示部14に供給する。
 図4の(c)には、SIG6の一例が示されている。図4の(c)に示されるように、SIG6は、IMGAf~IMGDf(フレームレート120Hzの4つの4K映像)の組み合わせとして表現されている。つまり、SIG6は、SIG5とSIG6との組み合わせとして表現されている。このことから、SIG6(表示映像)は、全体出力映像と称されてもよい。実施形態1では、全体出力映像は、第1全体入力映像(8K映像)のフレームレート(60Hz)が、120Hzへと変換された映像である。
 (第1バックエンド処理部120Aおよび第2バックエンド処理部120B)
 図5は、第1バックエンド処理部120Aおよび第2バックエンド処理部120Bの構成をより具体的に示す機能ブロック図である。図5の(a)は、第1バックエンド処理部120Aの構成を示す。また、図5の(b)は、第2バックエンド処理部120Bの構成を示す。第1バックエンド処理部120Aおよび第2バックエンド処理部120Bの構成は同様であるので、以下では、図5の(a)を参照し、第1バックエンド処理部120Aについて主に述べる。
 第1バックエンド処理部120Aは、入力IF(Interface)部121A、フォーマット変換部122A、同期回路部123A、映像処理部124A、およびDRAMコントローラ127Aを備える。入力IF部121Aは、4つの入力IF部121A1~121A4を総称的に示す。また、フォーマット変換部122Aは、4つのフォーマット変換部122A1~122A4を総称的に示す。
 DRAM199Aは、第1バックエンド処理部120Aが処理を行っている途中の映像を一時的に記憶する。DRAM199Aは、映像の各フレームを記憶するフレームメモリとして機能する。DRAM199Aとしては、公知のDDR(Double Data Rate)メモリが用いられる。DRAMコントローラ127Aは、DRAM199Aの動作(特に、映像の各フレームの読み込みおよび書き出し)を制御する。
 入力IF部121Aは、SIG1aおよびSIG2aを取得する。具体的には、入力IF部121A1はIMGAを、入力IF部121A2はIMGCを、それぞれ取得する。このように、入力IF部121A1・入力IF部121A2は、SIG1aを取得する。
 これに対して、入力IF部121A3はIMGEを、入力IF部121A4はIMGGを、それぞれ取得する。このように、入力IF部121A3・入力IF部121A4は、SIG2aを取得する。
 フォーマット変換部122Aは、入力IF部121AからSIG1aおよびSIG2aを取得する。フォーマット変換部122Aは、以下に述べる同期化処理および映像処理に適するように、SIG1aおよびSIG2aのフォーマットを変換する。具体的には、フォーマット変換部122A1~122A4はそれぞれ、IMGA、IMGC、IME、およびIMGGのフォーマットを変換する。
 フォーマット変換部122Aは、フォーマット変換後のSIG1aまたはSIG2aのうちの一方を、同期回路部123Aに供給する。図5の例では、フォーマット変換部122Aは、フォーマット変換後のSIG1a(IMGAおよびIMGC)を同期回路部123Aに供給する。フォーマット変換部122Aは、同期回路部123Aに供給する映像(つまり、第2バックエンド処理部120Bが処理の対象とする映像)を選択するための選択部(不図示)を有していてよい。
 同期回路部123Aは、フォーマット変換部122AからSIG1aを取得する。同期回路部123Aは、IMGAおよびIMGCのそれぞれに対して、同期化処理を施す。「同期化処理」とは、後段の映像処理部124Aにおける映像処理を可能とするために、IMGAおよびIMGCのそれぞれのタイミングおよびデータの並び方を調整する処理を意味する。
 同期回路部123Aは、DRAMコントローラ127Aを介して、DRAM199A(例:DDRメモリ)にアクセスする。同期回路部123Aは、DRAM199Aをフレームメモリとして使用し、同期化処理を行う。
 なお、同期回路部123Aは、IMGAおよびIMGCのそれぞれに対して、スケール(解像度)の変換をさらに施してもよい。また、同期回路部123Aは、IMGAおよびIMGCのそれぞれに対して、所定の映像を重ね合わせる処理をさらに施してもよい。
 映像処理部124Aは、同期化処理が施された後のIMGAおよびIMGCに対して、同時に(並列的に)映像処理を施す。映像処理部124Aにおける映像処理は、IMGAおよびIMGCの画質を向上させるための公知の処理である。例えば、映像処理部124Aは、IMGAおよびIMGCに対して公知のフィルタ処理を施す。
 さらに、映像処理部124Aは、映像処理としてフレームレートの変換(例:アップコンバート)を行うこともできる。映像処理部124Aは、フィルタ処理が施された後のIMGAおよびIMGCのフレームレートを変換する。一例として、映像処理部124Aは、IMGAおよびIMGCのそれぞれのフレームレートを、60Hzから120Hzへと増加させる。映像処理部124Aは、例えばデジャダー処理を行ってもよい。
 映像処理部124Aは、DRAMコントローラ127Aを介して、DRAM199A(例:DDRメモリ)にアクセスする。映像処理部124Aは、DRAM199Aをフレームメモリとして使用し、IMGAおよびIMGCのそれぞれのフレームレートを変換する。
 映像処理部124Aは、IMGAのフレームレートを変換した結果として、IMGA’を生成する。IMGA’は、IMGAの補間フレーム(内挿フレーム)から成る映像である。IMGA’のフレームレートは、IMGAのフレームレート(60Hz)と等しい。このことは、以下に述べるIMGB’~IMGD’についても同様である。上述のIMGAfは、IMGAの各フレーム間にIMGA’の各フレームが挿入された映像である。
 同様に、映像処理部124Aは、IMGCのフレームレートを変換した結果として、IMGC’を生成する。IMGC’は、IMGCの補間フレームから成る映像である。上述のIMGCfは、IMGCの各フレーム間にIMGC’の各フレームが挿入された映像である。
 続いて、映像処理部124Aは、IMGA、IMGA’、IMGC、およびIMGC’のそれぞれに対して、表示部14における表示に適するように補正(映像処理)を施す。映像処理部124Aは、補正後のIMGAおよびIMGA’を、IMGAfとしてTCON13に出力する。また、映像処理部124Aは、補正後のIMGXおよびIMGC’を、IMGCfとしてTCON13に出力する。つまり、映像処理部124Aは、SIG4を、TCON13に出力する。このように、第1バックエンド処理部120Aは、SIG1a(第1サブ入力映像)を処理し、SIG4を出力する。
 図5の(b)に示されるように、第2バックエンド処理部120Bは、入力IF部121B、フォーマット変換部122B、同期回路部123B、映像処理部124B、およびDRAMコントローラ127Bを備える。入力IF部121Bは、4つの入力IF部121B1~121B4を総称的に示す。また、フォーマット変換部122Bは、4つのフォーマット変換部122B1~122B4を総称的に示す。
 第2バックエンド処理部120Bの各部の動作は、第1バックエンド処理部120Aの各部の動作と同様であるので、説明を省略する。第2バックエンド処理部120Bには、SIG1bおよびSIG2bが入力される。第2バックエンド処理部120Bは、SIG1bまたはSIG2bの一方を処理する。
 図5の例では、第2バックエンド処理部120Bは、SIG1b(第1残余入力映像)を処理する。第2バックエンド処理部120Bは、SIG1bを処理し、IMGBfおよびIMGDfをTCON13に出力する。つまり、第2バックエンド処理部120Bは、SIG5を出力する。
 図4の(b)において、IMGB’は、IMGBの補間フレームから成る映像である。上述のIMGBfは、IMGCの各フレーム間にIMGC’の各フレームが挿入された映像である。また、IMGD’は、IMGDの補間フレームから成る映像である。上述のIMGDfは、IMGDの各フレームにIMGD’の各フレームが挿入された映像である。
 (比較例)
 図2を参照して、表示装置1rについて述べる。表示装置1rは、従来の表示装置の一例である。表示装置1rのバックエンド処理部12を、バックエンド処理部12rと称する。バックエンド処理部12rは、第1バックエンド処理部120Arおよび第2バックエンド処理部120Brを備える。
 表示装置1rでは、第1バックエンド処理部120Arは、映像処理のためのマスターチップとして構成されている。これに対して、第2バックエンド処理部120Brは、映像処理のためのスレーブチップとして構成されている。
 第1バックエンド処理部120Arおよび第2バックエンド処理部12Brはそれぞれ、第1バックエンド処理部120Aおよび第2バックエンド処理部12Bと同様に、フレームレート60Hzの4K映像を2つ処理する能力を有している。従って、バックエンド処理部12rは、バックエンド処理部12rと同様に、フレームレート60Hzの8K映像を1つ処理できる。すなわち、バックエンド処理部12rは、SIG1またはSIG2の一方を処理できる。
 但し、バックエンド処理部12rは、SIG1およびSIG2の両方を、同時に処理できない。この点を踏まえ、表示装置1rでは、SIG1またはSIG2の一方が、バックエンド処理部12rに入力される。このような入力を行うために、表示装置1rでは、スイッチャー19rが設けられている。
 スイッチャー19rには、表示装置1の外部から、SIG1およびSIG2の両方が入力される。スイッチャー19rは、SIG1またはSIG2の一方を、第1バックエンド処理部120Arへの入力対象として選択する。スイッチャー19rは、選択した信号をSIG3として、第1バックエンド処理部120Arに供給する。図2の例では、スイッチャー19rは、SIG1を選択する。このため、図3の(a)に示されるように、SIG3は、SIG1と同一の信号である。
 第1バックエンド処理部120Arは、SIG3(SIG1)をSIG1aとSIG1bとに分割する。1バックエンド処理部120Arは、SIG1aを処理し、SIG4を生成する。第1バックエンド処理部120Arは、SIG4をTCON13に供給する。
 また、第1バックエンド処理部120Arは、SIG3のうち、第1バックエンド処理部120Arにおいて処理できなかった部分(SIG3の残余部)を、第2バックエンド処理部120Bに供給する。つまり、第1バックエンド処理部120Arは、SIG1bを、第2バックエンド処理部120Bに供給する。
 第2バックエンド処理部120Brは、SIG1bを処理し、SIG5を生成する。第2バックエンド処理部120Brは、SIG5をTCON13に供給する。その結果、表示部14において、表示装置1と同様に、SIG6を表示できる。
 (効果)
 表示装置1r(従来の表示装置)では、SIG1およびSIG2(2つの8K映像)を表示装置1rに同時に入力する場合には、スイッチャー19rを設ける必要があった。バックエンド処理部12rは、1つの8K映像(例:SIG1)のみを処理する能力しか有していない(SIG1およびSIG2を同時に処理する能力を有していない)ためである。
 表示装置1rの第1バックエンド処理部120Arには、例えばSIG1(SIG3)が入力される。この場合、SIG1は、第1バックエンド処理部120Arにおいて、SIG1aおよびSIG1bに分割される。そして、SIG1aは第1バックエンド処理部120Arにおいて処理され、SIG1bは第2バックエンド処理部120Brにおいて処理される。
 これに対して、表示装置1では、(i)SIG1がSIG1aおよびSIG1bに、(ii)SIG2がSIG2aおよびSIG2bに、予め分割されている。例えば、SIG1およびSIG2は、8K信号源99(後述の実施形態2及び図7を参照)から、表示装置1に供給されてよい。SIG1およびSIG2の分割は、8K信号源99において予め行われてよい。
 そして、バックエンド処理部12には、SIG1およびSIG2が、分割された形で入力される。具体的には、第1バックエンド処理部120Aには、SIG1a(第1サブ入力映像)およびSIG2a(第2サブ入力映像)が入力される。また、第2バックエンド処理部120Bには、SIG1b(第1残余入力映像)およびSIG2b(第2残余入力映像)が入力される。
 このように、SIG1およびSIG2を、予め分割された形で表示装置1(バックエンド処理部12)に供給することにより、スイッチャー19rを省略した場合にも、SIG1またはSIG2の一方(例:SIG1)を、バックエンド処理部12において処理できる。
 例えば、バックエンド処理部12がSIG1を処理する場合、第1バックエンド処理部120Aは、SIG1a(第1サブ入力映像)を処理し、SIG4を出力する。また、第2バックエンド処理部120Bは、SIG1b(第1残余入力映像)を処理し、SIG5を出力する。このように、バックエンド処理部12(第1バックエンド処理部120Aおよび第2バックエンド処理部120Bのそれぞれ)によって、SIG1(SIG1aおよびSIG1bのそれぞれ)を処理できる。
 表示装置1によれば、スイッチャー19rを省略できるので、表示装置(映像処理装置)の構成を従来よりも簡略化できる。また、従来に比べて、表示装置のコストを低減することもできる。
 (バックエンド処理部12がSIG2を処理する場合)
 上記の例では、バックエンド処理部12において、SIG1(第1全体入力映像)が処理される場合を例示した。但し、バックエンド処理部12において、SIG2(第2全体入力映像)が処理されてもよい。
 図6は、バックエンド処理部12による処理後の映像の別の例について説明するための図である。バックエンド処理部12がSIG2を処理する場合、第1バックエンド処理部120Aは、SIG2a(第2サブ入力映像)を処理し、SIG4を出力する。
 図6の(a)に示されるように、SIG4は、IMGEfとIMGGfとの組み合わせによって表現される。IMGEfは、IMGEのフレームレート(60Hz)が、120Hzへと変換された映像である。また、IMGGfは、IMGGのフレームレート(60Hz)が、120Hzへと変換された映像である。
 また、図6の(b)に示されるように、第2バックエンド処理部120Bは、SIG2b(第2残余入力映像)を処理し、SIG5を出力する。SIG5は、IMGFfとIMGHfとの組み合わせによって表現される。IMGFfは、IMGFのフレームレート(60Hz)が、120Hzへと変換された映像である。また、IMGHfは、IMGHのフレームレート(60Hz)が、120Hzへと変換された映像である。
 そして、TCON13は、SIG4およびSIG5を組み合わせた信号を、SIG6として表示部14に供給する。図6の(c)に示されるように、SIG6は、IMGEf~IMGHfの組み合わせとして表現されている。つまり、SIG6(全体出力映像)は、SIG4とSIG5との組み合わせとして表現されている。このように、全体出力映像として、第2全体入力映像(8K映像)のフレームレート(60Hz)が、120Hzへと変換された映像を得ることができる。
 以上のように、バックエンド処理部12(第1バックエンド処理部120Aおよび第2バックエンド処理部120Bのそれぞれ)によって、SIG2(SIG2aおよびSIG2bのそれぞれ)を処理することもできる。
 〔変形例〕
 実施形態1では、SIG1およびSIG2がそれぞれ8K映像である場合を例示した。但し、SIG1およびSIG2のそれぞれの解像度は、8Kに限定されない。同様に、IMGA~IMGDおよびIMGE~IMGFのそれぞれの解像度は、4Kに限定されない。従って、SIG1a~SIG2bのそれぞれは、必ずしも4K4K映像に限定されない。
 〔実施形態2〕
 図7は、表示装置2(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置2は、表示装置1に対して、デコード部15(復号部)を付加した構成である。また、図7では、表示装置2の外部に設けられた8K信号源99が図示されている。
 8K信号源99は、1つ以上の8K映像(8K映像信号)を表示装置2に供給する。実施形態2では、8K信号源99は、SIG2をバックエンド処理部12に供給する。より具体的には、8K信号源99は、SIG2をSIG2aおよびSIG2bに分割する。そして、8K信号源99は、(i)SIG2aを第1バックエンド処理部120Aに、(ii)SIG2bを第2バックエンド処理部120Bに、それぞれ供給する。
 デコード部15は、表示装置2の外部から供給された圧縮映像信号SIGyを取得する。SIGyは、SIG1が圧縮された信号である。一例として、SIGyは、高度BS放送の事業者によって、放送波として送信される。
 デコード部15は、圧縮映像信号SIGyを復号し、SIG1を取得する。実施形態2では、デコード部15は、SIG1をバックエンド処理部12に供給する。より具体的には、デコード部15は、SIG1をSIG1aおよびSIG1bに分割する。そして、デコード部15は、(i)SIG1aを第1バックエンド処理部120Aに、(ii)SIG1bを第2バックエンド処理部120Bに、それぞれ供給する。このように、映像処理装置には、圧縮映像信号を復号する機能が設けられてもよい。
 〔実施形態3〕
 図8は、表示装置3(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置3のバックエンド処理部を、バックエンド処理部32と称する。バックエンド処理部32は、第1バックエンド処理部320A(第1映像処理部)および第2バックエンド処理部320B(第2映像処理部)を備える。
 図8では、図1と同様の部分については、図示を適宜省略している。従って、図8では、バックエンド処理部32およびその周辺の機能ブロックおよび信号のみが図示されている。この点は、以降の図においても同様である。以下、バックエンド処理部32がSIG1(第1全体入力映像)を処理する場合を主に例示する。
 図9は、バックエンド処理部32の動作について説明するための図である。第1バックエンド処理部320Aは、SIG1a(第1サブ入力映像)を参照して、ref12(第1サブ入力境界映像)を生成する。図9の(a)には、ref12の例が示されている。ref12は、SIG1aの右端の境界である。より具体的には、ref12は、SIG1(第1全体入力映像)において、SIG1bと隣接するSIG1aの境界である。
 なお、実施形態3における「境界」の幅は、1画素に限定されない。従って、「隣接する境界」は、「隣接する部分」と読み替えることもできる。従って、以下に述べる「隣接境界処理」は、「隣接部分処理」と称されてもよい。一例として、境界の幅は、50画素程度であってよい。境界の幅の画素数は、バックエンド処理部32における処理(隣接境界処理)に応じて設定されてよい。
 隣接境界処理とは、1つの映像(例:第1全体入力映像)を複数の部分領域に分割した場合に行われる映像処理(画像処理)の1つである。具体的には、隣接境界処理とは、「1つの部分領域における他の部分領域との境界において、当該他の部分領域の境界における画素値を参照して当該1つの分割領域の境界に対して施される処理」を意味する。
 ref12は、IMGAlとIMGClとの組み合わせによって表現される。IMGAlは、IMGAの右端の境界である。より具体的には、IMGAlは、SIG1において、IMGBと隣接するIMGAの境界である。同様に、IMGClは、IMGCの右端の境界である。より具体的には、IMGClは、SIG1において、IMGDと隣接するIMGCの境界である。第1バックエンド処理部320Aは、第2バックエンド処理部320Bにref12を供給する。
 また、第2バックエンド処理部320Bは、SIG1b(第1残余入力映像)を参照して、ref21(第1残余入力境界映像)を生成する。図8の(b)には、ref21の例が示されている。ref21は、SIG1bの左端の境界である。より具体的には、ref21は、SIG1において、SIG1aと隣接するSIG1bの境界である。
 ref21は、IMGBlとIMGDlとの組み合わせによって表現される。IMGBlは、IMGBの左端の境界である。より具体的には、IMGBlは、SIG1において、IMGAと隣接するIMGB境界である。同様に、IMGDlは、IMGDの左端の境界である。より具体的には、IMGDlは、SIG1において、IMGCと隣接するIMGDの境界である。第2バックエンド処理部320Bは、第1バックエンド処理部320Aにref21を供給する。
 第2バックエンド処理部320Bから第1バックエンド処理部320Aにref21が供給されることにより、第1バックエンド処理部320Aにおいて、SIG1aの右端の境界(ref12に相当する領域)に隣接境界処理を施すことができる。つまり、第1バックエンド処理部320Aは、ref21を参照してSIG1aを処理できる。
 具体的には、第1バックエンド処理部320Aは、SIG1aとref21とを組み合わせて、SIG1apを生成する。SIG1apは、SIG1aの右端に、ref21(IMGBlおよびIMGDl)を付加した映像である。そして、第1バックエンド処理部320Aは、SIG1apを処理し、SIG4を出力する。つまり、第1バックエンド処理部320Aは、SIG1aの右端に隣接境界処理を施した映像を、SIG4として出力できる。
 同様に、第1バックエンド処理部320Aから第2バックエンド処理部320Bにref12が供給されることにより、第2バックエンド処理部320Bにおいて、SIG1bの左端の境界(ref21に相当する領域)に隣接境界処理を施すことができる。つまり、第2バックエンド処理部320Bは、ref12を参照してSIG1bを処理できる。
 具体的には、第2バックエンド処理部320Bは、SIG1bとref21とを組み合わせて、SIG1bpを生成する。SIG1bpは、SIG1bの左端に、ref12(IMGAlおよびIMGCl)を付加した映像である。そして、第2バックエンド処理部320Bは、SIG1bpを処理し、SIG5を出力する。つまり、第2バックエンド処理部320Bは、SIG1bの左端に隣接境界処理を施した映像を、SIG5として出力できる。
 表示装置3によれば、SIG1aおよびSIG1bのそれぞれに対して、隣接境界処理を施すことが可能となる。それゆえ、表示品位にさらに優れたSIG4およびSIG5を提供できる。その結果、表示品位にさらに優れたSIG6を提供できる。特に、SIG1aとSIG1bとの境界に対応する部分において、SIG6の表示品位を向上させることができる。
 〔変形例〕
 バックエンド処理部32は、SIG2(第2全体入力映像)を処理することもできる。この場合、第1バックエンド処理部320Aは、SIG2a(第2サブ入力映像)を参照して、第2サブ入力境界映像としてのref12を生成する。この場合、ref12は、SIG2において、SIG2bと隣接するSIG2aの境界である。ref12は、SIG2aの右端の境界である。第1バックエンド処理部320Aは、ref12を第2バックエンド処理部320Bに供給する。
 同様に、第2バックエンド処理部320Bは、SIG2b(第2サブ入力映像)を参照して、第2残余入力境界映像としてのref12を生成する。この場合、ref21は、SIG2において、SIG2aと隣接するSIG2bの境界である。ref21は、SIG2bの左端の境界である。第2バックエンド処理部320Bは、ref21を第1バックエンド処理部320Aに供給する。
 従って、第1バックエンド処理部320Aは、ref21を参照してSIG2aを処理できる。同様に、第2バックエンド処理部320Bは、ref12を参照してSIG2bを処理できる。
 〔実施形態4〕
 図10は、表示装置4(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置4のバックエンド処理部を、バックエンド処理部42と称する。バックエンド処理部42は、第1バックエンド処理部420A(第1映像処理部)および第2バックエンド処理部420B(第2映像処理部)を備える。
 第1バックエンド処理部420Aには、SIG1が入力される。また、第2バックエンド処理部420Bには、SIG2が入力される。つまり、実施形態4では、実施形態1~3とは異なり、SIG1およびSIG2は、予め分割された形で表示装置4(バックエンド処理部42)に供給されていない。このように、実施形態4では、バックエンド処理部(第1バックエンド処理部および第2バックエンド処理部)への信号の入力関係が、実施形態1~3とは異なる。バックエンド処理部42は、SIG1またはSIG2の一方を処理する。
 (バックエンド処理部42がSIG1を処理する場合)
 第1バックエンド処理部420Aは、SIG1をSIG1aとSIG1bと分割する。第1バックエンド処理部420Aは、SIG1a(つまり、所定の2つの第1部分入力映像)を処理し、SIG4を出力する。第1バックエンド処理部420Aは、SIG4をTCON13に出力する。また、第1バックエンド処理部420Aは、第2バックエンド処理部420BにSIG1b(上記所定の2つの第1部分入力映像を除いた、残り2つの第1部分入力映像)を供給する。
 第2バックエンド処理部420Bは、第1バックエンド処理部420Aから供給されたSIG1bを処理し、SIG5を生成する。第2バックエンド処理部420Bは、SIG5をTCON13に供給する。その結果、表示部14に、SIG1に対応する表示映像としてのSIG6を供給できる。
 (バックエンド処理部42がSIG2を処理する場合)
 第2バックエンド処理部420Bは、SIG2をSIG2aとSIG2bと分割する。第2バックエンド処理部420Bは、SIG2b(つまり、所定の2つの第2部分入力映像)を処理し、SIG5を生成する。第2バックエンド処理部420Bは、SIG5をTCON13に出力する。また、第2バックエンド処理部420Bは、第1バックエンド処理部420AにSIG2a(上記所定の2つの第2部分入力映像を除いた、残り2つの第2部分入力映像)を供給する。
 第1バックエンド処理部420Aは、第2バックエンド処理部120Bから供給されたSIG2aを処理し、SIG4を生成する。第1バックエンド処理部420Aは、SIG4をTCON13に供給する。その結果、表示部14に、SIG2に対応する表示映像としてのSIG6を供給できる。
 このように、表示装置4では、第2バックエンド処理部420Bは、SIG2a(SIG2の残余部)を、第1バックエンド処理部420Aに供給する。表示装置4は、この点において、表示装置1r(図2の比較例)とは異なる。表示装置1rでは、スイッチャー19rの出力先は、第1バックエンド処理部120Arに固定されている。表示装置1rでは、第1バックエンド処理部120Arは、映像処理のためのマスターチップであるためである。
 表示装置1rでは、第2バックエンド処理部120Brは、映像処理のためのスレーブチップである。このため、表示装置1rでは、第2バックエンド処理部120Brは、第1バックエンド処理部120Arから、例えばSIG1の一部(例:SIG1b)を受信するに留まる。第2バックエンド処理部120Br(スレーブチップ)は、自身が受信した信号の一部を、第1バックエンド処理部120Ar(マスターチップ)に供給するようには構成されていない。
 これに対して、表示装置4では、第2バックエンド処理部420Bから第1バックエンド処理部420Aに、SIG2aを供給できる。表示装置4によっても、実施形態1~3と同様に、スイッチャー19rを省略した場合にも、SIG1またはSIG2の一方を、バックエンド処理部42において処理できる。すなわち、表示装置4によっても、映像処理装置の構成を従来よりも簡略化できる。
 (表示装置4のさらなる効果)
 図11は、表示装置4のさらなる効果について説明するための図である。図11の(a)に示されるように、ユーザは、例えばSIG1を縮小した映像(SIG1sd)とSIGOSD(OSD映像)とを重ね合わせた映像(SIG7)を、表示部14に表示させることを所望する場合がある。SIG1sdは、SIG1aを縮小した映像(SIG1asd)とSIG1bを縮小した映像(SIG1bsd)とによって構成される。
 このような場合、第1バックエンド処理部420Aにおいて、SIG4とSIGOSDとの重ね合わせを行う必要がある。以下、SIG4とSIGOSDとを重ね合わせた信号を、SIG4OSDと称する。
 実施形態4では、第1バックエンド処理部420Aには、SIG1(つまり、SIG1aおよびSIG1bの両方)が入力される。従って、第1バックエンド処理部420Aは、SIGOSDのサイズおよび形状(位置)に応じてSIG1を適切に縮小し、SIG1sd(つまり、SIG1asdおよびSIG1bsdの両方)を生成できる。それゆえ、以下に述べるBLANK(空白領域)が生じないように、SIG4OSDを生成できる。BLANKは、表示不能領域と称されてもよい。
 その結果、表示装置4では、SIG4OSDとSIG5とを組み合わせて、SIG7を得ることができる。従って、OSD映像の重ね合わせを行った場合にも、表示品位の高い表示映像を提供できる。表示装置4の構成は、以下に述べる、実施形態1~3の改善可能な点を踏まえて想到されている。
 図11の(b)および(c)はそれぞれ、実施形態1~3(例:実施形態1の表示装置1)において改善可能な点を説明するための図である。図11の(b)に示されるように、表示装置1では、例えばSIG1aを縮小した映像(実施形態4との対比のため、SIG1asdrと称する)とSIGOSDとを重ね合わせた映像(実施形態4との対比のため、SIG4OSDrと称する)には、BLANKが生じる。この理由について、説明する。
 図11の(c)に示されるように、表示装置1では、第1バックエンド処理部120Aには、SIG1aのみが入力される。加えて、第2バックエンド処理部120Bから第1バックエンド処理部120Aには、SIG1bは供給されない。その結果、第1バックエンド処理部120AにおいてSIG1aを縮小すると、SIG4OSDrにはBLANKが生じる。BLANKは、本来であれば、SIG1bsdの左端が表示されるべき領域である。第1バックエンド処理部120AはSIG1bを参照できないので、SIG1aの縮小に起因して当該BLANKが生じる。
 (補足)
 実施形態4に係る映像処理装置は、以下の通り表現できる。本開示の一態様に係る映像表示装置は、第1映像処理部と第2映像処理部とを備えた映像処理装置であって、第1全体入力映像が、第1サブ入力映像と第1残余入力映像とを組み合わせて構成され、第2全体入力映像が、第2サブ入力映像と第2残余入力映像とを組み合わせて構成され、上記第1映像処理部には、上記第1全体入力映像が入力され、上記第2映像処理部には、上記第2全体入力映像が入力され、上記第1映像処理部は、上記第1全体入力映像に含まれる上記第1残余入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第2全体入力映像に含まれる上記第2サブ入力映像を上記第1映像処理部に供給し、上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、上記第1全体入力映像に含まれる上記第1サブ入力映像を処理し、かつ、上記第2映像処理部は、上記第1映像処理部から供給された上記第1残余入力映像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第1映像処理部は、上記第2映像処理部から供給された上記第2サブ入力映像を処理し、かつ、上記第2映像処理部は、上記第2全体入力映像に含まれる上記第2残余入力映像を処理する。
 〔実施形態5〕
 図12は、表示装置5(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置5のバックエンド処理部を、バックエンド処理部52と称する。バックエンド処理部52は、第1バックエンド処理部520A(第1映像処理部)および第2バックエンド処理部520B(第2映像処理部)を備える。
 第1バックエンド処理部520Aには、実施形態1と同様に、SIG1aおよびSIG2aが入力される。また、第2バックエンド処理部520Bには、実施形態1と同様に、SIG1bおよびSIG2bが入力される。バックエンド処理部52は、SIG1またはSIG2の一方を処理する。
 (バックエンド処理部52がSIG1を処理する場合)
 第1バックエンド処理部520Aは、第2バックエンド処理部520BにSIG1aを供給する。また、第2バックエンド処理部520Bは、第1バックエンド処理部520AにSIG1bを供給する。
 第1バックエンド処理部520Aは、第2バックエンド処理部520Bから取得したSIG1bを参照し、SIG1aを処理する。第1バックエンド処理部520Aは、SIG1aの処理の結果として、SIG4を生成する。第1バックエンド処理部520Aは、SIG4をTCON13に供給する。
 第2バックエンド処理部520Bは、第1バックエンド処理部520Aから取得したSIG1aを参照し、SIG1bを処理する。第2バックエンド処理部520Bは、SIG1bの処理の結果として、SIG5を生成する。第2バックエンド処理部520Bは、SIG5をTCON13に供給する。その結果、表示部14に、SIG1に対応する表示映像としてのSIG6を供給できる。
 (バックエンド処理部52がSIG2を処理する場合)
 第1バックエンド処理部520Aは、第2バックエンド処理部520BにSIG2aを供給する。また、第2バックエンド処理部520Bは、第1バックエンド処理部520AにSIG2bを供給する。
 第1バックエンド処理部520Aは、第2バックエンド処理部520Bから取得したSIG2bを参照し、SIG2aを処理する。第1バックエンド処理部520Aは、SIG2aの処理の結果として、SIG4を生成する。第1バックエンド処理部520Aは、SIG4をTCON13に供給する。
 第2バックエンド処理部520Bは、第1バックエンド処理部520Aから取得したSIG2aを参照し、SIG2bを処理する。第2バックエンド処理部520Bは、SIG2bの処理の結果として、SIG5を生成する。第2バックエンド処理部520Bは、SIG5をTCON13に供給する。その結果、表示部14に、SIG2に対応する表示映像としてのSIG6を供給できる。
 実施形態5においても、実施形態4と同様に、第1バックエンド処理部520Aには、SIG1(つまり、SIG1aおよびSIG1bの両方)が入力される。従って、実施形態4と同様に、第1バックエンド処理部520Aにおいて、BLANKが生じないように、SIG4OSDを生成できる。従って、OSD映像の重ね合わせを行った場合にも、表示品位の高い表示映像を提供できる。
 〔実施形態6〕
 図13は、表示装置6(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置6のバックエンド処理部を、バックエンド処理部62と称する。バックエンド処理部62は、第1バックエンド処理部620A(第1映像処理部)および第2バックエンド処理部620B(第2映像処理部)を備える。
 実施形態6におけるSIG1・SIG2(SIG1a~SIG2b)の入出力関係は、実施形態5と同様である。実施形態6では、第1バックエンド処理部620Aは、SIGOSDおよびSIGzを、第2バックエンド処理部620Bに供給する。従って、第2バックエンド処理部620Bにおいても、第1バックエンド処理部620Aと同様にOSD映像の重ね合わせを行うことが可能となる。この点において、実施形態6の構成は、実施形態4および5とは異なる。
 第2バックエンド処理部620Bは、SIG5とSIGOSDとを重ね合わせた信号として、SIG5OSDを生成できる。第2バックエンド処理部620Bにおいても、第1バックエンド処理部620Aと同様に、BLANKが生じないように、SIG5OSDを生成できる。従って、OSD映像の重ね合わせを行った場合にも、表示品位の高い表示映像を提供できる。
 (バックエンド処理部の入出力ポートについて)
 本開示の一態様に係るバックエンド処理部(例:バックエンド処理部62)は、映像の入出力のための複数のポートを有している。但し、バックエンド処理部62とその他の機能部との間では、必ずしも入出力IFは同一ではない。表示装置6の各機能部の少なくとも一部は、例えばLSI(Large Scale Integrated)チップによって実現されるが、各機能部(各LSIチップ)間の入出力IFは同一とは限らないためである。
 一例として、(i)フロントエンド処理部11からバックエンド処理部62への各信号(SIGOSDおよびSIGz)の入力、および、(ii)バックエンド処理部62からTCON13への各信号(SIG4およびSIG5)の出力には、LSI間伝送IFが用いられる。また、第1バックエンド処理部620Aと第2バックエンド処理部620Bとの間の各信号(例:SIG1aおよびSIG1b)の入出力にも、LSI間伝送IFが用いられる。LSI間伝送IFの例としては、V-by-One HS、eDP(embedded Display Port)、LVDS(Low Voltage Differential Signaling)、およびmini-LVDS等が挙げられる。
 これに対して、8K信号源99からバックエンド処理部62への各信号(SIG1a~SIG2b)の入力には、機器間伝送IFが用いられる。機器間伝送IFの例としては、HDMI(High-Definition Multimedia Interface)(登録商標)およびDisplay Port等が挙げられる。従って、本開示の一態様に係る映像処理装置において、第1バックエンド処理部および第2バックエンド処理部はそれぞれ、LSI間伝送IFおよび機器間伝送IFの両方を有するように設計されている。
 〔実施形態7〕
 上述の実施形態1~6では、第1サブ入力映像と第1残余入力映像とが、それぞれ、第1全体入力映像の半分(1/2)を構成する場合を例示した。つまり、第1全体入力映像が、半分ずつ分割される場合を例示した。
 但し、第1全体入力映像は、不均一に分割されてもよい。つまり、第1サブ入力映像と第1残余入力映像とは、サイズの異なる映像であってもよい。この点は、第2全体入力映像(第2サブ入力映像および第2残余入力映像)についても同様である。
 図14は、表示装置7(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置7のバックエンド処理部を、バックエンド処理部72と称する。バックエンド処理部72は、第1バックエンド処理部720A(第1映像処理部)および第2バックエンド処理部720B(第2映像処理部)を備える。
 実施形態7では、SIG1(第1全体入力映像)は、SIG1c(第1サブ入力映像)とSIG1d(第1残余入力映像)とによって構成されている。同様に、SIG2(第2全体入力映像)は、SIG2c(第2サブ入力映像)とSIG1d(第2残余入力映像)とによって構成されている。
 図15は、バックエンド処理部72に入力される映像について説明するための図である。図15の(a)に示されるように、SIG1cは、IMGA~IMGC(3つの4K映像)から成る。換言すれば、SIG1cは、SIG1aにIMGBをさらに付加した映像である。このように、SIG1cは、SIG1の3/4を構成する。これに対して、図15の(b)に示されるように、SIG1dは、IMGD(1つの4K映像)のみから成る。換言すれば、SIG1dは、SIG1bからIMGBを取り除いた映像である。このように、SIG1dは、SIG1の1/4を構成する。
 同様に、図15の(c)に示されるように、SIG2cは、IMGF~IMGH(3つの4K映像)から成る。換言すれば、SIG2cは、SIG2bにIMGGをさらに付加した映像である。このように、SIG2cは、SIG2の3/4を構成する。これに対して、図15の(d)に示されるように、SIG2dは、IMGE(1つの4K映像)のみから成る。換言すれば、SIG2dは、SIG2aからIMGGを取り除いた映像である。このように、SIG2dは、SIG2の1/4を構成する。
 図14に示されるように、第1バックエンド処理部720Aには、SIG1cおよびSIG2dが入力される。また、第2バックエンド処理部720Bには、SIG1dおよびSIG2cが入力される。バックエンド処理部72は、SIG1またはSIG2の一方を処理する。
 (バックエンド処理部72がSIG1を処理する場合)
 第1バックエンド処理部720Aは、SIG1cをIMGA~IMGC(3つの第1部分入力映像)に分割する。第1バックエンド処理部720Aは、IMGAおよびIMGC(上記3つの第1部分入力映像のうち、所定の2つの第1部分入力映像)(SIG1a)を処理して、SIG4を生成する。第1バックエンド処理部720Aは、SIG4をTCON13に供給する。
 また、第1バックエンド処理部720Aは、IMGBを、SIGM12として、第2バックエンド処理部720Bに供給する。SIGM12は、第1バックエンド処理部720Aが取得した映像のうち、第1バックエンド処理部720Aの処理の対象として選択されなかった映像(上記所定の2つの第1部分入力映像を除いた、残り1つの第1部分入力映像)を意味する。
 第2バックエンド処理部720Bは、(i)第1バックエンド処理部720Aから取得したSIGM12(IMGB)と、(ii)SIG1d(IMGD)(第1バックエンド処理部720Aに入力されなかった1つの第1部分入力映像)と、をそれぞれ処理する。このように、第2バックエンド処理部720Bは、IMGBとIMGD(つまり、残り2つの第1部分入力映像)(SIG1b)を処理して、SIG5を生成する。第2バックエンド処理部720Bは、SIG5をTCON13に供給する。その結果、表示部14に、SIG1に対応する表示映像としてのSIG6を供給できる。
 (バックエンド処理部72がSIG2を処理する場合)
 第2バックエンド処理部720Bは、SIG2cをIMGF~IMGH(3つの第1部分入力映像)に分割する。第2バックエンド処理部720Bは、IMGFおよびIMGH(上記3つの第2部分入力映像のうち、所定の2つの第2部分入力映像)(SIG2b)を処理して、SIG5を生成する。第2バックエンド処理部720Bは、SIG5をTCON13に供給する。
 また、第2バックエンド処理部720Bは、IMGGを、SIGM21として、第1バックエンド処理部720Aに供給する。SIGM21は、第2バックエンド処理部720Bが取得した映像のうち、第2バックエンド処理部720Bの処理の対象として選択されなかった映像(上記所定の2つの第2部分入力映像を除いた、残り1つの第2部分入力映像)を意味する。
 第1バックエンド処理部720Aは、(i)第1バックエンド処理部720Aから取得したSIGM21(IMGG)と、(ii)SIG2d(IMGE)(第2バックエンド処理部720Bに入力されなかった1つの第2部分入力映像)と、をそれぞれ処理する。このように、第2バックエンド処理部720Bは、IMGBとIMGD(つまり、残り2つの第2部分入力映像)(SIG2a)を処理して、SIG5を生成する。第2バックエンド処理部720Bは、SIG5をTCON13に供給する。その結果、表示部14に、SIG2に対応する表示映像としてのSIG6を供給できる。
 表示装置7によっても、実施形態1~6と同様に、スイッチャー19rを省略した場合にも、SIG1またはSIG2の一方を、バックエンド処理部72において処理できる。すなわち、表示装置7によっても、映像処理装置の構成を従来よりも簡略化できる。
 なお、実施形態7の構成は、「2つの映像処理部のうちの一方の映像処理部(例:第1バックエンド処理部)が処理の対象としなかった映像(処理しきれなかった映像)を、当該一方の映像処理部から他方の映像処理部(例:第2バックエンド処理部)に供給する」という点において、実施形態4の構成と一致する。
 但し、実施形態4では、4つの第1部分入力映像(IMGA~IMGD)が第1バックエンド処理部に入力されている。また、4つの第2部分入力映像(IMGE~IMGH)が第2バックエンド処理部に入力されている。便宜上、実施形態4における、第1バックエンド処理部および第2バックエンド処理部に対する、第1全体入力映像および上記第2全体入力映像の入力の態様を、「入力態様1」と称する。入力態様1では、4つの第1部分入力映像(例:IMGA~IMGD)が第1バックエンド処理部に入力され、かつ、4つの第2部分入力映像(例:IMGE~IMGH)が第2バックエンド処理部に入力される。
 これに対して、実施形態7における、第1バックエンド処理部および第2バックエンド処理部に対する、第1全体入力映像および上記第2全体入力映像の入力の態様を、「入力態様2」と称する。入力態様2では、3つの第1部分入力映像(例:IMGA~IMGC)と1つの第2部分入力映像(例:IMGE)(4つの第2部分入力映像のうち、第2バックエンド処理部に入力されなかった第2部分入力映像)が第1バックエンド処理部に入力される。また、1つの第1部分入力映像(例:IMGD)(4つの第1部分入力映像のうち、第1バックエンド処理部に入力されなかった第1部分入力映像)と3つの第2部分入力映像(例:IMGF~H)が第2バックエンド処理部に入力される。
 このように、実施形態7の構成は、少なくとも入力態様において、実施形態4の構成と相違する。以下に述べる変形例および実施形態8では、入力態様2を採用した場合の、映像処理装置のバリエーションについて述べる。
 〔変形例〕
 図16は、実施形態7の一変形例に係る表示装置7V(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置7Vのバックエンド処理部を、バックエンド処理部72Vと称する。バックエンド処理部72Vは、第1バックエンド処理部720AV(第1映像処理部)および第2バックエンド処理部720BV(第2映像処理部)を備える。
 第1バックエンド処理部および第2バックエンド処理部に入力される第1部分入力映像および第2部分入力映像の組み合わせは、実施形態7の例に限定されない。一例として、表示装置7Vでは、SIG2は、SIG2e(第2サブ入力映像)とSIG1f(第2残余入力映像)とによって構成されている。表示装置7Vによっても、表示装置7と同様の効果が得られる。後述する表示装置8についても同様である。
 図17は、バックエンド処理部72Vに入力される映像について説明するための図である。図17の(a)に示されるように、SIG1eは、IMGE~IMGG(3つの4K映像)から成る。換言すれば、SIG1eは、SIG2aにIMGFをさらに付加した映像である。これに対して、図17の(b)に示されるように、SIG2fは、IMGH(1つの4K映像)のみから成る。換言すれば、SIG2fは、SIG2bからIMGFを取り除いた映像である。
 図17に示されるように、第1バックエンド処理部720AVには、SIG1cおよびSIG2fが入力される。また、第2バックエンド処理部720BVには、SIG1dおよびSIG2eが入力される。バックエンド処理部72Vは、SIG1またはSIG2の一方を処理する。
 (バックエンド処理部72VがSIG1を処理する場合)
 第1バックエンド処理部720AVは、SIG1cをIMGA~IMGC(3つの第1部分入力映像)に分割する。第1バックエンド処理部720AVは、IMGAとIMGB(上記3つの第1部分入力映像のうち、所定の2つの第1部分入力映像)とを処理して、SIG4を生成する。第1バックエンド処理部720Aは、SIG4をTCON13に供給する。
 また、第1バックエンド処理部720AVは、IMGCを、SIGM12(上記所定の2つの第1部分入力映像を除いた、残り1つの第1部分入力映像)として、第2バックエンド処理部720BVに供給する。
 第2バックエンド処理部720BVは、(i)第1バックエンド処理部720AVから取得したSIGM12(IMGC)と、(ii)SIG1d(IMGD)(第1バックエンド処理部720AVに入力されなかった1つの第1部分入力映像)と、をそれぞれ処理する。このように、第2バックエンド処理部720BVは、IMGCとIMGD(つまり、残り2つの第1部分入力映像)を処理して、SIG5を生成する。第2バックエンド処理部720BVは、SIG5をTCON13に供給する。その結果、表示部14に、SIG1に対応する表示映像としてのSIG6を供給できる。
 (バックエンド処理部72VがSIG2を処理する場合)
 第2バックエンド処理部720BVは、SIG2eをIMGE~IMGG(3つの第2部分入力映像)に分割する。第2バックエンド処理部720BVは、IMGEとIMGF(上記3つの第2部分入力映像のうち、所定の2つの第2部分入力映像)とを処理して、SIG5を生成する。第2バックエンド処理部720Bは、SIG5をTCON13に供給する。
 また、第2バックエンド処理部720BVは、IMGGを、SIGM21(上記所定の2つの第2部分入力映像を除いた、残り1つの第2部分入力映像)として、第1バックエンド処理部720AVに供給する。
 第1バックエンド処理部720AVは、(i)第2バックエンド処理部720BVから取得したSIGM21(IMGG)と、(ii)SIG2f(IMGH)(第2バックエンド処理部720BVに入力されなかった1つの第2部分入力映像)と、をそれぞれ処理する。このように、第1バックエンド処理部720AVは、IMGGとIMGH(つまり、残り2つの第2部分入力映像)を処理して、SIG4を生成する。第1バックエンド処理部720AVは、SIG4をTCON13に供給する。その結果、表示部14に、SIG2に対応する表示映像としてのSIG6を供給できる。
 〔実施形態8〕
 図18は、表示装置8(映像処理装置)の要部の構成を示す機能ブロック図である。表示装置8のバックエンド処理部を、バックエンド処理部82と称する。バックエンド処理部82は、第1バックエンド処理部820A(第1映像処理部)および第2バックエンド処理部820B(第2映像処理部)を備える。
 実施形態8では、SIG1は、SIG1e(第1サブ入力映像)とSIG1f(第1残余入力映像)とによって構成されている。また、SIG2は、図16の場合と同様に、SIG2eとSIG2fとによって構成されている。
 図19は、バックエンド処理部82に入力される映像について説明するための図である。図19の(a)に示されるように、SIG2eは、IMGB~IMGD(3つの4K映像)から成る。換言すれば、SIG2eは、SIG1bにIMGCをさらに付加した映像である。これに対して、図19の(b)に示されるように、SIG1fは、IMGA(1つの4K映像)のみから成る。換言すれば、SIG1fは、SIG1aからIMGbを取り除いた映像である。
 図18に示されるように、第1バックエンド処理部820Aには、SIG1eおよびSIG2fが入力される。また、第2バックエンド処理部820Bには、SIG1fおよびSIG2eが入力される。バックエンド処理部82は、SIG1またはSIG2の一方を処理する。
 (バックエンド処理部82がSIG1を処理する場合)
 第1バックエンド処理部820Aは、SIG1eをIMGB~IMGD(3つの第1部分入力映像)に分割する。また、第1バックエンド処理部820Aは、第2バックエンド処理部820Bから、SIGM21(IMGA)を取得する。
 第1バックエンド処理部820Aは、(i)第2バックエンド処理部820Bから取得したSIGM21(IMGA)と、(ii)IMGC(上記3つの第1部分入力映像のうち、所定の1つの第1部分入力映像)と、をそれぞれ処理する。このように、第1バックエンド処理部820Aは、IMGAおよびIMGC(つまり、2つの第1部分入力映像)(SIG1a)を処理して、SIG4を生成する。第1バックエンド処理部720Aは、SIG4をTCON13に供給する。
 また、第1バックエンド処理部820Aは、IMGBおよびIMGDを、SIGM12(上記所定の1つの第1部分入力映像を除いた、2つの第1部分入力映像)として、第2バックエンド処理部820Bに供給する。
 第2バックエンド処理部820Bは、第1バックエンド処理部720Aから取得したSIGM12(IMGBおよびIMGD)(SIG1b)を処理して、SIG5を生成する。第2バックエンド処理部820Bは、SIG5をTCON13に供給する。その結果、表示部14に、SIG1に対応する表示映像としてのSIG6を供給できる。
 また、第2バックエンド処理部820Bは、IMGA(SIG1f)を、SIGM21として、第1バックエンド処理部820Aに供給する。
 (バックエンド処理部82がSIG2を処理する場合)
 第2バックエンド処理部820Bは、SIG2eをIMGE~IMGG(3つの第2部分入力映像)に分割する。また、第2バックエンド処理部820Bは、第1バックエンド処理部820Aから、SIGM12(IMGH)を取得する。
 第2バックエンド処理部820Bは、(i)第1バックエンド処理部820Aから取得したSIGM12(IMGH)と、(ii)IMGF(上記3つの第1部分入力映像のうち、所定の1つの第2部分入力映像)と、をそれぞれ処理する。このように、第2バックエンド処理部820Bは、IMGFおよびIMGH(つまり、2つの第2部分入力映像)(SIG2b)を処理して、SIG5を生成する。第2バックエンド処理部820Bは、SIG5をTCON13に供給する。
 また、第2バックエンド処理部820Bは、IMGEおよびIMGGを、SIGM21(上記所定の1つの第2部分入力映像を除いた、2つの第2部分入力映像)として、第1バックエンド処理部820Aに供給する。
 第1バックエンド処理部820Aは、第2バックエンド処理部820Aから取得したSIGM21(IMGEおよびIMGG)(SIG2a)を処理して、SIG4を生成する。第1バックエンド処理部820Aは、SIG4をTCON13に供給する。その結果、表示部14に、SIG2に対応する表示映像としてのSIG6を供給できる。
 また、第1バックエンド処理部820Aは、IMGH(SIG2f)を、SIGM12として、第2バックエンド処理部820Bに供給する。
 (補足)
 なお、実施形態4、7~8の映像処理装置は、以下の(1)~(2)において共通している。
 (1)上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、(i)当該第1映像処理部に入力された3つ以上の上記第1単位入力映像のうち、所定の1つ以上の上記第1単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第1単位入力映像を除いた、残りの上記第1単位入力映像を上記第2映像処理部に供給する。また、上記第2映像処理部は、(i)上記第1映像処理部に入力されなかった1つの上記第1単位入力映像、および、(ii)上記第1映像処理部から供給された残りの上記第1単位入力映像、の少なくとも一方を処理する。
 (2)上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、(i)当該第2映像処理部に入力された3つ以上の上記第2単位入力映像のうち、所定の1つ以上の上記第2単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第2単位入力映像を除いた、残りの上記第2単位入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、(i)上記第2映像処理部に入力されなかった1つの上記第2単位入力映像、および、(ii)上記第2映像処理部から供給された残りの上記第2単位入力映像、の少なくとも一方を処理する。
 〔ソフトウェアによる実現例〕
 表示装置1~8の制御ブロック(特にバックエンド処理部12~82)は、集積回路(ICチップ)等に形成された論理回路(ハードウェア)によって実現してもよいし、ソフトウェアによって実現してもよい。
 後者の場合、表示装置1~8は、各機能を実現するソフトウェアであるプログラムの命令を実行するコンピュータを備えている。このコンピュータは、例えば少なくとも1つのプロセッサ(制御装置)を備えていると共に、上記プログラムを記憶したコンピュータ読み取り可能な少なくとも1つの記録媒体を備えている。そして、上記コンピュータにおいて、上記プロセッサが上記プログラムを上記記録媒体から読み取って実行することにより、本開示の一態様の目的が達成される。上記プロセッサとしては、例えばCPU(Central Processing Unit)を用いることができる。上記記録媒体としては、「一時的でない有形の媒体」、例えば、ROM(Read Only Memory)等の他、テープ、ディスク、カード、半導体メモリ、プログラマブルな論理回路などを用いることができる。また、上記プログラムを展開するRAM(Random Access Memory)などをさらに備えていてもよい。また、上記プログラムは、該プログラムを伝送可能な任意の伝送媒体(通信ネットワークや放送波等)を介して上記コンピュータに供給されてもよい。なお、本開示の一態様は、上記プログラムが電子的な伝送によって具現化された、搬送波に埋め込まれたデータ信号の形態でも実現され得る。
 〔まとめ〕
 本開示の態様1に係る映像処理装置(表示装置1)は、第1映像処理部(第1バックエンド処理部120A)と第2映像処理部(第2バックエンド処理部120B)とを備えた映像処理装置であって、第1全体入力映像(SIG1)が、第1サブ入力映像(SIG1a)と第1残余入力映像(SIG1b)とを組み合わせて構成され、第2全体入力映像(SIG2)が、第2サブ入力映像(SIG2a)と第2残余入力映像(SIG2b)とを組み合わせて構成され、上記第1映像処理部には、上記第1サブ入力映像と上記第2サブ入力映像とが入力され、上記第2映像処理部には、上記第1残余入力映像と上記第2残余入力映像とが入力され、上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部が上記第1サブ入力映像を処理し、かつ、上記第2映像処理部が上記第1残余入力映像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第1映像処理部が上記第2サブ入力映像を処理し、かつ、上記第2映像処理部が上記第2残余入力映像を処理する。
 上記の構成によれば、従来の映像処理装置とは異なり、第1全体入力映像および第2全体入力映像(例:2つの8K映像)を映像処理装置に同時に入力する場合に、スイッチャーを省略できる。それゆえ、映像処理装置の構成を従来よりも簡略化することが可能となる。
 本開示の態様2に係る映像処理装置では、上記態様1において、上記第1全体入力映像において、上記第1残余入力映像と隣接する上記第1サブ入力映像の境界を第1サブ入力境界映像として、上記第1サブ入力映像と隣接する上記第1残余入力映像の境界を第1残余入力境界映像として、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、上記第1サブ入力境界映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第1残余入力境界映像を上記第1映像処理部に供給し、上記第1映像処理部は、上記第2映像処理部から供給された上記第1残余入力境界映像を参照して上記第1サブ入力映像を処理し、かつ、上記第2映像処理部は、上記第1映像処理部から供給された上記第1サブ入力境界映像を参照して上記第1残余入力映像を処理し、上記第2全体入力映像において、上記第2残余入力映像と隣接する上記第2サブ入力映像の境界を第2サブ入力境界映像として、上記第2サブ入力映像と隣接する上記第2残余入力映像の境界を第2残余入力境界映像として、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第1映像処理部は、上記第2サブ入力境界映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第2残余入力境界映像を上記第1映像処理部に供給し、上記第1映像処理部は、上記第2映像処理部から供給された上記第2残余入力境界映像を参照して上記第2サブ入力映像を処理し、かつ、上記第2映像処理部は、上記第1映像処理部から供給された上記第2サブ入力境界映像を参照して上記第2残余入力映像を処理してよい。
 上記の構成によれば、例えば、第1サブ入力映像および第1残余入力映像のそれぞれに対して、隣接境界処理を施すことが可能となる。それゆえ、映像処理によって第1全体入力映像の表示品位をさらに向上させることができる。
 本開示の態様3に係る映像処理装置では、上記態様1または2において、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、上記第1サブ入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第1残余入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、上記第2映像処理部から供給された上記第1残余入力映像を参照して上記第1サブ入力映像を処理し、かつ、上記第2映像処理部は、上記第1映像処理部から供給された上記第1サブ入力映像を参照して上記第1残余入力映像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第1映像処理部は、上記第2サブ入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第2残余入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、上記第2映像処理部から供給された上記第2残余入力映像を参照して上記第2サブ入力映像を処理し、かつ、上記第2映像処理部は、上記第1映像処理部から供給された上記第2サブ入力映像を参照して上記第2残余入力映像を処理してよい。
 上記の構成によれば、第1バックエンド処理部において、OSD映像の重ね合わせを好適に行うことができる。
 本開示の態様4に係る映像処理装置では、上記態様3において、上記第1映像処理部は、外部からOSD(On Screen Display)映像を取得し、上記第1映像処理部は、上記OSD映像を上記第2映像処理部に供給してよい。
 上記の構成によれば、第2バックエンド処理部においても、OSD映像の重ね合わせを好適に行うことができる。
 本開示の態様5に係る表示装置(1)は、上記態様1から4のいずれか1つに係る映像処理装置と、表示部(14)と、を備えていてよい。
 本開示の態様6に係る映像処理装置は、第1映像処理部と第2映像処理部とを備えた映像処理装置であって、第1全体入力映像が、4つの第1単位入力映像(例:IMGA~IMGD)によって構成され、第2全体入力映像が、4つの第2単位入力映像(例:IMGE~IMGH)によって構成され、上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、上記第1全体入力映像および上記第2全体入力映像は、以下の(入力態様1)または(入力態様2)のいずれか一方によって、上記第1映像処理部および上記第2映像処理部に入力され、(入力態様1):4つの上記第1単位入力映像が上記第1映像処理部に入力され、かつ、4つの上記第2単位入力映像が上記第2映像処理部に入力される;(入力態様2):3つの上記第1単位入力映像と1つの上記第2単位入力映像とが上記第1映像処理部に入力され、かつ、上記第1映像処理部に入力されなかった、1つの上記第1単位入力映像と3つの上記第2単位入力映像とが第2映像処理部に入力される;上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、(i)当該第1映像処理部に入力された3つ以上の上記第1単位入力映像のうち、所定の1つ以上の上記第1単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第1単位入力映像を除いた、残りの上記第1単位入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、(i)上記第1映像処理部に入力されなかった1つの上記第1単位入力映像、および、(ii)上記第1映像処理部から供給された残りの上記第1単位入力映像、の少なくとも一方を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、(i)当該第2映像処理部に入力された3つ以上の上記第2単位入力映像のうち、所定の1つ以上の上記第2単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第2単位入力映像を除いた、残りの上記第2単位入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、(i)上記第2映像処理部に入力されなかった1つの上記第2単位入力映像、および、(ii)上記第2映像処理部から供給された残りの上記第2単位入力映像、の少なくとも一方を処理する。
 上記の構成によっても、スイッチャーを省略できるので、映像処理装置の構成を従来よりも簡略化することが可能となる。
 本開示の態様7に係る映像処理装置では、上記態様6において、上記第1全体入力映像および上記第2全体入力映像は、上記(入力態様1)によって、上記第1映像処理部および上記第2映像処理部に入力され、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、(i)当該第1映像処理部に入力された4つの上記第1単位入力映像のうち、所定の2つの上記第1単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第1単位入力映像を除いた、残り2つの上記第1単位入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第1映像処理部から供給された残り2つの上記第1単位入力映像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、(i)当該第2映像処理部に入力された4つの上記第2単位入力映像のうち、所定の2つの上記第2単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第2単位入力映像を除いた、残り2つの上記第2単位入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、上記第2映像処理部から供給された残り2つの上記第2単位入力映像を処理してよい。
 本開示の態様8に係る映像処理装置では、上記態様6において、上記第1全体入力映像および上記第2全体入力映像は、上記(入力態様2)によって、上記第1映像処理部および上記第2映像処理部に入力され、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、(i)当該第1映像処理部に入力された3つの上記第1単位入力映像のうち、所定の2つの上記第1単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第1単位入力映像を除いた、残り1つの上記第1単位入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、(i)上記第1映像処理部に入力されなかった1つの上記第1単位入力映像、および、(ii)上記第1映像処理部から供給された残り1つの上記第1単位入力映像、の両方を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、(i)当該第2映像処理部に入力された3つの上記第2単位入力映像のうち、所定の2つの上記第2単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第2単位入力映像を除いた、残り1つの上記第2単位入力映像を上記第2映像処理部に供給し、上記第1映像処理部は、(i)上記第2映像処理部に入力されなかった1つの上記第2単位入力映像、および、(ii)上記第2映像処理部から供給された残り1つの上記第2単位入力映像、の両方を処理してよい。
 本開示の態様9に係る映像処理装置では、上記態様6において、上記第1全体入力映像および上記第2全体入力映像は、上記(入力態様2)によって、上記第1映像処理部および上記第2映像処理部に入力され、上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、上記第1映像処理部に入力されなかった1つの上記第1単位入力映像を、上記第2映像処理部から取得し、上記第1映像処理部は、(i)当該第1映像処理部に初めに入力された3つの上記第1単位入力映像のうち、所定の1つの上記第1単位入力映像を処理し、(ii)上記第2映像処理部から取得した1つの上記第1単位入力映像を処理し、かつ、(iii)当該所定の1つの上記第1単位入力映像を除いた、残り2つの上記第1単位入力映像を上記第2映像処理部に供給し、上記第2映像処理部は、上記第1映像処理部から供給された残り2つの上記第1単位入力映像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、上記第2映像処理部に入力されなかった1つの上記第2単位入力映像を、上記第1映像処理部から取得し、上記第2映像処理部は、(i)当該第2映像処理部に初めに入力された3つの上記第2単位入力映像のうち、所定の1つの上記第2単位入力映像を処理し、(ii)上記第1映像処理部から取得した1つの上記第2単位入力映像を処理し、かつ、(iii)当該所定の1つの上記第2単位入力映像を除いた、残り2つの上記第2単位入力映像を上記第1映像処理部に供給し、上記第1映像処理部は、上記第2映像処理部から供給された残り2つの上記第2単位入力映像を処理してよい。
 本開示の態様10に係る表示装置は、上記態様6から9のいずれか1つに係る映像処理装置と、表示部と、を備えていてよい。
 〔付記事項〕
 本開示の一態様は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の一態様の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成できる。
 〔本開示の一態様の別の表現〕
 本開示の一態様は、以下のようにも表現できる。
 すなわち、本開示の一態様に係る映像処理装置は、入力映像を処理するバックエンド処理部を複数備える映像処理装置であって、上記バックエンド処理部は、それぞれ複数の上記入力映像を受ける手段を有し、上記複数のバックエンド処理部は、複数の上記入力映像を切り替えて処理する。
 また、本開示の一態様に係る映像処理装置は、第1全体入力映像または第2全体入力映像のいずれか一方を処理する映像処理装置であって、第1映像処理部と第2映像処理部とを備え、上記第1全体入力映像は、4個の第1部分入力画像から構成され、上記第2全体入力映像は、4個の第2部分入力画像から構成され、上記第1全体入力映像と上記第2全体入力映像とは、以下の2通りのいずれかで上記第1映像処理部と上記第2映像処理部に入力され、(1)4個の上記第1部分入力画像が上記第1映像処理部に入力され、4個の上記第2部分入力画像が上記第2映像処理部に入力される;(2)3個の上記第1部分入力画像と1個の上記第2部分入力画像が上記第1映像処理部に入力され、1個の上記第1部分入力画像と3個の上記第2部分入力画像が上記第2映像処理部に入力される;上記映像処理装置が上記第1全体入力映像を処理する場合には、上記第1映像処理部は、該第1映像処理部に入力された(複数の)上記第1部分入力画像のうち、2個の該第1部分入力画像を処理し、残りの該第1部分入力画像を上記第2映像処理部に出力し、上記第2映像処理部は、最初から該第2映像処理部に入力された1個の上記第1部分入力画像および/または上記第1映像処理部から出力された上記残りの第1部分入力画像を処理し、上記映像処理装置が上記第2全体入力映像を処理する場合には、上記第2映像処理部は、該第2映像処理部に入力された(複数の)上記第2部分入力画像のうち、2個の該第2部分入力画像を処理し、残りの該第2部分入力画像を上記第1映像処理部に出力し、上記第1映像処理部は、最初から該第1映像処理部に入力された1個の上記第2部分入力画像および/または上記第2映像処理部から出力された上記残りの第2部分入力画像を処理する。

Claims (10)

  1.  第1映像処理部と第2映像処理部とを備えた映像処理装置であって、
     第1全体入力映像が、第1サブ入力映像と第1残余入力映像とを組み合わせて構成され、
     第2全体入力映像が、第2サブ入力映像と第2残余入力映像とを組み合わせて構成され、
     上記第1映像処理部には、上記第1サブ入力映像と上記第2サブ入力映像とが入力され、
     上記第2映像処理部には、上記第1残余入力映像と上記第2残余入力映像とが入力され、
     上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、
      上記映像処理装置が上記第1全体入力映像を処理する場合には、
     上記第1映像処理部が上記第1サブ入力映像を処理し、かつ、上記第2映像処理部が上記第1残余入力映像を処理し、
      上記映像処理装置が上記第2全体入力映像を処理する場合には、
     上記第1映像処理部が上記第2サブ入力映像を処理し、かつ、上記第2映像処理部が上記第2残余入力映像を処理することを特徴とする映像処理装置。
  2.  上記第1全体入力映像において、
      上記第1残余入力映像と隣接する上記第1サブ入力映像の境界を第1サブ入力境界映像として、
      上記第1サブ入力映像と隣接する上記第1残余入力映像の境界を第1残余入力境界映像として、
      上記映像処理装置が上記第1全体入力映像を処理する場合には、
     上記第1映像処理部は、上記第1サブ入力境界映像を上記第2映像処理部に供給し、
     上記第2映像処理部は、上記第1残余入力境界映像を上記第1映像処理部に供給し、
     上記第1映像処理部は、上記第2映像処理部から供給された上記第1残余入力境界映像を参照して上記第1サブ入力映像を処理し、かつ、
     上記第2映像処理部は、上記第1映像処理部から供給された上記第1サブ入力境界映像を参照して上記第1残余入力映像を処理し、
      上記第2全体入力映像において、
     上記第2残余入力映像と隣接する上記第2サブ入力映像の境界を第2サブ入力境界映像として、
     上記第2サブ入力映像と隣接する上記第2残余入力映像の境界を第2残余入力境界映像として、
      上記映像処理装置が上記第2全体入力映像を処理する場合には、
     上記第1映像処理部は、上記第2サブ入力境界映像を上記第2映像処理部に供給し、
     上記第2映像処理部は、上記第2残余入力境界映像を上記第1映像処理部に供給し、
     上記第1映像処理部は、上記第2映像処理部から供給された上記第2残余入力境界映像を参照して上記第2サブ入力映像を処理し、かつ、
     上記第2映像処理部は、上記第1映像処理部から供給された上記第2サブ入力境界映像を参照して上記第2残余入力映像を処理することを特徴とする請求項1に記載の映像処理装置。
  3.   上記映像処理装置が上記第1全体入力映像を処理する場合には、
     上記第1映像処理部は、上記第1サブ入力映像を上記第2映像処理部に供給し、
     上記第2映像処理部は、上記第1残余入力映像を上記第1映像処理部に供給し、
     上記第1映像処理部は、上記第2映像処理部から供給された上記第1残余入力映像を参照して上記第1サブ入力映像を処理し、かつ、
     上記第2映像処理部は、上記第1映像処理部から供給された上記第1サブ入力映像を参照して上記第1残余入力映像を処理し、
      上記映像処理装置が上記第2全体入力映像を処理する場合には、
     上記第1映像処理部は、上記第2サブ入力映像を上記第2映像処理部に供給し、
     上記第2映像処理部は、上記第2残余入力映像を上記第1映像処理部に供給し、
     上記第1映像処理部は、上記第2映像処理部から供給された上記第2残余入力映像を参照して上記第2サブ入力映像を処理し、かつ、
     上記第2映像処理部は、上記第1映像処理部から供給された上記第2サブ入力映像を参照して上記第2残余入力映像を処理することを特徴とする請求項1または2に記載の映像処理装置。
  4.  上記第1映像処理部は、外部からOSD映像を取得し、
     上記第1映像処理部は、上記OSD映像を上記第2映像処理部に供給することを特徴とする請求項3に記載の映像処理装置。
  5.  請求項1から4のいずれか1項に記載の映像処理装置と、
     表示部と、を備えることを特徴とする表示装置。
  6.  第1映像処理部と第2映像処理部とを備えた映像処理装置であって、
     第1全体入力映像が、4つの第1単位入力映像によって構成され、
     第2全体入力映像が、4つの第2単位入力映像によって構成され、
     上記映像処理装置は、上記第1全体入力映像または上記第2全体入力映像の一方を処理し、
      上記第1全体入力映像および上記第2全体入力映像は、以下の(入力態様1)または(入力態様2)のいずれか一方によって、上記第1映像処理部および上記第2映像処理部に入力され、
     (入力態様1):
      4つの上記第1単位入力映像が上記第1映像処理部に入力され、かつ、
      4つの上記第2単位入力映像が上記第2映像処理部に入力される;
     (入力態様2):
      3つの上記第1単位入力映像と1つの上記第2単位入力映像とが上記第1映像処理部に入力され、かつ、
      上記第1映像処理部に入力されなかった、1つの上記第1単位入力映像と3つの上記第2単位入力映像とが第2映像処理部に入力される;
     上記映像処理装置が上記第1全体入力映像を処理する場合には、
      上記第1映像処理部は、(i)当該第1映像処理部に入力された3つ以上の上記第1単位入力映像のうち、所定の1つ以上の上記第1単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第1単位入力映像を除いた、残りの上記第1単位入力映像を上記第2映像処理部に供給し、
      上記第2映像処理部は、(i)上記第1映像処理部に入力されなかった1つの上記第1単位入力映像、および、(ii)上記第1映像処理部から供給された残りの上記第1単位入力映像、の少なくとも一方を処理し、
     上記映像処理装置が上記第2全体入力映像を処理する場合には、
      上記第2映像処理部は、(i)当該第2映像処理部に入力された3つ以上の上記第2単位入力映像のうち、所定の1つ以上の上記第2単位入力映像を処理し、かつ、(ii)当該所定の1つ以上の上記第2単位入力映像を除いた、残りの上記第2単位入力映像を上記第1映像処理部に供給し、
      上記第1映像処理部は、(i)上記第2映像処理部に入力されなかった1つの上記第2単位入力映像、および、(ii)上記第2映像処理部から供給された残りの上記第2単位入力映像、の少なくとも一方を処理することを特徴とする映像処理装置。
  7.  上記第1全体入力映像および上記第2全体入力映像は、上記(入力態様1)によって、上記第1映像処理部および上記第2映像処理部に入力され、
     上記映像処理装置が上記第1全体入力映像を処理する場合には、
      上記第1映像処理部は、(i)当該第1映像処理部に入力された4つの上記第1単位入力映像のうち、所定の2つの上記第1単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第1単位入力映像を除いた、残り2つの上記第1単位入力映像を上記第2映像処理部に供給し、
      上記第2映像処理部は、上記第1映像処理部から供給された残り2つの上記第1単位入力映像を処理し、
     上記映像処理装置が上記第2全体入力映像を処理する場合には、
      上記第2映像処理部は、(i)当該第2映像処理部に入力された4つの上記第2単位入力映像のうち、所定の2つの上記第2単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第2単位入力映像を除いた、残り2つの上記第2単位入力映像を上記第1映像処理部に供給し、
      上記第1映像処理部は、上記第2映像処理部から供給された残り2つの上記第2単位入力映像を処理することを特徴とする請求項6に記載の映像処理装置。
  8.  上記第1全体入力映像および上記第2全体入力映像は、上記(入力態様2)によって、上記第1映像処理部および上記第2映像処理部に入力され、
     上記映像処理装置が上記第1全体入力映像を処理する場合には、
      上記第1映像処理部は、(i)当該第1映像処理部に入力された3つの上記第1単位入力映像のうち、所定の2つの上記第1単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第1単位入力映像を除いた、残り1つの上記第1単位入力映像を上記第2映像処理部に供給し、
      上記第2映像処理部は、(i)上記第1映像処理部に入力されなかった1つの上記第1単位入力映像、および、(ii)上記第1映像処理部から供給された残り1つの上記第1単位入力映像、の両方を処理し、
     上記映像処理装置が上記第2全体入力映像を処理する場合には、
      上記第2映像処理部は、(i)当該第2映像処理部に入力された3つの上記第2単位入力映像のうち、所定の2つの上記第2単位入力映像を処理し、かつ、(ii)当該所定の2つの上記第2単位入力映像を除いた、残り1つの上記第2単位入力映像を上記第2映像処理部に供給し、
      上記第1映像処理部は、(i)上記第2映像処理部に入力されなかった1つの上記第2単位入力映像、および、(ii)上記第2映像処理部から供給された残り1つの上記第2単位入力映像、の両方を処理することを特徴とする請求項6に記載の映像処理装置。
  9.  上記第1全体入力映像および上記第2全体入力映像は、上記(入力態様2)によって、上記第1映像処理部および上記第2映像処理部に入力され、
     上記映像処理装置が上記第1全体入力映像を処理する場合には、
      上記第1映像処理部は、上記第1映像処理部に入力されなかった1つの上記第1単位入力映像を、上記第2映像処理部から取得し、
      上記第1映像処理部は、(i)当該第1映像処理部に初めに入力された3つの上記第1単位入力映像のうち、所定の1つの上記第1単位入力映像を処理し、(ii)上記第2映像処理部から取得した1つの上記第1単位入力映像を処理し、かつ、(iii)当該所定の1つの上記第1単位入力映像を除いた、残り2つの上記第1単位入力映像を上記第2映像処理部に供給し、
      上記第2映像処理部は、上記第1映像処理部から供給された残り2つの上記第1単位入力映像を処理し、
     上記映像処理装置が上記第2全体入力映像を処理する場合には、
      上記第2映像処理部は、上記第2映像処理部に入力されなかった1つの上記第2単位入力映像を、上記第1映像処理部から取得し、
      上記第2映像処理部は、(i)当該第2映像処理部に初めに入力された3つの上記第2単位入力映像のうち、所定の1つの上記第2単位入力映像を処理し、(ii)上記第1映像処理部から取得した1つの上記第2単位入力映像を処理し、かつ、(iii)当該所定の1つの上記第2単位入力映像を除いた、残り2つの上記第2単位入力映像を上記第1映像処理部に供給し、
      上記第1映像処理部は、上記第2映像処理部から供給された残り2つの上記第2単位入力映像を処理することを特徴とする請求項6に記載の映像処理装置。
  10.  請求項6から9のいずれか1項に記載の映像処理装置と、
     表示部と、を備えることを特徴とする表示装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11670262B2 (en) * 2021-07-20 2023-06-06 Novatek Microelectronics Corp. Method of generating OSD data

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011090211A (ja) * 2009-10-23 2011-05-06 Sony Corp 表示装置及び表示方法
JP2013213928A (ja) * 2012-04-02 2013-10-17 Canon Inc 画像処理装置及びその制御方法
JP2016046734A (ja) * 2014-08-25 2016-04-04 シャープ株式会社 映像信号処理回路、表示装置、及び映像信号処理方法
JP2017191145A (ja) * 2016-04-11 2017-10-19 キヤノン株式会社 画像処理装置、画像処理方法、およびプログラム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4760288B2 (ja) * 2005-10-13 2011-08-31 ソニー株式会社 画像表示システム、表示装置、画像再合成装置、画像再合成方法及びプログラム
WO2009147795A1 (ja) * 2008-06-05 2009-12-10 パナソニック株式会社 映像処理システム
JP5568884B2 (ja) * 2009-04-02 2014-08-13 セイコーエプソン株式会社 映像処理装置、映像処理方法
JP5756594B2 (ja) * 2009-11-20 2015-07-29 セイコーエプソン株式会社 画像処理装置、画像処理方法
JP5546593B2 (ja) * 2011-09-02 2014-07-09 キヤノン株式会社 画像表示装置及びその制御方法
JP2015055645A (ja) * 2013-09-10 2015-03-23 シャープ株式会社 表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011090211A (ja) * 2009-10-23 2011-05-06 Sony Corp 表示装置及び表示方法
JP2013213928A (ja) * 2012-04-02 2013-10-17 Canon Inc 画像処理装置及びその制御方法
JP2016046734A (ja) * 2014-08-25 2016-04-04 シャープ株式会社 映像信号処理回路、表示装置、及び映像信号処理方法
JP2017191145A (ja) * 2016-04-11 2017-10-19 キヤノン株式会社 画像処理装置、画像処理方法、およびプログラム

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