WO2019042107A1 - 阵列基板及其制作方法以及显示装置 - Google Patents

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Abstract

本公开涉及显示技术领域，并且提供了阵列基板及其制作方法以及显示装置。阵列基板包括显示区域以及围绕显示区域的走线区域。阵列基板还包括衬底基板以及依次设置在衬底基板上的第一导电层、第一绝缘层、第二导电层、第二绝缘层和图案化的屏蔽层。屏蔽层包括位于走线区域中的屏蔽部分。第一导电层包括位于走线区域中的第一信号线引线，并且第二导电层包括位于走线区域中的第二信号线引线，第一信号线引线与第二信号线引线在衬底基板上的正投影不重叠。第一信号线引线到屏蔽层的垂直距离与第二信号线引线到屏蔽层的垂直距离之间的差值小于第一绝缘层的厚度。

Description

阵列基板及其制作方法以及显示装置
对相关申请的交叉引用
本申请要求2017年8月31日提交的中国专利申请号201710778806.7的优先权，该中国专利申请以其整体通过引用并入本文。
技术领域
本公开涉及显示技术领域，尤其涉及阵列基板及其制作方法以及显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称TFT-LCD)通常包括阵列基板、彩膜基板以及位于二者之间的液晶层。具体地，阵列基板的显示区域包括由横纵交叉的栅线和数据线界定的多个子像素。此外，在显示区域内横纵交叉的栅线和数据线分别通过扇出(Fanout)区内的栅信号线引线(grid signal lead wire)和数据信号线引线(data signal lead wire)引出，并且最终与集成电路(Integrated Circuit，IC)芯片绑定连接。
在显示器开机瞬间，通过栅线的电信号会发生急剧变化，从而会在Fanout区对应的栅信号线引线处的黑矩阵(Black Matrix，简称BM)上产生大量的感应电荷。大量的感应电荷经过BM扩散进入显示区域之后，会在显示区域的边缘产生附加电场，并且使得显示区域边缘处的液晶分子发生相应的偏转。由此，在显示区域的边缘产生开机白线的现象，从而影响显示效果。
为了避免显示器在开机时产生的开机白线以及由此对显示的影响，通常在Fanout区中栅信号线引线的上方对应增设屏蔽层。通过屏蔽层的屏蔽，可以阻止栅线电信号急剧变化时在BM上产生感应电荷。当Fanout区内栅信号线引线和数据信号线引线形成双层走线结构时，即，栅信号线引线和数据信号线引线处于不同层时，二者之间通常还相隔一个绝缘层。在这样的情况下，如果栅信号线引线与屏蔽层之间具有第一距离，而数据信号线引线与屏蔽层之间具有第二距离，那么 典型地，第一距离和第二距离将相差较大。技术人员应当清楚的是，平板电容的电容计算公式如下：
Figure PCTCN2018099537-appb-000001
其中，ε为常数，S为电容极板的正对面积，d为电容极板之间的距离，并且k为静电力常量。
由电容计算公式(1)可知，在栅信号线引线与屏蔽层之间产生的电容值将与二者之间的第一距离成反比。同样地，在数据信号线引线与屏蔽层之间产生的电容值将与二者之间的第二距离成反比。此时，由于第一距离和第二距离像差较大，所以就导致这两个电容值的差异较大，有时候甚至可以达到相差一倍以上。电容值的这种大的差异会造成信号传输的延迟时间不同。因此，由于信号的打开-关闭时间差在两行之间存在较大的差异，所以容易导致显示中出现横条纹现象，从而严重影响显示效果并且降低产品品质。
发明内容
根据本公开的一方面，提供了一种阵列基板。具体地，所述阵列基板包括显示区域以及围绕所述显示区域的走线区域(wiring region)。进一步地，所述阵列基板还包括：衬底基板，以及依次设置在所述衬底基板上的第一导电层、第一绝缘层、第二导电层、第二绝缘层和图案化的屏蔽层。所述屏蔽层包括位于所述走线区域中的屏蔽部分。所述第一导电层包括位于所述走线区域中的第一信号线引线(first signal lead wire)，而所述第二导电层包括位于所述走线区域中的第二信号线引线，所述第一信号线引线与所述第二信号线引线在所述衬底基板上的正投影不重叠。所述第一信号线引线到所述屏蔽层的垂直距离(vertical distance)与所述第二信号线引线到所述屏蔽层的垂直距离之间的差值小于所述第一绝缘层的厚度。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述第一信号线引线到所述屏蔽层的垂直距离与所述第二信号线引线到所述屏蔽层的垂直距离相等。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述第二绝缘层包括减薄区域(thinning region)，所述减薄区域 在所述衬底基板上的正投影至少覆盖所述第一信号线引线在所述衬底基板上的正投影，并且不覆盖所述第二信号线引线在所述衬底基板上的正投影。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述第二绝缘层在所述减薄区域中的厚度为0。
根据一些可选的实现方式，由本公开的实施例提供的阵列基板还包括：设置在所述第二绝缘层的减薄区域中的刻蚀阻止图案(etch stop pattern)。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述刻蚀阻止图案由不导电介质形成。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述刻蚀阻止图案与位于所述阵列基板的显示区域内的有源层图案(active layer pattern)同层且同材料形成。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述刻蚀阻止图案由导电材料形成并且与所述屏蔽层形成为一体。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述刻蚀阻止图案与位于所述阵列基板的显示区域内的像素电极图案(pixel electrode pattern)同层且同材料形成。
根据一些可选的实现方式，由本公开的实施例提供的阵列基板还包括：位于所述第二导电层与所述屏蔽层之间的不导电介质图案。所述不导电介质图案在所述衬底基板上的正投影至少覆盖所述第二信号线引线在所述衬底基板上的正投影，并且不覆盖所述第一信号线引线在所述衬底基板上的正投影。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述不导电介质图案位于所述第二导电层与所述第二绝缘层之间。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板中，所述不导电介质图案位于所述第二绝缘层与所述屏蔽层之间。
根据本公开的另一方面，还提供了一种显示装置。所述显示装置包括在以上任一个实施例中描述的阵列基板。
根据本公开的再一方面，还提供了一种阵列基板的制作方法。该制作方法包括以下步骤：在衬底基板上依次形成第一导电层、第一绝缘层和第二导电层，其中，所述第一导电层包括第一信号线引线并且 所述第二导电层包括第二信号线引线，所述第一信号线引线与所述第二信号线引线在所述衬底基板上的正投影不重叠；在衬底基板上形成覆盖所述第二导电层的绝缘薄膜，并且对所述绝缘薄膜的待减薄部分进行减薄，以得到具有减薄区域的第二绝缘层，其中，所述待减薄部分在所述衬底基板上的正投影至少覆盖所述第一信号线引线在所述衬底基板上的正投影并且不覆盖所述第二信号线引线在所述衬底基板上的正投影；以及在所述第二绝缘层上形成图案化的屏蔽层，所述屏蔽层包括屏蔽部分。进一步地，所述阵列基板包括显示区域和围绕所述显示区域的走线区域，并且所述第一信号线引线、所述第二信号线引线和所述屏蔽部分形成在所述走线区域中。
根据一些可选的实现方式，由本公开的实施例提供的阵列基板的制作方法还包括以下步骤：在所述衬底基板上形成所述第一绝缘层之后，并且在形成覆盖所述第二导电层的绝缘薄膜之前，形成刻蚀阻止图案，所述刻蚀阻止图案在所述第二绝缘层上的正投影与所述减薄区域重叠。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板的制作方法中，形成刻蚀阻止图案的步骤包括以下子步骤：在衬底基板上形成半导体薄膜，并且对所述半导体薄膜执行构图工艺以形成位于所述阵列基板的显示区域内的有源层图案以及所述刻蚀阻止图案。
根据一些可选的实现方式，在由本公开的实施例提供的阵列基板的制作方法中，形成刻蚀阻止图案的步骤包括以下子步骤：在衬底基板上形成透明导电薄膜，并且对所述透明导电薄膜执行构图工艺以形成位于所述阵列基板的显示区域内的像素电极图案以及所述刻蚀阻止图案。
附图说明
为了更清楚地说明本公开的实施例中的技术方案，下面将对实施例的描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅代表本公开的一些实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为根据本公开的实施例的阵列基板的结构示意图；
图2为沿图1中的折线A1-A2-A3的一种剖视图；
图3为沿图1中的折线A1-A2-A3的另一种剖视图；
图4为沿图1中的折线A1-A2-A3的另一种剖视图；
图5为沿图1中的折线A1-A2-A3的另一种剖视图；
图6为沿图1中的折线A1-A2-A3的另一种剖视图；
图7为沿图1中的折线A1-A2-A3的另一种剖视图；
图8为沿图1中的折线A1-A2-A3的另一种剖视图；
图9为根据本公开的一个实施例的阵列基板的制作方法的流程图；
图10为根据本公开的另一个实施例的阵列基板的制作方法的流程图；
图11为根据本公开的另一个实施例的阵列基板的制作方法的流程图；
图12为根据本公开的另一个实施例的阵列基板的制作方法的流程图；以及
图13为根据本公开的另一个实施例的阵列基板的制作方法的流程图。
具体实施方式
下面将结合本公开的实施例中的附图，对本公开的实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅代表本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
在接下来的描述中，将使用以下附图标记来指代本公开的实施例中的各种组件：10-衬底基板；20-第一导电层；21-第一信号线引线；211-栅线信号线引线；30-第一绝缘层；40-第二导电层；41-第二信号线引线；411-数据线信号线引线；50-第二绝缘层；60-屏蔽层；61-屏蔽部分；70-刻蚀阻止图案；80-不导电介质图案；AA-显示区域；BB-走线区域；X-第二绝缘层的减薄区域；h1-第一信号线引线到屏蔽层的垂直距离；h2-第二信号线引线到屏蔽层的垂直距离；以及h3-第一绝缘层的厚度。
本公开的实施例提供了一种阵列基板。如图1所示，阵列基板包 括显示区域AA以及显示区域以外的走线区域BB。进一步地，如图2所示，阵列基板还包括衬底基板10以及依次设置在衬底基板10上的第一导电层20、第一绝缘层30、第二导电层40、第二绝缘层50和图案化的屏蔽层60。图案化的屏蔽层60包括位于走线区域BB中的屏蔽部分61。第一导电层20包括位于走线区域BB中的第一信号线引线21，并且第二导电层40包括位于走线区域BB中的第二信号线引线41，其中，第一信号线引线21与第二信号线引线41在衬底基板10上的正投影不重叠。第一信号线引线21到屏蔽层60的垂直距离h1与第二信号线引线41到屏蔽层60的垂直距离h2之间的差值小于第一绝缘层30的厚度h3。
需要说明的是，如图2所示(图2是沿图1中的折线A1-A2-A3剖视图)，由于图1中的折剖线A1-A2-A3未经过显示区域AA，因此，在图2的剖视图中未示出显示区域AA内的第一导电层20还包括的第一信号线，以及第二导电层40还包括的第二信号线。如图1中所示，显示区域AA内的第一信号线与走线区域BB内的的第一信号线引线21相互连接，并且显示区域AA内的第二信号线与走线区域BB内的的第二信号线引线41相互连接。如图2所示，第一信号线引线21与第二信号线引线41形成双层走线，并且第一信号线引线21与第二信号线引线41的正投影不重叠。
还需要说明的是，在本公开的实施例中使用的表述“依次设置的第一导电层20、第一绝缘层30、第二导电层40、第二绝缘层50和图案化的屏蔽层60”，仅用于说明各个层形成的先后顺序，但是不限定相邻的两个层必须是上下表面相贴合。例如，在第二导电层40和第二绝缘层50之间，还可以设置有其他层，只要在第二导电层40和第二绝缘层50的相互关系中，首先设置第二导电层40并且之后设置第二绝缘层50即可。其他依次设置的各层的关系均与此类似。
进一步地，还要强调的是，在本公开的实施例中，衬底基板10上的层结构，例如，第二绝缘层50，可以为绝缘材料制作的一层膜，也可以是同为绝缘类材料的多层膜，例如，通常为第二绝缘层50。对此，本公开不做具体限定。
另外，需要说明的是，如图1所示，显示区域AA内的第一信号线与第二信号线分别可以为栅线和数据线。在本公开的实施例中，不 限定第一信号线为栅线并且第二信号线为数据线，或者第一信号线为数据线并且第二信号线为栅线。然而，在以下的具体说明中，以第一信号线为栅线并且第二信号线为数据线为例进行说明。即，第一信号线引线21为栅线信号线引线，并且第二信号线引线41为数据线信号线引线。
最后，还应当指出的是，在屏蔽层60与信号线引线之间产生的电容值的大小，与信号线和屏蔽层60之间的垂直距离成反比关系。如图2所示，由于第一信号线引线21与第二信号线引线41形成双层走线，并且二者之间相差一个第一绝缘层30的厚度h3，因此这会导致在屏蔽层60与第一信号线引线21之间产生的第一电容值和在屏蔽层60与第二信号线引线41之间产生的第二电容值存在较大的差异。在这样的情况下，还将导致第一信号线引线21和第二信号线引线41上的信号传输延迟时间差异较大。因此，通过减小第一信号线引线21到屏蔽层60的垂直距离h1与第二信号线引线41到屏蔽层60的垂直距离h2之间的差值，使得该差值小于第一绝缘层30的厚度h3，能够降低第一信号线引线21和第二信号线引线41上的信号传输延迟时间的差异。
本公开的实施例提供了阵列基板及其制作方法以及显示装置。阵列基板包括显示区域以及显示区域以外的走线区域。阵列基板还包括衬底基板以及依次设置在衬底基板上的第一导电层、第一绝缘层、第二导电层、第二绝缘层和图案化的屏蔽层。图案化的屏蔽层包括位于走线区域中的屏蔽部分。第一导电层包括位于走线区域中的第一信号线引线，并且第二导电层包括位于走线区域中的第二信号线引线，其中，第一信号线引线与第二信号线引线在衬底基板上的正投影不重叠。此外，第一信号线引线到屏蔽层的垂直距离与第二信号线引线到屏蔽层的垂直距离之间的差值小于第一绝缘层的厚度。在本公开的实施例中提供的阵列基板中，通过使第一信号线引线到屏蔽层的第一垂直距离与第二信号线引线到屏蔽层的第二垂直距离之间的差值小于第一绝缘层的厚度，可以减小第一信号线引线上的信号传输延迟时间与第二信号线引线上的信号传输延迟时间之间的差距。由此，可以减轻显示面板在显示过程中可能产生的横条纹现象，从而提高显示效果。
可选地，如图3所示，第一信号线引线21到屏蔽层60的垂直距离h1与第二信号线引线41到屏蔽层60的垂直距离h2相等。
如图3所示，可选地，当将栅线信号线引线211到屏蔽层60的垂直距离h1选择为等于数据线信号线引线411到屏蔽层60的垂直距离h2时，可以保证栅线信号线引线211上的信号传输延迟时间与数据线信号线引线411上的信号传输延迟时间相同。由此，在显示面板的显示过程中，可以避免由于栅线信号线引线211和数据线信号线引线411的信号传输延迟时间不一致而产生的显示横条纹现象。
需要说明的是，根据公式(1)可知，当通电时，在第一信号线引线21与屏蔽层60之间产生的电容与第一信号线引线21到屏蔽层60的垂直距离h1有关。同样地，当通电时，在第二信号线引线41与屏蔽层60之间产生的电容与第二信号线引线41到屏蔽层60的垂直距离h2有关。第一信号线引线21到屏蔽层60的垂直距离h1和第二信号线引线41到屏蔽层60的垂直距离h2之间的差值越小，二者的电容就越相近，从而导致第一信号线引线21和第二信号线引线41上的信号传输延迟时间就越相近。因此，h1与h2相等为最有利的方案。然而，考虑到制作工艺等因素的影响，h1与h2在一定误差范围内的近似相等也落入在本公开的实施例中所述的相等的范围内。
通常，第一信号线引线21到屏蔽层60的垂直距离h1相对较大。如图4所示，可选地，第二绝缘层50包括减薄区域X，其中，减薄区域X至少设置在与第一信号线引线21在衬底基板上的正投影相对应的位置，但是不设置在与第二信号线引线41在衬底基板上的正投影相对应的位置。
如图4所示，在第二绝缘层50上设置有减薄区域X，其中，减薄区域X至少包括与栅线信号线引线211在衬底基板上的正投影相对应的区域。也就是说，如图4所示，减薄区域X可以仅设置在栅线信号线引线211的正投影的上方，以用于减少栅线信号线引线211到屏蔽层60之间的垂直距离h1。可替换地，减薄区域X也可以包括栅线信号线引线211的正投影以外的区域，只要保证减薄区域X不设置在数据线信号线引线411的正投影的上方即可。
通过在栅线信号线引线211的正投影的上方设置第二绝缘层50的减薄区域X，使得第二绝缘层50的位于栅线信号线引线211的正投影上方的部分具有减小的厚度。进一步地，由于在数据线信号线引线411的正投影上方没有设置减薄区域X，所以第二绝缘层50的位于数据线 信号线引线411的正投影上方的部分保持厚度不变。在这样的情况下，在栅线信号线引线211/数据线信号线引线411与屏蔽层60之间的其他各层的厚度也保持不变。以这样的方式，通过减小第二绝缘层50位于栅线信号线引线211的正投影上方的部分的厚度，可以使得栅线信号线引线211与屏蔽层60之间的垂直距离和数据线信号线引线411与屏蔽层60之间的垂直距离的差值减小。由此，使得栅线信号线引线211与屏蔽层60之间的电容值与数据线信号线引线411与屏蔽层60之间的电容值相接近。
需要说明的是，在本公开的实施例中，减薄区域X的形成方式不做具体限定。示例性地，可以通过构图工艺对减薄区域X进行刻蚀以实现减薄第二绝缘层50的部分的厚度这一目的。具体地，通过对刻蚀时间的控制，可以控制第二绝缘层50的减薄区域X中所需去除的厚度。
可选地，如图5所示，第二绝缘层50在位于减薄区域X的厚度为0。
如图5所示，示例性地，在本公开的实施例提供的阵列基板中，设置在衬底基板10的显示区域AA中的第一信号线为栅线，并且设置在走线区域BB中的第一信号线引线21为栅线信号线引线211。在这样的情况下，在形成第一绝缘层30之后，继续形成显示区域AA中的数据线，以及走线区域BB中的数据线信号线引线411(即，第二信号线引线41)。接着，在形成数据线信号线引线411之后，再形成第二绝缘层50(又称为钝化层)。通常情况下，第一绝缘层30与第二绝缘层50的厚度相等。因此，当第二绝缘层50在减薄区域X中的厚度为0时，栅线信号线引线211到屏蔽层60的垂直距离将仅包括第一绝缘层30的厚度。与此同时，数据线信号线引线411到屏蔽层60的垂直距离仅包括第二绝缘层50的厚度。这样一来，将使得栅线信号线引线211到屏蔽层60的垂直距离与数据线信号线引线411到屏蔽层60的垂直距离相等或近似相等。由此，使得栅线信号线引线211与屏蔽层60之间的电容值与数据线信号线引线411与屏蔽层60之间的电容值相等或近似相等。
进一步地，根据本公开的实施例，阵列基板还包括设置在第二绝缘层50与第一绝缘层30之间并且对应于减薄区域X(例如，设置在减薄区域X中)的刻蚀阻止图案70，如图6所示。
如图6所示，在通过刻蚀工艺对第二绝缘层50进行减薄处理时，有时候，仅通过控制刻蚀时间或者其他类似方式，很难对刻蚀程度进行准确的控制。因此，在通过刻蚀使第二绝缘层50在减薄区域X中的厚度为0的情况下，可能会不可避免地引起第二绝缘层50以下的第一绝缘层30的刻蚀和减薄。因此，可以在第二绝缘层50与第一绝缘层30之间并且对应于减薄区域X的地方设置刻蚀阻止图案70，例如，将刻蚀阻止图案70的材质选择为与第二绝缘层50的材质不相同。以这样的方式，当对第二绝缘层50的减薄区域X进行刻蚀减薄处理时，特别是当将减薄区域X的厚度减为0时，与刻蚀阻止图案70相接触的刻蚀液将不会与刻蚀阻止图案70发生反应从而减薄刻蚀阻止图案70的厚度。由此，一方面能够保证对第二绝缘层50的减薄区域X进行完全刻蚀，同时另一方面，还可以对第一绝缘层30进行保护并且避免刻蚀过多。
可选地，如图6所示，刻蚀阻止图案70由不导电介质制成。在这样的情况下，出于电容考虑的目的，第一信号线引线21到屏蔽层60的垂直距离h1将包括刻蚀阻止图案70的厚度。
刻蚀阻止图案70可以采用不导电介质材料形成。在这样的情况下，第一信号线引线21到屏蔽层60之间的不导电材料层将包括该刻蚀阻止图案70。因此，在考虑电容值的大小时，第一信号线引线21到屏蔽层60的垂直距离h1将包括刻蚀阻止图案70的厚度。如图6所示，h1将为第一绝缘层30的厚度与刻蚀阻止图案70的厚度之和。
可选地，刻蚀阻止图案70与位于阵列基板的显示区域AA内的有源层图案同层且同材料形成。
在阵列基板的显示区域AA内，在形成栅线以及栅绝缘层之后，还需要形成有源层图案，以用于制作薄膜晶体管。典型地，显示区域AA内的有源层图案通常采用半导体材料形成，并且在走线区域BB中的刻蚀阻止图案70采用不导电介质材料。在这样的情况下，可以同样使用半导体材料制作刻蚀阻止图案70。由此，通过构图在显示区域AA内形成有源层图案的同时，可以形成位于走线区域BB中的刻蚀阻止图案70。这意味着，不必额外增加用于制作刻蚀阻止图案70的工艺步骤。
可选地，如图7所示，刻蚀阻止图案70还可以由导电材料制成。进一步地，刻蚀阻止图案70可以与屏蔽层60形成为一体。
刻蚀阻止图案70可以采用导电材料形成。此时，当考虑电容值的大小时，栅线信号线引线211到屏蔽层60之间的不导电材料层将不包括由导电材料制成的刻蚀阻止图案70。一般地，屏蔽层60也由导电材料形成。如图7所示，例如，刻蚀阻止图案70与屏蔽层60在减薄区域X的位置处相接触。也就是说，刻蚀阻止图案70与屏蔽层60形成为一体。这样一来，由于刻蚀阻止图案70在减薄区域X的位置处位于屏蔽层60的下方，并且刻蚀阻止图案70与屏蔽层60形成为一体，所以栅线信号线引线211到屏蔽层60的垂直距离h1即为栅线信号线引线211到刻蚀阻止图案70的下表面的距离，如图7所示，即为第一绝缘层30的厚度。
相比于采用不导电介质制作的上述刻蚀阻止图案70，通过采用导电材料制作刻蚀阻止图案70，能够避免在对栅线信号线引线211到屏蔽层60的垂直距离h1进行减薄以减小栅线信号线引线211到屏蔽层60的垂直距离h1与数据线信号线引线411到屏蔽层60的垂直距离h2之间的差值时，额外加入的刻蚀阻止图案70的厚度。
可选地，刻蚀阻止图案70与位于阵列基板的显示区域AA内的像素电极图案同层且同材料形成。
在阵列基板的显示区域AA内，在形成TFT结构之后，还需要形成像素电极图案。通常，显示区域AA内的像素电极图案采用透明导电材料制作。当走线区域BB中的刻蚀阻止图案70采用导电材料制成时，可以同样使用透明导电材料制作刻蚀阻止图案70。在这样的情况下，通过构图在显示区域AA内形成像素电极图案的同时，可以形成位于走线区域BB中的刻蚀阻止图案70。也就是说，不必额外增加用于制作刻蚀阻止图案70的工艺步骤。
可选地，如图8所示，在第二导电层40与屏蔽层60之间还设置有不导电介质图案80。此外，不导电介质图案80至少设置在与第二信号线引线41的正投影相对应的位置，并且不设置在与第一信号线引线21的正投影相对应的位置。
如图8所示，在第二导电层40与屏蔽层60之间设置不导电介质图案80。具体地，不导电介质图案80至少设置在与数据线信号线引线411的正投影相对应的位置，而且，不导电介质图案80不设置在与栅线信号线引线211的正投影相对应的位置。这样一来，通过设置不导 电介质图案80，可以增加数据线信号线引线411到屏蔽层60之间的垂直距离h2。由此，使得栅线信号线引线211到屏蔽层60之间的垂直距离h1和数据线信号线引线411到屏蔽层60之间的垂直距离h2相接近。
进一步可选地，如图8所示，栅线信号线引线211到屏蔽层60之间的垂直距离h1为第一绝缘层30的厚度与第二绝缘层50的厚度之和，而数据线信号线引线411到屏蔽层60之间的垂直距离h2为第二绝缘层50的厚度与不导电介质图案80的厚度之和。因此，通过将不导电介质图案80的厚度选择为与第一绝缘层50的厚度相等，可以使得栅线信号线引线211到屏蔽层60之间的垂直距离h1与数据线信号线引线411到屏蔽层60之间的垂直距离h2相等。以这样的方式，能够使得栅线信号线引线211上的信号传输延迟时间与数据线信号线引线411上的信号传输延迟时间相同。最终，在显示面板的显示过程中，可以避免由于栅线信号线引线211和数据线信号线引线411上的信号传输延迟时间不一致而容易产生的显示横条纹现象。
需要说明的是，根据栅极和栅极绝缘层相对于衬底基板的上下位置关系的不同，阵列基板的显示区域AA中的TFT可以划分为底栅型和顶栅型。底栅型指的是栅极相对于栅极绝缘层(对应于本公开的实施例中的第一绝缘层30)而言，位于靠近衬底基板一侧。与此相反，顶栅型指的是栅极相对于栅极绝缘层而言，位于远离衬底基板的一侧。在上述实施例的具体描述中，以第一信号线引线21为栅线信号线引线211、第一信号线为栅线以及阵列基板中的TFT为底栅型结构为例进行的说明。然而，本公开的实施例不限于此。也就是说，阵列基板还可以具有顶栅型结构，其中，第一信号线为数据线并且第一信号线引线21为数据线信号线引线411。对于其他实施方式及工作原理，将与顶栅型相类似，并且此处不再赘述。
根据本公开的另一方面，实施例还提供了一种显示装置，其包括在以上任一个实施例中描述的阵列基板。
在由本公开的实施例提供的显示装置中，通过将位于走线区域BB中的第一信号线引线21到屏蔽层60的垂直距离h1与第二信号线引线41到屏蔽层60的垂直距离之间的差值设计为小于第一绝缘层30的厚度h3，可以减小第一信号线引线上的信号传输延迟时间与第二信号线引线上的信号传输延迟时间的差距，从而减轻显示装置的显示横条纹 现象。
在上文对本公开的实施例的阵列基板的具体结构以及工作原理和可实现的效果的具体描述中，已经对于包括本公开的实施例的阵列基板的显示装置进行了详细的说明，因此，此处不再赘述。
根据本公开的再一方面，实施例提供了一种阵列基板的制作方法。如图9所示，阵列基板的制作方法包括以下步骤。
S101、在衬底基板10上依次形成第一导电层20、第一绝缘层30和第二导电层40，其中，第一导电层20包括位于走线区域BB中的第一信号线引线21，第二导电层40包括位于走线区域BB中的第二信号线引线41，并且第一信号线引线21与所述第二信号线引线41在衬底基板上的正投影不重叠。
S102、在衬底基板10上形成覆盖第二导电层40的绝缘薄膜，并且对绝缘薄膜的待减薄部分进行减薄，以得到具有减薄区域X的第二绝缘层50，其中，所述待减薄部分在所述衬底基板上的正投影至少覆盖所述第一信号线引线在所述衬底基板上的正投影并且不覆盖所述第二信号线引线在所述衬底基板上的正投影。
S103、在第二绝缘层50上形成图案化的屏蔽层60，其中，图案化的屏蔽层60包括位于走线区域BB中的屏蔽部分61。
如图4所示，首先在衬底基板10上依次形成第一导电层20、第一绝缘层30和第二导电层40，其中，第一导电层20包括形成在显示区域AA内的第一信号线以及形成在走线区域BB内的第一信号线引线21，并且第二导电层40包括形成在显示区域AA内的第二信号线以及形成在走线区域BB内的第二信号线引线41。此外，第一信号线引线21与第二信号线引线41之间至少相隔有第一绝缘层30，并且第一信号线引线21与第二信号线引线41在衬底基板10上的正投影不重叠。然后，在衬底基板10上形成覆盖第二导电层40的绝缘薄膜。如图4所示，第二导电层40在第二信号线和第二信号线引线41以外的位置为镂空的，并且镂空的部分能够露出第二导电层40以下的第一绝缘层30。因此，覆盖第二导电层40的绝缘薄膜将在第二导电层40的镂空部分处覆盖下面的第一绝缘层30。由于第二信号线引线41与第一信号线引线21在衬底基板10上的正投影不重叠，所以在绝缘薄膜对应于第一信号线引线21的正投影的位置处，绝缘薄膜将直接覆盖在第一绝 缘层30上。通过对绝缘薄膜与第一信号线引线21的正投影位置对应的部分进行膜层减薄处理，可以得到具有减薄区域X的第二绝缘层50。此时，第二绝缘层50的减薄区域X至少对应于第一信号线引线21的正投影位置。最后，可以在第二绝缘层50上形成图案化的屏蔽层60，其包括位于走线区域BB中的屏蔽部分61。
这样一来，在形成第二绝缘层50的过程中，通过增加对第二绝缘层50的减薄区域X中的部分的减薄处理，可以使得减薄区域X中的第二绝缘层50的厚度小于第二绝缘层50的其他位置处的厚度。由此，使得第一信号线引线21与屏蔽层60之间的垂直距离和第二信号线引线41与屏蔽层60之间的垂直距离的差值减小，从而有助于保持第一信号线引线21与屏蔽层60之间的电容值与第二信号线引线41与屏蔽层60之间的电容值相接近。
进一步地，如图10所示，本公开的实施例的制作方法还包括以下步骤。
S201、在衬底基板10上形成第一绝缘层30之后，并且在形成覆盖第二导电层40的绝缘薄膜之前，形成刻蚀阻止图案70，所述刻蚀阻止图案70在第二绝缘层50上的正投影与减薄区域X重叠。
如图6所示，在通过刻蚀工艺对第二绝缘层50进行减薄处理时，仅通过控制刻蚀时间或其他类似方式，通常难以对刻蚀程度进行准确的控制。因此，在通过刻蚀使第二绝缘层50在减薄区域X中的厚度为0的过程中，将不可避免地会对第二绝缘层50以下的第一绝缘层30产生一定程度的刻蚀或减薄。在这种情况下，在衬底基板10上形成第一绝缘层30之后，并且在形成覆盖第二导电层40的绝缘薄膜之前，可以在第二绝缘层50的减薄区域X的对应位置处形成刻蚀阻止图案70。这样一来，在对绝缘薄膜的减薄区域X进行减薄处理的过程中，当刻蚀液将减薄区域X的绝缘薄膜完全刻蚀之后，刻蚀液将不能够对刻蚀阻止图案70产生任何刻蚀效果。以这样的方式，一方面可以保证对减薄区域X的绝缘薄膜完全刻蚀，同时另一方面，还能够避免对刻蚀阻止图案70以下的第一绝缘层30产生任何刻蚀。
可选地，如图11或图12所示，形成刻蚀阻止图案70的步骤包括以下子步骤。
S2011、在衬底基板10上形成半导体薄膜，并且对半导体薄膜执 行构图工艺以形成位于阵列基板的显示区域AA内的有源层图案，以及刻蚀阻止图案70。
可替换地，S2012、在衬底基板10上形成透明导电薄膜，并且对透明导电薄膜执行构图工艺以形成位于阵列基板的显示区域AA内的像素电极图案，以及刻蚀阻止图案70。
在本公开的实施例提供的阵列基板的制作过程中，如果单独在走线区域BB中增设刻蚀阻止图案70，那么将需要增加阵列基板的制作步骤，从而使制作工艺复杂化。在此基础上，可选地，如图11所示，当刻蚀阻止图案70选用不导电介质材料制作时，可以将其选择为与显示区域AA内的有源层图案相同的材料。而且，在形成半导体薄膜之后，通过对半导体薄膜进行构图，可以在形成位于显示区域AA内的有源层图案的同时，形成位于走线区域BB中(特别地，对应减薄区域X中)的刻蚀阻止图案70。可替换地，如图12所示，当刻蚀阻止图案70选用导电材料制作时，可以将其选择为与显示区域AA内的像素电极图案相同的材料。而且，在形成透明导电薄膜之后，通过对透明导电薄膜进行构图，可以在形成位于显示区域AA内的像素电极图案的同时，形成位于走线区域BB中(特别地，对应减薄区域X中)的刻蚀阻止图案70。
可选地，如图13所示，由本公开的实施例提供的制作方法包括以下步骤。
S301、在衬底基板10上依次形成第一导电层20、第一绝缘层30和第二导电层40，其中，第一导电层20包括位于走线区域BB中的第一信号线引线21，并且第二导电层40包括位于走线区域BB中的第二信号线引线41，第一信号线引线21与第二信号线引线41在衬底基板10上的正投影不重叠。
S302、在形成有第二导电层40的衬底基板10上，形成不导电介质图案80，其中，不导电介质图案80设置在第二导电层40与屏蔽层60之间并且与第二信号线引线41的正投影相对应。
S303、在形成有第二导电层40的衬底基板10上，形成第二绝缘层50。
S304、在第二绝缘层50上形成图案化的屏蔽层60，其包括位于走线区域BB中的屏蔽部分61。
首先，在衬底基板10上依次形成第一导电层20、第一绝缘层30和第二导电层40，其中，第一导电层20包括形成在显示区域AA内的第一信号线以及形成在走线区域BB内的第一信号线引线21，并且第二导电层40包括形成在显示区域AA内的第二信号线以及形成在走线区域BB内的第二信号线引线41。此外，第一信号线引线21与第二信号线引线41之间至少相隔有第一绝缘层30，并且第一信号线引线21与第二信号线引线41在衬底基板10上的正投影不重叠。然后，形成与第二信号线引线41的正投影对应的不导电介质图案80以及第二绝缘层50。
需要说明的是，形成不导电介质图案80(S302)和形成第二绝缘层50(S303)的步骤不限定先后顺序。例如，如图8所示，可以先形成不导电介质图案80，然后再形成第二绝缘层50。可替换地，可以在形成第二绝缘层50之后，再在第二信号线引线41的正投影的对应位置处形成不导电介质图案80。
最后，在第二绝缘层50上形成图案化的屏蔽层60，其包括位于走线区域BB中的屏蔽部分61。
依照本公开的实施例，在通过上述方式制作阵列基板中，通过设置不导电介质图案80，可以增加第二信号线引线41到屏蔽层60之间的垂直距离h2。由此，使得第一信号线引线21到屏蔽层60之间的垂直距离h1和第二信号线引线41到屏蔽层60之间的垂直距离h2相接近。
以上所述，仅为本公开的具体实施方式，但是本公开的保护范围并不局限于此。任何熟悉本技术领域的技术人员在本公开揭露的技术范围内可容易设想到的各种变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

  1. 一种阵列基板，包括显示区域以及围绕所述显示区域的走线区域，其中，所述阵列基板还包括：
    衬底基板，以及
    依次设置在所述衬底基板上的第一导电层、第一绝缘层、第二导电层、第二绝缘层和图案化的屏蔽层，其中
    所述屏蔽层包括位于所述走线区域中的屏蔽部分，
    所述第一导电层包括位于所述走线区域中的第一信号线引线，而所述第二导电层包括位于所述走线区域中的第二信号线引线，所述第一信号线引线与所述第二信号线引线在所述衬底基板上的正投影不重叠，以及
    所述第一信号线引线到所述屏蔽层的垂直距离与所述第二信号线引线到所述屏蔽层的垂直距离之间的差值小于所述第一绝缘层的厚度。
  2. 根据权利要求1所述的阵列基板，其中，
    所述第一信号线引线到所述屏蔽层的垂直距离与所述第二信号线引线到所述屏蔽层的垂直距离相等。
  3. 根据权利要求1或2所述的阵列基板，其中，
    所述第二绝缘层包括减薄区域，所述减薄区域在所述衬底基板上的正投影至少覆盖所述第一信号线引线在所述衬底基板上的正投影，并且不覆盖所述第二信号线引线在所述衬底基板上的正投影。
  4. 根据权利要求3所述的阵列基板，其中，
    所述第二绝缘层在所述减薄区域中的厚度为0。
  5. 根据权利要求4所述的阵列基板，还包括设置在所述第二绝缘层的减薄区域中的刻蚀阻止图案。
  6. 根据权利要求5所述的阵列基板，其中，
    所述刻蚀阻止图案由不导电介质形成。
  7. 根据权利要求6所述的阵列基板，其中，
    所述刻蚀阻止图案与位于所述阵列基板的显示区域内的有源层图案同层且同材料形成。
  8. 根据权利要求5所述的阵列基板，其中，
    所述刻蚀阻止图案由导电材料形成并且与所述屏蔽层形成为一体。
  9. 根据权利要求8所述的阵列基板，其中，
    所述刻蚀阻止图案与位于所述阵列基板的显示区域内的像素电极图案同层且同材料形成。
  10. 根据权利要求1或2所述的阵列基板，还包括：位于所述第二导电层与所述屏蔽层之间的不导电介质图案，其中
    所述不导电介质图案在所述衬底基板上的正投影至少覆盖所述第二信号线引线在所述衬底基板上的正投影，并且不覆盖所述第一信号线引线在所述衬底基板上的正投影。
  11. 根据权利要求10所述的阵列基板，其中，
    所述不导电介质图案位于所述第二导电层与所述第二绝缘层之间。
  12. 根据权利要求10所述的阵列基板，其中，
    所述不导电介质图案位于所述第二绝缘层与所述屏蔽层之间。
  13. 一种显示装置，包括如权利要求1-12中任一项所述的阵列基板。
  14. 一种阵列基板的制作方法，包括，
    在衬底基板上依次形成第一导电层、第一绝缘层和第二导电层，其中，所述第一导电层包括第一信号线引线并且所述第二导电层包括第二信号线引线，所述第一信号线引线与所述第二信号线引线在所述衬底基板上的正投影不重叠；
    在衬底基板上形成覆盖所述第二导电层的绝缘薄膜，并且对所述绝缘薄膜的待减薄部分进行减薄，以得到具有减薄区域的第二绝缘层，其中，所述待减薄部分在所述衬底基板上的正投影至少覆盖所述第一信号线引线在所述衬底基板上的正投影并且不覆盖所述第二信号线引线在所述衬底基板上的正投影；以及
    在所述第二绝缘层上形成图案化的屏蔽层，所述屏蔽层包括屏蔽部分，其中
    所述阵列基板包括显示区域和围绕所述显示区域的走线区域，并且
    所述第一信号线引线、所述第二信号线引线和所述屏蔽部分形成 在所述走线区域中。
  15. 根据权利要求14所述的阵列基板的制作方法，还包括：
    在所述衬底基板上形成所述第一绝缘层之后，并且在形成覆盖所述第二导电层的绝缘薄膜之前，形成刻蚀阻止图案，所述刻蚀阻止图案在所述第二绝缘层上的正投影与所述减薄区域重叠。
  16. 根据权利要求15所述的阵列基板的制作方法，其中，形成刻蚀阻止图案的步骤包括：
    在衬底基板上形成半导体薄膜，并且对所述半导体薄膜执行构图工艺以形成位于所述阵列基板的显示区域内的有源层图案以及所述刻蚀阻止图案。
  17. 根据权利要求15所述的阵列基板的制作方法，其中，形成刻蚀阻止图案的步骤包括：
    在衬底基板上形成透明导电薄膜，并且对所述透明导电薄膜执行构图工艺以形成位于所述阵列基板的显示区域内的像素电极图案以及所述刻蚀阻止图案。
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