WO2019013175A1 - Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 - Google Patents

Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法 Download PDF

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美崎　克紀
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    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells

Definitions

  • the present invention relates to a scanning antenna, and in particular, a scanning antenna (sometimes referred to as a “liquid crystal array antenna”) in which an antenna unit (sometimes referred to as “element antenna”) has a liquid crystal capacitance, and such a scanning antenna.
  • a scanning antenna sometimes referred to as a "liquid crystal array antenna”
  • an antenna unit sometimes referred to as “element antenna”
  • TFT substrate and a method of manufacturing such a TFT substrate.
  • phased array antenna having an antenna unit is known as an antenna having such a function (hereinafter, referred to as “scanned antenna”).
  • scanned antenna an antenna having such a function
  • conventional phased array antennas are expensive and become an obstacle to widespread use in consumer products. In particular, the cost increases significantly as the number of antenna units increases.
  • Non-Patent Documents 1 to 5 scanning antennas have been proposed that make use of the large dielectric anisotropy (birefringence) of liquid crystal materials (including nematic liquid crystals and polymer dispersed liquid crystals) (Patent Documents 1 to 5 and Non-Patent Document 1). Since the dielectric constant of the liquid crystal material has frequency dispersion, in the present specification, the dielectric constant in the microwave frequency band (sometimes referred to as "dielectric constant for microwaves") is particularly referred to as "dielectric constant M ( ⁇ M )". I will write it as.
  • Patent Document 3 and Non-Patent Document 1 describe that a low-cost scanning antenna can be obtained by utilizing the technology of a liquid crystal display (hereinafter referred to as "LCD").
  • LCD liquid crystal display
  • Patent document 6 is a scanning antenna capable of mass production using conventional LCD manufacturing technology, a TFT substrate used for such a scanning antenna, and a method of manufacturing and driving such a scanning antenna. Is disclosed. The entire disclosure of Patent Document 6 is incorporated herein by reference for reference.
  • An object of the present invention is to provide a scanning antenna capable of suppressing deterioration of antenna characteristics, a TFT substrate used for such a scanning antenna, and a method of manufacturing such a TFT substrate.
  • a method of manufacturing a TFT substrate includes a dielectric substrate, and a patch electrode arranged on the dielectric substrate, each of which is electrically connected to the TFT and a drain electrode of the TFT. And a lower source metal layer including at least one element selected from the group consisting of Ti, Ta, and W, and a plurality of antenna unit regions, and the source electrode and the drain electrode of the TFT respectively.
  • a method of manufacturing a TFT substrate comprising: an upper source metal layer formed on a metal layer and containing Cu or Al, wherein the semiconductor layer of the TFT and the upper surface of the semiconductor layer are in contact with the dielectric substrate.
  • Step (A) forming a contact layer, and containing at least one element selected from the group consisting of Ti, Ta and W on the contact layer
  • Step (d) Step (e) of forming the upper source metal layer by etching the upper conductive film using the first resist layer as an etching mask, and etching the lower conductive film.
  • the step (f) includes, after the step (g), the step of forming the lower source metal layer by etching the lower conductive film using the second resist layer as an etching mask. Do.
  • the edge of the second resist layer is outside the edge of the upper source metal layer when viewed in the normal direction of the dielectric substrate, and the second resist is Forming the second resist layer such that the distance of the layer edge from the edge of the upper source metal layer is five or more times the thickness of the lower conductive film;
  • the step (f) includes the step of forming the lower source metal layer by etching the lower conductive film using the first resist layer as an etching mask before the step (g). And including the step of forming the second resist layer to cover the upper source metal layer and the lower source metal layer after the step (e) and the step (f). Do.
  • the etching rate of the lower conductive film in the step (f) is equal to or less than the etching rate of the upper conductive film in the step (e).
  • the edge of the lower source metal layer is inside the edge of the upper source metal layer when viewed in the normal direction of the dielectric substrate. Forming the upper source metal layer and the lower source metal layer so as not to fall within the above.
  • a method of manufacturing a TFT substrate includes a dielectric substrate, and a patch electrode arranged on the dielectric substrate, each of which is electrically connected to the TFT and the drain electrode of the TFT. And a lower source metal layer containing at least one element selected from the group consisting of Ti, Ta and W, and a plurality of antenna unit regions each having A method of manufacturing a TFT substrate, comprising: an upper source metal layer containing Cu or Al, formed on a lower source metal layer, wherein a semiconductor layer of the TFT and an upper surface of the semiconductor layer are formed on the dielectric substrate.
  • the edge of the upper source metal layer is inside the edge of the resist layer, and the distance from the edge of the resist layer of the edge of the upper source metal layer is 1.2 or more times the thickness of the upper source metal layer
  • the semiconductor layer and the source electrode are connected by etching the contact layer by dry etching using the resist layer as an etching mask. Forming a source contact portion and a drain contact portion connecting the semiconductor layer and the drain electrode.
  • the step (f) includes the step of etching the lower conductive film using the same etchant as the etchant of the contact layer in the step (g).
  • the etching rate of the lower conductive film in the step (f) is equal to or less than the etching rate of the upper conductive film in the step (e).
  • the edge of the lower source metal layer is inside the edge of the resist layer when viewed in the normal direction of the dielectric substrate, and Forming the lower source metal layer such that the distance of the edge from the edge of the resist layer is at least 1.8 times the thickness of the upper source metal layer;
  • the step (f) includes the step of etching the lower conductive film using the same etchant as the etchant of the upper conductive film in the step (e).
  • the edge of the lower source metal layer is inside the edge of the upper source metal layer when viewed in the normal direction of the dielectric substrate. Forming the upper source metal layer and the lower source metal layer so as not to fall within the above.
  • the patch electrode includes the lower source metal layer and the upper source metal layer.
  • a TFT substrate comprises a dielectric substrate, and a plurality of antennas arranged on the dielectric substrate, each having a TFT and patch electrodes electrically connected to a drain electrode of the TFT.
  • a TFT substrate having a unit region, wherein the TFT is formed on a semiconductor layer, a gate electrode, a gate insulating layer formed between the gate electrode and the semiconductor layer, and the semiconductor layer.
  • a source electrode and a drain electrode electrically connected to the semiconductor layer, a source contact portion formed between the semiconductor layer and the source electrode, and a gap between the semiconductor layer and the drain electrode
  • the source electrode and the drain electrode are at least one selected from the group consisting of Ti, Ta and W, respectively.
  • a distance in a channel length direction between the source contact portion and the drain contact portion is a channel length between the upper source metal layer of the source electrode and the upper source metal layer of the drain electrode. Less than the distance in the direction.
  • the distance in the channel length direction between the source contact portion and the drain contact portion is a channel length between the lower source metal layer of the source electrode and the lower source metal layer of the drain electrode. Less than the distance in the direction.
  • the patch electrode includes the lower source metal layer and the upper source metal layer.
  • the TFT substrate further includes an interlayer insulating layer covering the TFT, the semiconductor layer is located on the gate electrode, and the patch electrode is covered by the interlayer insulating layer. There is.
  • the TFT substrate further includes an interlayer insulating layer covering the TFT, and the gate electrode is located on the source electrode and the drain electrode, and the gate insulating layer and / or the gate electrode is provided.
  • the interlayer insulating layer has an opening overlapping with the patch electrode when viewed in the normal direction of the dielectric substrate.
  • the TFT substrate further includes an upper conductive layer formed on the interlayer insulating layer, and the gate insulating layer has a first opening reaching the patch electrode, and the interlayer insulating layer. Has a second opening overlapping with the first opening when viewed from the normal direction of the dielectric substrate, and the upper conductive layer covers the patch electrode exposed in the first opening Includes patch conductor.
  • a scanning antenna comprises a TFT substrate according to any of the above, a slot substrate disposed to face the TFT substrate, and a liquid crystal layer provided between the TFT substrate and the slot substrate. And a reflective conductive plate disposed on the surface of the slot substrate opposite to the liquid crystal layer via a dielectric layer, and the slot substrate includes another dielectric substrate and the other conductive substrate. And a slot electrode formed on the surface of the dielectric substrate on the liquid crystal layer side, the slot electrode having a plurality of slots, each of the plurality of slots corresponding to the plurality of antenna unit areas of the TFT substrate Are arranged corresponding to the patch electrodes in each of
  • a scanning antenna capable of suppressing deterioration in antenna characteristics
  • a TFT substrate used for such a scanning antenna and a method of manufacturing such a TFT substrate are provided.
  • FIG. 2 is a schematic cross-sectional view of a TFT substrate 101A.
  • FIG. 1 A) to (c) are schematic cross-sectional views of the TFT substrate 101R of the first reference example.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 101R of the first reference example.
  • (A) to (c) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 101R of the first reference example.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 101R of the first reference example.
  • FIG. to (c) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 101R of the first reference example.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 101A.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 101A.
  • (A) to (d) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 101A.
  • (A) to (d) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 101A.
  • (A) to (c) are schematic cross-sectional views for explaining a third method of manufacturing the TFT substrate 101A.
  • (A) to (c) are schematic cross-sectional views for explaining a fourth method of manufacturing the TFT substrate 101A.
  • (A) is a cross-sectional view schematically showing the slot substrate 201
  • (b) is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 101A and the slot substrate 201.
  • (A) is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the TFT substrate 102A according to the second embodiment of the present invention, and (b) and (c) are non-transmission / reception of the TFT substrate 102A. It is a schematic plan view of field R2.
  • (A) to (e) are schematic cross-sectional views of the TFT substrate 102A.
  • (A) to (c) are schematic cross-sectional views of the TFT substrate 102A.
  • FIG. 1 A) to (c) are schematic cross-sectional views of a TFT substrate 102R of a reference example 2.
  • FIG. 1 A) to (e) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 102R of Reference Example 2.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 102R of Reference Example 2.
  • (A) to (c) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 102R of Reference Example 2.
  • FIG. to (c) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 102R of Reference Example 2.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 102A.
  • (A) to (d) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 102A.
  • (A) to (c) are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 102A.
  • (A) to (d) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 102A.
  • (A) to (c) are schematic cross-sectional views for explaining a third method of manufacturing the TFT substrate 102A.
  • (A) to (c) are schematic cross-sectional views for explaining a fourth method of manufacturing the TFT substrate 102A.
  • a scanning antenna, a method of manufacturing the scanning antenna, and a TFT substrate used for the scanning antenna according to an embodiment of the present invention will be described with reference to the drawings.
  • the present invention is not limited to the embodiments exemplified below. Also, embodiments of the present invention are not limited to the drawings.
  • the thickness of the layer in the cross-sectional view, the size of the conductive portion and the opening in the plan view, and the like are examples.
  • a scanning antenna using an antenna unit using anisotropy (birefringence) of a large dielectric constant M ( ⁇ M ) of a liquid crystal material is a voltage applied to each liquid crystal layer of the antenna unit corresponding to the pixel of the LCD panel
  • the electromagnetic waves (for example, microwaves) emitted from the antenna or received by the antenna are given a phase difference according to the capacitance of each antenna unit, and are formed by the antenna units having different capacitances Depending on the two-dimensional pattern, it will have strong directivity in a specific direction (beam scanning).
  • the electromagnetic waves emitted from the antennas are obtained by integrating the spherical waves obtained as a result of the input electromagnetic waves being incident on each antenna unit and being scattered in each antenna unit in consideration of the phase difference given by each antenna unit. can get. It can also be considered that each antenna unit functions as a "phase shifter".
  • Non-Patent Document 2 discloses the basic structure of a scanning antenna in which helical slots are arranged.
  • the disclosures of Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 are all incorporated herein by reference for reference.
  • the antenna unit in the scanning antenna according to the embodiment of the present invention is similar to the pixel of the LCD panel, it is different from the pixel structure of the LCD panel, and the arrangement of plural antenna units is also a pixel in the LCD panel It is different from the arrangement of
  • the basic structure of a scanning antenna according to an embodiment of the present invention will be described with reference to FIG. 1 showing a scanning antenna 1000A according to a first embodiment which will be described in detail later.
  • the scanning antenna 1000A is a radial in-line slot antenna in which slots are arranged concentrically
  • the scanning antenna according to the embodiment of the present invention is not limited thereto, for example, the arrangement of slots may be various known arrangements. Good.
  • the arrangement of slot and / or antenna units the entire disclosure of Patent Document 5 is incorporated herein by reference.
  • FIG. 1 is a cross-sectional view schematically showing a part of the scanning antenna 1000A of the present embodiment, from the feed pin 72 (see FIG. 2 (b)) provided in the vicinity of the center of the concentrically arranged slots.
  • the part of the cross section along radial direction is shown typically.
  • the scanning antenna 1000A includes a TFT substrate 101A, a slot substrate 201, a liquid crystal layer LC disposed therebetween, a slot substrate 201, and a reflective conductive plate 65 disposed to face the air layer 54. Is equipped.
  • the scanning antenna 1000A transmits and receives microwaves from the TFT substrate 101A side.
  • the TFT substrate 101 A has a dielectric substrate 1 such as a glass substrate, a plurality of patch electrodes 15 formed on the dielectric substrate 1, and a plurality of TFTs 10. Each patch electrode 15 is connected to the corresponding TFT 10. Each TFT 10 is connected to a gate bus line and a source bus line.
  • the slot substrate 201 has a dielectric substrate 51 such as a glass substrate, and a slot electrode 55 formed on the liquid crystal layer LC side of the dielectric substrate 51.
  • the slot electrode 55 has a plurality of slots 57.
  • a reflective conductive plate 65 is disposed to face the slot substrate 201 with the air layer 54 interposed therebetween.
  • a layer formed of a dielectric having a small dielectric constant M with respect to microwaves for example, a fluorine resin such as PTFE
  • the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 and the air layer 54 between them function as the waveguide 301.
  • the patch electrode 15, the portion of the slot electrode 55 including the slot 57, and the liquid crystal layer LC between them constitute an antenna unit U.
  • one patch electrode 15 is opposed to the portion of the slot electrode 55 including one slot 57 via the liquid crystal layer LC, and constitutes a liquid crystal capacitance.
  • Each antenna unit U has an auxiliary capacitance (see FIG. 3) electrically connected in parallel to the liquid crystal capacitance.
  • the antenna unit U of the scanning antenna 1000A and the pixel in the LCD panel have a similar configuration. However, the scanning antenna 1000A has many differences from the LCD panel.
  • the performance required for the dielectric substrates 1 and 51 of the scanning antenna 1000A is different from the performance required for the substrate of the LCD panel.
  • a substrate transparent to visible light is used for the LCD panel, and for example, a glass substrate or a plastic substrate is used.
  • a semiconductor substrate may be used because the back side substrate does not need to be transparent.
  • dielectric substrates 1 and 51 for an antenna it is preferable that the dielectric loss with respect to a microwave (The dielectric loss tangent with respect to a microwave is represented as tan (delta) M ) is small.
  • the tan ⁇ M of the dielectric substrates 1 and 51 is preferably approximately 0.03 or less, and more preferably 0.01 or less.
  • a glass substrate or a plastic substrate can be used.
  • a glass substrate is superior in dimensional stability and heat resistance to a plastic substrate, and is suitable for forming circuit elements such as TFTs, wirings, and electrodes using LCD technology.
  • the above dielectric loss is larger in the glass, so that it is preferable that the thickness is 400 ⁇ m or less from the viewpoint that the thinner the glass can reduce the waveguide loss. And 300 ⁇ m or less is more preferable. There is no particular lower limit, as long as it can be handled without cracking in the manufacturing process.
  • the conductive materials used for the electrodes are also different.
  • An ITO film is often used as a transparent conductive film for the pixel electrode and the counter electrode of the LCD panel.
  • ITO has a large tan ⁇ M to microwaves and can not be used as a conductive layer in an antenna.
  • the slot electrode 55 functions as a wall of the waveguide 301 together with the reflective conductive plate 65. Therefore, in order to suppress the transmission of microwaves in the wall of the waveguide 301, the thickness of the wall of the waveguide 301, that is, the thickness of the metal layer (Cu layer or Al layer) is preferably large.
  • the electromagnetic wave is attenuated to 1/20 (-26 dB) if the thickness of the metal layer is three times the skin depth, and to about 1/150 (-43 dB) if it is five times. ing. Therefore, if the thickness of the metal layer is five times the skin depth, the transmittance of the electromagnetic wave can be reduced to 1%. For example, for a 10 GHz microwave, using a Cu layer having a thickness of 3.3 ⁇ m or more and an Al layer having a thickness of 4.0 ⁇ m or more can reduce the microwave to 1/150.
  • the microwave can be reduced to 1/150 by using a Cu layer having a thickness of 1.9 ⁇ m or more and an Al layer having a thickness of 2.3 ⁇ m or more.
  • the slot electrode 55 is preferably formed of a relatively thick Cu layer or Al layer.
  • the thickness of the Cu layer or the Al layer which can be set appropriately in consideration of the film formation time and cost.
  • the use of a Cu layer offers the advantage of being thinner than using an Al layer.
  • the formation of a relatively thick Cu layer or Al layer can adopt not only the thin film deposition method used in the manufacturing process of LCD, but also other methods such as affixing a Cu foil or Al foil to a substrate.
  • the thickness of the metal layer is, for example, 2 ⁇ m or more and 30 ⁇ m or less. When forming using a thin film deposition method, the thickness of the metal layer is preferably 5 ⁇ m or less.
  • the reflective conductive plate 65 for example, an aluminum plate or a copper plate having a thickness of several mm can be used.
  • the patch electrode 15 does not necessarily constitute the waveguide 301 like the slot electrode 55, and therefore, a Cu layer or an Al layer having a smaller thickness than the slot electrode 55 can be used.
  • a Cu layer or an Al layer having a smaller thickness than the slot electrode 55 can be used.
  • the resistance in order to avoid a loss which is converted to heat when vibration of free electrons in the vicinity of the slot 57 of the slot electrode 55 induces vibration of free electrons in the patch electrode 15, it is preferable that the resistance be low.
  • the thickness of the Al layer is preferably 0.3 ⁇ m or more and 2 ⁇ m or less, for example.
  • the array pitch of the antenna units U is largely different from the pixel pitch.
  • the wavelength ⁇ is, for example, 25 mm.
  • the pitch of the antenna unit U is ⁇ / 4 or less and / or ⁇ / 5 or less, it is 6.25 mm or less and / or 5 mm or less. This is ten times or more larger than the pixel pitch of the LCD panel. Therefore, the length and width of the antenna unit U will also be about 10 times larger than the pixel length and width of the LCD panel.
  • the arrangement of antenna units U may be different from the arrangement of pixels in the LCD panel.
  • the example for example, refer Unexamined-Japanese-Patent No. 2002-217640
  • arranged concentrically it is not restricted to this,
  • it arranges helically and It is also good.
  • they may be arranged in a matrix as described in Patent Document 4.
  • the characteristics required for the liquid crystal material of the liquid crystal layer LC of the scanning antenna 1000A are different from the characteristics required for the liquid crystal material of the LCD panel.
  • the LCD panel changes the polarization state by changing the refractive index of the liquid crystal layer of the pixel and giving a phase difference to the polarized light of visible light (wavelength 380 nm to 830 nm) (eg, rotates the polarization axis direction of linearly polarized light, or , By changing the degree of circular polarization of circularly polarized light).
  • the scanning antenna 1000A changes the phase value of the microwaves excited (re-radiated) from each patch electrode by changing the capacitance value of the liquid crystal capacitance of the antenna unit U.
  • the anisotropy ( ⁇ M ) of the dielectric constant M ( ⁇ M ) with respect to microwaves is preferably large, and the tan ⁇ M is preferably small.
  • M. Wittek et al. SID 2015 DIGEST pp.
  • the ⁇ M described in 824-826 is 4 or more, and the tan ⁇ M is 0.02 or less (all have a value of 19 Gz).
  • Kuki, Polymer 55, August issue pp. 599-602 (2006) and a liquid crystal material having a ⁇ M of 0.4 or more and a tan ⁇ M of 0.04 or less can be used.
  • a liquid crystal material for an antenna unit for microwaves is preferably a material having a large refractive index anisotropy ⁇ n for visible light.
  • the refractive index anisotropy ⁇ n of the liquid crystal material for LCD is evaluated by the refractive index anisotropy for light of 550 nm.
  • nematic liquid crystal with ⁇ n of 0.3 or more, preferably 0.4 or more is used for an antenna unit for microwaves.
  • ⁇ n birefringence index
  • the liquid crystal material having a large ⁇ n tends to have a strong polarity, the reliability may be reduced.
  • ⁇ n is preferably 0.4 or less.
  • the thickness of the liquid crystal layer is, for example, 1 ⁇ m to 500 ⁇ m.
  • FIG. 1 is a schematic partial sectional view of the vicinity of the center of the scanning antenna 1000A as described in detail, and FIGS. 2A and 2B respectively show the TFT substrate 101A and the slot substrate 201 provided in the scanning antenna 1000A. It is a typical top view shown.
  • the scanning antenna 1000A has a plurality of antenna units U arranged in a two-dimensional manner. In the scanning antenna 1000A illustrated here, the plurality of antenna units are arranged concentrically.
  • the area of the TFT substrate 101A corresponding to the antenna unit U and the area of the slot substrate 201 will be referred to as an "antenna unit area" and will be denoted by the same reference symbol U as the antenna unit.
  • a region defined by a plurality of two-dimensionally arrayed antenna unit regions is referred to as “transmission / reception region R1”.
  • An area other than the transmission / reception area R1 is called "non-transmission / reception area R2".
  • a terminal portion, a drive circuit, and the like are provided in the non-transmission / reception area R2.
  • FIG. 2A is a schematic plan view showing the TFT substrate 101A provided in the scanning antenna 1000A.
  • the transmission / reception area R1 when viewed in the normal direction of the TFT substrate 101A, has a donut shape.
  • the non-transmission / reception area R2 includes a first non-transmission / reception area R2a located at the center of the transmission / reception area R1 and a second non-transmission / reception area R2b located at the periphery of the transmission / reception area R1.
  • the outer diameter of the transmission / reception area R1 is, for example, 200 mm to 1500 mm, and is set according to the communication amount and the like.
  • a plurality of gate bus lines GL and a plurality of source bus lines SL supported by the dielectric substrate 1 are provided in the transmission / reception region R1 of the TFT substrate 101A, and an antenna unit region U is defined by these wirings.
  • the antenna unit area U is arranged, for example, concentrically in the transmission / reception area R1.
  • Each of the antenna unit areas U includes a TFT and a patch electrode electrically connected to the TFT.
  • the source electrode of the TFT is electrically connected to the source bus line SL, and the gate electrode is electrically connected to the gate bus line GL.
  • the drain electrode is electrically connected to the patch electrode.
  • a seal area Rs is disposed in the non-transmission / reception area R2 (R2a, R2b) so as to surround the transmission / reception area R1.
  • a seal material (not shown) is applied to the seal area Rs. The sealing material adheres the TFT substrate 101A and the slot substrate 201 to each other and seals liquid crystal between the substrates 101A and 201.
  • a gate terminal GT, a gate driver GD, a source terminal ST, and a source driver SD are provided outside the seal area Rs in the non-transmission / reception area R2.
  • Each of the gate bus lines GL is connected to the gate driver GD via the gate terminal part GT.
  • Each of the source bus lines SL is connected to the source driver SD via the source terminal portion ST.
  • the source driver SD and the gate driver GD are formed on the dielectric substrate 1, but one or both of these drivers may be provided on another dielectric substrate.
  • a plurality of transfer terminal portions PT are also provided in the non-transmission / reception area R2.
  • the transfer terminal portion PT is electrically connected to the slot electrode 55 (FIG. 2B) of the slot substrate 201.
  • a connection portion between the transfer terminal portion PT and the slot electrode 55 is referred to as a “transfer portion”.
  • the transfer terminal portion PT (transfer portion) may be disposed in the seal region Rs.
  • a resin containing conductive particles may be used as the sealing material.
  • liquid crystal is sealed between the TFT substrate 101 A and the slot substrate 201, and electrical connection between the transfer terminal portion PT and the slot electrode 55 of the slot substrate 201 can be secured.
  • the transfer terminal portion PT is disposed in both the first non-transmission / reception area R2a and the second non-transmission / reception area R2b, but may be disposed in only one of them.
  • the transfer terminal portion PT may not be disposed in the seal region Rs.
  • the non-transmission / reception area R2 may be disposed outside the seal area Rs.
  • FIG. 2B is a schematic plan view illustrating the slot substrate 201 in the scanning antenna 1000A, and shows the surface of the slot substrate 201 on the liquid crystal layer LC side.
  • a slot electrode 55 is formed on the dielectric substrate 51 over the transmission / reception region R1 and the non-transmission / reception region R2.
  • a plurality of slots 57 are arranged in the slot electrode 55.
  • the slots 57 are arranged corresponding to the antenna unit area U in the TFT substrate 101A.
  • the plurality of slots 57 are concentrically arranged with a pair of slots 57 extending in directions substantially orthogonal to one another so as to constitute a radial in-line slot antenna.
  • the scanning antenna 1000A can transmit and receive circularly polarized waves because it has slots substantially orthogonal to each other.
  • terminal portions IT of the plurality of slot electrodes 55 are provided in the non-transmission / reception region R2.
  • the terminal portion IT is electrically connected to the transfer terminal portion PT (FIG. 2A) of the TFT substrate 101A.
  • the terminal portion IT is disposed in the seal region Rs, and is electrically connected to the corresponding transfer terminal portion PT by the seal material containing conductive particles.
  • the power supply pin 72 is disposed on the back surface side of the slot substrate 201.
  • the microwave is inserted into the waveguide 301 composed of the slot electrode 55, the reflective conductive plate 65 and the dielectric substrate 51 by the feed pin 72.
  • the feed pin 72 is connected to the feed device 70. Power is fed from the center of the concentric circle in which the slots 57 are arranged.
  • the method of feeding may be either a direct feeding method or an electromagnetic coupling method, and a known feeding structure can be adopted.
  • the seal area Rs is provided so as to surround a relatively narrow area including the transmission / reception area R1, but the invention is not limited thereto.
  • the seal area Rs provided outside the transmission / reception area R1 may be provided, for example, near the side of the dielectric substrate 1 and / or the dielectric substrate 51 so as to have a certain distance or more from the transmission / reception area R1.
  • the terminal portion and the drive circuit provided in the non-transmission / reception region R2 may be formed outside the seal region Rs (that is, the side where the liquid crystal layer does not exist).
  • the antenna characteristics are deteriorated due to the influence of the impurities (in particular, the ionic impurities) contained in the seal material (in particular, the curable resin). Can be suppressed.
  • TFT substrate 101R (Antenna Unit Area U) of Reference Example 1>
  • the TFT substrate 101R of Reference Example 1 Before describing the detailed structure of the TFT substrate 101A of the present embodiment, first, the TFT substrate 101R of Reference Example 1 will be described. When the inventor of the present invention prototypes and drives a scanning antenna provided with the TFT substrate 101R of Reference Example 1, the antenna characteristics may be degraded. In the following description, the description of the configuration common to the TFT substrate 101A of the present embodiment may be omitted.
  • FIG. 3A is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the TFT substrate 101A.
  • the case where the plan view of the TFT substrate 101R of the reference example 1 is the same as the plan view of the TFT substrate 101A shown in FIG. 3 will be described as an example.
  • You may refer to FIG. 6A is a schematic cross-sectional view of the antenna unit area U of the TFT substrate 101R of the first reference example, and is a cross-sectional view along the line A-A 'of FIG.
  • components common to the TFT substrate 101A of the present embodiment may be denoted by the same reference numerals.
  • the TFT substrate 101R of Reference Example 1 is arranged on the dielectric substrate 1 and the dielectric substrate 1, and each of the TFT 10 and the drain electrode of the TFT 10 is arranged. 7D and a plurality of antenna unit areas U each having a patch electrode 15 electrically connected to 7D.
  • the TFT 10 is formed on the semiconductor layer 5, the gate insulating layer 4 formed between the gate electrode 3 G, and the gate electrode 3 G and the semiconductor layer 5, and is electrically connected to the semiconductor layer 5.
  • the source electrode 7S and the drain electrode 7D each include a lower source metal layer S1 including at least one element selected from the group consisting of Ti, Ta and W, and a lower source metal layer. And an upper source metal layer S2 formed on S1 and containing Cu or Al.
  • the source metal layer 7 including the source electrode 7S and the drain electrode 7D includes a lower source metal layer S1 and an upper source metal layer S2. When viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S1 is inside the edge of the upper source metal layer S2.
  • the edge of the lower source metal layer S1 may not be distinguished from the edge of the upper source metal layer S2.
  • the edges of the source contact portion 6S and the drain contact portion 6D may not be distinguished from the edge of the lower source metal layer S1 and / or the edge of the upper source metal layer S2.
  • the edge of the lower source metal layer S1 is inside the edge of the upper source metal layer S2. It is in. That is, the source metal layer 7 has a reverse tapered side surface.
  • the edge of the lower source metal layer S1 when viewed in the normal direction of the dielectric substrate 1, it refers to a structure in which the edge of the lower source metal layer S1 is inside the edge of the upper source metal layer S2, "reverse tapered” or " It is sometimes called "reverse tapered side".
  • the defect 11 d is generated in the inorganic layer formed on the source metal layer 7 (here, the interlayer insulating layer 11 formed to cover the TFT 10).
  • the source metal layer 7 refers to a portion not completely covered with the inorganic layer (the inorganic insulating layer or the oxide conductive layer (for example, ITO)) formed on the source metal layer 7. It is called a layer defect.
  • the interlayer insulating layer 11 is discontinuous.
  • the gate insulating layer 4 and / or the interlayer insulating layer 11 may be represented as a planarizing layer in the cross-sectional view for the sake of simplicity, in general, a thin film deposition method (eg, CVD method, sputtering method, The layer formed by vacuum evaporation has a surface reflecting the level difference of the base.
  • a thin film deposition method eg, CVD method, sputtering method
  • the interlayer insulating layer 11 of the TFT substrate 101R of the reference example 1 has the defect 11d, in the scanning antenna provided with the TFT substrate 101R of the reference example 1, metal ions (Cu ions or Al ions) from the source metal layer 7 form a liquid crystal layer. It was found that the melting of the liquid crystal material deteriorates the antenna characteristics.
  • the source metal layer 7 includes the source electrode 7S, the drain electrode 7D and the patch electrode 15, and each of the source electrode 7S, the drain electrode 7D and the patch electrode 15 includes the lower source metal layer S1 and the upper source And a metal layer S2. Therefore, metal ions are eluted from any of these electrodes.
  • the scanning antenna controls the voltage applied to each liquid crystal layer of the antenna unit, and changes the effective dielectric constant M ( ⁇ M ) of the liquid crystal layer of each antenna unit, thereby increasing the capacitance.
  • a two-dimensional pattern is formed by different antenna units. Since the specific resistance of the liquid crystal material having a large dielectric anisotropy ⁇ M (birefringence ⁇ n to visible light) in the microwave region is low, the holding ratio of the voltage applied to the liquid crystal capacitance is low. When the voltage holding ratio of the liquid crystal capacitor is reduced, the effective voltage applied to the liquid crystal layer is reduced, and a target voltage is not applied to the liquid crystal layer.
  • the phase difference given to the microwave by the liquid crystal layer of the antenna unit deviates from the predetermined value. If the phase difference deviates from the predetermined value, the antenna characteristics deteriorate.
  • a drop in voltage holding ratio appears as, for example, a drop in gain.
  • a liquid crystal material having a large dielectric anisotropy ⁇ M in the microwave region contains, for example, an isothiocyanate group (—NCS) or a thiocyanate group (—SCN).
  • NCS isothiocyanate group
  • SCN thiocyanate group
  • Liquid crystal materials containing an isothiocyanate group or a thiocyanate group tend to deteriorate. When the liquid crystal material is degraded, the resistivity is further reduced and the voltage holding ratio is further reduced.
  • Liquid crystal materials containing an isothiocyanate group or a thiocyanate group have strong polarity, and their chemical stability is lower than that of liquid crystal materials currently used in LCDs.
  • the isothiocyanate group and the thiocyanate group have strong polarity, they are easy to absorb moisture, and may react with metal ions (eg, Cu ions or Al ions). In addition, when a DC voltage is continuously applied, an electrical decomposition reaction may occur.
  • a liquid crystal material containing an isothiocyanate group or a thiocyanate group absorbs light in the ultraviolet region to around 430 nm, and is easily decomposed by light.
  • liquid crystal materials containing an isothiocyanate group or a thiocyanate group are relatively weak to heat. Due to these, the specific resistance of the liquid crystal material decreases and / or the ionic impurities increase, so the voltage holding ratio of the liquid crystal capacity decreases.
  • the edge of the lower source metal layer S1 is inside the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 of the TFT substrate 101R of Reference Example 1. It was found that a certain structure was generated due to the manufacturing process of the TFT substrate 101R of Reference Example 1. A method of manufacturing the TFT substrate 101R of Reference Example 1 and a method of manufacturing the TFT substrate 101A of the present embodiment will be described later.
  • FIG. 3A is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the TFT substrate 101A.
  • FIG. 4A is a schematic cross-sectional view of the TFT substrate 101A, and shows a cross section taken along the line A-A 'in FIG. 3A.
  • the TFT substrate 101A is arranged on the dielectric substrate 1 and the dielectric substrate 1, and each of them is electrically connected to the TFT 10 and the drain electrode 7D of the TFT 10. And a plurality of antenna unit areas U each having a patch electrode 15 connected thereto.
  • the TFT 10 is formed on the semiconductor layer 5, the gate insulating layer 4 formed between the gate electrode 3 G, and the gate electrode 3 G and the semiconductor layer 5, and is electrically connected to the semiconductor layer 5.
  • the source electrode 7S and the drain electrode 7D are respectively formed on the lower source metal layer S1 including at least one element selected from the group consisting of Ti, Ta and W, and the lower source metal layer S1, and Cu or Al And including the upper source metal layer S2.
  • the edge of the lower source metal layer S1 is inward of the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 Not. That is, when viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2, or the edge of the lower source metal layer S1 is the upper It coincides with the edge of the source metal layer S2.
  • the source metal layer 7 of the TFT substrate 101A does not have a reverse tapered side surface. That is, the source metal layer 7 has tapered or vertical side surfaces.
  • “taper” or “taper” refers to a structure in which the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2 when viewed in the normal direction of the dielectric substrate 1 It is called "a side”. Since the side surface of the source metal layer 7 is tapered or perpendicular, the source metal layer 7 can be completely covered with the inorganic layer (here, the interlayer insulating layer 11) formed on the source metal layer 7.
  • the scanning antenna 1000A including the TFT substrate 101A it is possible to suppress the dissolution of metal ions (Cu ions or Al ions) from the source metal layer 7 to the liquid crystal layer LC.
  • the scanning antenna 1000A can suppress the deterioration of the antenna characteristics.
  • the structure of the antenna unit area U of the TFT substrate 101A will be described in more detail.
  • the TFT substrate 101A includes a gate metal layer 3 supported by a dielectric substrate 1, a semiconductor layer 5 formed on the gate metal layer 3, and a gate.
  • a contact portion 6S, a drain contact portion 6D, and an interlayer insulating layer 11 formed on the source metal layer 7 are provided.
  • the interlayer insulating layer 11 is formed to cover the TFT 10.
  • the TFT substrate 101A further includes an upper conductive layer 19 formed on the interlayer insulating layer 11 so that the structure of the non-transmission / reception region R2 of the TFT substrate 101A will be described later.
  • TFT10 which each antenna unit area
  • the TFT 10 has a top contact structure in which the source electrode 7S and the drain electrode 7D are disposed on the semiconductor layer 5.
  • the semiconductor layer 5 is disposed to overlap the gate electrode 3 G with the gate insulating layer 4 interposed therebetween.
  • the source contact 6S and the drain contact 6D are disposed on both sides of a region (channel region) in which the channel is formed in the semiconductor layer 5 when viewed from the normal direction of the dielectric substrate 1.
  • the source contact 6S and the drain contact 6D are formed in contact with the top surface of the semiconductor layer 5.
  • the semiconductor layer 5 is, for example, an intrinsic amorphous silicon (ia-Si) layer, and the source contact portion 6S and the drain contact portion 6D are, for example, n + -type amorphous silicon (n + -a-Si) layers.
  • the semiconductor layer 5 may be a crystalline silicon layer (for example, a polysilicon layer).
  • the source electrode 7S and the drain electrode 7D are electrically connected to the semiconductor layer 5 through the source contact 6S and the drain contact 6D, respectively.
  • the source electrode 7S is provided in contact with the source contact portion 6S
  • the drain electrode 7D is provided in contact with the drain contact portion 6D.
  • the gate electrode 3G is electrically connected to the gate bus line GL, and is supplied with a scanning signal voltage from the gate bus line GL.
  • the source electrode 7S is electrically connected to the source bus line SL, and is supplied with a data signal voltage from the source bus line SL.
  • the gate electrode 3G and the gate bus line GL are formed of the same conductive film (conductive film for gate).
  • the source electrode 7S, the drain electrode 7D, and the source bus line SL are formed of the same conductive film (conductive film for source).
  • the gate conductive film and the source conductive film are, for example, metal films.
  • a layer (layer) including the gate electrode 3G, which is formed using the gate conductive film may be referred to as a “gate metal layer 3”, and is formed using the source conductive film.
  • the layer including the electrode 7S may be referred to as a "source metal layer 7".
  • the gate metal layer 3 includes a gate electrode 3G of the TFT 10 and a gate bus line GL
  • the source metal layer 7 includes a source electrode 7S and a drain electrode 7D of the TFT 10, and a source bus line SL.
  • Source metal layer 7 includes lower source metal layer S1 and upper source metal layer S2.
  • the patch electrode 15 is included in the source metal layer 7 here.
  • the patch electrode 15 includes a lower source metal layer S1 and an upper source metal layer S2.
  • the patch electrode 15 is covered with the interlayer insulating layer 11.
  • the patch electrode 15 includes a Cu layer or an Al layer as a main layer.
  • the upper source metal layer S2 of the patch electrode 15 may be called a "main layer".
  • the upper source metal layer S2 may have a laminated structure of a layer containing Cu or Al (typically, a Cu layer or an Al layer) and a refractory metal-containing layer.
  • the refractory metal-containing layer may be formed on a layer containing Cu or Al.
  • the “high-melting point metal-containing layer” is a layer containing at least one element selected from the group consisting of titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta) and niobium (Nb).
  • the "high melting point metal-containing layer” may have a laminated structure.
  • the refractory metal-containing layer is formed of Ti, W, Mo, Ta, Nb, an alloy containing these, a nitride thereof, and a solid solution of the metal or the alloy and the nitride. Point to
  • the performance of the scanning antenna correlates with the electrical resistance of the patch electrode 15, and the thickness of the main layer is set so as to obtain a desired resistance. From the viewpoint of electrical resistance, there is a possibility that the thickness of the patch electrode 15 can be smaller in the Cu layer than in the Al layer.
  • the thickness of the main layer of the patch electrode 15 is set to, for example, 0.3 ⁇ m or more when formed by an Al layer, and set to, for example, 0.2 ⁇ m or more when formed by a Cu layer.
  • each antenna unit area U has an auxiliary capacitance electrically connected in parallel to the liquid crystal capacitance.
  • the auxiliary capacitance includes an auxiliary capacitance electrode 7C electrically connected to the drain electrode 7D, a gate insulating layer 4, and an auxiliary capacitance counter electrode 3C facing the auxiliary capacitance electrode 7C via the gate insulating layer 4 Composed of The storage capacitor counter electrode 3 ⁇ / b> C is included in the gate metal layer 3, and the storage capacitor electrode 7 ⁇ / b> C is included in the source metal layer 7.
  • Gate metal layer 3 further includes a CS bus line (storage capacitance line) CL connected to storage capacitance counter electrode 3C.
  • the CS bus line CL extends, for example, substantially in parallel with the gate bus line GL.
  • the storage capacitor counter electrode 3C is integrally formed with the CS bus line CL.
  • the width of the storage capacitor counter electrode 3C may be larger than the width of the CS bus line CL.
  • the auxiliary capacitance electrode 7C is extended from the drain electrode 7D.
  • the width of the auxiliary capacitance electrode 7C may be larger than the width of the portion other than the auxiliary capacitance electrode 7C among the portions extended from the drain electrode 7D.
  • the arrangement relationship between the auxiliary capacitance and the patch electrode 15 is not limited to the illustrated example.
  • ⁇ Structure of TFT Substrate 101A (Non-Transmission / Reception Area R2)>
  • the structure of the non-transmission / reception area R2 of the TFT substrate 101A according to the present embodiment will be described with reference to FIGS.
  • the structure of the non-transmission / reception area R2 of the TFT substrate 101A is not limited to the illustrated example.
  • the effect that the deterioration of the antenna characteristics described above can be suppressed can be obtained regardless of the structure outside the seal region Rs in the non-transmission / reception region R2. This is because the liquid crystal layer LC is not present outside the seal region Rs in the non-transmission / reception region R2, so that there is no problem of metal ions melting out of the upper source metal layer S2 into the liquid crystal layer LC.
  • FIGS. 3B and 3C are schematic plan views of the non-transmission / reception area R2 of the TFT substrate 101A, and FIGS. 4B to 4E and 5 are non-transmission / reception of the TFT substrate 101A. It is a typical sectional view of field R2.
  • FIG. 3 (b) shows the transfer terminal PT, the gate terminal GT and the CS terminal CT provided in the non-transmission / reception area R2, and
  • FIG. 3 (c) shows the source provided in the non-transmission / reception area R2.
  • the gate connection part SG and the source terminal part ST are shown.
  • the transfer terminal portion PT includes a first transfer terminal portion PT1 located in the seal region Rs, and a second transfer terminal portion PT2 provided outside the seal region Rs (the side without the liquid crystal layer).
  • the first transfer terminal PT1 extends along the seal area Rs so as to surround the transmission / reception area R1.
  • FIG. 4B shows a cross section of the first transfer terminal portion PT1 along the line BB ′ in FIG. 3B
  • FIG. 4C shows a cross section in FIG. 3C
  • FIG. 4D shows a cross section of the source-gate connection portion SG along the line -C '
  • FIG. 4D shows a cross section of the source terminal portion ST along the line DD' in FIG. 4 (e) shows a cross section of the second transfer terminal PT2 along the line EE 'in FIG. 3 (b)
  • FIG. 5 shows an F in FIG. 3 (c).
  • a cross section of the source-gate connection part SG and the source terminal part ST along the -F 'line is shown.
  • the gate terminal portion GT and the source terminal portion ST are provided for each gate bus line and each source bus line, respectively.
  • Source-gate connections SG are generally provided corresponding to each source bus line.
  • FIG. 3 (b) shows the CS terminal CT and the second transfer terminal PT2 in line with the gate terminal GT
  • the number and arrangement of the CS terminal CT and the second transfer terminal PT2 are as follows: Each is set independently of the gate terminal GT.
  • the number of CS terminals CT and second transfer terminals PT2 is smaller than the number of gate terminals GT, and is appropriately set in consideration of voltage uniformity of CS electrodes and slot electrodes.
  • the second transfer terminal PT2 may be omitted when the first transfer terminal PT1 is formed.
  • Each CS terminal unit CT is provided, for example, corresponding to each CS bus line.
  • Each CS terminal unit CT may be provided corresponding to a plurality of CS bus lines.
  • the TFT substrate 101A may have at least one CS terminal portion CT.
  • the TFT substrate 101A have a plurality of CS terminal portions CT.
  • the slot voltage is, for example, a ground potential.
  • Source-gate connection part SG As shown in FIG. 3C, the TFT substrate 101A has a source-gate connecting portion SG in the non-transmission / reception region R2. Source-gate connections SG are generally provided for each source bus line SL. The source-gate connecting portion SG electrically connects each source bus line SL to a connection wiring (sometimes referred to as “source lower connection wiring”) formed in the gate metal layer 3. As described later, the lower connection portion of the source terminal portion ST can be formed of the gate metal layer 3 by providing the source-gate connection portion SG. Thus, the source terminal portion ST of the TFT substrate 101A is excellent in reliability.
  • the source-gate connecting portion SG includes the source lower connection wiring 3sg, the opening 4sg1 formed in the gate insulating layer 4, and the source bus line.
  • a connection portion 7sg, an opening 11sg1 and an opening 11sg2 formed in the interlayer insulating layer 11, and a source bus line upper connection 19sg are provided.
  • Source lower connection wiring 3 sg is included in the gate metal layer 3. Source lower connection wiring 3sg is electrically separated from gate bus line GL.
  • the opening 4sg1 formed in the gate insulating layer 4 reaches the source lower connection wiring 3sg.
  • the source bus line connection 7sg is included in the source metal layer 7 and is electrically connected to the source bus line SL.
  • the source bus line connection 7sg is extended from the source bus line SL and integrally formed with the source bus line SL.
  • Source bus line connection portion 7sg includes lower source metal layer S1 and upper source metal layer S2.
  • the width of the source bus line connection 7sg may be larger than the width of the source bus line SL.
  • the opening 11 sg 1 formed in the interlayer insulating layer 11 overlaps the opening 4 sg 1 formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4sg1 formed in the gate insulating layer 4 and the opening 11sg1 formed in the interlayer insulating layer 11 constitute a contact hole CH_sg1.
  • the opening 11sg2 formed in the interlayer insulating layer 11 reaches the source bus line connection 7sg.
  • the opening 11sg2 may be referred to as a contact hole CH_sg2.
  • the source bus line upper connection 19 sg (which may be simply referred to as “upper connection 19 sg”) is included in the upper conductive layer 19.
  • Upper connection portion 19sg is formed on interlayer insulating layer 11, in contact hole CH_sg1, and in contact hole CH_sg2, is connected to source lower connection interconnection 3sg in contact hole CH_sg1, and is a source bus line in contact hole CH_sg2. It is connected to the connection 7sg.
  • the upper connection portion 19sg is in contact with the source lower connection wiring 3sg in the opening 4sg1 formed in the gate insulating layer 4 and the source bus line in the opening 11sg2 formed in the interlayer insulating layer 11 It is in contact with the connection 7sg.
  • the portion exposed by the opening 4sg1 is preferably covered by the upper connection 19sg.
  • the portion exposed by the opening 11sg2 is preferably covered by the upper connection 19sg.
  • the upper conductive layer 19 includes, for example, a transparent conductive layer (for example, an ITO layer).
  • the upper conductive layer 19 may be formed only of, for example, a transparent conductive layer.
  • the upper conductive layer 19 may include a first upper conductive layer including a transparent conductive layer, and a second upper conductive layer formed under the first upper conductive layer.
  • the second upper conductive layer is formed of, for example, one layer or a stack of two or more layers selected from the group consisting of a Ti layer, an MoNbNi layer, an MoNb layer, an MoW layer, a W layer and a Ta layer.
  • the contact hole CH_sg2 is formed at a position separated from the contact hole CH_sg1.
  • the present embodiment is not limited to this, and the contact hole CH_sg1 and the contact hole CH_sg2 may be continuous (that is, may be formed as a single contact hole).
  • the contact hole CH_sg1 and the contact hole CH_sg2 may be formed in the same process as a single contact hole.
  • a single contact hole reaching source lower connection wiring 3sg and source bus line connection 7sg is formed in gate insulating layer 4 and interlayer insulating layer 11, and the upper portion in the contact hole and on interlayer insulating layer 11 is formed.
  • the connection portion 19sg may be formed.
  • the upper connection portion 19sg is preferably formed so as to cover a portion of the source lower connection wiring 3sg and the source bus line connection portion 7sg which is exposed by the contact hole.
  • Source terminal ST As shown in FIG. 3C, the TFT substrate 101A has a source terminal ST in the non-transmission / reception region R2. Generally, source terminal portion ST is provided corresponding to each source bus line SL. Here, a source terminal portion ST and a source-gate connection portion SG are provided corresponding to each source bus line SL.
  • the source terminal portion ST is a lower connection portion for source terminal connected to the source lower connection wiring 3sg formed in the source-gate connection portion SG.
  • 3s also referred to simply as “lower connection 3s”
  • an opening 4s formed in the gate insulating layer 4 an opening 11s formed in the interlayer insulating layer 11, and an upper connection 19s for the source terminal (Sometimes simply referred to as "upper connection 19s").
  • the lower connection portion 3 s is included in the gate metal layer 3.
  • the lower connection portion 3s is electrically connected to the source lower connection wiring 3sg formed in the source-gate connection portion SG.
  • the lower connection portion 3s is extended from the lower source connection wiring 3sg and integrally formed with the lower source connection wiring 3sg.
  • the opening 4s formed in the gate insulating layer 4 reaches the lower connection 3s.
  • the opening 11 s formed in the interlayer insulating layer 11 overlaps the opening 4 s formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4s formed in the gate insulating layer 4 and the opening 11s formed in the interlayer insulating layer 11 constitute a contact hole CH_s.
  • the upper connection portion 19s is included in the upper conductive layer 19.
  • the upper connection portion 19s is formed on the interlayer insulating layer 11 and in the contact hole CH_s, and is connected to the lower connection portion 3s in the contact hole CH_s.
  • the upper connection portion 19 s is in contact with the lower connection portion 3 s in the opening 4 s formed in the gate insulating layer 4.
  • the source terminal portion ST does not include the conductive portion included in the source metal layer 7.
  • the source terminal portion ST has the lower connection portion 3s included in the gate metal layer 3, it has excellent reliability.
  • Corrosion may occur due to moisture in the air (which may contain impurities) at the terminal portion, particularly at the terminal portion provided outside the seal region Rs (opposite to the liquid crystal layer). Moisture in the atmosphere can penetrate through the contact holes reaching the lower connection, reach the lower connection and cause corrosion in the lower connection. From the viewpoint of suppressing the occurrence of corrosion, the contact hole reaching the lower connection portion is preferably deep. That is, it is preferable that the thickness of the insulating layer in which the opening forming the contact hole is formed is large.
  • scratches and disconnection may occur in the lower connection portion of the terminal portion due to fragments or chips (cullet) of the glass substrate.
  • cullet fragments or chips
  • a plurality of TFT substrates are manufactured from one mother substrate.
  • the cullet occurs, for example, when cutting the mother substrate, forming a scribe line on the mother substrate, and the like.
  • the contact hole reaching the lower connection portion is preferably deep. That is, it is preferable that the thickness of the insulating layer in which the opening forming the contact hole is formed is large.
  • the contact hole CH_s reaching the lower connection portion 3s is the opening 4s formed in the gate insulating layer 4 and the interlayer An opening 11 s formed in the insulating layer 11 is provided.
  • the depth of the contact hole CH_s is the sum of the thickness of the gate insulating layer 4 and the thickness of the interlayer insulating layer 11.
  • the contact hole reaching the lower connection portion has only the opening formed in the interlayer insulating layer 11, and the depth thereof is the interlayer
  • the thickness of the insulating layer 11 is smaller than the depth of the contact hole CH_s.
  • the depth of the contact hole and the thickness of the insulating layer refer to the depth and thickness in the normal direction of the dielectric substrate 1, respectively. The same applies to other contact holes and insulating layers unless otherwise specified.
  • the source terminal portion ST of the TFT substrate 101 A is superior to, for example, the case where the lower connection portion is included in the source metal layer 7. Reliability.
  • the opening 4s formed in the gate insulating layer 4 is formed so as to expose only a part of the lower connection 3s.
  • the opening 4 s formed in the gate insulating layer 4 is inside the lower connection 3 s. Therefore, all the regions in the opening 4s have a laminated structure having the lower connection 3s and the upper connection 19s on the dielectric substrate 1.
  • the outer side of the lower connection portion 3s has a laminated structure including the gate insulating layer 4 and the interlayer insulating layer 11.
  • the source terminal portion ST of the TFT substrate 101A has excellent reliability. From the viewpoint of obtaining excellent reliability, it is preferable that the sum of the thickness of the gate insulating layer 4 and the thickness of the interlayer insulating layer 11 be large.
  • connection portion 3s Of the lower connection portion 3s, the portion exposed by the opening 4s is covered by the upper connection portion 19s.
  • the TFT substrate 101A has a gate terminal GT in the non-transmission / reception region R2.
  • the gate terminal part GT has, for example, the same configuration as that of the source terminal part ST, as shown in FIG.
  • the gate terminal portion GT is generally provided for each gate bus line GL.
  • the gate terminal portion GT is formed on the gate terminal lower connection portion 3g (also referred to simply as “lower connection portion 3g”) and the gate insulating layer 4. It has the opening 4g, the opening 11g formed in the interlayer insulating layer 11, and the upper connection 19g for the gate terminal (sometimes referred to simply as the "upper connection 19g").
  • Lower connection portion 3g is included in gate metal layer 3 and is electrically connected to gate bus line GL.
  • the lower connection portion 3g is extended from the gate bus line GL and integrally formed with the gate bus line GL.
  • the opening 4 g formed in the gate insulating layer 4 reaches the lower connection 3 g.
  • the opening 11 g formed in the interlayer insulating layer 11 overlaps the opening 4 g formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4 g formed in the gate insulating layer 4 and the opening 11 g formed in the interlayer insulating layer 11 constitute a contact hole CH_g.
  • the upper connection portion 19 g is included in the upper conductive layer 19.
  • the upper connection portion 19 g is formed on the interlayer insulating layer 11 and in the contact hole CH_g, and is connected to the lower connection portion 3 g in the contact hole CH_g.
  • the upper connection portion 19 g is in contact with the lower connection portion 3 g in the opening 4 g formed in the gate insulating layer 4.
  • the gate terminal GT does not have the conductive portion included in the source metal layer 7.
  • the gate terminal part GT has the lower connection part 3g included in the gate metal layer 3, it has excellent reliability like the source terminal part ST.
  • the TFT substrate 101A has a CS terminal portion CT in the non-transmission / reception region R2 as shown in FIG. 3 (b).
  • the CS terminal portion CT has the same configuration as the source terminal portion ST and the gate terminal portion GT.
  • the CS terminal portion CT may be provided, for example, corresponding to each CS bus line CL.
  • the CS terminal portion CT includes the CS terminal lower connection portion 3c (sometimes simply referred to as “lower connection portion 3c") and the opening 4c formed in the gate insulating layer 4. , An opening 11c formed in the interlayer insulating layer 11, and a CS terminal upper connection 19c (also referred to simply as “upper connection 19c").
  • Lower connection portion 3 c is included in gate metal layer 3.
  • Lower connection portion 3c is electrically connected to CS bus line CL.
  • the lower connection portion 3c is extended from the CS bus line CL and integrally formed with the CS bus line CL.
  • the opening 4 c formed in the gate insulating layer 4 reaches the lower connection 3 c.
  • the opening 11 c formed in the interlayer insulating layer 11 overlaps the opening 4 c formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4 c formed in the gate insulating layer 4 and the opening 11 c formed in the interlayer insulating layer 11 constitute a contact hole CH_c.
  • the upper connection portion 19 c is included in the upper conductive layer 19.
  • the upper connection portion 19c is formed on the interlayer insulating layer 11 and in the contact hole CH_c, and is connected to the lower connection portion 3c in the contact hole CH_c.
  • the upper connection portion 19 c is in contact with the lower connection portion 3 c in the opening 4 c formed in the gate insulating layer 4.
  • the CS terminal portion CT does not have a conductive portion included in the source metal layer 7.
  • the CS terminal portion CT includes the lower connection portion 3c included in the gate metal layer 3, it has excellent reliability as the source terminal portion ST.
  • the TFT substrate 101A has a first transfer terminal portion PT1 in the non-transmission / reception region R2.
  • the first transfer terminal portion PT1 is provided in the seal region Rs (that is, the first transfer terminal portion PT1 is provided in the seal portion surrounding the liquid crystal layer).
  • the first transfer terminal portion PT1 is a first transfer terminal lower connection portion 3p1 (also referred to simply as “lower connection portion 3p1”) and a gate.
  • the opening 4 p 1 formed in the insulating layer 4, the opening 11 p 1 formed in the interlayer insulating layer 11, and the upper connection 19 p 1 for the first transfer terminal (sometimes referred to simply as “upper connection 19 p 1”) are also included. Have.
  • Lower connection portion 3 p 1 is included in gate metal layer 3. That is, lower connection portion 3p1 is formed of the same conductive film as gate bus line GL. Lower connection portion 3p1 is electrically separated from gate bus line GL. For example, when the same voltage as the slot voltage is supplied to the CS bus line CL, the lower connection 3p1 is electrically connected to, for example, the CS bus line CL. As illustrated, lower connection portion 3p1 may extend from the CS bus line. However, the present invention is not limited to this example, and the lower connection portion 3p1 may be electrically separated from the CS bus line.
  • the opening 4 p 1 formed in the gate insulating layer 4 reaches the lower connection 3 p 1.
  • the opening 11 p 1 formed in the interlayer insulating layer 11 overlaps the opening 4 p 1 formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4 p 1 formed in the gate insulating layer 4 and the opening 11 p 1 formed in the interlayer insulating layer 11 constitute a contact hole CH_p 1.
  • the upper connection portion 19 p 1 is included in the upper conductive layer 19.
  • the upper connection portion 19p1 is formed on the interlayer insulating layer 11 and in the contact hole CH_p1, and is connected to the lower connection portion 3p1 in the contact hole CH_p1.
  • the upper connection portion 19 p 1 is in contact with the lower connection portion 3 p 1 in the opening 4 p 1 formed in the gate insulating layer 4.
  • the upper connection portion 19p1 is connected to the upper connection portion for the transfer terminal on the slot substrate side, for example, by a seal material containing conductive particles (see FIG. 17B).
  • the first transfer terminal portion PT1 does not have the conductive portion included in the source metal layer 7.
  • the lower connection portion 3p1 is disposed between two gate bus lines GL adjacent to each other.
  • the two lower connection portions 3p1 arranged across the gate bus line GL may be electrically connected via a conductive connection portion (not shown).
  • the conductive connection portion electrically connecting the two lower connection portions 3p1 may be included in the source metal layer 7, for example.
  • lower contact part 3p1 is connected to upper contact part 19p1 by providing one contact hole CH_p1, but one or more contact holes CH_p1 are provided for one lower contact part 3p1. It should just be. A plurality of contact holes may be provided for one lower connection portion 3p1. The number and shape of the contact holes are not limited to the illustrated example.
  • the second transfer terminal portion PT2 is provided outside the seal area Rs (opposite to the transmission / reception area R1).
  • the second transfer terminal portion PT2 has the same cross-sectional structure as the first transfer terminal portion PT1, as shown in FIGS. 3 (b) and 4 (e).
  • Second transfer terminal lower connection portion 3p2 also referred to simply as “lower connection portion 3p2”
  • opening 4p2 formed in gate insulating layer 4
  • opening 11p2 formed in interlayer insulating layer 11
  • a second transfer terminal upper connecting portion 19p2 also referred to simply as "upper connecting portion 19p2"
  • Lower connection portion 3 p 2 is included in gate metal layer 3.
  • the lower connection portion 3p2 is extended from the first transfer terminal lower connection portion 3p1 and integrally formed with the first transfer terminal lower connection portion 3p1.
  • the opening 4 p 2 formed in the gate insulating layer 4 reaches the lower connection 3 p 2.
  • the opening 11 p 2 formed in the interlayer insulating layer 11 overlaps the opening 4 p 2 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4 p 2 formed in the gate insulating layer 4 and the opening 11 p 2 formed in the interlayer insulating layer 11 constitute a contact hole CH_p 2.
  • the upper connection portion 19 p 2 is included in the upper conductive layer 19.
  • the upper connection portion 19p2 is formed on the interlayer insulating layer 11 and in the contact hole CH_p2, and is connected to the lower connection portion 3p2 in the contact hole CH_p2.
  • the upper connection portion 19 p 2 is in contact with the lower connection portion 3 p 2 in the opening 4 p 2 formed in the gate insulating layer 4.
  • the upper connection portion 19p2 may be connected to the upper connection portion for the transfer terminal on the slot substrate side, for example, by a sealing material containing conductive particles.
  • the second transfer terminal portion PT2 does not have a conductive portion included in the source metal layer 7.
  • FIGS. 6B and 6C show schematic cross-sectional views of the non-transmission / reception region R2 of the TFT substrate 101R of the first reference example.
  • FIGS. 6 (b) and 6 (c) show cross-sectional views taken along the lines CC 'and DD' in FIG. 3 (c), respectively.
  • the source metal layer 7 has a reverse tapered side surface, and the interlayer insulating layer 11 Have the defect 11d.
  • the liquid crystal layer LC does not exist even if the interlayer insulating layer 11 has the defect 11 d outside the seal region Rs in the non-transmission / reception region R2, the upper source metal layer S2 to the liquid crystal layer LC There is no problem that the metal ions dissolve out.
  • the D-D 'cross section of the TFT substrate 101R of Reference Example 1 shown in FIG. 6C is the same as the D-D' cross section of the TFT substrate 101A. Further, since the other cross section of the TFT substrate 101R of the reference example 1 is the same as the TFT substrate 101A, the illustration and the description thereof will be omitted.
  • a first method of manufacturing the TFT substrate 101R of the first reference example will be described with reference to FIGS. 7 to 9.
  • FIGS. 7A to 7 D, 8 A to 8 C and 9 A to 9 D are schematic diagrams for explaining a first method of manufacturing the TFT substrate 101 R of the first reference example.
  • Each of these drawings shows a cross section (A-A 'cross section, C-C' cross section and D-D 'cross section of the TFT substrate 101R of the first embodiment) corresponding to FIGS. 6A to 6C. There is.
  • the gate conductive film 3 ′ is formed on the dielectric substrate 1 by sputtering or the like.
  • the material of the gate conductive film 3 ' is not particularly limited.
  • a film containing a metal such as H, or an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • a laminated film in which an Al film (thickness: for example 150 nm) and an MoN film (thickness: for example 100 nm) are laminated in this order is formed as the gate conductive film 3 '.
  • the gate conductive film 3 ′ is patterned to form a gate metal layer 3 as shown in FIG. 7B.
  • the gate metal layer 3 includes the gate electrode 3G, the gate bus line GL, the storage capacitor counter electrode 3C, and the CS bus line CL in the antenna unit formation region, and includes the source lower connection wiring 3sg in the source-gate connection portion formation region, Lower connection portions 3s, 3g, 3c, 3p1 and 3p2 are included in each terminal portion formation region.
  • patterning of the gate conductive film 3 ′ is performed by wet etching.
  • a gate insulating film 4 ′, an intrinsic amorphous silicon film 5 ′ and an n + -type amorphous silicon film 6 ′ are formed in this order so as to cover the gate metal layer 3.
  • the gate insulating film 4 ′ can be formed by a CVD method or the like.
  • the gate insulating the film 4 ' is silicon oxide (SiO 2) film, a silicon nitride (Si x N y) film, silicon oxynitride (SiO x N y; x> y) film, a silicon nitride oxide (SiN x O y; x> y)
  • a film etc. can be used suitably.
  • the gate insulating film 4 ' for example, a thickness of 350nm silicon nitride (Si x N y) of forming a film.
  • a thickness of 350nm silicon nitride (Si x N y) of forming a film for example, an intrinsic amorphous silicon film 5 'having a thickness of 120 nm and an n + -type amorphous silicon film 6' having a thickness of 30 nm, for example, are formed.
  • a crystalline silicon film for example, a polysilicon film
  • the intrinsic amorphous silicon film 5 'and the n + -type amorphous silicon film 6' are patterned to form island-shaped semiconductor layers 5 and contact layers 6 as shown in FIG. 7 (d).
  • the patterning of the intrinsic amorphous silicon film 5 'and the n + -type amorphous silicon film 6' is performed, for example, by etching by dry etching using the same etching mask (photoresist).
  • the contact layer 6 is formed in contact with the top surface of the semiconductor layer 5.
  • the lower conductive film for source S1 ′ is formed on the gate insulating film 4 ′ and the contact layer 6 by sputtering or the like, and the source on the lower conductive film for source S1 ′.
  • the upper conductive film S2 ' is formed.
  • a resist layer 80 is formed on the source upper conductive film S2 'using a photoresist.
  • a Ti film (thickness: for example 20 nm) is formed as the source lower conductive film S1 ′, and a Cu film (thickness: for example 500 nm) is formed as the source upper conductive film S2 ′.
  • a Ti film (thickness: for example 20 nm) is formed as the source lower conductive film S1 ′, and an Al film (thickness: for example 750 nm) and an MoN film (thickness: for example) as the source upper conductive film S2 ′.
  • a laminated film (MoN / Al) may be formed by laminating 100 nm) in this order.
  • the upper source conductive layer S2 ' is etched to form the upper source metal layer S2.
  • the lower source metal layer S1 is formed by etching the source lower conductive film S1 ′, and the source contact 6S and the drain contact 6D are formed by etching the contact layer 6. Do.
  • the source metal layer 7 including the upper source metal layer S2 and the lower source metal layer S1 is formed.
  • Source metal layer 7 includes source electrode 7S, drain electrode 7D, source bus line SL, storage capacitance electrode 7C, and patch electrode 15 in the antenna unit formation region, and source bus line connection portion 7sg in the source-gate connection formation region. including.
  • Each of source electrode 7S, drain electrode 7D, source bus line SL, storage capacitance electrode 7C, patch electrode 15, and source bus line connection portion 7sg includes lower source metal layer S1 and upper source metal layer S2.
  • the source contact 6S is formed to connect the semiconductor layer 5 and the source electrode 7S
  • the drain contact 6D is formed to connect the semiconductor layer 5 and the drain electrode 7D.
  • upper source metal layer S2 is formed as shown in FIG. 8B by etching source upper conductive film S2 'by wet etching or dry etching using resist layer 80 as an etching mask. In this etching step, an etchant having a large etching selectivity to the etching rate of the source lower conductive film S1 'is used.
  • the source upper conductive film S2' is etched using, for example, a mixed acid aqueous solution.
  • a stacked film (MoN / Al) in which an Al film and a MoN film are stacked in this order is formed as the upper conductive film S 2 ′ for source
  • etching of the upper conductive film S 2 ′ for source is, for example, phosphoric acid, nitric acid and It is carried out using an aqueous solution containing acetic acid.
  • the MoN film and the Al film are etched using the same etchant. Not limited to this, the MoN film and the Al film may be etched using different etchants.
  • source lower conductive film S1 ′ and contact layer 6 are etched by dry etching using resist layer 80 as an etching mask to separate lower source metal layer S1 from each other as shown in FIG. 8 (c).
  • the source contact 6S and the drain contact 6D are formed.
  • the etching of the source lower conductive film S1 'and the contact layer 6 is performed using, for example, a chlorine-based gas.
  • the region exposed from the resist layer 80 is a region ra having the contact layer 6 and a region rb not having the contact layer 6 before the dry etching step is performed. including. Both the region ra and the region rb have the source lower conductive film S1 '. In the dry etching process, in the region rb, the source lower conductive film S1 'and / or the gate insulating film 4' are over-etched by the amount not having the contact layer 6 as compared with the region ra.
  • the lower source metal layer The edge of S1 gets inside the edge of the upper source metal layer S2. That is, in the lower conductive film for source S1 ', a portion under the resist layer 80 which is an etching mask is also etched (under cut) by side etching. As a result, the side surfaces of the source metal layer 7 become reversely tapered. Further, for example, as shown in FIG. 8C, in the region GE along the edge of the lower source metal layer S1, the gate insulating film 4 'is etched.
  • the dry etching step is preferably performed under the condition that the etching rate of the semiconductor layer 5 is low.
  • the etching condition for example, etchant
  • the side surface of the source metal layer 7 may be reversely tapered as described above.
  • the source metal layer 7 is formed such that at least a part of the source lower connection wiring 3sg does not overlap with the source bus line connection portion 7sg.
  • each terminal portion formation region does not have the conductive portion included in the source metal layer 7.
  • an interlayer insulating film 11 ′ is formed to cover the TFT 10 and the source metal layer 7.
  • the interlayer insulating film 11 ′ is formed by, for example, a CVD method.
  • the interlayer insulating film 11 ' a silicon oxide (SiO 2) film, a silicon nitride (Si x N y) film, silicon oxynitride (SiO x N y; x> y) film, a silicon nitride oxide (SiN x O y; x> y) A film etc. can be used suitably.
  • the interlayer insulating film 11 ′ is formed in contact with the channel region of the semiconductor layer 5.
  • the interlayer insulating film 11 ′ can not completely cover the side surface of the source metal layer 7. That is, defects (for example, discontinuous portions) 11 d are formed in the interlayer insulating film 11 ′. It is to be noted that a defect (discontinuous portion) of interlayer insulating film 11 'is caused by etching of region GE (see FIG. 8C) along the edge of lower source metal layer S1 in gate insulating film 4'. 11 d can be larger.
  • interlayer insulating film 11 ′ and gate insulating film 4 ′ are formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ by a known photolithography process. .
  • a contact hole CH_sg1 reaching the source lower connection wiring 3sg is formed in the gate insulating film 4 ′ and the interlayer insulating film 11 ′, and an opening reaching the source bus line connection 7sg
  • a portion 11sg2 (contact hole CH_sg2) is formed in the interlayer insulating film 11 ′.
  • contact holes CH_s, CH_g, CH_c, CH_p1 and CH_p2 reaching lower connection portions 3s, 3g, 3c, 3p1 and 3p2 are formed in interlayer insulating film 11 ′ and gate insulating film 4 ′, respectively.
  • the interlayer insulating film 11 'and the gate insulating film 4' are etched with the source metal layer 7 as an etch stop.
  • interlayer insulating film 11 ′ and gate insulating film 4 ′ are collectively etched in a region overlapping source lower connection wiring 3sg (for example, etching is performed using the same etching mask and the same etchant)
  • the source bus line connection 7sg functions as an etch stop to etch the interlayer insulating film 11 ′.
  • the contact hole CH_sg1 has an opening 4sg1 formed in the gate insulating layer 4 and an opening 11sg1 formed in the interlayer insulating layer 11.
  • at least a part of source lower connection interconnection 3sg is formed so as not to overlap source bus line connection portion 7sg, so contact hole CH_sg1 is formed in gate insulating film 4 ′ and interlayer insulating film 11 ′.
  • the side surface of the opening 4sg1 may be aligned with the side surface of the opening 11sg1 on the side surface of the contact hole CH_sg1.
  • side-to-side alignment of two or more different layers in a contact hole means not only when the side faces exposed in the contact hole in these layers are flush with each other in the vertical direction, It also includes the case of continuously forming an inclined surface such as a tapered shape. Such a configuration can be obtained, for example, by etching these layers using the same mask, or by etching the lower layer using the upper layer as a mask.
  • contact hole CH_s is formed by collectively etching interlayer insulating film 11 ′ and gate insulating film 4 ′.
  • the contact hole CH_s has an opening 4s formed in the gate insulating film 4 'and an opening 11s formed in the interlayer insulating film 11'.
  • the side surface of the opening 4 s may be aligned with the side surface of the opening 11 s on the side surface of the contact hole CH_s.
  • contact hole CH_g is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively.
  • the contact hole CH_g has an opening 4g formed in the gate insulating film 4 'and an opening 11g formed in the interlayer insulating film 11'.
  • the side surface of the opening 4g may be aligned with the side surface of the opening 11g on the side surface of the contact hole CH_g.
  • contact hole CH_c is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively.
  • the contact hole CH_c has an opening 4c formed in the gate insulating film 4 'and an opening 11c formed in the interlayer insulating film 11'.
  • the side surface of the opening 4 c and the side surface of the opening 11 c may be aligned on the side surface of the contact hole CH_c.
  • contact hole CH_p 1 is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively.
  • the contact hole CH_p1 has an opening 4p1 formed in the gate insulating film 4 'and an opening 11p1 formed in the interlayer insulating film 11'.
  • the side surface of the opening 4p1 may be aligned with the side surface of the opening 11p1 on the side surface of the contact hole CH_p1.
  • contact hole CH_p2 is formed by etching interlayer insulating film 11 'and gate insulating film 4' at once.
  • the contact hole CH_p2 has an opening 4p2 formed in the gate insulating film 4 'and an opening 11p2 formed in the interlayer insulating film 11'.
  • the side surface of the opening 4p2 may be aligned with the side surface of the opening 11p2 on the side surface of the contact hole CH_p2.
  • the upper conductive layer is formed, for example, by sputtering on the interlayer insulating layer 11, in the contact holes CH_s, in the contact holes CH_g, in the contact holes CH_c, in the contact holes CH_p1 and in the contact holes CH_p2.
  • the upper conductive film 19 ′ includes, for example, a transparent conductive film.
  • the transparent conductive film for example, an ITO (indium tin oxide) film, an IZO film, a ZnO film (zinc oxide film) or the like can be used.
  • an ITO film having a thickness of 70 nm is used as the upper conductive film 19 ′.
  • a laminated film (ITO / Ti) in which Ti (thickness: for example 50 nm) and ITO (thickness: for example 70 nm) are laminated in this order may be used as the upper conductive film 19 ′.
  • Ti film one film or a laminated film of two or more films selected from the group consisting of MoNbNi film, MoNb film, MoW film, W film and Ta film may be used. That is, as the upper conductive film 19 ′, one film or a laminated film of two or more films selected from the group consisting of Ti film, MoNbNi film, MoNb film, MoW film, W film and Ta film, and ITO film A laminated film laminated in this order may be used.
  • a defect (discontinuous portion) 19 d may occur due to the defect 11 d of the interlayer insulating layer 11.
  • the present invention is not limited to this, and in some cases, no defect occurs in the upper conductive film 19 ′. Even if the interlayer insulating layer 11 has the defect 11 d, the side surface of the source metal layer 7 exposed to the defect 11 d is completely covered by the upper conductive film 19 ′ formed on the interlayer insulating layer 11. There is.
  • the upper conductive film 19 ' is patterned to form the upper conductive layer 19 as shown in FIG. 9 (d). Specifically, in the source-gate connection portion forming region, upper connection portion 19sg connected to source lower connection wiring 3sg in contact hole CH_sg1 and connected to source bus line connection portion 7sg in contact hole CH_sg2 is formed. . In the source terminal portion formation region, the upper connection portion 19s in contact with the lower connection portion 3s is formed in the contact hole CH_s, and in the gate terminal portion formation region, the upper connection in contact with the lower connection portion 3s in the contact hole CH_g.
  • a portion 19g is formed, and in the CS terminal portion formation region, the upper connection portion 19c in contact with the lower connection portion 3c is formed in the contact hole CH_c.
  • the lower portion is formed in the contact hole CH_p1.
  • An upper connection portion 19p1 in contact with the connection portion 3p1 is formed, and an upper connection portion 19p2 in contact with the lower connection portion 3p2 in the contact hole CH_p2 is formed in the second transfer terminal portion formation region.
  • the TFT substrate 101R of Reference Example 1 is manufactured.
  • the upper conductive layer 19 is not formed in the antenna unit region U, so that a defect (non-unity on the interlayer insulating layer 11) of the side surface of the source metal layer 7 having the reverse taper shape The portion exposed to the continuous portion 11 d is not covered with the upper conductive layer 19.
  • the lower source metal layer S1 and the upper source metal layer S2 are exposed without being covered with the inorganic layer.
  • the upper connection portion 19sg is formed so as not to cover the side surface of the source bus line connection portion 7sg in the source-gate connection portion SG, for example, as shown in FIG.
  • the portion of the side surface of the source metal layer 7 which is exposed to the defect (discontinuous portion) 11 d of the interlayer insulating layer 11 is not covered even by the upper conductive layer 19.
  • TFT substrate 101R of Reference Example 1 The TFT substrate 101R of the reference example 1 is also manufactured by the method described below.
  • the second method of manufacturing the TFT substrate 101R of the reference example 1 is a method of forming the source contact 6S, the drain contact 6D, the lower source metal layer S1, and the upper source metal layer S2, as shown in FIGS. It differs from the first manufacturing method described above.
  • the source upper conductive film S2 ' is etched (wet etching or dry etching), and then the source lower conductive film S1' and the contact layer 6 are etched by dry etching.
  • the upper source conductive film S2 'and the lower source conductive film S1' are etched (wet etching or dry etching), and then the contact layer 6 is etched by dry etching.
  • FIGS. 6A to 6C are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 101R of the first reference example.
  • Each of these drawings shows a cross section (A-A 'cross section, C-C' cross section and D-D 'cross section of the TFT substrate 101R of the first embodiment) corresponding to FIGS. 6A to 6C. There is. In the following, differences from the first manufacturing method will be mainly described.
  • the gate metal layer 3 As shown in FIGS. 7A to 7D, on the dielectric substrate 1, the gate metal layer 3, the gate insulating film 4 ', the island-shaped semiconductor layer 5, and the contact layer 6 are formed.
  • the lower conductive film for source S1 ′ is formed on the gate insulating film 4 ′ and the contact layer 6 by sputtering or the like, and the source on the lower conductive film for source S1 ′.
  • the upper conductive film S2 ' is formed.
  • a resist layer 80 is formed on the source upper conductive film S2 'using a photoresist.
  • the source lower conductive film S1 'and the source upper conductive film S2' for example, those exemplified in the first manufacturing method may be formed.
  • a Ti film (thickness: for example 100 nm) is formed as the source lower conductive film S1 ′, and an Al film (thickness: for example 750 nm) and a Ti film (thickness: for example) as the source upper conductive film S2 ′.
  • a laminated film (Ti / Al) may be formed by laminating 50 nm) in this order.
  • the upper source conductive film S2 ′ and the lower source conductive film S1 ′ are etched by wet etching or dry etching, as shown in FIG. 10B, as an upper source.
  • a metal layer S2 and a lower source metal layer S1 are formed.
  • the etching rate of the source lower conductive film S1 ' is equal to or less than the etching rate of the source upper conductive film S2'. Therefore, when this etching process is completed, the edge of the lower source metal layer S1 does not enter inside the edge of the upper source metal layer S2.
  • the edge of the lower source metal layer S1 and the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 Shows an example of a match.
  • the present invention is not limited to the illustrated example, but when the etching process is completed, the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 May be
  • the source upper conductive film S2 ′ and the source upper conductive film S2 ′ are obtained by wet etching using, for example, a mixed acid aqueous solution.
  • the source lower conductive film S1 ' is etched.
  • a laminated film (MoN / Al) in which a Ti film is formed as the source lower conductive film S1 ′ and an Al film and an MoN film are laminated in this order as the source upper conductive film S2 ′ for example, a mixed acid aqueous solution
  • the source upper conductive film S2 ′ and the source lower conductive film S1 ′ are etched by wet etching using
  • a Ti film is formed as the source lower conductive film S1 ′ and a stacked film (Ti / Al) is formed as the source upper conductive film S2 ′ by stacking an Al film and a Ti film in this order
  • the source upper conductive film S2 ′ and the source lower conductive film S1 ′ are etched by dry etching using
  • the laminated film of the Al film and the Ti film is not limited to dry etching, and may be etched by wet etching using a known etching solution.
  • the etching rate of the source lower conductive film S1 ′ satisfies the condition that the etching rate of the source upper conductive film S2 ′ is equal to or less than the source upper conductive film S2 ′ and the source lower conductive film S1 using a plurality of etchants.
  • the 'etching may be performed.
  • the Ti film and the Al film are etched using the same etchant, but the invention is not limited thereto, and the Ti film and the Al film may be etched using different etchants.
  • the contact layer 6 is etched by dry etching to form source contact 6S and drain contact 6D separated from each other as shown in FIG. 10C.
  • the etching of the contact layer 6 is performed using, for example, a chlorine-based gas.
  • the region exposed from the resist layer 80 is a region ra ′ having the contact layer 6 and a region rb not having the contact layer 6 before the dry etching step is performed. Including '.
  • the regions ra 'and rb' are different from the first manufacturing method in that they do not have the source lower conductive film S1 '.
  • side etching of the lower conductive film for source S1 ′ and / or overetching of the gate insulating film 4 ′ occur due to the absence of the contact layer 6 compared to the region ra ′. .
  • the etching rate of the lower source metal layer S1 of the etchant used in this dry etching step is higher than the etching rate of the upper source metal layer S2, the lower source metal layer S1 is further etched in the dry etching step. Therefore, as shown in FIG. 10C, the edge of the lower source metal layer S1 is inward of the edge of the upper source metal layer S2. That is, in the lower source metal layer S1, the portion under the resist layer 80 which is an etching mask is also etched by side etching. As a result, the side surfaces of the source metal layer 7 become reversely tapered. Further, for example, as shown in FIG. 10C, in the region GE along the edge of the lower source metal layer S1, the gate insulating film 4 'is etched.
  • the dry etching step is preferably performed under the condition that the etching rate of the semiconductor layer 5 is low.
  • the etching condition for example, etchant
  • the side surface of the source metal layer 7 may be reversely tapered as described above.
  • the TFT substrate 101R of the reference example 1 is manufactured by performing the same process as the process described with reference to FIGS. 9 (a) to 9 (c).
  • the defect 11d is generated in the interlayer insulating layer 11.
  • the antenna unit region U of the TFT substrate 101R of the first reference example there are places where the lower source metal layer S1 and the upper source metal layer S2 are exposed without being covered with the inorganic layer.
  • the TFT substrate of the present embodiment is manufactured, for example, by the following manufacturing method. According to the manufacturing method exemplified here, the side surface of the source metal layer does not become reverse tapered. Therefore, since no defect is formed in the inorganic layer covering the source metal layer, the occurrence of the problem of elution of the metal element (Cu or Al) from the source metal layer into the liquid crystal layer is suppressed. In the following description, the steps common to the first and second manufacturing methods of the TFT substrate of the first reference example may be omitted.
  • FIGS. 11 and 12 are schematic cross-sectional views for explaining a first method of manufacturing the TFT substrate 101A.
  • Each of these figures shows cross sections (AA ′ cross section, CC ′ cross section and DD ′ cross section of the TFT substrate 101A) corresponding to FIGS. 4 (a), (c) and (d).
  • FIGS. 4B and 4E the cross sections corresponding to FIGS. 4B and 4E
  • the cross section corresponding to FIG. It is formed by the same method as (the cross section DD 'of the TFT substrate 101A).
  • the gate metal layer 3 As shown in FIGS. 7A to 7D, on the dielectric substrate 1, the gate metal layer 3, the gate insulating film 4 ', the island-shaped semiconductor layer 5, and the contact layer 6 are formed.
  • the lower conductive film for source S1 ′ is formed on the gate insulating film 4 ′ and the contact layer 6 by sputtering or the like, and the source on the lower conductive film for source S1 ′.
  • the upper conductive film S2 ' is formed.
  • a first resist layer 81 is formed on the source upper conductive film S2 'using a photoresist.
  • the source lower conductive film S1 'and the source upper conductive film S2' for example, those exemplified in the first and second manufacturing methods of the TFT substrate of Reference Example 1 can be formed.
  • the upper source conductive layer S2 ' is etched to form the upper source metal layer S2.
  • the lower source metal layer S1 is formed by etching the source lower conductive film S1 ′, and the source contact portion 6S and the drain contact are etched by etching the contact layer 6. Form part 6D.
  • the source metal layer 7 including the upper source metal layer S2 and the lower source metal layer S1 is formed.
  • the source upper conductive film S2 ' is etched by wet etching or dry etching to form the upper source metal layer S2 as shown in FIG. 11B.
  • an etchant having a large etching selectivity to the etching rate of the source lower conductive film S1 '.
  • the etching selectivity of the etching rate of the source upper conductive film S2 'to the etching rate of the source lower conductive film S1' is preferably 20 or more.
  • the etching of the source upper conductive film S2 ′ may be under-etched or over-etched with respect to the first resist layer 81 which is an etching mask.
  • the etchant of the source upper conductive film S2 ' is not limited to this.
  • a Ti film is formed as the source lower conductive film S1 ′ and a stacked film (Ti / Al) is formed as the source upper conductive film S2 ′, an Al film and a Ti film are stacked in this order.
  • the source upper conductive film S2 ' can be etched by dry etching using a chlorine-based gas.
  • the etching selectivity of the etching rate of the upper conductive film S2 'for source to the etching rate of the lower conductive film S1' for source is not large (for example, approximately 1).
  • the etching of the source upper conductive film S2 ' may be completed in a state where the edge of the source lower conductive film S1' does not enter inside the edge of the upper source metal layer S2.
  • the first resist layer 81 is removed (stripped).
  • a second resist layer 82 is formed using a photoresist so as to cover the upper source metal layer S2.
  • the second resist layer 82 is formed to cover the top and side surfaces of the upper source metal layer S2.
  • the edge of the second resist layer 82 is outside the edge of the upper source metal layer S2, and the upper source metal layer S2 of the edge of the second resist layer 82.
  • the source lower conductive film S1 ′ and the contact layer 6 are etched by dry etching to form the lower source metal layer S1 and the lower source metal layer S1 as shown in FIG.
  • the separated source contact 6S and drain contact 6D are formed.
  • the etching of the source lower conductive film S1 'and the contact layer 6 is performed using, for example, a chlorine-based gas.
  • the etching of the source lower conductive film S1 ′ and the etching of the contact layer 6 may be performed using the same etchant, or may be performed using different etchants.
  • the region exposed from the second resist layer 82 is a region ra1 having the contact layer 6 and a region not having the contact layer 6 before the dry etching step is performed. and rb1.
  • Each of the region ra1 and the region rb1 has a source lower conductive film S1 '.
  • the source lower conductive film S1 'and / or the gate insulating film 4' are over-etched in the region rb1 by the amount not having the contact layer 6 in comparison with the region ra1.
  • the etching rate of the source lower conductive film S1 ′ of the etchant used in the dry etching step is higher than the etching rate of the source upper conductive film S2 ′, side etching is performed among the source lower conductive films S1 ′ by side etching.
  • the portion under the second resist layer 82 which is an etching mask is also etched (undercut). That is, when viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S ⁇ b> 1 gets into the inside of the edge of the second resist layer 82.
  • the edge of the second resist layer 82 is outside the edge of the upper source metal layer S2 by ⁇ m1, as shown in FIG. 11D, the lower source metal layer S1 is formed.
  • the edge of H does not enter inside the edge of the upper source metal layer S2. That is, when viewed in the normal direction of the dielectric substrate 1, as shown in FIG. 11D, the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2, or the lower portion
  • the edge of the source metal layer S1 coincides with the edge of the upper source metal layer S2. Therefore, the side surface of the source metal layer 7 is not reverse tapered. That is, the side surface of the source metal layer 7 is tapered or vertical.
  • the gate insulating film 4 ' is etched in the region GE along the edge of the lower source metal layer S1.
  • an interlayer insulating film 11 ' is formed to cover the TFT 10 and the source metal layer 7. This step is performed in the same manner as the step described with reference to FIG.
  • the side surface of the source metal layer 7 is not reverse tapered, that is, the side surface of the source metal layer 7 is tapered or vertical, so the interlayer insulating film 11 ′ There is no defect in Source metal layer 7 is completely covered with interlayer insulating film 11 ′.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • interlayer insulating film 11 ′ and gate insulating film 4 ′ are formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ by a known photolithography process. .
  • This step is performed in the same manner as the step described with reference to FIG.
  • the upper conductive film 19 ′ is formed on the interlayer insulating layer 11, in the contact holes CH_s, in the contact holes CH_g, in the contact holes CH_c, in the contact holes CH_p1 and in the contact holes CH_p2. Form. This step is performed in the same manner as the step described with reference to FIG.
  • the upper conductive film 19 ' is patterned to form the upper conductive layer 19 as shown in FIG. 12 (d).
  • This step is performed in the same manner as the step described with reference to FIG.
  • the antenna unit area U, the source-gate connection part SG, the source terminal part ST, the gate terminal part GT, the CS terminal part CT, the first transfer terminal part PT1, and the second transfer terminal part PT2 are obtained.
  • the TFT substrate 101A is manufactured. Note that “(1)” may be added to the end of the reference symbol of the TFT substrate to indicate that it is manufactured by the first manufacturing method.
  • the upper source conductive film S2 'and the contact layer 6 are etched using different etching masks.
  • the source upper conductive film S2 ' is etched using the first resist layer 81 as an etching mask, and the contact layer 6 is etched using the second resist layer 82 as an etching mask. Since the second resist layer 82 is formed to cover the upper source metal layer S2, the distance in the channel length direction between the source contact portion 6S and the drain contact portion 6D is equal to that of the upper source metal layer S2 of the source electrode 7S. And the distance between the drain electrode 7D and the upper source metal layer S2 in the channel length direction.
  • the channel length of the TFT 10 is defined by the distance in the channel length direction between the source contact 6S and the drain contact 6D.
  • the thickness of the patch electrode is preferably larger.
  • a patch electrode having a thickness of more than 1 ⁇ m, for example, is formed of a source metal layer, there may be a problem that a desired patterning accuracy can not be obtained.
  • the gap between the source electrode and the drain electrode (corresponding to the channel length of the TFT) can not be controlled with high accuracy.
  • the source electrode 7S is formed even if the thickness of the source metal layer 7 is increased. It is possible to suppress the occurrence of the problem that the gap between the drain and the drain electrode 7D can not be controlled with high accuracy.
  • the second method of manufacturing the TFT substrate 101A is a method of forming the source contact portion 6S, the drain contact portion 6D, the lower source metal layer S1, and the upper source metal layer S2, as described with reference to FIGS. It differs from the manufacturing method of 1.
  • the source upper conductive film S2 ′ is etched (wet etching or dry etching) using the first resist layer 81 as an etching mask, and the source lower conductive film S1 ′ and the contact layer 6 are Etching was performed by dry etching using the resist layer 82 as an etching mask.
  • the source upper conductive film S2 'and the source lower conductive film S1' are etched (wet etching or dry etching) using the first resist layer 81 as an etching mask, and the contact layer is formed. 6 is etched by dry etching using the second resist layer 82 as an etching mask.
  • FIGS. 4 (a), (c) and (d) are schematic cross-sectional views for describing a second method of manufacturing the TFT substrate 101A.
  • Each of these figures shows cross sections (AA ′ cross section, CC ′ cross section and DD ′ cross section of the TFT substrate 101A) corresponding to FIGS. 4 (a), (c) and (d). There is. In the following, differences from the first manufacturing method will be mainly described.
  • the gate metal layer 3, the gate insulating film 4 ′, the island-shaped semiconductor layer 5, and the contact layer 6 are formed. Form.
  • the lower conductive film for source S1 ′ is formed on the gate insulating film 4 ′ and the contact layer 6 by sputtering or the like, and the source on the lower conductive film for source S1 ′.
  • the upper conductive film S2 ' is formed.
  • a first resist layer 81 is formed on the source upper conductive film S2 'using a photoresist.
  • the source upper conductive film S2 ′ and the source lower conductive film S1 ′ are etched by wet etching or dry etching, as shown in FIG. 13 (b).
  • a source metal layer S2 and a lower source metal layer S1 are formed.
  • the etching conditions are adjusted so that the etching rate of the source lower conductive film S1 'is equal to or less than the etching rate of the source upper conductive film S2'. Therefore, when the etching process is completed, the upper source metal layer S2 and the lower source metal layer S1 are formed such that the edge of the lower source metal layer S1 does not enter inside the edge of the upper source metal layer S2. .
  • the side surface of the source metal layer 7 is not reverse tapered (that is, the side surface of the source metal layer 7 is tapered or vertical).
  • FIG. 13B for the sake of simplicity, when the etching process is finished, the edge of the lower source metal layer S1 and the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 Shows an example of a match.
  • the present invention is not limited to the illustrated example, and when the etching process is finished, the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 It may be.
  • the etching of the source upper conductive film S2 'and the source lower conductive film S1' may be under-etched or over-etched with respect to the first resist layer 81 which is an etching mask.
  • the etching of the source upper conductive film S2 ′ and the etching of the source lower conductive film S1 ′ satisfy the condition that the etching rate of the source lower conductive film S1 ′ is equal to or less than the etching rate of the source upper conductive film S2 ′.
  • the same etchant may be used, or different etchants may be used.
  • the first resist layer 81 is removed (stripped).
  • a second resist layer 82 is formed using a photoresist so as to cover the upper source metal layer S2 and the lower source metal layer S1.
  • the second resist layer 82 is formed to cover the upper surface and the side surface of the upper source metal layer S2 and the side surface of the lower source metal layer S1.
  • the contact layer 6 is etched by dry etching to form a source contact 6S and a drain contact 6D as shown in FIG. 13 (d).
  • the etching of the contact layer 6 is performed using, for example, a chlorine-based gas.
  • the upper source metal layer S2 and the lower source metal layer S1 are covered with the second resist layer 82, and therefore the upper source metal layer S2 and the lower source metal layer S1 are not etched. Therefore, the side surfaces of the source metal layer 7 remain unchanged from the end of the etching of the upper source conductive film S2 'and the lower source conductive film S1' and remain non-reverse tapered.
  • the gate insulating film 4 ' can also be etched in this dry etching step.
  • the gate insulating film 4 ' is etched.
  • an interlayer insulating film 11 ' is formed to cover the TFT 10 and the source metal layer 7. This step is performed in the same manner as the step described with reference to FIG.
  • the side surface of the source metal layer 7 is not reverse tapered, no defect occurs in the interlayer insulating film 11 ′.
  • the side surfaces of the source metal layer 7 are completely covered with the interlayer insulating film 11 ′.
  • interlayer insulating film 11 ′ and gate insulating film 4 ′ are formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ by a known photolithography process. .
  • This step is performed in the same manner as the step described with reference to FIG.
  • the upper conductive film 19 ′ is formed on the interlayer insulating layer 11, in the contact holes CH_s, in the contact holes CH_g, in the contact holes CH_c, in the contact holes CH_p1 and in the contact holes CH_p2. Form. This step is performed in the same manner as the step described with reference to FIG.
  • the upper conductive film 19 ' is patterned to form the upper conductive layer 19 as shown in FIG. 14 (d). This step is performed in the same manner as the step described with reference to FIG.
  • the TFT substrate 101A is manufactured.
  • “(2)” may be added to the end of the reference symbol of the TFT substrate to indicate that it is manufactured by the second manufacturing method.
  • the upper source conductive film S2 ', the lower source conductive film S1', and the contact layer 6 are formed using different etching masks.
  • the upper source conductive film S2 ′ and the lower source conductive film S1 ′ are etched using the first resist layer 81 as an etching mask, and the contact layer 6 is etched using the second resist layer 82 as an etching mask . Since the second resist layer 82 is formed to cover the upper source metal layer S2 and the lower source metal layer S1, the distance between the source contact portion 6S and the drain contact portion 6D in the channel length direction is the source electrode 7S.
  • the channel length of the TFT 10 is defined by the distance in the channel length direction between the source contact 6S and the drain contact 6D.
  • the problem that the gap between the source electrode 7S and the drain electrode 7D can not be controlled with high accuracy even if the thickness of the source metal layer 7 is increased. It can be suppressed.
  • the second manufacturing method of the present embodiment the following advantages can be obtained.
  • a portion of the contact layer 6 located on a region to be a channel region of the semiconductor layer 5 is removed to form a gap portion, and a source contact portion 6S and a drain contact portion 6D are formed.
  • the vicinity of the surface of the semiconductor layer 5 can also be etched (over etching).
  • the source lower conductive film S1 ′ and the contact layer 6 are etched by dry etching using the same etching mask. It may be difficult to control the distribution of the amount of etching (the amount of digging of the gap portion) of the semiconductor layer 5.
  • the second manufacturing method has an advantage that the etching amount of the gap can be controlled more easily.
  • the third manufacturing method is a method of forming the source contact portion 6S, the drain contact portion 6D, the lower source metal layer S1, and the upper source metal layer S2, which is the first manufacturing method described with reference to FIGS. It is different from In the first manufacturing method, in order to etch the upper conductive film for source S2 ′, the lower conductive film for source S1 ′ and the contact layer 6, two resist layers (a first resist layer 81 and a second resist layer 82) are formed. It was used as an etching mask. On the other hand, in the third manufacturing method, the upper source conductive film S2 ', the lower source conductive film S1' and the contact layer 6 are etched using the same etching mask.
  • FIGS. 4 (a), (c) and (d) There is.
  • differences from the first manufacturing method will be mainly described.
  • the gate metal layer 3, the gate insulating film 4 ′, the island-shaped semiconductor layer 5, and the contact layer 6 are formed. Form.
  • the lower conductive film for source S1 ′ is formed on the gate insulating film 4 ′ and the contact layer 6 by sputtering or the like, and the source on the lower conductive film for source S1 ′.
  • the upper conductive film S2 ' is formed.
  • a resist layer 83 is formed on the source upper conductive film S2 'using a photoresist.
  • the source upper conductive film S2 ' is etched by wet etching or dry etching to form the upper source metal layer S2 as shown in FIG. 15 (b).
  • the edge of the upper source metal layer S2 is inside the edge of the resist layer 83 and from the edge of the resist layer 83 at the edge of the upper source metal layer S2.
  • the upper source metal layer S2 is formed such that the distance .DELTA.s1 of the upper source metal layer S2 is 1.2 or more times the thickness of the upper source metal layer S2.
  • the distance ⁇ s1 is 600 nm or more.
  • the distance ⁇ s1 is 1020 nm or more.
  • the etching selectivity of the etching rate of the source upper conductive film S2 'to the etching rate of the source lower conductive film S1' is preferably 20 or more.
  • the source lower conductive film S1 ′ and the contact layer 6 are etched by dry etching to form the lower source metal layer S1 and the source contact as shown in FIG.
  • the portion 6S and the drain contact portion 6D are formed.
  • the etching of the source lower conductive film S1 ′ and the etching of the contact layer 6 may be performed using the same etchant, or may be performed using different etchants.
  • the region not covered with the resist layer 83 has the contact layer 6 when viewed from the normal direction of the dielectric substrate 1.
  • a region ra2 and a region rb2 not having the contact layer 6 are included.
  • Each of the region ra2 and the region rb2 has a source lower conductive film S1 '.
  • the source lower conductive film S1 'and / or the gate insulating film 4' are over-etched in the region rb2 by the amount not having the contact layer 6 as compared with the region ra2.
  • the etching rate of the source lower conductive film S1 ′ of the etchant used in the dry etching step is higher than the etching rate of the source upper conductive film S2 ′, side etching is performed among the source lower conductive films S1 ′ by side etching.
  • the portion under the resist layer 83 which is an etching mask is also etched. That is, when viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S ⁇ b> 1 enters inside the edge of the resist layer 83.
  • the edge of the upper source metal layer S2 is inside of the edge of the resist layer 83 by ⁇ s1, as shown in FIG. 15C, the edge of the lower source metal layer S1 is Does not enter inside the edge of the upper source metal layer S2. Therefore, the side surface of the source metal layer 7 does not have a reverse taper shape.
  • the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2.
  • the gate insulating film 4 ' is etched.
  • the TFT substrate 101A is manufactured by performing the same process as the process described with reference to FIGS. 12 (a) to 12 (d).
  • the side surface of the source metal layer 7 is not reverse tapered, that is, the side surface of the source metal layer 7 is tapered or vertical, no defect occurs in the interlayer insulating film 11 '.
  • the side surfaces of the source metal layer 7 are completely covered with the interlayer insulating film 11 ′.
  • the TFT unit substrate U of the present embodiment in the antenna unit region U, there is no location where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • the upper source metal layer S2 and the contact layer 6 are formed using the same etching mask, but in the etching of the upper conductive film for source S2 ′, the amount of etching is ⁇ S1. Many (that is, the upper conductive film for source S2 ′ is over-etched by ⁇ s1). Therefore, the distance in the channel length direction between the source contact portion 6S and the drain contact portion 6D is the distance in the channel length direction between the upper source metal layer S2 of the source electrode 7S and the upper source metal layer S2 of the drain electrode 7D. Less than.
  • the problem that the gap between the source electrode 7S and the drain electrode 7D can not be controlled with high accuracy even if the thickness of the source metal layer 7 is increased. It can be suppressed.
  • the fourth manufacturing method is different from the third manufacturing method described with reference to FIG. 15 in the method of forming the source contact 6S, the drain contact 6D, the lower source metal layer S1, and the upper source metal layer S2.
  • the source upper conductive film S2 ' is etched by wet etching or dry etching, and then the source lower conductive film S1' and the contact layer 6 are etched by dry etching.
  • the upper source conductive film S2 'and the lower source conductive film S1' are etched by wet etching or dry etching, and then the contact layer 6 is etched by dry etching.
  • 16 (a) to 16 (c) are schematic cross-sectional views for explaining the fourth method of manufacturing the TFT substrate 101A.
  • Each of these figures shows cross sections (AA ′ cross section, CC ′ cross section and DD ′ cross section of the TFT substrate 101A) corresponding to FIGS. 4 (a), (c) and (d). There is. In the following, differences from the third manufacturing method will be mainly described.
  • the gate metal layer 3, the gate insulating film 4 ′, the island-shaped semiconductor layer 5, and the contact layer 6 are formed. Form.
  • the lower conductive film for source S1 ′ is formed on the gate insulating film 4 ′ and the contact layer 6 by sputtering or the like, and the source on the lower conductive film for source S1 ′.
  • the upper conductive film S2 ' is formed.
  • a resist layer 83 is formed on the source upper conductive film S2 'using a photoresist.
  • the source upper conductive film S2 ′ and the source lower conductive film S1 ′ are etched by wet etching or dry etching, as shown in FIG. A layer S2 and a lower source metal layer S1 are formed.
  • the edge of the lower source metal layer S1 is inside the edge of the resist layer 83, and the edge of the lower source metal layer S1 is from the edge of the resist layer 83.
  • the lower source metal layer S1 is formed such that the distance ⁇ s2 is 1.8 times or more the thickness of the upper source metal layer S2.
  • the length determined as the distance ⁇ s2 is longer than the length determined as the distance ⁇ s1 (see FIG. 15B) in the third manufacturing method.
  • the etching conditions are adjusted so that the etching rate of the source lower conductive film S1 'is equal to or less than the etching rate of the source upper conductive film S2'.
  • the upper source metal layer S2 and the lower source metal layer S1 are formed such that the edge of the lower source metal layer S1 does not enter inside the edge of the upper source metal layer S2 when this etching step is completed.
  • Ru At the end of the etching process, the side surface of the source metal layer 7 is not reverse tapered (that is, the side surface of the source metal layer 7 is tapered or vertical). In FIG.
  • the edge of the lower source metal layer S1 and the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 Shows an example of a match.
  • the present invention is not limited to the illustrated example, but when the etching process is completed, the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2 when viewed from the normal direction of the dielectric substrate 1 May be
  • the etching of the source upper conductive film S2 ′ and the etching of the source lower conductive film S1 ′ satisfy the condition that the etching rate of the source lower conductive film S1 ′ is equal to or less than the etching rate of the source upper conductive film S2 ′.
  • the same etchant may be used, or different etchants may be used.
  • the edge of the upper source metal layer S2 is inside the edge of the resist layer 83 when viewed from the normal direction of the dielectric substrate 1, and the upper source The upper source metal layer S2 is formed such that the distance of the edge of the metal layer S2 from the edge of the resist layer 83 is 1.2 or more times the thickness of the upper source metal layer S2.
  • the contact layer 6 is etched by dry etching to form a source contact 6S and a drain contact 6D as shown in FIG. 16C.
  • the gate insulating film 4 ' may also be etched in this dry etching step, as in the previous manufacturing method. For example, as shown in FIG. 16C, in the region GE between the edge of the resist layer 83 and the edge of the lower source metal layer S1, the gate insulating film 4 'is etched.
  • the TFT substrate 101A is manufactured by performing the same process as the process described with reference to FIGS. 13 (a) to 13 (d).
  • the side surface of the source metal layer 7 is not reverse tapered, no defect occurs in the interlayer insulating film 11 ′.
  • the side surfaces of the source metal layer 7 are completely covered with the interlayer insulating film 11 ′.
  • the TFT unit substrate U of the present embodiment in the antenna unit region U, there is no location where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • lower source metal layer S1 and contact layer 6 are formed using the same etching mask, but the etching amount of source lower conductive film S1 ′ is large by an amount of ⁇ s2 (ie, it is The source lower conductive film S1 ′ is over-etched by ⁇ s2). Therefore, the distance in the channel length direction between source contact portion 6S and drain contact portion 6D is the distance in the channel length direction between lower source metal layer S1 of source electrode 7S and lower source metal layer S1 of drain electrode 7D. Less than. Further, since the edge of lower source metal layer S1 does not enter inside the edge of upper source metal layer S2, the distance in the channel length direction between source contact portion 6S and drain contact portion 6D is the upper portion of source electrode 7S. It is smaller than the distance in the channel length direction between the source metal layer S2 and the upper source metal layer S2 of the drain electrode 7D.
  • the problem that the gap between the source electrode 7S and the drain electrode 7D can not be controlled with high accuracy even if the thickness of the source metal layer 7 is increased. It can be suppressed.
  • the TFT substrate of the present embodiment is not limited to the TFT substrate manufactured by any of the above manufacturing methods.
  • the embodiment of the present invention is not limited to this.
  • the problem that the antenna characteristics deteriorate is that defects occur in the inorganic layer formed on the source metal layer 7 when the side surface of the source metal layer 7 in the antenna unit region U is reversely tapered.
  • the sum of the thickness of the inorganic layer formed on the source metal layer 7 is smaller, defects are more likely to occur in the inorganic layer (for example, it is likely to be discontinuous), so the source metal layer 7 may be exposed. high.
  • the embodiment of the present invention is suitably applied to a TFT substrate having a structure in which one inorganic layer covers the side surface of the source metal layer in the antenna unit area.
  • the thickness of the inorganic layer (insulating layer or oxide conductive layer) covering the patch electrode is preferably small. Therefore, since the patch electrode is highly likely to be covered with one inorganic layer, the TFT substrate 101A in which the patch electrode 15 is included in the source metal layer 7 is illustrated as an embodiment of the present invention. Since the patch electrode 15 is included in the source metal layer 7, the TFT substrate 101A of this embodiment has an advantage that the number of manufacturing steps (for example, the number of photomasks) and the manufacturing cost can be reduced.
  • the conductive layer forming the patch electrode is not limited to this example as long as one inorganic layer covers the side surface of the source metal layer in the antenna unit area.
  • the patch electrode 15 is not limited to this example, and may be included in the gate metal layer 3 or may be included in a conductive layer different from any of the gate metal layer 3 and the source metal layer 7.
  • the conductive layer (which may be referred to as “patch metal layer”) including the patch electrode 15 is not limited to the above example.
  • the patch metal layer has, for example, a laminated structure having a low resistance metal layer and a high melting point metal-containing layer under the low resistance metal layer.
  • the laminated structure may further have a refractory metal-containing layer on the low resistance metal layer.
  • the low resistance metal layer of the patch metal layer may be referred to as the "main layer”, and the refractory metal-containing layers below and above the low resistance metal layer may be referred to as the "lower layer” and the “upper layer”, respectively.
  • the “high-melting point metal-containing layer” is a layer containing at least one element selected from the group consisting of titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta) and niobium (Nb).
  • the "high melting point metal-containing layer” may have a laminated structure.
  • the refractory metal-containing layer is formed of Ti, W, Mo, Ta, Nb, an alloy containing these, a nitride thereof, and a solid solution of the metal or the alloy and the nitride.
  • Point to The "low resistance metal layer” is a layer containing at least one element selected from the group consisting of copper (Cu), aluminum (Al), silver (Ag) and gold (Au).
  • the "low resistance metal layer” may have a laminated structure.
  • the semiconductor film used for the semiconductor layer 5 is not limited to the amorphous silicon film.
  • an oxide semiconductor layer may be formed as the semiconductor layer 5.
  • the source contact portion and the drain contact portion do not have to be provided between the oxide semiconductor layer and the source electrode and the drain electrode, but may of course be provided.
  • FIG. 17A is a cross-sectional view schematically showing the antenna unit area U and the terminal portion IT in the slot substrate 201. As shown in FIG.
  • the slot substrate 201 includes a dielectric substrate 51 having a front surface and a rear surface, a third insulating layer 52 formed on the front surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a slot electrode. And a fourth insulating layer 58 covering the electrode 55.
  • the reflective conductive plate 65 is disposed to face the back surface of the dielectric substrate 51 via the dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as a wall of the waveguide 301.
  • a plurality of slots 57 are formed in the slot electrode 55.
  • the slot 57 is an opening passing through the slot electrode 55.
  • one slot 57 is disposed in each antenna unit area U.
  • the fourth insulating layer 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer 52.
  • the reliability can be improved.
  • Cu may elute into the liquid crystal layer LC.
  • voids may be included in the Al layer.
  • the fourth insulating layer 58 can prevent the liquid crystal material from invading the void of the Al layer. The problem of voids can be avoided if the slot electrode 55 is manufactured by forming an Al layer by bonding an aluminum foil to the dielectric substrate 51 with an adhesive and patterning it.
  • the slot electrode 55 includes a main layer 55M such as a Cu layer or an Al layer.
  • the slot electrode 55 may have a laminated structure including a main layer 55M and an upper layer 55U and a lower layer 55L arranged to sandwich the main layer 55M.
  • the thickness of the main layer 55M is set in consideration of the skin effect according to the material, and may be, for example, 2 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the main layer 55M is typically larger than the thicknesses of the upper layer 55U and the lower layer 55L.
  • the main layer 55M is a Cu layer
  • the upper layer 55U and the lower layer 55L are Ti layers.
  • the adhesion between the slot electrode 55 and the third insulating layer 52 can be improved.
  • the upper layer 55U corrosion of the main layer 55M (for example, a Cu layer) can be suppressed.
  • the reflective conductive plate 65 constitutes the wall of the waveguide 301, the reflective conductive plate 65 preferably has a thickness three or more times, preferably five or more times the skin depth.
  • the reflective conductive plate 65 may be, for example, an aluminum plate or a copper plate having a thickness of several mm, which is manufactured by shaving.
  • a terminal unit IT is provided in the non-transmission / reception area R2.
  • the terminal portion IT includes a slot electrode 55, a fourth insulating layer 58 covering the slot electrode 55, and an upper connection portion 60.
  • the fourth insulating layer 58 has an opening reaching the slot electrode 55.
  • the upper connection portion 60 is in contact with the slot electrode 55 in the opening.
  • the terminal portion IT is disposed in the seal region Rs, and is connected to the transfer terminal portion on the TFT substrate by a seal resin containing conductive particles (transfer portion).
  • FIG. 17B is a schematic cross-sectional view for explaining a transfer section that connects the first transfer terminal PT1 of the TFT substrate 101A and the terminal IT of the slot substrate 201. As shown in FIG. In FIG. 17B, the same components as those in the previous drawings are given the same reference numerals.
  • the upper connection portion 60 of the terminal portion IT is electrically connected to the first transfer terminal upper connection portion 19p1 of the first transfer terminal portion PT1 in the TFT substrate 101A.
  • the upper connection portion 60 and the upper connection portion 19p1 are connected via the resin (seal resin) 73 (also referred to as “seal portion 73”) including the conductive bead 71.
  • the upper connection portions 60 and 19p1 are all transparent conductive layers such as an ITO film and an IZO film, and an oxide film may be formed on the surface.
  • an oxide film may be formed on the surface.
  • the electrical connection between the transparent conductive layers can not be secured, and the contact resistance may be increased.
  • these transparent conductive layers are adhered via a resin containing conductive beads (for example, Au beads) 71, even if a surface oxide film is formed, the conductive beads have a surface By piercing the oxide film, it is possible to suppress an increase in contact resistance.
  • the conductive beads 71 may penetrate not only the surface oxide film but also the upper connecting portions 60 and 19p1 which are transparent conductive layers, and may be in direct contact with the lower connecting portion 3p1 and the slot electrode 55.
  • the transfer unit may be disposed at both the central portion and the peripheral portion of the scanning antenna 1000A (ie, inside and outside of the doughnut-shaped transmission / reception region R1 when viewed from the normal direction of the scanning antenna 1000A), Only one of them may be arranged.
  • the transfer portion may be disposed in the seal region Rs which encloses the liquid crystal, or may be disposed outside the seal region Rs (opposite to the liquid crystal layer).
  • the slot substrate 201 can be manufactured, for example, by the following method.
  • the third insulating layer (thickness: 200 nm, for example) 52 is formed on the dielectric substrate.
  • a substrate having high transmittance to electromagnetic waves small dielectric constant ⁇ M and dielectric loss tan ⁇ M
  • the dielectric substrate is preferably thin in order to suppress the attenuation of the electromagnetic wave.
  • the glass substrate may be thinned from the back surface side. Thereby, the thickness of the glass substrate can be reduced to, for example, 500 ⁇ m or less.
  • components such as TFTs may be formed directly on the resin substrate, or may be formed on the resin substrate using a transfer method.
  • a resin film for example, a polyimide film
  • components are formed on the resin film by a process described later
  • the resin film on which the components are formed and the glass substrate Let them separate.
  • the dielectric constant ⁇ M and the dielectric loss tan ⁇ M are smaller in resin than in glass.
  • the thickness of the resin substrate is, for example, 3 ⁇ m to 300 ⁇ m.
  • the resin material other than polyimide, for example, liquid crystal polymer can also be used.
  • the third insulating layer 52 is not particularly limited.
  • SiO 2 silicon oxide
  • SiN x silicon nitride
  • SiO x N y silicon oxynitride
  • SiN silicon nitride oxide
  • a film such as x O y ; x> y can be suitably used.
  • a metal film is formed on the third insulating layer 52 and patterned to obtain a slot electrode 55 having a plurality of slots 57.
  • a Cu film (or an Al film) having a thickness of 2 ⁇ m to 5 ⁇ m may be used.
  • a laminated film in which Ti (thickness: for example 20 nm) and Cu (thickness: for example 3000 nm) are laminated in this order is used.
  • a laminated film may be formed by laminating a Ti film, a Cu film, and a Ti film in this order.
  • a fourth insulating layer (thickness: for example 100 nm or 200 nm) 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer.
  • a transparent conductive film is formed on the fourth insulating layer 58 and in the opening of the fourth insulating layer 58 and patterned to form the upper connecting portion 60 in contact with the slot electrode 55 in the opening.
  • the terminal portion IT is obtained.
  • a TFT having the semiconductor layer 5 as an active layer is used as a switching element disposed in each pixel.
  • the semiconductor layer 5 is not limited to the amorphous silicon layer, and may be a polysilicon layer or an oxide semiconductor layer.
  • the oxide semiconductor included in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • crystalline oxide semiconductors include polycrystalline oxide semiconductors, microcrystalline oxide semiconductors, and crystalline oxide semiconductors in which the c-axis is oriented substantially perpendicularly to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • JP-A-2014-007399 describes materials, structures, film formation methods, and structures of oxide semiconductor layers having a stacked structure of an amorphous oxide semiconductor and each of the above crystalline oxide semiconductors. .
  • the entire disclosure of JP-A-2014-007399 is incorporated herein by reference.
  • the oxide semiconductor layer may contain, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed from an oxide semiconductor film including an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In-Ga-Zn-O-based semiconductor a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented substantially perpendicularly to the layer surface is preferable.
  • a TFT having an In-Ga-Zn-O-based semiconductor layer has high mobility (more than 20 times that of a-Si TFT) and low leakage current (less than 100 times that of a-Si TFT).
  • the present invention is suitably used as a drive TFT (for example, a TFT included in a drive circuit provided in a non-transmission / reception area) and a TFT provided in each antenna unit area.
  • the oxide semiconductor layer may contain another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin) and Zn (zinc).
  • the oxide semiconductor layer may be an In-Al-Zn-O-based semiconductor, an In-Al-Sn-Zn-O-based semiconductor, a Zn-O-based semiconductor, an In-Zn-O-based semiconductor, or a Zn-Ti-O-based semiconductor.
  • Cd-Ge-O based semiconductor Cd-Pb-O based semiconductor, CdO (cadmium oxide), Mg-Zn-O based semiconductor, In-Ga-Sn-O based semiconductor, In-Ga-O based semiconductor, A Zr-In-Zn-O-based semiconductor, a Hf-In-Zn-O-based semiconductor, an Al-Ga-Zn-O-based semiconductor, a Ga-Zn-O-based semiconductor, or the like may be included.
  • the TFT had a bottom gate structure. That is, the semiconductor layer was located on the gate electrode.
  • the present embodiment differs from the previous embodiments in that the TFT has a top gate structure.
  • TFT substrate 102R of Reference Example 2 (Antenna Unit Area U)>
  • the TFT substrate 102R of Reference Example 2 will be described.
  • the antenna characteristics may be degraded.
  • the description of the configuration common to the TFT substrate 102A of the present embodiment may be omitted.
  • FIG. 18A is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the TFT substrate 102A.
  • FIG. 21A is a schematic cross-sectional view of the antenna unit area U of the TFT substrate 102R of the reference example 2, and is a cross-sectional view taken along the line A-A 'of FIG.
  • the same reference numerals are given to constituent elements common to the previous embodiment, and the description may be omitted.
  • the TFT substrate 102R of the reference example 2 has the top gate TFT 10, the reference example shown in FIGS. 3 (a) and 6 (a). This is different from the first TFT substrate 101R.
  • the gate electrode 3G is located on the source electrode 7S and the drain electrode 7D. That is, in the TFT substrate 102R of Reference Example 2, the gate metal layer 3 is located on the source metal layer 7.
  • the TFT substrate 102R of the reference example 2 is formed between the semiconductor layer 5 supported on the dielectric substrate 1, the source metal layer 7 formed on the semiconductor layer 5, and the semiconductor layer 5 and the source metal layer 7.
  • Source contact portion 6S and drain contact portion 6D, gate metal layer 3 formed on source metal layer 7, and interlayer insulating layer 11 formed on gate metal layer 3 are provided.
  • the interlayer insulating layer 11 is formed to cover the TFT 10.
  • the TFT substrate 102R of Reference Example 2 further includes an upper conductive layer 19 formed on the interlayer insulating layer 11.
  • the TFT substrate 102R of the reference example 2 may further include the base insulating layer 20 between the dielectric substrate 1 and the semiconductor layer 5.
  • Base insulating layer 20 may be formed, for example, on the entire surface of dielectric substrate 1.
  • Base insulating layer 20 may be omitted.
  • contact holes CH_a reaching the patch electrodes 15 are formed.
  • the gate insulating layer 4 has an opening 4 a reaching the patch electrode 15.
  • the interlayer insulating layer 11 has an opening 11 a overlapping with the opening 4 a formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4 a formed in the gate insulating layer 4 and the opening 11 a formed in the interlayer insulating layer 11 constitute a contact hole CH_a.
  • Upper conductive layer 19 includes patch conductive portion 19 a connected to patch electrode 15 in contact hole CH_a.
  • the patch conductive portion 19a is formed to cover the source metal layer 7 (including the patch electrode 15) exposed in the opening 4a.
  • the edge of the lower source metal layer S1 is inside the edge of the upper source metal layer S2. It is in. That is, the source metal layer 7 has a reverse tapered side surface.
  • the side surface of the source metal layer 7 is reversely tapered, defects occur in the inorganic layer formed on the source metal layer 7.
  • a defect 19 d is generated in the upper conductive layer 19 (patch conductive portion 19 a) formed to cover the patch electrode 15 exposed in the contact hole CH_a.
  • the upper conductive layer 19 of the TFT substrate 102R of the reference example 2 has the defect 19d, in the scanning antenna provided with the TFT substrate 102R of the reference example 2, metal ions (Cu ions or Al) from the source metal layer 7 (especially the patch electrode 15) The dissolution of ions) into the liquid crystal layer degrades the liquid crystal material and degrades the antenna characteristics.
  • the edge of the lower source metal layer S1 may not be distinguished from the edge of the upper source metal layer S2.
  • the edges of the source contact portion 6S and the drain contact portion 6D may not be distinguished from the edge of the lower source metal layer S1 and / or the edge of the upper source metal layer S2.
  • metal ions mainly dissolve from the patch electrode 15.
  • the patch electrode 15 is exposed from the gate insulating layer 4 and the interlayer insulating layer 11 by the contact hole CH_a, and is covered with the upper conductive layer 19 (for example, a transparent conductive layer).
  • the thickness of the inorganic layer formed on source metal layer 7 (Here, the sum of the thicknesses of the gate insulating layer 4 and the interlayer insulating layer 11) is large. Therefore, as described above, the side surfaces of the source metal layer 7 are likely to be completely covered. For example, even if a defect occurs in the gate insulating layer 4 formed on the source metal layer 7, the side surface of the source metal layer 7 exposed to the defect is completely completed by the interlayer insulating layer 11 formed on the gate insulating layer 4. Can be coated.
  • the gate insulating layer 4 and / or the interlayer insulating layer 11 may be represented as a planarizing layer in the cross-sectional view for the sake of simplicity, in general, a thin film deposition method (eg, CVD method, sputtering method, The layer formed by vacuum evaporation has a surface reflecting the level difference of the base.
  • a thin film deposition method eg, CVD method, sputtering method
  • TFT Substrate 102A (Antenna Unit Area U)> The structure of the antenna unit area U of the TFT substrate 102A provided in the scanning antenna of this embodiment will be described with reference to FIGS. 18 (a) and 19 (a).
  • FIG. 18A is a schematic plan view of the antenna unit area U of the transmission / reception area R1 of the TFT substrate 102A.
  • FIG. 19A is a schematic cross-sectional view of the TFT substrate 102A, and shows a cross section taken along the line A-A 'in FIG.
  • the TFT substrate 102A differs from the TFT substrate 101A in that it has a top gate TFT 10.
  • the gate electrode 3G is located on the source electrode 7S and the drain electrode 7D. That is, the gate metal layer 3 is located on the source metal layer 7.
  • the TFT substrate 102A differs from the TFT substrate 102R of the second embodiment in that the lower source metal layer S1 is viewed from the normal direction of the dielectric substrate 1.
  • the edge of the upper source metal layer S2 is not inside the edge of the upper source metal layer S2. That is, when viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S1 is outside the edge of the upper source metal layer S2, or the edge of the lower source metal layer S1 is the upper It coincides with the edge of the source metal layer S2.
  • the source metal layer 7 of the TFT substrate 102A does not have a reverse tapered side surface. That is, the source metal layer 7 has tapered or vertical side surfaces. Since the side surface of the source metal layer 7 is tapered or vertical, the source metal layer 7 can be completely covered with the inorganic layer (here, the upper conductive layer 19) formed on the source metal layer 7. Thereby, in the scanning antenna provided with the TFT substrate 102A, it is possible to suppress the dissolution of metal ions (Cu ions or Al ions) from the source metal layer 7 to the liquid crystal layer LC. The scanning antenna provided with the TFT substrate 102A can suppress the deterioration of the antenna characteristics.
  • the present embodiment is not limited to the illustrated example.
  • the gate insulating layer 4 or the interlayer insulating layer 11 may have an opening overlapping with the patch electrode 15 when viewed from the normal direction of the dielectric substrate 1, and the patch conductive portion 19a may be omitted.
  • the side surface of the source metal layer 7 here, the patch electrode 15
  • the side surface of the source metal layer 7 is covered with one inorganic layer (the interlayer insulating layer 11 or the gate insulating layer 4). Also in such a TFT substrate, the deterioration of the antenna characteristics can be suppressed.
  • Non-Transmission / Reception Area R2 ⁇ Structure of TFT Substrate 102A (Non-Transmission / Reception Area R2)>
  • the structure of the non-transmission / reception area R2 of the TFT substrate 102A of the present embodiment will be described with reference to FIGS. 18 to 20.
  • the structure of the non-transmission / reception area R2 of the TFT substrate 102A is not limited to the illustrated example.
  • FIGS. 18 (b) and 18 (c) are schematic plan views of the non-transmission / reception area R2 of the TFT substrate 102A
  • FIGS. 19 (b) to 19 (e) and FIGS. 20 (a) to 20 (c) are FIG. 6 is a schematic cross-sectional view of a non-transmission / reception region R2 of the TFT substrate 102A.
  • FIG. 18B shows the gate terminal part GT, the CS terminal part CT, the transfer terminal part PT, the source-gate connection part SG, and the CS-source connection part SC provided in the non-transmission / reception region R2.
  • C shows the source terminal section ST provided in the non-transmission / reception area R2.
  • FIG. 19 (b) shows a cross section of the source-gate connection portion SG taken along the line BB 'in FIG. 18 (b), and
  • FIG. 19 (c) is a cross section taken along the line CC in FIG. 18 (b).
  • 19 (d) shows a cross section of the source terminal ST along the line DD ′ in FIG. 18 (c), and FIG.
  • FIG. 19 (e) shows a cross section of the gate terminal GT along the line 18 shows a cross section of the second transfer terminal PT2 along the line EE 'in FIG. 18 (b), and FIG. 20 (a) shows the line FF' in FIG. 18 (b) FIG. 20 (b) shows a cross section of the first transfer terminal portion PT1, and FIG. 20 (b) shows a cross section of the source-gate connection portion SG along the line GG ′ in FIG. 18 (b).
  • FIG. 18B shows a cross section of the source-gate connection part SG along the line HH ′ in FIG.
  • Source-gate connection part SG The TFT substrate 102A has a source-gate connection portion SG in the non-transmission / reception region R2.
  • the source-gate connection portion SG electrically connects each gate bus line GL to a connection wiring (sometimes referred to as “gate lower connection wiring”) formed in the source metal layer 7.
  • gate lower connection wiring sometimes referred to as “gate lower connection wiring”
  • the source-gate connecting portion SG includes the gate bus line GL and the lower gate connection 7sgG. Electrical connection is made via the source bus line upper connection 19sg.
  • source-gate connection portion SG includes lower gate connection wiring 7sgG, opening 4sg1 formed in gate insulating layer 4, gate bus line connection portion 3sgG connected to gate bus line GL, and an interlayer An opening 11sg1 and an opening 11sg2 formed in the insulating layer 11 and an upper connection 19sg are provided.
  • Gate lower connection interconnection 7sgG is included in source metal layer 7, and is electrically separated from source bus line SL.
  • the opening 4sg1 formed in the gate insulating layer 4 reaches the gate lower connection wiring 7sgG.
  • the gate bus line connection portion 3sgG is included in the gate metal layer 3 and connected to the gate bus line GL.
  • the gate bus line connection portion 3sgG is extended from the gate bus line GL and integrally formed with the gate bus line GL.
  • the width of the gate bus line connection 3sgG may be larger than the width of the gate bus line GL.
  • the opening 11 sg 1 formed in the interlayer insulating layer 11 overlaps the opening 4 sg 1 formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4sg1 formed in the gate insulating layer 4 and the opening 11sg1 formed in the interlayer insulating layer 11 constitute a contact hole CH_sg1.
  • the opening 11sg2 formed in the interlayer insulating layer 11 reaches the gate bus line connection 3sgG.
  • the opening 11sg2 formed in the interlayer insulating layer 11 may be referred to as a contact hole CH_sg2.
  • the upper connection portion 19 sg is included in the upper conductive layer 19.
  • Upper connection portion 19sg is formed on interlayer insulating layer 11, in contact hole CH_sg1 and in contact hole CH_sg2, is connected to lower gate connection wiring 7sgG in contact hole CH_sg1, and is connected to gate bus line connection portion 3sgG in contact hole CH_sg2. And connected. That is, upper connection portion 19sg is in contact with gate lower connection wiring 7sgG in opening 4sg1 formed in gate insulating layer 4, and is connected to gate bus line connection portion 3sgG in opening 11sg2 formed in interlayer insulating layer 11. It is in contact.
  • the contact hole CH_sg2 is formed at a position separated from the contact hole CH_sg1.
  • the present embodiment is not limited to this, and the contact hole CH_sg1 and the contact hole CH_sg2 may be continuous (that is, may be formed as a single contact hole).
  • the contact hole CH_sg1 and the contact hole CH_sg2 may be formed in the same process as a single contact hole. Specifically, a single contact hole reaching gate lower connection interconnection 7sgG and gate bus line connection 3sgG is formed in gate insulating layer 4 and interlayer insulating layer 11, and the upper portion in the contact hole and on interlayer insulating layer 11 is formed.
  • the connection portion 19sg may be formed.
  • Gate terminal part GT The TFT substrate 102A has a gate terminal portion GT in the non-transmission / reception region R2.
  • gate terminal portion GT is provided corresponding to source-gate connection portion SG provided for each gate bus line.
  • the gate terminal portion GT includes the gate terminal lower connection portion 7g (also referred to simply as the “lower connection portion 7g”) and the gate insulating layer 4.
  • the opening 4 g is formed, the opening 11 g formed in the interlayer insulating layer 11, and the upper connection 19 g for the gate terminal (sometimes referred to simply as the “upper connection 19 g”).
  • the lower connection portion 7 g is included in the source metal layer 7.
  • the lower connection portion 7g is connected to the gate lower connection wiring 7sgG formed in the source-gate connection portion SG.
  • the lower connection portion 7g is extended from the lower gate connection wiring 7sgG and integrally formed with the lower gate connection wiring 7sgG.
  • the opening 4 g formed in the gate insulating layer 4 reaches the lower connection 7 g.
  • the opening 11 g formed in the interlayer insulating layer 11 overlaps the opening 4 g formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4 g formed in the gate insulating layer 4 and the opening 11 g formed in the interlayer insulating layer 11 constitute a contact hole CH_g.
  • the upper connection portion 19 g is included in the upper conductive layer 19.
  • the upper connection portion 19g is formed on the interlayer insulating layer 11 and in the contact hole CH_g, and is connected to the lower connection portion 7g in the contact hole CH_g. That is, the upper connection portion 19 g is in contact with the lower connection portion 7 g in the opening 4 g formed in the gate insulating layer 4.
  • all the upper connection portions 19g may overlap with the lower connection portions 7g.
  • Gate terminal portion GT does not include the conductive portion included in gate metal layer 3.
  • the gate terminal portion GT has the lower connection portion 7g included in the source metal layer 7, it has excellent reliability like each terminal portion of the TFT substrate 101A.
  • Source terminal ST can have the same configuration as the gate terminal portion GT, as shown in FIGS. 18 (c) and 19 (d).
  • the source terminal portion ST is generally provided for each source bus line.
  • the source terminal portion ST is formed in the source terminal lower connection portion 7s (also referred to simply as the “lower connection portion 7s”), the opening 4s formed in the gate insulating layer 4, and the interlayer insulating layer 11. It has an opening 11s and a source terminal upper connection 19s (also referred to simply as "upper connection 19s").
  • Lower connection portion 7s is included in source metal layer 7 and connected to source bus line SL.
  • lower connection portion 7s extends from source bus line SL and is integrally formed with source bus line SL.
  • the opening 4s formed in the gate insulating layer 4 reaches the lower connection 7s.
  • the opening 11 s formed in the interlayer insulating layer 11 overlaps the opening 4 s formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4s formed in the gate insulating layer 4 and the opening 11s formed in the interlayer insulating layer 11 constitute a contact hole CH_s.
  • the upper connection portion 19s is included in the upper conductive layer 19.
  • the upper connection portion 19s is formed on the interlayer insulating layer 11 and in the contact hole CH_s, and is connected to the lower connection portion 7s in the contact hole CH_s. That is, the upper connection portion 19 s contacts the lower connection portion 7 s in the opening 4 s formed in the gate insulating layer 4.
  • all the upper connection portions 19s may overlap with the lower connection portions 7s.
  • Source terminal portion ST does not include the conductive portion included in gate metal layer 3.
  • the source terminal portion ST includes the lower connection portion 7s included in the source metal layer 7, the source terminal portion ST has excellent reliability as with the gate terminal portion GT.
  • the TFT substrate 102A has a CS terminal CT and a CS-source connection SC in the non-transmission / reception region R2.
  • the CS-source connection unit SC is provided, for example, for each CS bus line.
  • the CS terminal unit CT is provided, for example, corresponding to the CS-source connection unit SC provided for each CS bus line.
  • the CS terminal portion CT may have a configuration similar to that of the gate terminal portion GT as shown in FIG. 18B, although the cross-sectional structure is not shown. Although the cross-sectional structure of the CS-source connection section SC is not shown, the CS-source connection section SC has the same configuration as the source-gate connection section SG in this example.
  • the CS-source connection section SC includes the CS lower connection wiring 7sc, the opening 4sc1 formed in the gate insulating layer 4, the CS bus line connection section 3sc connected to the CS bus line CL, and the interlayer An opening 11 sc 1 and an opening 11 sc 2 formed in the insulating layer 11 and a CS upper connection 19 sc are provided.
  • the CS lower connection wiring 7 sc is included in the source metal layer 7 and is electrically separated from the source bus line SL.
  • the opening 4 sc 1 formed in the gate insulating layer 4 reaches the CS lower connection wiring 7 sc.
  • the CS bus line connection unit 3 sc is included in the gate metal layer 3 and connected to the CS bus line CL.
  • the CS bus line connection unit 3 sc is extended from the CS bus line CL and integrally formed with the CS bus line CL.
  • the width of the CS bus line connection 3sc may be larger than the width of the CS bus line CL.
  • the opening 11 sc 1 formed in the interlayer insulating layer 11 overlaps the opening 4 sc 1 formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4 sc 1 formed in the gate insulating layer 4 and the opening 11 sc 1 formed in the interlayer insulating layer 11 constitute a contact hole CH_sc 1.
  • the opening 11 sc 2 formed in the interlayer insulating layer 11 reaches the CS bus line connection portion 3 sc.
  • the opening 11sc2 formed in the interlayer insulating layer 11 may be referred to as a contact hole CH_sc2.
  • the CS upper connection portion 19 sc is included in the upper conductive layer 19.
  • CS upper connection portion 19sc is formed on interlayer insulating layer 11, in contact hole CH_sc1 and in contact hole CH_sc2, connected to CS lower connection wiring 7sc in contact hole CH_sc1, and CS bus line connection portion in contact hole CH_sc2 It is connected with 3sc. That is, CS upper connection portion 19 sc is in contact with CS lower connection wiring 7 sc in opening 4 sc 1 formed in gate insulating layer 4, and CS bus line connection 3 sc in opening 11 sc 2 formed in interlayer insulating layer 11. In contact with
  • the lower connection portion of the CS terminal portion CT can be formed by the source metal layer 7.
  • the CS terminal portion CT of the TFT substrate 102A has excellent reliability.
  • the CS terminal portion CT is formed in the CS terminal lower connection portion 7 c (also referred to simply as “lower connection portion 7 c”), the opening 4 c formed in the gate insulating layer 4, and the interlayer insulating layer 11. It has an opening 11c and a CS terminal upper connection 19c (also referred to simply as "upper connection 19c").
  • the lower connection portion 7 c is included in the source metal layer 7.
  • the lower connection portion 7c is connected to the CS lower connection wiring 7sc formed in the CS-source connection portion SC.
  • the lower connection portion 7c is extended from the CS lower connection wiring 7sc.
  • a portion extended from the CS lower connection wiring 7sc is a lower connection portion 7p1 of a first transfer terminal portion PT1 described later, a lower connection portion 7p2 of a second transfer terminal portion PT2, and a lower connection portion 7c. It contains.
  • the opening 4 c formed in the gate insulating layer 4 reaches the lower connection 7 c.
  • the opening 11 c formed in the interlayer insulating layer 11 overlaps the opening 4 c formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4 c formed in the gate insulating layer 4 and the opening 11 c formed in the interlayer insulating layer 11 constitute a contact hole CH_c.
  • the upper connection portion 19 c is included in the upper conductive layer 19.
  • the upper connection portion 19c is formed on the interlayer insulating layer 11 and in the contact hole CH_c, and is connected to the lower connection portion 7c in the contact hole CH_c. That is, the upper connection portion 19 c is in contact with the lower connection portion 7 c in the opening 4 c formed in the gate insulating layer 4.
  • all the upper connection portions 19 c may overlap with the lower connection portions 7 c.
  • the CS terminal portion CT does not include the conductive portion included in the gate metal layer 3.
  • the CS terminal portion CT has the lower connection portion 7c included in the source metal layer 7, it has excellent reliability like the gate terminal portion GT.
  • the source-gate connection portion SG and the CS-source connection portion SC are provided on the inner side (liquid crystal layer side) of the seal region Rs.
  • the present embodiment is not limited to this, and the source-gate connection portion SG and / or the CS-source connection portion SC may be provided outside the seal region Rs (opposite to the liquid crystal layer).
  • the first transfer terminal portion PT1 is a first transfer terminal lower connection portion 7p1 (also referred to simply as “lower connection portion 7p1”) and a gate.
  • the opening 4 p 1 formed in the insulating layer 4, the opening 11 p 1 formed in the interlayer insulating layer 11, and the upper connection 19 p 1 for the first transfer terminal (sometimes referred to simply as “upper connection 19 p 1”) are also included. Have.
  • the lower connection portion 7p1 is included in the source metal layer 7.
  • Lower connection 7p1 is electrically separated from source bus line SL.
  • the lower connection 7p1 is electrically connected to the CS bus line CL.
  • the lower connection portion 7p1 is integrally formed with the CS lower connection wiring 7sc formed in the CS-source connection portion SC.
  • the opening 4 p 1 formed in the gate insulating layer 4 reaches the lower connection 7 p 1.
  • the opening 11 p 1 formed in the interlayer insulating layer 11 overlaps the opening 4 p 1 formed in the gate insulating layer 4 when viewed in the normal direction of the dielectric substrate 1.
  • the opening 4 p 1 formed in the gate insulating layer 4 and the opening 11 p 1 formed in the interlayer insulating layer 11 constitute a contact hole CH_p 1.
  • the upper connection portion 19 p 1 is included in the upper conductive layer 19.
  • the upper connection portion 19p1 is formed on the interlayer insulating layer 11 and in the contact hole CH_p1, and is connected to the lower connection portion 7p1 in the contact hole CH_p1. That is, the upper connection 19 p 1 is in contact with the lower connection 7 p 1 in the opening 4 p 1 formed in the gate insulating layer 4.
  • the upper connection portion 19p1 is connected to the transfer terminal connection portion on the slot substrate side by, for example, a sealing material containing conductive particles.
  • the first transfer terminal portion PT1 does not have a conductive portion included in the gate metal layer 3 in this example.
  • the first transfer terminal portion PT1 has the lower connection portion 7p1 included in the source metal layer 7, and therefore has excellent reliability as with the gate terminal portion GT.
  • the opening 4p1 formed in the gate insulating layer 4 is formed so as to expose only a part of the lower connection 7p1.
  • the opening 4p1 formed in the gate insulating layer 4 is inside the lower connection 7p1. Therefore, all the regions in the opening 4p1 have a laminated structure having the lower connection 7p1 and the upper connection 19p1 on the dielectric substrate 1.
  • all regions not having the lower connection portion 7p1 have a laminated structure including the gate insulating layer 4 and the interlayer insulating layer 11.
  • the first transfer terminal portion PT1 of the TFT substrate 102A has excellent reliability. From the viewpoint of obtaining the effect of having excellent reliability, the thickness of the gate insulating layer 4 and / or the interlayer insulating layer 11 is preferably large.
  • connection 7p1 a portion within the opening 4p1 is covered with the upper connection 19p1.
  • all of the upper connection portions 19p1 may overlap with the lower connection portions 7p1.
  • the lower connection 7p1 is disposed between two gate bus lines GL adjacent to each other.
  • the two lower connection portions 7p1 disposed so as to sandwich the gate bus line GL may be electrically connected via a conductive connection portion (not shown).
  • the conductive connection portion may be formed of the gate metal layer 3.
  • the lower connection portion 7p1 is connected to the upper connection portion 19p1 by one contact hole CH_p1, but a plurality of contact holes may be provided for one lower connection portion 7p1.
  • the second transfer terminal portion PT2 is provided outside the seal area Rs (opposite to the transmission / reception area R1). As shown in FIG. 19E, the second transfer terminal portion PT2 has a cross-sectional structure similar to that of the first transfer terminal portion PT1 shown in FIG. That is, as shown in FIG. 19E, the second transfer terminal portion PT2 is formed on the second transfer terminal lower connection portion 7p2 (also referred to simply as the “lower connection portion 7p2”) and the gate insulating layer 4. It has the formed opening 4 p 2, the opening 11 p 2 formed in the interlayer insulating layer 11, and the upper connection 19 p 2 for the second transfer terminal (sometimes referred to simply as “upper connection 19 p 2”). .
  • the lower connection portion 7 p 2 is included in the source metal layer 7.
  • Lower connection 7p2 is electrically separated from source bus line SL.
  • Lower connection 7p2 is electrically connected to CS bus line CL.
  • lower connection portion 7p2 is extended from first transfer terminal lower connection portion 7p1 extended from CS lower connection wiring 7sc formed at CS-source connection portion SC, and lower connection portion 7p1 and It is integrally formed.
  • the opening 4 p 2 formed in the gate insulating layer 4 reaches the lower connection 7 p 2.
  • the opening 11 p 2 formed in the interlayer insulating layer 11 overlaps the opening 4 p 2 formed in the gate insulating layer 4 when viewed from the normal direction of the dielectric substrate 1.
  • the opening 4 p 2 formed in the gate insulating layer 4 and the opening 11 p 2 formed in the interlayer insulating layer 11 constitute a contact hole CH_p 2.
  • the upper connection portion 19 p 2 is included in the upper conductive layer 19.
  • the upper connection portion 19p2 is formed on the interlayer insulating layer 11 and in the contact hole CH_p2, and is connected to the lower connection portion 7p2 in the contact hole CH_p2. That is, the upper connection 19 p 2 is in contact with the lower connection 7 p 2 in the opening 4 p 2 formed in the gate insulating layer 4.
  • the second transfer terminal portion PT2 does not have a conductive portion included in the gate metal layer 3.
  • the second transfer terminal portion PT2 has the lower connection portion 7p2 included in the source metal layer 7, and thus has excellent reliability as with the gate terminal portion GT.
  • the upper connection portion 19p2 may be connected to the transfer terminal connection portion on the slot substrate side by, for example, a sealing material containing conductive particles.
  • FIGS. 21B and 21C show schematic cross-sectional views of the non-transmission / reception region R2 of the TFT substrate 102R of the second reference example.
  • FIGS. 21 (b) and (c) show cross-sectional views taken along the line BB ′ and the line CC ′ in FIG. 18 (b), respectively.
  • the source metal layer 7 has a reverse tapered side surface. However, since the gate insulating layer 4 and the interlayer insulating layer 11 are formed in the source metal layer 7, the source metal layer 7 is not exposed but is completely covered.
  • the B-B 'cross section of the TFT substrate 102R of the reference example 2 shown in FIG. 21B is the same as the B-B' cross section of the TFT substrate 102A. Further, since the other cross section of the TFT substrate 102R of the reference example 2 is the same as the TFT substrate 102A, the illustration and the description thereof will be omitted.
  • FIGS. 21 (a) to (c) are schematic diagrams for explaining a first method of manufacturing the TFT substrate 102R of the second embodiment.
  • Cross-sectional view Each of these drawings shows a cross section (A-A 'cross section, B-B' cross section and C-C 'cross section of the TFT substrate 102R of the reference example 2) corresponding to FIGS. 21 (a) to (c). There is.
  • the base insulating layer 20, the intrinsic amorphous silicon film 5 ′ and the n + -type amorphous silicon film 6 ′ are formed in this order on the dielectric substrate 1.
  • an intrinsic amorphous silicon film 5 'having a thickness of 120 nm and an n + -type amorphous silicon film 6' having a thickness of 30 nm, for example, are formed.
  • a crystalline silicon film for example, a polysilicon film
  • the intrinsic amorphous silicon film 5 'and the n + -type amorphous silicon film 6' are patterned to obtain the island-shaped semiconductor layer 5 and the contact layer 6 as shown in FIG. 22 (b).
  • the lower conductive film S1 'for source is formed on the base insulating layer 20 and the contact layer 6 by sputtering or the like, and the lower conductive film S1' for source is formed for the source An upper conductive film S2 'is formed. Thereafter, a resist layer 80 is formed on the source upper conductive film S2 'using a photoresist.
  • the source lower conductive film S1 'and the source upper conductive film S2' for example, the same films as those exemplified in the previous embodiment can be formed.
  • the upper source conductive layer S2 ' is etched to form the upper source metal layer S2.
  • the lower source metal layer S1 is formed by etching the source lower conductive film S1 ′, and the source contact 6S and the drain contact 6D are formed by etching the contact layer 6. Do.
  • the source metal layer 7 including the upper source metal layer S2 and the lower source metal layer S1 is formed.
  • the upper source conductive film S2 ' is etched by wet etching or dry etching to form the upper source metal layer S2 as shown in FIG.
  • the etchant for example, the same one as that exemplified in the above embodiment can be used.
  • source lower conductive film S1 ′ and contact layer 6 are etched by dry etching using resist layer 80 as an etching mask to separate lower source metal layer S1 from each other as shown in FIG. 22 (e).
  • the source contact 6S and the drain contact 6D are formed.
  • the etching of the source lower conductive film S1 'and the contact layer 6 is performed using, for example, a chlorine-based gas.
  • the region exposed from the resist layer 80 includes the region ra having the contact layer 6 and the region rb not having the contact layer 6 before the dry etching step is performed. including. Both the region ra and the region rb have the source lower conductive film S1 '.
  • the source lower conductive film S1 'and / or the base insulating layer 20 are over-etched by the amount not having the contact layer 6 in comparison with the region ra. If the etching rate of the source lower conductive film S1 ′ of the etchant used in this dry etching step is higher than the etching rate of the source upper conductive film S2 ′, as shown in FIG.
  • the lower source metal layer gets inside the edge of the upper source metal layer S2. That is, in the lower conductive film for source S1 ', a portion under the resist layer 80 which is an etching mask is also etched (under cut) by side etching. As a result, the side surfaces of the source metal layer 7 become reversely tapered. Further, for example, as shown in FIG. 22E, in the region GE along the edge of the lower source metal layer S1, the base insulating layer 20 is etched.
  • a gate insulating film 4 ' is formed to cover the source metal layer 7 and the base insulating layer 20.
  • the gate insulating film 4 ′ is disposed in contact with the channel region of the semiconductor layer 5.
  • a silicon nitride (SixNy) film having a thickness of, for example, 350 nm is formed as the gate insulating film 4 ′.
  • the gate insulating film 4 ′ can not completely cover the side surface of the source metal layer 7. That is, a defect (not shown) is formed in the gate insulating film 4 '.
  • the etching of the region GE (see FIG. 22E) of the base insulating layer 20 along the edge of the lower source metal layer S1 may increase defects in the gate insulating film 4 '.
  • a gate conductive film 3 ' is formed on the gate insulating film 4'.
  • a laminated film (MoN / Al) in which an Al film (thickness: for example 150 nm) and an MoN film (thickness: for example 100 nm) are laminated in this order is formed as the gate conductive film 3 '.
  • the gate conductive film 3 ′ is patterned to obtain a gate metal layer 3 as shown in FIG. 23 (c). Specifically, a gate electrode 3G including a portion facing the semiconductor layer 5 via the gate insulating film 4 ', a gate bus line GL connected to the gate electrode 3G, and an auxiliary capacitance via the gate insulating film 4' A storage capacitance counter electrode 3C including a portion facing the electrode 7C, a CS bus line CL connected to the storage capacitance counter electrode 3C, a gate bus line connection portion 3sgG in a source-gate connection portion formation region, and a CS-source connection And forming a CS bus line connection portion 3 sc in a part formation region.
  • patterning of the gate conductive film 3 ′ is performed by wet etching.
  • the TFT 10 is obtained.
  • the lower gate connection 7sgG is formed so as not to overlap the gate bus line connection 3sgG in the source-gate connection formation region.
  • the CS-source connection formation region at least a part of the CS lower connection wiring 7sc is formed so as not to overlap with the CS bus line connection 3sc.
  • the gate metal layer 3 is formed so as not to overlap the patch electrode 15 in the antenna unit formation region.
  • each terminal portion formation region does not have the conductive portion included in the gate metal layer 3.
  • an interlayer insulating film 11 ' is formed to cover the TFT 10 and the gate metal layer 3.
  • a silicon nitride (SixNy) film having a thickness of, for example, 300 nm is formed as the interlayer insulating film 11 ′.
  • a defect may occur due to a defect of the gate insulating film 4'.
  • the present invention is not limited to this, and a defect may not occur in the interlayer insulating film 11 ′.
  • the interlayer insulating film 11 'and the gate insulating film 4' are etched by a known photolithography process to obtain the interlayer insulating film 11 and the gate insulating layer 4 as shown in FIG. 24 (a).
  • the contact hole CH_a reaching the patch electrode 15 in the antenna unit formation region
  • the contact hole CH_g reaching the lower connection portion 7g in the gate terminal portion formation region
  • the contact hole CH_a is formed to expose the side surface of the patch electrode 15. That is, the reverse tapered side surface of the patch electrode 15 included in the source metal layer 7 is exposed.
  • the interlayer insulating film 11 'and the gate insulating film 4' are etched with the gate metal layer 3 as an etch stop.
  • the interlayer insulating film 11 ′ and the gate insulating film 4 ′ are collectively etched in the contact hole CH_sg1 forming region, and the gate in the contact hole CH_sg2 (opening 11sg2) forming region Only the interlayer insulating film 11 'is etched by the bus line connection 3sgG functioning as an etch stop. Thereby, the contact hole CH_sg1 and the contact hole CH_sg2 (the opening 11sg2) are obtained.
  • the contact hole CH_sg1 is formed in the gate insulating layer 4 and has an opening 4sg1 reaching the gate lower connection wiring 7sgG, and an opening 11sg1 formed in the interlayer insulating layer 11 and overlapping the opening 4sg1.
  • at least a part of the lower gate connection wiring 7sgG is formed so as not to overlap with the gate bus line connection portion 3sgG, so the contact hole CH_sg1 having the opening 4sg1 and the opening 11sg1 is formed.
  • the side surface of the opening 4sg1 may be aligned with the side surface of the opening 11sg1 on the side surface of the contact hole CH_sg1.
  • the interlayer insulating film 11 'and the gate insulating film 4' are collectively etched using, for example, the same etchant.
  • the interlayer insulating film 11 'and the gate insulating film 4' are etched by dry etching using a fluorine-based gas.
  • the interlayer insulating film 11 'and the gate insulating film 4' may be etched using different etchants.
  • the opening formed in interlayer insulating layer 11 and the opening formed in gate insulating layer 4 among the contact holes to be formed the opening formed in interlayer insulating layer 11 And the side surface of the opening formed in the gate insulating layer 4 can be aligned.
  • the interlayer insulating film 11 ′ and the gate insulating film 4 ′ are collectively etched in the CS-source connection forming region, and in the contact hole CH_sc2 (opening 11sc2) forming region, the CS bus Only the interlayer insulating film 11 'is etched by the line connection portion 3sc functioning as an etch stop. Thereby, the contact hole CH_sc1 and the contact hole CH_sc2 (opening 11sc2) are obtained.
  • the contact hole CH_sc1 is formed in the gate insulating layer 4, and has an opening 4sc1 reaching the CS lower connection wiring 7sc, and an opening 11sc1 formed in the interlayer insulating layer 11 and overlapping the opening 4sc1.
  • the contact hole CH_sc1 having the opening 4sc1 and the opening 11sc1 is formed.
  • the side surface of the opening 4 sc 1 may be aligned with the side surface of the opening 11 sc 1 on the side surface of the contact hole CH_sc 1.
  • gate metal layer 3 is formed so as not to overlap with patch electrode 15 when viewed in the normal direction of dielectric substrate 1, so interlayer insulating film 11 ′ and gate insulating film 4 ′. Are collectively etched to form contact holes CH_a.
  • the contact hole CH_a is formed in the gate insulating layer 4 and has an opening 4a reaching the patch electrode 15 and an opening 11a formed in the interlayer insulating layer 11 and overlapping the opening 4a.
  • the side surface of the opening 4a may be aligned with the side surface of the opening 11a on the side surface of the contact hole CH_a.
  • contact hole CH_g is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively. Ru.
  • the contact hole CH_g is formed in the gate insulating layer 4 and has an opening 4g reaching the lower connection 7g and an opening 11g formed in the interlayer insulating layer 11 and overlapping the opening 4g.
  • the side surface of the opening 4g may be aligned with the side surface of the opening 11g on the side surface of the contact hole CH_g.
  • contact hole CH_s is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively. Ru.
  • the contact hole CH_s is formed in the gate insulating layer 4 and has an opening 4s reaching the lower connection 7s and an opening 11s formed in the interlayer insulating layer 11 and overlapping the opening 4s.
  • the side surface of the opening 4 s may be aligned with the side surface of the opening 11 s on the side surface of the contact hole CH_s.
  • contact hole CH_c is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively. Ru.
  • the contact hole CH_c is formed in the gate insulating layer 4 and has an opening 4c reaching the lower connection 7c and an opening 11c formed in the interlayer insulating layer 11 and overlapping the opening 4c.
  • the side surface of the opening 4 c and the side surface of the opening 11 c may be aligned on the side surface of the contact hole CH_c.
  • contact hole CH_p1 is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively. It is formed.
  • the contact hole CH_p1 is formed in the gate insulating layer 4 and has an opening 4p1 reaching the lower connection 7p1 and an opening 11p1 formed in the interlayer insulating layer 11 and overlapping the opening 4p1.
  • the side surface of the opening 4p1 may be aligned with the side surface of the opening 11p1 on the side surface of the contact hole CH_p1.
  • contact hole CH_p2 is formed by etching interlayer insulating film 11 ′ and gate insulating film 4 ′ collectively. It is formed.
  • the contact hole CH_p2 is formed in the gate insulating layer 4 and has an opening 4p2 reaching the lower connection 7p2, and an opening 11p2 formed in the interlayer insulating layer 11 and overlapping the opening 4p2.
  • the side surface of the opening 4p2 may be aligned with the side surface of the opening 11p2 on the side surface of the contact hole CH_p2.
  • an upper conductive film 19 ' is formed by sputtering, for example, in CH_sg1, in the contact hole CH_sg2, in the contact hole CH_sc1, and in the contact hole CH_sc2.
  • the upper conductive film 19 ′ for example, the same one as the one exemplified in the previous embodiment can be formed.
  • the upper conductive film 19 ' is patterned to obtain the upper conductive layer 19 as shown in FIG. 24 (c). Specifically, patch conductive portion 19a covering patch electrode 15 in contact hole CH_a in antenna unit region U, and upper connection portion 19g connected to lower connection portion 7g in contact hole CH_g in gate terminal portion GT, An upper connecting portion 19s connected to the lower connecting portion 7s in the contact hole CH_s in the source terminal portion ST, an upper connecting portion 19c connected to the lower connecting portion 7c in the contact hole CH_c in the CS terminal portion CT, and Upper connection 19p1 connected to lower connection 7p1 in contact hole CH_p1 in transfer terminal PT1, upper connection 19p2 contacted to lower connection 7p2 in contact hole CH_p2 in second transfer terminal PT2, and source -At gate connection SG Upper connection 19sg connected to lower gate connection 7sgG in contact hole CH_sg1 and connected to gate bus line connection 3sgG in contact hole CH_sg2 (opening 11sg2) and contact hole CH_sc
  • the patch conductive portion 19 a can not completely cover the side surface of the patch electrode 15. That is, a defect 19d occurs in the upper conductive layer 19 (patch conductive portion 19a).
  • the antenna unit area U of the TFT substrate 102R of the second embodiment there is a portion where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the antenna unit area U, the gate terminal GT, the source terminal ST, the CS terminal CT, the first transfer terminal PT1, the second transfer terminal PT2, the source-gate connection SG, and the CS-source connection Part SC is obtained.
  • the TFT substrate 102R of Reference Example 2 is manufactured.
  • TFT substrate 102R of Reference Example 2 The TFT substrate 102R of the reference example 2 is also manufactured by the method described below.
  • the second method of manufacturing the TFT substrate 102R of the reference example 2 is a method of forming the source contact portion 6S, the drain contact portion 6D, the lower source metal layer S1, and the upper source metal layer S2, as shown in FIGS. It differs from the first manufacturing method described above.
  • the source upper conductive film S2 ' is etched (wet etching or dry etching), and then the source lower conductive film S1' and the contact layer 6 are etched by dry etching.
  • the upper source conductive film S2 'and the lower source conductive film S1' are etched (wet etching or dry etching), and then the contact layer 6 is etched by dry etching.
  • FIGS. 21 (a) to (c) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 102R of the second embodiment.
  • Each of these drawings shows a cross section (A-A 'cross section, B-B' cross section and C-C 'cross section of the TFT substrate 102R of the reference example 2) corresponding to FIGS. 21 (a) to (c). There is. In the following, differences from the first manufacturing method will be mainly described.
  • the base insulating layer 20, the island-shaped semiconductor layer 5, and the contact layer 6 are formed on the dielectric substrate 1.
  • the lower conductive film for source S1 ′ is formed on the base insulating layer 20 and the contact layer 6 by sputtering or the like, and for the source on the lower conductive film for source S1 ′.
  • An upper conductive film S2 ' is formed.
  • a resist layer 80 is formed on the source upper conductive film S2 'using a photoresist.
  • the source upper conductive film S2 ′ and the source lower conductive film S1 ′ are etched by wet etching or dry etching, as shown in FIG. A metal layer S2 and a lower source metal layer S1 are formed.
  • the etching rate of the source lower conductive film S1 ' is equal to or less than the etching rate of the source upper conductive film S2'. Therefore, when this etching process is completed, the edge of the lower source metal layer S1 does not enter inside the edge of the upper source metal layer S2.
  • the contact layer 6 is etched by dry etching to form source contact 6S and drain contact 6D separated from each other as shown in FIG. 25 (c).
  • the etching of the contact layer 6 is performed using, for example, a chlorine-based gas.
  • the region exposed from the resist layer 80 is a region ra ′ having the contact layer 6 and a region rb not having the contact layer 6. Including '.
  • the regions ra 'and rb' are different from the first manufacturing method in that they do not have the source lower conductive film S1 '.
  • side etching of the source lower conductive film S1 ′ and / or overetching of the base insulating layer 20 occur due to the absence of the contact layer 6 compared to the region ra ′.
  • the etching rate of the lower source metal layer S1 of the etchant used in this dry etching step is higher than the etching rate of the upper source metal layer S2, the lower source metal layer S1 is further etched in the dry etching step. Therefore, as shown in FIG. 25C, the edge of the lower source metal layer S1 is inward of the edge of the upper source metal layer S2. That is, in the lower source metal layer S1, the portion under the resist layer 80 which is an etching mask is also etched by side etching. As a result, the side surfaces of the source metal layer 7 become reversely tapered. Also, for example, as shown in FIG. 25C, the base insulating layer 20 is etched in the region GE along the edge of the lower source metal layer S1.
  • the TFT substrate 102R of Reference Example 2 is manufactured by performing the same process as the process described with reference to FIGS. 23 (a) to 23 (d) and 24 (a) to 24 (c).
  • the defect 19d is generated in the upper conductive layer 19 (patch conductive portion 19a).
  • the antenna unit region U of the TFT substrate 102R of the second embodiment there is a portion where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the TFT substrate of the present embodiment is manufactured, for example, by the following manufacturing method. According to the manufacturing method exemplified here, the side surface of the source metal layer does not become reverse tapered. Therefore, since no defect is formed in the inorganic layer covering the source metal layer, the occurrence of the problem of elution of the metal element (Cu or Al) from the source metal layer (for example, patch electrode) into the liquid crystal layer is suppressed. In the following description, the description of the steps common to the method of manufacturing the TFT substrate of the reference example 2 may be omitted.
  • the first to fourth manufacturing methods of the present embodiment correspond to the first to fourth manufacturing methods of the TFT substrate 101A of the first embodiment, respectively. That is, among the manufacturing methods of the previous embodiment, a method of forming the source contact portion 6S, the drain contact portion 6D, the lower source metal layer S1, and the upper source metal layer S2 is a method of manufacturing the TFT substrate 102A of this embodiment. Applied to The description of the steps common to the manufacturing method of the previous embodiment may be omitted.
  • FIGS. 26 (a) to 26 (d), 27 (a) to 27 (d) and 28 (a) to 28 (c) are schematic cross sections for explaining the first method of manufacturing the TFT substrate 102A.
  • FIG. Each of these drawings shows cross sections (A-A 'cross section, B-B' cross section and C-C 'cross section) of the TFT substrate 102A corresponding to FIGS. 19 (a) to 19 (c).
  • 19 (d), (e) and FIGS. 20 (a) and 20 (b) (the DD ′ cross section, the EE ′ cross section, the FF ′ cross section, and the G ′ cross section of the TFT substrate 101A).
  • the ⁇ G ′ cross section is formed by the same method as the cross section (the CC ′ cross section of the TFT substrate 102A) corresponding to FIG. 19C although not shown.
  • the base insulating layer 20, the island-shaped semiconductor layer 5, and the contact layer 6 are formed on the dielectric substrate 1.
  • FIGS. 26 (a) to 26 (d) correspond to the manufacturing process of the TFT substrate 101A described with reference to FIGS. 11 (a) to 11 (d).
  • the source lower conductive film S1 ' is formed on the base insulating layer 20 and the contact layer 6, and the source upper conductive film S2' is formed on the source lower conductive film S1 '.
  • a first resist layer 81 is formed on the source upper conductive film S2 '.
  • the upper source conductive layer S2 ' is etched to form the upper source metal layer S2.
  • lower source metal layer S1 is formed by etching source lower conductive film S1 ′, and source contact portion 6S and drain contact are etched by etching contact layer 6. Form part 6D.
  • the source metal layer 7 including the upper source metal layer S2 and the lower source metal layer S1 is formed.
  • the source upper conductive film S2 ' is etched by wet etching or dry etching to form the upper source metal layer S2 as shown in FIG. 26 (b).
  • an etchant having a large etching selectivity to the etching rate of the source lower conductive film S1 '.
  • the etching selectivity of the etching rate of the source upper conductive film S2 'to the etching rate of the source lower conductive film S1' is preferably 20 or more.
  • the etching of the source upper conductive film S2 ′ may be under-etched or over-etched with respect to the first resist layer 81 which is an etching mask.
  • the etchant of the source upper conductive film S2 ' is not limited to this.
  • a Ti film is formed as the source lower conductive film S1 ′ and a stacked film (Ti / Al) is formed as the source upper conductive film S2 ′, an Al film and a Ti film are stacked in this order.
  • the source upper conductive film S2 ' can be etched by dry etching using a chlorine-based gas.
  • the etching selectivity of the etching rate of the upper conductive film S2 'for source to the etching rate of the lower conductive film S1' for source is not large (for example, approximately 1).
  • the etching of the source upper conductive film S2 ' may be finished so that the edge of the source lower conductive film S1' does not enter inside the edge of the upper source metal layer S2.
  • the first resist layer 81 is removed (stripped).
  • a second resist layer 82 is formed using a photoresist so as to cover the upper source metal layer S2.
  • the second resist layer 82 is formed to cover the top and side surfaces of the upper source metal layer S2.
  • the edge of the second resist layer 82 is outside the edge of the upper source metal layer S2, and the upper source metal layer S2 of the edge of the second resist layer 82.
  • source lower conductive film S1 ′ and contact layer 6 are etched by dry etching using second resist layer 82 as an etching mask to form lower source metal layer S1 and each other as shown in FIG. 26 (d).
  • the separated source contact 6S and drain contact 6D are formed.
  • the etching of the source lower conductive film S1 ′ and the etching of the contact layer 6 may be performed using the same etchant, or may be performed using different etchants.
  • the region exposed from the second resist layer 82 is a region ra1 having the contact layer 6 and a region not having the contact layer 6 before the dry etching step is performed. and rb1.
  • Each of the region ra1 and the region rb1 has a source lower conductive film S1 '.
  • the source lower conductive film S1 'and / or the base insulating layer 20 are overetched in the region rb1 by the amount not having the contact layer 6 in comparison with the region ra1.
  • the etching rate of the source lower conductive film S1 ′ of the etchant used in the dry etching step is higher than the etching rate of the source upper conductive film S2 ′, side etching is performed among the source lower conductive films S1 ′ by side etching.
  • the portion under the second resist layer 82 which is an etching mask is also etched (undercut). That is, when viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S ⁇ b> 1 gets into the inside of the edge of the second resist layer 82.
  • the edge of the second resist layer 82 is outside the edge of the upper source metal layer S2 by ⁇ m1, as shown in FIG. 26D, the lower source metal layer S1 is formed.
  • the edge of H does not enter inside the edge of the upper source metal layer S2. Therefore, the side surface of the source metal layer 7 is not reverse tapered.
  • the base insulating layer 20 is etched in the region GE along the edge of the lower source metal layer S1.
  • a gate insulating film 4 ' is formed to cover the source metal layer 7 and the base insulating layer 20.
  • a gate conductive film 3 ' is formed on the gate insulating film 4'.
  • the gate conductive film 3 ′ is patterned to obtain a gate metal layer 3 as shown in FIG. 27 (c).
  • an interlayer insulating film 11 ' is formed to cover the TFT 10 and the gate metal layer 3.
  • the interlayer insulating film 11 'and the gate insulating film 4' are etched by a known photolithography process to obtain the interlayer insulating film 11 and the gate insulating layer 4 as shown in FIG. 28 (a).
  • the side surface of the patch electrode 15 does not have an inverse tapered shape, and thus no defect occurs in the upper conductive layer 19 (patch conductive portion 19a).
  • the patch electrode 15 is completely covered with the upper conductive layer 19.
  • the TFT unit substrate U of the present embodiment in the antenna unit region U, there is no location where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • the TFT substrate 102A is manufactured.
  • FIG. 29 (a) to 29 (d) are schematic cross-sectional views for explaining a second method of manufacturing the TFT substrate 102A.
  • Each of these drawings shows cross sections (cross section AA ', cross section BB' and cross section CC 'of the TFT substrate 102A) corresponding to FIGS. 19 (a) to 19 (c).
  • the second method of manufacturing the TFT substrate 102A is a method of forming the source contact portion 6S, the drain contact portion 6D, the lower source metal layer S1, and the upper source metal layer S2, which has been described with reference to FIGS. It differs from the manufacturing method of 1.
  • the source upper conductive film S2 ′ is etched (wet etching or dry etching) using the first resist layer 81 as an etching mask, and the source lower conductive film S1 ′ and the contact layer 6 are Etching was performed by dry etching using the resist layer 82 as an etching mask.
  • the source upper conductive film S2 'and the source lower conductive film S1' are etched (wet etching or dry etching) using the first resist layer 81 as an etching mask, and the contact layer is formed. 6 is etched by dry etching using the second resist layer 82 as an etching mask.
  • the base insulating layer 20, the island-shaped semiconductor layer 5, and the contact layer 6 are formed on the dielectric substrate 1.
  • FIGS. 29A to 29D correspond to the manufacturing process of the TFT substrate 101A described with reference to FIGS. 13A to 13D.
  • the source lower conductive film S1 ′ is formed on the base insulating layer 20 and the contact layer 6, and the source upper conductive film S2 ′ is formed on the source lower conductive film S1 ′. Form. Thereafter, a first resist layer 81 is formed on the source upper conductive film S2 '.
  • the upper source conductive film S2 ′ and the lower source conductive film S1 ′ are etched by wet etching or dry etching, as shown in FIG.
  • a source metal layer S2 and a lower source metal layer S1 are formed.
  • the etching conditions are adjusted so that the etching rate of the source lower conductive film S1 'is equal to or less than the etching rate of the source upper conductive film S2'. Therefore, when the etching process is completed, the upper source metal layer S2 and the lower source metal layer S1 are formed such that the edge of the lower source metal layer S1 does not enter inside the edge of the upper source metal layer S2. .
  • the side surface of the source metal layer 7 is not reverse tapered.
  • the etching of the source upper conductive film S2 'and the source lower conductive film S1' may be under-etched or over-etched with respect to the first resist layer 81 which is an etching mask.
  • the etching of the source upper conductive film S2 ′ and the etching of the source lower conductive film S1 ′ satisfy the condition that the etching rate of the source lower conductive film S1 ′ is equal to or less than the etching rate of the source upper conductive film S2 ′.
  • the same etchant may be used, or different etchants may be used.
  • the first resist layer 81 is removed (stripped).
  • a second resist layer 82 is formed using a photoresist so as to cover the upper source metal layer S2 and the lower source metal layer S1.
  • the second resist layer 82 is formed to cover the upper surface and the side surface of the upper source metal layer S2 and the side surface of the lower source metal layer S1.
  • the contact layer 6 is etched by dry etching to form a source contact 6S and a drain contact 6D as shown in FIG. 29 (d).
  • the upper source metal layer S2 and the lower source metal layer S1 are covered with the second resist layer 82, and therefore the upper source metal layer S2 and the lower source metal layer S1 are not etched. Therefore, the side surfaces of the source metal layer 7 remain unchanged from the end of the etching of the upper source conductive film S2 'and the lower source conductive film S1' and remain non-reverse tapered.
  • the base insulating layer 20 may also be etched in this dry etching step. For example, as shown in FIG. 29D, in the region GE along the edge of the second resist layer 82, the base insulating layer 20 is etched.
  • the TFT substrate 102A is manufactured by performing the same process as the process described with reference to FIGS. 27 (a) to (d) and FIGS. 28 (a) to (c).
  • the side surface of the source metal layer 7 is not reverse tapered, no defect occurs in the upper conductive layer 19.
  • the side surface of the source metal layer 7 (for example, the patch electrode 15) is completely covered with the upper conductive layer 19.
  • the TFT unit substrate U of the present embodiment in the antenna unit region U, there is no location where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • FIG. 30 (a) to 30 (c) are schematic cross-sectional views for explaining a third method of manufacturing the TFT substrate 102A.
  • Each of these drawings shows cross sections (cross section AA ', cross section BB' and cross section CC 'of the TFT substrate 102A) corresponding to FIGS. 19 (a) to 19 (c).
  • the third manufacturing method is a method of forming source contact portion 6S, drain contact portion 6D, lower source metal layer S1, and upper source metal layer S2, which is the first manufacturing method described with reference to FIGS. 26 to 28. It is different from In the first manufacturing method, in order to etch the upper conductive film for source S2 ′, the lower conductive film for source S1 ′ and the contact layer 6, two resist layers (a first resist layer 81 and a second resist layer 82) are formed. It was used as an etching mask. On the other hand, in the third manufacturing method, the upper source conductive film S2 ', the lower source conductive film S1' and the contact layer 6 are etched using the same etching mask.
  • the base insulating layer 20, the island-shaped semiconductor layer 5, and the contact layer 6 are formed on the dielectric substrate 1.
  • FIGS. 30 (a) to 30 (c) correspond to the manufacturing process of the TFT substrate 101A described with reference to FIGS. 15 (a) to 15 (c).
  • the source lower conductive film S1 ′ is formed on the base insulating layer 20 and the contact layer 6, and the source upper conductive film S2 ′ is formed on the source lower conductive film S1 ′.
  • a resist layer 83 is formed on the source upper conductive film S2 '.
  • the source upper conductive film S2 ' is etched by wet etching or dry etching to form the upper source metal layer S2 as shown in FIG. 30 (b).
  • the edge of the upper source metal layer S2 is inside the edge of the resist layer 83 and from the edge of the resist layer 83 at the edge of the upper source metal layer S2.
  • the upper source metal layer S2 is formed such that the distance .DELTA.s1 of the upper source metal layer S2 is 1.2 or more times the thickness of the upper source metal layer S2.
  • the etching selectivity of the etching rate of the source upper conductive film S2 'to the etching rate of the source lower conductive film S1' is preferably 20 or more.
  • the source lower conductive film S1 ′ and the contact layer 6 are etched by dry etching to form the lower source metal layer S1 and the source contact as shown in FIG.
  • the portion 6S and the drain contact portion 6D are formed.
  • the etching of the source lower conductive film S1 ′ and the etching of the contact layer 6 may be performed using the same etchant, or may be performed using different etchants.
  • the region not covered with the resist layer 83 has the contact layer 6 as viewed in the normal direction of the dielectric substrate 1 before the dry etching step is performed.
  • a region ra2 and a region rb2 not having the contact layer 6 are included.
  • Each of the region ra2 and the region rb2 has a source lower conductive film S1 '.
  • the source lower conductive film S1 'and / or the base insulating layer 20 are overetched by the amount not having the contact layer 6 as compared with the region ra2.
  • the etching rate of the source lower conductive film S1 ′ of the etchant used in the dry etching step is higher than the etching rate of the source upper conductive film S2 ′, side etching is performed among the source lower conductive films S1 ′ by side etching.
  • the portion under the resist layer 83 which is an etching mask is also etched. That is, when viewed in the normal direction of the dielectric substrate 1, the edge of the lower source metal layer S ⁇ b> 1 enters inside the edge of the resist layer 83.
  • the edge of the upper source metal layer S2 is inside of the edge of the resist layer 83 by ⁇ s1, as shown in FIG. 30C, the edge of the lower source metal layer S1 is Does not enter inside the edge of the upper source metal layer S2. Therefore, the side surface of the source metal layer 7 does not have a reverse taper shape.
  • the base insulating layer 20 is etched.
  • the TFT substrate 102A is manufactured by performing the same process as the process described with reference to FIGS. 27 (a) to (d) and FIGS. 28 (a) to (c).
  • the side surface of the source metal layer 7 is not reverse tapered, no defect occurs in the upper conductive layer 19.
  • the side surface of the source metal layer 7 (for example, the patch electrode 15) is completely covered with the upper conductive layer 19.
  • the TFT unit substrate U of the present embodiment in the antenna unit region U, there is no location where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • FIG. 31 (a) to 31 (c) are schematic cross-sectional views for explaining a fourth manufacturing method of the method for manufacturing the TFT substrate 102A.
  • Each of these drawings shows cross sections (cross section AA ', cross section BB' and cross section CC 'of the TFT substrate 102A) corresponding to FIGS. 19 (a) to 19 (c).
  • the fourth manufacturing method is different from the third manufacturing method described with reference to FIG. 30 in the method of forming the source contact 6S, the drain contact 6D, the lower source metal layer S1, and the upper source metal layer S2.
  • the source upper conductive film S2 ' is etched by wet etching or dry etching, and then the source lower conductive film S1' and the contact layer 6 are etched by dry etching.
  • the upper source conductive film S2 'and the lower source conductive film S1' are etched by wet etching or dry etching, and then the contact layer 6 is etched by dry etching.
  • the base insulating layer 20, the island-shaped semiconductor layer 5, and the contact layer 6 are formed on the dielectric substrate 1.
  • FIGS. 31 (a) to 31 (c) correspond to the manufacturing process of the TFT substrate 101A described with reference to FIGS. 16 (a) to 16 (c).
  • the source lower conductive film S1 ' is formed on the base insulating layer 20 and the contact layer 6, and the source upper conductive film S2' is formed on the source lower conductive film S1 '.
  • a resist layer 83 is formed on the source upper conductive film S2 '.
  • the source upper conductive film S2 'and the source lower conductive film S1' are etched by wet etching or dry etching, as shown in FIG. 31 (b), the upper source metal A layer S2 and a lower source metal layer S1 are formed.
  • the edge of the lower source metal layer S1 is inside the edge of the resist layer 83, and the edge of the lower source metal layer S1 is from the edge of the resist layer 83.
  • the lower source metal layer S1 is formed such that the distance ⁇ s2 is 1.8 times or more the thickness of the upper source metal layer S2.
  • the length obtained as the distance ⁇ s2 is longer than the length obtained as the distance ⁇ s1 (see FIG. 30B) in the third manufacturing method.
  • the etching conditions are adjusted so that the etching rate of the source lower conductive film S1 'is equal to or less than the etching rate of the source upper conductive film S2'.
  • the upper source metal layer S2 and the lower source metal layer S1 are formed such that the edge of the lower source metal layer S1 does not enter inside the edge of the upper source metal layer S2 when this etching step is completed. Ru.
  • the side surface of the source metal layer 7 is not reverse tapered.
  • the etching of the source upper conductive film S2 ′ and the etching of the source lower conductive film S1 ′ satisfy the condition that the etching rate of the source lower conductive film S1 ′ is equal to or less than the etching rate of the source upper conductive film S2 ′.
  • the same etchant may be used, or different etchants may be used.
  • the edge of the upper source metal layer S2 is inside the edge of the resist layer 83 when viewed from the normal direction of the dielectric substrate 1, and the upper source The upper source metal layer S2 is formed such that the distance of the edge of the metal layer S2 from the edge of the resist layer 83 is 1.2 or more times the thickness of the upper source metal layer S2.
  • the contact layer 6 is etched by dry etching using the resist layer 83 as an etching mask to form the source contact 6S and the drain contact 6D as shown in FIG. 31 (c).
  • the base insulating layer 20 may also be etched in this dry etching step. For example, as shown in FIG. 31C, in the region GE between the edge of the resist layer 83 and the edge of the lower source metal layer S1, the base insulating layer 20 is etched.
  • the TFT substrate 102A is manufactured by performing the same process as the process described with reference to FIGS. 27 (a) to (d) and FIGS. 28 (a) to (c).
  • the side surface of the source metal layer 7 is not reverse tapered, no defect occurs in the upper conductive layer 19.
  • the side surface of the source metal layer 7 (for example, the patch electrode 15) is completely covered with the upper conductive layer 19.
  • the TFT unit substrate U of the present embodiment in the antenna unit region U, there is no location where the source metal layer 7 is exposed without being covered with the inorganic layer.
  • the use of the TFT substrate of this embodiment can suppress the deterioration of the antenna characteristics.
  • the gap between the source electrode 7S and the drain electrode 7D can be made with high accuracy even if the thickness of the source metal layer 7 is increased as in the previous embodiment. It is possible to suppress the occurrence of the problem of being uncontrollable.
  • the distance in the channel length direction between the source contact portion 6S and the drain contact portion 6D is between the upper source metal layer S2 of the source electrode 7S and the upper source metal layer S2 of the drain electrode 7D.
  • the distance in the channel length direction between the source contact portion 6S and the drain contact portion 6D is lower than the source metal layer of the source electrode 7S. It is smaller than the distance in the channel length direction between S1 and the lower source metal layer S1 of the drain electrode 7D.
  • the antenna units are arranged concentrically, for example.
  • n for example, 30
  • n for example, 620
  • the number of antenna units connected to each gate bus line is different. Also, among nx source bus lines connected to nx antenna units forming the outermost circle, n source bus lines connected also to antenna units forming the inner circle. , M antenna units are connected, but the number of antenna units connected to the other source bus lines is smaller than m.
  • the arrangement of antenna units in the scanning antenna differs from the arrangement of pixels (dots) in the LCD panel, and the number of connected antenna units differs depending on the gate bus line and / or the source bus line. Therefore, if the capacitances (liquid crystal capacitance + auxiliary capacitance) of all antenna units are made the same, the electrical load connected differs depending on the gate bus line and / or the source bus line. Then, there is a problem that variation occurs in writing of voltage to the antenna unit.
  • each gate bus line is adjusted by adjusting the capacitance value of the auxiliary capacitance or by adjusting the number of antenna units connected to the gate bus line and / or the source bus line.
  • the electrical loads connected to the source bus lines are substantially the same.
  • the scanning antenna according to an embodiment of the present invention is housed, for example, in a plastic case, as required. It is preferable to use, for the housing, a material having a small dielectric constant ⁇ M which does not affect the transmission and reception of microwaves. Moreover, you may provide a through-hole in the part corresponding to transmission / reception area
  • a liquid crystal material having a large dielectric anisotropy ⁇ M is easily deteriorated by light, and it is preferable to shield not only ultraviolet light but also blue light having a short wavelength among visible light.
  • the light shielding structure can be easily formed at a necessary place by using a light shielding tape such as a black adhesive tape, for example.
  • Embodiments in accordance with the present invention may be used, for example, in satellite communications and scanning antennas for satellite broadcasts mounted on mobiles (eg, ships, aircraft, automobiles) and their manufacture.
  • mobiles eg, ships, aircraft, automobiles
  • Dielectric substrate 3 Gate metal layer 3C: Storage capacitor counter electrode 3G: Gate electrode 3c, 3g, 3p1, 3p2, 3s: Lower connection portion 3sc: CS bus line connection portion 3sg: Source lower connection wiring 3sgG: Gate bus Line connecting portion 4: Gate insulating layers 4a, 4c, 4g, 4p1, 4p2, 4s: Openings 4sc1, 4sg1: Openings 5: Semiconductor layer 6D: Drain contact portion 6S: Source contact portion 7: Source metal layer 7C: Auxiliary Capacitance electrode 7D: drain electrode 7S: source electrode 7c, 7g, 7p1, 7p2, 7s: lower connection portion 7sc: CS lower connection wiring 7sg: source bus line connection portion 7sgG: gate lower connection wiring 11: interlayer insulating layer 11d: defect 11a, 11c, 11g, 11p1, 11p2: openings 11s, 11sc 1, 11sc2, 11sg1, 11sg2: Opening 15: Patch electrode 19: Upper

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Abstract

ＴＦＴ基板の製造方法は、ソース電極（７Ｓ）およびドレイン電極（７Ｄ）のそれぞれが、下部ソースメタル層（Ｓ１）と上部ソースメタル層（Ｓ２）とを含むＴＦＴ基板（１０１Ａ）の製造方法である。ＴＦＴ基板の製造方法は、第１レジスト層（８１）をエッチングマスクとして上部導電膜（Ｓ２'）をエッチングすることによって、上部ソースメタル層を形成する工程と、下部導電膜（Ｓ１'）をエッチングすることによって、下部ソースメタル層を形成する工程と、第１レジスト層を除去し、上部ソースメタル層を覆うように第２レジスト層（８２）を形成する工程と、第２レジスト層をエッチングマスクとして、ドライエッチングによってコンタクト層（６）をエッチングすることによって、ソースコンタクト部（６Ｓ）およびドレインコンタクト部（６Ｄ）を形成する工程とを包含する。

Description

ＴＦＴ基板、ＴＦＴ基板を備えた走査アンテナ、およびＴＦＴ基板の製造方法
　本発明は、走査アンテナに関し、特に、アンテナ単位（「素子アンテナ」ということもある。）が液晶容量を有する走査アンテナ（「液晶アレイアンテナ」ということもある。）、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法に関する。
　移動体通信や衛星放送用のアンテナは、ビームの方向を変えられる（「ビーム走査」または「ビームステアリング」と言われる。）機能を必要とする。このような機能を有するアンテナ（以下、「走査アンテナ（ｓｃａｎｎｅｄ　ａｎｔｅｎｎａ）」という。）として、アンテナ単位を備えるフェイズドアレイアンテナが知られている。しかしながら、従来のフェイズドアレイアンテナは高価であり、民生品への普及の障害となっている。特に、アンテナ単位の数が増えると、コストが著しく上昇する。
　そこで、液晶材料（ネマチック液晶、高分子分散液晶を含む）の大きな誘電異方性（複屈折率）を利用した走査アンテナが提案されている（特許文献１～５および非特許文献１）。液晶材料の誘電率は周波数分散を有するので、本明細書において、マイクロ波の周波数帯における誘電率（「マイクロ波に対する誘電率」ということもある。）を特に「誘電率Ｍ（εM）」と表記することにする。
　特許文献３および非特許文献１には、液晶表示装置（以下、「ＬＣＤ」という。）の技術を利用することによって低価格な走査アンテナが得られると記載されている。
　本出願人は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナを開発している。本出願人による特許文献６は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板ならびにそのような走査アンテナの製造方法および駆動方法を開示している。参考のために、特許文献６の開示内容の全てを本明細書に援用する。
特開２００７－１１６５７３号公報 特開２００７－２９５０４４号公報 特表２００９－５３８５６５号公報 特表２０１３－５３９９４９号公報 国際公開第２０１５／１２６５５０号 国際公開第２０１７／０６１５２７号
Ｒ．　Ａ．　Ｓｔｅｖｅｎｓｏｎ　ｅｔ　ａｌ．，　"Ｒｅｔｈｉｎｋｉｎｇ　Ｗｉｒｅｌｅｓｓ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：Ａｄｖａｎｃｅｄ　Ａｎｔｅｎｎａ　Ｄｅｓｉｇｎ　ｕｓｉｎｇ　ＬＣＤ　Ｔｅｃｈｎｏｌｏｇｙ"，　ＳＩＤ　２０１５　ＤＩＧＥＳＴ，　ｐｐ．８２７－８３０． Ｍ．　ＡＮＤＯ　ｅｔ　ａｌ．，　"Ａ　Ｒａｄｉａｌ　Ｌｉｎｅ　Ｓｌｏｔ　Ａｎｔｅｎｎａ　ｆｏｒ　１２ＧＨｚ　Ｓａｔｅｌｌｉｔｅ　ＴＶ　Ｒｅｃｅｐｔｉｏｎ"，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｆ　Ａｎｔｅｎｎａｓ　ａｎｄ　Ｐｒｏｐａｇａｔｉｏｎ，　Ｖｏｌ．　ＡＰ－３３，　Ｎｏ．１２，　ｐｐ．　１３４７－１３５３　（１９８５）．
　特許文献６に記載の走査アンテナのアンテナ性能および量産性をさらに向上させるために、種々の構造を検討している過程で、試作した走査アンテナのアンテナ特性が低下することがあった。後述するように、アンテナ特性が低下した走査アンテナでは、液晶層にソースメタル層から金属が溶け出していることが分かった。本発明は、アンテナ特性の低下を抑制することができる走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法を提供することを目的とする。
　本発明の実施形態によるＴＦＴ基板の製造方法は、誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、前記ＴＦＴのソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、前記誘電体基板上に、前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト層とを形成する工程（ａ）と、前記コンタクト層上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（ｂ）と、前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（ｃ）と、前記上部導電膜上に、第１レジスト層を形成する工程（ｄ）と、前記第１レジスト層をエッチングマスクとして前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程（ｅ）と、前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（ｆ）と、前記工程（ｅ）の後に、前記第１レジスト層を除去し、前記上部ソースメタル層を覆うように第２レジスト層を形成する工程（ｇ）と、前記第２レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト層をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（ｈ）とを包含する。
　ある実施形態において、前記工程（ｆ）は、前記工程（ｇ）の後に、前記第２レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程を包含する。
　ある実施形態において、前記工程（ｇ）は、前記誘電体基板の法線方向から見たとき、前記第２レジスト層のエッジが前記上部ソースメタル層のエッジよりも外側にあり、前記第２レジスト層のエッジの前記上部ソースメタル層のエッジからの距離が、前記下部導電膜の厚さの５倍以上であるように、前記第２レジスト層を形成する工程を包含する。
　ある実施形態において、前記工程（ｆ）は、前記工程（ｇ）の前に、前記第１レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程を包含し、前記工程（ｇ）は、前記工程（ｅ）および前記工程（ｆ）の後に、前記上部ソースメタル層および前記下部ソースメタル層を覆うように前記第２レジスト層を形成する工程を包含する。
　ある実施形態において、前記工程（ｆ）における前記下部導電膜のエッチングレートは、前記工程（ｅ）における前記上部導電膜のエッチングレート以下である。
　ある実施形態において、前記工程（ｅ）および前記工程（ｆ）は、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジが、前記上部ソースメタル層のエッジよりも内側に入らないように、前記上部ソースメタル層および前記下部ソースメタル層を形成する工程を包含する。
　本発明の他の実施形態によるＴＦＴ基板の製造方法は、誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、前記ＴＦＴのソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、前記誘電体基板上に、前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト層とを形成する工程（ａ）と、前記コンタクト層上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（ｂ）と、前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（ｃ）と、前記上部導電膜上に、レジスト層を形成する工程（ｄ）と、前記レジスト層をエッチングマスクとして、前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程であって、前記誘電体基板の法線方向から見たとき、前記上部ソースメタル層のエッジが前記レジスト層のエッジよりも内側にあり、前記上部ソースメタル層のエッジの前記レジスト層のエッジからの距離が、前記上部ソースメタル層の厚さの１．２倍以上であるように、前記上部ソースメタル層を形成する工程（ｅ）と、前記レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（ｆ）と、前記工程（ｅ）の後に、前記レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト層をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（ｇ）とを包含する。
　ある実施形態において、前記工程（ｆ）は、前記工程（ｇ）における前記コンタクト層のエッチャントと同じエッチャントを用いて、前記下部導電膜をエッチングする工程を包含する。
　ある実施形態において、前記工程（ｆ）における前記下部導電膜のエッチングレートは、前記工程（ｅ）における前記上部導電膜のエッチングレート以下である。
　ある実施形態において、前記工程（ｆ）は、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジが前記レジスト層のエッジよりも内側にあり、前記下部ソースメタル層のエッジの前記レジスト層のエッジからの距離が、前記上部ソースメタル層の厚さの１．８倍以上であるように、前記下部ソースメタル層を形成する工程を包含する。
　ある実施形態において、前記工程（ｆ）は、前記工程（ｅ）における前記上部導電膜のエッチャントと同じエッチャントを用いて、前記下部導電膜をエッチングする工程を包含する。
　ある実施形態において、前記工程（ｅ）および前記工程（ｆ）は、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジが、前記上部ソースメタル層のエッジよりも内側に入らないように、前記上部ソースメタル層および前記下部ソースメタル層を形成する工程を包含する。
　ある実施形態において、前記パッチ電極は、前記下部ソースメタル層および前記上部ソースメタル層を含む。
　本発明の実施形態によるＴＦＴ基板は、誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極と電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有するＴＦＴ基板であって、前記ＴＦＴは、半導体層と、ゲート電極と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、前記半導体層上に形成され、前記半導体層と電気的に接続されたソース電極および前記ドレイン電極と、前記半導体層と前記ソース電極との間に形成されたソースコンタクト部と、前記半導体層と前記ドレイン電極との間に形成されたドレインコンタクト部とを有し、前記ソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含み、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジは、前記上部ソースメタル層のエッジよりも内側に入っていない。
　ある実施形態において、前記ソースコンタクト部と前記ドレインコンタクト部との間のチャネル長方向の距離は、前記ソース電極の前記上部ソースメタル層と前記ドレイン電極の前記上部ソースメタル層との間のチャネル長方向の距離よりも小さい。
　ある実施形態において、前記ソースコンタクト部と前記ドレインコンタクト部との間のチャネル長方向の距離は、前記ソース電極の前記下部ソースメタル層と前記ドレイン電極の前記下部ソースメタル層との間のチャネル長方向の距離よりも小さい。
　ある実施形態において、前記パッチ電極は、前記下部ソースメタル層および前記上部ソースメタル層を含む。
　ある実施形態において、前記ＴＦＴ基板は、前記ＴＦＴを覆う層間絶縁層をさらに有し、前記半導体層は、前記ゲート電極上に位置しており、前記パッチ電極は、前記層間絶縁層に覆われている。
　ある実施形態において、前記ＴＦＴ基板は、前記ＴＦＴを覆う層間絶縁層をさらに有し、前記ゲート電極は、前記ソース電極および前記ドレイン電極の上に位置しており、前記ゲート絶縁層および／または前記層間絶縁層は、前記誘電体基板の法線方向から見たとき、前記パッチ電極と重なる開口部を有する。
　ある実施形態において、前記ＴＦＴ基板は、前記層間絶縁層上に形成された上部導電層をさらに有し、前記ゲート絶縁層は、前記パッチ電極に達する第１開口部を有し、前記層間絶縁層は、前記誘電体基板の法線方向から見たとき、前記第１開口部と重なる第２開口部を有し、前記上部導電層は、前記第１開口部内で露出された前記パッチ電極を覆うパッチ導電部を含む。
　本発明の実施形態による走査アンテナは、上記のいずれかのＴＦＴ基板と、前記ＴＦＴ基板と対向するように配置されたスロット基板と、前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板とを備え、前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、前記スロット電極は複数のスロットを有し、前記複数のスロットのそれぞれは、前記ＴＦＴ基板の前記複数のアンテナ単位領域のそれぞれにおける前記パッチ電極に対応して配置されている。
　本発明の実施形態によると、アンテナ特性の低下を抑制することができる走査アンテナ、そのような走査アンテナに用いられるＴＦＴ基板、およびそのようなＴＦＴ基板の製造方法が提供される。
本発明の第１の実施形態による走査アンテナ１０００Ａの一部を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａおよびスロット基板２０１を示す模式的な平面図である。 （ａ）は、ＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な平面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０１Ａの模式的な断面図である。 ＴＦＴ基板１０１Ａの模式的な断面図である。 （ａ）～（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの模式的な断面図である。 （ａ）～（ｄ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの第２の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの第２の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの第２の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ａの第３の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０１Ａの第４の製造方法を説明するための模式的な断面図である。 （ａ）は、スロット基板２０１を模式的に示す断面図であり、（ｂ）は、ＴＦＴ基板１０１Ａおよびスロット基板２０１におけるトランスファー部を説明するための模式的な断面図である。 （ａ）は、本発明の第２の実施形態によるＴＦＴ基板１０２Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図であり、（ｂ）および（ｃ）は、ＴＦＴ基板１０２Ａの非送受信領域Ｒ２の模式的な平面図である。 （ａ）～（ｅ）は、ＴＦＴ基板１０２Ａの模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの模式的な断面図である。 （ａ）～（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの模式的な断面図である。 （ａ）～（ｅ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０２Ａの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０２Ａの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの第１の製造方法を説明するための模式的な断面図である。 （ａ）～（ｄ）は、ＴＦＴ基板１０２Ａの第２の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの第３の製造方法を説明するための模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの第４の製造方法を説明するための模式的な断面図である。
　以下で、図面を参照しながら本発明の実施形態による走査アンテナ、走査アンテナの製造方法、および走査アンテナに用いられるＴＦＴ基板を説明する。なお、本発明は以下で例示する実施形態に限られない。また、本発明の実施形態は図面に限定されるものではない。例えば、断面図における層の厚さ、平面図における導電部および開口部のサイズ等は例示である。
　（走査アンテナの基本構造）
　液晶材料の大きな誘電率Ｍ（εM）の異方性（複屈折率）を利用したアンテナ単位を用いた走査アンテナは、ＬＣＤパネルの画素に対応付けられるアンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する（ＬＣＤによる画像の表示に対応する。）。アンテナから出射される、または、アンテナによって受信される電磁波（例えば、マイクロ波）には、各アンテナ単位の静電容量に応じた位相差が与えられ、静電容量の異なるアンテナ単位によって形成された２次元的なパターンに応じて、特定の方向に強い指向性を有することになる（ビーム走査）。例えば、アンテナから出射される電磁波は、入力電磁波が各アンテナ単位に入射し、各アンテナ単位で散乱された結果得られる球面波を、各アンテナ単位によって与えられる位相差を考慮して積分することによって得られる。各アンテナ単位が、「フェイズシフター：ｐｈａｓｅ　ｓｈｉｆｔｅｒ」として機能していると考えることもできる。液晶材料を用いた走査アンテナの基本的な構造および動作原理については、特許文献１～４および非特許文献１、２を参照されたい。非特許文献２は、らせん状のスロットが配列された走査アンテナの基本的な構造を開示している。参考のために、特許文献１～４および非特許文献１、２の開示内容の全てを本明細書に援用する。
　なお、本発明の実施形態による走査アンテナにおけるアンテナ単位はＬＣＤパネルの画素に類似してはいるものの、ＬＣＤパネルの画素の構造とは異なっているし、複数のアンテナ単位の配列もＬＣＤパネルにおける画素の配列とは異なっている。後に詳細に説明する第１の実施形態の走査アンテナ１０００Ａを示す図１を参照して、本発明の実施形態による走査アンテナの基本構造を説明する。走査アンテナ１０００Ａは、スロットが同心円状に配列されたラジアルインラインスロットアンテナであるが、本発明の実施形態による走査アンテナはこれに限られず、例えば、スロットの配列は、公知の種々の配列であってよい。特に、スロットおよび／またはアンテナ単位の配列について、特許文献５の全ての開示内容を参考のために本明細書に援用する。
　図１は、本実施形態の走査アンテナ１０００Ａの一部を模式的に示す断面図であり、同心円状に配列されたスロットの中心近傍に設けられた給電ピン７２（図２（ｂ）参照）から半径方向に沿った断面の一部を模式的に示す。
　走査アンテナ１０００Ａは、ＴＦＴ基板１０１Ａと、スロット基板２０１と、これらの間に配置された液晶層ＬＣと、スロット基板２０１と、空気層５４を介して対向するように配置された反射導電板６５とを備えている。走査アンテナ１０００Ａは、ＴＦＴ基板１０１Ａ側からマイクロ波を送受信する。
　ＴＦＴ基板１０１Ａは、ガラス基板などの誘電体基板１と、誘電体基板１上に形成された複数のパッチ電極１５と、複数のＴＦＴ１０とを有している。各パッチ電極１５は、対応するＴＦＴ１０に接続されている。各ＴＦＴ１０は、ゲートバスラインとソースバスラインとに接続されている。
　スロット基板２０１は、ガラス基板などの誘電体基板５１と、誘電体基板５１の液晶層ＬＣ側に形成されたスロット電極５５とを有している。スロット電極５５は複数のスロット５７を有している。
　スロット基板２０１と、空気層５４を介して対向するように反射導電板６５が配置されている。空気層５４に代えて、マイクロ波に対する誘電率Ｍが小さい誘電体（例えば、ＰＴＦＥなどのフッ素樹脂）で形成された層を用いることができる。スロット電極５５と反射導電板６５と、これらの間の誘電体基板５１および空気層５４とが導波路３０１として機能する。
　パッチ電極１５と、スロット５７を含むスロット電極５５の部分と、これらの間の液晶層ＬＣとがアンテナ単位Ｕを構成する。各アンテナ単位Ｕにおいて、１つのパッチ電極１５が１つのスロット５７を含むスロット電極５５の部分と液晶層ＬＣを介して対向しており、液晶容量を構成している。また、各アンテナ単位Ｕは、液晶容量と電気的に並列に接続された補助容量（図３参照）を有している。走査アンテナ１０００Ａのアンテナ単位Ｕと、ＬＣＤパネルにおける画素とは似た構成を有している。しかしながら、走査アンテナ１０００Ａは、ＬＣＤパネルと多くの相違点を有している。
　まず、走査アンテナ１０００Ａの誘電体基板１、５１に求められる性能は、ＬＣＤパネルの基板に求められる性能と異なる。
　一般にＬＣＤパネルには、可視光に透明な基板が用いられ、例えば、ガラス基板またはプラスチック基板が用いられる。反射型のＬＣＤパネルにおいては、背面側の基板には透明性が必要ないので、半導体基板が用いられることもある。これに対し、アンテナ用の誘電体基板１、５１としては、マイクロ波に対する誘電損失（マイクロ波に対する誘電正接をｔａｎδMと表すことにする。）が小さいことが好ましい。誘電体基板１、５１のｔａｎδMは、概ね０．０３以下であることが好ましく、０．０１以下がさらに好ましい。具体的には、ガラス基板またはプラスチック基板を用いることができる。ガラス基板はプラスチック基板よりも寸法安定性、耐熱性に優れ、ＴＦＴ、配線、電極等の回路要素をＬＣＤ技術を用いて形成するのに適している。例えば、導波路を形成する材料が空気とガラスである場合、ガラスの方が上記誘電損失が大きいため、ガラスがより薄い方が導波ロスを減らすことができるとの観点から、好ましくは４００μｍ以下であり、３００μｍ以下がさらに好ましい。下限は特になく、製造プロセスにおいて、割れることなくハンドリングできればよい。
　電極に用いられる導電材料も異なる。ＬＣＤパネルの画素電極や対向電極には透明導電膜としてＩＴＯ膜が用いられることが多い。しかしながら、ＩＴＯはマイクロ波に対するｔａｎδMが大きく、アンテナにおける導電層として用いることができない。スロット電極５５は、反射導電板６５とともに導波路３０１の壁として機能する。したがって、導波路３０１の壁におけるマイクロ波の透過を抑制するためには、導波路３０１の壁の厚さ、すなわち、金属層（Ｃｕ層またはＡｌ層）の厚さは大きいことが好ましい。金属層の厚さが表皮深さの３倍であれば、電磁波は１／２０（－２６ｄＢ）に減衰され、５倍であれば１／１５０（－４３ｄＢ）程度に減衰されることが知られている。したがって、金属層の厚さが表皮深さの５倍であれば、電磁波の透過率を１％に低減することができる。例えば、１０ＧＨｚのマイクロ波に対しては、厚さが３．３μｍ以上のＣｕ層、および厚さが４．０μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。また、３０ＧＨｚのマイクロ波に対しては、厚さが１．９μｍ以上のＣｕ層、および厚さが２．３μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。このように、スロット電極５５は、比較的厚いＣｕ層またはＡｌ層で形成することが好ましい。Ｃｕ層またはＡｌ層の厚さに上限は特になく、成膜時間やコストを考慮して、適宜設定され得る。Ｃｕ層を用いると、Ａｌ層を用いるよりも薄くできるという利点が得られる。比較的厚いＣｕ層またはＡｌ層の形成は、ＬＣＤの製造プロセスで用いられる薄膜堆積法だけでなく、Ｃｕ箔またはＡｌ箔を基板に貼り付ける等、他の方法を採用することもできる。金属層の厚さは、例えば、２μｍ以上３０μｍ以下である。薄膜堆積法を用いて形成する場合、金属層の厚さは５μｍ以下であることが好ましい。なお、反射導電板６５は、例えば、厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　パッチ電極１５は、スロット電極５５のように導波路３０１を構成する訳ではないので、スロット電極５５よりも厚さが小さいＣｕ層またはＡｌ層を用いることができる。ただし、スロット電極５５のスロット５７付近の自由電子の振動がパッチ電極１５内の自由電子の振動を誘起する際に熱に変わるロスを避けるために、抵抗が低い方が好ましい。量産性の観点からはＣｕ層よりもＡｌ層を用いることが好ましく、Ａｌ層の厚さは例えば０．３μｍ以上２μｍ以下が好ましい。
　また、アンテナ単位Ｕの配列ピッチは、画素ピッチと大きく異なる。例えば、１２ＧＨｚ（Ｋｕ　ｂａｎｄ）のマイクロ波用のアンテナを考えると、波長λは、例えば２５ｍｍである。そうすると、特許文献４に記載されているように、アンテナ単位Ｕのピッチはλ／４以下および／またはλ／５以下であるので、６．２５ｍｍ以下および／または５ｍｍ以下ということになる。これはＬＣＤパネルの画素のピッチと比べて１０倍以上大きい。したがって、アンテナ単位Ｕの長さおよび幅もＬＣＤパネルの画素長さおよび幅よりも約１０倍大きいことになる。
　もちろん、アンテナ単位Ｕの配列はＬＣＤパネルにおける画素の配列と異なり得る。ここでは、同心円状に配列した例（例えば、特開２００２－２１７６４０号公報参照）を示すが、これに限られず、例えば、非特許文献２に記載されているように、らせん状に配列されてもよい。さらに、特許文献４に記載されているようにマトリクス状に配列してもよい。
　走査アンテナ１０００Ａの液晶層ＬＣの液晶材料に求められる特性は、ＬＣＤパネルの液晶材料に求められる特性と異なる。ＬＣＤパネルは画素の液晶層の屈折率変化によって、可視光（波長３８０ｎｍ～８３０ｎｍ）の偏光に位相差を与えることによって、偏光状態を変化させる（例えば、直線偏光の偏光軸方向を回転させる、または、円偏光の円偏光度を変化させる）ことによって、表示を行う。これに対して実施形態による走査アンテナ１０００Ａは、アンテナ単位Ｕが有する液晶容量の静電容量値を変化させることによって、各パッチ電極から励振（再輻射）されるマイクロ波の位相を変化させる。したがって、液晶層は、マイクロ波に対する誘電率Ｍ（εM）の異方性（ΔεM）が大きいことが好ましく、ｔａｎδMは小さいことが好ましい。例えば、Ｍ．　Ｗｉｔｔｅｋ　ｅｔ　ａｌ．，　ＳＩＤ　２０１５　ＤＩＧＥＳＴｐｐ．８２４－８２６に記載のΔεMが４以上で、ｔａｎδMが０．０２以下（いずれも１９Ｇｚの値）を好適に用いることができる。この他、九鬼、高分子５５巻８月号ｐｐ．５９９－６０２（２００６）に記載のΔεMが０．４以上、ｔａｎδMが０．０４以下の液晶材料を用いることができる。
　一般に液晶材料の誘電率は周波数分散を有するが、マイクロ波に対する誘電異方性ΔεMは、可視光に対する屈折率異方性Δｎと正の相関がある。したがって、マイクロ波に対するアンテナ単位用の液晶材料は、可視光に対する屈折率異方性Δｎが大きい材料が好ましいと言える。ＬＣＤ用の液晶材料の屈折率異方性Δｎは５５０ｎｍの光に対する屈折率異方性で評価される。ここでも５５０ｎｍの光に対するΔｎ（複屈折率）を指標に用いると、Δｎが０．３以上、好ましくは０．４以上のネマチック液晶が、マイクロ波に対するアンテナ単位用に用いられる。Δｎに特に上限はない。ただし、Δｎが大きい液晶材料は極性が強い傾向にあるので、信頼性を低下させる恐れがある。信頼性の観点からは、Δｎは０．４以下であることが好ましい。液晶層の厚さは、例えば、１μｍ～５００μｍである。
　以下、本発明の実施形態による走査アンテナの構造および製造方法をより詳細に説明する。
　（第１の実施形態）
　まず、図１および図２を参照する。図１は詳述した様に走査アンテナ１０００Ａの中心付近の模式的な部分断面図であり、図２（ａ）および（ｂ）は、それぞれ、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａおよびスロット基板２０１を示す模式的な平面図である。
　走査アンテナ１０００Ａは２次元に配列された複数のアンテナ単位Ｕを有しており、ここで例示する走査アンテナ１０００Ａでは、複数のアンテナ単位が同心円状に配列されている。以下の説明においては、アンテナ単位Ｕに対応するＴＦＴ基板１０１Ａの領域およびスロット基板２０１の領域を「アンテナ単位領域」と呼び、アンテナ単位と同じ参照符号Ｕを付すことにする。また、図２（ａ）および（ｂ）に示す様に、ＴＦＴ基板１０１Ａおよびスロット基板２０１において、２次元的に配列された複数のアンテナ単位領域によって画定される領域を「送受信領域Ｒ１」と呼び、送受信領域Ｒ１以外の領域を「非送受信領域Ｒ２」と呼ぶ。非送受信領域Ｒ２には、端子部、駆動回路などが設けられる。
　図２（ａ）は、走査アンテナ１０００Ａが備えるＴＦＴ基板１０１Ａを示す模式的な平面図である。
　図示する例では、ＴＦＴ基板１０１Ａの法線方向から見たとき、送受信領域Ｒ１はドーナツ状である。非送受信領域Ｒ２は、送受信領域Ｒ１の中心部に位置する第１非送受信領域Ｒ２ａと、送受信領域Ｒ１の周縁部に位置する第２非送受信領域Ｒ２ｂとを含む。送受信領域Ｒ１の外径は、例えば２００ｍｍ～１５００ｍｍで、通信量などに応じて設定される。
　ＴＦＴ基板１０１Ａの送受信領域Ｒ１には、誘電体基板１に支持された複数のゲートバスラインＧＬおよび複数のソースバスラインＳＬが設けられ、これらの配線によってアンテナ単位領域Ｕが規定されている。アンテナ単位領域Ｕは、送受信領域Ｒ１において、例えば同心円状に配列されている。アンテナ単位領域Ｕのそれぞれは、ＴＦＴと、ＴＦＴに電気的に接続されたパッチ電極とを含んでいる。ＴＦＴのソース電極はソースバスラインＳＬに、ゲート電極はゲートバスラインＧＬにそれぞれ電気的に接続されている。また、ドレイン電極は、パッチ電極と電気的に接続されている。
　非送受信領域Ｒ２（Ｒ２ａ、Ｒ２ｂ）には、送受信領域Ｒ１を包囲するようにシール領域Ｒｓが配置されている。シール領域Ｒｓにはシール材（不図示）が付与されている。シール材は、ＴＦＴ基板１０１Ａおよびスロット基板２０１を互いに接着させるとともに、これらの基板１０１Ａ、２０１の間に液晶を封入する。
　非送受信領域Ｒ２のうちシール領域Ｒｓの外側には、ゲート端子部ＧＴ、ゲートドライバＧＤ、ソース端子部ＳＴおよびソースドライバＳＤが設けられている。ゲートバスラインＧＬのそれぞれはゲート端子部ＧＴを介してゲートドライバＧＤに接続されている。ソースバスラインＳＬのそれぞれはソース端子部ＳＴを介してソースドライバＳＤに接続されている。なお、この例では、ソースドライバＳＤおよびゲートドライバＧＤは誘電体基板１上に形成されているが、これらのドライバの一方または両方は他の誘電体基板上に設けられていてもよい。
　非送受信領域Ｒ２には、また、複数のトランスファー端子部ＰＴが設けられている。トランスファー端子部ＰＴは、スロット基板２０１のスロット電極５５（図２（ｂ））と電気的に接続される。本明細書では、トランスファー端子部ＰＴとスロット電極５５との接続部を「トランスファー部」と称する。図示するように、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されてもよい。この場合、シール材として導電性粒子を含有する樹脂を用いてもよい。これにより、ＴＦＴ基板１０１Ａとスロット基板２０１との間に液晶を封入させるとともに、トランスファー端子部ＰＴとスロット基板２０１のスロット電極５５との電気的な接続を確保できる。この例では、第１非送受信領域Ｒ２ａおよび第２非送受信領域Ｒ２ｂの両方にトランスファー端子部ＰＴが配置されているが、いずれか一方のみに配置されていてもよい。
　なお、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
　図２（ｂ）は、走査アンテナ１０００Ａにおけるスロット基板２０１を例示する模式的な平面図であり、スロット基板２０１の液晶層ＬＣ側の表面を示している。
　スロット基板２０１では、誘電体基板５１上に、送受信領域Ｒ１および非送受信領域Ｒ２に亘ってスロット電極５５が形成されている。
　スロット基板２０１の送受信領域Ｒ１では、スロット電極５５には複数のスロット５７が配置されている。スロット５７は、ＴＦＴ基板１０１Ａにおけるアンテナ単位領域Ｕに対応して配置されている。図示する例では、複数のスロット５７は、ラジアルインラインスロットアンテナを構成するように、互いに概ね直交する方向に延びる一対のスロット５７が同心円状に配列されている。互いに概ね直交するスロットを有するので、走査アンテナ１０００Ａは、円偏波を送受信することができる。
　非送受信領域Ｒ２には、複数の、スロット電極５５の端子部ＩＴが設けられている。端子部ＩＴは、ＴＦＴ基板１０１Ａのトランスファー端子部ＰＴ（図２（ａ））と電気的に接続される。この例では、端子部ＩＴは、シール領域Ｒｓ内に配置されており、導電性粒子を含有するシール材によって対応するトランスファー端子部ＰＴと電気的に接続される。
　また、第１非送受信領域Ｒ２ａにおいて、スロット基板２０１の裏面側に給電ピン７２が配置されている。給電ピン７２によって、スロット電極５５、反射導電板６５および誘電体基板５１で構成された導波路３０１にマイクロ波が挿入される。給電ピン７２は給電装置７０に接続されている。給電は、スロット５７が配列された同心円の中心から行う。給電の方式は、直結給電方式および電磁結合方式のいずれであってもよく、公知の給電構造を採用することができる。
　図２（ａ）および（ｂ）では、シール領域Ｒｓは、送受信領域Ｒ１を含む比較的狭い領域を包囲するように設けた例を示したが、これに限られない。特に、送受信領域Ｒ１の外側に設けられるシール領域Ｒｓは、送受信領域Ｒ１から一定以上の距離を持つように、例えば、誘電体基板１および／または誘電体基板５１の辺の近傍に設けてもよい。もちろん、非送受信領域Ｒ２に設けられる、例えば端子部や駆動回路は、シール領域Ｒｓの外側（すなわち、液晶層が存在しない側）に形成してもよい。送受信領域Ｒ１から一定以上の離れた位置にシール領域Ｒｓを形成することによって、シール材（特に、硬化性樹脂）に含まれている不純物（特にイオン性不純物）の影響を受けてアンテナ特性が低下することを抑制することができる。
　＜参考例１のＴＦＴ基板１０１Ｒ（アンテナ単位領域Ｕ）＞
　本実施形態のＴＦＴ基板１０１Ａの詳細な構造を説明する前に、まず、参考例１のＴＦＴ基板１０１Ｒを説明する。本発明者が、参考例１のＴＦＴ基板１０１Ｒを備える走査アンテナを試作し、駆動させると、アンテナ特性が低下することがあった。なお、以下の説明において、本実施形態のＴＦＴ基板１０１Ａと共通する構成については、説明を省略することがある。
　図３（ａ）および図６（ａ）を参照しながら、参考例１のＴＦＴ基板１０１Ｒを説明する。図３（ａ）は、ＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。ここでは、参考例１のＴＦＴ基板１０１Ｒの平面図が、図３に示すＴＦＴ基板１０１Ａの平面図と同じである場合を例に説明するので、参考例１のＴＦＴ基板１０１Ｒの説明においても図３を参照することがある。図６（ａ）は、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕの模式的な断面図であり、図３のＡ－Ａ’線に沿った断面図を示している。図６において、本実施形態のＴＦＴ基板１０１Ａと共通する構成要素には共通の参照符号を付すことがある。
　図３（ａ）および図６（ａ）に示すように、参考例１のＴＦＴ基板１０１Ｒは、誘電体基板１と、誘電体基板１上に配列され、それぞれが、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄと電気的に接続されたパッチ電極１５とを有する複数のアンテナ単位領域Ｕとを有する。ＴＦＴ１０は、半導体層５と、ゲート電極３Ｇと、ゲート電極３Ｇと半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成され、半導体層５と電気的に接続されたソース電極７Ｓおよびドレイン電極７Ｄと、半導体層５とソース電極７Ｓとの間に形成されたソースコンタクト部６Ｓと、半導体層５とドレイン電極７Ｄとの間に形成されたドレインコンタクト部６Ｄとを有する。図６（ａ）に示すように、ソース電極７Ｓおよびドレイン電極７Ｄは、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層Ｓ１と、下部ソースメタル層Ｓ１上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層Ｓ２とを含む。ソース電極７Ｓおよびドレイン電極７Ｄを含むソースメタル層７は、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む。誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側にある。
　なお、平面図では、簡単のために、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとを区別していない場合がある。ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄのエッジについても同様に、下部ソースメタル層Ｓ１のエッジおよび／または上部ソースメタル層Ｓ２のエッジと区別していない場合がある。
　図６（ａ）に示すように、参考例１のＴＦＴ基板１０１Ｒにおいて、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にある。すなわち、ソースメタル層７は、逆テーパー状の側面を有する。本明細書において、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にある構造を指して、「逆テーパー状」または「逆テーパー側面」ということがある。ソースメタル層７の側面が逆テーパー状であることにより、ソースメタル層７上に形成された無機層（ここでは、ＴＦＴ１０を覆うように形成された層間絶縁層１１）に欠陥１１ｄが生じている。本明細書では、ソースメタル層７が、ソースメタル層７上に形成された無機層（無機絶縁層または酸化物導電層（例えばＩＴＯ））で完全に被覆されていない箇所を指して、その無機層の欠陥という。層間絶縁層１１の欠陥１１ｄにおいて、例えば、層間絶縁層１１は不連続である。
　なお、断面図では、簡単のために、ゲート絶縁層４および／または層間絶縁層１１を平坦化層のように表している場合があるが、一般に、薄膜堆積法（例えばＣＶＤ法、スパッタ法、真空蒸着法）によって形成される層は、下地の段差を反映した表面を有する。
　参考例１のＴＦＴ基板１０１Ｒの層間絶縁層１１が欠陥１１ｄを有するので、参考例１のＴＦＴ基板１０１Ｒを備える走査アンテナにおいて、ソースメタル層７から金属イオン（ＣｕイオンまたはＡｌイオン）が液晶層に溶け出すことにより、液晶材料が劣化し、アンテナ特性が低下することが分かった。
　この例では、ソースメタル層７に含まれる電極および導電部のうち、上部ソースメタル層Ｓ２を含むいずれの電極または導電部からも金属イオンが溶け出す。例えば図示する例では、ソースメタル層７は、ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極１５を含み、ソース電極７Ｓ、ドレイン電極７Ｄおよびパッチ電極１５のそれぞれは、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む。従って、これらの電極のいずれからも金属イオンが溶け出す。
　上述したように、走査アンテナは、アンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する。マイクロ波領域の誘電異方性ΔεM（可視光に対する複屈折率Δｎ）が大きい液晶材料の比抵抗は低いので、液晶容量に印加された電圧の保持率が低い。液晶容量の電圧保持率が低下すると、液晶層に印加される実効電圧が低下し、液晶層に目的の電圧が印加されない。その結果、アンテナ単位の液晶層がマイクロ波に与える位相差が所定の値からずれることになる。位相差が所定の値からずれると、アンテナ特性が低下する。実際には、走査アンテナは予め決められた共振周波数でゲインが最大となるように設計されるので、電圧保持率の低下は、例えば、ゲインの低下として現れる。
　マイクロ波領域の誘電異方性ΔεMが大きい液晶材料は、例えば、イソチオシアネート基（－ＮＣＳ）またはチオシアネート基（－ＳＣＮ）を含む。イソチオシアネート基またはチオシアネート基を含む液晶材料は劣化しやすい。液晶材料が劣化すると、比抵抗がさらに低下し、電圧保持率がさらに低下する。イソチオシアネート基またはチオシアネート基を含む液晶材料は、強い極性を有し、化学的な安定性が、現在ＬＣＤに用いられている液晶材料に比べて低い。イソチオシアネート基およびチオシアネート基は、強い極性を有するので、水分を吸収しやすく、また、金属イオン（例えばＣｕイオンまたはＡｌイオン）と反応することがある。また、直流電圧が印加され続けると、電気的な分解反応を起こすことがある。また、イソチオシアネート基またはチオシアネート基を含む液晶材料は、紫外領域から４３０ｎｍ付近までの光を吸収し、光分解しやすい。また、イソチオシアネート基またはチオシアネート基を含む液晶材料は、熱にも比較的弱い。これらに起因して、液晶材料の比抵抗が低下する、および／または、イオン性不純物が増えるので、液晶容量の電圧保持率が低下する。
　本発明者の検討によると、参考例１のＴＦＴ基板１０１Ｒが有する、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にあるという構造は、参考例１のＴＦＴ基板１０１Ｒの製造プロセスに起因して生じることが分かった。参考例１のＴＦＴ基板１０１Ｒの製造方法および本実施形態のＴＦＴ基板１０１Ａの製造方法は、後述する。
　＜ＴＦＴ基板１０１Ａの構造（アンテナ単位領域Ｕ）＞
　図３（ａ）および図４（ａ）を参照しながら、本実施形態のＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの構造を説明する。
　図３（ａ）は、ＴＦＴ基板１０１Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。図４（ａ）は、ＴＦＴ基板１０１Ａの模式的な断面図であり、図３（ａ）中のＡ－Ａ’線に沿った断面を示している。
　図３（ａ）および図４（ａ）に示すように、ＴＦＴ基板１０１Ａは、誘電体基板１と、誘電体基板１上に配列され、それぞれが、ＴＦＴ１０と、ＴＦＴ１０のドレイン電極７Ｄと電気的に接続されたパッチ電極１５とを有する複数のアンテナ単位領域Ｕとを有する。ＴＦＴ１０は、半導体層５と、ゲート電極３Ｇと、ゲート電極３Ｇと半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成され、半導体層５と電気的に接続されたソース電極７Ｓおよびドレイン電極７Ｄと、半導体層５とソース電極７Ｓとの間に形成されたソースコンタクト部６Ｓと、半導体層５とドレイン電極７Ｄとの間に形成されたドレインコンタクト部６Ｄとを有する。ソース電極７Ｓおよびドレイン電極７Ｄは、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層Ｓ１と、下部ソースメタル層Ｓ１上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層Ｓ２とを含む。
　ＴＦＴ基板１０１Ａにおいては、参考例１のＴＦＴ基板１０１Ｒと異なり、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側に入っていない。すなわち、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも外側にあるか、または、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジと一致している。
　ＴＦＴ基板１０１Ａのソースメタル層７は、逆テーパー状の側面を有しない。すなわち、ソースメタル層７は、テーパー状または垂直な側面を有する。本明細書において、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも外側にある構造を指して、「テーパー状」または「テーパー側面」ということがある。ソースメタル層７の側面が、テーパー状または垂直であるので、ソースメタル層７を、ソースメタル層７上に形成された無機層（ここでは層間絶縁層１１）で完全に覆うことができる。これにより、ＴＦＴ基板１０１Ａを備える走査アンテナ１０００Ａにおいて、ソースメタル層７から液晶層ＬＣに金属イオン（ＣｕイオンまたはＡｌイオン）が溶け出すことを抑制することができる。走査アンテナ１０００Ａは、アンテナ特性の低下を抑制することができる。
　ＴＦＴ基板１０１Ａのアンテナ単位領域Ｕの構造をより詳細に説明する。
　図３（ａ）および図４（ａ）に示すように、ＴＦＴ基板１０１Ａは、誘電体基板１に支持されたゲートメタル層３と、ゲートメタル層３上に形成された半導体層５と、ゲートメタル層３と半導体層５との間に形成されたゲート絶縁層４と、半導体層５上に形成されたソースメタル層７と、半導体層５とソースメタル層７との間に形成されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄと、ソースメタル層７上に形成された層間絶縁層１１とを有する。層間絶縁層１１は、ＴＦＴ１０を覆うように形成されている。ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の構造を後述するように、ＴＦＴ基板１０１Ａは、層間絶縁層１１上に形成された上部導電層１９をさらに有する。
　図３（ａ）および図４（ａ）に示すように、ＴＦＴ基板１０１Ａの各アンテナ単位領域Ｕが有するＴＦＴ１０は、ボトムゲート構造を有するＴＦＴである。すなわち、半導体層５は、ゲート電極３Ｇ上に位置している。また、ＴＦＴ１０は、ソース電極７Ｓおよびドレイン電極７Ｄが半導体層５の上に配置されているトップコンタクト構造を有する。
　半導体層５は、ゲート絶縁層４を介してゲート電極３Ｇと重なるように配置されている。
　ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄは、誘電体基板１の法線方向から見たとき、半導体層５のうちチャネルが形成される領域（チャネル領域）の両側に配置されている。ここでは、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄは、半導体層５の上面と接するように形成されている。半導体層５は、例えば真性アモルファスシリコン（ｉ－ａ－Ｓｉ）層であり、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄは、例えばｎ+型アモルファスシリコン（ｎ+－ａ－Ｓｉ）層である。半導体層５は、結晶質シリコン層（例えばポリシリコン層）であってもよい。
　ソース電極７Ｓおよびドレイン電極７Ｄは、それぞれ、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを介して、半導体層５と電気的に接続されている。ここでは、ソース電極７Ｓは、ソースコンタクト部６Ｓに接するように設けられ、ドレイン電極７Ｄは、ドレインコンタクト部６Ｄに接するように設けられている。
　ゲート電極３Ｇは、ゲートバスラインＧＬに電気的に接続されており、ゲートバスラインＧＬから走査信号電圧を供給される。ソース電極７Ｓは、ソースバスラインＳＬに電気的に接続されており、ソースバスラインＳＬからデータ信号電圧を供給される。この例では、ゲート電極３ＧおよびゲートバスラインＧＬは同じ導電膜（ゲート用導電膜）から形成されている。ここでは、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬは同じ導電膜（ソース用導電膜）から形成されている。ゲート用導電膜およびソース用導電膜は、例えば金属膜である。
　本明細書では、ゲート用導電膜を用いて形成された、ゲート電極３Ｇを含む層（レイヤー）を「ゲートメタル層３」と呼ぶことがあり、ソース用導電膜を用いて形成された、ソース電極７Ｓを含む層を「ソースメタル層７」と呼ぶことがある。ゲートメタル層３は、ＴＦＴ１０のゲート電極３Ｇと、ゲートバスラインＧＬとを含み、ソースメタル層７は、ＴＦＴ１０のソース電極７Ｓおよびドレイン電極７Ｄと、ソースバスラインＳＬとを含む。ソースメタル層７は、下部ソースメタル層Ｓ１と、上部ソースメタル層Ｓ２とを含む。
　パッチ電極１５は、ここではソースメタル層７に含まれている。パッチ電極１５は、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を含む。パッチ電極１５は、層間絶縁層１１に覆われている。この例では、パッチ電極１５は、主層としてＣｕ層またはＡｌ層を含む。パッチ電極１５の上部ソースメタル層Ｓ２を「主層」と呼ぶことがある。
　上部ソースメタル層Ｓ２は、ＣｕまたはＡｌを含む層（典型的にはＣｕ層またはＡｌ層）と、高融点金属含有層との積層構造を有していてもよい。例えば、高融点金属含有層は、ＣｕまたはＡｌを含む層の上に形成されていてもよい。「高融点金属含有層」は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）からなる群から選択される少なくとも１つの元素を含む層である。「高融点金属含有層」は積層構造であってもよい。例えば、高融点金属含有層は、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、これらを含む合金、およびこれらの窒化物、ならびに前記金属または合金と前記窒化物との固溶体のいずれかで形成された層を指す。
　走査アンテナの性能はパッチ電極１５の電気抵抗と相関があり、主層の厚さは、所望の抵抗が得られるように設定される。電気抵抗の観点から、Ｃｕ層の方がＡｌ層よりもパッチ電極１５の厚さを小さくできる可能性がある。パッチ電極１５が有する主層の厚さは、Ａｌ層で形成する場合は、例えば０．３μｍ以上に設定され、Ｃｕ層で形成する場合は、例えば０．２μｍ以上に設定される。
　ここでは、各アンテナ単位領域Ｕは、液晶容量と電気的に並列に接続された補助容量を有している。この例では、補助容量は、ドレイン電極７Ｄと電気的に接続された補助容量電極７Ｃと、ゲート絶縁層４と、ゲート絶縁層４を介して補助容量電極７Ｃと対向する補助容量対向電極３Ｃとによって構成される。補助容量対向電極３Ｃはゲートメタル層３に含まれており、補助容量電極７Ｃはソースメタル層７に含まれている。ゲートメタル層３は、補助容量対向電極３Ｃに接続されたＣＳバスライン（補助容量線）ＣＬをさらに含む。ＣＳバスラインＣＬは、例えば、ゲートバスラインＧＬと略平行に延びている。この例では、補助容量対向電極３Ｃは、ＣＳバスラインＣＬと一体的に形成されている。補助容量対向電極３Ｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。また、この例では、補助容量電極７Ｃは、ドレイン電極７Ｄから延設されている。補助容量電極７Ｃの幅は、ドレイン電極７Ｄから延設された部分のうち補助容量電極７Ｃ以外の部分の幅よりも大きくてもよい。なお、補助容量とパッチ電極１５との配置関係は図示する例に限定されない。
　＜ＴＦＴ基板１０１Ａの構造（非送受信領域Ｒ２）＞
　図３～図５を参照して、本実施基形態のＴＦＴ基板１０１Ａの非送受信領域Ｒ２の構造を説明する。ただし、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の構造は、図示する例に限定されない。上述したアンテナ特性の低下を抑制することができるという効果は、非送受信領域Ｒ２のうちシール領域Ｒｓの外側の構造にかかわらず得ることができる。非送受信領域Ｒ２のうちシール領域Ｒｓの外側には液晶層ＬＣがないので、上部ソースメタル層Ｓ２から液晶層ＬＣに金属イオンが溶け出すという問題が生じないためである。
　図３（ｂ）および図３（ｃ）は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な平面図であり、図４（ｂ）～（ｅ）および図５は、ＴＦＴ基板１０１Ａの非送受信領域Ｒ２の模式的な断面図である。
　図３（ｂ）は、非送受信領域Ｒ２に設けられたトランスファー端子部ＰＴ、ゲート端子部ＧＴおよびＣＳ端子部ＣＴを示しており、図３（ｃ）は、非送受信領域Ｒ２に設けられたソース－ゲート接続部ＳＧおよびソース端子部ＳＴを示している。
　トランスファー端子部ＰＴは、シール領域Ｒｓに位置する第１トランスファー端子部ＰＴ１と、シール領域Ｒｓの外側（液晶層がない側）に設けられた第２トランスファー端子部ＰＴ２とを含む。図示する例では、第１トランスファー端子部ＰＴ１は、シール領域Ｒｓに沿って、送受信領域Ｒ１を包囲するように延びている。
　図４（ｂ）は、図３（ｂ）中のＢ－Ｂ’線に沿った第１トランスファー端子部ＰＴ１の断面を示しており、図４（ｃ）は、図３（ｃ）中のＣ－Ｃ’線に沿ったソース－ゲート接続部ＳＧの断面を示しており、図４（ｄ）は、図３（ｃ）中のＤ－Ｄ’線に沿ったソース端子部ＳＴの断面を示しており、図４（ｅ）は、図３（ｂ）中のＥ－Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示しており、図５は、図３（ｃ）中のＦ－Ｆ’線に沿ったソース－ゲート接続部ＳＧおよびソース端子部ＳＴの断面を示している。
　一般に、ゲート端子部ＧＴおよびソース端子部ＳＴはそれぞれゲートバスライン毎およびソースバスライン毎に設けられる。ソース－ゲート接続部ＳＧは、一般に各ソースバスラインに対応して設けられる。図３（ｂ）には、ゲート端子部ＧＴと並べて、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２を図示しているが、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数および配置は、それぞれゲート端子部ＧＴとは独立に設定される。通常、ＣＳ端子部ＣＴおよび第２トランスファー端子部ＰＴ２の個数は、ゲート端子部ＧＴの個数より少なく、ＣＳ電極およびスロット電極の電圧の均一性を考慮して適宜設定される。また、第２トランスファー端子部ＰＴ２は、第１トランスファー端子部ＰＴ１が形成されている場合には省略され得る。
　各ＣＳ端子部ＣＴは、例えば、各ＣＳバスラインに対応して設けられる。各ＣＳ端子部ＣＴは、複数のＣＳバスラインに対応して設けられていてもよい。例えば、各ＣＳバスラインにスロット電圧と同じ電圧が供給される場合、ＴＦＴ基板１０１Ａは、ＣＳ端子部ＣＴを少なくとも１つ有すればよい。ただし、配線抵抗を下げるためには、ＴＦＴ基板１０１Ａは複数のＣＳ端子部ＣＴを有することが好ましい。なお、スロット電圧は、例えばグランド電位である。また、ＣＳバスラインにスロット電圧と同じ電圧が供給される場合、ＣＳ端子部ＣＴまたは第２トランスファー端子部ＰＴ２のいずれかは省略され得る。
　・ソース－ゲート接続部ＳＧ
　ＴＦＴ基板１０１Ａは、図３（ｃ）に示すように、非送受信領域Ｒ２にソース－ゲート接続部ＳＧを有する。ソース－ゲート接続部ＳＧは、一般に、ソースバスラインＳＬ毎に設けられる。ソース－ゲート接続部ＳＧは、各ソースバスラインＳＬをゲートメタル層３内に形成された接続配線（「ソース下部接続配線」ということがある。）に電気的に接続する。後述するように、ソース－ゲート接続部ＳＧを設けることによって、ソース端子部ＳＴの下部接続部をゲートメタル層３で形成することができる。これにより、ＴＦＴ基板１０１Ａのソース端子部ＳＴは、信頼性に優れる。
　図３（ｃ）、図４（ｃ）および図５に示すように、ソース－ゲート接続部ＳＧは、ソース下部接続配線３ｓｇと、ゲート絶縁層４に形成された開口部４ｓｇ１と、ソースバスライン接続部７ｓｇと、層間絶縁層１１に形成された開口部１１ｓｇ１および開口部１１ｓｇ２と、ソースバスライン上部接続部１９ｓｇとを有する。
　ソース下部接続配線３ｓｇは、ゲートメタル層３に含まれる。ソース下部接続配線３ｓｇは、ゲートバスラインＧＬと電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｇ１は、ソース下部接続配線３ｓｇに達している。
　ソースバスライン接続部７ｓｇは、ソースメタル層７に含まれ、ソースバスラインＳＬに電気的に接続されている。この例では、ソースバスライン接続部７ｓｇは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。ソースバスライン接続部７ｓｇは、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を含む。ソースバスライン接続部７ｓｇの幅は、ソースバスラインＳＬの幅よりも大きくてもよい。
　層間絶縁層１１に形成された開口部１１ｓｇ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｇ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｇ１および層間絶縁層１１に形成された開口部１１ｓｇ１は、コンタクトホールＣＨ＿ｓｇ１を構成する。
　層間絶縁層１１に形成された開口部１１ｓｇ２は、ソースバスライン接続部７ｓｇに達している。開口部１１ｓｇ２をコンタクトホールＣＨ＿ｓｇ２ということがある。
　ソースバスライン上部接続部１９ｓｇ（単に「上部接続部１９ｓｇ」ということがある。）は、上部導電層１９に含まれる。上部接続部１９ｓｇは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｇ１内、およびコンタクトホールＣＨ＿ｓｇ２内に形成され、コンタクトホールＣＨ＿ｓｇ１内でソース下部接続配線３ｓｇと接続されており、コンタクトホールＣＨ＿ｓｇ２内でソースバスライン接続部７ｓｇと接続されている。例えばここでは、上部接続部１９ｓｇは、ゲート絶縁層４に形成された開口部４ｓｇ１内でソース下部接続配線３ｓｇと接触しており、層間絶縁層１１に形成された開口部１１ｓｇ２内でソースバスライン接続部７ｓｇと接触している。
　ソース下部接続配線３ｓｇの内、開口部４ｓｇ１によって露出されている部分は、上部接続部１９ｓｇで覆われていることが好ましい。ソースバスライン接続部７ｓｇの内、開口部１１ｓｇ２によって露出されている部分は、上部接続部１９ｓｇで覆われていることが好ましい。
　上部導電層１９は、例えば透明導電層（例えばＩＴＯ層）を含む。上部導電層１９は、例えば透明導電層のみから形成されていてもよい。あるいは、上部導電層１９は、透明導電層を含む第１上部導電層と、第１上部導電層の下に形成された第２上部導電層とを含んでいてもよい。第２上部導電層は、例えば、Ｔｉ層、ＭｏＮｂＮｉ層、ＭｏＮｂ層、ＭｏＷ層、Ｗ層およびＴａ層からなる群から選択される１つの層または２以上の層の積層から形成されている。
　図示する例では、コンタクトホールＣＨ＿ｓｇ２は、コンタクトホールＣＨ＿ｓｇ１から離間した位置に形成されている。本実施形態はこれに限られず、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、連続していてもよい（すなわち、単一のコンタクトホールとして形成されていてもよい）。コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、単一のコンタクトホールとして同じ工程で形成されてもよい。具体的には、ソース下部接続配線３ｓｇおよびソースバスライン接続部７ｓｇに達する単一のコンタクトホールをゲート絶縁層４および層間絶縁層１１に形成し、このコンタクトホール内および層間絶縁層１１上に上部接続部１９ｓｇを形成してもよい。このとき、上部接続部１９ｓｇは、ソース下部接続配線３ｓｇおよびソースバスライン接続部７ｓｇの内、コンタクトホールによって露出されている部分を覆うように形成されることが好ましい。
　・ソース端子部ＳＴ
　ＴＦＴ基板１０１Ａは、図３（ｃ）に示すように、非送受信領域Ｒ２にソース端子部ＳＴを有する。ソース端子部ＳＴは、一般に、各ソースバスラインＳＬに対応して設けられる。ここでは、各ソースバスラインＳＬに対応して、ソース端子部ＳＴおよびソース－ゲート接続部ＳＧが設けられている。
　ソース端子部ＳＴは、図３（ｃ）、図４（ｄ）および図５に示すように、ソース－ゲート接続部ＳＧに形成されたソース下部接続配線３ｓｇに接続されたソース端子用下部接続部３ｓ（単に「下部接続部３ｓ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓと、層間絶縁層１１に形成された開口部１１ｓと、ソース端子用上部接続部１９ｓ（単に「上部接続部１９ｓ」ということもある。）とを有している。
　下部接続部３ｓは、ゲートメタル層３に含まれる。下部接続部３ｓは、ソース－ゲート接続部ＳＧに形成されているソース下部接続配線３ｓｇと電気的に接続されている。この例では、下部接続部３ｓは、ソース下部接続配線３ｓｇから延設され、ソース下部接続配線３ｓｇと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓに達している。
　層間絶縁層１１に形成された開口部１１ｓは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓに重なっている。ゲート絶縁層４に形成された開口部４ｓ、および層間絶縁層１１に形成された開口部１１ｓは、コンタクトホールＣＨ＿ｓを構成する。
　上部接続部１９ｓは、上部導電層１９に含まれる。上部接続部１９ｓは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｓ内に形成され、コンタクトホールＣＨ＿ｓ内で、下部接続部３ｓと接続されている。ここでは、上部接続部１９ｓは、ゲート絶縁層４に形成された開口部４ｓ内で、下部接続部３ｓと接触している。
　この例では、ソース端子部ＳＴは、ソースメタル層７に含まれる導電部を含まない。
　ソース端子部ＳＴは、ゲートメタル層３に含まれる下部接続部３ｓを有するので、優れた信頼性を有する。
　端子部、特にシール領域Ｒｓよりも外側（液晶層と反対側）に設けられた端子部には、大気中の水分（不純物を含み得る。）によって腐食が生じることがある。大気中の水分は、下部接続部に達するコンタクトホールから侵入し、下部接続部に達し、下部接続部に腐食が起こり得る。腐食の発生を抑制する観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
　また、誘電体基板としてガラス基板を有するＴＦＴ基板を作製する工程において、ガラス基板の破片や切り屑（カレット）によって、端子部の下部接続部にキズや断線が生じることがある。例えば、１つのマザー基板から複数のＴＦＴ基板が作製される。カレットは、例えば、マザー基板を切断する時、マザー基板にスクライブラインを形成する時、等に生じる。端子部の下部接続部のキズや断線を防ぐ観点からは、下部接続部に達するコンタクトホールが深いことが好ましい。すなわち、コンタクトホールを構成する開口部が形成されている絶縁層の厚さが大きいことが好ましい。
　ＴＦＴ基板１０１Ａのソース端子部ＳＴにおいて、下部接続部３ｓはゲートメタル層３に含まれているので、下部接続部３ｓに達するコンタクトホールＣＨ＿ｓは、ゲート絶縁層４に形成された開口部４ｓおよび層間絶縁層１１に形成された開口部１１ｓを有する。コンタクトホールＣＨ＿ｓの深さは、ゲート絶縁層４の厚さおよび層間絶縁層１１の厚さの和である。これに対して、例えば下部接続部がソースメタル層７に含まれている場合、下部接続部に達するコンタクトホールは、層間絶縁層１１に形成された開口部のみを有し、その深さは層間絶縁層１１の厚さであり、コンタクトホールＣＨ＿ｓの深さよりも小さい。ここで、コンタクトホールの深さおよび絶縁層の厚さは、それぞれ、誘電体基板１の法線方向における深さおよび厚さをいう。他のコンタクトホールおよび絶縁層についても特に断らない限り同様である。このように、ＴＦＴ基板１０１Ａのソース端子部ＳＴは、下部接続部３ｓがゲートメタル層３に含まれているので、例えば下部接続部がソースメタル層７に含まれている場合に比べて、優れた信頼性を有する。
　ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓの一部のみを露出するように形成されている。誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓは、下部接続部３ｓの内側にある。従って、開口部４ｓ内の全ての領域は、誘電体基板１上に下部接続部３ｓおよび上部接続部１９ｓを有する積層構造を有する。ソース端子部ＳＴにおいて、下部接続部３ｓの外側は、ゲート絶縁層４および層間絶縁層１１を有する積層構造を有する。これにより、ＴＦＴ基板１０１Ａのソース端子部ＳＴは優れた信頼性を有する。優れた信頼性を得る観点からは、ゲート絶縁層４の厚さおよび層間絶縁層１１の厚さの和が大きいことが好ましい。
　下部接続部３ｓの内、開口部４ｓによって露出されている部分は、上部接続部１９ｓで覆われている。
　・ゲート端子部ＧＴ
　ＴＦＴ基板１０１Ａは、図３（ｂ）に示すように、非送受信領域Ｒ２にゲート端子部ＧＴを有する。ゲート端子部ＧＴは、図３（ｂ）に示すように、例えばソース端子部ＳＴと同様の構成を有する。ゲート端子部ＧＴは、一般に、ゲートバスラインＧＬ毎に設けられる。
　図３（ｂ）に示すように、この例では、ゲート端子部ＧＴは、ゲート端子用下部接続部３ｇ（単に「下部接続部３ｇ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇと、層間絶縁層１１に形成された開口部１１ｇと、ゲート端子用上部接続部１９ｇ（単に「上部接続部１９ｇ」ということもある。）とを有している。
　下部接続部３ｇは、ゲートメタル層３に含まれ、ゲートバスラインＧＬと電気的に接続されている。この例では、下部接続部３ｇは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｇは、下部接続部３ｇに達している。
　層間絶縁層１１に形成された開口部１１ｇは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇに重なっている。ゲート絶縁層４に形成された開口部４ｇ、および層間絶縁層１１に形成された開口部１１ｇは、コンタクトホールＣＨ＿ｇを構成する。
　上部接続部１９ｇは、上部導電層１９に含まれる。上部接続部１９ｇは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｇ内に形成され、コンタクトホールＣＨ＿ｇ内で、下部接続部３ｇと接続されている。ここでは、上部接続部１９ｇは、ゲート絶縁層４に形成された開口部４ｇ内で、下部接続部３ｇと接触している。
　この例では、ゲート端子部ＧＴは、ソースメタル層７に含まれる導電部を有しない。
　ゲート端子部ＧＴは、ゲートメタル層３に含まれる下部接続部３ｇを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
　・ＣＳ端子部ＣＴ
　ＴＦＴ基板１０１Ａは、図３（ｂ）に示すように、非送受信領域Ｒ２にＣＳ端子部ＣＴを有する。ＣＳ端子部ＣＴは、ここでは、図３（ｂ）に示すように、ソース端子部ＳＴおよびゲート端子部ＧＴと同様の構成を有する。ＣＳ端子部ＣＴは、例えば各ＣＳバスラインＣＬに対応して設けられていてもよい。
　図３（ｂ）に示すように、ＣＳ端子部ＣＴは、ＣＳ端子用下部接続部３ｃ（単に「下部接続部３ｃ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃと、層間絶縁層１１に形成された開口部１１ｃと、ＣＳ端子用上部接続部１９ｃ（単に「上部接続部１９ｃ」ということもある。）とを有している。
　下部接続部３ｃは、ゲートメタル層３に含まれる。下部接続部３ｃは、ＣＳバスラインＣＬと電気的に接続されている。この例では、下部接続部３ｃは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｃは、下部接続部３ｃに達している。
　層間絶縁層１１に形成された開口部１１ｃは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃに重なっている。ゲート絶縁層４に形成された開口部４ｃ、および層間絶縁層１１に形成された開口部１１ｃは、コンタクトホールＣＨ＿ｃを構成する。
　上部接続部１９ｃは、上部導電層１９に含まれる。上部接続部１９ｃは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｃ内に形成され、コンタクトホールＣＨ＿ｃ内で、下部接続部３ｃと接続されている。ここでは、上部接続部１９ｃは、ゲート絶縁層４に形成された開口部４ｃ内で、下部接続部３ｃと接触している。
　この例では、ＣＳ端子部ＣＴは、ソースメタル層７に含まれる導電部を有しない。
　ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる下部接続部３ｃを有するので、ソース端子部ＳＴと同様に、優れた信頼性を有する。
　・トランスファー端子部ＰＴ
　ＴＦＴ基板１０１Ａは、図３（ｂ）に示すように、非送受信領域Ｒ２に第１トランスファー端子部ＰＴ１を有する。第１トランスファー端子部ＰＴ１は、ここでは、シール領域Ｒｓ内に設けられている（すなわち、第１トランスファー端子部ＰＴ１は、液晶層を包囲するシール部に設けられている）。
　第１トランスファー端子部ＰＴ１は、図３（ｂ）および図４（ｂ）に示すように、第１トランスファー端子用下部接続部３ｐ１（単に「下部接続部３ｐ１」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１と、層間絶縁層１１に形成された開口部１１ｐ１と、第１トランスファー端子用上部接続部１９ｐ１（単に「上部接続部１９ｐ１」ということもある。）とを有している。
　下部接続部３ｐ１は、ゲートメタル層３に含まれる。すなわち、下部接続部３ｐ１は、ゲートバスラインＧＬと同じ導電膜から形成されている。下部接続部３ｐ１は、ゲートバスラインＧＬと電気的に分離されている。例えば、ＣＳバスラインＣＬにスロット電圧と同じ電圧が供給されている場合、下部接続部３ｐ１は、例えばＣＳバスラインＣＬと電気的に接続されている。図示するように、下部接続部３ｐ１は、ＣＳバスラインから延設されていてもよい。ただしこの例に限られず、下部接続部３ｐ１は、ＣＳバスラインと電気的に分離されていてもよい。
　ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部３ｐ１に達している。
　層間絶縁層１１に形成された開口部１１ｐ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１に重なっている。ゲート絶縁層４に形成された開口部４ｐ１および層間絶縁層１１に形成された開口部１１ｐ１は、コンタクトホールＣＨ＿ｐ１を構成する。
　上部接続部１９ｐ１は、上部導電層１９に含まれる。上部接続部１９ｐ１は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ１内に形成され、コンタクトホールＣＨ＿ｐ１内で、下部接続部３ｐ１と接続されている。ここでは、上部接続部１９ｐ１は、ゲート絶縁層４に形成された開口部４ｐ１内で、下部接続部３ｐ１と接触している。上部接続部１９ｐ１は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用上部接続部と接続される（図１７（ｂ）参照）。
　この例では、第１トランスファー端子部ＰＴ１は、ソースメタル層７に含まれる導電部を有しない。
　この例では、下部接続部３ｐ１は、互いに隣接する２つのゲートバスラインＧＬの間に配置されている。ゲートバスラインＧＬを挟んで配置された２つの下部接続部３ｐ１は、導電接続部（不図示）を介して電気的に接続されていてもよい。２つの下部接続部３ｐ１を電気的に接続する導電接続部は、例えばソースメタル層７に含まれていてもよい。
　ここでは、１つのコンタクトホールＣＨ＿ｐ１が設けられることによって、下部接続部３ｐ１が、上部接続部１９ｐ１と接続されているが、コンタクトホールＣＨ＿ｐ１は、１つの下部接続部３ｐ１に対して１つ以上設けられていればよい。１つの下部接続部３ｐ１に対して複数のコンタクトホールが設けられていてもよい。コンタクトホールの個数や形状は図示する例に限られない。
　第２トランスファー端子部ＰＴ２は、シール領域Ｒｓの外側（送受信領域Ｒ１と反対側）に設けられている。ここでは、第２トランスファー端子部ＰＴ２は、図３（ｂ）および図４（ｅ）に示すように、第１トランスファー端子部ＰＴ１と同じ断面構造を有している。第２トランスファー端子用下部接続部３ｐ２（単に「下部接続部３ｐ２」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ２と、層間絶縁層１１に形成された開口部１１ｐ２と、第２トランスファー端子用上部接続部１９ｐ２（単に「上部接続部１９ｐ２」ということもある。）とを有している。
　下部接続部３ｐ２は、ゲートメタル層３に含まれる。ここでは、下部接続部３ｐ２は、第１トランスファー端子用下部接続部３ｐ１から延設され、第１トランスファー端子用下部接続部３ｐ１と一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ２は、下部接続部３ｐ２に達している。
　層間絶縁層１１に形成された開口部１１ｐ２は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ２に重なっている。ゲート絶縁層４に形成された開口部４ｐ２および層間絶縁層１１に形成された開口部１１ｐ２は、コンタクトホールＣＨ＿ｐ２を構成する。
　上部接続部１９ｐ２は、上部導電層１９に含まれる。上部接続部１９ｐ２は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ２内に形成され、コンタクトホールＣＨ＿ｐ２内で、下部接続部３ｐ２と接続されている。ここでは、上部接続部１９ｐ２は、ゲート絶縁層４に形成された開口部４ｐ２内で、下部接続部３ｐ２と接触している。
　第２トランスファー端子部ＰＴ２においても、上部接続部１９ｐ２が、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用上部接続部と接続されていてもよい。
　この例では、第２トランスファー端子部ＰＴ２は、ソースメタル層７に含まれる導電部を有しない。
　＜参考例１のＴＦＴ基板１０１Ｒ（非送受信領域Ｒ２）＞
　図６（ｂ）および図６（ｃ）に、参考例１のＴＦＴ基板１０１Ｒの非送受信領域Ｒ２の模式的な断面図を示す。図６（ｂ）および（ｃ）は、それぞれ、図３（ｃ）中のＣ－Ｃ’線およびＤ－Ｄ’線に沿った断面図を示している。
　図６（ｂ）に示すように、参考例１のＴＦＴ基板１０１Ｒのソース－ゲート接続部ＳＧにおいて、ＴＦＴ基板１０１Ａと異なり、ソースメタル層７が逆テーパー側面を有しており、層間絶縁層１１が欠陥１１ｄを有している。しかしながら、上述したように、層間絶縁層１１が非送受信領域Ｒ２のうちシール領域Ｒｓの外側に欠陥１１ｄを有しても、液晶層ＬＣが存在しないので、上部ソースメタル層Ｓ２から液晶層ＬＣに金属イオンが溶け出すという問題は生じない。
　図６（ｃ）に示す、参考例１のＴＦＴ基板１０１ＲのＤ－Ｄ’断面は、ＴＦＴ基板１０１ＡのＤ－Ｄ’断面と同じである。また、参考例１のＴＦＴ基板１０１Ｒの他の断面については、ＴＦＴ基板１０１Ａと同じであるので、図示および説明を省略する。
　＜参考例１のＴＦＴ基板１０１Ｒの第１の製造方法＞
　参考例１のＴＦＴ基板１０１Ｒを用いると、ソースメタル層７から金属元素（ＣｕまたはＡｌ）が液晶層に溶出するという問題が発生するのは、以下に説明する製造方法において、ソースメタル層を覆う無機層に欠陥が形成されるからである。無機層の欠陥は、特に、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成するプロセスに起因して形成される。
　図７～図９を参照して、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明する。
　図７（ａ）～（ｄ）、図８（ａ）～（ｃ）および図９（ａ）～（ｄ）は、参考例１のＴＦＴ基板１０１Ｒの第１の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図６（ａ）～（ｃ）に対応する断面（参考例１のＴＦＴ基板１０１ＲのＡ－Ａ’断面、Ｃ－Ｃ’断面およびＤ－Ｄ’断面）を示している。
　まず、図７（ａ）に示すように、誘電体基板１上に、スパッタ法などによって、ゲート用導電膜３’を形成する。ゲート用導電膜３’の材料は特に限定されず、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ゲート用導電膜３’として、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成する。
　次いで、ゲート用導電膜３’をパターニングすることにより、図７（ｂ）に示すように、ゲートメタル層３を形成する。ゲートメタル層３は、アンテナ単位形成領域にゲート電極３Ｇ、ゲートバスラインＧＬ、補助容量対向電極３Ｃ、およびＣＳバスラインＣＬを含み、ソース－ゲート接続部形成領域にソース下部接続配線３ｓｇを含み、各端子部形成領域に下部接続部３ｓ、３ｇ、３ｃ、３ｐ１および３ｐ２を含む。ここでは、ゲート用導電膜３’のパターニングは、ウェットエッチングによって行う。
　この後、図７（ｃ）に示すように、ゲートメタル層３を覆うようにゲート絶縁膜４’、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をこの順で形成する。ゲート絶縁膜４’は、ＣＶＤ法等によって形成され得る。ゲート絶縁膜４’としては、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉxＮy）膜、酸化窒化珪素（ＳｉＯxＮy；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、ゲート絶縁膜４’として、例えば厚さ３５０ｎｍの窒化珪素（ＳｉxＮy）膜を形成する。また、例えば厚さ１２０ｎｍの真性アモルファスシリコン膜５’および例えば厚さ３０ｎｍのｎ+型アモルファスシリコン膜６’を形成する。あるいは、半導体膜５’として結晶質シリコン膜（例えばポリシリコン膜）を形成してもよい。
　次いで、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をパターニングすることにより、図７（ｄ）に示すように、島状の半導体層５およびコンタクト層６を形成する。真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’のパターニングは、例えば、同一のエッチングマスク（フォトレジスト）を用いて、ドライエッチングによってエッチングすることによって行う。コンタクト層６は、半導体層５の上面に接するように形成される。
　次いで、図８（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いてレジスト層８０を形成する。ソース用下部導電膜Ｓ１’は、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む。ソース用上部導電膜Ｓ２’は、ＣｕまたはＡｌを含む。ここでは、ソース用下部導電膜Ｓ１’として、Ｔｉ膜（厚さ：例えば２０ｎｍ）を形成し、ソース用上部導電膜Ｓ２’として、Ｃｕ膜（厚さ：例えば５００ｎｍ）を形成する。あるいは、ソース用下部導電膜Ｓ１’として、Ｔｉ膜（厚さ：例えば２０ｎｍ）を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜（厚さ：例えば７５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成してもよい。
　次いで、図８（ｂ）に示すように、ソース用上部導電膜Ｓ２’をエッチングすることによって上部ソースメタル層Ｓ２を形成する。図８（ｃ）に示すように、ソース用下部導電膜Ｓ１’をエッチングすることによって下部ソースメタル層Ｓ１を形成し、コンタクト層６をエッチングすることによってソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。これにより、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を含むソースメタル層７が形成される。
　ソースメタル層７は、アンテナ単位形成領域にソース電極７Ｓ、ドレイン電極７Ｄ、ソースバスラインＳＬ、補助容量電極７Ｃ、およびパッチ電極１５を含み、ソース－ゲート接続部形成領域にソースバスライン接続部７ｓｇを含む。ソース電極７Ｓ、ドレイン電極７Ｄ、ソースバスラインＳＬ、補助容量電極７Ｃ、パッチ電極１５、およびソースバスライン接続部７ｓｇのそれぞれは、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を含む。ソースコンタクト部６Ｓは、半導体層５とソース電極７Ｓとを接続するように形成され、ドレインコンタクト部６Ｄは、半導体層５とドレイン電極７Ｄとを接続するように形成される。
　まず、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図８（ｂ）に示すように上部ソースメタル層Ｓ２を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いる。
　例えば、ソース用上部導電膜Ｓ２’としてＣｕ膜を形成した場合は、例えば混酸水溶液を用いてソース用上部導電膜Ｓ２’のエッチングを行う。ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＭｏＮ膜をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成した場合は、ソース用上部導電膜Ｓ２’のエッチングは、例えばリン酸、硝酸および酢酸を含む水溶液を用いて行う。このとき、ＭｏＮ膜およびＡｌ膜は同じエッチャントを用いてエッチングされる。これに限られず、ＭｏＮ膜およびＡｌ膜は異なるエッチャントを用いてエッチングしてもよい。
　次いで、レジスト層８０をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングすることによって、図８（ｃ）に示すように、下部ソースメタル層Ｓ１と、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ここでは、ソース用下部導電膜Ｓ１’およびコンタクト層６のエッチングは、例えば塩素系ガスを用いて行う。
　このドライエッチング工程を行う前の時点において、図８（ｂ）に示すように、レジスト層８０から露出されている領域は、コンタクト層６を有する領域ｒａと、コンタクト層６を有しない領域ｒｂとを含む。領域ｒａおよび領域ｒｂのいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂにおいては、領域ｒａに比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’および／またはゲート絶縁膜４’がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、図８（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる（アンダーカット）。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図８（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
　なお、このドライエッチング工程は、半導体層５へのプロセスダメージを抑制する観点から、半導体層５のエッチングレートが低い条件で行うことが好ましい。このような観点からエッチング条件（例えばエッチャント）を選択すると、上述したように、ソースメタル層７の側面が逆テーパー状になることがあった。
　ここで、ソース－ゲート接続部形成領域において、ソース下部接続配線３ｓｇの少なくとも一部は、ソースバスライン接続部７ｓｇと重ならないようにソースメタル層７が形成されている。また、各端子部形成領域は、ソースメタル層７に含まれる導電部を有しない。
　次に、図９（ａ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように層間絶縁膜１１’を形成する。層間絶縁膜１１’は、例えばＣＶＤ法によって形成される。層間絶縁膜１１’としては、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉxＮy）膜、酸化窒化珪素（ＳｉＯxＮy；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy；ｘ＞ｙ）膜等を適宜用いることができる。この例では、層間絶縁膜１１’は、半導体層５のチャネル領域と接するように形成される。ここでは、層間絶縁膜１１’として、例えば厚さ１００ｎｍの窒化珪素（ＳｉxＮy）膜を形成する。
　このとき、ソースメタル層７が逆テーパー状の側面を有するので、層間絶縁膜１１’は、ソースメタル層７の側面を完全に覆うことができない。すなわち、層間絶縁膜１１’には、欠陥（例えば不連続部分）１１ｄが形成される。なお、ゲート絶縁膜４’のうち、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥ（図８（ｃ）参照）がエッチングされていることによって、層間絶縁膜１１’の欠陥（不連続部分）１１ｄがより大きくなり得る。
　続いて、図９（ｂ）に示すように、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、層間絶縁層１１およびゲート絶縁層４を形成する。具体的には、ソース－ゲート接続部形成領域においては、ソース下部接続配線３ｓｇに達するコンタクトホールＣＨ＿ｓｇ１をゲート絶縁膜４’および層間絶縁膜１１’に形成し、ソースバスライン接続部７ｓｇに達する開口部１１ｓｇ２（コンタクトホールＣＨ＿ｓｇ２）を層間絶縁膜１１’に形成する。各端子部形成領域においては、それぞれ、下部接続部３ｓ、３ｇ、３ｃ、３ｐ１および３ｐ２に達するコンタクトホールＣＨ＿ｓ、ＣＨ＿ｇ、ＣＨ＿ｃ、ＣＨ＿ｐ１およびＣＨ＿ｐ２を層間絶縁膜１１’およびゲート絶縁膜４’に形成する。
　このエッチング工程では、ソースメタル層７をエッチストップとして層間絶縁膜１１’およびゲート絶縁膜４’のエッチングが行われる。
　ソース－ゲート接続部形成領域では、ソース下部接続配線３ｓｇに重なる領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされる（例えば同じエッチングマスクおよび同じエッチャントを用いてエッチングされる）とともに、ソースバスライン接続部７ｓｇに重なる領域においてはソースバスライン接続部７ｓｇがエッチストップとして機能することにより層間絶縁膜１１’がエッチングされる。これにより、コンタクトホールＣＨ＿ｓｇ１およびＣＨ＿ｓｇ２が得られる。
　コンタクトホールＣＨ＿ｓｇ１は、ゲート絶縁層４に形成された開口部４ｓｇ１と、層間絶縁層１１に形成された開口部１１ｓｇ１とを有する。ここで、ソース下部接続配線３ｓｇの少なくとも一部は、ソースバスライン接続部７ｓｇと重ならないように形成されているので、ゲート絶縁膜４’および層間絶縁膜１１’にコンタクトホールＣＨ＿ｓｇ１が形成される。コンタクトホールＣＨ＿ｓｇ１の側面において、開口部４ｓｇ１の側面と開口部１１ｓｇ１の側面とが整合していてもよい。
　本明細書において、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、上方の層をマスクとして下方の層のエッチングを行うこと等によって得られる。
　ソース端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｓが形成される。コンタクトホールＣＨ＿ｓは、ゲート絶縁膜４’に形成された開口部４ｓと、層間絶縁膜１１’に形成された開口部１１ｓとを有する。コンタクトホールＣＨ＿ｓの側面において、開口部４ｓの側面と開口部１１ｓの側面とが整合していてもよい。
　ゲート端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｇが形成される。コンタクトホールＣＨ＿ｇは、ゲート絶縁膜４’に形成された開口部４ｇと、層間絶縁膜１１’に形成された開口部１１ｇとを有する。コンタクトホールＣＨ＿ｇの側面において、開口部４ｇの側面と開口部１１ｇの側面とが整合していてもよい。
　ＣＳ端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｃが形成される。コンタクトホールＣＨ＿ｃは、ゲート絶縁膜４’に形成された開口部４ｃと、層間絶縁膜１１’に形成された開口部１１ｃとを有する。コンタクトホールＣＨ＿ｃの側面において、開口部４ｃの側面と開口部１１ｃの側面とが整合していてもよい。
　第１トランスファー端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ１が形成される。コンタクトホールＣＨ＿ｐ１は、ゲート絶縁膜４’に形成された開口部４ｐ１と、層間絶縁膜１１’に形成された開口部１１ｐ１とを有する。コンタクトホールＣＨ＿ｐ１の側面において、開口部４ｐ１の側面と開口部１１ｐ１の側面とが整合していてもよい。
　第２トランスファー端子部形成領域においては、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ２が形成される。コンタクトホールＣＨ＿ｐ２は、ゲート絶縁膜４’に形成された開口部４ｐ２と、層間絶縁膜１１’に形成された開口部１１ｐ２とを有する。コンタクトホールＣＨ＿ｐ２の側面において、開口部４ｐ２の側面と開口部１１ｐ２の側面とが整合していてもよい。
　次いで、図９（ｃ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内およびコンタクトホールＣＨ＿ｐ２内に、例えばスパッタ法により上部導電膜１９’を形成する。上部導電膜１９’は、例えば透明導電膜を含む。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、上部導電膜１９’として、例えば厚さ７０ｎｍのＩＴＯ膜を用いる。あるいは、上部導電膜１９’として、Ｔｉ（厚さ：例えば５０ｎｍ）およびＩＴＯ（厚さ：例えば７０ｎｍ）をこの順で積層した積層膜（ＩＴＯ／Ｔｉ）を用いてもよい。Ｔｉ膜に代えて、ＭｏＮｂＮｉ膜、ＭｏＮｂ膜、ＭｏＷ膜、Ｗ膜およびＴａ膜からなる群から選択される１つの膜または２以上の膜の積層膜を用いてもよい。すなわち、上部導電膜１９’として、Ｔｉ膜、ＭｏＮｂＮｉ膜、ＭｏＮｂ膜、ＭｏＷ膜、Ｗ膜およびＴａ膜からなる群から選択される１つの膜または２以上の膜の積層膜と、ＩＴＯ膜とをこの順で積層した積層膜を用いてもよい。
　ここで、上部導電膜１９’には、図９（ｃ）に示すように、層間絶縁層１１の欠陥１１ｄによって、欠陥（不連続部分）１９ｄが生じる場合がある。ただし、これに限られず、上部導電膜１９’には欠陥が生じない場合もある。層間絶縁層１１が欠陥１１ｄを有していても、欠陥１１ｄに露出されているソースメタル層７の側面は、層間絶縁層１１上に形成された上部導電膜１９’によって完全に被覆されることがある。一般に、ソースメタル層７上に形成される無機層の数が多いほど、および／または、ソースメタル層７上に形成される無機層の厚さの和が大きいほど、ソースメタル層７の逆テーパー側面が露出されずに完全に被覆される可能性が高い。
　次いで、上部導電膜１９’をパターニングすることにより、図９（ｄ）に示すように、上部導電層１９を形成する。具体的には、ソース－ゲート接続部形成領域において、コンタクトホールＣＨ＿ｓｇ１内でソース下部接続配線３ｓｇに接続され、コンタクトホールＣＨ＿ｓｇ２内でソースバスライン接続部７ｓｇに接続される上部接続部１９ｓｇを形成する。ソース端子部形成領域においては、コンタクトホールＣＨ＿ｓ内で下部接続部３ｓと接触する上部接続部１９ｓを形成し、ゲート端子部形成領域においては、コンタクトホールＣＨ＿ｇ内で下部接続部３ｓと接触する上部接続部１９ｇを形成し、ＣＳ端子部形成領域においては、コンタクトホールＣＨ＿ｃ内で下部接続部３ｃと接触する上部接続部１９ｃを形成し、第１トランスファー端子部形成領域においては、コンタクトホールＣＨ＿ｐ１内で下部接続部３ｐ１と接触する上部接続部１９ｐ１を形成し、第２トランスファー端子部形成領域においては、コンタクトホールＣＨ＿ｐ２内で下部接続部３ｐ２と接触する上部接続部１９ｐ２を形成する。これにより、アンテナ単位領域Ｕ、ソース－ゲート接続部ＳＧ、ソース端子部ＳＴ、ゲート端子部ＧＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、および第２トランスファー端子部ＰＴ２が得られる。
　このようにして、参考例１のＴＦＴ基板１０１Ｒが製造される。
　ここでは、図９（ｄ）に示すように、アンテナ単位領域Ｕにおいて、上部導電層１９は形成されないので、逆テーパー形状を有するソースメタル層７の側面のうち、層間絶縁層１１の欠陥（不連続部分）１１ｄに露出されている部分は、上部導電層１９でも覆われない。このようにして、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕにおいて、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２が無機層で覆われずに露出されている箇所が生じる。
　なお、ソース－ゲート接続部ＳＧにおいて、例えば図９（ｄ）に示すように、上部接続部１９ｓｇが、ソースバスライン接続部７ｓｇの側面を覆わないように形成される場合は、逆テーパー形状を有するソースメタル層７の側面のうち、層間絶縁層１１の欠陥（不連続部分）１１ｄに露出されている部分は、上部導電層１９でも覆われない。
　＜参考例１のＴＦＴ基板１０１Ｒの第２の製造方法＞
　参考例１のＴＦＴ基板１０１Ｒは、以下で説明する方法でも製造される。
　図１０を参照して、参考例１のＴＦＴ基板１０１Ｒの第２の製造方法を説明する。
　参考例１のＴＦＴ基板１０１Ｒの第２の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図７～図９を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングした。これに対して、第２の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、コンタクト層６をドライエッチングによってエッチングする。
　図１０（ａ）～（ｃ）は、参考例１のＴＦＴ基板１０１Ｒの第２の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図６（ａ）～（ｃ）に対応する断面（参考例１のＴＦＴ基板１０１ＲのＡ－Ａ’断面、Ｃ－Ｃ’断面およびＤ－Ｄ’断面）を示している。以下では、第１の製造方法と異なる点を主に説明する。
　まず、図７（ａ）～（ｄ）に示したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４’、島状の半導体層５、およびコンタクト層６を形成する。
　次いで、図１０（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上に、フォトレジストを用いてレジスト層８０を形成する。ソース用下部導電膜Ｓ１’およびソース用上部導電膜Ｓ２’として、例えば、第１の製造方法で例示したものを形成してもよい。あるいは、ソース用下部導電膜Ｓ１’として、Ｔｉ膜（厚さ：例えば１００ｎｍ）を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜（厚さ：例えば７５０ｎｍ）およびＴｉ膜（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（Ｔｉ／Ａｌ）を形成してもよい。
　次に、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図１０（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートはソース用上部導電膜Ｓ２’のエッチングレート以下である。従って、このエッチング工程を終えた時点では、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らない。図１０（ｂ）には、簡単のために、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとが一致している例を示している。ただし、図示する例に限られず、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジの外側にあってもよい。
　例えば、ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’としてＣｕ膜を形成した場合は、例えば混酸水溶液を用いたウェットエッチングによって、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行う。ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＭｏＮ膜をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成した場合は、例えば混酸水溶液を用いたウェットエッチングによって、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行う。ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ）を形成した場合は、塩素系ガスを用いたドライエッチングによって、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行う。Ａｌ膜およびＴｉ膜の積層膜は、ドライエッチングに限られず、公知のエッチング液を用いてウェットエッチングによってエッチングすることもできる。
　なお、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレート以下という条件を満たす限り、複数のエッチャントを用いてソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングを行ってもよい。例えば、上記の例では、Ｔｉ膜およびＡｌ膜は同じエッチャントを用いてエッチングされるが、これに限られず、Ｔｉ膜およびＡｌ膜を異なるエッチャントを用いてエッチングしてもよい。
　次いで、レジスト層８０をエッチングマスクとして、コンタクト層６をドライエッチングによってエッチングすることによって、図１０（ｃ）に示すように、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。ここでは、コンタクト層６のエッチングは、例えば塩素系ガスを用いて行う。
　このドライエッチング工程を行う前の時点において、図１０（ｂ）に示すように、レジスト層８０から露出されている領域は、コンタクト層６を有する領域ｒａ’と、コンタクト層６を有しない領域ｒｂ’とを含む。領域ｒａ’および領域ｒｂ’はソース用下部導電膜Ｓ１’を有しない点において、第１の製造方法と異なる。ドライエッチング工程において、領域ｒｂ’においては、領域ｒａ’に比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’のサイドエッチングおよび／またはゲート絶縁膜４’のオーバーエッチングが生じる。このドライエッチング工程で用いられるエッチャントの、下部ソースメタル層Ｓ１のエッチングレートが上部ソースメタル層Ｓ２のエッチングレートよりも高いと、ドライエッチング工程において下部ソースメタル層Ｓ１がさらにエッチングされる。従って、図１０（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、下部ソースメタル層Ｓ１のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図１０（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
　なお、このドライエッチング工程は、半導体層５へのプロセスダメージを抑制する観点から、半導体層５のエッチングレートが低い条件で行うことが好ましい。このような観点からエッチング条件（例えばエッチャント）を選択すると、上述したように、ソースメタル層７の側面が逆テーパー状になることがあった。
　この後、図９（ａ）～（ｃ）を参照して説明した工程と同様の工程を行うことによって、参考例１のＴＦＴ基板１０１Ｒが製造される。図９（ａ）～（ｃ）を参照して説明したように、ソースメタル層７の側面が逆テーパー状であるので、層間絶縁層１１に欠陥１１ｄが生じる。これにより、参考例１のＴＦＴ基板１０１Ｒのアンテナ単位領域Ｕにおいて、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２が無機層で覆われずに露出されている箇所が生じる。
　＜ＴＦＴ基板１０１Ａの第１の製造方法＞
　本実施形態のＴＦＴ基板は、例えば、以下の製造方法で製造される。ここで例示する製造方法によると、ソースメタル層の側面が逆テーパー状にならない。よって、ソースメタル層を覆う無機層に欠陥が形成されないので、ソースメタル層から金属元素（ＣｕまたはＡｌ）が液晶層に溶出するという問題の発生が抑制される。なお、以下の説明において、参考例１のＴＦＴ基板の第１および第２の製造方法と共通する工程については、説明を省略することがある。
　図１１および図１２を参照して、本実施形態のＴＦＴ基板１０１Ａの第１の製造方法を説明する。図１１（ａ）～（ｄ）および図１２（ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの第１の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図４（ａ）、（ｃ）および（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＡ－Ａ’断面、Ｃ－Ｃ’断面およびＤ－Ｄ’断面）を示している。なお、図４（ｂ）および（ｅ）に対応する断面（ＴＦＴ基板１０１ＡのＢ－Ｂ’断面およびＥ－Ｅ’断面）については、図示を省略するが、図４（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＤ－Ｄ’断面）と同様の方法で形成される。
　まず、図７（ａ）～（ｄ）に示したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４’、島状の半導体層５、およびコンタクト層６を形成する。
　次いで、図１１（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いて第１レジスト層８１を形成する。ソース用下部導電膜Ｓ１’およびソース用上部導電膜Ｓ２’として、例えば、参考例１のＴＦＴ基板の第１および第２の製造方法で例示したものを形成することができる。
　次いで、図１１（ｂ）に示すように、ソース用上部導電膜Ｓ２’をエッチングすることによって上部ソースメタル層Ｓ２を形成する。図１１（ｃ）および（ｄ）に示すように、ソース用下部導電膜Ｓ１’をエッチングすることによって下部ソースメタル層Ｓ１を形成し、コンタクト層６をエッチングすることによってソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。これにより、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を含むソースメタル層７が形成される。
　まず、第１レジスト層８１をエッチングマスクとして、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図１１（ｂ）に示すように、上部ソースメタル層Ｓ２を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いることが好ましい。例えば、ソース用下部導電膜Ｓ１’のエッチングレートに対する、ソース用上部導電膜Ｓ２’のエッチングレートのエッチング選択比は２０倍以上であることが好ましい。また、ソース用上部導電膜Ｓ２’のエッチングは、エッチングマスクである第１レジスト層８１に対して、アンダーエッチであってもよいし、オーバーエッチであってもよい。
　ただし、ソース用上部導電膜Ｓ２’のエッチャントはこれに限られない。例えば、ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ）を形成した場合は、例えば塩素系ガスを用いたドライエッチングによって、ソース用上部導電膜Ｓ２’のエッチングを行うことができる。このとき、ソース用下部導電膜Ｓ１’のエッチングレートに対するソース用上部導電膜Ｓ２’のエッチングレートのエッチング選択比は、大きくない（例えばほぼ１である）。このような場合は、ソース用下部導電膜Ｓ１’のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込まない状態で、ソース用上部導電膜Ｓ２’のエッチングを終えればよい。
　その後、第１レジスト層８１を除去（剥離）する。
　次に、図１１（ｃ）に示すように、上部ソースメタル層Ｓ２を覆うようにフォトレジストを用いて第２レジスト層８２を形成する。第２レジスト層８２は、上部ソースメタル層Ｓ２の上面および側面を覆うように形成される。このとき、誘電体基板１の法線方向から見たとき、第２レジスト層８２のエッジが上部ソースメタル層Ｓ２のエッジよりも外側にあり、第２レジスト層８２のエッジの上部ソースメタル層Ｓ２のエッジからの距離Δｍ１が、例えばソース用下部導電膜Ｓ１’の厚さの５倍以上であるように、第２レジスト層８２を形成することが好ましい。
　次いで、第２レジスト層８２をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングすることによって、図１１（ｄ）に示すように、下部ソースメタル層Ｓ１と、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ここでは、ソース用下部導電膜Ｓ１’およびコンタクト層６のエッチングは、例えば塩素系ガスを用いて行う。ソース用下部導電膜Ｓ１’のエッチングおよびコンタクト層６のエッチングは、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　このドライエッチング工程を行う前の時点において、図１１（ｃ）に示すように、第２レジスト層８２から露出されている領域は、コンタクト層６を有する領域ｒａ１と、コンタクト層６を有しない領域ｒｂ１とを含む。領域ｒａ１および領域ｒｂ１のいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂ１においては、領域ｒａ１に比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’および／またはゲート絶縁膜４’がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクである第２レジスト層８２の下の部分もエッチングされる（アンダーカット）。すなわち、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、第２レジスト層８２のエッジの内側に入り込む。
　しかしながら、本実施形態の製造方法においては、第２レジスト層８２のエッジが、上部ソースメタル層Ｓ２のエッジよりもΔｍ１外側にあるので、図１１（ｄ）に示すように、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側には入らない。すなわち、誘電体基板１の法線方向から見たとき、図１１（ｄ）に示すように、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも外側にあるか、または、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジと一致している。従って、ソースメタル層７の側面は、逆テーパー状ではない。すなわち、ソースメタル層７の側面は、テーパー状であるか、または、垂直である。
　また、ここでは、例えば図１１（ｄ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
　次に、図１２（ａ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように層間絶縁膜１１’を形成する。この工程は、図９（ａ）を参照して説明した工程と同様に行われる。
　ここでは、参考例１のＴＦＴ基板１０１Ｒとは異なり、ソースメタル層７の側面が逆テーパー状ではないので、すなわち、ソースメタル層７の側面はテーパー状または垂直であるので、層間絶縁膜１１’に欠陥が生じない。ソースメタル層７は、層間絶縁膜１１’で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、図１２（ｄ）に示すように、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　続いて、図１２（ｂ）に示すように、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、層間絶縁層１１およびゲート絶縁層４を形成する。この工程は、図９（ｂ）を参照して説明した工程と同様に行われる。
　次いで、図１２（ｃ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内およびコンタクトホールＣＨ＿ｐ２内に、上部導電膜１９’を形成する。この工程は、図９（ｃ）を参照して説明した工程と同様に行われる。
　次いで、上部導電膜１９’をパターニングすることにより、図１２（ｄ）に示すように、上部導電層１９を形成する。この工程は、図９（ｄ）を参照して説明した工程と同様に行われる。これにより、アンテナ単位領域Ｕ、ソース－ゲート接続部ＳＧ、ソース端子部ＳＴ、ゲート端子部ＧＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、および第２トランスファー端子部ＰＴ２が得られる。
　このようにして、ＴＦＴ基板１０１Ａが製造される。なお、ＴＦＴ基板の参照符号の末尾に「（１）」を付して、第１の製造方法で製造されたことを示すことがある。
　本実施形態のＴＦＴ基板の製造方法では、ソース用上部導電膜Ｓ２’およびコンタクト層６は、互いに異なるエッチングマスクを用いてエッチングされる。ソース用上部導電膜Ｓ２’は第１レジスト層８１をエッチングマスクとして用いてエッチングされ、コンタクト層６は第２レジスト層８２をエッチングマスクとして用いてエッチングされる。第２レジスト層８２は、上部ソースメタル層Ｓ２を覆うように形成されるので、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの上部ソースメタル層Ｓ２とドレイン電極７Ｄの上部ソースメタル層Ｓ２との間のチャネル長方向の距離よりも小さい。この例では、ＴＦＴ１０のチャネル長は、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離で規定される。
　これにより、本実施形態のＴＦＴ基板１０１Ａにおいては、以下の利点が得られる。一般に、アンテナ性能の観点からは、パッチ電極の厚さは大きい方が好ましい。しかしながら、ＴＦＴの構成にも依存するが、例えば１μｍを超える厚さを有するパッチ電極をソースメタル層で形成すると、所望のパターニング精度が得られないという問題が生じることがある。例えば、ソース電極とドレイン電極との間隙（ＴＦＴのチャネル長に相当）を高い精度で制御できないという問題が生じることがある。本実施形態のＴＦＴ基板１０１Ａにおいては、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離で規定されるので、ソースメタル層７の厚さを大きくしても、ソース電極７Ｓとドレイン電極７Ｄとの間隙を高い精度で制御できないという問題の発生を抑制することができる。
　＜ＴＦＴ基板１０１Ａの第２の製造方法＞
　図１３および図１４を参照して、ＴＦＴ基板１０１Ａの第２の製造方法を説明する。
　ＴＦＴ基板１０１Ａの第２の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図１１および図１２を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’を、第１レジスト層８１をエッチングマスクとしてエッチング（ウェットエッチングまたはドライエッチング）し、ソース用下部導電膜Ｓ１’およびコンタクト層６を、第２レジスト層８２をエッチングマスクとしてドライエッチングによってエッチングした。これに対して、第２の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’を、第１レジスト層８１をエッチングマスクとしてエッチング（ウェットエッチングまたはドライエッチング）し、コンタクト層６を、第２レジスト層８２をエッチングマスクとしてドライエッチングによってエッチングする。
　図１３（ａ）～（ｄ）および図１４（ａ）～（ｄ）は、ＴＦＴ基板１０１Ａの製造方法の第２の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図４（ａ）、（ｃ）および（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＡ－Ａ’断面、Ｃ－Ｃ’断面およびＤ－Ｄ’断面）を示している。以下では、第１の製造方法と異なる点を主に説明する。
　まず、図７（ａ）～（ｄ）を参照して説明したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４’、島状の半導体層５、およびコンタクト層６を形成する。
　次いで、図１３（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いて第１レジスト層８１を形成する。
　次いで、第１レジスト層８１をエッチングマスクとして、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図１３（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートは、ソース用上部導電膜Ｓ２’のエッチングレート以下であるように、エッチング条件を調整する。従って、このエッチング工程を終えた時点で、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らないように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１が形成される。このエッチング工程を終えた時点で、ソースメタル層７の側面は逆テーパー状ではない（すなわち、ソースメタル層７の側面はテーパー状または垂直である）。図１３（ｂ）には、簡単のために、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとが一致している例を示している。ただし、図示する例に限られず、このエッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジの外側にあってもよい。
　ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングは、エッチングマスクである第１レジスト層８１に対して、アンダーエッチであってもよいし、オーバーエッチであってもよい。ソース用上部導電膜Ｓ２’のエッチングおよびソース用下部導電膜Ｓ１’のエッチングは、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレート以下であるという条件を満たす限り、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　その後、第１レジスト層８１を除去（剥離）する。
　次に、図１３（ｃ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を覆うようにフォトレジストを用いて第２レジスト層８２を形成する。第２レジスト層８２は、上部ソースメタル層Ｓ２の上面および側面と、下部ソースメタル層Ｓ１の側面とを覆うように形成される。
　次いで、第２レジスト層８２をエッチングマスクとして、コンタクト層６をドライエッチングによってエッチングすることによって、図１３（ｄ）に示すように、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。ここでは、コンタクト層６のエッチングは、例えば塩素系ガスを用いて行う。
　このドライエッチング工程において、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１は第２レジスト層８２で覆われているので、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１はエッチングされない。従って、ソースメタル層７の側面は、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチング終了時から変わらず、逆テーパー状でないままである。
　なお、第１の製造方法において説明したように、このドライエッチング工程においてゲート絶縁膜４’もエッチングされ得る。第２レジスト層８２に覆われていない領域のうち、コンタクト層６が形成されていない領域において（例えば図１３（ｄ）に示すように、第２レジスト層８２のエッジに沿った領域ＧＥにおいて）、ゲート絶縁膜４’がエッチングされる。
　次に、図１４（ａ）に示すように、ＴＦＴ１０およびソースメタル層７を覆うように層間絶縁膜１１’を形成する。この工程は、図１２（ａ）を参照して説明した工程と同様に行われる。
　ここで、ソースメタル層７の側面が逆テーパー状ではないので、層間絶縁膜１１’に欠陥が生じない。ソースメタル層７の側面は、層間絶縁膜１１’で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、図１４（ｄ）に示すように、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　続いて、図１４（ｂ）に示すように、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、層間絶縁層１１およびゲート絶縁層４を形成する。この工程は、図１２（ｂ）を参照して説明した工程と同様に行われる。
　次いで、図１４（ｃ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内およびコンタクトホールＣＨ＿ｐ２内に、上部導電膜１９’を形成する。この工程は、図１２（ｃ）を参照して説明した工程と同様に行われる。
　次いで、上部導電膜１９’をパターニングすることにより、図１４（ｄ）に示すように、上部導電層１９を形成する。この工程は、図１２（ｄ）を参照して説明した工程と同様に行われる。
　このようにして、ＴＦＴ基板１０１Ａが製造される。なお、ＴＦＴ基板の参照符号の末尾に「（２）」を付して、第２の製造方法で製造されたことを示すことがある。
　本製造方法において、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’と、コンタクト層６とは、互いに異なるエッチングマスクを用いて形成される。ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’は、第１レジスト層８１をエッチングマスクとして用いてエッチングされ、コンタクト層６は、第２レジスト層８２をエッチングマスクとして用いてエッチングされる。第２レジスト層８２は、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を覆うように形成されるので、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの上部ソースメタル層Ｓ２とドレイン電極７Ｄの上部ソースメタル層Ｓ２との間のチャネル長方向の距離よりも小さく、ソース電極７Ｓの下部ソースメタル層Ｓ１とドレイン電極７Ｄの下部ソースメタル層Ｓ１との間のチャネル長方向の距離よりも小さい。この例では、ＴＦＴ１０のチャネル長は、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離で規定される。
　このように、本実施形態の第２の製造方法によっても、ソースメタル層７の厚さを大きくしても、ソース電極７Ｓとドレイン電極７Ｄとの間隙を高い精度で制御できないという問題の発生を抑制することができる。
　さらに、本実施形態の第２の製造方法においては、以下の利点が得られる。コンタクト層６のエッチング工程においては、コンタクト層６のうち、半導体層５のチャネル領域となる領域上に位置する部分を除去してギャップ部を形成し、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとに分離する。このとき、ギャップ部において、半導体層５の表面近傍もエッチングされ得る（オーバーエッチング）。図１１および図１２を参照して説明した第１の製造方法においては、ソース用下部導電膜Ｓ１’とコンタクト層６とをドライエッチングによって、同一のエッチングマスクを用いてエッチングするので、基板全体における半導体層５のエッチング量（ギャップ部の掘れ量）の分布の制御が困難となる場合がある。これに対し、第２の製造方法においては、ギャップ部のエッチング量をより容易に制御できるという利点が得られる。
　＜ＴＦＴ基板１０１Ａの第３の製造方法＞
　図１５を参照して、ＴＦＴ基板１０１Ａの第３の製造方法を説明する。
　第３の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図１１および図１２を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’、ソース用下部導電膜Ｓ１’およびコンタクト層６をエッチングするために、２つのレジスト層（第１レジスト層８１および第２レジスト層８２）をエッチングマスクとして用いた。これに対して、第３の製造方法では、同一のエッチングマスクを用いて、ソース用上部導電膜Ｓ２’、ソース用下部導電膜Ｓ１’およびコンタクト層６をエッチングする。
　図１５（ａ）～（ｃ）は、ＴＦＴ基板１０１Ａの第３の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図４（ａ）、（ｃ）および（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＡ－Ａ’断面、Ｃ－Ｃ’断面およびＤ－Ｄ’断面）を示している。以下では、第１の製造方法と異なる点を主に説明する。
　まず、図７（ａ）～（ｄ）を参照して説明したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４’、島状の半導体層５、およびコンタクト層６を形成する。
　次いで、図１５（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いてレジスト層８３を形成する。
　次いで、レジスト層８３をエッチングマスクとして、ウェットエッチングまたはドライエッチングによってソース用上部導電膜Ｓ２’をエッチングすることによって、図１５（ｂ）に示すように、上部ソースメタル層Ｓ２を形成する。このとき、誘電体基板１の法線方向から見たとき、上部ソースメタル層Ｓ２のエッジが、レジスト層８３のエッジよりも内側にあり、上部ソースメタル層Ｓ２のエッジのレジスト層８３のエッジからの距離Δｓ１が、上部ソースメタル層Ｓ２の厚さの１．２倍以上であるように、上部ソースメタル層Ｓ２を形成する。例えば、ソース用上部導電膜Ｓ２’として、Ｃｕ膜（厚さ：例えば５００ｎｍ）を形成した場合、距離Δｓ１は６００ｎｍ以上である。あるいは、ソース用上部導電膜Ｓ２’として、Ａｌ膜（厚さ：例えば７５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成した場合は、距離Δｓ１は１０２０ｎｍ以上である。
　このソース用上部導電膜Ｓ２’のエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いることが好ましい。例えば、ソース用下部導電膜Ｓ１’のエッチングレートに対する、ソース用上部導電膜Ｓ２’のエッチングレートのエッチング選択比は２０倍以上であることが好ましい。
　次に、レジスト層８３をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングすることによって、図１５（ｃ）に示すように、下部ソースメタル層Ｓ１と、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ソース用下部導電膜Ｓ１’のエッチングおよびコンタクト層６のエッチングは、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　このドライエッチング工程を行う前の時点において、図１５（ｂ）に示すように、誘電体基板１の法線方向から見たとき、レジスト層８３に覆われていない領域は、コンタクト層６を有する領域ｒａ２と、コンタクト層６を有しない領域ｒｂ２とを含む。領域ｒａ２および領域ｒｂ２のいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂ２においては、領域ｒａ２に比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’および／またはゲート絶縁膜４’がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクであるレジスト層８３の下の部分もエッチングされる。すなわち、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、レジスト層８３のエッジの内側に入り込む。
　しかしながら、本実施形態の製造方法においては、上部ソースメタル層Ｓ２のエッジが、レジスト層８３のエッジよりもΔｓ１内側にあるので、図１５（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側には入らない。従って、ソースメタル層７の側面は、逆テーパー形状を有しない。例えば図１５（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも外側にある。
　また、ここでは、例えば図１５（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
　この後、図１２（ａ）～（ｄ）を参照して説明した工程と同様の工程を行うことによって、ＴＦＴ基板１０１Ａが製造される。
　本製造プロセスにおいても、ソースメタル層７の側面が逆テーパー状ではないので、すなわち、ソースメタル層７の側面はテーパー状または垂直であるので、層間絶縁膜１１’に欠陥が生じない。ソースメタル層７の側面は、層間絶縁膜１１’で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　第３の製造方法においては、上部ソースメタル層Ｓ２とコンタクト層６とは同一のエッチングマスクを用いて形成されるが、ソース用上部導電膜Ｓ２’のエッチングにおいては、Δｓ１の分だけエッチング量が多い（つまり、ソース用上部導電膜Ｓ２’はΔｓ１の分だけオーバーエッチングされる）。従って、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの上部ソースメタル層Ｓ２とドレイン電極７Ｄの上部ソースメタル層Ｓ２との間のチャネル長方向の距離よりも小さい。
　このように、本実施形態の第３の製造方法によっても、ソースメタル層７の厚さを大きくしても、ソース電極７Ｓとドレイン電極７Ｄとの間隙を高い精度で制御できないという問題の発生を抑制することができる。
　＜ＴＦＴ基板１０１Ａの第４の製造方法＞
　図１６を参照して、ＴＦＴ基板１０１Ａの第４の製造方法を説明する。
　第４の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図１５を参照して説明した第３の製造方法と異なる。第３の製造方法では、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングし、その後、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングした。これに対して、第４の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングし、その後、コンタクト層６をドライエッチングによってエッチングする。
　図１６（ａ）～（ｃ）は、ＴＦＴ基板１０１Ａの第４の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図４（ａ）、（ｃ）および（ｄ）に対応する断面（ＴＦＴ基板１０１ＡのＡ－Ａ’断面、Ｃ－Ｃ’断面およびＤ－Ｄ’断面）を示している。以下では、第３の製造方法と異なる点を主に説明する。
　まず、図７（ａ）～（ｄ）を参照して説明したように、誘電体基板１上に、ゲートメタル層３、ゲート絶縁膜４’、島状の半導体層５、およびコンタクト層６を形成する。
　次いで、図１６（ａ）に示すように、ゲート絶縁膜４’上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いてレジスト層８３を形成する。
　次いで、レジスト層８３をエッチングマスクとして、ウェットエッチングまたはドライエッチングによってソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をエッチングすることによって、図１６（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このとき、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジがレジスト層８３のエッジよりも内側にあり、下部ソースメタル層Ｓ１のエッジのレジスト層８３のエッジからの距離Δｓ２が、上部ソースメタル層Ｓ２の厚さの１．８倍以上であるように、下部ソースメタル層Ｓ１を形成する。距離Δｓ２として求められる長さは、第３の製造方法で距離Δｓ１（図１５（ｂ）参照）として求められる長さよりも長い。
　このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートは、ソース用上部導電膜Ｓ２’のエッチングレート以下であるように、エッチング条件を調整する。これにより、このエッチング工程を終えた時点で、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入らないように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１が形成される。エッチング工程を終えた時点で、ソースメタル層７の側面は逆テーパー状ではない（すなわち、ソースメタル層７の側面はテーパー状または垂直である）。図１６（ｂ）には、簡単のために、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとが一致している例を示している。ただし、図示する例に限られず、エッチング工程を終えた時点で、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジの外側にあってもよい。
　ソース用上部導電膜Ｓ２’のエッチングおよびソース用下部導電膜Ｓ１’のエッチングは、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレート以下であるという条件を満たす限り、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　なお、上記のように上部ソースメタル層Ｓ２を形成すると、誘電体基板１の法線方向から見たとき、上部ソースメタル層Ｓ２のエッジが、レジスト層８３のエッジよりも内側にあり、上部ソースメタル層Ｓ２のエッジのレジスト層８３のエッジからの距離が、上部ソースメタル層Ｓ２の厚さの１．２倍以上であるように、上部ソースメタル層Ｓ２が形成されることになる。
　次に、レジスト層８３をエッチングマスクとして、コンタクト層６をドライエッチングによってエッチングすることによって、図１６（ｃ）に示すように、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。
　このドライエッチング工程において、下部ソースメタル層Ｓ１のエッジは、レジスト層８３のエッジよりもΔｓ２内側にあるので、レジスト層８３が妨げとなり、下部ソースメタル層Ｓ１はエッチングされない。従って、ソースメタル層７の側面は、逆テーパー形状を有しないままである。
　なお、先の製造方法と同様に、このドライエッチング工程においてゲート絶縁膜４’もエッチングされることがある。例えば図１６（ｃ）に示すように、レジスト層８３のエッジと下部ソースメタル層Ｓ１のエッジの間の領域ＧＥにおいて、ゲート絶縁膜４’がエッチングされる。
　この後、図１３（ａ）～（ｄ）を参照して説明した工程と同様の工程を行うことによって、ＴＦＴ基板１０１Ａが製造される。
　本実施形態の第４の製造方法においても、ソースメタル層７の側面が逆テーパー状ではないので、層間絶縁膜１１’に欠陥が生じない。ソースメタル層７の側面は、層間絶縁膜１１’で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　本製造方法において、下部ソースメタル層Ｓ１とコンタクト層６とは同一のエッチングマスクを用いて形成されるが、ソース用下部導電膜Ｓ１’のエッチングにおいては、Δｓ２の分だけエッチング量が多い（つまり、ソース用下部導電膜Ｓ１’はΔｓ２の分だけオーバーエッチングされる）。従って、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの下部ソースメタル層Ｓ１とドレイン電極７Ｄの下部ソースメタル層Ｓ１との間のチャネル長方向の距離よりも小さい。また、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らないので、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの上部ソースメタル層Ｓ２とドレイン電極７Ｄの上部ソースメタル層Ｓ２との間のチャネル長方向の距離よりも小さい。
　このように、本実施形態の第４の製造方法によっても、ソースメタル層７の厚さを大きくしても、ソース電極７Ｓとドレイン電極７Ｄとの間隙を高い精度で制御できないという問題の発生を抑制することができる。
　なお、本実施形態のＴＦＴ基板は、上記のいずれかの製造方法によって製造されたＴＦＴ基板に限定されるものではない。
　また、ここまで、パッチ電極１５がソースメタル層７に含まれているＴＦＴ基板１０１Ａを例に説明してきたが、本発明の実施形態はこれに限られない。上述してきたように、アンテナ特性が低下するという問題は、アンテナ単位領域Ｕにおいてソースメタル層７の側面が逆テーパー状であると、ソースメタル層７上に形成された無機層に欠陥が生じることによって発生する。また、ソースメタル層７上に形成された無機層の厚さの和が小さいほど、無機層に欠陥が生じやすい（例えば不連続になりやすい）ので、ソースメタル層７が露出される可能性が高い。従って、本発明の実施形態は、アンテナ単位領域において、ソースメタル層の側面を１つの無機層が覆う構造を有するＴＦＴ基板に好適に適用される。一般に、アンテナ性能の観点から、パッチ電極を覆う無機層（絶縁層または酸化物導電層）の厚さは小さいことが好ましい。従って、パッチ電極は１つの無機層で覆われている蓋然性が高いので、パッチ電極１５がソースメタル層７に含まれているＴＦＴ基板１０１Ａを本発明の実施形態として例示した。本実施形態のＴＦＴ基板１０１Ａは、パッチ電極１５がソースメタル層７に含まれているので、製造工程数（例えばフォトマスク数）および製造コストを低減することができるというメリットを有する。
　アンテナ単位領域において、ソースメタル層の側面を１つの無機層が覆う構造を有すれば、パッチ電極を形成する導電層はこの例に限られない。パッチ電極１５は、この例に限られず、ゲートメタル層３に含まれていてもよいし、ゲートメタル層３およびソースメタル層７のいずれとも異なる導電層に含まれていてもよい。この場合、パッチ電極１５を含む導電層（「パッチメタル層」と呼ぶことがある。）は、上記の例に限定されない。パッチメタル層は、例えば、低抵抗金属層と、低抵抗金属層の下に高融点金属含有層とを有する積層構造を有する。積層構造は、低抵抗金属層の上に高融点金属含有層をさらに有していてもよい。パッチメタル層の低抵抗金属層を「主層」と呼ぶことがあり、低抵抗金属層の下および上の高融点金属含有層を、それぞれ「下層」および「上層」と呼ぶことがある。「高融点金属含有層」は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）からなる群から選択される少なくとも１つの元素を含む層である。「高融点金属含有層」は積層構造であってもよい。例えば、高融点金属含有層は、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｂ、これらを含む合金、およびこれらの窒化物、ならびに前記金属または合金と前記窒化物との固溶体のいずれかで形成された層を指す。「低抵抗金属層」は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）および金（Ａｕ）からなる群から選択される少なくとも１つの元素を含む層である。「低抵抗金属層」は、積層構造であってもよい。
　また、半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。例えば、半導体層５として酸化物半導体層を形成してもよい。一般に、酸化物半導体層と、ソース電極およびドレイン電極との間にはソースコンタクト部およびドレインコンタクト部を設けなくてもよいことが知られているが、設けてももちろんよい。酸化物半導体層と、ソース電極およびドレイン電極との間にソースコンタクト部およびドレインコンタクト部を設けることで、本発明の実施形態を適用できる。
　＜スロット基板２０１の構造＞
　図１７（ａ）および図１７（ｂ）を参照しながら、スロット基板２０１の構造をより具体的に説明する。
　図１７（ａ）は、スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。
　スロット基板２０１は、表面および裏面を有する誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。スロット５７はスロット電極５５を貫通する開口である。この例では、各アンテナ単位領域Ｕに１個のスロット５７が配置されている。
　第４絶縁層５８は、スロット電極５５上およびスロット５７内に形成されている。第４絶縁層５８の材料は、第３絶縁層５２の材料と同じであってもよい。第４絶縁層５８でスロット電極５５を覆うことにより、スロット電極５５と液晶層ＬＣとが直接接触しないので、信頼性を高めることができる。スロット電極５５がＣｕ層で形成されていると、Ｃｕが液晶層ＬＣに溶出することがある。また、スロット電極５５を薄膜堆積技術を用いてＡｌ層で形成すると、Ａｌ層にボイドが含まれることがある。第４絶縁層５８は、Ａｌ層のボイドに液晶材料が侵入するのを防止することができる。なお、アルミ箔を接着材により誘電体基板５１に貼り付けることによってＡｌ層を形成し、これをパターニングすることによってスロット電極５５を作製すれば、ボイドの問題を回避できる。
　スロット電極５５は、Ｃｕ層、Ａｌ層などの主層５５Ｍを含む。スロット電極５５は、主層５５Ｍと、それを挟むように配置された上層５５Ｕおよび下層５５Ｌとを含む積層構造を有していてもよい。主層５５Ｍの厚さは、材料に応じて表皮効果を考慮して設定され、例えば２μｍ以上３０μｍ以下であってもよい。主層５５Ｍの厚さは、典型的には上層５５Ｕおよび下層５５Ｌの厚さよりも大きい。
　図示する例では、主層５５ＭはＣｕ層、上層５５Ｕおよび下層５５ＬはＴｉ層である。主層５５Ｍと第３絶縁層５２との間に下層５５Ｌを配置することにより、スロット電極５５と第３絶縁層５２との密着性を向上できる。また、上層５５Ｕを設けることにより、主層５５Ｍ（例えばＣｕ層）の腐食を抑制できる。
　反射導電板６５は、導波路３０１の壁を構成するので、表皮深さの３倍以上、好ましくは５倍以上の厚さを有することが好ましい。反射導電板６５は、例えば、削り出しによって作製された厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴは、スロット電極５５と、スロット電極５５を覆う第４絶縁層５８と、上部接続部６０とを備える。第４絶縁層５８は、スロット電極５５に達する開口部を有している。上部接続部６０は、開口部内でスロット電極５５に接している。本実施形態では、端子部ＩＴは、シール領域Ｒｓ内に配置され、導電性粒子を含有するシール樹脂によって、ＴＦＴ基板におけるトランスファー端子部と接続される（トランスファー部）。
　・トランスファー部
　図１７（ｂ）は、ＴＦＴ基板１０１Ａの第１トランスファー端子部ＰＴ１と、スロット基板２０１の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図１７（ｂ）では、先の図面と同様の構成要素には同じ参照符号を付している。
　トランスファー部では、端子部ＩＴの上部接続部６０は、ＴＦＴ基板１０１Ａにおける第１トランスファー端子部ＰＴ１の第１トランスファー端子用上部接続部１９ｐ１と電気的に接続される。本実施形態では、上部接続部６０と上部接続部１９ｐ１とを、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して接続する。
　上部接続部６０、１９ｐ１は、いずれも、ＩＴＯ膜、ＩＺＯ膜などの透明導電層であり、その表面に酸化膜が形成される場合がある。酸化膜が形成されると、透明導電層同士の電気的な接続が確保できず、コンタクト抵抗が高くなる可能性がある。これに対し、本実施形態では、導電性ビーズ（例えばＡｕビーズ）７１を含む樹脂を介して、これらの透明導電層を接着させるので、表面酸化膜が形成されていても、導電性ビーズが表面酸化膜を突き破る（貫通する）ことにより、コンタクト抵抗の増大を抑えることが可能である。導電性ビーズ７１は、表面酸化膜だけでなく、透明導電層である上部接続部６０、１９ｐ１をも貫通し、下部接続部３ｐ１およびスロット電極５５に直接接していてもよい。
　トランスファー部は、走査アンテナ１０００Ａの中心部および周縁部（すなわち、走査アンテナ１０００Ａの法線方向から見たとき、ドーナツ状の送受信領域Ｒ１の内側および外側）の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。トランスファー部は、液晶を封入するシール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　＜スロット基板２０１の製造方法＞
　スロット基板２０１は、例えば以下の方法で製造され得る。
　まず、誘電体基板上に第３絶縁層（厚さ：例えば２００ｎｍ）５２を形成する。誘電体基板としては、ガラス基板、樹脂基板などの、電磁波に対する透過率の高い（誘電率εMおよび誘電損失ｔａｎδMが小さい）基板を用いることができる。誘電体基板は電磁波の減衰を抑制するために薄い方が好ましい。例えば、ガラス基板の表面に後述するプロセスでスロット電極５５などの構成要素を形成した後、ガラス基板を裏面側から薄板化してもよい。これにより、ガラス基板の厚さを例えば５００μｍ以下に低減できる。
　誘電体基板として樹脂基板を用いる場合、ＴＦＴ等の構成要素を直接、樹脂基板上に形成してもよいし、転写法を用いて樹脂基板上に形成してもよい。転写法によると、例えば、ガラス基板上に樹脂膜（例えばポリイミド膜）を形成し、樹脂膜上に後述するプロセスで構成要素を形成した後、構成要素が形成された樹脂膜とガラス基板とを分離させる。一般に、ガラスよりも樹脂の方が誘電率εMおよび誘電損失ｔａｎδMが小さい。樹脂基板の厚さは、例えば、３μｍ～３００μｍである。樹脂材料としては、ポリイミドの他、例えば、液晶高分子を用いることもできる。
　第３絶縁層５２としては、特に限定しないが、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮx）膜、酸化窒化珪素（ＳｉＯxＮy；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮxＯy；ｘ＞ｙ）膜等を適宜用いることができる。
　次いで、第３絶縁層５２の上に金属膜を形成し、これをパターニングすることによって、複数のスロット５７を有するスロット電極５５を得る。金属膜としては、厚さが２μｍ～５μｍのＣｕ膜（またはＡｌ膜）を用いてもよい。ここでは、Ｔｉ（厚さ：例えば２０ｎｍ）およびＣｕ（厚さ：例えば３０００ｎｍ）をこの順で積層した積層膜を用いる。なお、代わりに、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜を形成してもよい。
　この後、スロット電極５５上およびスロット５７内に第４絶縁層（厚さ：例えば１００ｎｍまたは２００ｎｍ）５８を形成する。第４絶縁層５８の材料は、第３絶縁層の材料と同じであってもよい。この後、非送受信領域Ｒ２において、第４絶縁層５８に、スロット電極５５に達する開口部を形成する。
　次いで、第４絶縁層５８上および第４絶縁層５８の開口部内に透明導電膜を形成し、これをパターニングすることにより、開口部内でスロット電極５５と接する上部接続部６０を形成する。これにより、端子部ＩＴを得る。
　＜ＴＦＴ１０の材料および構造＞
　本実施形態では、各画素に配置されるスイッチング素子として、半導体層５を活性層とするＴＦＴが用いられる。半導体層５はアモルファスシリコン層に限定されず、ポリシリコン層、酸化物半導体層であってもよい。
　酸化物半導体層を用いる場合、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、非送受信領域に設けられる駆動回路に含まれるＴＦＴ）および各アンテナ単位領域に設けられるＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（第２の実施形態）
　先の実施形態においては、ＴＦＴはボトムゲート構造を有していた。すなわち、半導体層は、ゲート電極上に位置していた。本実施形態は、ＴＦＴがトップゲート構造を有する点において、先の実施形態と異なる。
　＜参考例２のＴＦＴ基板１０２Ｒ（アンテナ単位領域Ｕ）＞
　本実施形態のＴＦＴ基板１０２Ａの詳細な構造を説明する前に、まず、参考例２のＴＦＴ基板１０２Ｒを説明する。本発明者が、参考例２のＴＦＴ基板１０２Ｒを備える走査アンテナを試作し、駆動させると、アンテナ特性が低下することがあった。なお、以下の説明において、本実施形態のＴＦＴ基板１０２Ａと共通する構成については、説明を省略することがある。
　図１８（ａ）および図２１（ａ）を参照しながら、参考例２のＴＦＴ基板１０２Ｒを説明する。図１８（ａ）は、ＴＦＴ基板１０２Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。ここでは、参考例２のＴＦＴ基板１０２Ｒの平面図が、図１８に示すＴＦＴ基板１０２Ａの平面図と同じである場合を例に説明するので、参考例２のＴＦＴ基板１０２Ｒの説明においても図１８を参照することがある。図２１（ａ）は、参考例２のＴＦＴ基板１０２Ｒのアンテナ単位領域Ｕの模式的な断面図であり、図１８のＡ－Ａ’線に沿った断面図を示している。図１８および図２１において、先の実施形態と共通する構成要素には共通の参照符号を付し、説明を省略することがある。
　図１８（ａ）および図２１（ａ）に示すように、参考例２のＴＦＴ基板１０２Ｒはトップゲート構造のＴＦＴ１０を有する点において、図３（ａ）および図６（ａ）に示した参考例１のＴＦＴ基板１０１Ｒと異なる。ゲート電極３Ｇは、ソース電極７Ｓおよびドレイン電極７Ｄの上に位置している。すなわち、参考例２のＴＦＴ基板１０２Ｒにおいて、ゲートメタル層３は、ソースメタル層７の上に位置している。参考例２のＴＦＴ基板１０２Ｒは、誘電体基板１に支持された半導体層５と、半導体層５上に形成されたソースメタル層７と、半導体層５とソースメタル層７との間に形成されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄと、ソースメタル層７上に形成されたゲートメタル層３と、ゲートメタル層３上に形成された層間絶縁層１１とを有する。層間絶縁層１１は、ＴＦＴ１０を覆うように形成されている。参考例２のＴＦＴ基板１０２Ｒは、層間絶縁層１１上に形成された上部導電層１９をさらに有する。
　参考例２のＴＦＴ基板１０２Ｒは、誘電体基板１と半導体層５との間に下地絶縁層２０をさらに有していてもよい。下地絶縁層２０は、例えば誘電体基板１の全面に形成されていてもよい。なお、下地絶縁層２０は、省略され得る。
　ゲート絶縁層４および層間絶縁層１１には、パッチ電極１５に達するコンタクトホールＣＨ＿ａが形成されている。
　ゲート絶縁層４は、パッチ電極１５に達する開口部４ａを有する。層間絶縁層１１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ａと重なる開口部１１ａを有する。ゲート絶縁層４に形成された開口部４ａおよび層間絶縁層１１に形成された開口部１１ａは、コンタクトホールＣＨ＿ａを構成する。
　上部導電層１９は、コンタクトホールＣＨ＿ａ内でパッチ電極１５に接続されるパッチ導電部１９ａを含む。パッチ導電部１９ａは、開口部４ａ内で露出されたソースメタル層７（パッチ電極１５を含む）を覆うように形成されている。
　図２１（ａ）に示すように、参考例２のＴＦＴ基板１０２Ｒにおいて、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側にある。すなわち、ソースメタル層７は、逆テーパー状の側面を有する。ソースメタル層７の側面が逆テーパー状であることにより、ソースメタル層７上に形成された無機層に欠陥が生じている。ここでは、コンタクトホールＣＨ＿ａで露出されたパッチ電極１５を覆うように形成された上部導電層１９（パッチ導電部１９ａ）に欠陥１９ｄが生じている。参考例２のＴＦＴ基板１０２Ｒの上部導電層１９が欠陥１９ｄを有するので、参考例２のＴＦＴ基板１０２Ｒを備える走査アンテナにおいて、ソースメタル層７（特にパッチ電極１５）から金属イオン（ＣｕイオンまたはＡｌイオン）が液晶層に溶け出すことにより、液晶材料が劣化し、アンテナ特性が低下する。
　なお、平面図では、簡単のために、下部ソースメタル層Ｓ１のエッジと上部ソースメタル層Ｓ２のエッジとを区別していない場合がある。ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄのエッジについても同様に、下部ソースメタル層Ｓ１のエッジおよび／または上部ソースメタル層Ｓ２のエッジと区別していない場合がある。
　この例では、ソースメタル層７に含まれる電極および導電部のうち、主にパッチ電極１５から金属イオンが溶け出す。パッチ電極１５は、コンタクトホールＣＨ＿ａによってゲート絶縁層４および層間絶縁層１１から露出されており、上部導電層１９（例えば透明導電層）で覆われている。これに対して、パッチ電極１５以外については、ソースメタル層７上に、ゲート絶縁層４および層間絶縁層１１が形成されているので、ソースメタル層７上に形成されている無機層の厚さの和（ここではゲート絶縁層４および層間絶縁層１１の厚さの和）が大きい。従って、上述したように、ソースメタル層７の側面が完全に被覆される可能性が高い。例えば、ソースメタル層７上に形成されたゲート絶縁層４に欠陥が生じても、欠陥に露出されたソースメタル層７の側面は、ゲート絶縁層４上に形成された層間絶縁層１１によって完全に被覆され得る。
　なお、断面図では、簡単のために、ゲート絶縁層４および／または層間絶縁層１１を平坦化層のように表している場合があるが、一般に、薄膜堆積法（例えばＣＶＤ法、スパッタ法、真空蒸着法）によって形成される層は、下地の段差を反映した表面を有する。
　＜ＴＦＴ基板１０２Ａ（アンテナ単位領域Ｕ）＞
　図１８（ａ）および図１９（ａ）を参照しながら、本実施形態の走査アンテナが備えるＴＦＴ基板１０２Ａのアンテナ単位領域Ｕの構造を説明する。
　図１８（ａ）は、ＴＦＴ基板１０２Ａの送受信領域Ｒ１のアンテナ単位領域Ｕの模式的な平面図である。図１９（ａ）は、ＴＦＴ基板１０２Ａの模式的な断面図であり、図１８（ａ）中のＡ－Ａ’線に沿った断面を示している。
　図１８（ａ）および図１９（ａ）に示すように、ＴＦＴ基板１０２Ａはトップゲート構造のＴＦＴ１０を有する点において、ＴＦＴ基板１０１Ａと異なる。ゲート電極３Ｇは、ソース電極７Ｓおよびドレイン電極７Ｄの上に位置している。すなわち、ゲートメタル層３は、ソースメタル層７の上に位置している。
　図１８（ａ）および図１９（ａ）に示すように、ＴＦＴ基板１０２Ａにおいては、参考例２のＴＦＴ基板１０２Ｒと異なり、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも内側に入っていない。すなわち、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジよりも外側にあるか、または、下部ソースメタル層Ｓ１のエッジは、上部ソースメタル層Ｓ２のエッジと一致している。
　ＴＦＴ基板１０２Ａのソースメタル層７は、逆テーパー状の側面を有しない。すなわち、ソースメタル層７は、テーパー状または垂直な側面を有する。ソースメタル層７の側面が、テーパー状または垂直であるので、ソースメタル層７を、ソースメタル層７上に形成された無機層（ここでは上部導電層１９）で完全に覆うことができる。これにより、ＴＦＴ基板１０２Ａを備える走査アンテナにおいて、ソースメタル層７から液晶層ＬＣに金属イオン（ＣｕイオンまたはＡｌイオン）が溶け出すことを抑制することができる。ＴＦＴ基板１０２Ａを備える走査アンテナは、アンテナ特性の低下を抑制することができる。
　なお、本実施形態は、図示する例に限られない。例えば、ゲート絶縁層４または層間絶縁層１１が、誘電体基板１の法線方向から見たとき、パッチ電極１５と重なる開口部を有しており、パッチ導電部１９ａが省略されていてもよい。この場合、アンテナ単位領域Ｕにおいて、ソースメタル層７（ここではパッチ電極１５）の側面は１つの無機層（層間絶縁層１１またはゲート絶縁層４）で覆われている。このようなＴＦＴ基板においても、アンテナ特性の低下を抑制することができる。
　＜ＴＦＴ基板１０２Ａの構造（非送受信領域Ｒ２）＞
　図１８～図２０を参照して、本実施基形態のＴＦＴ基板１０２Ａの非送受信領域Ｒ２の構造を説明する。ただし、ＴＦＴ基板１０２Ａの非送受信領域Ｒ２の構造は、図示する例に限定されない。
　図１８（ｂ）および図１８（ｃ）は、ＴＦＴ基板１０２Ａの非送受信領域Ｒ２の模式的な平面図であり、図１９（ｂ）～（ｅ）および図２０（ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの非送受信領域Ｒ２の模式的な断面図である。
　図１８（ｂ）は、非送受信領域Ｒ２に設けられたゲート端子部ＧＴ、ＣＳ端子部ＣＴ、トランスファー端子部ＰＴ、ソース－ゲート接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣを示し、図１８（ｃ）は、非送受信領域Ｒ２に設けられたソース端子部ＳＴを示している。図１９（ｂ）は、図１８（ｂ）中のＢ－Ｂ’線に沿ったソース－ゲート接続部ＳＧの断面を示し、図１９（ｃ）は、図１８（ｂ）中のＣ－Ｃ’線に沿ったゲート端子部ＧＴの断面を示し、図１９（ｄ）は、図１８（ｃ）中のＤ－Ｄ’線に沿ったソース端子部ＳＴの断面を示し、図１９（ｅ）は、図１８（ｂ）中のＥ－Ｅ’線に沿った第２トランスファー端子部ＰＴ２の断面を示し、図２０（ａ）は、図１８（ｂ）中のＦ－Ｆ’線に沿った第１トランスファー端子部ＰＴ１の断面を示し、図２０（ｂ）は、図１８（ｂ）中のＧ－Ｇ’線に沿ったソース－ゲート接続部ＳＧの断面を示し、図２０（ｃ）は、図１８（ｂ）中のＨ－Ｈ’線に沿ったソース－ゲート接続部ＳＧの断面を示している。
　・ソース－ゲート接続部ＳＧ
　ＴＦＴ基板１０２Ａは、非送受信領域Ｒ２にソース－ゲート接続部ＳＧを有する。ソース－ゲート接続部ＳＧは、各ゲートバスラインＧＬをソースメタル層７内に形成された接続配線（「ゲート下部接続配線」ということがある。）に電気的に接続する。ソース－ゲート接続部ＳＧを設けることによって、ゲート端子部ＧＴの下部接続部をソースメタル層７で形成することができる。ソースメタル層７で形成された下部接続部を有するゲート端子部ＧＴは、信頼性に優れる。
　図１８（ｂ）、図１９（ｂ）、図２０（ｂ）および図２０（ｃ）に示すように、ソース－ゲート接続部ＳＧは、ゲートバスラインＧＬと、ゲート下部接続配線７ｓｇＧとを、ソースバスライン上部接続部１９ｓｇを介して電気的に接続する。
　具体的には、ソース－ゲート接続部ＳＧは、ゲート下部接続配線７ｓｇＧと、ゲート絶縁層４に形成された開口部４ｓｇ１と、ゲートバスラインＧＬに接続されたゲートバスライン接続部３ｓｇＧと、層間絶縁層１１に形成された開口部１１ｓｇ１および開口部１１ｓｇ２と、上部接続部１９ｓｇとを有している。
　ゲート下部接続配線７ｓｇＧは、ソースメタル層７に含まれ、ソースバスラインＳＬとは電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｇ１は、ゲート下部接続配線７ｓｇＧに達している。
　ゲートバスライン接続部３ｓｇＧは、ゲートメタル層３に含まれ、ゲートバスラインＧＬに接続されている。この例では、ゲートバスライン接続部３ｓｇＧは、ゲートバスラインＧＬから延設され、ゲートバスラインＧＬと一体的に形成されている。ゲートバスライン接続部３ｓｇＧの幅は、ゲートバスラインＧＬの幅よりも大きくてもよい。
　層間絶縁層１１に形成された開口部１１ｓｇ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｇ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｇ１および層間絶縁層１１に形成された開口部１１ｓｇ１は、コンタクトホールＣＨ＿ｓｇ１を構成する。
　層間絶縁層１１に形成された開口部１１ｓｇ２は、ゲートバスライン接続部３ｓｇＧに達している。層間絶縁層１１に形成された開口部１１ｓｇ２を、コンタクトホールＣＨ＿ｓｇ２ということがある。
　上部接続部１９ｓｇは、上部導電層１９に含まれる。上部接続部１９ｓｇは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｇ１内およびコンタクトホールＣＨ＿ｓｇ２内に形成され、コンタクトホールＣＨ＿ｓｇ１内でゲート下部接続配線７ｓｇＧと接続され、コンタクトホールＣＨ＿ｓｇ２内でゲートバスライン接続部３ｓｇＧと接続されている。すなわち、上部接続部１９ｓｇは、ゲート絶縁層４に形成された開口部４ｓｇ１内でゲート下部接続配線７ｓｇＧに接触し、層間絶縁層１１に形成された開口部１１ｓｇ２内でゲートバスライン接続部３ｓｇＧに接触している。
　図示する例では、コンタクトホールＣＨ＿ｓｇ２は、コンタクトホールＣＨ＿ｓｇ１から離間した位置に形成されている。本実施形態はこれに限られず、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、連続していてもよい（すなわち、単一のコンタクトホールとして形成されていてもよい）。コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２は、単一のコンタクトホールとして同じ工程で形成されてもよい。具体的には、ゲート下部接続配線７ｓｇＧおよびゲートバスライン接続部３ｓｇＧに達する単一のコンタクトホールをゲート絶縁層４および層間絶縁層１１に形成し、このコンタクトホール内および層間絶縁層１１上に上部接続部１９ｓｇを形成してもよい。
　・ゲート端子部ＧＴ
　ＴＦＴ基板１０２Ａは、非送受信領域Ｒ２にゲート端子部ＧＴを有する。ゲート端子部ＧＴは、一般に、ゲートバスライン毎に設けられたソース－ゲート接続部ＳＧに対応して設けられる。
　ゲート端子部ＧＴは、図１８（ｂ）および図１９（ｃ）に示すように、ゲート端子用下部接続部７ｇ（単に「下部接続部７ｇ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｇと、層間絶縁層１１に形成された開口部１１ｇと、ゲート端子用上部接続部１９ｇ（単に「上部接続部１９ｇ」ということもある。）とを有している。
　下部接続部７ｇは、ソースメタル層７に含まれる。下部接続部７ｇは、ソース－ゲート接続部ＳＧに形成されているゲート下部接続配線７ｓｇＧと接続されている。この例では、下部接続部７ｇは、ゲート下部接続配線７ｓｇＧから延設され、ゲート下部接続配線７ｓｇＧと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｇは、下部接続部７ｇに達している。
　層間絶縁層１１に形成された開口部１１ｇは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｇに重なっている。ゲート絶縁層４に形成された開口部４ｇおよび層間絶縁層１１に形成された開口部１１ｇは、コンタクトホールＣＨ＿ｇを構成する。
　上部接続部１９ｇは、上部導電層１９に含まれる。上部接続部１９ｇは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｇ内に形成され、コンタクトホールＣＨ＿ｇ内で、下部接続部７ｇと接続されている。すなわち、上部接続部１９ｇは、ゲート絶縁層４に形成された開口部４ｇ内で、下部接続部７ｇに接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｇの全ては、下部接続部７ｇと重なっていてもよい。
　ゲート端子部ＧＴは、ゲートメタル層３に含まれる導電部を含まない。
　ゲート端子部ＧＴは、ソースメタル層７に含まれる下部接続部７ｇを有するので、ＴＦＴ基板１０１Ａの各端子部と同様に、優れた信頼性を有する。
　・ソース端子部ＳＴ
　ソース端子部ＳＴは、図１８（ｃ）および図１９（ｄ）に示すように、ゲート端子部ＧＴと同様の構成を有し得る。ソース端子部ＳＴは、一般に、ソースバスライン毎に設けられる。
　ソース端子部ＳＴは、ソース端子用下部接続部７ｓ（単に「下部接続部７ｓ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｓと、層間絶縁層１１に形成された開口部１１ｓと、ソース端子用上部接続部１９ｓ（単に「上部接続部１９ｓ」ということもある。）とを有している。
　下部接続部７ｓは、ソースメタル層７に含まれ、ソースバスラインＳＬに接続されている。この例では、下部接続部７ｓは、ソースバスラインＳＬから延設され、ソースバスラインＳＬと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｓは、下部接続部７ｓに達している。
　層間絶縁層１１に形成された開口部１１ｓは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓに重なっている。ゲート絶縁層４に形成された開口部４ｓおよび層間絶縁層１１に形成された開口部１１ｓは、コンタクトホールＣＨ＿ｓを構成する。
　上部接続部１９ｓは、上部導電層１９に含まれる。上部接続部１９ｓは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｓ内に形成され、コンタクトホールＣＨ＿ｓ内で、下部接続部７ｓと接続されている。すなわち、上部接続部１９ｓは、ゲート絶縁層４に形成された開口部４ｓ内で、下部接続部７ｓに接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｓの全ては、下部接続部７ｓと重なっていてもよい。
　ソース端子部ＳＴは、ゲートメタル層３に含まれる導電部を含まない。
　ソース端子部ＳＴは、ソースメタル層７に含まれる下部接続部７ｓを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　・ＣＳ端子部ＣＴ、ＣＳ－ソース接続部ＳＣ
　ＴＦＴ基板１０２Ａは、図１８（ｂ）に示すように、非送受信領域Ｒ２に、ＣＳ端子部ＣＴおよびＣＳ－ソース接続部ＳＣを有する。ＣＳ－ソース接続部ＳＣは、例えば、ＣＳバスライン毎に設けられる。ＣＳ端子部ＣＴは、例えばＣＳバスライン毎に設けられたＣＳ－ソース接続部ＳＣに対応して設けられている。ＣＳ端子部ＣＴは、断面構造の図示を省略するが、図１８（ｂ）に示すように、ゲート端子部ＧＴと同様の構成を有していてもよい。ＣＳ－ソース接続部ＳＣについても断面構造の図示を省略するが、ＣＳ－ソース接続部ＳＣは、この例ではソース－ゲート接続部ＳＧと同様の構成を有している。
　具体的には、ＣＳ－ソース接続部ＳＣは、ＣＳ下部接続配線７ｓｃと、ゲート絶縁層４に形成された開口部４ｓｃ１と、ＣＳバスラインＣＬに接続されたＣＳバスライン接続部３ｓｃと、層間絶縁層１１に形成された開口部１１ｓｃ１および開口部１１ｓｃ２と、ＣＳ上部接続部１９ｓｃとを有している。
　ＣＳ下部接続配線７ｓｃは、ソースメタル層７に含まれ、ソースバスラインＳＬとは電気的に分離されている。
　ゲート絶縁層４に形成された開口部４ｓｃ１は、ＣＳ下部接続配線７ｓｃに達している。
　ＣＳバスライン接続部３ｓｃは、ゲートメタル層３に含まれ、ＣＳバスラインＣＬに接続されている。この例では、ＣＳバスライン接続部３ｓｃは、ＣＳバスラインＣＬから延設され、ＣＳバスラインＣＬと一体的に形成されている。ＣＳバスライン接続部３ｓｃの幅は、ＣＳバスラインＣＬの幅よりも大きくてもよい。
　層間絶縁層１１に形成された開口部１１ｓｃ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｓｃ１に重なっている。ゲート絶縁層４に形成された開口部４ｓｃ１および層間絶縁層１１に形成された開口部１１ｓｃ１は、コンタクトホールＣＨ＿ｓｃ１を構成する。
　層間絶縁層１１に形成された開口部１１ｓｃ２は、ＣＳバスライン接続部３ｓｃに達している。層間絶縁層１１に形成された開口部１１ｓｃ２を、コンタクトホールＣＨ＿ｓｃ２ということがある。
　ＣＳ上部接続部１９ｓｃは、上部導電層１９に含まれる。ＣＳ上部接続部１９ｓｃは、層間絶縁層１１上、コンタクトホールＣＨ＿ｓｃ１内およびコンタクトホールＣＨ＿ｓｃ２内に形成され、コンタクトホールＣＨ＿ｓｃ１内でＣＳ下部接続配線７ｓｃと接続され、コンタクトホールＣＨ＿ｓｃ２内でＣＳバスライン接続部３ｓｃと接続されている。すなわち、ＣＳ上部接続部１９ｓｃは、ゲート絶縁層４に形成された開口部４ｓｃ１内でＣＳ下部接続配線７ｓｃに接触し、層間絶縁層１１に形成された開口部１１ｓｃ２内でＣＳバスライン接続部３ｓｃに接触している。
　ＣＳ－ソース接続部ＳＣを設けることによって、ＣＳ端子部ＣＴの下部接続部をソースメタル層７で形成することができる。これにより、ＴＦＴ基板１０２ＡのＣＳ端子部ＣＴは優れた信頼性を有する。
　ＣＳ端子部ＣＴは、ＣＳ端子用下部接続部７ｃ（単に「下部接続部７ｃ」ということもある。）と、ゲート絶縁層４に形成された開口部４ｃと、層間絶縁層１１に形成された開口部１１ｃと、ＣＳ端子用上部接続部１９ｃ（単に「上部接続部１９ｃ」ということもある。）とを有している。
　下部接続部７ｃは、ソースメタル層７に含まれる。下部接続部７ｃは、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと接続されている。この例では、下部接続部７ｃは、ＣＳ下部接続配線７ｓｃから延設されている。この例では、ＣＳ下部接続配線７ｓｃから延設された部分は、後述する第１トランスファー端子部ＰＴ１の下部接続部７ｐ１、第２トランスファー端子部ＰＴ２の下部接続部７ｐ２、および、下部接続部７ｃを含んでいる。
　ゲート絶縁層４に形成された開口部４ｃは、下部接続部７ｃに達している。
　層間絶縁層１１に形成された開口部１１ｃは、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｃに重なっている。ゲート絶縁層４に形成された開口部４ｃおよび層間絶縁層１１に形成された開口部１１ｃは、コンタクトホールＣＨ＿ｃを構成する。
　上部接続部１９ｃは、上部導電層１９に含まれる。上部接続部１９ｃは、層間絶縁層１１上およびコンタクトホールＣＨ＿ｃ内に形成され、コンタクトホールＣＨ＿ｃ内で、下部接続部７ｃと接続されている。すなわち、上部接続部１９ｃは、ゲート絶縁層４に形成された開口部４ｃ内で、下部接続部７ｃに接触している。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｃの全ては、下部接続部７ｃと重なっていてもよい。
　ＣＳ端子部ＣＴは、ゲートメタル層３に含まれる導電部を含まない。
　ＣＳ端子部ＣＴは、ソースメタル層７に含まれる下部接続部７ｃを有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　図示する例では、ソース－ゲート接続部ＳＧおよびＣＳ－ソース接続部ＳＣは、シール領域Ｒｓの内側（液晶層側）に設けられている。本実施形態はこれに限られず、ソース－ゲート接続部ＳＧおよび／またはＣＳ－ソース接続部ＳＣは、シール領域Ｒｓの外側（液晶層と反対側）に設けられていてもよい。
　・トランスファー端子部ＰＴ
　第１トランスファー端子部ＰＴ１は、図１８（ｂ）および図２０（ａ）に示すように、第１トランスファー端子用下部接続部７ｐ１（単に「下部接続部７ｐ１」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ１と、層間絶縁層１１に形成された開口部１１ｐ１と、第１トランスファー端子用上部接続部１９ｐ１（単に「上部接続部１９ｐ１」ということもある。）とを有している。
　下部接続部７ｐ１は、ソースメタル層７に含まれる。下部接続部７ｐ１は、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ１は、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ１は、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃと一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部７ｐ１に達している。
　層間絶縁層１１に形成された開口部１１ｐ１は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１に重なっている。ゲート絶縁層４に形成された開口部４ｐ１および層間絶縁層１１に形成された開口部１１ｐ１は、コンタクトホールＣＨ＿ｐ１を構成する。
　上部接続部１９ｐ１は、上部導電層１９に含まれる。上部接続部１９ｐ１は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ１内に形成され、コンタクトホールＣＨ＿ｐ１内で、下部接続部７ｐ１と接続されている。すなわち、上部接続部１９ｐ１は、ゲート絶縁層４に形成された開口部４ｐ１内で、下部接続部７ｐ１に接触している。上部接続部１９ｐ１は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続される。
　第１トランスファー端子部ＰＴ１は、この例では、ゲートメタル層３に含まれる導電部を有しない。
　第１トランスファー端子部ＰＴ１は、ソースメタル層７に含まれる下部接続部７ｐ１を有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　この例では、ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部７ｐ１の一部のみを露出するように形成されている。誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ１は、下部接続部７ｐ１の内側にある。従って、開口部４ｐ１内の全ての領域は、誘電体基板１上に下部接続部７ｐ１および上部接続部１９ｐ１を有する積層構造を有する。第１トランスファー端子部ＰＴ１において、下部接続部７ｐ１を有しない領域の全ては、ゲート絶縁層４および層間絶縁層１１を有する積層構造を有する。これにより、ＴＦＴ基板１０２Ａの第１トランスファー端子部ＰＴ１は優れた信頼性を有する。優れた信頼性を有するという効果を得る観点からは、ゲート絶縁層４および／または層間絶縁層１１の厚さは大きいことが好ましい。
　下部接続部７ｐ１の内、開口部４ｐ１内にある部分は、上部接続部１９ｐ１で覆われている。
　誘電体基板１の法線方向から見たとき、上部接続部１９ｐ１の全ては、下部接続部７ｐ１と重なっていてもよい。
　この例では、下部接続部７ｐ１は、互いに隣接する２つのゲートバスラインＧＬの間に配置されている。ゲートバスラインＧＬを挟んで配置された２つの下部接続部７ｐ１は、導電接続部（不図示）を介して電気的に接続されていてもよい。導電接続部は、ゲートメタル層３から形成されていてもよい。
　なお、ここでは、下部接続部７ｐ１は、１つのコンタクトホールＣＨ＿ｐ１によって上部接続部１９ｐ１と接続されているが、１つの下部接続部７ｐ１に対して複数のコンタクトホールが設けられていてもよい。
　第２トランスファー端子部ＰＴ２は、シール領域Ｒｓの外側（送受信領域Ｒ１と反対側）に設けられている。第２トランスファー端子部ＰＴ２は、図１９（ｅ）に示すように、図２０（ａ）に示す第１トランスファー端子部ＰＴ１と同様の断面構造を有している。すなわち、第２トランスファー端子部ＰＴ２は、図１９（ｅ）に示すように、第２トランスファー端子用下部接続部７ｐ２（単に「下部接続部７ｐ２」ということもある。）と、ゲート絶縁層４に形成された開口部４ｐ２と、層間絶縁層１１に形成された開口部１１ｐ２と、第２トランスファー端子用上部接続部１９ｐ２（単に「上部接続部１９ｐ２」ということもある。）とを有している。
　下部接続部７ｐ２は、ソースメタル層７に含まれる。下部接続部７ｐ２は、ソースバスラインＳＬとは電気的に分離されている。下部接続部７ｐ２は、ＣＳバスラインＣＬに電気的に接続されている。この例では、下部接続部７ｐ２は、ＣＳ－ソース接続部ＳＣに形成されているＣＳ下部接続配線７ｓｃから延設された第１トランスファー端子用下部接続部７ｐ１から延設され、下部接続部７ｐ１と一体的に形成されている。
　ゲート絶縁層４に形成された開口部４ｐ２は、下部接続部７ｐ２に達している。
　層間絶縁層１１に形成された開口部１１ｐ２は、誘電体基板１の法線方向から見たとき、ゲート絶縁層４に形成された開口部４ｐ２に重なっている。ゲート絶縁層４に形成された開口部４ｐ２および層間絶縁層１１に形成された開口部１１ｐ２は、コンタクトホールＣＨ＿ｐ２を構成する。
　上部接続部１９ｐ２は、上部導電層１９に含まれる。上部接続部１９ｐ２は、層間絶縁層１１上およびコンタクトホールＣＨ＿ｐ２内に形成され、コンタクトホールＣＨ＿ｐ２内で、下部接続部７ｐ２と接続されている。すなわち、上部接続部１９ｐ２は、ゲート絶縁層４に形成された開口部４ｐ２内で、下部接続部７ｐ２に接触している。
　この例では、第２トランスファー端子部ＰＴ２は、ゲートメタル層３に含まれる導電部を有しない。
　第２トランスファー端子部ＰＴ２は、ソースメタル層７に含まれる下部接続部７ｐ２を有するので、ゲート端子部ＧＴと同様に、優れた信頼性を有する。
　第２トランスファー端子部ＰＴ２においても、上部接続部１９ｐ２は、例えば導電性粒子を含むシール材によって、スロット基板側のトランスファー端子用接続部と接続されていてもよい。
　＜参考例２のＴＦＴ基板１０２Ｒ（非送受信領域Ｒ２）＞
　図２１（ｂ）および図２１（ｃ）に、参考例２のＴＦＴ基板１０２Ｒの非送受信領域Ｒ２の模式的な断面図を示す。図２１（ｂ）および（ｃ）は、それぞれ、図１８（ｂ）中のＢ－Ｂ’線およびＣ－Ｃ’線に沿った断面図を示している。
　図２１（ｃ）に示すように、参考例２のＴＦＴ基板１０２Ｒのゲート端子部ＧＴにおいて、ＴＦＴ基板１０２Ａと異なり、ソースメタル層７が逆テーパー側面を有している。しかしながら、ソースメタル層７には、ゲート絶縁層４および層間絶縁層１１が形成されているので、ソースメタル層７は露出されず、完全に被覆されている。
　図２１（ｂ）に示す、参考例２のＴＦＴ基板１０２ＲのＢ－Ｂ’断面は、ＴＦＴ基板１０２ＡのＢ－Ｂ’断面と同じである。また、参考例２のＴＦＴ基板１０２Ｒの他の断面については、ＴＦＴ基板１０２Ａと同じであるので、図示および説明を省略する。
　＜参考例２のＴＦＴ基板１０２Ｒの第１の製造方法＞
　図２２～図２４を参照して、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明する。
　図２２（ａ）～（ｅ）、図２３（ａ）～（ｄ）および図２４（ａ）～（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第１の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図２１（ａ）～（ｃ）に対応する断面（参考例２のＴＦＴ基板１０２ＲのＡ－Ａ’断面、Ｂ－Ｂ’断面およびＣ－Ｃ’断面）を示している。
　まず、図２２（ａ）に示すように、誘電体基板１上に、下地絶縁層２０、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をこの順で形成する。ここでは、下地絶縁層２０として、例えば厚さ２００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。さらに、例えば厚さ１２０ｎｍの真性アモルファスシリコン膜５’および例えば厚さ３０ｎｍのｎ+型アモルファスシリコン膜６’を形成する。あるいは、半導体膜５’として結晶質シリコン膜（例えばポリシリコン膜）を形成してもよい。
　次いで、真性アモルファスシリコン膜５’およびｎ+型アモルファスシリコン膜６’をパターニングすることにより、図２２（ｂ）に示すように、島状の半導体層５およびコンタクト層６を得る。
　次いで、図２２（ｃ）に示すように、下地絶縁層２０上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にフォトレジストを用いてレジスト層８０を形成する。ソース用下部導電膜Ｓ１’およびソース用上部導電膜Ｓ２’としては、例えば、先の実施形態で例示したものと同様のものを形成することができる。
　次いで、図２２（ｄ）に示すように、ソース用上部導電膜Ｓ２’をエッチングすることによって上部ソースメタル層Ｓ２を形成する。図２２（ｅ）に示すように、ソース用下部導電膜Ｓ１’をエッチングすることによって下部ソースメタル層Ｓ１を形成し、コンタクト層６をエッチングすることによってソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。これにより、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を含むソースメタル層７が形成される。
　まず、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図２２（ｄ）に示すように上部ソースメタル層Ｓ２を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いる。エッチャントとしては、例えば、先の実施形態で例示したものと同様のものを用いることができる。
　次いで、レジスト層８０をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングすることによって、図２２（ｅ）に示すように、下部ソースメタル層Ｓ１と、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ここでは、ソース用下部導電膜Ｓ１’およびコンタクト層６のエッチングは、例えば塩素系ガスを用いて行う。
　このドライエッチング工程を行う前の時点において、図２２（ｄ）に示すように、レジスト層８０から露出されている領域は、コンタクト層６を有する領域ｒａと、コンタクト層６を有しない領域ｒｂとを含む。領域ｒａおよび領域ｒｂのいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂにおいては、領域ｒａに比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’および／または下地絶縁層２０がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、図２２（ｅ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる（アンダーカット）。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図２２（ｅ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
　次に、図２３（ａ）に示すように、ソースメタル層７および下地絶縁層２０を覆うようにゲート絶縁膜４’を形成する。この例では、ゲート絶縁膜４’は、半導体層５のチャネル領域と接するように配置される。ここでは、ゲート絶縁膜４’として、例えば厚さ３５０ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。このとき、ソースメタル層７が逆テーパー状の側面を有するので、ゲート絶縁膜４’は、ソースメタル層７の側面を完全に覆うことができない。すなわち、ゲート絶縁膜４’には、欠陥（不図示）が形成される。なお、下地絶縁層２０のうち、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥ（図２２（ｅ）参照）がエッチングされていることによって、ゲート絶縁膜４’の欠陥が大きくなり得る。
　次いで、図２３（ｂ）に示すように、ゲート絶縁膜４’上にゲート用導電膜３’を形成する。ここでは、ゲート用導電膜３’として、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ）を形成する。
　次いで、ゲート用導電膜３’をパターニングすることにより、図２３（ｃ）に示すように、ゲートメタル層３を得る。具体的には、ゲート絶縁膜４’を介して半導体層５と対向する部分を含むゲート電極３Ｇと、ゲート電極３Ｇに接続されたゲートバスラインＧＬと、ゲート絶縁膜４’を介して補助容量電極７Ｃと対向する部分を含む補助容量対向電極３Ｃと、補助容量対向電極３Ｃに接続されたＣＳバスラインＣＬと、ソース－ゲート接続部形成領域のゲートバスライン接続部３ｓｇＧと、ＣＳ－ソース接続部形成領域のＣＳバスライン接続部３ｓｃとを形成する。ここでは、ゲート用導電膜３’のパターニングは、ウェットエッチングによって行う。このようにして、ＴＦＴ１０が得られる。
　ここでは、ソース－ゲート接続部形成領域において、ゲート下部接続配線７ｓｇＧの少なくとも一部は、ゲートバスライン接続部３ｓｇＧと重ならないように形成されている。ＣＳ－ソース接続部形成領域において、ＣＳ下部接続配線７ｓｃの少なくとも一部は、ＣＳバスライン接続部３ｓｃと重ならないように形成されている。アンテナ単位形成領域において、ゲートメタル層３は、パッチ電極１５と重ならないように形成されている。また、各端子部形成領域は、ゲートメタル層３に含まれる導電部を有しない。
　次に、図２３（ｄ）に示すように、ＴＦＴ１０およびゲートメタル層３を覆うように層間絶縁膜１１’を形成する。ここでは、層間絶縁膜１１’として、例えば厚さ３００ｎｍの窒化珪素（ＳｉｘＮｙ）膜を形成する。
　層間絶縁膜１１’には、ゲート絶縁膜４’の欠陥によって、欠陥が生じる場合がある。ただし、これに限られず、層間絶縁膜１１’には欠陥が生じないこともある。
　次いで、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、図２４（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。具体的には、アンテナ単位形成領域においてパッチ電極１５に達するコンタクトホールＣＨ＿ａと、ゲート端子部形成領域において下部接続部７ｇに達するコンタクトホールＣＨ＿ｇと、ソース端子部形成領域において下部接続部７ｓに達するコンタクトホールＣＨ＿ｓと、ＣＳ端子部形成領域において下部接続部７ｃに達するコンタクトホールＣＨ＿ｃと、第１トランスファー端子部形成領域において下部接続部７ｐ１に達するコンタクトホールＣＨ＿ｐ１と、第２トランスファー端子部形成領域において下部接続部７ｐ２に達するコンタクトホールＣＨ＿ｐ２と、ソース－ゲート接続部形成領域においてゲート下部接続配線７ｓｇＧに達するコンタクトホールＣＨ＿ｓｇ１およびゲートバスライン接続部３ｓｇＧに達するコンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）と、ＣＳ－ソース接続部形成領域においてＣＳ下部接続配線７ｓｃに達するコンタクトホールＣＨ＿ｓｃ１およびＣＳバスライン接続部３ｓｃに達するコンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）とを形成する。
　アンテナ単位形成領域において、コンタクトホールＣＨ＿ａは、パッチ電極１５の側面を露出するように形成される。すなわち、ソースメタル層７に含まれるパッチ電極１５の逆テーパー側面が露出される。
　このエッチング工程では、ゲートメタル層３をエッチストップとして層間絶縁膜１１’およびゲート絶縁膜４’のエッチングが行われる。例えばソース－ゲート接続部形成領域では、コンタクトホールＣＨ＿ｓｇ１形成領域においては層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされるとともに、コンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）形成領域においてはゲートバスライン接続部３ｓｇＧがエッチストップとして機能することにより層間絶縁膜１１’のみがエッチングされる。これにより、コンタクトホールＣＨ＿ｓｇ１およびコンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）が得られる。コンタクトホールＣＨ＿ｓｇ１は、ゲート絶縁層４に形成され、ゲート下部接続配線７ｓｇＧに達する開口部４ｓｇ１と、層間絶縁層１１に形成され、開口部４ｓｇ１に重なる開口部１１ｓｇ１とを有する。ここで、ゲート下部接続配線７ｓｇＧの少なくとも一部は、ゲートバスライン接続部３ｓｇＧと重ならないように形成されているので、開口部４ｓｇ１と開口部１１ｓｇ１とを有するコンタクトホールＣＨ＿ｓｇ１が形成される。コンタクトホールＣＨ＿ｓｇ１の側面において、開口部４ｓｇ１の側面と開口部１１ｓｇ１の側面とが整合していてもよい。
　層間絶縁膜１１’およびゲート絶縁膜４’は、例えば、同一のエッチャントを用いて一括してエッチングされる。ここでは、フッ素系ガスを用いたドライエッチングによって層間絶縁膜１１’およびゲート絶縁膜４’をエッチングする。層間絶縁膜１１’およびゲート絶縁膜４’は、異なるエッチャントを用いてエッチングされてもよい。
　このように、形成されるコンタクトホールのうち、層間絶縁層１１に形成された開口部とゲート絶縁層４に形成された開口部とを有するコンタクトホールにおいて、層間絶縁層１１に形成された開口部の側面とゲート絶縁層４に形成された開口部の側面とは整合し得る。
　ＣＳ－ソース接続部形成領域では、コンタクトホールＣＨ＿ｓｃ１形成領域においては層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされるとともに、コンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）形成領域においてはＣＳバスライン接続部３ｓｃがエッチストップとして機能することにより層間絶縁膜１１’のみがエッチングされる。これにより、コンタクトホールＣＨ＿ｓｃ１およびコンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）が得られる。コンタクトホールＣＨ＿ｓｃ１は、ゲート絶縁層４に形成され、ＣＳ下部接続配線７ｓｃに達する開口部４ｓｃ１と、層間絶縁層１１に形成され、開口部４ｓｃ１に重なる開口部１１ｓｃ１とを有する。ここで、ＣＳ下部接続配線７ｓｃの少なくとも一部は、ＣＳバスライン接続部３ｓｃと重ならないように形成されているので、開口部４ｓｃ１と開口部１１ｓｃ１とを有するコンタクトホールＣＨ＿ｓｃ１が形成される。コンタクトホールＣＨ＿ｓｃ１の側面において、開口部４ｓｃ１の側面と開口部１１ｓｃ１の側面とが整合していてもよい。
　アンテナ単位形成領域においては、誘電体基板１の法線方向から見たとき、パッチ電極１５と重ならないようにゲートメタル層３が形成されているので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ａが形成される。コンタクトホールＣＨ＿ａは、ゲート絶縁層４に形成され、パッチ電極１５に達する開口部４ａと、層間絶縁層１１に形成され、開口部４ａに重なる開口部１１ａとを有する。コンタクトホールＣＨ＿ａの側面において、開口部４ａの側面と開口部１１ａの側面とが整合していてもよい。
　各端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされる。
　ゲート端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｇが形成される。コンタクトホールＣＨ＿ｇは、ゲート絶縁層４に形成され、下部接続部７ｇに達する開口部４ｇと、層間絶縁層１１に形成され、開口部４ｇに重なる開口部１１ｇとを有する。コンタクトホールＣＨ＿ｇの側面において、開口部４ｇの側面と開口部１１ｇの側面とが整合していてもよい。
　ソース端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｓが形成される。コンタクトホールＣＨ＿ｓは、ゲート絶縁層４に形成され、下部接続部７ｓに達する開口部４ｓと、層間絶縁層１１に形成され、開口部４ｓに重なる開口部１１ｓとを有する。コンタクトホールＣＨ＿ｓの側面において、開口部４ｓの側面と開口部１１ｓの側面とが整合していてもよい。
　ＣＳ端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｃが形成される。コンタクトホールＣＨ＿ｃは、ゲート絶縁層４に形成され、下部接続部７ｃに達する開口部４ｃと、層間絶縁層１１に形成され、開口部４ｃに重なる開口部１１ｃとを有する。コンタクトホールＣＨ＿ｃの側面において、開口部４ｃの側面と開口部１１ｃの側面とが整合していてもよい。
　第１トランスファー端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ１が形成される。コンタクトホールＣＨ＿ｐ１は、ゲート絶縁層４に形成され、下部接続部７ｐ１に達する開口部４ｐ１と、層間絶縁層１１に形成され、開口部４ｐ１に重なる開口部１１ｐ１とを有する。コンタクトホールＣＨ＿ｐ１の側面において、開口部４ｐ１の側面と開口部１１ｐ１の側面とが整合していてもよい。
　第２トランスファー端子部形成領域においては、ゲートメタル層３に含まれる導電部が形成されていないので、層間絶縁膜１１’およびゲート絶縁膜４’が一括してエッチングされることによってコンタクトホールＣＨ＿ｐ２が形成される。コンタクトホールＣＨ＿ｐ２は、ゲート絶縁層４に形成され、下部接続部７ｐ２に達する開口部４ｐ２と、層間絶縁層１１に形成され、開口部４ｐ２に重なる開口部１１ｐ２とを有する。コンタクトホールＣＨ＿ｐ２の側面において、開口部４ｐ２の側面と開口部１１ｐ２の側面とが整合していてもよい。
　次いで、図２４（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ａ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、例えばスパッタ法により上部導電膜１９’を形成する。上部導電膜１９’としては、例えば、先の実施形態で例示したものと同様のものを形成することができる。
　次いで、上部導電膜１９’をパターニングすることにより、図２４（ｃ）に示すように、上部導電層１９を得る。具体的には、アンテナ単位領域ＵにおいてコンタクトホールＣＨ＿ａ内でパッチ電極１５を覆うパッチ導電部１９ａと、ゲート端子部ＧＴにおいてコンタクトホールＣＨ＿ｇ内で下部接続部７ｇと接続される上部接続部１９ｇと、ソース端子部ＳＴにおいてコンタクトホールＣＨ＿ｓ内で下部接続部７ｓと接続される上部接続部１９ｓと、ＣＳ端子部ＣＴにおいてコンタクトホールＣＨ＿ｃ内で下部接続部７ｃと接続される上部接続部１９ｃと、第１トランスファー端子部ＰＴ１においてコンタクトホールＣＨ＿ｐ１内で下部接続部７ｐ１と接続される上部接続部１９ｐ１と、第２トランスファー端子部ＰＴ２においてコンタクトホールＣＨ＿ｐ２内で下部接続部７ｐ２と接触する上部接続部１９ｐ２と、ソース－ゲート接続部ＳＧにおいてコンタクトホールＣＨ＿ｓｇ１内でゲート下部接続配線７ｓｇＧと接続され、コンタクトホールＣＨ＿ｓｇ２（開口部１１ｓｇ２）内でゲートバスライン接続部３ｓｇＧと接続される上部接続部１９ｓｇと、ＣＳ－ソース接続部ＳＣにおいてコンタクトホールＣＨ＿ｓｃ１内でＣＳ下部接続配線７ｓｃと接続され、コンタクトホールＣＨ＿ｓｃ２（開口部１１ｓｃ２）内でＣＳバスライン接続部３ｓｃと接続されるＣＳ上部接続部１９ｓｃとを形成する。
　パッチ電極１５の側面が逆テーパー状を有するので、パッチ導電部１９ａは、パッチ電極１５の側面を完全に覆うことができない。すなわち、上部導電層１９（パッチ導電部１９ａ）には、欠陥１９ｄが生じる。このようにして、参考例２のＴＦＴ基板１０２Ｒのアンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じる。
　これにより、アンテナ単位領域Ｕ、ゲート端子部ＧＴ、ソース端子部ＳＴ、ＣＳ端子部ＣＴ、第１トランスファー端子部ＰＴ１、第２トランスファー端子部ＰＴ２、ソース－ゲート接続部ＳＧ、および、ＣＳ－ソース接続部ＳＣが得られる。
　このようにして、参考例２のＴＦＴ基板１０２Ｒが製造される。
　＜参考例２のＴＦＴ基板１０２Ｒの第２の製造方法＞
　参考例２のＴＦＴ基板１０２Ｒは、以下で説明する方法でも製造される。
　図２５を参照して、参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を説明する。
　参考例２のＴＦＴ基板１０２Ｒの第２の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図２２～図２４を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングした。これに対して、第２の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をエッチング（ウェットエッチングまたはドライエッチング）し、その後、コンタクト層６をドライエッチングによってエッチングする。
　図２５（ａ）～（ｃ）は、参考例２のＴＦＴ基板１０２Ｒの第２の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図２１（ａ）～（ｃ）に対応する断面（参考例２のＴＦＴ基板１０２ＲのＡ－Ａ’断面、Ｂ－Ｂ’断面およびＣ－Ｃ’断面）を示している。以下では、第１の製造方法と異なる点を主に説明する。
　まず、図２２（ａ）および（ｂ）に示したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、およびコンタクト層６を形成する。
　次いで、図２５（ａ）に示すように、下地絶縁層２０上およびコンタクト層６上に、スパッタ法などによってソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上に、フォトレジストを用いてレジスト層８０を形成する。
　次に、レジスト層８０をエッチングマスクとして、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図２５（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートはソース用上部導電膜Ｓ２’のエッチングレート以下である。従って、このエッチング工程を終えた時点では、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らない。
　次いで、レジスト層８０をエッチングマスクとして、コンタクト層６をドライエッチングによってエッチングすることによって、図２５（ｃ）に示すように、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。ここでは、コンタクト層６のエッチングは、例えば塩素系ガスを用いて行う。
　このドライエッチング工程を行う前の時点において、図２５（ｂ）に示すように、レジスト層８０から露出されている領域は、コンタクト層６を有する領域ｒａ’と、コンタクト層６を有しない領域ｒｂ’とを含む。領域ｒａ’および領域ｒｂ’はソース用下部導電膜Ｓ１’を有しない点において、第１の製造方法と異なる。ドライエッチング工程において、領域ｒｂ’においては、領域ｒａ’に比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’のサイドエッチングおよび／または下地絶縁層２０のオーバーエッチングが生じる。このドライエッチング工程で用いられるエッチャントの、下部ソースメタル層Ｓ１のエッチングレートが上部ソースメタル層Ｓ２のエッチングレートよりも高いと、ドライエッチング工程において下部ソースメタル層Ｓ１がさらにエッチングされる。従って、図２５（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込む。すなわち、サイドエッチングによって、下部ソースメタル層Ｓ１のうち、エッチングマスクであるレジスト層８０の下の部分もエッチングされる。これにより、ソースメタル層７の側面が逆テーパー状になる。また、例えば図２５（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
　この後、図２３（ａ）～（ｄ）および図２４（ａ）～（ｃ）を参照して説明した工程と同様の工程を行うことによって、参考例２のＴＦＴ基板１０２Ｒが製造される。図２４（ｄ）を参照して説明したように、ソースメタル層７に含まれるパッチ電極１５の側面が逆テーパー状であるので、上部導電層１９（パッチ導電部１９ａ）に欠陥１９ｄが生じる。これにより、参考例２のＴＦＴ基板１０２Ｒのアンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じる。
　＜ＴＦＴ基板１０２Ａの第１の製造方法＞
　本実施形態のＴＦＴ基板は、例えば、以下の製造方法で製造される。ここで例示する製造方法によると、ソースメタル層の側面が逆テーパー状にならない。よって、ソースメタル層を覆う無機層に欠陥が形成されないので、ソースメタル層（例えばパッチ電極）から金属元素（ＣｕまたはＡｌ）が液晶層に溶出するという問題の発生が抑制される。なお、以下の説明において、参考例２のＴＦＴ基板の製造方法と共通する工程については、説明を省略することがある。
　なお、本実施形態の第１の製造方法から第４の製造方法は、それぞれ、第１の実施形態のＴＦＴ基板１０１Ａの第１から第４の製造方法に対応している。すなわち、先の実施形態の製造方法のうちの、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法を、本実施形態のＴＦＴ基板１０２Ａの製造方法に適用したものである。先の実施形態の製造方法と共通する工程については、説明を省略することがある。
　図２６～図２８を参照して、本実施形態のＴＦＴ基板１０２Ａの第１の製造方法を説明する。図２６（ａ）～（ｄ）、図２７（ａ）～（ｄ）、および図２８（ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの第１の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図１９（ａ）～（ｃ）に対応する断面（ＴＦＴ基板１０２ＡのＡ－Ａ’断面、Ｂ－Ｂ’断面およびＣ－Ｃ’断面）を示している。なお、図１９（ｄ）、（ｅ）および図２０（ａ）、（ｂ）に対応する断面（ＴＦＴ基板１０１ＡのＤ－Ｄ’断面、Ｅ－Ｅ’断面、Ｆ－Ｆ’断面、およびＧ－Ｇ’断面）については、図示を省略するが、図１９（ｃ）に対応する断面（ＴＦＴ基板１０２ＡのＣ－Ｃ’断面）と同様の方法で形成される。
　まず、図２２（ａ）および（ｂ）を参照して説明したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、およびコンタクト層６を形成する。
　続いて行う図２６（ａ）～（ｄ）に示す工程は、図１１（ａ）～（ｄ）を参照して説明した、ＴＦＴ基板１０１Ａの製造プロセスに対応している。
　図２６（ａ）に示すように、下地絶縁層２０上およびコンタクト層６上に、ソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上に第１レジスト層８１を形成する。
　次いで、図２６（ｂ）に示すように、ソース用上部導電膜Ｓ２’をエッチングすることによって上部ソースメタル層Ｓ２を形成する。図２６（ｃ）および（ｄ）に示すように、ソース用下部導電膜Ｓ１’をエッチングすることによって下部ソースメタル層Ｓ１を形成し、コンタクト層６をエッチングすることによってソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。これにより、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を含むソースメタル層７が形成される。
　まず、第１レジスト層８１をエッチングマスクとして、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図２６（ｂ）に示すように、上部ソースメタル層Ｓ２を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いることが好ましい。例えば、ソース用下部導電膜Ｓ１’のエッチングレートに対する、ソース用上部導電膜Ｓ２’のエッチングレートのエッチング選択比は２０倍以上であることが好ましい。また、ソース用上部導電膜Ｓ２’のエッチングは、エッチングマスクである第１レジスト層８１に対して、アンダーエッチであってもよいし、オーバーエッチであってもよい。
　ただし、ソース用上部導電膜Ｓ２’のエッチャントはこれに限られない。例えば、ソース用下部導電膜Ｓ１’としてＴｉ膜を形成し、ソース用上部導電膜Ｓ２’として、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ）を形成した場合は、例えば塩素系ガスを用いたドライエッチングによって、ソース用上部導電膜Ｓ２’のエッチングを行うことができる。このとき、ソース用下部導電膜Ｓ１’のエッチングレートに対するソース用上部導電膜Ｓ２’のエッチングレートのエッチング選択比は、大きくない（例えばほぼ１である）。このような場合は、ソース用下部導電膜Ｓ１’のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入り込まないように、ソース用上部導電膜Ｓ２’のエッチングを終えればよい。
　その後、第１レジスト層８１を除去（剥離）する。
　次に、図２６（ｃ）に示すように、上部ソースメタル層Ｓ２を覆うようにフォトレジストを用いて第２レジスト層８２を形成する。第２レジスト層８２は、上部ソースメタル層Ｓ２の上面および側面を覆うように形成される。このとき、誘電体基板１の法線方向から見たとき、第２レジスト層８２のエッジが上部ソースメタル層Ｓ２のエッジよりも外側にあり、第２レジスト層８２のエッジの上部ソースメタル層Ｓ２のエッジからの距離Δｍ１が、ソース用下部導電膜Ｓ１’の厚さの５倍以上であるように、第２レジスト層８２を形成することが好ましい。
　次いで、第２レジスト層８２をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングすることによって、図２６（ｄ）に示すように、下部ソースメタル層Ｓ１と、互いに分離されたソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ソース用下部導電膜Ｓ１’のエッチングおよびコンタクト層６のエッチングは、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　このドライエッチング工程を行う前の時点において、図２６（ｃ）に示すように、第２レジスト層８２から露出されている領域は、コンタクト層６を有する領域ｒａ１と、コンタクト層６を有しない領域ｒｂ１とを含む。領域ｒａ１および領域ｒｂ１のいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂ１においては、領域ｒａ１に比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’および／または下地絶縁層２０がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクである第２レジスト層８２の下の部分もエッチングされる（アンダーカット）。すなわち、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、第２レジスト層８２のエッジの内側に入り込む。しかしながら、本実施形態の製造方法においては、第２レジスト層８２のエッジが、上部ソースメタル層Ｓ２のエッジよりもΔｍ１外側にあるので、図２６（ｄ）に示すように、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側には入らない。従って、ソースメタル層７の側面は、逆テーパー状ではない。
　また、ここでは、例えば図２６（ｄ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
　次に、図２７（ａ）に示すように、ソースメタル層７および下地絶縁層２０を覆うようにゲート絶縁膜４’を形成する。
　次いで、図２７（ｂ）に示すように、ゲート絶縁膜４’上にゲート用導電膜３’を形成する。
　次いで、ゲート用導電膜３’をパターニングすることにより、図２７（ｃ）に示すように、ゲートメタル層３を得る。
　次に、図２７（ｄ）に示すように、ＴＦＴ１０およびゲートメタル層３を覆うように層間絶縁膜１１’を形成する。
　次いで、公知のフォトリソグラフィプロセスによって、層間絶縁膜１１’およびゲート絶縁膜４’のエッチングを行うことにより、図２８（ａ）に示すように、層間絶縁層１１およびゲート絶縁層４を得る。
　次いで、図２８（ｂ）に示すように、層間絶縁層１１上、コンタクトホールＣＨ＿ａ内、コンタクトホールＣＨ＿ｇ内、コンタクトホールＣＨ＿ｓ内、コンタクトホールＣＨ＿ｃ内、コンタクトホールＣＨ＿ｐ１内、コンタクトホールＣＨ＿ｐ２内、コンタクトホールＣＨ＿ｓｇ１内、コンタクトホールＣＨ＿ｓｇ２内、コンタクトホールＣＨ＿ｓｃ１内、およびコンタクトホールＣＨ＿ｓｃ２内に、上部導電膜１９’を形成する。
　次いで、上部導電膜１９’をパターニングすることにより、図２８（ｃ）に示すように、上部導電層１９を得る。
　ここでは、参考例２のＴＦＴ基板１０２Ｒとは異なり、パッチ電極１５の側面が逆テーパー状を有しないので、上部導電層１９（パッチ導電部１９ａ）に欠陥が生じない。図２８（ｃ）に示すように、パッチ電極１５は、上部導電層１９で完全に被覆されている。これにより、本実施形態のＴＦＴ基板においては、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　このようにして、ＴＦＴ基板１０２Ａが製造される。
　＜ＴＦＴ基板１０２Ａの第２の製造方法＞
　図２９を参照して、ＴＦＴ基板１０２Ａの第２の製造方法を説明する。図２９（ａ）～（ｄ）は、ＴＦＴ基板１０２Ａの第２の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図１９（ａ）～（ｃ）に対応する断面（ＴＦＴ基板１０２ＡのＡ－Ａ’断面、Ｂ－Ｂ’断面およびＣ－Ｃ’断面）を示している。
　ＴＦＴ基板１０２Ａの第２の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図２６～図２８を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’を、第１レジスト層８１をエッチングマスクとしてエッチング（ウェットエッチングまたはドライエッチング）し、ソース用下部導電膜Ｓ１’およびコンタクト層６を、第２レジスト層８２をエッチングマスクとしてドライエッチングによってエッチングした。これに対して、第２の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’を、第１レジスト層８１をエッチングマスクとしてエッチング（ウェットエッチングまたはドライエッチング）し、コンタクト層６を、第２レジスト層８２をエッチングマスクとしてドライエッチングによってエッチングする。
　まず、図２２（ａ）および（ｂ）を参照して説明したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、およびコンタクト層６を形成する。
　続いて行う図２９（ａ）～（ｄ）に示す工程は、図１３（ａ）～（ｄ）を参照して説明した、ＴＦＴ基板１０１Ａの製造プロセスに対応している。
　図２９（ａ）に示すように、下地絶縁層２０上およびコンタクト層６上に、ソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上に第１レジスト層８１を形成する。
　次いで、第１レジスト層８１をエッチングマスクとして、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングすることによって、図２９（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートは、ソース用上部導電膜Ｓ２’のエッチングレート以下であるように、エッチング条件を調整する。従って、このエッチング工程を終えた時点で、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側に入らないように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１が形成される。このエッチング工程を終えた時点で、ソースメタル層７の側面は逆テーパー状ではない。
　ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチングは、エッチングマスクである第１レジスト層８１に対して、アンダーエッチであってもよいし、オーバーエッチであってもよい。ソース用上部導電膜Ｓ２’のエッチングおよびソース用下部導電膜Ｓ１’のエッチングは、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレート以下であるという条件を満たす限り、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　その後、第１レジスト層８１を除去（剥離）する。
　次に、図２９（ｃ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を覆うようにフォトレジストを用いて第２レジスト層８２を形成する。第２レジスト層８２は、上部ソースメタル層Ｓ２の上面および側面と、下部ソースメタル層Ｓ１の側面とを覆うように形成される。
　次いで、第２レジスト層８２をエッチングマスクとして、コンタクト層６をドライエッチングによってエッチングすることによって、図２９（ｄ）に示すように、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。
　このドライエッチング工程において、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１は第２レジスト層８２で覆われているので、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１はエッチングされない。従って、ソースメタル層７の側面は、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’のエッチング終了時から変わらず、逆テーパー状でないままである。
　なお、このドライエッチング工程において下地絶縁層２０もエッチングされることがある。例えば図２９（ｄ）に示すように、第２レジスト層８２のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
　この後、図２７（ａ）～（ｄ）および図２８（ａ）～（ｃ）を参照して説明した工程と同様の工程を行うことによって、ＴＦＴ基板１０２Ａが製造される。
　本製造プロセスにおいても、ソースメタル層７の側面が逆テーパー状ではないので、上部導電層１９に欠陥が生じない。ソースメタル層７（例えばパッチ電極１５）の側面は、上部導電層１９で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　＜ＴＦＴ基板１０２Ａの第３の製造方法＞
　図３０を参照して、ＴＦＴ基板１０２Ａの第３の製造方法を説明する。図３０（ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの第３の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図１９（ａ）～（ｃ）に対応する断面（ＴＦＴ基板１０２ＡのＡ－Ａ’断面、Ｂ－Ｂ’断面およびＣ－Ｃ’断面）を示している。
　第３の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図２６～図２８を参照して説明した第１の製造方法と異なる。第１の製造方法では、ソース用上部導電膜Ｓ２’、ソース用下部導電膜Ｓ１’およびコンタクト層６をエッチングするために、２つのレジスト層（第１レジスト層８１および第２レジスト層８２）をエッチングマスクとして用いた。これに対して、第３の製造方法では、同一のエッチングマスクを用いて、ソース用上部導電膜Ｓ２’、ソース用下部導電膜Ｓ１’およびコンタクト層６をエッチングする。
　まず、図２２（ａ）および（ｂ）を参照して説明したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、およびコンタクト層６を形成する。
　続いて行う図３０（ａ）～（ｃ）に示す工程は、図１５（ａ）～（ｃ）を参照して説明した、ＴＦＴ基板１０１Ａの製造プロセスに対応している。
　図３０（ａ）に示すように、下地絶縁層２０上およびコンタクト層６上に、ソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にレジスト層８３を形成する。
　次いで、レジスト層８３をエッチングマスクとして、ウェットエッチングまたはドライエッチングによってソース用上部導電膜Ｓ２’をエッチングすることによって、図３０（ｂ）に示すように、上部ソースメタル層Ｓ２を形成する。このとき、誘電体基板１の法線方向から見たとき、上部ソースメタル層Ｓ２のエッジが、レジスト層８３のエッジよりも内側にあり、上部ソースメタル層Ｓ２のエッジのレジスト層８３のエッジからの距離Δｓ１が、上部ソースメタル層Ｓ２の厚さの１．２倍以上であるように、上部ソースメタル層Ｓ２を形成する。
　このソース用上部導電膜Ｓ２’のエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートに対するエッチング選択比が大きいエッチャントを用いることが好ましい。例えば、ソース用下部導電膜Ｓ１’のエッチングレートに対する、ソース用上部導電膜Ｓ２’のエッチングレートのエッチング選択比は２０倍以上であることが好ましい。
　次に、レジスト層８３をエッチングマスクとして、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングすることによって、図３０（ｃ）に示すように、下部ソースメタル層Ｓ１と、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄとを形成する。ソース用下部導電膜Ｓ１’のエッチングおよびコンタクト層６のエッチングは、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　このドライエッチング工程を行う前の時点において、図３０（ｂ）に示すように、誘電体基板１の法線方向から見たとき、レジスト層８３に覆われていない領域は、コンタクト層６を有する領域ｒａ２と、コンタクト層６を有しない領域ｒｂ２とを含む。領域ｒａ２および領域ｒｂ２のいずれもソース用下部導電膜Ｓ１’を有する。ドライエッチング工程において、領域ｒｂ２においては、領域ｒａ２に比べて、コンタクト層６を有しない分だけ、ソース用下部導電膜Ｓ１’および／または下地絶縁層２０がオーバーエッチされる。このドライエッチング工程で用いられるエッチャントの、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレートよりも高いと、サイドエッチングによって、ソース用下部導電膜Ｓ１’のうち、エッチングマスクであるレジスト層８３の下の部分もエッチングされる。すなわち、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジは、レジスト層８３のエッジの内側に入り込む。
　しかしながら、本実施形態の製造方法においては、上部ソースメタル層Ｓ２のエッジが、レジスト層８３のエッジよりもΔｓ１内側にあるので、図３０（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジは上部ソースメタル層Ｓ２のエッジよりも内側には入らない。従って、ソースメタル層７の側面は、逆テーパー形状を有しない。
　また、ここでは、例えば図３０（ｃ）に示すように、下部ソースメタル層Ｓ１のエッジに沿った領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
　この後、図２７（ａ）～（ｄ）および図２８（ａ）～（ｃ）を参照して説明した工程と同様の工程を行うことによって、ＴＦＴ基板１０２Ａが製造される。
　本製造プロセスにおいても、ソースメタル層７の側面が逆テーパー状ではないので、上部導電層１９に欠陥が生じない。ソースメタル層７（例えばパッチ電極１５）の側面は、上部導電層１９で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　＜ＴＦＴ基板１０２Ａの第４の製造方法＞
　図３１を参照して、ＴＦＴ基板１０２Ａの第４の製造方法を説明する。図３１（ａ）～（ｃ）は、ＴＦＴ基板１０２Ａの製造方法の第４の製造方法を説明するための模式的な断面図である。これらの図のそれぞれは、図１９（ａ）～（ｃ）に対応する断面（ＴＦＴ基板１０２ＡのＡ－Ａ’断面、Ｂ－Ｂ’断面およびＣ－Ｃ’断面）を示している。
　第４の製造方法は、ソースコンタクト部６Ｓ、ドレインコンタクト部６Ｄ、下部ソースメタル層Ｓ１および上部ソースメタル層Ｓ２を形成する方法において、図３０を参照して説明した第３の製造方法と異なる。第３の製造方法では、ソース用上部導電膜Ｓ２’をウェットエッチングまたはドライエッチングによってエッチングし、その後、ソース用下部導電膜Ｓ１’およびコンタクト層６をドライエッチングによってエッチングした。これに対して、第４の製造方法では、ソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をウェットエッチングまたはドライエッチングによってエッチングし、その後、コンタクト層６をドライエッチングによってエッチングする。
　まず、図２２（ａ）および（ｂ）を参照して説明したように、誘電体基板１上に、下地絶縁層２０、島状の半導体層５、およびコンタクト層６を形成する。
　続いて行う図３１（ａ）～（ｃ）に示す工程は、図１６（ａ）～（ｃ）を参照して説明した、ＴＦＴ基板１０１Ａの製造プロセスに対応している。
　図３１（ａ）に示すように、下地絶縁層２０上およびコンタクト層６上に、ソース用下部導電膜Ｓ１’を形成し、ソース用下部導電膜Ｓ１’上にソース用上部導電膜Ｓ２’を形成する。その後、ソース用上部導電膜Ｓ２’上にレジスト層８３を形成する。
　次いで、レジスト層８３をエッチングマスクとして、ウェットエッチングまたはドライエッチングによってソース用上部導電膜Ｓ２’およびソース用下部導電膜Ｓ１’をエッチングすることによって、図３１（ｂ）に示すように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１を形成する。このとき、誘電体基板１の法線方向から見たとき、下部ソースメタル層Ｓ１のエッジがレジスト層８３のエッジよりも内側にあり、下部ソースメタル層Ｓ１のエッジのレジスト層８３のエッジからの距離Δｓ２が、上部ソースメタル層Ｓ２の厚さの１．８倍以上であるように、下部ソースメタル層Ｓ１を形成する。距離Δｓ２として求められる長さは、第３の製造方法で距離Δｓ１（図３０（ｂ）参照）として求められる長さよりも長い。
　このエッチング工程において、ソース用下部導電膜Ｓ１’のエッチングレートは、ソース用上部導電膜Ｓ２’のエッチングレート以下であるように、エッチング条件を調整する。これにより、このエッチング工程を終えた時点で、下部ソースメタル層Ｓ１のエッジが上部ソースメタル層Ｓ２のエッジよりも内側に入らないように、上部ソースメタル層Ｓ２および下部ソースメタル層Ｓ１が形成される。エッチング工程を終えた時点で、ソースメタル層７の側面は逆テーパー状ではない。
　ソース用上部導電膜Ｓ２’のエッチングおよびソース用下部導電膜Ｓ１’のエッチングは、ソース用下部導電膜Ｓ１’のエッチングレートがソース用上部導電膜Ｓ２’のエッチングレート以下であるという条件を満たす限り、同じエッチャントを用いて行ってもよいし、異なるエッチャントを用いて行ってもよい。
　なお、上記のように上部ソースメタル層Ｓ２を形成すると、誘電体基板１の法線方向から見たとき、上部ソースメタル層Ｓ２のエッジが、レジスト層８３のエッジよりも内側にあり、上部ソースメタル層Ｓ２のエッジのレジスト層８３のエッジからの距離が、上部ソースメタル層Ｓ２の厚さの１．２倍以上であるように、上部ソースメタル層Ｓ２が形成されることになる。
　次に、レジスト層８３をエッチングマスクとして、コンタクト層６をドライエッチングによってエッチングすることによって、図３１（ｃ）に示すように、ソースコンタクト部６Ｓおよびドレインコンタクト部６Ｄを形成する。
　このドライエッチング工程において、下部ソースメタル層Ｓ１のエッジは、レジスト層８３のエッジよりもΔｓ２内側にあるので、レジスト層８３が妨げとなり、下部ソースメタル層Ｓ１はエッチングされない。従って、ソースメタル層７の側面は、逆テーパー形状を有しないままである。
　なお、このドライエッチング工程において下地絶縁層２０もエッチングされることがある。例えば図３１（ｃ）に示すように、レジスト層８３のエッジと下部ソースメタル層Ｓ１のエッジの間の領域ＧＥにおいて、下地絶縁層２０がエッチングされる。
　この後、図２７（ａ）～（ｄ）および図２８（ａ）～（ｃ）を参照して説明した工程と同様の工程を行うことによって、ＴＦＴ基板１０２Ａが製造される。
　本製造プロセスにおいても、ソースメタル層７の側面が逆テーパー状ではないので、上部導電層１９に欠陥が生じない。ソースメタル層７（例えばパッチ電極１５）の側面は、上部導電層１９で完全に被覆される。これにより、本実施形態のＴＦＴ基板においては、アンテナ単位領域Ｕにおいて、ソースメタル層７が無機層で覆われずに露出されている箇所が生じない。本実施形態のＴＦＴ基板を用いると、アンテナ特性の低下を抑制することができる。
　本実施形態の第１から第４の製造方法によっても、先の実施形態と同様に、ソースメタル層７の厚さを大きくしても、ソース電極７Ｓとドレイン電極７Ｄとの間隙を高い精度で制御できないという問題の発生を抑制することができる。本実施形態のＴＦＴ基板において、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの上部ソースメタル層Ｓ２とドレイン電極７Ｄの上部ソースメタル層Ｓ２との間のチャネル長方向の距離よりも小さい。さらに、本実施形態の第２または第４の製造方法によって製造されたＴＦＴ基板は、ソースコンタクト部６Ｓとドレインコンタクト部６Ｄとの間のチャネル長方向の距離は、ソース電極７Ｓの下部ソースメタル層Ｓ１とドレイン電極７Ｄの下部ソースメタル層Ｓ１との間のチャネル長方向の距離よりも小さい。
　（アンテナ単位の配列、ゲートバスライン、ソースバスラインの接続の例）
　本発明の実施形態による走査アンテナにおいて、アンテナ単位は例えば、同心円状に配列される。
　例えば、ｍ個の同心円に配列されている場合、ゲートバスラインは例えば、各円に対して１本ずつ設けられ、合計ｍ本のゲートバスラインが設けられる。送受信領域Ｒ１の外径を、例えば８００ｍｍとすると、ｍは例えば、２００である。最も内側のゲートバスラインを１番目とすると、１番目のゲートバスラインには、ｎ個（例えば３０個）のアンテナ単位が接続され、ｍ番目のゲートバスラインにはｎｘ個（例えば６２０個）のアンテナ単位が接続されている。
　このような配列では、各ゲートバスラインに接続されているアンテナ単位の数が異なる。また、最も外側の円を構成するｎｘ個のアンテナ単位に接続されているｎｘ本のソースバスラインのうち、最も内側の円を構成するアンテナ単位にも接続されているｎ本のソースバスラインには、ｍ個のアンテナ単位が接続されているが、その他のソースバスラインに接続されているアンテナ単位の数はｍよりも小さい。
　このように、走査アンテナにおけるアンテナ単位の配列は、ＬＣＤパネルにおける画素（ドット）の配列とは異なり、ゲートバスラインおよび／またはソースバスラインによって、接続されているアンテナ単位の数が異なる。したがって、全てのアンテナ単位の容量（液晶容量＋補助容量）を同じにすると、ゲートバスラインおよび／またはソースバスラインによって、接続されている電気的な負荷が異なることになる。そうすると、アンテナ単位への電圧の書き込みにばらつきが生じるという問題がある。
　そこで、これを防止するために、例えば、補助容量の容量値を調整することによって、あるいは、ゲートバスラインおよび／またはソースバスラインに接続するアンテナ単位の数を調整することによって、各ゲートバスラインおよび各ソースバスラインに接続されている電気的な負荷を略同一にすることが好ましい。
　本発明の実施形態による走査アンテナは、必要に応じて、例えばプラスチック製の筺体に収容される。筺体にはマイクロ波の送受信に影響を与えない誘電率εMが小さい材料を用いることが好ましい。また、筺体の送受信領域Ｒ１に対応する部分には貫通孔を設けてもよい。さらに、液晶材料が光に曝されないように、遮光構造を設けてもよい。遮光構造は、例えば、ＴＦＴ基板１０１Ａの誘電体基板１および／またはスロット基板２０１の誘電体基板５１の側面から誘電体基板１および／または５１内を伝播し、液晶層に入射する光を遮光するように設ける。誘電異方性ΔεMが大きな液晶材料は、光劣化しやすいものがあり、紫外線だけでなく、可視光の中でも短波長の青色光も遮光することが好ましい。遮光構造は、例えば、黒色の粘着テープなどの遮光性のテープを用いることによって、必要な個所に容易に形成できる。
　本発明による実施形態は、例えば、移動体（例えば、船舶、航空機、自動車）に搭載される衛星通信や衛星放送用の走査アンテナおよびその製造に用いられる。
１　　 ：誘電体基板
３ 　　 ：ゲートメタル層
３Ｃ 　 ：補助容量対向電極
３Ｇ 　 ：ゲート電極
３ｃ、３ｇ、３ｐ１、３ｐ２、３ｓ　：下部接続部
３ｓｃ　：ＣＳバスライン接続部
３ｓｇ　：ソース下部接続配線
３ｓｇＧ：ゲートバスライン接続部
４　　　：ゲート絶縁層
４ａ、４ｃ、４ｇ、４ｐ１、４ｐ２、４ｓ：開口部
４ｓｃ１、４ｓｇ１：開口部
５　　　：半導体層
６Ｄ　　：ドレインコンタクト部
６Ｓ　　：ソースコンタクト部
７　　　：ソースメタル層
７Ｃ　　：補助容量電極
７Ｄ　　：ドレイン電極
７Ｓ　　：ソース電極
７ｃ、７ｇ、７ｐ１、７ｐ２、７ｓ：下部接続部
７ｓｃ　：ＣＳ下部接続配線
７ｓｇ　：ソースバスライン接続部
７ｓｇＧ：ゲート下部接続配線
１１　　：層間絶縁層
１１ｄ　：欠陥
１１ａ、１１ｃ、１１ｇ、１１ｐ１、１１ｐ２：開口部
１１ｓ、１１ｓｃ１、１１ｓｃ２、１１ｓｇ１、１１ｓｇ２：開口部
１５　　：パッチ電極
１９　　：上部導電層
１９ａ　：パッチ導電部
１９ｃ、１９ｇ、１９ｐ１、１９ｐ２、１９ｓ：上部接続部
１９ｓｃ、１９ｓｇ：上部接続部
２０　　：下地絶縁層
５１　　：誘電体基板
５２　　：第３絶縁層
５４　　：誘電層（空気層）
５５　　：スロット電極
５５Ｌ　：下層
５５Ｍ　：主層
５５Ｕ　：上層
５７　　：スロット
５８　　：第４絶縁層
６０　　：上部接続部
６５　　：反射導電板
７０　　：給電装置
７１　　：導電性ビーズ
７２　　：給電ピン
７３　　：シール部
８０、８１、８２、８３　：レジスト層
１０１Ａ、１０２Ａ　：ＴＦＴ基板
１０１Ｒ、１０２Ｒ　：ＴＦＴ基板
２０１　：スロット基板
３０１　：導波路
１０００Ａ　：走査アンテナ
ＣＨ＿ａ、ＣＨ＿ｃ、ＣＨ＿ｇ：コンタクトホール
ＣＨ＿ｐ１、ＣＨ＿ｐ２、ＣＨ＿ｓ、ＣＨ＿ｓｃ１、ＣＨ＿ｓｃ２：コンタクトホール
ＣＨ＿ｓｇ１、ＣＨ＿ｓｇ２：コンタクトホール
ＣＬ　　：ＣＳバスライン
ＣＴ　　：ＣＳ端子部
ＧＤ　　：ゲートドライバ
ＧＬ　　：ゲートバスライン
ＧＴ　　：ゲート端子部
ＩＴ　　：端子部
ＬＣ　　：液晶層
ＰＴ　　：トランスファー端子部
ＰＴ１　：第１トランスファー端子部
ＰＴ２　：第２トランスファー端子部
Ｒ１　　：送受信領域
Ｒ２　　：非送受信領域
Ｒ２ａ　：第１非送受信領域
Ｒ２ｂ　：第２非送受信領域
Ｒｓ　　：シール領域
Ｓ１　　：下部ソースメタル層
Ｓ２　　：上部ソースメタル層
ＳＣ　　：ＣＳ－ソース接続部
ＳＤ　　：ソースドライバ
ＳＧ　　：ソース－ゲート接続部
ＳＬ　　：ソースバスライン
ＳＴ　　：ソース端子部
Ｕ　　　：アンテナ単位、アンテナ単位領域

Claims (21)

  1. 　誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、
    　前記ＴＦＴのソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、
    　前記誘電体基板上に、前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト層とを形成する工程（ａ）と、
    　前記コンタクト層上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（ｂ）と、
    　前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（ｃ）と、
    　前記上部導電膜上に、第１レジスト層を形成する工程（ｄ）と、
    　前記第１レジスト層をエッチングマスクとして前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程（ｅ）と、
    　前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（ｆ）と、
    　前記工程（ｅ）の後に、前記第１レジスト層を除去し、前記上部ソースメタル層を覆うように第２レジスト層を形成する工程（ｇ）と、
    　前記第２レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト層をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（ｈ）と
    を包含する、ＴＦＴ基板の製造方法。
  2. 　前記工程（ｆ）は、前記工程（ｇ）の後に、前記第２レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程を包含する、請求項１に記載のＴＦＴ基板の製造方法。
  3. 　前記工程（ｇ）は、前記誘電体基板の法線方向から見たとき、前記第２レジスト層のエッジが前記上部ソースメタル層のエッジよりも外側にあり、前記第２レジスト層のエッジの前記上部ソースメタル層のエッジからの距離が、前記下部導電膜の厚さの５倍以上であるように、前記第２レジスト層を形成する工程を包含する、請求項２に記載のＴＦＴ基板の製造方法。
  4. 　前記工程（ｆ）は、前記工程（ｇ）の前に、前記第１レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程を包含し、
    　前記工程（ｇ）は、前記工程（ｅ）および前記工程（ｆ）の後に、前記上部ソースメタル層および前記下部ソースメタル層を覆うように前記第２レジスト層を形成する工程を包含する、請求項１に記載のＴＦＴ基板の製造方法。
  5. 　前記工程（ｆ）における前記下部導電膜のエッチングレートは、前記工程（ｅ）における前記上部導電膜のエッチングレート以下である、請求項４に記載のＴＦＴ基板の製造方法。
  6. 　前記工程（ｅ）および前記工程（ｆ）は、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジが、前記上部ソースメタル層のエッジよりも内側に入らないように、前記上部ソースメタル層および前記下部ソースメタル層を形成する工程を包含する、請求項４または５に記載のＴＦＴ基板の製造方法。
  7. 　誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極に電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有し、
    　前記ＴＦＴのソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含む、ＴＦＴ基板の製造方法であって、
    　前記誘電体基板上に、前記ＴＦＴの半導体層と、前記半導体層の上面に接するコンタクト層とを形成する工程（ａ）と、
    　前記コンタクト層上に、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部導電膜を形成する工程（ｂ）と、
    　前記下部導電膜上に、ＣｕまたはＡｌを含む上部導電膜を形成する工程（ｃ）と、
    　前記上部導電膜上に、レジスト層を形成する工程（ｄ）と、
    　前記レジスト層をエッチングマスクとして、前記上部導電膜をエッチングすることによって、前記上部ソースメタル層を形成する工程であって、前記誘電体基板の法線方向から見たとき、前記上部ソースメタル層のエッジが前記レジスト層のエッジよりも内側にあり、前記上部ソースメタル層のエッジの前記レジスト層のエッジからの距離が、前記上部ソースメタル層の厚さの１．２倍以上であるように、前記上部ソースメタル層を形成する工程（ｅ）と、
    　前記レジスト層をエッチングマスクとして前記下部導電膜をエッチングすることによって、前記下部ソースメタル層を形成する工程（ｆ）と、
    　前記工程（ｅ）の後に、前記レジスト層をエッチングマスクとして、ドライエッチングによって前記コンタクト層をエッチングすることによって、前記半導体層と前記ソース電極とを接続するソースコンタクト部と、前記半導体層と前記ドレイン電極とを接続するドレインコンタクト部とを形成する工程（ｇ）と
    を包含する、ＴＦＴ基板の製造方法。
  8. 　前記工程（ｆ）は、前記工程（ｇ）における前記コンタクト層のエッチャントと同じエッチャントを用いて、前記下部導電膜をエッチングする工程を包含する、請求項７に記載のＴＦＴ基板の製造方法。
  9. 　前記工程（ｆ）における前記下部導電膜のエッチングレートは、前記工程（ｅ）における前記上部導電膜のエッチングレート以下である、請求項７に記載のＴＦＴ基板の製造方法。
  10. 　前記工程（ｆ）は、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジが前記レジスト層のエッジよりも内側にあり、前記下部ソースメタル層のエッジの前記レジスト層のエッジからの距離が、前記上部ソースメタル層の厚さの１．８倍以上であるように、前記下部ソースメタル層を形成する工程を包含する、請求項９に記載のＴＦＴ基板の製造方法。
  11. 　前記工程（ｆ）は、前記工程（ｅ）における前記上部導電膜のエッチャントと同じエッチャントを用いて、前記下部導電膜をエッチングする工程を包含する、請求項７、９または１０に記載のＴＦＴ基板の製造方法。
  12. 　前記工程（ｅ）および前記工程（ｆ）は、前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジが、前記上部ソースメタル層のエッジよりも内側に入らないように、前記上部ソースメタル層および前記下部ソースメタル層を形成する工程を包含する、請求項７から１１のいずれかに記載のＴＦＴ基板の製造方法。
  13. 　前記パッチ電極は、前記下部ソースメタル層および前記上部ソースメタル層を含む、請求項１から１２のいずれかに記載のＴＦＴ基板の製造方法。
  14. 　誘電体基板と、前記誘電体基板上に配列され、それぞれが、ＴＦＴと、前記ＴＦＴのドレイン電極と電気的に接続されたパッチ電極とを有する複数のアンテナ単位領域とを有するＴＦＴ基板であって、
    　前記ＴＦＴは、
    　半導体層と、ゲート電極と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    　前記半導体層上に形成され、前記半導体層と電気的に接続されたソース電極および前記ドレイン電極と、
    　前記半導体層と前記ソース電極との間に形成されたソースコンタクト部と、
    　前記半導体層と前記ドレイン電極との間に形成されたドレインコンタクト部と
    を有し、
    　前記ソース電極および前記ドレイン電極は、それぞれ、Ｔｉ、ＴａおよびＷからなる群から選択される少なくとも１つの元素を含む下部ソースメタル層と、前記下部ソースメタル層上に形成され、ＣｕまたはＡｌを含む上部ソースメタル層とを含み、
    　前記誘電体基板の法線方向から見たとき、前記下部ソースメタル層のエッジは、前記上部ソースメタル層のエッジよりも内側に入っていない、ＴＦＴ基板。
  15. 　前記ソースコンタクト部と前記ドレインコンタクト部との間のチャネル長方向の距離は、前記ソース電極の前記上部ソースメタル層と前記ドレイン電極の前記上部ソースメタル層との間のチャネル長方向の距離よりも小さい、請求項１４に記載のＴＦＴ基板。
  16. 　前記ソースコンタクト部と前記ドレインコンタクト部との間のチャネル長方向の距離は、前記ソース電極の前記下部ソースメタル層と前記ドレイン電極の前記下部ソースメタル層との間のチャネル長方向の距離よりも小さい、請求項１４または１５に記載のＴＦＴ基板。
  17. 　前記パッチ電極は、前記下部ソースメタル層および前記上部ソースメタル層を含む、請求項１４から１６のいずれかに記載のＴＦＴ基板。
  18. 　前記ＴＦＴを覆う層間絶縁層をさらに有し、
    　前記半導体層は、前記ゲート電極上に位置しており、
    　前記パッチ電極は、前記層間絶縁層に覆われている、請求項１７に記載のＴＦＴ基板。
  19. 　前記ＴＦＴを覆う層間絶縁層をさらに有し、
    　前記ゲート電極は、前記ソース電極および前記ドレイン電極の上に位置しており、
    　前記ゲート絶縁層および／または前記層間絶縁層は、前記誘電体基板の法線方向から見たとき、前記パッチ電極と重なる開口部を有する、請求項１７に記載のＴＦＴ基板。
  20. 　前記層間絶縁層上に形成された上部導電層をさらに有し、
    　前記ゲート絶縁層は、前記パッチ電極に達する第１開口部を有し、
    　前記層間絶縁層は、前記誘電体基板の法線方向から見たとき、前記第１開口部と重なる第２開口部を有し、
    　前記上部導電層は、前記第１開口部内で露出された前記パッチ電極を覆うパッチ導電部を含む、請求項１９に記載のＴＦＴ基板。
  21. 　請求項１４から２０のいずれかに記載のＴＦＴ基板と、
    　前記ＴＦＴ基板と対向するように配置されたスロット基板と、
    　前記ＴＦＴ基板と前記スロット基板との間に設けられた液晶層と、
    　前記スロット基板の前記液晶層と反対側の表面に誘電体層を介して対向するように配置された反射導電板と
    を備え、
    　前記スロット基板は、他の誘電体基板と、前記他の誘電体基板の前記液晶層側の表面に形成されたスロット電極とを有し、
    　前記スロット電極は複数のスロットを有し、前記複数のスロットのそれぞれは、前記ＴＦＴ基板の前記複数のアンテナ単位領域のそれぞれにおける前記パッチ電極に対応して配置されている、走査アンテナ。
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