WO2019012939A1 - Ｄｃ－ｄｃコンバータ、スイッチ素子による電圧降下を測定する方法、スイッチ素子の故障を検知する方法、３相インバータ - Google Patents

Ｄｃ－ｄｃコンバータ、スイッチ素子による電圧降下を測定する方法、スイッチ素子の故障を検知する方法、３相インバータ Download PDF

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voltage
diode
switch element
node
state
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和彦 芹澤
優志 名和
眞樹 吉永
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日本電産株式会社
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to a DC-DC converter, a method of measuring a voltage drop due to a switch element, a method of detecting a failure of the switch element, and a three-phase inverter.
  • Patent Document 1 discloses a step-up chopper circuit including a detection unit that detects a voltage across a switch element.
  • Patent No. 5454819 Japanese Patent Publication: Patent No. 5454819
  • an object of the present invention is to accurately measure the both-end voltage at the time of conduction of a switch element in a DC-DC converter or a three-phase inverter.
  • a first exemplary invention of the present application is a DC-DC converter that boosts an input voltage to obtain an output voltage, and provides conduction between a first node on a low potential side and a second node on a high potential side. From the voltage between the first node and the second node when the switch element is in the first state as the switch element in one state or in the second state in which the switch element is not conducting and as the threshold voltage A first diode having a high breakdown voltage or a forward voltage, and a second diode connected to the first diode, wherein a first terminal which is one terminal of the first diode is the first node And the anode terminal of the second diode is connected to a second terminal which is the other terminal of the first diode, and the cathode terminal of the second diode is connected to the second node, When the switch element is in the second state, the voltage across the first diode is the threshold voltage, and when the switch element is in the first state, the voltage across the first diode is less than
  • the present invention in the DC-DC converter or the three-phase inverter, it is possible to accurately measure the both-end voltage when the switch element is conducting.
  • FIG. 1 is a circuit diagram of a step-up DC-DC converter according to a first embodiment.
  • FIG. 2 is a circuit diagram of a step-up DC-DC converter according to a comparative example.
  • FIG. 3 is a timing chart showing voltage waveforms of respective parts when the NMOS transistor is repeatedly turned on and off in the step-up DC-DC converter according to the comparative example.
  • FIG. 4a is a diagram for explaining the operation when the NMOS transistor is in the off state in the step-up DC-DC converter according to the first embodiment.
  • FIG. 4a is a diagram for explaining the operation when the NMOS transistor is in the on state in the step-up DC-DC converter according to the first embodiment.
  • FIG. 1 is a circuit diagram of a step-up DC-DC converter according to a first embodiment.
  • FIG. 2 is a circuit diagram of a step-up DC-DC converter according to a comparative example.
  • FIG. 3 is a timing chart showing voltage waveforms of respective parts when the
  • FIG. 5 is a timing chart showing voltage waveforms of respective parts when the NMOS transistor is repeatedly turned on and off in the step-up DC-DC converter according to the first embodiment.
  • FIG. 6 is a circuit diagram of a step-up DC-DC converter according to a second embodiment.
  • FIG. 7a is a diagram for explaining the operation when the NMOS transistor is off in the step-up DC-DC converter according to the second embodiment.
  • FIG. 7b is a diagram for explaining the operation when the NMOS transistor is in the on state in the step-up DC-DC converter according to the second embodiment.
  • FIG. 8 is a timing chart showing voltage waveforms of respective parts when the NMOS transistor is repeatedly turned on and off in the step-up DC-DC converter according to the second embodiment.
  • FIG. 9 is a circuit diagram of a step-up DC-DC converter according to a modification of the second embodiment.
  • FIG. 10 is a circuit diagram of a step-up DC-DC converter according to a third embodiment.
  • FIG. 11a is a diagram for explaining the operation when the NMOS transistor is in the off state in the step-up DC-DC converter according to the third embodiment.
  • FIG. 11 b is a diagram for explaining the operation when the NMOS transistor is in the on state in the step-up DC-DC converter according to the third embodiment.
  • FIG. 12 is a circuit diagram of a three-phase inverter according to a fourth embodiment.
  • FIG. 13 is an enlarged view of a part of the timing chart of FIG.
  • FIG. 1 is a circuit diagram of a step-up DC-DC converter 1 according to the present embodiment.
  • the step-up DC-DC converter 1 according to the present embodiment is a non-insulated converter that steps up an input voltage from a DC voltage source VG1 and supplies an output voltage to a load RL .
  • the step-up DC-DC converter 1 includes, as a basic configuration of a step-up circuit, an inductor L1, a diode D1, a capacitor C1, and an NMOS transistor Q1 as an example of a switch element.
  • the negative terminal of the DC voltage source VG1 is connected to the node N1 (an example of a first node), and the positive terminal of the DC voltage source VG1 is connected to one terminal of the inductor L1.
  • the potential of the node N1 is a reference potential (in the example of the present embodiment, the ground potential). In the following description, “voltage” means a potential difference based on the potential of node N1 unless otherwise specified.
  • the other terminal of the inductor L1 is connected to the drain terminal of the NMOS transistor Q1 and the anode terminal of the diode D1.
  • a capacitor C1 is connected in parallel to the load R L between the cathode terminal of the diode D1 and the node N1.
  • the source terminal of the NMOS transistor Q1 is connected to the node N1 on the low potential side.
  • the drain terminal of the NMOS transistor Q1 is connected to a high potential side node N2 (an example of a second node) which is a node between the inductor L1 and the diode D1.
  • a state (first state) in which the NMOS transistor Q1 is turned on to electrically connect the nodes N1 and N2 to the gate terminal of the NMOS transistor Q1 or a state in which the NMOS transistor Q1 is turned off and the nodes N1 and N2 are not electrically connected gate voltage V G to the second state
  • Gate voltage V G is the voltage of, for example, a pulse waveform.
  • the NMOS transistor Q1 when the NMOS transistor Q1 is turned on, current flows through the inductor L1 and energy is accumulated in the inductor L1. At this time, the diode D1 is in a non-conductive state, and a current is supplied to the load R L from the capacitor C1.
  • the NMOS transistor Q1 when the NMOS transistor Q1 is turned off, the energy stored in the inductor L1 is released as a back electromotive force, and the diode D1 becomes conductive. Therefore, the current flowing through the inductor L1 charges the capacitor C1 and is simultaneously supplied to the load R L. At this time, the output voltage applied to the load R L is a value obtained by subtracting the forward voltage of the diode D1 from the sum of the input voltage from the DC voltage source VG1 and the back electromotive force generated in the inductor L1.
  • the voltage of the node N2 when the NMOS transistor Q1 is off has a very high value (for example, 200 V), while the voltage of the node N2 when the NMOS transistor Q1 is on has a value near 0 V. Therefore, it is already difficult in the prior art to directly measure the voltage drop between node N1 and node N2 (that is, the voltage V DS between the drain and the source) when the NMOS transistor Q1 is on with an oscilloscope. As I said.
  • the voltage drop between the node N1 and the node N2 by the NMOS transistor Q1 when the NMOS transistor Q1 is on is referred to as "on voltage”.
  • the step-up DC-DC converter 1 of the present embodiment includes a voltage regulator diode (Zener diode) ZD11, a diode D12, and a resistance element R1. Including.
  • the constant voltage diode ZD11 and the diode D12 are an example of a first diode and a second diode, respectively.
  • the constant voltage diode ZD11 has a breakdown voltage higher than the on voltage of the NMOS transistor Q1 as a threshold voltage. That is, the first diode has a breakdown voltage higher than the voltage between the first node and the second node when the switch element is in the first state as the threshold voltage.
  • the anode terminal (an example of the first terminal) of the constant voltage diode ZD11 is connected to the node N1. That is, the first terminal which is one terminal of the first diode is connected to the first node.
  • the voltage across the constant voltage diode ZD11 is a breakdown voltage (an example of a threshold voltage), and when the NMOS transistor Q1 is on (first state), a constant voltage
  • the voltage across the diode ZD11 is less than the breakdown voltage. That is, when the switch element is in the second state, the voltage across the first diode is the threshold voltage, and when the switch element is in the first state, the voltage across the first diode is less than the threshold voltage.
  • the measured value of the voltage VD11 across the constant voltage diode ZD11 is used instead of directly measuring the voltage V DS between the drain and source of the NMOS transistor Q1.
  • the diode D12 is connected to the voltage regulator diode ZD11. That is, the second diode is connected to the first diode.
  • the anode terminal of the diode D12 is connected to the cathode terminal (an example of a second terminal) of the constant voltage diode ZD11, and the cathode terminal of the diode D12 is connected to the node N2. That is, the anode terminal of the second diode is connected to the second terminal which is the other terminal of the first diode, and the cathode terminal of the second diode is connected to the second node.
  • a resistive element R1 (an example of a first resistive element) is connected in parallel with the diode D12 between the cathode terminal of the constant voltage diode ZD11 and the node N2. That is, the first resistance element is connected in parallel with the second diode between the second terminal of the first diode and the second node.
  • the resistive element R1 is a resistive element for limiting the current flowing into the constant voltage diode ZD11 when the node N2 has a high voltage. As described above, since the node N2 has a high voltage when the NMOS transistor Q1 is off, the resistance value of the resistance element R1 is such that the current flowing into the constant voltage diode ZD11 does not exceed the rated current of the constant voltage diode ZD11. It will be a large value.
  • FIG. 2 is a circuit diagram of a step-up DC-DC converter 100 according to a comparative example.
  • FIG. 3 is an example of a timing chart of the gate voltage V G of the NMOS transistor Q1, the voltage V DS between the drain and the source, and the voltage VD11 across the constant voltage diode ZD11 in the step-up DC-DC converter 100 according to the comparative example. is there.
  • the step-up DC-DC converter 100 is only presented for comparison with the step-up DC-DC converter 1 of the present embodiment, and is not an embodiment of the present invention. As shown in FIG. 2, the step-up DC-DC converter 100 according to the comparative example is different from the step-up DC-DC converter 1 of the present embodiment in that the diode D12 is not connected in parallel with the resistor element R1. .
  • the duty ratio of the gate voltage V G of the NMOS transistor Q1 indicates a case is 50%.
  • the NMOS transistor Q1 is turned off at time t1 to t2, t3 to t4, t5 to t6, and the NMOS transistor Q1 is turned on at time t2 to t3, t4 to t5, t6 to t7.
  • the voltage between node N1 and node N2, ie, the drain-source voltage V DS of NMOS transistor Q1 becomes high voltage Vh when NMOS transistor Q1 is off, and relatively low voltage (when NMOS transistor Q1 is on) In other words, it becomes the on voltage).
  • NMOS transistor Q1 If NMOS transistor Q1 is off (i.e., the drain - if the voltage V DS is high source voltage), the voltage across VD11 of the constant voltage diode ZD11 becomes the breakdown voltage V Z. However, NMOS transistor Q1 when switching from OFF to ON, as shown in FIG. 3, the response is low when the voltage across VD11 of the constant voltage diode ZD11 is lowered from the breakdown voltage V Z (e.g., at time t2 ⁇ t3 See the waveform of voltage VD11). Therefore, since the NMOS transistor Q1 is switched from on to off before the voltage VD11 reaches the steady state on voltage, there is a problem that the on voltage can not be measured.
  • FIG. 4a is a diagram for explaining the operation when the NMOS transistor Q1 is in the OFF state in the step-up DC-DC converter 1 according to the present embodiment.
  • FIG. 4b is a diagram for explaining the operation when the NMOS transistor Q1 is in the on state in the step-up DC-DC converter 1 according to the present embodiment.
  • FIG. 5 shows an example of a timing chart of the gate voltage V G of the NMOS transistor Q1, the voltage V DS between the drain and the source, and the voltage VD11 across the constant voltage diode ZD11 in the step-up DC-DC converter 1 according to this embodiment. It is.
  • FIGS. 4a and 4b are different from FIG. 1 in that the parasitic capacitance Cj of the voltage regulator diode ZD11 is shown for the purpose of explanation.
  • the gate voltage V G and the drain-source voltage V DS of the NMOS transistor Q1 are the same as in FIG.
  • step-up DC-DC converter 1 when the NMOS transistor Q1 is off is the same as that of the step-up DC-DC converter 100 according to the comparative example. That is, as shown in FIG. 4a, the current flowing through the inductor L1 charges the capacitor C1 and is also supplied to the load R L. Furthermore, the current flowing through the inductor L1 flows through the resistor element R1 and the voltage regulator diode ZD11 via the node N2. At this time, the voltage across VD11 of the constant voltage diode ZD11 is the breakdown voltage V Z, and the electric charge is accumulated in the parasitic capacitance Cj. Since the node N2 is at a high voltage, no current flows in the diode D12.
  • the operation of the step-up DC-DC converter 1 of the present embodiment when the NMOS transistor Q1 is on is different from that of the step-up DC-DC converter 100 according to the comparative example.
  • the nodes N1 and N2 become conductive.
  • the charge stored in the parasitic capacitance Cj of the constant voltage diode ZD11 is quickly discharged by the path of the diode D12 ⁇ node N2 ⁇ NMOS transistor Q1 ⁇ node N1.
  • the step-up DC-DC converter 1 when the NMOS transistor Q1 is switched from OFF to ON, the response of the voltage across VD11 of the constant voltage diode ZD11 when reduced from the breakdown voltage V Z Sex is high.
  • the voltage between the node N1 and the node N2 is equal to the voltage VD11 across the constant voltage diode ZD11 in the steady state. the same as the yield value less than the voltage V Z). Therefore, in the method of measuring the voltage drop by the switch element when the switch element is in the first state in the present embodiment, the voltage drop across the switch element is measured as the voltage across the first diode when the switch element is in the first state. Get the value. In the example shown in FIG.
  • the voltage Vd11 across the constant voltage diode ZD11 is negative due to the influence of the forward voltage drop of the resistor element R1 and the diode D12 and parasitic capacitance. Undershooting.
  • the voltage VD11 has a relatively stable value at a time (eg, a time close to time t3 or time t5) after a while after the NMOS transistor Q1 is switched on. Therefore, in the method of measuring the on voltage of the NMOS transistor Q1 according to the present embodiment, it is possible to obtain the measured value of the voltage VD11 across the constant voltage diode ZD11 at a time after a while after the NMOS transistor Q1 is switched on. preferable. Thus, in the method, the on-voltage of the NMOS transistor Q1 can be measured with high accuracy.
  • FIG. 6 is a circuit diagram of a step-up DC-DC converter 1A according to the present embodiment.
  • the step-up DC-DC converter 1A of this embodiment includes a voltage regulator diode ZD21 (an example of a first diode), a DC voltage source VG2, a resistor element R22, and a diode D22 (a second diode).
  • the constant voltage diode ZD21 has, as a threshold voltage, a breakdown voltage higher than the voltage between the node N1 and the node N2 when the NMOS transistor Q1 is on. That is, the first diode has a breakdown voltage higher than the voltage between the first node and the second node when the switch element is in the first state as the threshold voltage.
  • the anode terminal (an example of the first terminal) of the constant voltage diode ZD21 is connected to the node N1. That is, the first terminal which is one terminal of the first diode is connected to the first node.
  • the measured value of the voltage VD21 across the constant voltage diode ZD21 is used instead of directly measuring the voltage V DS between the drain and source of the NMOS transistor Q1.
  • the diode D22 is connected to the constant voltage diode ZD21. That is, the second diode is connected to the first diode.
  • the anode terminal of the diode D22 is connected to the cathode terminal (an example of a second terminal) of the constant voltage diode ZD21.
  • the anode terminal of the constant voltage diode ZD21 is connected to the node N1.
  • the cathode terminal of the diode D22 is connected to the node N2. That is, the anode terminal of the second diode is connected to the second terminal which is the other terminal of the first diode, and the cathode terminal of the second diode is connected to the second node.
  • the negative terminal of the DC voltage source VG2 is connected to the node N1.
  • a resistive element R22 (an example of a second resistive element) is connected between the positive electrode terminal of the DC voltage source VG2 and the cathode terminal of the constant voltage diode ZD21. That is, the second resistance element is connected between the positive electrode terminal of the direct current voltage source and the second terminal of the first diode.
  • the voltage value of the direct current voltage source VG2 is higher than the breakdown voltage so that the voltage at the cathode terminal of the constant voltage diode ZD21 becomes the breakdown voltage of the constant voltage diode ZD21 when the NMOS transistor Q1 is off.
  • FIG. 7a is a diagram for explaining the operation when the NMOS transistor Q1 is in the OFF state in the step-up DC-DC converter 1A according to the present embodiment.
  • FIG. 7b is a diagram for explaining the operation when the NMOS transistor Q1 is in the on state in the step-up DC-DC converter 1A according to the present embodiment.
  • FIG. 7a is a diagram for explaining the operation when the NMOS transistor Q1 is in the OFF state in the step-up DC-DC converter 1A according to the present embodiment.
  • FIG. 7b is a diagram for explaining the operation when the NMOS transistor Q1 is in the on state in the step-up DC-DC converter 1A according to the present embodiment.
  • FIG. 8 shows an example of a timing chart of the gate voltage V G of the NMOS transistor Q1, the voltage V DS between the drain and the source, and the voltage VD21 across the voltage regulation diode ZD21 in the step-up DC-DC converter 1A according to the present embodiment. It is. 8, the gate voltage V G and drain of the NMOS transistor Q1 - source voltage V DS is the same as FIG.
  • the current flowing through the inductor L1 when the NMOS transistor Q1 is off charges the capacitor C1 and is also supplied to the load R L , but the diode D22 connected in the reverse direction makes the voltage regulator diode It does not flow into ZD21.
  • the voltage across the constant voltage diode ZD21 is the breakdown voltage V Z, and the charge in the parasitic capacitance Cj of the constant voltage diode ZD21 Is accumulated.
  • a forward voltage drop is generated in the diode D22 by the DC voltage source VG2, and the measured value VL of the voltage VD21 is a value obtained by adding the forward voltage Vf of the diode D22 to the on voltage of the NMOS transistor Q1. ing. Therefore, in the method of measuring the on voltage of the NMOS transistor Q1 of the present embodiment, after obtaining the measured value VL of the voltage VD21 across the constant voltage diode ZD21, the forward voltage Vf of the diode D22 is reduced from the measured value VL. Do.
  • the measurement value of the voltage across the first diode when the switch element is in the first state is obtained and measured.
  • the voltage drop across the switch element is calculated by subtracting the forward voltage of the second diode from the value.
  • FIG. 9 is a circuit diagram of a step-up DC-DC converter 1B according to a modification of the second embodiment.
  • the forward voltage of the diode D22 is measured from the measured value of the voltage VD21 across the voltage regulation diode ZD21. It is necessary to reduce the voltage Vf.
  • the diode D22 may be replaced with a switch element having a very low on-resistance so that it is not necessary to reduce the forward voltage Vf of the diode D22 from the measured value of the voltage VD21.
  • the switch element S1 is substituted between the node N2 and the cathode terminal of the constant voltage diode ZD21 instead of the diode D22.
  • the switch element S1 may be any element as long as it is turned on / off in synchronization with the NMOS transistor Q1, and is, for example, a semiconductor element such as a MOSFET or an IGBT.
  • a step-up DC-DC converter 1C according to a third embodiment will be described with reference to FIGS. 10, 11a, and 11b.
  • the measurement value of the voltage across the voltage regulator diode is obtained, but it is not limited thereto.
  • the case of obtaining a measured value of the voltage across the diode having no breakdown voltage will be described.
  • FIG. 10 is a circuit diagram of a step-up DC-DC converter 1C according to the present embodiment.
  • the same components as in FIG. 6 will be assigned the same reference numerals and redundant descriptions will be omitted.
  • the step-up DC-DC converter 1C according to the present embodiment is different from the step-up DC-DC converter 1A shown in FIG. It differs in that a diode example is connected.
  • the anode terminal of the diode D31 is connected to the anode terminal of the diode D22, and the cathode terminal of the diode D31 is connected to the node N1.
  • Diode D31 has a threshold voltage which is the voltage between node N1 (first node) and node N2 (second node) when NMOS transistor Q1 is on (first state) (that is, the on voltage of NMOS transistor Q1). ) Has a higher forward voltage VF. That is, the first diode has a forward voltage higher than the voltage between the first node and the second node when the switch element is in the first state as a threshold voltage.
  • the forward voltage VF of the diode D31 it is preferable to set the forward voltage VF of the diode D31 to a sufficiently large value. More specifically, the forward voltage VF of the diode D31 is made larger than a value obtained by adding the on voltage of the NMOS transistor Q1 to the forward voltage Vf of the diode D22. For example, when the forward voltage Vf of the diode D22 is 0.6 V and the on voltage of the NMOS transistor Q1 is about 0.6 V at maximum, the forward voltage VF of the diode D31 is 1.5 V.
  • the voltage across the diode D31 becomes a forward voltage (an example of a threshold voltage), and when the NMOS transistor Q1 is on (first state), the voltage of the diode D31 is The end-to-end voltage is less than the forward voltage. That is, when the switch element is in the second state, the voltage across the first diode is the threshold voltage, and when the switch element is in the first state, the voltage across the first diode is less than the threshold voltage.
  • the voltage value of the DC voltage source VG2 of this embodiment is higher than the forward voltage VF of the diode D31 so that the voltage at the anode terminal of the diode D31 becomes the forward voltage of the diode D31 when the NMOS transistor Q1 is off. It is a value.
  • the reverse recovery time (Trr) of the diode D31 It is preferable to shorten the reverse recovery time (Trr) of the diode D31. If the reverse recovery time (Trr) of the diode D31 is short, no forward current flows in the diode D31 in a short time after the NMOS transistor Q1 is turned off, and the voltage across the diode D31 is shorter than the forward voltage VF in a short time It can be done.
  • FIG. 11a is a diagram for explaining the operation when the NMOS transistor is in the off state in the step-up DC-DC converter according to the third embodiment.
  • FIG. 11 b is a diagram for explaining the operation when the NMOS transistor is in the on state in the step-up DC-DC converter according to the third embodiment.
  • the measured value of the voltage VD31 across the diode D31 is a value obtained by adding the forward voltage Vf of the diode D22 to the on voltage of the NMOS transistor Q1. It has become. Therefore, in the method of measuring the on-voltage of the NMOS transistor Q1 of the present embodiment, after obtaining the measured value of the voltage VD31 across the diode D31, the forward voltage Vf of the diode D22 is reduced from the measured value. Thus, in the method, the on-voltage of the NMOS transistor Q1 can be measured with high accuracy.
  • the measures that can accurately measure the on-state voltage of the NMOS transistor described in the first to third embodiments are a three-phase bridge circuit composed of N (N: an integer of 2 or more) legs. It is applicable also to an inverter.
  • N an integer of 2 or more
  • FIG. 12 is a circuit diagram of the three-phase inverter 2 according to the present embodiment.
  • the three-phase inverter 2 of the present embodiment is a bridge circuit configured of three legs LEG1, LEG2, and LEG3.
  • Each leg has an upper (high side) switch element and a lower (low side) switch element.
  • the leg LEG1 includes an NMOS transistor Q12 as an upper switch element and an NMOS transistor Q11 as a lower switch element.
  • the leg LEG2 includes an NMOS transistor Q22 as an upper switch element and an NMOS transistor Q21 as a lower switch element.
  • the leg LEG3 includes an NMOS transistor Q32 as an upper switch element and an NMOS transistor Q31 as a lower switch element.
  • the resistance elements R102, R202, and R302 are shunt resistors, but they are not essential components.
  • the NMOS transistors Q11, Q21, Q31 are in a first state or do not conduct electricity between the low potential side node N1 (first node) and the high potential side nodes N21, N22, N23 (second nodes respectively). It is in one of the second states. That is, each lower switch element is in either a first state in which the first node on the low potential side and the second node on the high potential side are in a conductive state or in a second state in which the first node is not conductive.
  • Nodes N21, N22, and N23 on the high potential side are connected to drain terminals of NMOS transistors Q11, Q21, and Q31, respectively, and serve as U-phase voltage (U_phase), V-phase voltage (V_phase), and W-phase voltage (W_phase). It is.
  • the three-phase inverter 2 of the present embodiment has a first diode having a breakdown voltage (threshold voltage) higher than the voltage between the first node and the second node when each lower switch element is in the first state.
  • a second diode connected to the first diode.
  • voltage regulation diodes ZD101, ZD201, and ZD301 as first diodes and a diode D102 as a second diode respectively correspond to the NMOS transistors Q11, Q21 and Q31 which are lower side switch elements.
  • D202 and D302 are provided.
  • the breakdown voltages of the constant voltage diodes ZD101, ZD201, and ZD301 as threshold voltages are set to values higher than the on voltages of the NMOS transistors Q11, Q21, and Q31.
  • An anode terminal which is one terminal of the constant voltage diodes ZD101, ZD201, and ZD301, is connected to the node N1 (first node) via a shunt resistor. That is, the first terminal which is one terminal of the first diode is connected to the first node.
  • Anode terminals of the diodes D102, D202, and D302 are connected to cathode terminals (examples of second terminals) of constant voltage diodes ZD101, ZD201, and ZD301, respectively.
  • the cathode terminals of the diodes D102, D202 and D302 as second diodes are respectively connected to nodes N21, N22 and N23 which are second nodes. That is, the anode terminal of the second diode is connected to the second terminal which is the other terminal of the first diode, and the cathode terminal of the second diode is connected to the second node.
  • the voltages across the corresponding constant voltage diodes ZD101, ZD201, and ZD301 become threshold voltages.
  • the NMOS transistors Q11, Q21, and Q31 are in the first state (ON)
  • the voltage across the corresponding constant voltage diodes ZD101, ZD201, and ZD301 is less than the threshold voltage. That is, when the lower switch element is in the second state, the voltage across the first diode is the threshold voltage, and when the lower switch element is in the first state, the voltage across the first diode is less than the threshold voltage.
  • the circuit configuration connected to the drain terminal and the source terminal of the NMOS transistors Q11, Q21 and Q31, which are lower switch elements, is shown in the first embodiment.
  • This is the same as the NMOS transistor Q1 shown in FIG.
  • the measured values of the voltages VD101, VD201 and VD301 across the constant voltage diodes ZD101, ZD201 and ZD301 are obtained.
  • the on-voltages of the NMOS transistors Q11, Q21 and Q31 can be measured with high accuracy.
  • the first diode has a forward voltage (threshold voltage) higher than the voltage between the first node and the second node when each lower switch element is in the first state (ON).
  • the switch element for electrically connecting or disconnecting between the node on the high potential side and the node on the low potential side is a MOSFET has been described, but it is not limited thereto.
  • the switch element may be another element such as an IGBT.
  • the breakdown voltage of the voltage regulation diodes ZD11 and ZD21 is equal to or less than the value that can be taken into the A / D (Analogue to Digital) converter of the microcontroller. (For example, 5 V or 3.3 V or the like) is preferable.
  • the measured value of the voltage across the constant voltage diode is converted into a digital value in the microcontroller, and the following (i) and / or (ii) are implemented by executing predetermined software: It can be realized.
  • (i) Failure diagnosis of the NMOS transistor Q1 ie, diagnosis as to whether or not the NMOS transistor Q1 is conductive
  • both ends of the constant voltage diode should be lower than the value that can be taken into the A / D converter. It is also conceivable to divide the measured voltage value. However, in that case, the partial pressure value of the voltage to be taken in may be small, and it may be difficult to set the threshold value to realize the above (i) and / or (ii). Therefore, it is preferable that the measurement of the voltage across the constant voltage diode can be taken directly into the microcontroller without voltage division.
  • FIG. 13 is an enlarged view of a portion of the timing chart of FIG. 8 for the second embodiment. More specifically, FIG. 13 is an enlarged view of the waveform of the voltage across VD21 gate voltage V G and constant voltage diode ZD21 of the NMOS transistor Q1 at time t2 ⁇ t3 in FIG.
  • FIG. 13 shows an example of setting of the threshold TH for judging the failure of the NMOS transistor Q1.
  • the drain-source voltage does not increase because the resistance value is low. Therefore, it is conceivable to perform failure detection of the NMOS transistor Q1 by setting a threshold and comparing the threshold with the measured drain-source voltage.
  • the microcontroller determines that the NMOS transistor Q1 is normal. If the measured drain-source voltage of the NMOS transistor Q1 does not exceed the threshold TH when the NMOS transistor Q1 is off, the microcontroller determines that the NMOS transistor Q1 has a fault and the drain-source is shorted. Do.
  • this specification discloses a method of detecting a failure of the NMOS transistor Q1 as a switch element in the DC-DC converter described in the above-described embodiment.
  • the method comprises: obtaining, as a voltage drop across the switch element, a measurement of the voltage across the first diode when the switch element is in the first state (on), the microcontroller capturing the measurement, the microcontroller Converting the measurements to digital values, the microcontroller determining whether the digital values have exceeded a predetermined threshold.
  • the threshold TH is set as a parameter of the above software executed on the microcontroller.
  • the threshold TH may be determined, for example, by the following method (I) and / or (II).
  • (I) A current sensor is provided on the source side of the NMOS transistor Q1, and the current value Is when the NMOS transistor Q1 is on is measured. Next, a value obtained by multiplying the current value Is by the maximum value of the on-resistance (R DS (ON) ) between the drain and the source described in the specification of the NMOS transistor Q1 is taken as a threshold TH.
  • a temperature sensor around the NMOS transistor Q1 is provided to estimate the current value Is from the duty ratio of the gate voltage V G of the measurements and the NMOS transistor Q1 of the temperature sensor.
  • a value obtained by multiplying the estimated current value Is by the maximum value of the drain-source on resistance (R DS (ON) ) described in the specification of the NMOS transistor Q1 is taken as a threshold TH.
  • the microcontroller compares the measured value of the drain-source voltage of each of the NMOS transistors Q11, Q21, and Q31 as the lower switch with the threshold TH. It detects the presence or absence of short circuit and open failure of the side switch element and judges normality / abnormality of each leg.

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Abstract

一実施形態に係るＤＣ－ＤＣコンバータは、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態となるスイッチ素子と、スイッチ素子が第１状態のときの第１ノードと第２ノードとの間の電圧よりも高い降伏電圧又は順方向電圧（閾値電圧）を有する第１ダイオードと、第１ダイオードに接続される第２ダイオードと、を備える。第１ダイオードの第１端子は、第１ノードに接続される。第２ダイオードのアノード端子は第１ダイオードの第２端子に接続され、第２ダイオードのカソード端子は第２ノードに接続される。スイッチ素子が第２状態である場合に第１ダイオードの両端電圧が閾値電圧となり、スイッチ素子が第１状態である場合に第１ダイオードの両端電圧が閾値電圧未満となる。

Description

ＤＣ－ＤＣコンバータ、スイッチ素子による電圧降下を測定する方法、スイッチ素子の故障を検知する方法、３相インバータ

　本発明は、ＤＣ－ＤＣコンバータ、およびスイッチ素子による電圧降下を測定する方法、スイッチ素子の故障を検知する方法、３相インバータに関する。



　ＤＣ－ＤＣコンバータに含まれるスイッチ素子による電圧降下を測定する方法として、スイッチ素子の両端電圧を検出する方法が採られることは知られている。例えば特許文献１には、スイッチ素子の両端電圧を検出する検出部を備えた昇圧チョッパ回路が開示されている。



日本国特許公報：特許第５４５４８１９号公報



　ところで、昇圧形のＤＣ－ＤＣコンバータにおいて、出力電圧を制御するためのスイッチ素子がオンである場合のスイッチ素子の両端電圧を精度良く測定することは困難である。これは、スイッチ素子がオンの場合（導通時）とオフの場合（非導通時）とでスイッチ素子の両端電圧の差が大きいためである。すなわち、スイッチ素子の両端電圧の変動幅が大きい場合に、スイッチ素子がオンのときの低電圧側の両端電圧を観測するためにオシロスコープの感度を上げると、オシロスコープ内部の増幅器が飽和する等の影響によってスイッチ素子の両端電圧を精度良く測定することができない。





　そこで、スイッチ素子の両端電圧を定電圧ダイオードによって所定電圧にクランプし、代替的に定電圧ダイオードの両端電圧を観測することで、スイッチ素子がオンの場合の両端電圧を測定することが考えられる。しかし、以下の理由から、定電圧ダイオードの両端電圧を観測することが困難である。



　すなわち、スイッチ素子の両端電圧が高電圧となるときに定電圧ダイオードに流れる電流を当該定電圧ダイオードの定格電流以下とするために、比較的高い抵抗値の抵抗素子を定電圧ダイオードと直列に接続する必要がある。当該抵抗素子に起因してスイッチ素子がオフからオンへ切り替わるときに定電圧ダイオードの放電に遅れが生ずるため、定電圧ダイオードの両端電圧が定常状態となるのに時間が掛かり、定電圧ダイオードの両端電圧を観測することが困難となる。スイッチ素子を高い周波数で動作させた場合、定電圧ダイオードの放電の遅れが特に問題となる。



　なお、上記課題は、ＤＣ－ＤＣコンバータに限らず、３相インバータに対しても当てはまる。





　そこで、本発明は、ＤＣ－ＤＣコンバータあるいは３相インバータにおいて、スイッチ素子の導通時の両端電圧を精度良く測定することを目的とする。



　本願の例示的な第１発明は、入力電圧を昇圧させて出力電圧を得るＤＣ－ＤＣコンバータであって、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態となるスイッチ素子と、閾値電圧として、前記スイッチ素子が前記第１状態のときの前記第１ノードと前記第２ノードとの間の電圧よりも高い降伏電圧又は順方向電圧を有する第１ダイオードと、前記第１ダイオードに接続される第２ダイオードと、を備え、前記第１ダイオードの一方の端子である第１端子は、前記第１ノードに接続され、前記第２ダイオードのアノード端子は、前記第１ダイオードの他方の端子である第２端子に接続され、かつ前記第２ダイオードのカソード端子は、前記第２ノードに接続され、前記スイッチ素子が前記第２状態である場合に、前記第１ダイオードの両端電圧が前記閾値電圧となり、前記スイッチ素子が前記第１状態である場合に、前記第１ダイオードの両端電圧が前記閾値電圧未満となる。



　本発明によれば、ＤＣ－ＤＣコンバータあるいは３相インバータにおいて、スイッチ素子の導通時の両端電圧を精度良く測定することができる。



図１は、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータの回路図である。 図２は、比較例に係る昇圧形ＤＣ－ＤＣコンバータの回路図である。 図３は、比較例に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオン・オフを繰り返すときの各部の電圧波形を示すタイミングチャートである。 図４ａは、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオフの状態のときの動作を説明する図である。 図４ａは、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオンの状態のときの動作を説明する図である。 図５は、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオン・オフを繰り返すときの各部の電圧波形を示すタイミングチャートである。 図６は、第２の実施形態に係る昇圧形ＤＣ－ＤＣコンバータの回路図である。 図７ａは、第２の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオフの状態のときの動作を説明する図である。 図７ｂは、第２の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオンの状態のときの動作を説明する図である。 図８は、第２の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオン・オフを繰り返すときの各部の電圧波形を示すタイミングチャートである。 図９は、第２の実施形態の変形例に係る昇圧形ＤＣ－ＤＣコンバータの回路図である。 図１０は、第３の実施形態に係る昇圧形ＤＣ－ＤＣコンバータの回路図である。 図１１ａは、第３の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオフの状態のときの動作を説明する図である。 図１１ｂは、第３の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオンの状態のときの動作を説明する図である。 図１２は、第４の実施形態に係る３相インバータの回路図である。 図１３は、図８のタイミングチャートの一部の拡大図である。



　（１）第１の実施形態　第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１について、図１～５を参照して説明する。





　（１－１）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の構成



　図１は、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の回路図である。図１に示すように、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１は、直流電圧源ＶＧ１による入力電圧を昇圧させて負荷ＲＬに出力電圧を供給する非絶縁型コンバータである。昇圧形ＤＣ－ＤＣコンバータ１は、基本的な昇圧回路の構成として、インダクタＬ１、ダイオードＤ１、キャパシタＣ１、および、スイッチ素子の一例としてのＮＭＯＳトランジスタＱ１を含む。





　直流電圧源ＶＧ１の負極端子はノードＮ１（第１ノードの一例）に接続され、直流電圧源ＶＧ１の正極端子はインダクタＬ１の一方の端子に接続されている。ノードＮ１の電位は基準電位（本実施形態の例では、接地電位）である。以下の説明において「電圧」は、特記しない限り、ノードＮ１の電位を基準とした電位差を意味する。



　インダクタＬ１の他方の端子は、ＮＭＯＳトランジスタＱ１のドレイン端子とダイオードＤ１のアノード端子とに接続されている。ダイオードＤ１のカソード端子とノードＮ１の間には、負荷ＲＬと並列にキャパシタＣ１が接続されている。





　ＮＭＯＳトランジスタＱ１のソース端子は、低電位側のノードＮ１に接続されている。ＮＭＯＳトランジスタＱ１のドレイン端子は、インダクタＬ１とダイオードＤ１の間のノードである高電位側のノードＮ２（第２ノードの一例）に接続されている。ＮＭＯＳトランジスタＱ１のゲート端子には、ＮＭＯＳトランジスタＱ１をオンさせてノードＮ１とノードＮ２を導通させる状態（第１状態）、又は、ＮＭＯＳトランジスタＱ１をオフさせてノードＮ１とノードＮ２を導通させない状態（第２状態）とするゲート電圧ＶＧが印加される。ゲート電圧ＶＧは例えばパルス波形の電圧である。





　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１をオンにすると、インダクタＬ１に電流が流れてインダクタＬ１にエネルギーに蓄積される。このとき、ダイオードＤ１は非導通状態となっており、負荷ＲＬに対してキャパシタＣ１から電流が供給される。



　他方、ＮＭＯＳトランジスタＱ１をオフにすると、インダクタＬ１に蓄積されたエネルギーが逆起電力として放出されて、ダイオードＤ１が導通状態となる。そのため、インダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷ＲＬへも供給される。このとき、負荷ＲＬにかかる出力電圧は、直流電圧源ＶＧ１による入力電圧とインダクタＬ１で生ずる逆起電力の和からダイオードＤ１の順方向電圧を引いた値となる。





　ＮＭＯＳトランジスタＱ１がオフのときのノードＮ２の電圧は極めて高い値（例えば、２００Ｖ）となる一方で、ＮＭＯＳトランジスタＱ１がオンのときのノードＮ２の電圧は０Ｖに近い値となる。そのため、従来技術では、ＮＭＯＳトランジスタＱ１がオンのときのノードＮ１とノードＮ２の間の電圧降下（すなわち、ドレイン－ソース間の電圧ＶＤＳ）を直接オシロスコープで測定することが困難である点は既に述べたとおりである。なお、以下の説明では、ＮＭＯＳトランジスタＱ１がオンのときのＮＭＯＳトランジスタＱ１によるノードＮ１とノードＮ２の間の電圧降下を「オン電圧」という。



　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１は、ＮＭＯＳトランジスタＱ１のオン電圧を正確に測定するために、図１に示すように、定電圧ダイオード（ツェナーダイオード）ＺＤ１１，ダイオードＤ１２および抵抗素子Ｒ１を含む。



　なお、本実施形態において、定電圧ダイオードＺＤ１１，ダイオードＤ１２は、それぞれ第１ダイオード、第２ダイオードの一例である。





　定電圧ダイオードＺＤ１１は、閾値電圧として、ＮＭＯＳトランジスタＱ１のオン電圧よりも高い降伏電圧を有する。すなわち、第１ダイオードは、閾値電圧として、スイッチ素子が第１状態のときの第１ノードと第２ノードとの間の電圧よりも高い降伏電圧を有する。



　定電圧ダイオードＺＤ１１のアノード端子（第１端子の一例）はノードＮ１に接続されている。すなわち、第１ダイオードの一方の端子である第１端子は、第１ノードに接続されている。



　ＮＭＯＳトランジスタＱ１がオフ（第２状態）である場合に、定電圧ダイオードＺＤ１１の両端電圧が降伏電圧（閾値電圧の一例）となり、ＮＭＯＳトランジスタＱ１がオン（第１状態）である場合に、定電圧ダイオードＺＤ１１の両端電圧が降伏電圧未満となる。すなわち、スイッチ素子が第２状態である場合に、第１ダイオードの両端電圧が閾値電圧となり、スイッチ素子が第１状態である場合に、第１ダイオードの両端電圧が閾値電圧未満となる。



　本実施形態のＮＭＯＳトランジスタＱ１のオン電圧を測定する方法では、ＮＭＯＳトランジスタＱ１のドレイン－ソース間の電圧ＶＤＳを直接測定するのではなく、代替的に定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１の測定値を取得する。





　ダイオードＤ１２は、定電圧ダイオードＺＤ１１に接続されている。すなわち、第２ダイオードは、第１ダイオードに接続されている。



　ダイオードＤ１２のアノード端子は、定電圧ダイオードＺＤ１１のカソード端子（第２端子の一例）に接続され、かつダイオードＤ１２のカソード端子は、ノードＮ２に接続されている。すなわち、第２ダイオードのアノード端子は、第１ダイオードの他方の端子である第２端子に接続され、かつ第２ダイオードのカソード端子は、第２ノードに接続されている。



　定電圧ダイオードＺＤ１１のカソード端子とノードＮ２との間に、抵抗素子Ｒ１（第１抵抗素子の一例）がダイオードＤ１２と並列に接続されている。すなわち、第１抵抗素子は、第１ダイオードの第２端子と第２ノードとの間に、第２ダイオードと並列に接続されている。抵抗素子Ｒ１は、ノードＮ２が高電圧になる場合に定電圧ダイオードＺＤ１１に流れ込む電流を制限するための抵抗素子である。前述したように、ＮＭＯＳトランジスタＱ１がオフのときにノードＮ２は高電圧となるため、抵抗素子Ｒ１の抵抗値は、定電圧ダイオードＺＤ１１に流れ込む電流が定電圧ダイオードＺＤ１１の定格電流を超えないように大きな値とする。





　（１－２）比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００の構成および動作



　次に、比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００の構成および動作について、図２および図３を参照して説明する。図２は、比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００の回路図である。図３は、比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００において、ＮＭＯＳトランジスタＱ１のゲート電圧ＶＧ、ドレイン－ソース間の電圧ＶＤＳ、および定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１のタイミングチャートの一例である。



　昇圧形ＤＣ－ＤＣコンバータ１００は、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１との比較のために提示されるに過ぎず、本発明の一実施形態ではない。



　図２に示すように、比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００は、ダイオードＤ１２が抵抗素子Ｒ１と並列に接続されていない点で、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１とは異なる。





　図３に示す例では、ＮＭＯＳトランジスタＱ１のゲート電圧ＶＧのデューティ比が５０％である場合を示している。時刻ｔ１～ｔ２，ｔ３～ｔ４，ｔ５～ｔ６においてＮＭＯＳトランジスタＱ１がオフし、時刻ｔ２～ｔ３，ｔ４～ｔ５，ｔ６～ｔ７においてＮＭＯＳトランジスタＱ１がオンする。ノードＮ１とノードＮ２の間の電圧、すなわちＮＭＯＳトランジスタＱ１のドレイン－ソース間電圧ＶＤＳは、ＮＭＯＳトランジスタＱ１がオフのときに高電圧Ｖｈとなり、ＮＭＯＳトランジスタＱ１がオンのときに比較的低電圧（つまり、オン電圧）となる。





　ＮＭＯＳトランジスタＱ１がオフの場合（つまり、ドレイン－ソース間電圧ＶＤＳが高電圧の場合）には、定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１は降伏電圧ＶＺになる。しかし、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わる場合、図３に示すように、定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１が降伏電圧ＶＺから低下するときの応答性が低い（例えば、時刻ｔ２～ｔ３の電圧ＶＤ１１の波形を参照）。そのため、電圧ＶＤ１１が定常状態のオン電圧に達する前にＮＭＯＳトランジスタＱ１がオンからオフに切り替わることから、オン電圧を測定することができないという問題がある。これは、上述したように、抵抗素子Ｒ１の抵抗値が大きいことから、定電圧ダイオードＺＤ１１の寄生容量（接合容量）に蓄積された電荷を放電するときの時定数が大きいためである。ＮＭＯＳトランジスタＱ１を高速でスイッチングを行う場合には、ＮＭＯＳトランジスタＱ１のオン期間が短いため、特に電圧ＶＤ１１の低応答性が問題となる。





　（１－３）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の動作およびオン電圧の測定



　次に、図４ａ、図４ｂ、および図５を参照して、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の動作について説明する。図４ａは、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１において、ＮＭＯＳトランジスタＱ１がオフの状態のときの動作を説明する図である。図４ｂは、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１において、ＮＭＯＳトランジスタＱ１がオンの状態のときの動作を説明する図である。図５は、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１において、ＮＭＯＳトランジスタＱ１のゲート電圧ＶＧ、ドレイン－ソース間の電圧ＶＤＳ、および定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１のタイミングチャートの一例である。



　なお、図４ａおよび図４ｂは、説明のために定電圧ダイオードＺＤ１１の寄生容量Ｃｊを示している点で、図１とは異なる。図５において、ＮＭＯＳトランジスタＱ１のゲート電圧ＶＧおよびドレイン－ソース間電圧ＶＤＳは、図３と同じである。





　ＮＭＯＳトランジスタＱ１がオフのときの本実施形態の昇圧形ＤＣ－ＤＣコンバータ１の動作は、比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００と同じである。すなわち、図４ａに示すように、インダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷ＲＬへも供給される。さらに、インダクタＬ１を流れる電流は、ノードＮ２を経由して抵抗素子Ｒ１と定電圧ダイオードＺＤ１１を流れる。このとき、定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１は降伏電圧ＶＺとなり、寄生容量Ｃｊには電荷が蓄積される。



　ノードＮ２が高電圧であるため、ダイオードＤ１２には電流は流れない。





　他方、ＮＭＯＳトランジスタＱ１がオンのときの本実施形態の昇圧形ＤＣ－ＤＣコンバータ１の動作は、比較例に係る昇圧形ＤＣ－ＤＣコンバータ１００とは異なる。



　図４ｂに示すように、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わると、ノードＮ１とノードＮ２が導通する。それと同時に、定電圧ダイオードＺＤ１１の寄生容量Ｃｊに蓄積されていた電荷が、ダイオードＤ１２→ノードＮ２→ＮＭＯＳトランジスタＱ１→ノードＮ１の経路によって素早く放電される。その結果、図５に示すように、昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わる場合において、降伏電圧ＶＺから低下するときの定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１の応答性が高い。





　ＮＭＯＳトランジスタＱ１がオンであるときには、抵抗素子Ｒ１および定電圧ダイオードＺＤ１１にはほとんど電流が流れないため、ノードＮ１とノードＮ２の間の電圧は、定常状態では、定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１（降伏電圧ＶＺ未満の値）と同一となる。従って、本実施形態におけるスイッチ素子が第１状態のときのスイッチ素子による電圧降下を測定する方法では、スイッチ素子による電圧降下として、スイッチ素子が第１状態のときの第１ダイオードの両端電圧の測定値を取得する。



　図５に示す例では、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わった直後には、抵抗素子Ｒ１、ダイオードＤ１２の順方向電圧降下および寄生容量の影響により、定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１はマイナス側にアンダーシュートした状態となる。しかし、ＮＭＯＳトランジスタＱ１がオンに切り替わってからしばらく経過した後の時刻（例えば、時刻ｔ３や時刻ｔ５に近い時刻）には、電圧ＶＤ１１は比較的安定した値となる。そこで、本実施形態のＮＭＯＳトランジスタＱ１のオン電圧を測定する方法では、ＮＭＯＳトランジスタＱ１がオンに切り替わってからしばらく経過した後の時刻の定電圧ダイオードＺＤ１１の両端電圧ＶＤ１１の測定値を取得することが好ましい。それによって、当該方法では、ＮＭＯＳトランジスタＱ１のオン電圧を精度良く測定することができる。





　（２）第２の実施形態



　次に、第２の実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａについて、図６～９を参照して説明する。





　（２－１）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａの構成



　図６は、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａの回路図である。なお、以下の説明では、図１と同一の構成要素については同一符号を付し、重複説明を省略する。



　図６に示すように、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１Ａは、定電圧ダイオードＺＤ２１（第１ダイオードの一例）と、直流電圧源ＶＧ２と、抵抗素子Ｒ２２と、ダイオードＤ２２（第２ダイオードの一例）とを有する。





　定電圧ダイオードＺＤ２１は、閾値電圧として、ＮＭＯＳトランジスタＱ１がオンのときのノードＮ１とノードＮ２との間の電圧よりも高い降伏電圧を有する。すなわち、第１ダイオードは、閾値電圧として、スイッチ素子が第１状態のときの第１ノードと第２ノードとの間の電圧よりも高い降伏電圧を有する。



　定電圧ダイオードＺＤ２１のアノード端子（第１端子の一例）はノードＮ１に接続されている。すなわち、第１ダイオードの一方の端子である第１端子は、第１ノードに接続されている。本実施形態のＮＭＯＳトランジスタＱ１のオン電圧を測定する方法では、ＮＭＯＳトランジスタＱ１のドレイン－ソース間の電圧ＶＤＳを直接測定するのではなく、代替的に定電圧ダイオードＺＤ２１の両端電圧ＶＤ２１の測定値を取得する。



　ダイオードＤ２２は、定電圧ダイオードＺＤ２１に接続されている。すなわち、第２ダイオードは、第１ダイオードに接続されている。



　ダイオードＤ２２のアノード端子は、定電圧ダイオードＺＤ２１のカソード端子（第２端子の一例）に接続されている。定電圧ダイオードＺＤ２１のアノード端子は、ノードＮ１に接続されている。ダイオードＤ２２のカソード端子は、ノードＮ２に接続されている。すなわち、第２ダイオードのアノード端子は、第１ダイオードの他方の端子である第２端子に接続され、かつ第２ダイオードのカソード端子は、第２ノードに接続されている。





　直流電圧源ＶＧ２の負極端子はノードＮ１に接続されている。直流電圧源ＶＧ２の正極端子と定電圧ダイオードＺＤ２１のカソード端子との間には、抵抗素子Ｒ２２（第２抵抗素子の一例）が接続されている。すなわち、第２抵抗素子は、直流電圧源の正極端子と第１ダイオードの第２端子との間に接続されている。直流電圧源ＶＧ２の電圧値は、ＮＭＯＳトランジスタＱ１がオフのときに定電圧ダイオードＺＤ２１のカソード端子の電圧が定電圧ダイオードＺＤ２１の降伏電圧となるように、当該降伏電圧よりも高い値である。





　（２－２）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａの動作およびオン電圧の測定



　次に、図７ａ、図７ｂ、および図８を参照して、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａの動作について説明する。図７ａは、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａにおいて、ＮＭＯＳトランジスタＱ１がオフの状態のときの動作を説明する図である。図７ｂは、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａにおいて、ＮＭＯＳトランジスタＱ１がオンの状態のときの動作を説明する図である。図８は、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａにおいて、ＮＭＯＳトランジスタＱ１のゲート電圧ＶＧ、ドレイン－ソース間の電圧ＶＤＳ、および定電圧ダイオードＺＤ２１の両端電圧ＶＤ２１のタイミングチャートの一例である。



　図８において、ＮＭＯＳトランジスタＱ１のゲート電圧ＶＧおよびドレイン－ソース間電圧ＶＤＳは、図５と同じである。





　図７ａに示すように、ＮＭＯＳトランジスタＱ１がオフのときにインダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷ＲＬへも供給されるが、逆方向に接続されたダイオードＤ２２によって定電圧ダイオードＺＤ２１に流れ込むことはない。



　一方、直流電圧源ＶＧ２から抵抗素子Ｒ２２を経由して定電圧ダイオードＺＤ２１に電流が流れることによって、定電圧ダイオードＺＤ２１の両端電圧は降伏電圧ＶＺとなり、定電圧ダイオードＺＤ２１の寄生容量Ｃｊには電荷が蓄積される。





　図７ｂに示すように、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わると、ノードＮ１とノードＮ２が導通する。それと同時に、定電圧ダイオードＺＤ２１の寄生容量Ｃｊに蓄積されていた電荷が、ダイオードＤ２２→ノードＮ２→ＮＭＯＳトランジスタＱ１→ノードＮ１の経路によって放電される。このとき、第１の実施形態とは異なり寄生容量Ｃｊに蓄積されていた電荷を放電するときの放電経路に抵抗素子がないこと、および、ダイオードＤ２２のアノード端子側に直流電圧源ＶＧ２が設けられていることから、電荷の放電は極めて速く行われる。



　その結果、図８に示すように、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わる場合、定電圧ダイオードＺＤ２１の両端電圧ＶＤ２１が降伏電圧ＶＺから低下した直後から、安定した測定値ＶＬ（降伏電圧ＶＺ未満の値）を示すようになる。





　なお、直流電圧源ＶＧ２によってダイオードＤ２２には順方向電圧降下が生じており、電圧ＶＤ２１の測定値ＶＬには、ＮＭＯＳトランジスタＱ１のオン電圧に、ダイオードＤ２２の順方向電圧Ｖｆが加わった値となっている。そこで、本実施形態のＮＭＯＳトランジスタＱ１のオン電圧を測定する方法では、定電圧ダイオードＺＤ２１の両端電圧ＶＤ２１の測定値ＶＬを取得した後、測定値ＶＬからダイオードＤ２２の順方向電圧Ｖｆを減ずるようにする。従って、本実施形態において、スイッチ素子が第１状態のときのスイッチ素子による電圧降下を測定する方法では、スイッチ素子が第１状態のときの第１ダイオードの両端電圧の測定値を取得し、測定値から第２ダイオードの順方向電圧を減ずることにより、スイッチ素子による電圧降下を算出する。それによって、当該方法では、ＮＭＯＳトランジスタＱ１のオン電圧を精度良く測定することができる。





　（２－３）第２の実施形態の変形例



　図９を参照して、第２の実施形態の変形例について説明する。図９は、第２の実施形態の変形例に係る昇圧形ＤＣ－ＤＣコンバータ１Ｂの回路図である。



　図６に示した第２の実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ａでは、ＮＭＯＳトランジスタＱ１のオン電圧を測定するために、定電圧ダイオードＺＤ２１の両端電圧ＶＤ２１の測定値からダイオードＤ２２の順方向電圧Ｖｆを減ずる必要がある。そこで、電圧ＶＤ２１の測定値からダイオードＤ２２の順方向電圧Ｖｆを減ずる必要がないように、ダイオードＤ２２をオン抵抗が極めて低いスイッチ素子に置き換えてもよい。



　図９に示すように、第２の実施形態の変形例に係る昇圧形ＤＣ－ＤＣコンバータ１Ｂは、ノードＮ２と定電圧ダイオードＺＤ２１のカソード端子の間に、ダイオードＤ２２に代えて、スイッチ素子Ｓ１を有する。スイッチ素子Ｓ１は、ＮＭＯＳトランジスタＱ１と同期してオン／オフされる素子であれば如何なる素子でもよく、例えばＭＯＳＦＥＴやＩＧＢＴ等の半導体素子である。





　（３）第３の実施形態



　次に、第３の実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ｃについて、図１０、図１１ａ、および図１１ｂを参照して説明する。



　第１および第２の実施形態のＮＭＯＳトランジスタＱ１のオン電圧を測定する方法では、定電圧ダイオードの両端電圧の測定値を取得したが、その限りではない。本実施形態では、降伏電圧がないダイオードの両端電圧の測定値を取得する場合について説明する。





　（３－１）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ｃの構成



　図１０は、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ｃの回路図である。なお、以下の説明では、図６と同一の構成要素については同一符号を付し、重複説明を省略する。



　図１０に示すように、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ｃは、図６に示した昇圧形ＤＣ－ＤＣコンバータ１Ａと比較して、定電圧ダイオードＺＤ２１に代えてダイオードＤ３１（第１ダイオードの例）が接続される点で異なる。すなわち、昇圧形ＤＣ－ＤＣコンバータ１Ｃでは、ダイオードＤ３１のアノード端子がダイオードＤ２２のアノード端子に接続され、ダイオードＤ３１のカソード端子がノードＮ１に接続される。



　ダイオードＤ３１は、閾値電圧として、ＮＭＯＳトランジスタＱ１がオン（第１状態）のときのノードＮ１（第１ノード）とノードＮ２（第２ノード）との間の電圧（つまり、ＮＭＯＳトランジスタＱ１のオン電圧）よりも高い順方向電圧ＶＦを有する。すなわち、第１ダイオードは、閾値電圧として、前記スイッチ素子が前記第１状態のときの前記第１ノードと前記第２ノードとの間の電圧よりも高い順方向電圧を有する。





　本実施形態では、ダイオードＤ３１の順方向電圧ＶＦを十分に大きな値に設定することが好ましい。より具体的には、ダイオードＤ３１の順方向電圧ＶＦは、ダイオードＤ２２の順方向電圧Ｖｆに対してＮＭＯＳトランジスタＱ１のオン電圧を加えた値よりも大きくする。例えば、ダイオードＤ２２の順方向電圧Ｖｆが０．６Ｖであって、ＮＭＯＳトランジスタＱ１のオン電圧が最大０．６Ｖ程度の場合、ダイオードＤ３１の順方向電圧ＶＦを１．５Ｖとする。ＮＭＯＳトランジスタＱ１がオフ（第２状態）である場合に、ダイオードＤ３１の両端電圧は順方向電圧（閾値電圧の一例）となり、ＮＭＯＳトランジスタＱ１がオン（第１状態）である場合に、ダイオードＤ３１の両端電圧は順方向電圧未満となる。すなわち、スイッチ素子が第２状態である場合に、第１ダイオードの両端電圧が閾値電圧となり、スイッチ素子が第１状態である場合に、第１ダイオードの両端電圧が閾値電圧未満となる。



　本実施形態の直流電圧源ＶＧ２の電圧値は、ＮＭＯＳトランジスタＱ１がオフのときにダイオードＤ３１のアノード端子の電圧がダイオードＤ３１の順方向電圧となるように、ダイオードＤ３１の順方向電圧ＶＦよりも高い値である。





　ダイオードＤ３１の逆回復時間(Trr)を短くすることが好ましい。ダイオードＤ３１の逆回復時間(Trr)が短い場合、ＮＭＯＳトランジスタＱ１がオフになった後に短時間でダイオードＤ３１に順方向の電流が流れなくなり、ダイオードＤ３１の両端電圧を短時間で順方向電圧ＶＦ未満とすることができる。





　（３－２）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ｃの動作およびオン電圧の測定



　次に、図１１ａおよび図１１ｂを参照して、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１Ｃの動作について説明する。図１１ａは、第３の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオフの状態のときの動作を説明する図である。図１１ｂは、第３の実施形態に係る昇圧形ＤＣ－ＤＣコンバータにおいて、ＮＭＯＳトランジスタがオンの状態のときの動作を説明する図である。





　図１１ａに示すように、ＮＭＯＳトランジスタＱ１がオフのときには、図７ａの場合と同様に、インダクタＬ１に流れる電流は、逆方向に接続されたダイオードＤ２２によってダイオードＤ３１に流れ込むことはない。



　一方、直流電圧源ＶＧ２から抵抗素子Ｒ２２を経由して、順方向に接続されたダイオードＤ３１に電流が流れることによって、ダイオードＤ３１の両端電圧は順方向電圧ＶＦ（例えば、１．５Ｖ）となり、ダイオードＤ３１の寄生容量Ｃｊには電荷が蓄積される。





　図１１ｂに示すように、ＮＭＯＳトランジスタＱ１がオフからオンに切り替わると、ノードＮ１とノードＮ２が導通する。それと同時に、定電圧ダイオードＺＤ１１の寄生容量Ｃｊに蓄積されていた電荷は、ダイオードＤ２２→ノードＮ２→ＮＭＯＳトランジスタＱ１→ノードＮ１の経路によって短時間で放電される。上述したように、ダイオードＤ３１を逆回復時間(Trr)の短いものとすることで、ＮＭＯＳトランジスタＱ１がオフになった後に、より短時間でダイオードＤ３１の両端電圧を順方向電圧ＶＦ未満とすることができる。





　直流電圧源ＶＧ２によってダイオードＤ２２には順方向電圧降下が生じており、ダイオードＤ３１の両端電圧ＶＤ３１の測定値には、ＮＭＯＳトランジスタＱ１のオン電圧に、ダイオードＤ２２の順方向電圧Ｖｆが加わった値となっている。そこで、本実施形態のＮＭＯＳトランジスタＱ１のオン電圧を測定する方法では、ダイオードＤ３１の両端電圧ＶＤ３１の測定値を取得した後、当該測定値からダイオードＤ２２の順方向電圧Ｖｆを減ずるようにする。それによって、当該方法では、ＮＭＯＳトランジスタＱ１のオン電圧を精度良く測定することができる。





　（４）第４の実施形態



　第１～第３の実施形態で述べた、ＮＭＯＳトランジスタのオン電圧を精度良く測定することができる方策は、Ｎ個（Ｎ：２以上の整数）のレグから構成されるブリッジ回路である３相インバータにも適用可能である。本実施形態では、一例として３個（Ｎ＝３）のレグから構成されるブリッジ回路である３相インバータ２について、図１２を参照して説明する。図１２は、本実施形態に係る３相インバータ２の回路図である。





　図１２に示すように、本実施形態の３相インバータ２は、３個のレグＬＥＧ１，ＬＥＧ２，ＬＥＧ３から構成されるブリッジ回路である。それぞれのレグは、上側（ハイサイド）スイッチ素子と下側（ローサイド）スイッチ素子とを有する。すなわち、レグＬＥＧ１は、上側スイッチ素子としてのＮＭＯＳトランジスタＱ１２と、下側スイッチ素子としてのＮＭＯＳトランジスタＱ１１とを有する。レグＬＥＧ２は、上側スイッチ素子としてのＮＭＯＳトランジスタＱ２２と、下側スイッチ素子としてのＮＭＯＳトランジスタＱ２１とを有する。レグＬＥＧ３は、上側スイッチ素子としてのＮＭＯＳトランジスタＱ３２と、下側スイッチ素子としてのＮＭＯＳトランジスタＱ３１とを有する。



　なお、抵抗素子Ｒ１０２，Ｒ２０２，Ｒ３０２はシャント抵抗器であるが、必須の構成要素ではない。





　ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１は、低電位側のノードＮ１（第１ノード）と高電位側のノードＮ２１，Ｎ２２，Ｎ２３（それぞれ第２ノード）との間を導通させる第１状態、又は導通させない第２状態のいずれかの状態とする。すなわち、それぞれの下側スイッチ素子は、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態とする。高電位側のノードＮ２１，Ｎ２２，Ｎ２３は、それぞれＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のドレイン端子に接続され、Ｕ相電圧（U_phase）、Ｖ相電圧（V_phase）、Ｗ相電圧（W_phase）となるノードである。





　本実施形態の３相インバータ２は、それぞれの下側スイッチ素子が第１状態のときの第１ノードと第２ノードとの間の電圧よりも高い降伏電圧（閾値電圧）を有する第１ダイオードと、第１ダイオードに接続される第２ダイオードと、を備える。図２に示す例では、下側スイッチ素子であるＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１に対応して、それぞれ、第１ダイオードとしての定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１、および、第２ダイオードとしてのダイオードＤ１０２，Ｄ２０２，Ｄ３０２が設けられている。図２に示す例では、閾値電圧はとしての定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１の降伏電圧は、ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のオン電圧よりも高い値に設定されている。





　定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１の一方の端子であるアノード端子は、シャント抵抗器を介してノードＮ１（第１ノード）に接続されている。すなわち、第１ダイオードの一方の端子である第１端子は、第１ノードに接続されている。



　ダイオードＤ１０２，Ｄ２０２，Ｄ３０２のアノード端子は、それぞれ定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１のカソード端子（第２端子の例）に接続されている。第２ダイオードとしてのダイオードＤ１０２，Ｄ２０２，Ｄ３０２のカソード端子は、それぞれ第２ノードであるノードＮ２１，Ｎ２２，Ｎ２３に接続されている。すなわち、第２ダイオードのアノード端子は、第１ダイオードの他方の端子である第２端子に接続され、かつ第２ダイオードのカソード端子は、第２ノードに接続されている。





　ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１が第２状態（オフ）である場合に、それぞれに対応する定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１の両端電圧が閾値電圧となる。ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１が第１状態（オン）である場合に、それぞれに対応する定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１の両端電圧が閾値電圧未満となる。すなわち、下側スイッチ素子が第２状態である場合に、第１ダイオードの両端電圧が閾値電圧となり、下側スイッチ素子が第１状態である場合に、第１ダイオードの両端電圧が閾値電圧未満となる。





　上述したように、本実施形態の３相インバータ２では、各下側スイッチ素子であるＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のドレイン端子とソース端子に接続される回路構成は、第１の実施形態において図１に示したＮＭＯＳトランジスタＱ１と同じである。そして、本実施形態の各下側スイッチ素子であるＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のオン電圧を測定する方法では、定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１の両端電圧ＶＤ１０１，ＶＤ２０１，ＶＤ３０１の測定値を取得する。それによって、第１の実施形態と同様に、ＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１のオン電圧を精度良く測定することができる。





　以上、本発明の複数の実施形態について説明したが、本発明は上記の各実施形態に限定されない。また、上記の各実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。例えば、第２および第３の実施形態で説明した構成は第４の実施形態の３相インバータに適用可能である。第２の実施形態の変形例で述べた事項は、第３および第４の実施形態にも適用可能である。



　第４の実施形態の３相インバータにおいて、第３の実施形態（図１０）と同様の構成を適用する場合には、定電圧ダイオードＺＤ１０１，ＺＤ２０１，ＺＤ３０１に代えて、第１ダイオードとしてそれぞれ降伏電圧がないダイオードが設けられる。その場合、第１ダイオードは、それぞれの下側スイッチ素子が第１状態（オン）のときの第１ノードと第２ノードとの間の電圧よりも高い順方向電圧（閾値電圧）を有する。



　上述した各実施形態では、高電位側のノードと低電位側のノードの間を導通あるいは非導通とするスイッチ素子がＭＯＳＦＥＴである場合について説明したが、その限りではない。当該スイッチ素子は他の素子、例えばＩＧＢＴであってもよい。





　（５）ＮＭＯＳトランジスタＱ１のオン電圧の測定値の好ましい利用例



　次に、本発明のスイッチ素子の一例であるＮＭＯＳトランジスタＱ１のオン電圧の測定値の好ましい利用例について説明する。



　第１および第２の実施形態の昇圧形ＤＣ－ＤＣコンバータ１，１Ａでは、定電圧ダイオードＺＤ１１，ＺＤ２１の降伏電圧を、マイクロコントローラのＡ／Ｄ(Analogue to Digital)変換器に取り込み可能な値以下（例えば、５Ｖあるいは３．３Ｖ等）とすることが好ましい。このような降伏電圧とすることで、定電圧ダイオードの両端電圧の測定値をマイクロコントローラ内でデジタル値に変換し、所定のソフトウェアを実行することで以下の(i)および／または(ii)を実現することができる。



　(i) ＮＭＯＳトランジスタＱ１の故障診断（すなわち、ＮＭＯＳトランジスタＱ１が導通しているか否かについての診断）を行うこと



　(ii) ＮＭＯＳトランジスタＱ１の温度と、ＮＭＯＳトランジスタＱ１のオン電圧（およびそれと等価なオン抵抗）との既知の関係に基づき、サーミスタを用いずにＮＭＯＳトランジスタＱ１の温度を推定すること





　なお、定電圧ダイオードの降伏電圧がＡ／Ｄ変換器に取り込み可能な値を超える場合には、当該降伏電圧がＡ／Ｄ変換器に取り込み可能な値未満となるように、定電圧ダイオードの両端電圧の測定値を分圧することも考えられる。しかし、その場合には、取り込まれる電圧の分圧値が小さく、上記(i)および／または(ii)を実現する上での閾値の設定が困難となる虞がある。そのため、定電圧ダイオードの両端電圧の測定値を分圧せずに直接、マイクロコントローラに取り込めることが好ましい。





　上記(i)に関し、図１３を参照して説明する。図１３は、第２の実施形態についての図８のタイミングチャートの一部の拡大図である。より具体的には、図１３は、図８の時刻ｔ２～ｔ３におけるＮＭＯＳトランジスタＱ１のゲート電圧ＶＧおよび定電圧ダイオードＺＤ２１の両端電圧ＶＤ２１の波形を拡大した図である。図１３には、ＮＭＯＳトランジスタＱ１の故障判断のための閾値ＴＨの設定例が表されている。





　ＮＭＯＳトランジスタＱ１が正常である場合、ＮＭＯＳトランジスタＱ１がオフ時には、ドレイン－ソース間は導通していないため抵抗無限大であることから、ドレイン－ソース間の電圧が上昇する。ＮＭＯＳトランジスタＱ１が故障して短絡状態の場合、ＮＭＯＳトランジスタＱ１がオフ時には、抵抗値が低くなっているため、ドレイン－ソース間の電圧は上昇しない。



　そこで、閾値を設定し、当該閾値と、測定したドレイン－ソース間電圧とを比較することで、ＮＭＯＳトランジスタＱ１の故障検知を行うことが考えられる。ＮＭＯＳトランジスタＱ１がオフ時において、測定したＮＭＯＳトランジスタＱ１のドレイン－ソース間電圧が上述の閾値ＴＨを上回る場合には、マイクロコントローラはＮＭＯＳトランジスタＱ１が正常であると判断する。ＮＭＯＳトランジスタＱ１がオフ時に、測定したＮＭＯＳトランジスタＱ１のドレイン－ソース間電圧が閾値ＴＨを超えない場合には、マイクロコントローラはＮＭＯＳトランジスタＱ１が故障してドレイン－ソース間が短絡する異常があると判断する。





　また、ＮＭＯＳトランジスタＱ１がオン時に、測定したＮＭＯＳトランジスタＱ１のドレイン－ソース間電圧が閾値ＴＨよりも低い値にならない場合、マイクロコントローラはＮＭＯＳトランジスタＱ１が故障してドレイン－ソース間が開放となる異常があると判断してもよい。



　すなわち、本明細書は、上述した実施形態で述べたＤＣ－ＤＣコンバータにおいて、スイッチ素子としてのＮＭＯＳトランジスタＱ１の故障を検知する方法を開示する。当該方法は、スイッチ素子による電圧降下として、スイッチ素子が第１状態（オン）のときの第１ダイオードの両端電圧の測定値を取得すること、マイクロコントローラは当該測定値を取り込むこと、マイクロコントローラは測定値をデジタル値に変換すること、マイクロコントローラは当該デジタル値が所定の閾値を越えたかどうかを判断すること、を含む。





　閾値ＴＨは、マイクロコントローラで実行される上記ソフトウェアのパラメータとして設定される。



　閾値ＴＨは、例えば以下の(I)および／または(II)の方法により決定してもよい。



　(I) ＮＭＯＳトランジスタＱ１のソース側に電流センサを設け、ＮＭＯＳトランジスタＱ１がオンのときの電流値Ｉｓを測定する。次いで、当該電流値Ｉｓに対して、ＮＭＯＳトランジスタＱ１の仕様書に記載されたドレイン－ソース間オン抵抗（ＲＤＳ（ＯＮ））の最大値を乗算した値を、閾値ＴＨとする。



　(II) ＮＭＯＳトランジスタＱ１の周囲に温度センサを設け、当該温度センサの測定値およびＮＭＯＳトランジスタＱ１のゲート電圧ＶＧのデューティ比から上記電流値Ｉｓを推定する。次いで、推定した電流値Ｉｓに対して、ＮＭＯＳトランジスタＱ１の仕様書に記載されたドレイン－ソース間オン抵抗（ＲＤＳ（ＯＮ））の最大値を乗算した値を、閾値ＴＨとする。





　ＮＭＯＳトランジスタＱ１のオン電圧の測定値の好ましい利用例について説明したが、かかる利用例は、第４の実施形態の３相インバータにおいて下側スイッチ素子であるＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１についても当てはまる。すなわち、図２に示した３相インバータ２において、マイクロコントローラは、下側スイッチとしてのＮＭＯＳトランジスタＱ１１，Ｑ２１，Ｑ３１の各々のドレイン－ソース間電圧の測定値と閾値ＴＨとを比較して、下側スイッチ素子の短絡・開放故障の有無を検知し、それぞれのレグの正常・異常を判断する。



　１，１Ａ，１Ｂ，１Ｃ，１００…昇圧形ＤＣ－ＤＣコンバータ、２…３相インバータ、ＶＧ１，ＶＧ２…直流電圧源、Ｌ１…インダクタ、Ｄ１…ダイオード、Ｑ１，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２…ＮＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗素子、ＺＤ１１，ＺＤ２１，ＺＤ１０１，ＺＤ２０１，ＺＤ３０１…定電圧ダイオード（第１ダイオードの例）、Ｄ３１…ダイオード（第１ダイオードの例）、Ｃｊ…寄生容量、Ｄ１２，Ｄ２２，Ｄ１０２，Ｄ２０２，Ｄ３０２…ダイオード（第２ダイオードの例）、Ｃ１…キャパシタ、ＲＬ…負荷、Ｓ１…スイッチ素子、Ｎ１，Ｎ２，Ｎ２１，Ｎ２２，Ｎ２３…ノード

Claims (8)




  1. 　入力電圧を昇圧させて出力電圧を得るＤＣ－ＤＣコンバータであって、



    　低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態となるスイッチ素子と、



    　閾値電圧として、前記スイッチ素子が前記第１状態のときの前記第１ノードと前記第２ノードとの間の電圧よりも高い降伏電圧又は順方向電圧を有する第１ダイオードと、



    　前記第１ダイオードに接続される第２ダイオードと、



    　を備え、



    　前記第１ダイオードの一方の端子である第１端子は、前記第１ノードに接続され、



    　前記第２ダイオードのアノード端子は、前記第１ダイオードの他方の端子である第２端子に接続され、かつ前記第２ダイオードのカソード端子は、前記第２ノードに接続され、



    　前記スイッチ素子が前記第２状態である場合に、前記第１ダイオードの両端電圧が前記閾値電圧となり、前記スイッチ素子が前記第１状態である場合に、前記第１ダイオードの両端電圧が前記閾値電圧未満となる、



    　ＤＣ－ＤＣコンバータ。





  2. 　前記第１ダイオードは、定電圧ダイオードである、



    　請求項１に記載されたＤＣ－ＤＣコンバータ。





  3. 　前記第１ダイオードの前記第２端子と前記第２ノードとの間に、前記第２ダイオードと並列に接続された第１抵抗素子を備えた、



    　請求項１または２に記載されたＤＣ－ＤＣコンバータ。





  4. 　直流電圧源と、



    　前記直流電圧源の正極端子と前記第１ダイオードの前記第２端子との間に接続された第２抵抗素子と、を備えた、



    　請求項１または２に記載されたＤＣ－ＤＣコンバータ。





  5. 　請求項３に記載されたＤＣ－ＤＣコンバータにおいて、前記スイッチ素子が前記第１状態のときの前記スイッチ素子による電圧降下を測定する方法であって、　前記スイッチ素子による電圧降下として、前記スイッチ素子が前記第１状態のときの前記第１ダイオードの両端電圧の測定値を取得する、



    　スイッチ素子による電圧降下を測定する方法。





  6. 　請求項４に記載されたＤＣ－ＤＣコンバータにおいて、前記スイッチ素子が前記第１状態のときの前記スイッチ素子による電圧降下を測定する方法であって、



    　前記スイッチ素子が前記第１状態のときの前記第１ダイオードの両端電圧の測定値を取得し、



    　前記測定値から前記第２ダイオードの順方向電圧を減ずることにより、前記スイッチ素子による電圧降下を算出する、



    　スイッチ素子による電圧降下を測定する方法。





  7. 　請求項１に記載されたＤＣ－ＤＣコンバータにおいて、前記スイッチ素子の故障を検知する方法であって、



    　前記スイッチ素子による電圧降下として、前記スイッチ素子が前記第１状態のときの前記第１ダイオードの両端電圧の測定値を取得し、



    　マイクロコントローラは、前記測定値を取り込み、



    　前記マイクロコントローラは、前記測定値をデジタル値に変換し、



    　前記マイクロコントローラは、前記デジタル値が、所定の閾値を越えたかどうかを判断する、



    　スイッチ素子の故障を検知する方法。





  8. 　Ｎ個（Ｎ：２以上の整数）のレグから構成されるブリッジ回路である３相インバータであって、



    　それぞれのレグは、上側スイッチ素子と、下側スイッチ素子とを有し、



    　それぞれの下側スイッチ素子は、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態とし、



    　閾値電圧として、それぞれの前記下側スイッチ素子が前記第１状態のときの前記第１ノードと前記第２ノードとの間の電圧よりも高い降伏電圧又は順方向電圧を有する第１ダイオードと、



    　前記第１ダイオードに接続される第２ダイオードと、



    　を備え、



    　前記第１ダイオードの一方の端子である第１端子は、前記第１ノードに接続され、



    　前記第２ダイオードのアノード端子は、前記第１ダイオードの他方の端子である第２端子に接続され、かつ前記第２ダイオードのカソード端子は、前記第２ノードに接続され、



    　前記下側スイッチ素子が前記第２状態である場合に、前記第１ダイオードの両端電圧が前記閾値電圧となり、前記下側スイッチ素子が前記第１状態である場合に、前記第１ダイオードの両端電圧が前記閾値電圧未満となる、



    　３相インバータ。
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