WO2018233950A1 - Halbleiterchip mit inneren terrassenähnlichen stufen und verfahren zur herstellung eines halbleiterchips - Google Patents

Halbleiterchip mit inneren terrassenähnlichen stufen und verfahren zur herstellung eines halbleiterchips Download PDF

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WO2018233950A1
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semiconductor
semiconductor chip
semiconductor body
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lateral
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Alexander TONKIKH
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Osram Opto Semiconductors Gmbh
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Definitions

  • a semiconductor chip is specified. Furthermore, a method for producing a semiconductor chip or a plurality of semiconductor chips is specified.
  • the so-called CuPt atomic arrangement can occur. This type of atomic arrangement usually results in reduced
  • One task is to have an efficient semiconductor chip
  • a vertical direction between the first semiconductor layer and the second semiconductor layer is arranged.
  • a vertical direction is generally understood a direction, the transverse, in particular perpendicular, to a
  • Main extension surface of the semiconductor body is directed.
  • the vertical direction is about a growth direction of the semiconductor body.
  • Under a lateral direction becomes in contrast understood a direction along,
  • the active layer emits electromagnetic radiation having a peak wavelength between 480 nm and 660 nm inclusive, approximately between 500 nm and 660 nm inclusive or between 550 nm and 660 nm inclusive.
  • the active layer is a pn. Transition zone.
  • the active layer may comprise a quantum well structure, in particular with a plurality of
  • LED light emitting diode
  • monolayer of the semiconductor material or a plurality of monolayers, approximately between 2 and 20 inclusive
  • the inner stages and the sublayers with the inner stages can be formed as monoatomic or polyatomic stages or partial layers.
  • a layer thickness of the partial layer of the semiconductor body is given in particular by a vertical height of the associated step.
  • the layer thickness of the sub-layer may be between 2 nm and 2000 nm, for example between 2 nm and 200 nm or between 2 nm and 20 nm, or between 2 nm and 2000 nm, for example between 2 nm and 200 nm or between 2 nm and 20 nm, or between
  • a vicinal surface is understood to mean a surface whose orientation is small
  • the low index surface is for
  • Example a (100) or (001) crystal surface.
  • the miscut angle can be between 2 ° and 15 °, or between 4 ° and 15 °, between 6 ° and 10 °.
  • the semiconductor body is formed on such a growth substrate, this can lead to the formation of inner steps, wherein the inner steps have directed, in particular parallel, terraces, which are separated by step transitions.
  • the semiconductor body is based on InGaAlP, AlGaAs or InGaAlAs.
  • the material of the Semiconductor body may be epitaxially grown on a GaAs substrate or on an InP substrate having a (001) or (100) vicinal surface and a miscut angle between 2 ° and 15 ° inclusive.
  • the semiconductor body and / or the growth substrate may generally be based on a III-V semiconductor material.
  • Growth substrate is produced with a vicinal surface. The growth of the semiconductor body on such
  • substrate may lead to the formation of internal steps, with potential barriers are formed at the stages or at the step transitions, a lateral
  • the charge carriers can be substantially
  • the charge carriers In lateral directions transverse or perpendicular to the steps, however, the charge carriers must be those formed at the step transitions
  • the semiconductor chip may have one or more current spreading layers and one or more selectively structured contact structures. According to at least one embodiment of the semiconductor chip, this has a current spreading layer and a
  • the current spreading layer is arranged in the vertical direction, for example, between the contact structure and the semiconductor body.
  • the contact structure is arranged in particular directly on the StromaufWeitungs für and stands with this preferably in the direct
  • the current spreading layer approximately adjoins the semiconductor body.
  • the contact structure has a plurality of conductor tracks which, with respect to their lateral
  • the lateral propagation of the charge carriers outside the interconnects and within the current spreading layer is typically along a direction perpendicular to the parallel conductor tracks.
  • In the semiconductor body becomes the same lateral
  • the charge carriers encounter no or comparatively only a few potential barriers at the step transitions, so that a lateral charge carrier propagation on the same plane is effectively designed.
  • the forward voltage of the semiconductor chip which in particular has a diode structure, can be effectively reduced, whereby the efficiency of the semiconductor chip is increased.
  • the contact structure has a connection surface and at least one connection web.
  • the semiconductor chip can be contacted externally electrically.
  • a bonding wire may be on the pad
  • connection bar is with the
  • Connection surface approximately in direct electrical contact.
  • the tracks can with each other
  • this has a semiconductor body, a
  • the Semiconductor body comprises a first semiconductor layer, a second semiconductor layer and an intermediate active layer.
  • the current spreading layer is in the vertical direction between the contact structure and the
  • the semiconductor body has a plurality of inner steps, which are similar to terraces
  • the contact structure has a plurality of conductor tracks which, with respect to their lateral
  • the respective interconnects overlap in plan view onto the semiconductor body with a plurality of the inner ones
  • Conductor tracks each a plurality of the inner
  • each of the tracks may extend in plan view over a plurality of inner steps.
  • the conductor tracks and the current spreading layer may have different materials, wherein the material of the conductor tracks preferably has a higher electrical
  • Conductivity has as a material of
  • the contact structure with the conductor tracks is formed of a metal or of different metals.
  • the conductor tracks preferably cover at most 30%, at most 20%, at most 10% or at most 5% of the current spreading layer and / or a radiation exit area of the semiconductor chip.
  • the respective interconnects, in particular all interconnects overlap in a plan view of the semiconductor body with at least 50%, 60%, 70%, 80% or at least 90% of all inner terrace-like steps.
  • Main extension direction of the inner steps and the lateral main extension direction of the conductor tracks are preferably directed transversely or perpendicularly to each other. Under a main extension direction of a step is understood in doubt a direction along which a
  • Manufacturing tolerances has a constant width, having its greatest lateral extent. Under one
  • the main extension direction of a track is understood in doubt a direction along which the track has its greatest lateral extent.
  • the conductor tracks are oriented parallel to one another and are connected to one another via a connecting web of the contact structure
  • the conductor tracks do not form an isotropic or substantially isotropic distribution in plan view, for example, a circular, honeycomb-shaped or Copying spider web-like structure.
  • An isotropic or nearly isotropic distribution of the tracks does not lead to a significant increase in the lateral current widening
  • the tracks do not form a regular pattern, the one
  • the inner stages are located along a first
  • Direction and the second lateral direction are transverse or perpendicular to each other.
  • the inner stages have a common lateral
  • Semiconductor bodies may be the respective, in particular
  • this has a further contact structure with a plurality of further conductor tracks.
  • the semiconductor body is in the vertical direction in particular between the
  • the further strip conductors are preferably arranged with respect to their lateral orientations with respect to the lateral orientations of the inner steps such that a
  • the conductor tracks and the further conductor tracks are formed in accordance with at least one embodiment of the semiconductor chip.
  • Lateral orientations differing by not more than 30 °, 20 °, 10 ° or more than 5 ° from each other.
  • the current spreading layer is a transparent electrically conductive layer.
  • the current spreading layer is for
  • TCO transparent electrically conductive oxide
  • ITO indium tin oxide
  • the semiconductor chip the first semiconductor layer and the second
  • Semiconductor layer in each case a semiconductor layer sequence of a plurality of sub-layers.
  • the active layer may also have a plurality of sub-layers.
  • Partial layers can each simulate a geometric course of the inner terrace-like steps.
  • each of the sublayers may include one or a plurality of Monolayers of the same material or the same material composition.
  • the number of monolayers can vary between 1 and 20, between
  • Semiconductor layer and / or the active layer may each have 1 to 10 such sub-layers.
  • the partial layers of the first semiconductor layer, the second semiconductor layer and the active layer may be different
  • the active layer has a multi-level terrace-like surface.
  • the active layer may be a plurality of
  • a substrate preferably a growth rate based on a III-V semiconductor material, having a vicinal surface
  • vicinal (100) or (001) surface in particular with a vicinal (100) or (001) surface.
  • the vicinal surface has a misorientation (English: offcut orientation)
  • a semiconductor body is layered on the substrate, such as by an epitaxy process.
  • the semiconductor body may comprise a plurality of sub-layers that are created like a terrace on the substrate.
  • the semiconductor body with the partial layers may have a plurality of steps, in particular have a plurality of inner terrace-like steps.
  • a current spreading layer is deposited on the semiconductor body.
  • the current spreading layer is formed of a radiation-transmissive electrically conductive material.
  • Printed conductors are formed on the current spreading layer.
  • the conductor tracks are applied to the current spreading layer by means of a mask, in particular
  • the inner stages of the semiconductor body may be the steps of the substrate
  • the substrate is a
  • the semiconductor body may be based on InGaAlP, GalnAs, AlGaAs,
  • the mask is formed from a photopatternable material.
  • the mask is structured and has, for example, a plurality of openings for the formation of conductor tracks and / or connection surfaces and / or connection webs of the contact structure.
  • the conductor tracks, the connection surfaces and / or the connecting webs of the contact structure can be applied in a structured manner by means of the mask to the current spreading layer.
  • the substrate is removed from the semiconductor body.
  • the semiconductor chip to be produced can be free of one Being a growth substrate.
  • Current spreading layer can be done before or after the removal of the substrate from the semiconductor body.
  • a current spreading layer after removal of the substrate wherein the current spreading layer is approximately exposed to a surface of the substrate exposed by the removal of the substrate
  • the method described above is for the preparation of one or a plurality of those described above
  • Figures 1A to 3D explained embodiments. Show it :
  • Figures 1A, 1B and IC are schematic representations of a
  • FIG. 1D is a schematic representation of a semiconductor chip according to a first exemplary embodiment
  • FIGS. 2A, 2B, 2C and 2D are schematic representations of further exemplary embodiments of a semiconductor chip.
  • Figures 3A, 3B, 3C and 3D are schematic representations of a vicinal growth substrate and some method steps for Producing one or a plurality of semiconductor chips on such a growth substrate.
  • FIGS. 1A and 1B An exemplary embodiment of a semiconductor chip 10 is shown schematically in FIGS. 1A and 1B in each case in an xz plane, where x is a first lateral direction, for example a lateral transverse direction, and z is a vertical direction
  • y denotes a second lateral direction, for example a lateral lateral direction.
  • the semiconductor chip 10 has a substrate 1 or a carrier 9, arranged thereon
  • the substrate 1 may be
  • Growth substrate be on which the semiconductor body. 2
  • the substrate 1 is a III-V semiconductor material substrate, such as a GaAs or an InP substrate.
  • the substrate 1 may be a carrier 9 different from a growth substrate.
  • the semiconductor chip 10 can be free from a
  • the carrier can by a
  • the substrate 1 has a front side 11 facing the semiconductor body 2 and a side facing away from the semiconductor body 2 Back 12 on.
  • the front 11 may have steps 124
  • steps 124 are on the
  • the substrate has a vicinal surface with a miscut angle between about 2 ° and 15 °, more preferably between 5 ° and 10 °, between about 7 ° and 9 °.
  • the back 12 is particularly flat and can be free of edges or steps.
  • the front side 101 is a radiation passage area, in particular one
  • Rear side 102 of semiconductor chip 10 may be formed by rear side 12 of substrate 1 or carrier 9.
  • the current spreading layer 3 is preferably made of a
  • the contact structure 4 covers the
  • the contact structure 4 is about a front side contact structure.
  • the semiconductor body 2 has a first semiconductor layer 21 facing the substrate 1, a second semiconductor layer 22 facing away from the substrate 1, and a second semiconductor layer 22 facing away from the substrate 1
  • the active layer 23 is preferably designed to generate electromagnetic radiation.
  • the semiconductor body 2 comprises or consists of a III-V semiconductor material.
  • the semiconductor body 2 has a plurality of inner stages 24.
  • the steps 24 are designed in particular terrace-like.
  • the semiconductor body 2 may include between 10 and 200, for example between 20 and 200 or between 40 and 200, approximately between 60 and 200 such inner stages 24 respectively.
  • Semiconductor body 2 may be modeled on the steps 124 of the substrate 1.
  • Fig. 1B a marked one in Fig. 1A
  • Each of the inner steps 24 has a step terrace T24 and a step transition U24.
  • the step terrace T24 is located in particular on a vertical plane of the
  • Semiconductor body 2 and extends along one
  • Main extension direction R24 in particular by a second lateral direction Ry, such as through the lateral
  • Each of the partial layers 210, 220 and / or 230 may have a plurality of stepped terraces T24 which are arranged along the lateral transverse direction x on different vertical planes of the semiconductor body 2 are arranged and each have a main extension direction R24 along the lateral longitudinal direction y.
  • the step transitions U24 extend along the vertical direction z in each case between two adjacent stepped terraces T24 of the partial layers 210, 220 or 230.
  • Heterojunctions are formed between the adjacent sublayers 210, 220 or 230.
  • the charge transport along the lateral transverse direction x or Rx is thus much more lossy than the
  • the embodiment shown in the figure IC for a semiconductor chip 10 corresponds to the embodiment shown in Figure 1A.
  • the semiconductor chip 10 is additionally illustrated along the lateral longitudinal direction y.
  • the contact structure 4 has on the current spreading layer 3 a connection surface 40, a connection web 41 and a plurality of conductor tracks 42. Via the pad 40, the semiconductor chip 10 can be externally contacted electrically. Via the connecting web 41, the conductor tracks 42 can be electrically connected to each other.
  • the Pad 40 is arranged at the edge in the figure IC. Apart from that, the connection surface 40 can also be arranged centrally on the current spreading layer 3.
  • Contact structure 4 may have a plurality of connecting webs 41, which are approximately on the edge on the
  • the conductor tracks 42 are directed in particular parallel to one another.
  • the conductor tracks 42 each overlap a plurality of the underlying inner steps 24, in particular at least 70% of the underlying inner steps 24.
  • the charge carriers thus have no or substantially no potential barriers, so that a lateral current widening in the
  • Conductor tracks 42 form in plan view of the semiconductor body 2 with the common main extension direction R24 of the inner stages 24 in each case an angle W42, which is preferably between 60 ° and 120 ° inclusive.
  • the angle W42 is thus preferably 90 ° with a deviation of at most 30 °, 20 °, 10 ° or at most 5 °.
  • FIG. 1D A comparative example for a semiconductor chip 10 is shown schematically in FIG. 1D, in which both the
  • Stepped terraces T24 and the conductor tracks 42 along the lateral longitudinal direction y are oriented.
  • Current spreading direction Ra is in this case directed transversely or perpendicular to the main extension direction R24 of the respective stages 24.
  • the current spreading direction Ra is in this case directed transversely or perpendicular to the main extension direction R24 of the respective stages 24.
  • the exemplary embodiment for a semiconductor chip 10 shown in FIG. 2A substantially corresponds to the exemplary embodiment illustrated in FIG. 1A.
  • the current spreading layer 3 has a surface facing the contact structure 4, which is substantially planar
  • the conductor tracks 42 are thus arranged on a planar surface of the current spreading layer 3. In contrast to this, the conductor tracks 42 and / or the current spreading layer 3 have a sectional view
  • Semiconductor chips 10 may be multi-level
  • FIG. 2B for a semiconductor chip 10 substantially corresponds to the exemplary embodiment illustrated in FIG. 1A.
  • the semiconductor chip 10 has another
  • semiconductor chip 10 a further contact structure 6, such as a back contact structure 6 have.
  • the semiconductor body 2 is arranged in particular between the current spreading layer 3 and the further current spreading layer 5.
  • the further current spreading layer 5 is designed to be radiation-reflecting.
  • the further current spreading layer 5 may have a reflectance of at least 60%, 70%, 80% or at least 90% with respect to the radiation generated in the active layer.
  • the semiconductor chip 10 is in particular free of a growth substrate and is mechanically supported by the carrier 9.
  • the carrier 9 is especially after the Forming the further current spreading layer 5 and / or the further contact structure 6 on the semiconductor body 2
  • Contact structure 6 can also be very similar to the
  • Stromausweitungstik 3 or to the further contact structure 4 may be formed.
  • plan view can / can the current spreading layer 3 and / or the other
  • the exemplary embodiment for a semiconductor chip 10 shown in FIG. 2C essentially corresponds to the exemplary embodiment illustrated in FIG. 2B.
  • FIG. 2D for a semiconductor chip 10 corresponds in particular to the exemplary embodiment illustrated in FIG. 2B, wherein the further contact structure 6 is shown in greater detail.
  • the further contact structure 6 has another
  • Pad 60 another connecting web 61 and a plurality of further interconnects 62 on.
  • Conductor tracks 62 each have a main extension direction R62, which is directed in particular parallel or substantially parallel to the lateral transverse direction x.
  • R62 main extension direction
  • the main directions of extension R62 of the further interconnects 62 can form an angle W62 in each case in a plan view of the semiconductor body 2 with the main extension direction R24 of the inner steps 24, which angle is preferably 90 ° with a
  • the conductor tracks 42 and the further conductor tracks 62 may have lateral orientations which differ from one another by at most 30 °. For example, form one
  • the substrate 1 is shown approximately before the formation of the semiconductor body 2.
  • the substrate 1 is preferably a growth substrate having a vicinal surface.
  • the substrate 1 has along the misorientation Rxz a
  • the steps 124 have on each vertical terrace plane xy, that is to say with a constant z coordinate, a main extension direction R24, which is directed in particular parallel to the lateral longitudinal direction y.
  • the substrate 1 is shown in plan view.
  • the substrate 1 is a wafer substrate that is provided for producing one or a plurality of semiconductor chips 10.
  • a semiconductor layer sequence for forming the semiconductor body 2 can be applied to the substrate 1.
  • a mask 7 may be provided on the current spreading layer 3 or 5
  • the mask 7 has a plurality of openings, which are oriented in particular transversely or perpendicular to the steps 124 of the substrate 1.
  • the conductor tracks 42 or 62 can be produced with predetermined orientations with respect to the orientation of the inner stages 24 of the semiconductor body 2 in a simple manner (FIG. 3D).
  • the semiconductor body 2 with the contact structures 4 and / or 6 arranged thereon can be singulated.
  • the semiconductor chip 10 described here has a
  • Semiconductor body 2 having a plurality of inner stages 24 in the atomic region, wherein the inner stages 24th

Abstract

Es wird ein Halbleiterchip (10) mit einem Halbleiterkörper (2), einer Stromaufweitungsschicht (3) und einer Kontaktstruktur (4) angegeben, wobei der Halbleiterkörper eine erste Halbleiterschicht (21), eine zweite Halbleiterschicht (22) und eine dazwischenliegende aktive Schicht (23) umfasst und die Stromaufweitungsschicht in vertikaler Richtung zwischen der Kontaktstruktur und dem Halbleiterkörper angeordnet ist. Der Halbleiterkörper weist eine Mehrzahl von inneren Stufen (24) auf, die terrassenähnlich ausgebildet sind, wobei die Kontaktstruktur eine Mehrzahl von Leiterbahnen (42) umfasst, die hinsichtlich deren lateraler Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen derart angeordnet sind, dass eine Stromaufweitung entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist. Des Weiteren wird ein Verfahren zur Herstellung eines solchen Halbleiterchips angegeben.

Description

Beschreibung
Halbleiterchip mit inneren terrassenähnlichen Stufen und Verfahren zur Herstellung eines Halbleiterchips
Es wird ein Halbleiterchip angegeben. Des Weiteren wird ein Verfahren zur Herstellung eines Halbleiterchips oder einer Mehrzahl von Halbleiterchips angegeben. Beim epitaktischen Aufwachsen vom Verbindungshalbleitermaterial auf einem Aufwachssubstrat , zum Beispiel von einem III-V-Halbleitermaterial wie InGaAlP auf GaAs, kann die sogenannte atomare CuPt-Anordnung auftreten. Dieser Typ von atomarer Anordnung führt in der Regel zu verringerter
Bandlücke, verringertem Bandoffset und/oder optischer
Anisotropie und ist deshalb in vielen Fällen unerwünscht.
Eine Aufgabe ist es, einen effizienten Halbleiterchip
anzugeben. Des Weiteren wird ein vereinfachtes Verfahren zur Herstellung eines oder einer Mehrzahl solcher Halbleiterchips angegeben .
Gemäß zumindest einer Ausführungsform eines Halbleiterchips weist dieser einen Halbleiterkörper auf. Der Halbleiterkörper weist eine erste Halbleiterschicht, eine zweite
Halbleiterschicht und eine aktive Schicht auf, die in
vertikaler Richtung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist. Unter einer vertikalen Richtung wird allgemein eine Richtung verstanden, die quer, insbesondere senkrecht, zu einer
Haupterstreckungsfläche des Halbleiterkörpers gerichtet ist. Die vertikale Richtung ist etwa eine Wachstumsrichtung des Halbleiterkörpers. Unter einer lateralen Richtung wird demgegenüber eine Richtung verstanden, die entlang,
insbesondere parallel, zu der Haupterstreckungsflache des Halbleiterkörpers verläuft. Die vertikale Richtung und die laterale Richtung sind insbesondere senkrecht zueinander.
Die erste Halbleiterschicht und die zweite Halbleiterschicht können n-leitend beziehungsweise p-leitend ausgebildet sein, oder umgekehrt. Im Betrieb des Halbleiterchips ist die aktive Schicht insbesondere dazu eingerichtet, elektromagnetische Strahlung im sichtbaren, ultravioletten oder im infraroten Spektralbereich zu emittieren oder zu detektieren.
Insbesondere emittiert die aktive Schicht im Betrieb des Halbleiterchips elektromagnetische Strahlung mit einer Peak- Wellenlänge zwischen einschließlich 480 nm und 660 nm, etwa zwischen einschließlich 500 nm und 660 nm oder zwischen einschließlich 550 nm und 660 nm. Zum Beispiel ist die aktive Schicht eine p-n-Übergangszone . Die aktive Schicht kann eine Quantentopfstruktur insbesondere mit einer Mehrzahl von
Quantentopfschichten (Englisch: quantum well layers)
aufweisen. Insbesondere ist der Halbleiterchip eine
lichtemittierende Diode (LED) .
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist der Halbleiterkörper eine Mehrzahl von inneren Stufen auf, die etwa terrassenähnlich ausgebildet sind. Der
Halbleiterkörper enthält insbesondere eine Mehrzahl von
Teilschichten, die jeweils einen mehrstufigen
terrassenähnlichen geometrischen Verlauf aufweisen. Die
Teilschichten können jeweils eine Monolage (Englisch:
monolayer) aus dem Halbleitermaterial sein oder eine Mehrzahl von Monolagen, etwa zwischen einschließlich 2 und 20
Monolagen oder zwischen einschließlich 2 und 10 Monolagen, aufweisen. Mit anderen Worten können die inneren Stufen und die Teilschichten mit den inneren Stufen als monoatomare oder als mehratomige Stufen beziehungsweise Teilschichten gebildet sein. Eine Schichtdicke der Teilschicht des Halbleiterkörpers ist insbesondere durch eine vertikale Höhe der zugehörigen Stufe gegeben. Die Schichtdicke der Teilschicht kann zwischen einschließlich 2 nm und 2000 nm sein, etwa zwischen 2 nm und 200 nm oder zwischen 2 nm und 20 nm, oder zwischen
einschließlich 20 nm und 2000 nm, etwa zwischen 20 nm und 200 nm.
Die inneren terrassenähnlichen Stufen lassen sich
insbesondere auf das Aufwachsen des Halbleitermaterials auf einem Aufwachssubstrat mit einer vizinalen Oberfläche
zurückführen. Unter einer vizinalen Oberfläche wird eine Fläche verstanden, deren Orientierung um einen kleinen
Winkel, den sogenannten Fehlschnitt (Englisch: offcut) oder Fehlschnittwinkel (Englisch: offcut angle), von einer
niedrigindizierten Oberfläche abweicht. Bei einem Substrat mit einer vizinalen Oberfläche ist die Normale der
makroskopischen Oberfläche etwa um den Fehlschnittwinkel gegen die Normale einer niedrigindizierten Oberfläche
verkippt ist. Die niedrigindizierte Oberfläche ist zum
Beispiel eine (100)- oder eine ( 001 ) -Kristallfläche . Der Fehlschnittwinkel kann zwischen einschließlich 2° und 15° oder zwischen einschließlich 4° und 15°, etwa zwischen einschließlich 6° und 10° sein.
Wird der Halbleiterkörper auf einem solchen Aufwachssubstrat gebildet, kann dies zur Ausbildung von inneren Stufen führen, wobei die inneren Stufen gerichtete, insbesondere parallel verlaufende Terrassen aufweisen, die durch Stufenübergänge getrennt sind. Zum Beispiel basiert der Halbleiterkörper auf InGaAlP, AlGaAs oder InGaAlAs. Das Material des Halbleiterkörpers kann auf einem GaAs-Substrat oder auf einem InP-Substrat mit einer (001)- oder (100) -vizinalen Oberfläche und einem Fehlschnittwinkel zwischen einschließlich 2° und 15° epitaktisch aufgewachsen ist. Der Halbleiterkörper und/oder das Aufwachssubstrat können/kann allgemein auf einem III-V-Halbleitermaterial basieren .
Es hat sich herausgestellt, dass die mit der atomaren CuPt- Typ-Anordnung verbundenen unerwünschten Effekten reduziert werden können, wenn der Halbleiterkörper auf einem
Aufwachssubstrat mit einer vizinalen Oberfläche erzeugt wird. Das Aufwachsen des Halbleiterkörpers auf einem solchen
Substrat kann jedoch zur Bildung von inneren Stufen führen, wobei Potentialbarrieren an den Stufen beziehungsweise an den Stufenübergängen gebildet werden, die eine laterale
Stromaufweitung und somit den Ladungstransport erschweren können. Solche Potentialbarrieren werden insbesondere an den HeteroÜbergängen (Englisch: heteroj unctions ) zwischen
benachbarten Teilschichten der Halbleiterkörpers insbesondere auf der gleichen vertikalen Ebene gebildet.
Aufgrund der Anwesenheit der inneren Stufen erfolgt eine Stromaufweitung oder eine Stromausbreitung in lateralen
Richtungen anisotrop. In einer lateralen Richtung entlang der Stufen können sich die Ladungsträger im Wesentlichen
ungehindert bewegen, da die Ladungsträger im Grunde auf derselben Terrasse bleiben können. In lateralen Richtungen quer oder senkrecht zu den Stufen müssen die Ladungsträger dagegen die an den Stufenübergängen gebildeten
Potentialbarrieren überwinden. Zur Erzielung einer effektiven lateralen Stromaufweitung kann der Halbleiterchip eine oder mehrere StromaufWeitungsschichten und eine oder mehrere gezielt strukturierte Kontaktstrukturen aufweisen. Gemäß zumindest einer Ausführungsform des Halbleiterchips weist dieser eine StromaufWeitungsschicht und eine
Kontaktstruktur auf. Die StromaufWeitungsschicht ist in der vertikalen Richtung zum Beispiel zwischen der Kontaktstruktur und dem Halbleiterkörper angeordnet. Die Kontaktstruktur ist insbesondere unmittelbar auf der StromaufWeitungsschicht angeordnet und steht mit dieser bevorzugt im direkten
elektrischen Kontakt. Die StromaufWeitungsschicht grenzt etwa an den Halbleiterkörper an.
Die Kontaktstruktur weist insbesondere eine Mehrzahl von Leiterbahnen auf, die hinsichtlich deren lateraler
Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen derart ausgebildet sind, dass die
Stromaufweitung und/oder die Stromausbreitung entlang der inneren Stufen gegenüber der Stromaufweitung und/oder der Stromausbreitung quer oder senkrecht zu den inneren Stufen begünstigt sind/ist. In Draufsicht auf den Halbleiterkörper können die
Leiterbahnen im Rahmen der Herstellungstoleranzen parallel zueinander orientiert sein. Die laterale Ausbreitung der Ladungsträger außerhalb der Leiterbahnen und innerhalb der Stromaufweitungsschicht erfolgt in der Regel entlang einer Richtung senkrecht zu den parallel verlaufenden Leiterbahnen. Im Halbleiterkörper wird dieselbe laterale
AufWeitungsrichtung oder Ausbreitungsrichtung der
Ladungsträger angeregt. Verläuft die AufWeitungsrichtung oder die
Ausbreitungsrichtung im Wesentlichen parallel zu einer
Haupterstreckungsrichtung der Stufen oder weicht diese nur geringfügig von der Haupterstreckungsrichtung der Stufen ab, treffen die Ladungsträger auf keine oder vergleichsweise nur auf wenige Potentialbarrieren an den Stufenübergängen auf, sodass eine laterale Ladungsträgerausbreitung auf derselben Ebene effektiv gestaltet ist. Mit anderen Worten kann die Ausbreitung der Ladungsträger innerhalb der
Stromaufweitungsschicht und im Halbleiterkörper entlang der inneren Stufen durch gezielte Ausrichtung der Leiterbahnen in Bezug auf die Haupterstreckungsrichtung der Stufen verstärkt werden. Die Ausbreitung der Ladungsträger entlang einer
Richtung quer zu den Stufen oder entlang einer Richtung durch die Potentialbarrieren hindurch wird somit vermindert.
Insgesamt kann die Durchlassspannung des Halbleiterchips, der insbesondere eine Diodenstruktur aufweist, effektiv reduziert werden, wodurch die Effizienz des Halbleiterchips erhöht ist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die Kontaktstruktur eine Anschlussfläche und zumindest einen Anschlusssteg auf. Über die Anschlussfläche kann der Halbleiterchip extern elektrisch kontaktiert werden. Zum Beispiel kann ein Bonddraht auf der Anschlussfläche
angebracht werden. Der Anschlusssteg steht mit der
Anschlussfläche etwa im direkten elektrischen Kontakt. Über den Anschlusssteg können die Leiterbahnen miteinander
elektrisch verbunden werden. Zum Beispiel ist der
Anschlusssteg randseitig auf der Stromaufweitungsschicht angeordnet, wobei sich die Leiterbahnen von dem Anschlusssteg weg über einen zentralen Bereich zu einem dem Anschlusssteg gegenüberliegenden Randbereich der Stromaufweitungsschicht erstrecken .
In mindestens einer Ausführungsform eines Halbleiterchips weist dieser einen Halbleiterkörper, eine
Stromaufweitungsschicht und eine Kontaktstruktur auf. Der Halbleiterkörper umfasst eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine dazwischenliegende aktive Schicht. Die StromaufWeitungsschicht ist in der vertikalen Richtung zwischen der Kontaktstruktur und dem
Halbleiterkörper angeordnet. Der Halbleiterkörper weist eine Mehrzahl von inneren Stufen auf, die terrassenähnlich
ausgebildet sind. Die Kontaktstruktur weist eine Mehrzahl von Leiterbahnen auf, die hinsichtlich deren lateraler
Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen derart angeordnet sind, dass eine
Stromaufweitung entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips überlappen sich die jeweiligen Leiterbahnen in Draufsicht auf den Halbleiterkörper mit mehreren der inneren
terrassenähnlichen Stufen. In Draufsicht können die
Leiterbahnen jeweils eine Mehrzahl der inneren
terrassenähnlichen Stufen teilweise bedecken. Mit anderen Worten kann sich jede der Leiterbahnen in Draufsicht über mehreren inneren Stufen erstrecken.
Die Leiterbahnen und die StromaufWeitungsschicht können unterschiedliche Materialien aufweisen, wobei das Material der Leiterbahnen bevorzugt eine höhere elektrische
Leitfähigkeit aufweist als ein Material der
Stromaufweitungsschicht . Zum Beispiel ist die Kontaktstruktur mit den Leiterbahnen aus einem Metall oder aus verschiedenen Metallen gebildet. Bevorzugt bedecken die Leiterbahnen höchstens 30 %, höchstens 20 %, etwa höchstens 10 % oder höchstens 5 % der Stromaufweitungsschicht und/oder einer Strahlungsaustrittsfläche des Halbleiterchips. Gemäß zumindest einer Ausführungsform des Halbleiterchips überlappen sich die jeweiligen Leiterbahnen, insbesondere alle Leiterbahnen, in Draufsicht auf den Halbleiterkörper mit mindestens 50 %, 60 %, 70 %, 80 % oder mit mindestens 90 % aller inneren terrassenähnlichen Stufen. Die laterale
Haupterstreckungsrichtung der inneren Stufen und die laterale Haupterstreckungsrichtung der Leiterbahnen sind bevorzugt quer oder senkrecht zueinander gerichtet. Unter einer Haupterstreckungsrichtung einer Stufe wird im Zweifel eine Richtung verstanden, entlang der eine
Stufenterrasse, die insbesondere im Rahmen der
Herstellungstoleranzen eine gleich bleibende Breite aufweist, ihre größte laterale Ausdehnung aufweist. Unter einer
Haupterstreckungsrichtung einer Leiterbahn wird im Zweifel eine Richtung verstanden, entlang der die Leiterbahn ihre größte laterale Ausdehnung aufweist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips sind die Leiterbahnen parallel zueinander orientiert und über einen Anschlusssteg der Kontaktstruktur miteinander
elektrisch leitend verbunden. Insbesondere weisen die
Leiterbahnen in Draufsicht eine anisotrope Verteilung auf der Stromaufweitungsschicht auf, zum Beispiel bezüglich einer lateralen Richtung entlang der Stufen und einer lateralen Richtung quer oder senkrecht zu den Stufen. Zum Beispiel beträgt die Anzahl der zueinander parallel verlaufenden
Leiterbahnen mindestens 5, 10, 20 oder mindestens 50, etwa zwischen einschließlich 5 und 100.
Insbesondere bilden die Leiterbahnen in Draufsicht keine isotrope oder im Wesentlichen isotrope Verteilung, die beispielsweise eine kreisförmige, wabenförmige oder spinnennetzartige Struktur nachbildet. Eine isotrope oder nahezu isotrope Verteilung der Leiterbahnen führt zu keiner deutlichen Verstärkung der lateralen Stromaufweitung
beziehungsweise Stromausbreitung entlang einer spezifischen lateralen Richtung, nämlich der lateralen Richtung entlang der inneren Stufen im Halbleiterkörper. Zum Beispiel bilden die Leiterbahnen kein regelmäßiges Muster, das eine
Drehsymmetrie um einen Winkel aufweist, der kleiner als 180°, 120°, 90°, 60° oder kleiner 30° ist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips befinden sich die inneren Stufen entlang einer ersten
lateralen Richtung auf verschiedenen vertikalen Ebenen des Halbleiterkörpers. Die jeweiligen inneren Stufen auf jeder der vertikalen Ebenen können entlang einer
Haupterstreckungsrichtung, etwa entlang einer zweiten
lateralen Richtung verlaufen, wobei die erste laterale
Richtung und die zweite laterale Richtung quer oder senkrecht zueinander gerichtet sind. Entlang der zweiten lateralen Richtung können die inneren Stufen, die sich auf
verschiedenen vertikalen Ebenen befinden, parallel zueinander verlaufen .
Gemäß zumindest einer Ausführungsform des Halbleiterchips weisen die inneren Stufen eine gemeinsame laterale
Haupterstreckungsrichtung auf. In Draufsicht auf den
Halbleiterkörper können die jeweiligen, insbesondere
zueinander parallel verlaufenden Leiterbahnen die gemeinsame Haupterstreckungsrichtung der inneren Stufen schneiden und mit dieser einen Winkel von 90° +/- 30°, insbesondere von 90° +/- 20°, etwa von 90° +/- 10° oder von 90° +/- 5° bilden. Gemäß zumindest einer Ausführungsform des Halbleiterchips weist dieser eine weitere Kontaktstruktur mit einer Mehrzahl von weiteren Leiterbahnen auf. Der Halbleiterkörper ist in der vertikalen Richtung insbesondere zwischen der
Kontaktstruktur und der weiteren Kontaktstruktur angeordnet. Die weiteren Leiterbahnen sind hinsichtlich deren lateraler Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen bevorzugt derart angeordnet, dass eine
Stromaufweitung entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weisen die Leiterbahnen und die weiteren Leiterbahnen
laterale Orientierungen auf, die sich höchstens um 30°, 20°, 10° oder höchstens um 5° voneinander unterscheiden. In
Draufsicht können die Leiterbahnen und die weiteren
Leiterbahnen im Rahmen der Herstellungstoleranzen parallel zueinander verlaufen. Gemäß zumindest einer Ausführungsform des Halbleiterchips ist die Stromaufweitungsschicht eine transparente elektrisch leitfähige Schicht. Die Stromaufweitungsschicht ist zum
Beispiel aus einem transparenten elektrisch leitfähigen Oxid (TCO), insbesondere aus Indiumzinnoxid (ITO) gebildet.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weisen die erste Halbleiterschicht und die zweite
Halbleiterschicht jeweils eine Halbleiterschichtenfolge aus einer Mehrzahl von Teilschichten auf. Die aktive Schicht kann ebenfalls eine Mehrzahl von Teilschichten aufweisen. Die
Teilschichten können jeweils einen geometrischen Verlauf der inneren terrassenähnlichen Stufen nachbilden. Zum Beispiel kann jede der Teilschichten eine oder eine Mehrzahl von Monolagen des gleichen Materials beziehungsweise der gleichen Materialzusammensetzung aufweisen. Die Anzahl der Monolagen kann zwischen einschließlich 1 und 20, zwischen
einschließlich 2 und 20, etwa zwischen einschließlich 3 und 10 sein. Die erste Halbleiterschicht, die zweite
Halbleiterschicht und/oder die aktive Schicht können jeweils 1 bis 10 solcher Teilschichten aufweisen. Die Teilschichten der ersten Halbleiterschicht, der zweiten Halbleiterschicht und der aktiven Schicht können unterschiedliche
Materialzusammensetzungen aufweisen und/oder unterschiedlich dotiert sein.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die aktive Schicht eine mehrstufige terrassenähnliche Oberfläche auf. Die aktive Schicht kann eine Mehrzahl von
Teilschichten aufweisen, die jeweils eine Mehrzahl von Stufen aufweist und insgesamt terrassenähnlich ausgebildet ist.
In mindestens einer Ausführungsform eines Verfahrens zur Herstellung eines oder einer Mehrzahl insbesondere von hier beschriebenen Halbleiterchips wird ein Substrat, bevorzugt ein Aufwachssusbtrat basierend auf einem III-V- Halbleitermaterial , mit einer vizinalen Oberfläche,
insbesondere mit einer vizinalen (100)- oder (001)- Oberfläche, bereitgestellt. Die vizinale Oberfläche weist eine Fehlorientierung (Englisch: offcut orientation)
beispielweise mit einem Fehlschnittwinkel zwischen
einschließlich 2° und 15° auf. Ein Halbleiterkörper wird schichtenweise auf das Substrat aufgebracht, etwa mittels eines Epitaxie-Verfahrens. Der Halbleiterkörper kann eine Mehrzahl von Teilschichten aufweisen, die terrassenähnlich auf dem Substrat erzeugt sind. Der Halbleiterkörper mit den Teilschichten kann eine Mehrzahl von Stufen, insbesondere eine Mehrzahl von inneren terrassenähnlichen Stufen aufweisen .
Eine StromaufWeitungsschicht wird auf den Halbleiterkörper aufgebracht. Insbesondere ist die Stromaufweitungsschicht aus einem strahlungsdurchlässigen elektrisch leitfähigen Material gebildet. Eine Kontaktstruktur mit einer Mehrzahl von
Leiterbahnen wird auf die Stromaufweitungsschicht gebildet. Insbesondere werden die Leiterbahnen mittels einer Maske auf die Stromaufweitungsschicht aufgebracht, insbesondere
strukturiert aufgebracht.
Es ist möglich, dass das Substrat aufgrund der
Fehlorientierung Stufen aufweisen. Die inneren Stufen des Halbleiterkörpers können den Stufen des Substrats
nachgebildet sein. Zum Beispiel ist das Substrat ein
vizinales GaAs ( 100 ) -Substrat oder ein vizinales InP-Substrat . Der Halbleiterkörper kann auf InGaAlP, GalnAs, AlGaAs,
InGaAlAs oder auf InGaP basieren.
Gemäß zumindest einer Ausführungsform des Verfahrens ist die Maske aus einem photostrukturierbaren Material gebildet. Die Maske wird strukturiert und weist zum Beispiel eine Mehrzahl von Öffnungen für die Ausbildung von Leiterbahnen und/oder Anschlussflächen und/oder Anschlussstegen der Kontaktstruktur auf. Die Leiterbahnen, die Anschlussflächen und/oder die Anschlussstegen der Kontaktstruktur können mittels der Maske auf die Stromaufweitungsschicht strukturiert aufgebracht werden .
Gemäß zumindest einer Ausführungsform des Verfahrens wird das Substrat von dem Halbleiterkörper entfernt. Der
herzustellende Halbleiterchip kann somit frei von einem Aufwachssubstrat sein. Das Aufbringen der
Stromaufweitungsschicht kann vor oder nach dem Entfernen des Substrats von dem Halbleiterkörper erfolgt werden.
Insbesondere erfolgt das Ausbilden der
Stromaufweitungsschicht nach dem Entfernen des Substrats, wobei die Stromaufweitungsschicht etwa auf eine durch das Entfernen des Substrats freigelegte Oberfläche des
Halbleiterchips aufgebracht wird.
Das oben beschriebene Verfahren ist für die Herstellung eines oder eine Mehrzahl der vorstehend beschriebenen
Halbleiterchips besonders geeignet. Die im Zusammenhang mit dem Halbleiterchip beschriebenen Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
Weitere Vorteile, bevorzugte Ausführungsformen und
Weiterbildungen des Halbleiterchips sowie des Verfahrens ergeben sich aus den im Folgenden in Verbindung mit den
Figuren 1A bis 3D erläuterten Ausführungsbeispielen. Es zeigen :
Figuren 1A, 1B und IC schematische Darstellungen eines
Halbleiterchips gemäß einem ersten Ausführungsbeispiel, Figur 1D schematische Darstellung eines Halbleiterchips gemäß einem Vergleichsbeispiel,
Figuren 2A, 2B, 2C und 2D schematische Darstellungen weiterer Ausführungsbeispiele für einen Halbleiterchip, und
Figuren 3A, 3B, 3C und 3D schematische Darstellungen eines vizinalen Aufwachsubstrats und einige Verfahrensschritte zur Herstellung eines oder einer Mehrzahl von Halbleiterchips auf einem solchen Aufwachssubstrat .
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken zur
Verdeutlichung übertrieben groß dargestellt sein.
Ein Ausführungsbeispiel für einen Halbleiterchip 10 ist in den Figuren 1A und 1B jeweils in einer xz-Ebene schematisch dargestellt, wobei x eine erste laterale Richtung, etwa eine laterale Querrichtung, und z eine vertikale Richtung
kennzeichnet. Des Weiteren wird mit y eine zweite laterale Richtung, etwa eine laterale Längsrichtung, gekennzeichnet.
Gemäß Figur 1A weist der Halbleiterchip 10 ein Substrat 1 oder einen Träger 9, einen darauf angeordneten
Halbleiterkörper 2, eine StromaufWeitungsschicht 3 und eine Kontaktstruktur 4 auf. Das Substrat 1 kann ein
Aufwachssubstrat sein, auf dem der Halbleiterkörper 2
epitaktisch aufgewachsen ist. Zum Beispiel ist das Substrat 1 ein III-V-Halbleitermaterial-Substrat, etwa ein GaAs- oder ein InP-Substrat . Alternativ kann das Substrat 1 ein Träger 9 sein, der verschieden von einem Aufwachssubstrat ist. In diesem Fall kann der Halbleiterchip 10 frei von einem
Aufwachssubstrat sein. Der Träger kann durch eine
Verbindungsschicht mit dem Halbleiterkörper 2 mechanisch verbunden sein.
Das Substrat 1 weist eine dem Halbleiterkörper 2 zugewandte Vorderseite 11 und eine dem Halbleiterkörper 2 abgewandte Rückseite 12 auf. Die Vorderseite 11 kann Stufen 124
aufweisen. Insbesondere sind die Stufen 124 auf die
Fehlorientierung der Vorderseite 11 zurückzuführen. Zum
Beispiel weist das Substrat eine vizinale Oberfläche mit einem Fehlschnittwinkel etwa zwischen einschließlich 2° und 15°, insbesondere zwischen einschließlich 5° und 10°, etwa zwischen einschließlich 7° und 9° auf. Die Rückseite 12 ist insbesondere eben ausgebildet und kann frei von Kanten oder Stufen sein.
Der Halbleiterchip 10 weist eine Vorderseite 101 und eine Rückseite 102 auf. Die Vorderseite 101 ist etwa durch eine Oberfläche der StromaufWeitungsschicht 3 und/oder der
Kontaktstruktur 4 gebildet. Zum Beispiel ist die Vorderseite 101 eine Strahlungsdurchtrittsfläche, insbesondere eine
Strahlungsaustrittsfläche des Halbleiterchips 10. Die
Rückseite 102 des Halbleiterchips 10 kann durch die Rückseite 12 des Substrats 1 oder des Trägers 9 gebildet sein. Die Stromaufweitungsschicht 3 ist bevorzugt aus einem
strahlungsdurchlässigen und elektrisch leitfähigen Material etwa aus einem transparenten und elektrisch leitfähigen Oxid (TCO) gebildet. Die Kontaktstruktur 4 bedeckt die
Stromaufweitungsschicht 3 insbesondere nur teilweise. Die Kontaktstruktur 4 ist etwa eine Vorderseitenkontaktstruktur . Der Halbleiterkörper 2 weist eine dem Substrat 1 zugewandte erste Halbleiterschicht 21, eine dem Substrat 1 abgewandte zweite Halbleiterschicht 22 und eine zwischen den
Halbleiterschichten 21 und 22 angeordnete optisch aktive Schicht 23 auf. Die Halbleiterschichten 21 und 22 können n- beziehungsweise p-leitend ausgebildet und zudem n- beziehungsweise p-dotiert sein, oder umgekehrt. Insbesondere können die Halbleiterschichten 21 und/oder 22 und/oder die aktive Schicht 23 aus mehreren Teilschichten 210, 220 oder 230 gleicher oder unterschiedlicher Materialzusammensetzung und/oder Dotierung gebildet sein, die in der vertikalen
Richtung z übereinander angeordnet sind. Die aktive Schicht 23 ist bevorzugt zur Erzeugung elektromagnetischer Strahlung eingerichtet. Zum Beispiel weist der Halbleiterkörper 2 ein III-V-Halbleitermaterial auf oder besteht aus diesem.
Der Halbleiterkörper 2 weist eine Mehrzahl von inneren Stufen 24 auf. Die Stufen 24 sind insbesondere terrassenähnlich ausgebildet. Entlang einer ersten lateralen Richtung Rx, etwa entlang der lateralen Querrichtung x, oder entlang einer Fehlorientierung Rxz kann der Halbleiterkörper 2 zwischen einschließlich 10 und 200, zum Beispiel zwischen 20 und 200 oder zwischen 40 und 200, etwa zwischen 60 und 200 solcher inneren Stufen 24 aufweisen. Die inneren Stufen 24 des
Halbleiterkörpers 2 können den Stufen 124 des Substrats 1 nachgebildet sein. In Figur 1B ist ein in der Figur 1A gekennzeichneter
Abschnitt A24 im Halbleiterkörper 2 etwas detaillierter dargestellt .
Jede der inneren Stufen 24 weist eine Stufenterrasse T24 und einen Stufenübergang U24 auf. Die Stufenterrasse T24 befindet sich insbesondere auf einer vertikalen Ebene des
Halbleiterkörpers 2 und erstreckt sich entlang einer
Haupterstreckungsrichtung R24, die insbesondere durch eine zweite laterale Richtung Ry, etwa durch die laterale
Längsrichtung y gegeben ist. Jede der Teilschichten 210, 220 und/oder 230 kann eine Mehrzahl von Stufenterrassen T24 aufweisen, die entlang der lateralen Querrichtung x auf verschiedenen vertikalen Ebenen des Halbleiterkörpers 2 angeordnet sind und jeweils eine Haupterstreckungsrichtung R24 entlang der lateralen Längsrichtung y aufweisen. Die Stufenübergänge U24 erstrecken sich entlang der vertikalen Richtung z jeweils zwischen zwei benachbarten Stufenterrassen T24 der Teilschichten 210, 220 oder 230.
Aufgrund der inneren Stufen 24 werden Potentialbarrieren an den Stufenübergängen U24 gebildet, die eine laterale
Stromaufweitung innerhalb derselben vertikalen Ebene
(Englisch: lateral in-plane current spreading) des
Halbleiterkörpers 2 erschweren. Der Grund hierfür ist, dass die Ladungsträger bei der lateralen Ausbreitung die
Potentialbarrieren überwinden müssen, welche an den
HeteroÜbergängen (Englisch: heteroj unctions ) zwischen den benachbarten Teilschichten 210, 220 oder 230 gebildet sind. Der Ladungstransport entlang der lateralen Querrichtung x oder Rx ist somit deutlich verlustbehafteter als der
Ladungstransport entlang der lateralen Längsrichtung y beziehungsweise entlang der Haupterstreckungsrichtung R24 der inneren Stufen 24.
Das in der Figur IC dargestellte Ausführungsbeispiel für einen Halbleiterchip 10 entspricht dem in der Figur 1A dargestellten Ausführungsbeispiel. Im Unterschied zu der Figur 1A ist der Halbleiterchip 10 zusätzlich entlang der lateralen Längsrichtung y dargestellt.
Die Kontaktstruktur 4 weist auf der StromaufWeitungsschicht 3 eine Anschlussfläche 40, einen Anschlusssteg 41 und eine Mehrzahl von Leiterbahnen 42 auf. Über die Anschlussfläche 40 kann der Halbleiterchip 10 extern elektrisch kontaktiert werden. Über den Anschlusssteg 41 können die Leiterbahnen 42 miteinander elektrisch leitend verbunden werden. Die Anschlussfläche 40 ist in der Figur IC randseitig angeordnet. Abgesehen davon kann die Anschlussfläche 40 auch mittig auf der Stromaufweitungsschicht 3 angeordnet sein. Die
Kontaktstruktur 4 kann eine Mehrzahl von Anschlussstegen 41 aufweisen, die etwa randseitig auf der
Stromaufweitungsschicht 3 angeordnet sind oder von einer mittig angeordneten Anschlussfläche 40 wegführen.
Entlang der lateralen Querrichtung x sind die Leiterbahnen 42 insbesondere parallel zueinander gerichtet. In Draufsicht auf die Vorderseite 101 überschneiden die Leiterbahnen 42 jeweils eine Mehrzahl der darunterliegenden inneren Stufen 24, insbesondere mindestens 70 % der darunterliegenden inneren Stufen 24.
In der Figur lc sind die StromaufWeitungsrichtungen Ra ausgehend von den Leiterbahnen 42 in die umliegende Umgebung schematisch dargestellt. Die StromaufWeitungsrichtungen Ra sind im Wesentlichen senkrecht zu den
Haupterstreckungsrichtungen R42 der Leiterbahnen 42
orientiert. Von den insbesondere zueinander parallel
gerichteten Leiterbahnen 42 weg breiten sich die
Ladungsträger hauptsächlich entlang der inneren Stufen 24 aus, das heißt entlang der lateralen Längsrichtung y. Entlang der lateralen Längsrichtung y stehen den Ladungsträgern somit keine oder im Wesentlichen keine Potentialbarrieren entgegen, sodass eine laterale Stromaufweitung in der
Stromaufweitungsschicht 3 und in dem Halbleiterkörper 2 effektiv gestaltet werden kann. Eine mit hohem Verlust behafteten Ausbreitung der Ladungsträger entlang der
lateralen Querrichtung x wird somit unterdrückt. In diesem Sinne ist eine Stromaufweitung entlang der inneren Stufen 24, das heißt entlang der lateralen Längsrichtung y, gegenüber einer Stromaufweitung quer zu den inneren Stufen 24, das heißt entlang der lateralen Querrichtung x, verstärkt
beziehungsweise begünstigt. In der Figur IC ist dargestellt, dass die inneren Stufen 24 eine gemeinsame laterale Haupterstreckungsrichtung R24 aufweisen. Die Haupterstreckungsrichtungen R42 der
Leiterbahnen 42 bilden in Draufsicht auf den Halbleiterkörper 2 mit der gemeinsamen Haupterstreckungsrichtung R24 der inneren Stufen 24 jeweils einen Winkel W42, der bevorzugt zwischen einschließlich 60° und 120° ist. Bevorzugt beträgt der Winkel W42 somit 90° mit einer Abweichung von höchstens 30°, 20°, 10° oder von höchstens 5°. Ein Vergleichsbeispiel für einen Halbleiterchip 10 ist in Figur 1D schematisch dargestellt, bei dem sowohl die
Stufenterrassen T24 als auch die Leiterbahnen 42 entlang der lateralen Längsrichtung y orientiert sind. Die
StromaufWeitungsrichtung Ra ist in diesem Fall quer oder senkrecht zu der Haupterstreckungsrichtung R24 der jeweiligen Stufen 24 gerichtet. Die StromaufWeitungsrichtung Ra
orientiert sich somit entlang der lateralen Querrichtung x oder entlang der Fehlorientierung Rxz. Dies hat zur Folge, dass die Ladungsträger bei deren lateraler Ausbreitung auf derselben vertikalen Ebene eine Mehrzahl von
Potentialbarrieren an den HeteroÜbergängen überwinden müssen. Es hat sich herausgestellt, dass die Durchlassspannung des in der Figur IC dargestellten Halbleiterchips 10 im Vergleich mit der Durchlassspannung des in der Figur 1D dargestellten Halbleiterchips 10 deutlich reduziert ist. Bei einer
Reduzierung der Durchlassspannung wird die Effizienz des Halbleiterchips 10 wiederum erhöht. Das in der Figur 2A dargestellte Ausführungsbeispiel für einen Halbleiterchip 10 entspricht in Wesentlichen dem in der Figur 1A dargestellten Ausführungsbeispiel. In der Figur 1A weist die StromaufWeitungsschicht 3 eine der Kontaktstruktur 4 zugewandte Oberfläche auf, die im Wesentlichen eben
ausgebildet ist. Die Leiterbahnen 42 sind somit auf einer ebenen Oberfläche der StromaufWeitungsschicht 3 angeordnet. Im Unterschied hierzu weisen die Leiterbahnen 42 und/oder die Stromaufweitungsschicht 3 in Schnittansicht einen
mehrstufigen terrassenähnlichen Verlauf entlang der lateralen Querrichtung x oder entlang der Fehlorientierung Rxz des Halbleiterkörpers 2 auf. Die Vorderseite 101 des
Halbleiterchips 10 kann durch eine mehrstufige
terrassenähnliche Oberfläche gebildet sein.
Das in der Figur 2B dargestellte Ausführungsbeispiel für einen Halbleiterchip 10 entspricht in Wesentlichen dem in der Figur 1A dargestellten Ausführungsbeispiel. Im Unterschied hierzu weist der Halbleiterchip 10 eine weitere
Stromaufweitungsschicht 5 auf. Außerdem kann der
Halbleiterchip 10 eine weitere Kontaktstruktur 6, etwa eine Rückseitenkontaktstruktur 6 aufweisen. Der Halbleiterkörper 2 ist insbesondere zwischen der Stromaufweitungsschicht 3 und der weiteren Stromaufweitungsschicht 5 angeordnet.
Es ist möglich, dass die weitere Stromaufweitungsschicht 5 strahlungsreflektierend gestaltet ist. Insbesondere kann die weitere Stromaufweitungsschicht 5 bezüglich der in der aktiven Schicht erzeugten Strahlung einen Reflexionsgrad von mindestens 60 %, 70 %, 80 % oder von mindestens 90 %
aufweisen. Der Halbleiterchip 10 ist insbesondere frei von einem Aufwachssubstrat und wird von dem Träger 9 mechanisch getragen. Der Träger 9 wird insbesondere erst nach dem Ausbilden der weiteren StromaufWeitungsschicht 5 und/oder der weiteren Kontaktstruktur 6 auf dem Halbleiterkörper 2
angebracht . Die weitere StromaufWeitungsschicht 5 und die weitere
Kontaktstruktur 6 können außerdem ganz analog zu der
Stromaufweitungsschicht 3 beziehungsweise zu der weiteren Kontaktstruktur 4 ausgebildet sein. In Draufsicht können/kann die Stromaufweitungsschicht 3 und/oder die weitere
Stromaufweitungsschicht 5 den Halbleiterkörper 2 vollständig bedecken .
Das in der Figur 2C dargestellte Ausführungsbeispiel für einen Halbleiterchip 10 entspricht in Wesentlichen dem in der Figur 2B dargestellten Ausführungsbeispiel. Im Unterschied hierzu sind die Stromaufweitungsschicht 3 und die
Leiterbahnen 42 analog zu der in der Figur 2A dargestellten Stromaufweitungsschicht 3 beziehungsweise analog zu den in der Figur 2A dargestellten Leiterbahnen 42 gestaltet.
Das in der Figur 2D dargestellte Ausführungsbeispiel für einen Halbleiterchip 10 entspricht insbesondere dem in der Figur 2B dargestellten Ausführungsbeispiel, wobei die weitere Kontaktstruktur 6 etwa detaillierter dargestellt ist.
Die weitere Kontaktstruktur 6 weist eine weitere
Anschlussfläche 60, einen weiteren Anschlusssteg 61 und eine Mehrzahl von weiteren Leiterbahnen 62 auf. Die weiteren
Leiterbahnen 62 weisen jeweils eine Haupterstreckungsrichtung R62 auf, die insbesondere parallel oder im Wesentlichen parallel zu der lateralen Querrichtung x gerichtet ist. Somit sind die weiteren Leiterbahnen 62 hinsichtlich deren
lateraler Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen 24 derart angeordnet, dass eine Stromaufweitung entlang der inneren Stufen 24, nämlich entlang der lateralen Längsrichtung y, gegenüber einer
Stromaufweitung quer zu den inneren Stufen 24, also entlang der lateralen Querrichtung x, begünstigt beziehungsweise verstärkt ist.
Die Haupterstreckungsrichtungen R62 der weiteren Leiterbahnen 62 können in Draufsicht auf den Halbleiterkörper 2 mit der Haupterstreckungsrichtung R24 der inneren Stufen 24 jeweils einen Winkel W62 bilden, der bevorzugt 90° mit einer
Abweichung von höchstens 30°, 20°, 10° oder 5° ist.
Die Leiterbahnen 42 und die weiteren Leiterbahnen 62 können laterale Orientierungen aufweisen, die sich höchstens um 30° voneinander unterscheiden. Zum Beispiel bilden eine
gemeinsame Haupterstreckungsrichtung R62 der weiteren
Leiterbahnen 62 und die gemeinsame Haupterstreckungsrichtung R42 der Leiterbahnen 42 in Draufsicht einen spitzen Winkel W46, der insbesondere kleiner als 30°, 20°, 10° oder kleiner als 5° ist.
In Figur 3A ist das Substrat 1 etwa vor dem Ausbilden des Halbleiterkörpers 2 dargestellt. Das Substrat 1 ist bevorzugt ein Aufwachssubstrat mit einer vizinalen Oberfläche. Das Substrat 1 weist entlang der Fehlorientierung Rxz eine
Mehrzahl von Stufen 124 auf. Die Stufen 124 weisen auf jeder vertikalen Terrassenebene xy, das heißt bei konstanter z- Koordinate, eine Haupterstreckungsrichtung R24 auf, die insbesondere parallel zu der lateralen Längsrichtung y gerichtet ist. Der in der Figur 3A schematisch dargestellte makroskopische Neigungswinkel W ist insbesondere durch den Fehlschnittwinkel bestimmt oder im idealen Fall durch den Fehlschnittwinkel gegeben.
In Figur 3B ist das Substrat 1 in Draufsicht dargestellt. Insbesondere ist das Substrat 1 ein Wafer-Substrat , das zur Herstellung eines oder einer Mehrzahl von Halbleiterchips 10 vorgesehen ist. Mittels eines Epitaxie-Verfahrens kann eine Halbleiterschichtenfolge zur Bildung des Halbleiterkörpers 2 auf das Substrat 1 aufgebracht werden.
Zur Erzeugung einer Mehrzahl von Leiterbahnen 42 oder 62 kann eine Maske 7 auf der StromaufWeitungsschicht 3 oder 5
angeordnet werden (Figur 3C) . Insbesondere weist die Maske 7 eine Mehrzahl von Öffnungen auf, die insbesondere quer oder senkrecht zu den Stufen 124 des Substrats 1 orientiert sind. Mittels der Maske 7 können die Leiterbahnen 42 oder 62 mit vorgegebenen Orientierungen in Bezug auf die Orientierung der inneren Stufen 24 des Halbleiterkörpers 2 auf einfacher Art und Weise erzeugt werden (Figur 3D) . Zur Erzeugung einer Mehrzahl von Halbleiterchips 10 kann der Halbleiterkörper 2 mit den darauf angeordneten Kontaktstrukturen 4 und/oder 6 vereinzelt werden.
Der hier beschriebene Halbleiterchip 10 weist einen
Halbleiterkörper 2 mit einer Mehrzahl von inneren Stufen 24 im atomaren Bereich auf, wobei die inneren Stufen 24
insbesondere auf das Aufwachsen des Halbleiterkörpers 2 auf einem vizinalen, bezüglich einer Kristalloberfläche gekippten Aufwachssubstrat 1 zurückzuführen sind. Aufgrund der
Anwesenheit der inneren Stufen 24 werden Potentialbarrieren an den Stufenübergängen U24 gebildet, die eine laterale
Stromaufweitung in Richtungen quer zu den inneren Stufen 24 erschweren. Durch gezielte Gestaltung einer Kontaktstruktur 4 kann eine lokale Stromaufweitung oder eine lokale Stromausbreitung entlang einer lateralen Richtung ohne die Potentialbarrieren gegenüber einer lokalen Stromaufweitung oder einer lokalen Stromausbreitung entlang der lateralen Richtung mit den Potentialbarrieren verstärkt werden, wodurch die Durchlassspannung des Halbleiterchips 10 insgesamt reduziert wird. Die Effizienz des Halbleiterchips 10 lässt sich dadurch verbessern. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2017 113 383.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung der Erfindung anhand der Ausführungsbeispiele auf diese beschränkt. Die Erfindung umfasst vielmehr jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Ansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste :
10 Halbleiterchip
101 Vorderseite des Halbleiterchips/
Strahlungsaustrittsfläche
102 Rückseite des Halbleiterchips
1 Substrat/Aufwachssubstrat
11 Vorderseite des Substrats
12 Rückseite des Substrats
124 Stufe des Substrats
2 Halbleiterkörper
21 erste Halbleiterschicht
210 Teilschichten der ersten Halbleiterschicht
22 zweite Halbleiterschicht
220 Teilschichten der zweiten Halbleiterschicht
23 aktive Schicht
230 Teilschichten der aktiven Halbleiterschicht
24 innere Stufe
3 Stromaufweitungsschicht
4 Kontaktstruktur/ Vorderseitenkontaktstruktur
40 Anschlussfläche
41 Anschlusssteg
42 Leiterbahnen
5 weitere Stromaufweitungsschicht
6 weitere Kontaktstruktur/ Rückseitenkontaktstruktur
60 weitere Anschlussfläche
61 weiterer Anschlusssteg
62 weitere Leiterbahnen
7 Maske 9 Substrat/Träger
A24 Abschnitt der inneren Stufen
U24 Stufenübergang
T24 Stufenterrasse x erste laterale Richtung/ laterale Querrichtung
Y zweite laterale Richtung/ laterale Längsrichtung z vertikale Richtung
Rx laterale Querrichtung der Stufe
Ry laterale Längsrichtung der Stufe
Rxz Fehlorientierung
R42 Haupterstreckungsrichtung der Leiterbahnen
R62 Haupterstreckungsrichtung der weiteren Leiterbahnen
R24 Haupterstreckungsrichtung der Stufen
Ra StromaufWeitungsrichtung
W42 Winkel zwischen den Haupterstreckungsrichtungen der
Stufen und der Leiterbahnen
W46 Winkel zwischen der Leiterbahn und der weiteren
Leiterbahn
W62 Winkel zwischen den Haupterstreckungsrichtungen der
Stufen und der weiteren Leiterbahnen
W Neigungswinkel/ Fehlschnittwinkel

Claims

Patentansprüche
1. Halbleiterchip (10) mit einem Halbleiterkörper (2), einer StromaufWeitungsschicht (3) und einer Kontaktstruktur ( 4 ) , wobei
- der Halbleiterkörper eine erste Halbleiterschicht (21), eine zweite Halbleiterschicht (22) und eine
dazwischenliegende aktive Schicht (23) umfasst,
- die Stromaufweitungsschicht in vertikaler Richtung
zwischen der Kontaktstruktur und dem Halbleiterkörper angeordnet ist,
- der Halbleiterkörper eine Mehrzahl von inneren Stufen (24) aufweist, die terrassenähnlich ausgebildet sind, und
- die Kontaktstruktur eine Mehrzahl von Leiterbahnen (42) umfasst, wobei die Leiterbahnen hinsichtlich deren
lateraler Orientierungen in Bezug zu den lateralen
Orientierungen der inneren Stufen derart angeordnet sind, dass eine Stromaufweitung entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist.
2. Halbleiterchip nach dem vorhergehenden Anspruch,
bei dem sich die jeweiligen Leiterbahnen (42) in Draufsicht auf den Halbleiterkörper (2) mit mehreren der inneren
terrassenähnlichen Stufen (24) überlappen.
3. Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem sich die jeweiligen Leiterbahnen (42) in Draufsicht auf den Halbleiterkörper (2) mit mindestens 50 % aller inneren terrassenähnlichen Stufen (24) überlappen.
4. Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem die Leiterbahnen (42) parallel zueinander orientiert sind und über einen Anschlusssteg (41) miteinander elektrisch leitend verbunden sind. 5. Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem sich die inneren Stufen (24) entlang einer ersten lateralen Richtung (Rx) auf verschiedenen vertikalen Ebenen des Halbleiterkörpers (2) befinden, wobei
- die inneren Stufen auf den verschiedenen vertikalen Ebenen entlang einer zweiten lateralen Richtung (Y) parallel zueinander verlaufen, und
- die erste laterale Richtung und die zweite laterale
Richtung quer oder senkrecht zueinander gerichtet sind. 6. Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem die inneren Stufen (24) eine gemeinsame laterale Haupterstreckungsrichtung (R24) aufweisen, wobei die
jeweiligen Leiterbahnen (42) in Draufsicht auf den
Halbleiterkörper (2) die gemeinsame Haupterstreckungsrichtung schneiden und mit dieser einen Winkel (W42) von 90° +/- 30° bilden .
7. Halbleiterchip nach einem der vorhergehenden Ansprüche, der eine weitere Kontaktstruktur (6) mit einer Mehrzahl von weiteren Leiterbahnen (62) aufweist, wobei
- der Halbleiterkörper (2) in vertikaler Richtung zwischen der Kontaktstruktur (4) und der weiteren Kontaktstruktur angeordnet ist, und
- die weiteren Leiterbahnen hinsichtlich deren lateraler
Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen (24) derart angeordnet sind, dass eine Stromaufweitung entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist.
8. Halbleiterchip nach dem vorhergehenden Anspruch, bei dem die Leiterbahnen (42) und die weiteren Leiterbahnen (62) laterale Orientierungen (R42, R62) aufweisen, die sich höchstens um 30° voneinander unterscheiden.
9. Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem die erste Halbleiterschicht (21) und die zweite
Halbleiterschicht (22) jeweils eine Halbleiterschichtenfolge aus einer Mehrzahl von Teilschichten (210, 220) aufweisen, wobei die Teilschichten (210, 220) jeweils einen
geometrischen Verlauf der inneren terrassenähnlichen Stufen (24) nachbilden.
10. Halbleiterchip nach dem vorhergehenden Anspruch, bei dem jede der Teilschichten (210, 220) eine Mehrzahl von Monolagen des gleichen Materials aufweist, wobei die Anzahl der Monolagen zwischen 2 und 20 ist.
11. Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem die aktive Schicht (23) eine mehrstufige
terrassenähnliche Oberfläche aufweist.
12. Halbleiterchip nach einem der vorhergehenden Ansprüche, wobei die Leiterbahnen (42) hinsichtlich ihrer lateralen Orientierungen in Bezug zu den lateralen Orientierungen der inneren Stufen derart angeordnet sind, dass eine
Stromaufweitung innerhalb der StromaufWeitungsschicht (3) und im Halbleiterkörper (2) entlang der inneren Stufen gegenüber einer Stromaufweitung quer zu den inneren Stufen begünstigt ist.
13. Halbleiterchip nach einem der vorhergehenden Ansprüche, wobei durch gezielte Ausrichtung der Leiterbahnen (42) in Bezug auf die Haupterstreckungsrichtung der Stufen (24)
- die Ausbreitung der Ladungsträger innerhalb der
Stromaufweitungsschicht (3) und im Halbleiterkörper (2) entlang der inneren Stufen verstärkt ist, und
- die Ausbreitung der Ladungsträger entlang einer Richtung quer zu den Stufen hindurch vermindert ist.
14. Halbleiterchip nach einem der vorhergehenden Ansprüche, der eine lichtemittierende Diode ist, wobei
- der Halbleiterkörper (2) auf InGaAlP, GalnAs, AlGaAs, InGaAlAs oder auf InGaP basiert,
- der Halbleiterkörper auf einem Substrat (1) angeordnet ist, das auf GaAs oder InP basiert, und
- das Substrat eine dem Halbleiterkörper zugewandte
vizinale Oberfläche mit einem Fehlschnitt zwischen einschließlich 2° und 15° aufweist.
15. Verfahren zur Herstellung eines Halbleiterchips nach einem der vorhergehenden Ansprüche mit folgenden
Verfahrensschritten :
A) Bereitstellen eines Substrats (1) aus einem III-V- Halbleitermaterial mit einer vizinalen Oberfläche und einem Fehlschnitt zwischen einschließlich 2° und 15°;
B) schichtenweises Aufbringen des Halbleiterkörpers (2) auf das Substrat, wobei der Halbleiterkörper eine Mehrzahl von Teilschichten (210, 220) aufweist, die terrassenähnlich auf dem Substrat erzeugt sind und eine Mehrzahl von Stufen (24) aufweisen;
C) Aufbringen der Stromaufweitungsschicht (3) auf den
Halbleiterkörper; und
D) Ausbilden der Kontaktstruktur (4) mit den Leiterbahnen
(42) auf der Stromaufweitungsschicht , wobei die Leiterbahnen mittels einer Maske (7) auf die
Stromaufweitungsschicht aufgebracht werden.
16. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Maske (7) aus einem photostrukturierbaren
Material gebildet ist und die Leiterbahnen (42) mittels der Maske auf die Stromaufweitungsschicht strukturiert
aufgebracht werden.
17. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 16, bei dem das Aufbringen der Stromaufweitungsschicht (3) nach dem Entfernen des Substrats (1) von dem Halbleiterkörper (2) erfolgt, wobei die Stromaufweitungsschicht auf eine durch das Entfernen des Substrats freigelegte Oberfläche des
Halbleiterchips (10) aufgebracht wird.
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