WO2018221478A1 - 液晶表示装置 - Google Patents

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WO2018221478A1
WO2018221478A1 PCT/JP2018/020439 JP2018020439W WO2018221478A1 WO 2018221478 A1 WO2018221478 A1 WO 2018221478A1 JP 2018020439 W JP2018020439 W JP 2018020439W WO 2018221478 A1 WO2018221478 A1 WO 2018221478A1
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WO
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gate line
pixel
gate
gln
pixels
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PCT/JP2018/020439
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冨永　真克
吉田　昌弘
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal display device.
  • Japanese Unexamined Patent Application Publication No. 2007-188089 discloses such a liquid crystal display device.
  • This liquid crystal display device includes a display panel in which pixels corresponding to R (red), G (green), and B (blue) colors (hereinafter, R pixels, G pixels, and B pixels) are arranged in a matrix.
  • R pixels, G pixels, and B pixels are arranged in a matrix.
  • three gate lines of a first gate line, a second gate line, and a third gate line are provided for every two pixel rows.
  • the second gate line is disposed between the first gate line and the third gate line.
  • the pixel electrodes of the R pixel and the B pixel in one of the two pixel rows are connected to the first gate line.
  • the pixel electrodes of the R pixel and B pixel in the other pixel row are connected to the third gate line.
  • the pixel electrode of the G pixel in the two pixel rows is connected to the second gate line.
  • two data lines are provided for every three columns of pixels, and data voltages having opposite polarities are applied to the two data lines.
  • the R pixel is connected to a data line to which a positive data voltage is applied
  • the B pixel is connected to a data line to which a negative data voltage is applied.
  • the G pixel in one pixel row is connected to the data line to which the negative data voltage is applied, and the positive data voltage is applied to the G pixel in the other pixel row. Connected to the data line.
  • FIGS. 12A to 12D show the polarity changes of the R pixel, G pixel, and B pixel in the two pixel rows P11 and P12 provided with the first gate line, the second gate line, and the third gate line.
  • FIG. 12A shows the voltage polarity ((+) or ( ⁇ )) of each pixel after the data voltage is applied in the (M ⁇ 1) th frame.
  • the upper R pixel and B pixel (thick frame) connected to the first gate line are M-1 as shown in FIG. A pixel voltage having a polarity opposite to the pixel voltage of the pixel in the frame is applied.
  • the second gate line (not shown) is scanned, as shown in FIG. 12C, the G pixel (thick frame) connected to the second gate line becomes the M-1 frame.
  • a pixel voltage having a polarity opposite to the pixel voltage of the G pixel is applied.
  • the pixel voltages of the upper R pixel and B pixel to which data has been previously written are affected by the change in the pixel voltage of the G pixel arranged between these pixels, and fluctuate in the positive or negative direction.
  • the lower R pixel and B pixel (thick frame) connected to the third gate line are A pixel voltage having a polarity opposite to the pixel voltage of the pixel in the M-1 frame is applied.
  • the pixel voltage of the G pixel arranged between the lower R pixel and the B pixel hardly changes. Since the data voltages having opposite polarities are applied to the lower R pixel and the B pixel, the voltage changes of the R pixel and the B pixel applied to the G pixel between the R pixel and the B pixel are canceled, and the G voltage is substantially reduced.
  • the pixel voltage of the pixel does not vary. For this reason, white balance varies between the R and B pixels in the odd rows and the R and B pixels in the even rows, and horizontal stripes are likely to occur particularly when displaying a halftone image.
  • the present invention provides an active matrix substrate, a counter substrate disposed to face the active matrix substrate, and a liquid crystal layer sandwiched between the active matrix substrate and the counter substrate.
  • the active matrix substrate includes a plurality of pixels in which pixel electrodes are arranged in a matrix, and a data voltage indicating either a positive polarity or a negative polarity based on a predetermined potential.
  • the counter substrate includes color filters of a plurality of different colors, and each having at least three columns of pixels having opposite polarities.
  • Two source lines to which the data voltage is applied are provided, and the polarity of the data voltage applied to the plurality of source lines is inverted for each frame, and each of the plurality of pixels has the plurality of colors. Pixels of different colors corresponding to one of the colors are periodically arranged in the extending direction of the gate line, and the first gate line, the second gate line, and the third line are provided for every two rows of pixels.
  • Gate lines are provided in substantially parallel order, and the second gate line is connected to pixels of one color in the pixels of the two rows, and on both sides of the pixels of the one color in the extending direction of the gate line.
  • Two adjacent pixels of the other color are connected to one of the first gate line and the third gate line, and the pixel electrodes of the two pixels of the other color have opposite polarities.
  • FIG. 1 is a diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a top view illustrating a schematic configuration of the active matrix substrate included in the liquid crystal display device according to the first embodiment.
  • FIG. 3 is a top view showing a schematic configuration of the display area shown in FIG.
  • FIG. 4 is a schematic diagram in which a part of the display area 10R shown in FIG. 3 is extracted.
  • FIG. 5 is a schematic diagram illustrating the polarity of the data voltage signal input to the source line SL shown in FIG. 4 and the voltage polarity of each pixel in a certain frame.
  • 6A to 6C are diagrams showing changes in the polarity of the pixel voltages of some of the pixels shown in FIG. FIG.
  • FIG. 7 is an equivalent circuit diagram of a unit circuit constituting the gate driver shown in FIG.
  • FIG. 8 is a timing chart for explaining the driving of the gate line by the gate driver shown in FIG.
  • FIG. 9 is a diagram illustrating an arrangement example of the gate drivers in the second embodiment.
  • FIG. 10 is a diagram illustrating an arrangement example of gate drivers in the third embodiment.
  • FIG. 11 is a diagram showing an arrangement example of gate drivers different from FIG. 12A to 12D are schematic views for explaining the problems in the conventional liquid crystal display device.
  • a first configuration of a display device includes an active matrix substrate, a counter substrate disposed to face the active matrix substrate, and a liquid crystal layer sandwiched between the active matrix substrate and the counter substrate.
  • the active matrix substrate includes a plurality of pixels in which pixel electrodes are arranged in a matrix, and a data voltage indicating either a positive polarity or a negative polarity based on a predetermined potential.
  • the counter substrate includes color filters of a plurality of colors different from each other, and each of the pixels in at least three columns has data of opposite polarities.
  • Two source lines to which a voltage is applied are provided, and the polarity of the data voltage applied to the plurality of source lines is inverted for each frame, and each of the plurality of pixels has one of the plurality of colors.
  • Pixels of different colors corresponding to one of the colors are periodically arranged in the extending direction of the gate line, and the first gate line, the second gate line, and the third gate are provided for every two rows of pixels.
  • Lines are provided in substantially parallel order, and the second gate line is connected to pixels of one color in the pixels in the two rows, and is adjacent to both sides of the pixel of one color in the extending direction of the gate line.
  • the two pixels of other colors are connected to one of the first gate line and the third gate line, and the pixel electrodes of the two pixels of the other colors have opposite polarities to each other Connected to a source line to which a voltage is applied, First gate line, the second gate line, and out of the third gate line, the second gate line is scanned first.
  • two pixels of another color sandwiching a pixel of one color connected to the second gate line are connected to the first gate line or the third gate line.
  • a second gate line provided between the first gate line and the third gate line is first scanned, and data is written to pixels of one color.
  • the first gate line or the third gate line is scanned, and data is written to pixels of other colors connected to the scanned gate line.
  • the pixel of one color to which data has been previously written is affected by the voltage change of the adjacent pixel of another color.
  • the influence of the pixel voltages of the other color pixels on the one color pixel is offset.
  • the pixel voltage of the pixel of one color is not substantially affected, and the white balance of the pixel of one color is not easily lost in the display area. Therefore, horizontal stripes are less likely to occur even when a halftone image is displayed.
  • the counter substrate further includes a common electrode provided at a position facing each pixel electrode, and the active matrix substrate is further provided substantially parallel to the plurality of source lines, A plurality of common electrode wirings connected to the common electrode may be provided (second configuration).
  • the resistance distribution of the common electrode is reduced, and the display quality can be improved.
  • one driving circuit that scans the one gate line may be provided at one end of the one gate line (third configuration).
  • the number of drive circuits can be reduced as compared with the case where two drive circuits for scanning the gate line are provided at both ends of the gate line.
  • the two drive circuits that scan the one gate line may be provided at both ends of the one gate line (fourth configuration).
  • the load for scanning the gate line is distributed, and the gate line can be scanned reliably.
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes an active matrix substrate 10, a counter substrate 20, and a liquid crystal layer 30 sandwiched between the active matrix substrate 10 and the counter substrate 20 as a display panel 2.
  • a pair of polarizing plates is provided on the lower surface side of the active matrix substrate 10 and the upper surface of the counter substrate 20.
  • the counter substrate 20 is formed with three color filters (not shown) of R (red), G (green), and B (blue).
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 10.
  • the active matrix substrate 10 includes a display region 10R and a gate driver 11, a source driver 13, a wiring 14, and a terminal unit 15 outside the display region 10R.
  • Each of the gate driver 11 and the source driver 13 is electrically connected to the terminal portion 15.
  • the wiring 14 is connected to the source driver 13.
  • a timing signal and a control signal for driving the gate driver 11 and the source driver 13 are input to the terminal unit 15 from a display control circuit (not shown).
  • FIG. 3 is a schematic diagram showing a schematic configuration of the display area 10R.
  • the display region 10R is provided with a plurality of gate lines GL (GL1 to GLM) and a plurality of source lines SL (SL1 to SLN) intersecting with the gate lines GL.
  • Each gate line GL is connected to the gate driver 11 (FIG. 2).
  • the gate driver 11 is provided at both ends of the gate line GL.
  • the gate line GL is switched to the selected state.
  • switching the gate line GL to the selected state is referred to as driving or scanning of the gate line GL.
  • the source line SL is connected to the source driver 13 via the wiring 14 (FIG. 3) connected to the source driver 13 (FIG. 3).
  • a data voltage signal is input from the source driver 13 to the source line SL.
  • the data voltage signal has either a positive polarity or a negative polarity based on the potential of a common electrode (not shown) provided on the counter substrate 20.
  • the source driver 13 inverts the polarity of the data voltage signal of the source line SL for each frame.
  • FIG. 4 is a schematic diagram in which a part of the display area 10R is extracted.
  • pixel electrodes 16 are arranged in a matrix.
  • An area PIX in which one pixel electrode 16 is provided is one subpixel. In this drawing, some subpixels in four pixel rows P1 to P4 are illustrated.
  • a common electrode is provided through an insulating film so as to face the pixel electrode 16.
  • the common electrode is made of, for example, a transparent conductive film such as ITO, and a predetermined voltage is applied thereto.
  • each pixel electrode 16 indicates the color of the color filter.
  • a sub pixel corresponding to the R color is an R pixel
  • a sub pixel corresponding to the G color is a G pixel
  • a sub pixel corresponding to the B color is a B pixel.
  • each pixel row is arranged in the order of R pixel, G pixel, and B pixel.
  • One pixel is constituted by the R pixel, the G pixel, and the B pixel.
  • two source lines SL are provided for every three columns of sub-pixels, that is, for each pixel. More specifically, as shown in FIG. 4, source lines SLn and SLn + 1 and source lines SLn + 2 and SLn + 3 are provided for the pixel columns L1 and L2 including three subpixels, respectively. Furthermore, one common electrode wiring C is provided for the pixel columns L1 and L2. The common electrode wiring C is connected to a common electrode (not shown). By providing the common electrode wiring C, the resistance distribution of the common electrode (not shown) is reduced, and the display quality is improved.
  • the pixel electrode 16 is connected to the switching element 17, and is connected to one gate line GL and one source line SL via the switching element 17.
  • the switching element 17 is composed of, for example, a thin film transistor.
  • the switching element 17 has a gate connected to the gate line GL, a source connected to the source line SL, and a drain connected to the pixel electrode 16.
  • gate lines GLn ⁇ 1, GLn, and GLn + 1 are provided for the pixel rows P2 and P3 among the pixel rows P1 to P4.
  • the pixel electrode 16 of the G pixel in the pixel row P ⁇ b> 2 is connected to the gate line GLn via the switching element 17.
  • the pixel electrodes 16 of the R pixel and the B pixel in the pixel row P2 are connected to the gate line GLn + 1 via the switching element 17.
  • the pixel electrode 16 of the G pixel in the pixel row P3 is connected to the gate line GLn through a switching element.
  • the pixel electrodes 16 of the R pixel and the B pixel in the pixel row P3 are connected to the gate line GLn ⁇ 1 via the switching element 17.
  • FIG. 5 is a schematic diagram illustrating the polarity of the data voltage signal input to the source line SL shown in FIG. 4 and the voltage polarity of each sub-pixel in a certain frame.
  • data voltages having opposite polarities are applied to the two source lines SL for each of the pixel columns L1 and L2.
  • a positive (+) data voltage signal is inputted to the source lines SLn and SLn + 2
  • a negative ( ⁇ ) data is inputted to the source lines SLn and SLn + 3.
  • a data voltage signal is input.
  • the display of the diagonal line rising to the right represented by the pixel electrode 16 indicates that a negative data voltage is applied, and the white display is applied with a positive data voltage. It is shown that.
  • the three gate lines GL for every two pixel rows are scanned in the order of the gate lines GLn ⁇ GLn ⁇ 1 ⁇ GLn + 1 or in the order of the gate lines GLn ⁇ GLn + 1 ⁇ GLn ⁇ 1.
  • FIGS. 6A to 6C are diagrams showing changes in pixel voltage polarity ((+) ( ⁇ )) when scanning is performed in order of the gate lines GLn, GLn ⁇ 1, and GLn + 1.
  • FIGS. 6A to 6C only the voltage polarities of the sub-pixels in the broken line frame R1 shown in FIG. 5 are shown, and elements such as gate lines and source lines are not shown.
  • the gate line GLn (see FIG. 5 and the like) is scanned in the Mth frame, and data is transferred to the G pixel (thick frame) connected to the gate line GLn. Indicates a written state.
  • the polarity of the pixel voltage of the G pixels in the pixel rows P2 and P3 changes to a pixel voltage having a polarity opposite to that of the M-1th frame.
  • the polarities of the pixel voltages of the R pixel and the B pixel are the same as those in the (M ⁇ 1) th frame.
  • the gate line GLn + 1 (see FIG. 5 and the like) is scanned, as shown in FIG. 6C, the R pixel and the B pixel (thick frame) connected to the gate line GLn + 1 in the pixel row P2 are A pixel voltage having a polarity opposite to that of the pixel in the (M ⁇ 1) th frame is applied.
  • the G pixels in the pixel row P2 are affected by changes in the pixel voltages of the adjacent R and B pixels.
  • the terminal 15 (see FIG. 2) and the gate driver 11 are connected by a signal line.
  • the gate driver 11 receives a control signal for driving the gate driver 11 from the terminal portion 15 via the signal line.
  • the control signal includes clock signals CKA and CKB and a reset signal CLR.
  • the clock signals CKA and CKB are signals having opposite phases with each other by repeating a potential of H (High) level and L (Low) level at a constant cycle (for example, one horizontal scanning period).
  • the reset signal CLR is a signal that is at an H level potential for a certain period.
  • FIG. 7 is an equivalent circuit diagram of a gate driver (unit circuit) 11_n for driving the gate line GLn.
  • the gate driver 11_n includes six switching elements indicated by Tr1 to Tr6 and a capacitor Cp.
  • the switching element Tr1 has a gate to which the potential of the gate line GLn ⁇ 1 is input, a source to which the power supply voltage VSS is input, and a drain connected to the node A.
  • the switching element Tr2 has a gate and a source to which a SET signal is input.
  • the SET signal is the potential of the gate line GLn ⁇ 2 (n ⁇ 3) or the start pulse signal SP.
  • the switching element Tr2 in the gate drivers 11_1 and 11_2 is supplied with the start pulse signal SP from the terminal portion 15. Further, the switching element Tr2 after the gate driver 11_3 is supplied with the potential of the gate line GLn-2 two stages before the gate line GLn driven by the gate driver 11. The drain of the switching element Tr2 is connected to the node A.
  • the switching element Tr3 has a gate to which the clock signal CKA is supplied, a source to which the power supply voltage VSS is supplied, each drain of the switching elements Tr4 and Tr6, and a drain connected to the other electrode of the capacitor Cp.
  • the switching element Tr4 has a gate to which the reset signal CLR is supplied, a source to which the power supply voltage VSS is supplied, and a drain connected to the gate line GLn.
  • the switching element Tr5 has a gate to which the reset signal CLR is supplied, a source to which the power supply voltage VSS is supplied, and a drain connected to the node A.
  • the switching element Tr6 has a gate connected to the node A, a source to which the clock signal CKB is supplied, and a drain connected to the gate line GLn.
  • the capacitor Cp has an electrode connected to the node A and an electrode connected to each drain of the switching elements Tr3, Tr4, Tr6 and the gate line GLn.
  • FIG. 8 is a waveform diagram showing the waveforms of the clock signals CKA and CKB and the drive timing of the gate line GL and the node A (n) of the gate driver 11_n.
  • the gate line GLn-2 is selected, and the potential of the gate line GLn-2 becomes H level.
  • the switching element Tr2 of the gate driver 11_n (n ⁇ 3) is turned on, and a potential lower than the potential of the gate line GLn ⁇ 2 is charged in the node A (n).
  • the potential of the clock signal CKB is L level, and the L level potential is input from the switching element Tr6 to the gate line GLn.
  • the potential of the clock signal CKB transitions to the H level.
  • An H level potential is input to the source of the switching element Tr6, and an H level potential is output from the switching element Tr6.
  • the potential of the node A (n) is pushed up by the parasitic capacitance of the switching element Tr6 and the capacitor Cp.
  • an H level potential is input to the gate line GLn, and the gate line GLn enters a selected state.
  • the potential of the clock signal CKA changes from the L level to the H level
  • the potential of the clock signal CKB changes from the H level to the L level.
  • the switching element Tr3 is turned on, and the potential of the power supply voltage VSS, that is, the L-level potential is input from the source of the switching element Tr3 to the gate line GLn, so that the gate line GLn is not selected.
  • the gate driver GLn-1 is selected by the gate driver 11_n-1 similarly to the gate line GLn, and the potential of the gate line GLn-1 becomes H level.
  • the switching element Tr1 is turned on, and the potential of the power supply voltage VSS, that is, the L-level potential is input to the node A (n) through the source of the switching element Tr1.
  • the switching element Tr6 is turned off, and the gate line GLn maintains the L level potential.
  • the clock signal CKA and the clock signal CKB are input to Tr3 and Tr6 of the gate driver 11_n, respectively, but the Tr3 and Tr6 of the gate driver 11_n-2 and the gate driver 11_n-1 are Tr3 and Tr6 of the gate driver 11_n, respectively.
  • a clock signal having a phase opposite to that of Tr6 That is, the clock signal CKB is input to Tr3 of the gate driver 11_n-2 and the gate driver 11_n-1, and the clock signal CKA is input to Tr6 of the gate driver and 11_n-2 and the gate driver 11_n-1.
  • the switching elements Tr1 and Tr2 of the gate driver 11_n + 3 corresponding to the three gate lines behind the gate line GLn that is the target of driving the gate driver 11_n are the same as those of the gate line GLn + 3 that is the target of driving, similarly to the gate driver 11_n.
  • the gate line GLn + 2 is connected to the previous gate line GLn + 1.
  • the connection destinations of the switching elements Tr1 and Tr2 of the gate drivers 11_n ⁇ 1 and 11_n + 1 corresponding to the gate lines GLn ⁇ 1 and GLn + 1 provided before and after the gate line GLn are different from those of the gate driver 11_n.
  • the switching element Tr1 of the gate driver 11_n + 1 is connected to the gate line GLn + 3, and the switching element Tr2 is connected to the gate line GLn-1.
  • the switching element Tr1 of the gate driver 11_n ⁇ 1 is connected to the gate line GLn + 1, and the switching element Tr2 is connected to the gate line GLn.
  • the switching element Tr1 of the gate driver 11_n is connected to the gate line GLn-1 in the previous stage of the gate line GLn, but the switching element Tr1 of the gate drivers 11_n + 1 and 11_n-1 is connected to the gate line to be driven. Connected to the two gate lines behind. Further, the switching element Tr2 of the gate driver 11_n ⁇ 1 is connected to the gate line GLn in the previous stage of the gate line GLn ⁇ 1, but the switching element Tr2 of the gate drivers 11_n and 11_n + 1 is connected to the gate line that is the driving target. Connected to the previous gate line.
  • the switching elements Tr1 and Tr2 of the gate driver 11_n + 2 that drives the gate line GLn + 2 are respectively connected to the two gate lines and the preceding gate line, similarly to the gate driver 11_n-1.
  • the switching elements Tr1 and Tr2 of the gate driver 11_n-2 that drives the gate line GLn-2 are connected to the second and second previous gate lines, respectively, like the gate driver 11_n + 1.
  • FIG. 9 is a schematic diagram illustrating a scanning order of the gate lines GL and an arrangement example of the gate drivers 11 in the present embodiment.
  • scanning is performed in the order of the gate lines GL2, GL1, GL3, GL5, GL4, GL6, GL8, GL7. That is, as in the first embodiment described above, every three gate lines GL (GLn ⁇ 1, GLn, GLn + 1) that are consecutive in order from the top are scanned in the order of the gate lines GLn, GLn ⁇ 1, GLn + 1 ( n is an integer of 2 or more).
  • the gate drivers 11 (11_1, 11_5, 11_6, 11_7%) That drive the gate lines GL1, GL5, GL6, GL7... Are provided in a region on the right side of the gate line GL. Further, gate drivers 11 (11_2, 11_3, 11_4, 11_8...) That drive the gate lines GL2, GL3, GL4, GL8... Are provided in the left region of the gate line GL.
  • the configuration of the gate driver 11 is the same as that in FIG. 7 of the first embodiment described above.
  • the gate driver 11 in which the scan order of the gate lines GL is an even number and the gate driver 11 in which the scan order is an odd number are separately arranged in the left and right frame regions of the display region 10R (FIG. 2). .
  • one gate driver 11 is provided for one gate line GL. Therefore, the number of gate drivers 11 can be reduced as compared with the first embodiment in which two gate drivers 11 are provided for one gate line GL. As a result, the width of the left and right frame regions of the display region 10R can be reduced.
  • the gate drivers 11 that drive the gate lines GL may be arranged in the same order as the scanning order of the gate lines GL.
  • FIG. 10 is a schematic diagram showing an arrangement example of the gate driver 11 in this case.
  • FIG. 10 illustrates gate lines GLn ⁇ 1 to GLn + 1 and gate lines GLn + 2 to GLn + 4 as the three gate lines GL provided for every two pixel rows.
  • the six gate drivers 11_n-1 to 11_n + 4 for driving the gate lines GL are arranged in the order in which the gate lines GL are scanned. That is, the gate lines GLn ⁇ 1 to GLn + 1 are scanned in the order of the gate lines GLn, GLn ⁇ 1, and GLn + 1.
  • the gate lines GLn + 2 to GLn + 4 are scanned in the order of the gate lines GLn + 3, GLn + 2, and GLn + 4. Therefore, the gate drivers 11_n ⁇ 1 to 11_n + 4 are arranged in the order of the gate drivers 11_n, 11_n ⁇ 1, 11_n + 1, 11_n + 3, 11_n + 2, and 11_n + 4.
  • the gate drivers 11_n ⁇ 1 to 11n + 4 may be arranged in the same arrangement order as the gate lines GL, for example, as shown in FIG. 11, instead of the scanning order of the gate lines GL. Even in this case, similarly to the above, the gate drivers 11_n ⁇ 1 to 11n + 4 may be driven so that the gate lines GL are scanned in the order of the gate lines GLn, GLn ⁇ 1, GLn + 1, GLn + 3, GLn + 2, GLn + 4. .
  • connection portion between the gate driver 11 and the gate line GL does not intersect, it is not easily affected by the potentials of the other gate lines GL.
  • connection inside the gate driver 11 is likely to be complicated as compared to the configuration of FIG.

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Abstract

液晶表示装置のアクティブマトリクス基板は、複数の画素、複数のソース線、複数のゲート線、ゲート線を走査する複数の駆動回路を備える。液晶表示装置の対向基板は複数の色のカラーフィルタを備える。３列の画素ごとに、互いに逆極性のデータ電圧が印加される２本のソース線（ＳＬｎ，ＳＬｎ＋１／ＳＬｎ＋２，ＳＬｎ＋３）が設けられ、データ電圧の極性はフレーム毎に反転される。２行の画素毎に、第１のゲート線（ＧＬｎ－１）、第２のゲート線（ＧＬｎ）、第３のゲート線（ＧＬｎ＋１）が設けられる。第２のゲート線（ＧＬｎ）は一の画素（Ｇ）が接続され、画素（Ｇ）を挟む他の色の画素（Ｒ、Ｂ）は、第１のゲート線（ＧＬｎ－１）又は第３のゲート線（ＧＬｎ＋１）と接続される。他の画素（Ｒ）（Ｂ）は逆極性のデータ電圧が印加される。第１のゲート線（ＧＬｎ－１）、第２のゲート線（ＧＬｎ）、第３のゲート線（ＧＬｎ＋１）のうち第２のゲート線（ＧＬｎ）が最初に走査される。

Description

液晶表示装置
　本発明は、液晶表示装置に関する。
　従来より、液晶表示装置における液晶の劣化を防止するために、画素に印加する電圧の極性を周期的に反転させる技術が提案されている。特開２００７－１８８０８９号公報には、このような液晶表示装置が開示されている。この液晶表示装置は、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色に対応する画素（以下、Ｒ画素、Ｇ画素、Ｂ画素）がマトリクス状に配置された表示パネルを備える。表示パネルにおいて、２つの画素行ごとに、第１のゲート線、第２のゲート線、及び第３のゲート線の３本のゲート線が設けられている。第２のゲート線は、第１のゲート線と第３のゲート線の間に配置される。２つの画素行のうちの一方の画素行におけるＲ画素とＢ画素の画素電極は第１のゲート線と接続されている。他方の画素行におけるＲ画素とＢ画素の画素電極は第３のゲート線と接続されている。そして、２つの画素行におけるＧ画素の画素電極は第２のゲート線と接続されている。
　また、表示パネルにおいて、３列の画素ごとに２本のデータ線が設けられ、この２本のデータ線は互いに逆極性のデータ電圧が印加される。Ｒ画素は、正極性のデータ電圧が印加されるデータ線と接続され、Ｂ画素は、負極性のデータ電圧が印加されるデータ線と接続される。また、２つの画素行のうち、一方の画素行のＧ画素は、負極性のデータ電圧が印加されるデータ線に接続され、他方の画素行のＧ画素は、正極性のデータ電圧が印加されるデータ線と接続される。
　特開２００７－１８８０８９号公報において、第１のゲート線、第２のゲート線、第３のゲート線の順に走査する場合、特に、中間調の画像を表示する際に横縞が発生しやすい。以下、横縞の発生について説明する。
　図１２（ａ）～（ｄ）は、第１のゲート線、第２のゲート線、第３のゲート線が設けられる２つの画素行Ｐ１１、Ｐ１２のＲ画素、Ｇ画素、Ｂ画素の極性変化を表した図である。この図では、ゲート線やソース線等の図示は省略されている。図１２の（ａ）は、Ｍ－１フレーム目にデータ電圧が印加された後の各画素の電圧極性（（＋）又は（－））を示している。
　第１のゲート線（図示略）が走査されると、図１２（ｂ）に示すように、第１のゲート線と接続された上段のＲ画素とＢ画素（太枠）は、Ｍ－１フレーム目の当該画素の画素電圧と逆極性の画素電圧が印加される。次に、第２のゲート線（図示略）が走査されると、図１２（ｃ）に示すように、第２のゲート線と接続されたＧ画素（太枠）は、Ｍ－１フレームの当該Ｇ画素の画素電圧と逆極性の画素電圧が印加される。このとき、先にデータが書き込まれた上段のＲ画素とＢ画素の画素電圧は、これら画素の間に配置されたＧ画素の画素電圧の変化の影響を受け、正又は負方向に変動する。
　次に、第３のゲート線（図示略）が走査されると、図１２（ｄ）に示すように、第３のゲート線と接続された下段のＲ画素とＢ画素（太枠）は、Ｍ－１フレームの当該画素の画素電圧と逆極性の画素電圧が印加される。この場合、下段のＲ画素とＢ画素の間に配置されたＧ画素の画素電圧は殆ど変わらない。下段のＲ画素とＢ画素は互いに逆極性のデータ電圧が印加されるため、当該Ｒ画素とＢ画素の間のＧ画素に与えられるＲ画素とＢ画素の電圧変化が相殺され、実質的にＧ画素の画素電圧は変動しない。そのため、奇数行のＲ画素及びＢ画素と偶数行のＲ及びＢ画素との間でホワイトバランスがばらつき、特に中間調の画像を表示する際に横縞が発生しやすくなる。
　本発明は、中間調画像を表示する場合に横縞が生じにくい液晶表示装置を提供することを目的とする。
　上記の課題を解決するために、本願発明は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層とを備える液晶表示装置において、前記アクティブマトリクス基板は、マトリクス状に画素電極が配置された複数の画素と、所定電位を基準とする正極性と負極性のいずれか一方の極性を示すデータ電圧が印加される複数のソース線と、前記複数の画素における各画素電極と接続された複数のゲート線と、前記複数のゲート線のそれぞれに対応して設けられ、対応するゲート線を駆動する駆動回路と、を備え、前記対向基板は、互いに異なる複数の色のカラーフィルタを備え、少なくとも３列の画素ごとに、互いに逆極性のデータ電圧が印加される２本のソース線が設けられ、前記複数のソース線に印加されるデータ電圧の極性は、フレームごとに反転され、前記複数の画素のそれぞれは、前記複数の色のうちのいずれかの色に対応し、ゲート線の延伸方向において異なる色の画素が周期的に並んでおり、２行の画素ごとに、第１のゲート線、第２のゲート線、及び第３のゲート線が順に略平行に設けられ、前記第２のゲート線には、前記２行の画素における一の色の画素が接続され、ゲート線の延伸方向において前記一の色の画素の両側に隣接する他の色の２つの画素は、前記第１のゲート線と前記第３のゲート線のいずれか一方と接続され、前記他の色の２つの画素の画素電極は、互いに逆極性となる前記データ電圧が印加されるソース線と接続されており、前記第１のゲート線、前記第２のゲート線、及び前記第３のゲート線のうち、前記第２のゲート線が最初に走査される。
　本発明の構成によれば、中間調画像を表示しても横縞を生じにくくすることができる。
図１は、第１の実施形態に係る液晶表示装置の概略構成を示した図である。 図２は、第１の実施形態に係る液晶表示装置が備えるアクティブマトリクス基板の概略構成を示す上面図である。 図３は、図２に示す表示領域の概略構成を示す上面図である。 図４は、図３に示す表示領域１０Ｒの一部を抜き出した模式図である。 図５は、あるフレームにおいて、図４に示したソース線ＳＬに入力されるデータ電圧信号の極性と、各画素の電圧極性とを例示した模式図である。 図６の（ａ）～（ｃ）は、図４に示す一部の画素の画素電圧の極性変化を示す図である。 図７は、図２に示すゲートドライバを構成する単位回路の等価回路図である。 図８は、図７に示すゲートドライバによるゲート線の駆動を説明するためのタイミングチャートである。 図９は、第２の実施形態におけるゲートドライバの配置例を示す図である。 図１０は、第３の実施形態におけるゲートドライバの配置例を示す図である。 図１１は、図１０とは異なるゲートドライバの配置例を示す図である。 図１２の（ａ）～（ｄ）は、従来の液晶表示装置における課題を説明する模式図である。
　本発明に係る表示装置の第１の構成は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層とを備える液晶表示装置において、前記アクティブマトリクス基板は、マトリクス状に画素電極が配置された複数の画素と、所定電位を基準とする正極性と負極性のいずれか一方の極性を示すデータ電圧が印加される複数のソース線と、前記複数の画素における各画素電極と接続された複数のゲート線と、前記複数のゲート線のそれぞれに対応して設けられ、対応するゲート線を駆動する駆動回路と、を備え、前記対向基板は、互いに異なる複数の色のカラーフィルタを備え、少なくとも３列の画素ごとに、互いに逆極性のデータ電圧が印加される２本のソース線が設けられ、前記複数のソース線に印加されるデータ電圧の極性は、フレームごとに反転され、前記複数の画素のそれぞれは、前記複数の色のうちのいずれかの色に対応し、ゲート線の延伸方向において異なる色の画素が周期的に並んでおり、２行の画素ごとに、第１のゲート線、第２のゲート線、及び第３のゲート線が順に略平行に設けられ、前記第２のゲート線には、前記２行の画素における一の色の画素が接続され、ゲート線の延伸方向において前記一の色の画素の両側に隣接する他の色の２つの画素は、前記第１のゲート線と前記第３のゲート線のいずれか一方と接続され、前記他の色の２つの画素の画素電極は、互いに逆極性となる前記データ電圧が印加されるソース線と接続されており、前記第１のゲート線、前記第２のゲート線、及び前記第３のゲート線のうち、前記第２のゲート線が最初に走査される。
　第１の構成によれば、第２のゲート線と接続された一の色の画素を挟む他の色の２つの画素は、第１のゲート線又は第３のゲート線と接続されている。第１のゲート線と第３のゲート線との間に設けられる第２のゲート線が最初に走査され、一の色の画素にデータが書き込まれる。その後、第１のゲート線又は第３のゲート線が走査され、走査されたゲート線と接続された他の色の画素にデータが書き込まれる。このとき、先にデータが書き込まれた一の色の画素は、隣接する他の色の画素の電圧変化の影響を受ける。しかしながら、一の色の画素を挟む他の色の画素は互いに逆極性のデータ電圧が印加されるため、当該一の色の画素に対する他の色の画素の画素電圧の影響が相殺される。その結果、当該一の色の画素の画素電圧は実質的な影響を受けず、表示領域において、一の色の画素のホワイトバランスが崩れにくい。よって、中間調画像を表示しても横縞が生じにくい。
　第１の構成において、前記対向基板は、さらに、各画素電極と対向する位置に設けられた共通電極を備え、前記アクティブマトリクス基板は、さらに、前記複数のソース線と略平行に設けられ、前記共通電極と接続された複数の共通電極配線を備えることとしてもよい（第２の構成）。
　第２の構成によれば、共通電極配線を設けない場合と比べ、共通電極の抵抗分布が小さくなり、表示品位を向上させることができる。
　第２の構成において、一のゲート線の一方の端部に、当該一のゲート線を走査する一の前記駆動回路が設けられていることとしてもよい（第３の構成）。
　第３の構成によれば、ゲート線の両端に当該ゲート線を走査する２つの駆動回路を設ける場合と比べ、駆動回路の数を削減できる。
　第２の構成において、一のゲート線の両端に、当該一のゲート線を走査する２つの前記駆動回路が設けられていることとしてもよい（第４の構成）。
　第４の構成によれば、一のゲート線を１つの駆動回路で走査する場合と比べ、ゲート線を走査するための負荷が分散され、当該ゲート線を確実に走査することができる。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１の実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置を示す概略構成を示す模式図である。図１に示すように、液晶表示装置１は、表示パネル２として、アクティブマトリクス基板１０と、対向基板２０と、アクティブマトリクス基板１０と対向基板２０とに挟持された液晶層３０とを備える。
　図１において図示を省略するが、アクティブマトリクス基板１０の下面側と対向基板２０の上面には、一対の偏光板が設けられている。また、対向基板２０には、Ｒ（赤），Ｇ（緑），Ｂ（青）の３色のカラーフィルタ（図示略）が形成されている。
　図２は、アクティブマトリクス基板１０の概略構成を示す模式図である。図２に示すように、アクティブマトリクス基板１０は、表示領域１０Ｒと、表示領域１０Ｒの外側に、ゲートドライバ１１、ソースドライバ１３、配線１４、及び端子部１５を備える。
　ゲートドライバ１１とソースドライバ１３のそれぞれは、端子部１５と電気的に接続されている。配線１４は、ソースドライバ１３と接続されている。端子部１５には、図示しない表示制御回路から、ゲートドライバ１１及びソースドライバ１３を駆動するためのタイミング信号や制御信号等が入力される。
　図３は、表示領域１０Ｒの概略構成を示す模式図である。図３に示すように、表示領域１０Ｒには、複数のゲート線ＧＬ（ＧＬ１～ＧＬＭ）と、ゲート線ＧＬと交差する複数のソース線ＳＬ（ＳＬ１～ＳＬＮ）が設けられている。
　各ゲート線ＧＬは、ゲートドライバ１１（図２）と接続されている。この例では、ゲートドライバ１１は、ゲート線ＧＬの両端部に設けられている。ゲート線ＧＬの両端に設けられた２つのゲートドライバ１１を同時駆動させることにより、ゲート線ＧＬが選択状態に切り替えられる。以下、ゲート線ＧＬを選択状態に切り替えることをゲート線ＧＬの駆動又は走査と呼ぶ。
　ソース線ＳＬは、ソースドライバ１３（図３）と接続された配線１４（図３）を介してソースドライバ１３と接続されている。ソース線ＳＬは、ソースドライバ１３からデータ電圧信号が入力される。
　この例において、データ電圧信号は、対向基板２０に設けられた共通電極（図示略）の電位を基準とした正極性と負極性のいずれかの極性を有する。ソースドライバ１３は、フレームごとに、ソース線ＳＬのデータ電圧信号の極性を反転させる。
　次に、本実施形態における表示領域１０Ｒのより具体的な構成について図４を用いて説明する。図４は、表示領域１０Ｒの一部の領域を抜き出した模式図である。
　表示領域１０Ｒには、図４に示すように、画素電極１６がマトリクス状に配置されている。１つの画素電極１６が設けられた領域ＰＩＸが１つのサブ画素であり、この図では、Ｐ１～Ｐ４の４つの画素行における一部のサブ画素が例示されている。
　また、この図では図示を省略しているが、画素電極１６と対向するように、絶縁膜を介して共通電極が設けられている。共通電極は、例えば、ＩＴＯ等の透明導電膜で構成され、所定の電圧が印加される。
　図４において、各画素電極１６に表されたＲ，Ｇ，Ｂの文字はカラーフィルタの色を示している。Ｒの色に対応するサブ画素をＲ画素、Ｇの色に対応するサブ画素をＧ画素、Ｂの色に対応するサブ画素をＢ画素とする。この例では、各画素行において、Ｒ画素、Ｇ画素、Ｂ画素の順に並んでいる。Ｒ画素、Ｇ画素、及びＢ画素によって１つの画素が構成される。
　また、本実施形態では、３列のサブ画素ごと、すなわち、１画素ごとに２本のソース線ＳＬが設けられている。より具体的には、図４に示すように、３列のサブ画素を含む画素列Ｌ１、Ｌ２に対し、ソース線ＳＬｎ、ＳＬｎ＋１と、ソース線ＳＬｎ＋２、ＳＬｎ＋３がそれぞれ設けられている。また、さらに、画素列Ｌ１、Ｌ２に対して、１本の共通電極配線Ｃが設けられている。共通電極配線Ｃは、共通電極（図示略）と接続されている。共通電極配線Ｃを設けることにより共通電極（図示略）の抵抗分布が小さくなり、表示品位が向上する。
　画素電極１６は、スイッチング素子１７と接続され、スイッチング素子１７を介して一のゲート線ＧＬ及び一のソース線ＳＬと接続されている。スイッチング素子１７は、例えば、薄膜トランジスタで構成されている。スイッチング素子１７は、ゲート線ＧＬと接続されたゲート、ソース線ＳＬと接続されたソース、画素電極１６と接続されたドレインを有する。
　この例において、画素行Ｐ１～Ｐ４のうち、画素行Ｐ２、Ｐ３に対して、ゲート線ＧＬｎ－１、ＧＬｎ、ＧＬｎ＋１が設けられている。画素行Ｐ２におけるＧ画素の画素電極１６は、スイッチング素子１７を介してゲート線ＧＬｎと接続されている。画素行Ｐ２におけるＲ画素及びＢ画素の各画素電極１６は、スイッチング素子１７を介してゲート線ＧＬｎ＋１と接続されている。また、画素行Ｐ３におけるＧ画素の画素電極１６は、スイッチング素子を介してゲート線ＧＬｎと接続されている。画素行Ｐ３におけるＲ画素及びＢ画素の各画素電極１６は、スイッチング素子１７を介してゲート線ＧＬｎ－１と接続されている。
　図５は、あるフレームにおいて、図４に示したソース線ＳＬに入力されるデータ電圧信号の極性と、各サブ画素の電圧極性とを例示した模式図である。本実施形態では、画素列Ｌ１、Ｌ２ごとの２本のソース線ＳＬは、互いに逆極性のデータ電圧が印加される。
　つまり、図５に示すように、この例では、あるフレームにおいて、ソース線ＳＬｎとＳＬｎ＋２には正極性（＋）のデータ電圧信号が入力され、ソース線ＳＬｎとＳＬｎ＋３には負極性（－）のデータ電圧信号が入力される。この場合、図５において、画素電極１６に表された右上がりの斜線の表示は、負極性のデータ電圧が印加されることを示しており、白色の表示は正極性のデータ電圧が印加されることを示している。
　上述したように、２つの画素行ごとの３本のゲート線ＧＬを、ゲート線ＧＬｎ－１→ＧＬｎ→ＧＬｎ＋１の順、若しくは、ゲート線ＧＬｎ＋１→ＧＬｎ→ＧＬｎ－１の順に走査すると、奇数行と偶数行においてホワイトバランスがばらつき横縞が発生しやすくなる。
　そこで、本実施形態では、２つの画素行ごとの３本のゲート線ＧＬを、ゲート線ＧＬｎ→ＧＬｎ－１→ＧＬｎ＋１の順、若しくは、ゲート線ＧＬｎ→ＧＬｎ＋１→ＧＬｎ－１の順に走査する。
　図６（ａ）～（ｃ）は、ゲート線ＧＬｎ、ＧＬｎ－１、ＧＬｎ＋１の順に走査した場合における画素の電圧極性（（＋）（－））の変化を示す図である。なお、図６（ａ）～（ｃ）では、図５に示す破線枠Ｒ１内の各サブ画素の電圧極性のみを表し、ゲート線やソース線等の素子の図示は省略している。
　図６（ａ）は、Ｍ－１フレーム目のデータ書き込み後、Ｍフレーム目において、ゲート線ＧＬｎ（図５等参照）が走査され、ゲート線ＧＬｎと接続されたＧ画素（太枠）にデータが書き込まれた状態を示している。図６（ａ）に示すように、画素行Ｐ２、Ｐ３のＧ画素の画素電圧の極性は、Ｍ－１フレーム目と逆極性の画素電圧に変化する。Ｒ画素及びＢ画素の画素電圧の極性は、Ｍ－１フレーム目と同じである。
　次に、ゲート線ＧＬｎ－１（図５等参照）が走査されると、図６（ｂ）に示すように、画素行Ｐ３においてゲート線ＧＬｎ－１と接続されたＲ画素とＢ画素（太枠）は、Ｍ－１フレーム目の当該画素の画素電圧と逆極性の画素電圧が印加される。このとき、画素行Ｐ３のＧ画素は、隣接するＲ画素とＢ画素の画素電圧の変化の影響を受ける。しかしながら、Ｒ画素とＢ画素は互いに逆極性の電圧が印加されるため、Ｒ画素とＢ画素のそれぞれが、画素行Ｐ３のＧ画素に影響を及ぼす電圧変化が相殺され、画素行Ｐ３のＧ画素は実質的に電圧変化の影響を受けない。
　次に、ゲート線ＧＬｎ＋１（図５等参照）が走査されると、図６（ｃ）に示すように、画素行Ｐ２においてゲート線ＧＬｎ＋１と接続されたＲ画素とＢ画素（太枠）は、Ｍ－１フレーム目の当該画素の画素電圧と逆極性の画素電圧が印加される。このとき、画素行Ｐ２のＧ画素は、隣接するＲ画素とＢ画素の画素電圧の変化の影響を受ける。しかしながら、Ｒ画素とＢ画素は互いに逆極性の電圧が印加されるため、Ｒ画素とＢ画素のそれぞれが、画素行Ｐ２のＧ画素に影響を及ぼす電圧変化が相殺され、画素行Ｐ２のＧ画素は実質的に電圧変化の影響を受けない。
　このように、２つの画素行ごとに設けられる３本のゲート線ＧＬを、ゲート線ＧＬｎ、ＧＬｎ－１、ＧＬｎ＋１の順に走査することで、先にデータが書き込まれたサブ画素は、後にデータが書き込まれたサブ画素の画素電圧の極性変化の影響を受けにくい。そのため、中間調画像を表示した場合であっても、奇数行と偶数行の画素におけるホワイトバランスがばらつかず、横縞が発生しにくい。
　ここで、本実施形態におけるゲートドライバ１１の構成について説明する。
　端子部１５（図２参照）とゲートドライバ１１との間は信号線で接続されている。ゲートドライバ１１は、端子部１５から信号線を介して当該ゲートドライバ１１を駆動するための制御信号を受け取る。この例において、制御信号は、クロック信号ＣＫＡ、ＣＫＢと、リセット信号ＣＬＲとを含む。クロック信号ＣＫＡ、ＣＫＢは、Ｈ（Ｈｉｇｈ）レベルとＬ（Ｌｏｗ）レベルの電位を一定の周期（例えば、一水平走査期間）で繰り返し、互いに逆位相となる信号である。また、リセット信号ＣＬＲは、一定の期間、Ｈレベルの電位となる信号である。
　図７は、ゲート線ＧＬｎを駆動するゲートドライバ（単位回路）１１＿ｎの等価回路図である。図７に示すように、ゲートドライバ１１＿ｎは、Ｔｒ１～Ｔｒ６で示す６つのスイッチング素子と、キャパシタＣｐとを有する。
　ゲートドライバ１１＿ｎにおいて、スイッチング素子Ｔｒ１のドレインと、スイッチング素子Ｔｒ２のドレインと、スイッチング素子Ｔｒ５のドレインと、キャパシタＣｐの一方の電極と、スイッチング素子Ｔｒ６のゲートとが接続された内部配線をノードＡと称する。
　スイッチング素子Ｔｒ１は、ゲート線ＧＬｎ－１の電位が入力されるゲート、電源電圧ＶＳＳが入力されるソース、ノードＡと接続されたドレインを有する。
　スイッチング素子Ｔｒ２は、ＳＥＴ信号が入力されるゲートとソースとを有する。ＳＥＴ信号は、ゲート線ＧＬｎ－２（ｎ≧３）の電位又はスタートパルス信号ＳＰである。
　ゲートドライバ１１＿１及び１１＿２におけるスイッチング素子Ｔｒ２は、端子部１５からスタートパルス信号ＳＰが供給される。また、ゲートドライバ１１＿３以降のスイッチング素子Ｔｒ２は、当該ゲートドライバ１１が駆動するゲート線ＧＬｎの２段前のゲート線ＧＬｎ－２の電位が供給される。また、スイッチング素子Ｔｒ２のドレインはノードＡと接続されている。
　スイッチング素子Ｔｒ３は、クロック信号ＣＫＡが供給されるゲート、電源電圧ＶＳＳが供給されるソース、スイッチング素子Ｔｒ４及びＴｒ６の各ドレイン及びキャパシタＣｐの他方の電極に接続されたドレインを有する。
　スイッチング素子Ｔｒ４は、リセット信号ＣＬＲが供給されるゲート、電源電圧ＶＳＳが供給されるソース、ゲート線ＧＬｎと接続されたドレインを有する。
　スイッチング素子Ｔｒ５は、リセット信号ＣＬＲが供給されるゲート、電源電圧ＶＳＳが供給されるソース、ノードＡと接続されたドレインを有する。
　スイッチング素子Ｔｒ６は、ノードＡと接続されたゲート、クロック信号ＣＫＢが供給されるソース、ゲート線ＧＬｎと接続されたドレインを有する。
　キャパシタＣｐはノードＡと接続された電極と、スイッチング素子Ｔｒ３、Ｔｒ４、Ｔｒ６の各ドレイン及びゲート線ＧＬｎに接続された電極とを有する。
　図８は、クロック信号ＣＫＡ、ＣＫＢの波形と、ゲート線ＧＬ及びゲートドライバ１１＿ｎのノードＡ（ｎ）の駆動タイミングを表す波形図である。
　時刻ｔ０においてゲート線ＧＬｎ－２が選択状態となり、ゲート線ＧＬｎ－２の電位がＨレベルになる。このとき、ゲートドライバ１１＿ｎ（ｎ≧３）のスイッチング素子Ｔｒ２がオンになり、ゲート線ＧＬｎ－２の電位よりも低い電位がノードＡ（ｎ）に充電される。クロック信号ＣＫＢの電位はＬレベルであり、スイッチング素子Ｔｒ６からゲート線ＧＬｎにＬレベルの電位が入力される。
　時刻ｔ１になるとクロック信号ＣＫＢの電位がＨレベルに遷移する。スイッチング素子Ｔｒ６のソースにＨレベルの電位が入力され、スイッチング素子Ｔｒ６からＨレベルの電位が出力される。このとき、スイッチング素子Ｔｒ６の寄生容量と、キャパシタＣｐによってノードＡ（ｎ）の電位が突き上げられる。これにより、Ｈレベルの電位がゲート線ＧＬｎに入力され、ゲート線ＧＬｎは選択状態となる。
　時刻ｔ２において、クロック信号ＣＫＡの電位がＬレベルからＨレベル、クロック信号ＣＫＢの電位がＨレベルからＬレベルに遷移する。これにより、スイッチング素子Ｔｒ３がオンになり、スイッチング素子Ｔｒ３のソースから電源電圧ＶＳＳの電位、すなわち、Ｌレベルの電位がゲート線ＧＬｎに入力され、ゲート線ＧＬｎは非選択状態となる。
　また、時刻ｔ２において、ゲートドライバ１１＿ｎ－１により、ゲート線ＧＬｎと同様、ゲート線ＧＬｎ－１が選択状態となり、ゲート線ＧＬｎ－１の電位がＨレベルになる。このとき、スイッチング素子Ｔｒ１がオンになり、スイッチング素子Ｔｒ１のソースを介して電源電圧ＶＳＳの電位、すなわち、Ｌレベルの電位がノードＡ（ｎ）に入力される。スイッチング素子Ｔｒ６はオフになり、ゲート線ＧＬｎはＬレベルの電位を維持する。
　この例では、ゲートドライバ１１＿ｎのＴｒ３とＴｒ６に、クロック信号ＣＫＡとクロック信号ＣＫＢがそれぞれ入力されるが、ゲートドライバ１１＿ｎ－２及びゲートドライバ１１＿ｎ－１のＴｒ３及びＴｒ６には、ゲートドライバ１１＿ｎのＴｒ３及びＴｒ６と逆位相となるクロック信号が入力される。つまり、ゲートドライバ１１＿ｎ－２及びゲートドライバ１１＿ｎ－１のＴｒ３にはクロック信号ＣＫＢ、ゲートドライバ及１１＿ｎ－２びゲートドライバ１１＿ｎ－１のＴｒ６にはクロック信号ＣＫＡが入力される。
　なお、ゲートドライバ１１＿ｎの駆動対象であるゲート線ＧＬｎの３本後ろのゲート線に対応するゲートドライバ１１＿ｎ＋３のスイッチング素子Ｔｒ１、Ｔｒ２は、ゲートドライバ１１＿ｎと同様、駆動対象であるゲート線ＧＬｎ＋３の前段のゲート線ＧＬｎ＋２、及び２本前のゲート線ＧＬｎ＋１とそれぞれ接続される。一方、ゲート線ＧＬｎの前段及び後段に設けられるゲート線ＧＬｎ－１とＧＬｎ＋１に対応するゲートドライバ１１＿ｎ－１、１１＿ｎ＋１のスイッチング素子Ｔｒ１とＴｒ２の接続先は、ゲートドライバ１１＿ｎとは異なる。具体的には、ゲートドライバ１１＿ｎ＋１のスイッチング素子Ｔｒ１は、ゲート線ＧＬｎ＋３と接続され、スイッチング素子Ｔｒ２は、ゲート線ＧＬｎ－１と接続される。また、ゲートドライバ１１＿ｎ－１のスイッチング素子Ｔｒ１は、ゲート線ＧＬｎ＋１と接続され、スイッチング素子Ｔｒ２は、ゲート線ＧＬｎと接続される。
　つまり、ゲートドライバ１１＿ｎのスイッチング素子Ｔｒ１は、ゲート線ＧＬｎの前段のゲート線ＧＬｎ－１と接続されるが、ゲートドライバ１１＿ｎ＋１、１１＿ｎ－１のスイッチング素子Ｔｒ１は、それぞれの駆動対象であるゲート線の２本後ろのゲート線と接続される。また、ゲートドライバ１１＿ｎ－１のスイッチング素子Ｔｒ２は、ゲート線ＧＬｎ－１の前段のゲート線ＧＬｎと接続されるが、ゲートドライバ１１＿ｎ、１１＿ｎ＋１のスイッチング素子Ｔｒ２は、それぞれの駆動対象であるゲート線の２本前のゲート線と接続される。なお、ゲート線ＧＬｎ＋２を駆動するゲートドライバ１１＿ｎ＋２のスイッチング素子Ｔｒ１とＴｒ２は、ゲートドライバ１１＿ｎ－１と同様、２本後ろのゲート線と前段のゲート線にそれぞれ接続される。また、ゲート線ＧＬｎ－２を駆動するゲートドライバ１１＿ｎ－２のスイッチング素子Ｔｒ１とＴｒ２は、ゲートドライバ１１＿ｎ＋１と同様、２本後ろのゲート線と２本前のゲート線にそれぞれ接続される。
＜第２の実施形態＞
　上述した第１の実施形態では、一のゲート線ＧＬの両端に設けられたゲートドライバ１１によって当該ゲート線ＧＬを同時に駆動する例を説明した。本実施形態では、一のゲート線ＧＬの左右いずか一方の端部に当該ゲート線ＧＬを駆動するゲートドライバ１１を配置する例について説明する。
　図９は、本実施形態におけるゲート線ＧＬの走査（スキャン）順とゲートドライバ１１の配置例を示す模式図である。
　図９に示すように、ゲート線ＧＬ２、ＧＬ１、ＧＬ３、ＧＬ５、ＧＬ４、ＧＬ６、ＧＬ８、ＧＬ７・・・の順に走査される。つまり、上述した第１の実施形態と同様、上から順に連続する３本のゲート線ＧＬ（ＧＬｎ－１、ＧＬｎ、ＧＬｎ＋１）ごとに、ゲート線ＧＬｎ、ＧＬｎ－１、ＧＬｎ＋１の順に走査される（ｎは２以上の整数）。
　この例において、ゲート線ＧＬ１、ＧＬ５、ＧＬ６、ＧＬ７…を駆動するゲートドライバ１１（１１＿１，１１＿５，１１＿６，１１＿７…）は、当該ゲート線ＧＬの右側の領域に設けられる。また、ゲート線ＧＬ２、ＧＬ３、ＧＬ４、ＧＬ８…を駆動するゲートドライバ１１（１１＿２，１１＿３，１１＿４，１１＿８…）は、当該ゲート線ＧＬの左側の領域に設けられる。ゲートドライバ１１の構成は、上述した第１の実施形態の図７と同様である。
　この例では、ゲート線ＧＬのスキャン順が偶数番目となるゲートドライバ１１と、スキャン順が奇数番目となるゲートドライバ１１とを、表示領域１０Ｒ（図２）の左右の額縁領域に分けて配置する。また、この例では、一のゲート線ＧＬに対して１つのゲートドライバ１１が設けられる。そのため、一のゲート線ＧＬに対して２つのゲートドライバ１１を設ける第１の実施形態と比べ、ゲートドライバ１１の数を削減することができる。その結果、表示領域１０Ｒの左右の額縁領域の幅を小さくすることができる。
＜第３の実施形態＞
　上述した第２の実施形態では、各ゲート線ＧＬを駆動するゲートドライバ１１を左側と右側に振り分けて配置する例を説明したが、全てのゲートドライバ１１を左側又は右側の一方の領域に配置するようにしてもよい。
　具体的には、例えば、ゲート線ＧＬの走査順と同じ順序で、当該ゲート線ＧＬを駆動するゲートドライバ１１を並べて配置してもよい。図１０は、この場合におけるゲートドライバ１１の配置例を示す模式図である。図１０では、２つの画素行ごとに設けられる３本のゲート線ＧＬとして、ゲート線ＧＬｎ－１～ＧＬｎ＋１と、ゲート線ＧＬｎ＋２～ＧＬｎ＋４を例示している。
　これらゲート線ＧＬを駆動する６つのゲートドライバ１１＿ｎ－１～１１＿ｎ＋４は、ゲート線ＧＬが走査される順序で配置される。つまり、ゲート線ＧＬｎ－１～ＧＬｎ＋１は、ゲート線ＧＬｎ、ＧＬｎ－１、ＧＬｎ＋１の順に走査される。また、ゲート線ＧＬｎ＋２～ＧＬｎ＋４は、ゲート線ＧＬｎ＋３、ＧＬｎ＋２、ＧＬｎ＋４の順に走査される。そのため、ゲートドライバ１１＿ｎ－１～１１＿ｎ＋４は、ゲートドライバ１１＿ｎ、１１＿ｎ－１、１１＿ｎ＋１、１１＿ｎ＋３、１１＿ｎ＋２、１１＿ｎ＋４の順に配置する。
　また、ゲート線ＧＬの走査順ではなく、例えば、図１１に示すように、ゲート線ＧＬと同じ並び順にゲートドライバ１１＿ｎ－１～１１ｎ＋４を配置してもよい。この場合であっても、上記と同様、ゲート線ＧＬｎ、ＧＬｎ－１、ＧＬｎ＋１、ＧＬｎ＋３、ＧＬｎ＋２、ＧＬｎ＋４の順にゲート線ＧＬを走査するように、ゲートドライバ１１＿ｎ－１～１１ｎ＋４を駆動させればよい。
　図１０に示す構成では、例えば、ゲートドライバ１１＿ｎ－１とゲート線ＧＬｎ－１とを接続する部分と、ゲートドライバ１１＿ｎとゲート線ＧＬｎとを接続する部分とが交差する。このように、ゲートドライバ１１とゲート線ＧＬとの接続部分が交差すると、交差部分に寄生容量が生じる。そのため、交差部分の２本のゲート線ＧＬのそれぞれは、他方のゲート線ＧＬの電位の影響を受けやすい。図１０の構成では、ゲートドライバ１１とゲート線ＧＬの接続部分が交差する部分と交差しない部分とがあるため、各ゲート線ＧＬが受ける電位の影響が一様でない。一方、図１１に示す構成では、ゲートドライバ１１とゲート線ＧＬとの接続部分が交差しないため、他のゲート線ＧＬの電位の影響を受けにくい。しかしながら、図１１の構成では、図１０の構成と比べて、ゲートドライバ１１内部の結線が複雑になりやすい。
＜変形例＞
　以上、本発明の実施形態について説明したが、本発明の実施形態は上記の具体例に限定されず、様々な変更が可能である。
　（１）上述した実施形態では、表示領域１０Ｒの外側にゲートドライバ１１が設けられる例を説明したが、ゲートドライバ１１を構成する素子の全部又は一部が表示領域１０Ｒ内に設けられていてもよい。

Claims (4)

  1. 　アクティブマトリクス基板と、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層とを備える液晶表示装置において、
    　前記アクティブマトリクス基板は、
    　マトリクス状に画素電極が配置された複数の画素と、
    　所定電位を基準とする正極性と負極性のいずれか一方の極性を示すデータ電圧が印加される複数のソース線と、
    　前記複数の画素における各画素電極と接続された複数のゲート線と、
    　前記複数のゲート線のそれぞれに対応して設けられ、対応するゲート線を駆動する駆動回路と、を備え、
    　前記対向基板は、互いに異なる複数の色のカラーフィルタを備え、
    　少なくとも３列の画素ごとに、互いに逆極性のデータ電圧が印加される２本のソース線が設けられ、
    　前記複数のソース線に印加されるデータ電圧の極性は、フレームごとに反転され、
    　前記複数の画素のそれぞれは、前記複数の色のうちのいずれかの色に対応し、ゲート線の延伸方向において異なる色の画素が周期的に並んでおり、
    　２行の画素ごとに、第１のゲート線、第２のゲート線、及び第３のゲート線が順に略平行に設けられ、
    　前記第２のゲート線には、前記２行の画素における一の色の画素が接続され、
    　ゲート線の延伸方向において前記一の色の画素の両側に隣接する他の色の２つの画素は、前記第１のゲート線と前記第３のゲート線のいずれか一方と接続され、前記他の色の２つの画素の画素電極は、互いに逆極性となる前記データ電圧が印加されるソース線と接続されており、
    　前記第１のゲート線、前記第２のゲート線、及び前記第３のゲート線のうち、前記第２のゲート線が最初に走査される、液晶表示装置。
  2. 　前記対向基板は、さらに、各画素電極と対向する位置に設けられた共通電極を備え、
    　前記アクティブマトリクス基板は、さらに、前記複数のソース線と略平行に設けられ、前記共通電極と接続された複数の共通電極配線を備える、請求項１に記載の液晶表示装置。
  3. 　一のゲート線の一方の端部に、当該一のゲート線を走査する一の前記駆動回路が設けられている、請求項１又は２に記載の液晶表示装置。
  4. 　一のゲート線の両端に、当該一のゲート線を走査する２つの前記駆動回路が設けられている、請求項１又は２に記載の液晶表示装置。
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