WO2018182379A1 - 안테나 어셈블리 및 안테나 어셈블리를 포함하는 장치 - Google Patents

안테나 어셈블리 및 안테나 어셈블리를 포함하는 장치 Download PDF

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Abstract

복수의 안테나 소자, 복수의 안테나 소자가 일면상에 설치된 제1 PCB, 제1 PCB의 타면에 설치되며, 복수의 안테나 소자에 전기적으로 연결되는 복수의 캐비티 필터 및, 일면 상에서 복수의 캐비티필터에 전기적으로 연결되며, 적어도 파워엠프, 디지털 프로세싱 회로, 캘리브레이션 네트워크를 포함하는 제2PCB를 포함하되, 제2PCB는 서로 나란한 방향으로 연장되는 하나 이상의 제1 프로세싱 영역과 하나 이상의 제2 프로세싱 영역을 포함하며, 디지털 프로세싱 회로는 제1 프로세싱 영역과 제2프로세싱 영역 중 제2 프로세싱 영역에만 배치되고, 파워엠프는 제1 프로세싱 영역과 제2 프로세싱 영역 중 제1 프로세싱 영역에만 배치되는 안테나 어셈블리 및 이를 포함하는 안테나 장치를 제공한다.

Description

안테나 어셈블리 및 안테나 어셈블리를 포함하는 장치
본 발명은 안테나 장치 및 안테나 어셈블리에 관한 것으로, 더욱 상세하게 무선 통신용 안테나 장치 및 이에 사용되는 안테나 어셈블리에 관한 것이다.
무선 통신 기술, 예를 들어, MIMO(Multiple Input Multiple Output) 기술은 다수의 안테나를 사용하여 데이터 전송용량을 획기적으로 늘리는 기술로서, 송신기에서는 각각의 송신 안테나를 통해 서로 다른 데이터를 전송하고, 수신기에서는 적절한 신호처리를 통해 송신 데이터들을 구분해 내는 공간적인 멀티플렉싱 기법이다.
따라서 송수신 안테나의 개수를 동시에 증가시킴에 따라 채널 용량이 증가하여 보다 많은 데이터를 전송할 수 있게 한다. 예를 들어 안테나 수를 10개로 증가시키면 현재의 단일 안테나 시스템에 비해 같은 주파수 대역을 사용하여 약 10배의 채널 용량을 확보하게 된다.
4G LTE-advanced에서는 8개의 안테나까지 사용하고 있으며, 현재 pre-5G 단계에서 64 또는 128개의 안테나를 장착한 제품이 개발되고 있고, 5G에서는 훨씬 더 많은 수의 안테나를 갖는 기지국 장비가 사용될 것으로 예상되며, 이를 Massive MIMO 기술이라고 한다. 현재의 Cell 운영이 2-Dimension인데 반해 Massive MIMO 기술이 도입되면 3D-Beamforming이 가능해지므로 FD-MIMO(Full Dimension)라고도 부른다.
Massive MIMO 기술에서는 안테나의 숫자가 늘어나면서 이에 따른 트랜스미터와 필터의 숫자도 함께 증가한다. 그럼에도 설치장소의 리스비용이나 공간적인 제약으로 인해, RF 부품(Antenna/Filter/Power Amplifier/Transceiver etc.)을 작고 가벼우며, 값싸게 만드는 것이 Massive MIMO 기술을 채용한 안테나 장치의 성패를 좌우하게 된다. Massive MIMO는 커버리지 확장을 위해서는 고출력이 필요한데, 이러한 고출력으로 인한 소모전력과 발열량은 무게 및 사이즈를 줄이는 데 부정적인 요인으로 작용한다.
이에 본 발명이 해결하고자 하는 과제는 방열을 효율적으로 할 수 있는 구성을 가진 안테나 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 소형이면서 경량화된 적층구조의 MIMO 안테나 어셈블리 및 이를 포함하는 안테나 장치를 제공하는 것이다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따른 안테나 어셈블리 및 안테나 장치는,
복수의 안테나 소자, 복수의 안테나 소자가 일면상에 설치된 제1 PCB, 제1 PCB의 타면에 설치되며, 복수의 안테나 소자에 전기적으로 연결되는 복수의 캐비티 필터 및, 일면 상에서 복수의 캐비티필터에 전기적으로 연결되며, 적어도 파워엠프, 디지털 프로세싱 회로, 캘리브레이션 네트워크를 포함하는 제2PCB를 포함하되, 제2PCB는 서로 나란한 방향으로 연장되는 하나 이상의 제1 프로세싱 영역과 하나 이상의 제2 프로세싱 영역을 포함하며, 디지털 프로세싱 회로는 제1 프로세싱 영역과 제2프로세싱 영역 중 제2 프로세싱 영역에만 배치되고, 파워엠프는 제1 프로세싱 영역과 제2 프로세싱 영역 중 제1 프로세싱 영역에만 배치되는 안테나 어셈블리 및 이를 포함하는 안테나 장치를 제공한다.
기재한 내용 외에 다른 과제 해결 수단은 본 명세서의 다른 기재에 의해 자연히 도출될 수 있다.
도 1은 본 발명의 일 실시예에 따른 안테나 장치의 측전면 사시도이다.
도 2는 본 발명의 일 실시예에 따른 Massive MIMO 안테나 시스템의 적층구조를 도식화한 도면이다.
도 3은 도 2의 적층구조를 취하는 본 발명의 일 실시예에 따른 Massive MIMO 안테나의 분해도이다.
도 4는 본 발명의 일 실시예에 따른 안테나 소자가 결합된 제1PCB에 필터들이 결합한 서브 어셈블리의 분해도이다.
도 5는 본 발명의 일 실시예에 따른 제2PCB 상의 소자 배치 구조를 나타내는 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 제2PCB 상의 소자 배치 구조를 나타내는 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 제2PCB 상의 소자 배치 구조를 나타내는 사시도이다.
도 8은 본 발명의 또 다른 실시예에 따른 제2 PCB 및 별도 본체 하우징, 히트싱크를 도시한 부분 부분 분해 사시도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성 요소들에 식별 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 안테나 장치의 측전면 사시도이다.
본 발명의 일 실시예에 따른 안테나 장치는 안테나 어셈블리(10), 안테나 본체(20), 전원 공급 모듈(30)을 포함할 수 있다.
본 발명의 일 실시예에 따른 안테나 장치는 전기 에너지를 무선 송수신 전파로 변환하는 일종의 에너지 변환 및 소모 장치로서, 에너지 변환 및 소모에 수반하여 상당한 양의 열을 발생시킨다. 만일, 본체 하우징 내부의 무선 송수신 모듈이 과열되는 경우 장치 수명이 상당히 감소될 것이다. 또한, 무선 송수신 모듈의 온도가 증가함에 따라 무선 송수신 모듈의 감도가 달라질 수 있다. 특히, 무선 송수신 모듈의 위치에 따른 온도 편차는 무선 송수신 모듈 별 감도 편차를 발생시킬 수 있다. 이러한 무선 송수신 모듈의 온도에 따른 감도 차이 또는 위치별 감도 편차는 안테나 장치의 송수신 정확도를 저해시킴은 물론 그로 인해 송수신 속도를 감소시킬 수 있다. 위와 같은 문제점들을 해결하기 위해, 본 발명은 Massive MIMO 안테나의 적층구조에서 안테나 장치의 크기 및 무게에 장점을 가지고, 효율적인 발열이 가능한 Massive MIMO 안테나를 제안한다. 이러한 장점들은 안테나 어셈블리의 구조 및 안테나 어셈블리를 이루는 구성 중 일부인 PCB의 구성에 의해 달성이 가능하므로, 본 명세서에서는 먼저 안테나 장치의 구성 및 안테나 어셈블리의 적층구조에 대해 개략적으로 설명한 후, 안테나 어셈블리를 이루는 PCB의 구성에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 Massive MIMO 안테나의 적층구조를 도식화한 도면이다.
도 3은 도 2의 적층구조를 취하는 본 발명의 일 실시예에 따른 Massive MIMO 안테나의 분해도이다. 도 4는 본 발명의 일 실시예에 따른 안테나 소자(110)가 결합된 제1PCB(120)에 필터(130)들이 결합한 서브 어셈블리의 분해도이다. 한편, 본 발명에서 사용되는 필터(130)는 일 예시적으로 캐비티필터(130)일 수 있다.
도 2에서 안테나 본체(20)는 Massive MIMO 안테나의 구성으로서 예시되었다. Massive MIMO 안테나인 안테나 본체(20)는 레이돔(radome)(210)과, 외부에 방열수단(220), 일 예시적으로 방열핀(221)이 형성된 히트싱크(heat sink-220)와, 이들 사이에 배열되는 안테나 어셈블리(antenna assembly-10)를 포함한다. 안테나 어셈블리(10)는 디지털 소자들이 구현된 모듈들이 적층 구조로 결합된 형태로 구성될 수 있다.
구체적으로, 도 2에 도시된 본 발명의 일 실시예에 따른 적층 구조는, 복수의 안테나 소자가 체결된 제1PCB(120), 제1PCB(120) 및 제2PCB(140)의 신호라인과 전기적으로 연결되는 필터(130), 디지털 프로세싱 회로, 파워 엠프를 형성하는 아날로그 프로세싱 회로, 캘리브레이션 네트워크를 포함하는 제2PCB(140)를 포함하는 구성으로 이루어질 수 있다. 도 2에 도시된, 본 발명의 일 실시예에 따른 적층 구조에서는 캘리브레이션 네트워크가 파워엠프 및 디지털 프로세싱 회로와 함께 하나의 보드에 형성되므로, 파워엠프, 캘리브레이션 네트워크, 디지털 프로세싱 회로, 필터(130) 간에 RF 케이블 연결이 필요 없게 된다. 또한, 도 2의 적층구조는 종래 기술에 비해 적은 수의 레이어로 구성된다.
이러한 구조는 필터(130)와 PCB간에 RF커넥터로 연결할 필요가 없어, 안테나 어셈블리의 크기를 효율적으로 줄일 수 있는 장점을 가지고 있다. 이와 달리 캘리브레이션 네트워크가 안테나 소자(110)와 필터(130) 사이에 위치하는 안테나 어셈블리 구조의 경우, 캘리브레이션 네트워크는 통상 복수의 스위치로 구성되며, 각 필터(130)의 일단에 커플링된 RF 커플러들과 연결된다. 따라서, 급전 네트워크와 필터(130)들은 RF 커넥터를 통해 연결할 수 밖에 없으므로 무게와 크기가 늘어나는 문제점이 있다. 또한, 이 경우 파워엠프가 형성된 아날로그 보드와 디지털 보드가 별개의 레이어로 구성되고, 각 레이어들이 RF 커넥터를 통해 서로 연결되는 구조이므로, 무게와 크기를 줄이기 어려운 문제점이 있다. 또한, 이러한 구조에서는 하나의 PCB 상에 많은 소자들이 집적되어 집적 밀도가 높아짐으로써 발열과 관련한 문제가 발생할 수 있다. 이와는 달리, 도 2에 나타난 본 발명의 일 실시예에 따른 MIMO 시스템의 적층구조는 크기, 무게와 관련해서 장점을 가지고, 또한 하나의 PCB상에 집적되는 소자들의 밀도를 줄여 발열 측면에서도 더 유리한 장점이 있다. 이는 디지털 신호 처리부의 인터페이스 커넥터를 PCB 패턴으로 치환하고, RF인터페이스 커넥터를 PCB 패턴 상에 면접촉 방식으로 치환하는 구조로써 더욱 극대화될 수 있다. 즉, 제2PCB(140) 상에 디지털 프로세싱 회로 및 캘리브레이션 네트워크를 PCB 패턴으로 형성하고, 제2PCB(140)와 필터(130)가 면접촉 방식으로 연결되도록 하는 구성으로부터 위와 같은 장점들이 극대화될 수 있다.
한편, 도 2에 나타난 본 발명의 일 실시예에 따른 Massive MIMO 안테나 시스템의 적층구조의 장점은, 적어도 하나의 PCB 상에, 예를 들어, 제2PCB(140) 상에, 트랜시버회로, 파워엠프, 캘리브레이션 네트워크 및 디지털 프로세싱 회로 모두를 영역을 구별하여 효율적으로 위치시키는 특별한 배치 구조로부터 더욱 부각될 수 있다. 이러한, 특별한 배치 구조는 하나의 PCB 상에 많은 소자들이 집적되어 집적 밀도가 높아짐으로써 발생하는 발열 및 그 발열을 해소하는 방열 기법들을 고려하고 있다. 구체적으로, 위 PCB는 제2PCB(140)일 수 있으며, 제2PCB(140)상에 서로 나란한 방향으로 배열된 하나 이상의 제1프로세싱 영역과 제2프로세싱 영역에 의해 위 목적을 실현할 수 있다.
이하에서, 본 개시에 따른 하나의 PCB 상의 특별한 배치 구조를 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 하나의 PCB 상의 소자 배치 구조를 나타내는 평면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 PCB는 포트 영역(143), 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)을 포함할 수 있다.
포트 영역(143)은 PCB의 적어도 일단에 배치될 수 있다. 본 발명의 일 실시예에서 포트 영역(143)에 설치된 포트는 광 포트일 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며 포트는 외부기기와 디지털 신호 또는 아날로그 신호를 송수신하기 위한 디지털 신호 단자 또는 아날로그 신호 단자일 수 있다.
포트 영역(143)은 기판 상의 적어도 일단 모서리를 따라 연장할 수 있다. 일 예시적으로, 포트 영역(143)은 제1 프로세싱 영역(141) 또는 제2 프로세싱 영역(142)의 일부 모서리를 따라 연장할 수 있다.
이하에서, 포트 영역(143)이 형성된 기판 상의 적어도 일단 모서리에 평행한 방향 또는 포트 영역(143)이 연장하는 방향을 "횡방향"으로 통칭한다.
따라서, 본 발명의 일 실시예에서, 포트 영역(143)은 PCB 기판의 적어도 일단 모서리에서 횡방향으로 연장할 수 있다.
또한, 이하에서 "영역이 어떠한 방향으로 연장하는 것"은 그 영역이 폭에 비해 긴 길이를 갖는 장방형 형상이며 그 장방형 형상인 영역의 길이 방향이 어떠한 방향에 나란한 것을 의미한다.
본 명세서에서, 제1 프로세싱 영역(141)은 적어도 파워엠프가 설치된 회로 영역으로서 디지털 프로세싱 회로가 배치되지 않은 영역을 의미하는 것으로 사용된다. 또한, 제2프로세싱 영역(142)은 적어도 디지털 프로세싱 회로가 배치된 영역으로서, 파워엠프가 배치되지 않은 영역을 의미하는 것으로 사용된다. 다만, 제 1프로세싱 영역(141)에 소량의 디지털 프로세싱 회로가 배치되거나, 제2프로세싱 영역(142)에 소량의 파워엠프와 관련한 구성이 포함되어 있는 경우도 균등한 범위 내에서 본 발명의 실시 범위에 포함된다고 보아야 한다.
본 발명의 일 실시예에서, 제1 프로세싱 영역(141)은 파워엠프 뿐만 아니라, 복수의 송신/수신(TX/RX)회로를 제공하는 아날로그 프로세싱 회로(트랜시버회로) 및 켈리브레이션 네트워크도 설치된 회로 영역일 수 있다.
일 예시적으로, 캐비티필터는 제1 프로세싱 영역(141)을 통해 PCB에 전기적으로 연결될 수 있다. 예를 들어, 캐비티필터는 제1 프로세싱 영역(141)에 형성된 핀 접촉 단자를 통해 PCB에 전기적으로 제1 프로세싱 영역(141)에 연결될 수 있다.
본 발명의 일 실시예에서, 제1 프로세싱 영역(141)은 횡방향으로 연장할 수 있다. 즉, 제1 프로세싱 영역(141)은 포트 영역(143)이 형성된 PCB 기판의 적어도 일단 모서리에 평행한 방향으로 연장할 수 있다.
제2 프로세싱 영역(142)은, 디지털 프로세싱 회로가 설치된 회로 영역일 수 있다. 디지털 프로세싱 회로는, 디지털 신호 처리를 위한 IC 칩 및 그 부속 소자들의 회로 구성을 포함할 수 있다. 제1 프로세싱 영역(141)과 제2 프로세싱 영역(142)은 발열량의 차이를 보일 수 있다.
즉, 본 발명의 일 실시예에서, 하나의 PCB 상에서 트랜시버회로, 캘리브레이션 네트워크 및 파워엠프가 군을 이루어 배치되는 영역은 제1 프로세싱 영역(141)으로 정의될 수 있고, 하나의 PCB 상에 디지털 프로세싱 회로가 군을 이루어 배치되는 영역은 제2 프로세싱 영역(142)으로 정의될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니다. 그러나, 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)이 각각 포함하는 구성 요소들은 서로 교체될 가능성도 배제하는 것은 아니다.
제2 프로세싱 영역(142)은 일 예시적으로 제2PCB(140)에 설치된 회로 배선을 통해 제1 프로세싱 영역(141)의 소자들에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 제2 프로세싱 영역(142)은 횡방향으로 연장할 수 있다. 즉, 제2 프로세싱 영역(142)은 포트 영역(143)이 형성된 제2 PCB의 기판의 적어도 일단 모서리에 평행한 방향으로 연장할 수 있다.
도시된 실시예에서, 예시적으로 제1 프로세싱 영역(141)은 3 개의 영역으로 구성될 수 있고, 제1 프로세싱 영역(141)의 적어도 하나의 영역은 포트 영역(143)에 인접하게 배치될 수 있다.
또한, 도시된 실시예에서, 제2 프로세싱 영역(142)은, 제1 프로세싱 영역(141) 사이에 배치될 수 있다. 즉, 본 발명의 일 실시예에서, 제1 프로세싱 영역(141)과 제2 프로세싱 영역(142)은 서로 교번하여 배치될 수 있다.
이러한 본 발명의 일 실시예에 따를 때, 횡방향으로 연장하는 제1 프로세싱 영역(141)의 회로 및 제2 프로세싱 영역(142)의 회로가 서로 교번하여 배치되기 때문에, 제1 프로세싱 영역(141) 회로의 파워엠프에서 발생되는 열이 국부적으로 편중되는 것이 방지될 수 있다. 또한, 일 예시적으로 상대적으로 열 발생이 적을 수 있는 제2 프로세싱 영역(142) 회로가 제1 프로세싱 영역(141) 회로에 대한 일종의 열흡수 및 히트 싱크 기능을 수행할 수 있어 기판의 냉각 성능을 증가시킬 수 있다.
도 6및 도 7은 본 발명의 다른 실시예에 따른 하나의 PCB 상의 소자 배치 구조를 나타내는 평면도이다.
도 5에 일 예시적으로 나타난 배치구조는 상술한 바와 같이, 파워엠프에서 발생되는 열이 위쪽방향으로 누적되는 양이 적도록 배치가 가능한 구조적인 효과를 갖지만, 시스템 요구 성능에 따라 문제점이 발생할 수 있다.
예를 들어, 파워엠프 배치가 중앙부에 밀집되어 발열량이 중앙에 집중되고, 디지털 프로세싱 회로의 분산으로 다수의 디지털 고속 신호가 파워엠프 PCB내층을 지나서 처리되는 신호의 흐름을 가질 때 신호의 일그러짐이 발생할 수 있는 잠재적인 요인을 가지고 있다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 PCB는 포트 영역(143), 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)을 포함할 수 있다. 이 때, PCB는 일 예시적으로 도 2에 나타난 Massive MIMO 안테나 시스템의 적층구조의 제2PCB(140)일 수 있다. 본 발명의 다른 실시예에 따른 PCB는 도 5를 참조하여 설명한 본 발명의 일 실시예에 따른 PCB에 비하여 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)의 방향 및 구조 상에서 차이가 있다. 이하에서는, 앞서 도 5를 참조하여 설명한 본 발명의 일 실시예에 따른PCB의 영역 배치 구조와 본 발명의 다른 실시예에 따른 PCB의 영역 배치 구조상의 차이점을 위주로 도 6을 참조하여 설명되며 반복되는 설명은 생략된다.
본 발명의 다른 실시예에서, 포트 영역(143)은 기판 상의 적어도 일단 모서리를 따라 연장할 수 있다.
본 발명의 다른 실시예에서, 제1 프로세싱 영역(141)은 종방향으로 연장할 수 있다.
이하에서, 종방향은 횡방향에 수직한 방향, 즉, 포트 영역(143)이 형성된 형성된 PCB 기판의 적어도 일단 모서리에 수직한 방향을 의미한다.
또한, 본 발명의 다른 실시예에서, 제2 프로세싱 영역(142)은 종방향으로 연장할 수 있다.
도시된 실시예에서, 제2 프로세싱 영역(142)은 두 장측변, 즉, 포트 영역(143)이 형성된 PCB의 일단에 형성된 모서리에 인접하게 배치될 수 있다.
또한, 제1 프로세싱 영역(141)은 두 개의 제2 프로세싱 영역(142) 사이에 배치될 수 있다.
본 발명의 다른 실시예에서, 제2 프로세싱 영역(142)의 적어도 일단은 포트 영역(143)의 일단에 형성된 모서리에에 인접하게 배치될 수 있다. 이로써, 제2 프로세싱 영역(142)은 포트 영역(143)의 외부 신호 전달 포트, 예를 들어, 광포트에 대한 직접 회로 배선이 이루어질 수 있다.
이에, 포트 영역(143), 제2 프로세싱 영역(142), 및 제1 프로세싱 영역(141)으로 이어지는 전기 신호 경로가 이루어질 수 있다. 또한, 이러한 전기 신호 경로 또는 배선 배치를 위하여 별도의 우회 경로, 예를 들어, 비아를 통해 다른 층 배선 구조가 사용될 필요가 없어 PCB의 레이어(layer)의 수를 감소시킬 수 있다.
앞서 도 5를 참조하여 설명한 본 발명의 일 실시예에 따른 하나의 PCB 상의 소자 배치 구조, 즉, 횡배치 구조에서는, 제2 프로세싱 영역(142)의 디지털 프로세싱 회로는 포트 영역(143), 예를 들어, 광포트에 연결되기 위해서는 제1 프로세싱 영역(141)을 우회하는 배선이 필요하며, 이러한 우회 배선은 예를 들어, 다층 PCB의 다른 층에 비아를 통해 우회될 것을 요구한다. 이러한 우회 배선에 따라 전송 경로의 길이 및 복잡도가 증가될 수 있고 이는 고속 디지털 신호 처리 시 신호의 일그러짐을 유발할 수 있다.
이와는 달리, 도 6에 도시된 본 발명의 다른 실시예, 즉, 종배치 구조는 전송 경로의 길이 및 복잡도를 축소 시켜 그 전기적 특성을 향상시킬 수 있다. 이러한 배선 구조의 단순화를 통해 전송 정확도 및 속도를 증가시키는 장점도 갖는다. 아울러, 이러한 종배치 구조에 따라, PCB의 배선 설계 난이도, 생산성 및 원가절감이 달성될 수 있다.
또한, 본 발명의 다른 실시예에 따를 때, 제2 프로세싱 영역(142)의 디지털 프로세싱 회로가 복잡도가 높은 경우 제2 프로세싱 영역(142)이 제1 프로세싱 영역(141)보다 더 고 발열원일 수 있다. 이 때, 제2 프로세싱 영역(142)은 제1 프로세싱 영역(141)에 비해 상대적으로 더 높은 온도를 가질 수 있다.
본 발명의 다른 실시예에서, 제2 프로세싱 영역(142)은 PCB의 가장자리에 배치될 수 있고, 가장자리 영역은 제1 프로세싱 영역(141)이 배치된 중앙 영역에 비해 외기 또는 외기에 접촉된 본체 하우징(230)과 히트싱크(220)에 더 넓은 면적으로 접촉될 수 있다. 따라서, 상대적으로 고온으로 가열될 수 있는 제2 프로세싱 영역(142)의 방열성이 증대될 수 있고, PCB의 전체 온도 분포가 균일해질 수 있다.
한편, 도 6 및 도 7과는 달리, 본 발명의 또 다른 실시예에 따른 PCB상의 소자 배치 구조도 있을 수 있다. 본 발명의 또 다른 실시예에 따른 PCB상의 소자 배치 구조는 도 6에 나타난 본 발명의 다른 실시예에 따른 PCB상의 소자 배치 구조와 다른 구성은 유사하되, 다만 제1 프로세싱 영역(141)과 제2 프로세싱 영역(142)의 배치의 차이만 있을 수 있다. 즉, 본 발명의 또 다른 실시예에 따른 PCB상의 소자 배치 구조에서는 도 6의 본 발명의 다른 실시예에 따른 PCB상의 소자 배치 구조에 비하여 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)의 위치가 뒤바뀐 점에서 차이가 있다. 이하에서는, 앞서 설명한 본 발명의 일 실시예에 따른 PCB의 영역 배치 구조와 본 발명의 다른 실시예에 따른 PCB의 영역 배치 구조상의 차이점을 위주로 설명되며, 반복되는 설명은 생략된다.
본 발명의 또 다른 실시예에서, 포트 영역(143)은 기판 상의 적어도 일단 모서리를 따라 연장할 수 있다.
본 발명의 또 다른 실시예에서, 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)은 종방향으로 연장할 수 있다.
본 발명의 또 다른 실시예에서, 제1 프로세싱 영역(141)은 두 장측변, 즉, 포트 영역(143)이 형성된 PCB의 적어도 일단 모서리에 수직한 두 모서리에 인접하게 배치될 수 있다.
또한, 제2 프로세싱 영역(142)은 두 개의 제1 프로세싱 영역(141) 사이에 배치될 수 있다.
본 발명의 또 다른 실시예에서, 제2 프로세싱 영역(142)의 적어도 일단은 포트 영역(143)에 인접하게 배치될 수 있다. 이로써, 제2 프로세싱 영역(142)은 포트 영역(143)의 외부 신호 전달 포트, 예를 들어, 광포트에 대한 직접 회로 배선이 이루어질 수 있다. 물론, 이 경우 제1 프로세싱 영역(141)도 포트 영역(143)에 인접하게 배치될 수 있다.
이에, 포트 영역(143), 제2 프로세싱 영역(142), 제1 프로세싱 영역(141)으로 이어지는 전기 신호 경로가 이루어질 수 있다. 또한, 이러한 전기 신호 경로 또는 배선 배치를 위하여 별도의 우회 경로, 예를 들어, 비아를 통해 다른 층 배선 구조가 사용될 필요가 없어 PCB의 레이어(layer)의 수를 감소시킬 수 있고, 배선의 전송 경로 길이 및 복잡성을 낮춰 회로의 전기적 특성을 향상시킬 수 있다. 본 발명의 또 다른 실시예에 따른 소자 배치 구조는, 파워엠프가 상대적으로 고 발열원일 때를 상정한 예시적인 배치 구조이다. 이 경우 제1 프로세싱 영역(141)은 PCB의 가장자리에 배치될 수 있고, 가장자리 영역은 제2 프로세싱 영역(142)이 배치된 중앙 영역에 비해 외기 또는 외기에 접촉된 하우징과 히트싱크(220)에 더 넓은 면적으로 접촉될 수 있다. 따라서, 상대적으로 고온으로 가열될 수 있는 제1 프로세싱 영역(141)의 방열성이 증대될 수 있고, 전체 PCB의 온도 분포가 균일해질 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 제2 PCB 및 별도 본체 하우징(230), 히트싱크(220)를 도시한 부분 결합 사시도 및 부분 분해 사시도이다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 PCB의 가장자리측 방열을 더욱 개선하기 위하여 별도의 고방열 방열수단(220)(예를 들어, 방열핀(221)을 포함하는 분리형 히트싱크(220))이 배치될 수 있다. 여기서, 방열 대상이 되는 PCB는 일 예시적으로 제2PCB(140)일 수 있다. 또한, 일 예시적으로 PCB의 가장자리 측에 배치되며 상대적으로 고 발열원인 제2 프로세싱 영역(142)(또는 설계 특성에 따라 제1 프로세싱 영역(141)이 고 발열원인 경우 제1 프로세싱 영역(141)일 수 있음)의 방열 특성을 개선하기 위하여 열전도도가 높은 재질의 히트싱크(220)가 PCB의 하부 영역에 별도 설치될 수 있다. 구체적으로, 히트싱크(220)는 본체 하우징(230) 보다 열전도도가 높은 구리, 알루미늄 등의 소재로 이루어질 수 있다.
히트싱크(220)는 일 예시적으로 제2PCB(140)의 하부 영역에 설치될 수 있다. 구체적으로는, 제2PCB(140)의 하부 영역에 본체 하우징(230)이 배치되고, 히트싱크(220)는 일 예시적으로 본체 하우징(230) 하부에 탈착 가능하도록 배치될 수 있다. 즉, 히트싱크(220)는 분리형 히트싱크(220)일 수 있다. 또한, 히트싱크(220)는 히트싱크 본체(222) 및 방열 핀(221)을 포함할 수 있다. 히트싱크(220)는 장홈(231)을 통해 제2PCB(140)에서 발생된 열을 직접 전달받음으로써 제2PCB(140)의 방열 효율을 높일 수 있다. 본체 하우징(230)에 형성된 장홈(231)은 일 예시적으로 하우징의 양 가장자리면을 따라 형성될 수 있으나, 이에 한정되는 것은 아니고, 다양한 배치로서 형성이 가능하다. 본체 하우징(230)에 형성된 장홈(231)을 통해 제2PCB(140)에서 발생된 열이 히트싱크(220)로 직접 전달될 수 있다. 일 예시적으로, 제1 프로세싱 영역(141)과 제2 프로세싱 영역(142) 중 상대적으로 고 발열원인 프로세싱 영역이 제2 PCB(140)의 가장자리측에 배치되는 경우, 제2 PCB(140) 중 상대적으로 고 발열원인 프로세싱 영역이 형성된 제2 PCB(140)의 가장자리측의 하부 영역에 본체 하우징(230)의 장홈(231)이 형성될 수 있다. 또한, 제2 PCB(140) 중 상대적으로 고 발열원인 프로세싱 영역이 형성된 제2 PCB(140)의 가장자리측의 하부 영역에 분리형 히트싱크(220)가 배치될 수 있다. 위와 같이 고 발열원이 존재하는 부분에 인접하게 발열을 효율적으로 할 수 있는 구성을 배치함으로써, 제2PCB(140) 및 그 주변부의 발열을 효과적으로 할 수 있다. 이 때, 제2PCB(140)와 히트싱크(220) 사이에는 접촉면이 형성되어 방열이 더욱 원활하게 이루어질 수 있다. 일 예시적으로, 히트싱크(220)의 상면에는 돌출부(223)가 형성되고, 위 돌출부(223)는 제2PCB(140)의 일면에 접촉됨으로써 제2PCB(140)의 방열을 더욱 원활하게 수행되도록 할 수 있다.
별도 설치되는 고 방열 특성의 히트싱크(220)는 별도의 하우징을 다이캐스팅 또는 압출 공정으로 제작할 수 있다. 방열 성능을 상대적으로 고온원인 영역에 집중함으로써 상대적으로 저열원인 영역의 방열핀(221)을 삭제하거나 그 크기를 줄일 수 있다. 이로써, 본 개시에 따른 안테나 장치의 전체 체적 및 중량을 감소시킬 수 있다. 한편, 제1 프로세싱 영역(141)이 제2 프로세싱 영역(142)보다 고 발열원인 경우, 제1 프로세싱 영역(141)이 제2 PCB(140)의 가장자리측에 배치되고, 히트싱크(220)는 제1 프로세싱 영역(141)이 배치된 제2 PCB(140)의 가장자리측의 하면에 배치될 수 있다. 즉, 제1 프로세싱 영역(141)과 제2 프로세싱 영역(142) 중 상대적으로 고 발열원인 프로세싱 영역이 제2 PCB(140)의 가장자리측에 배치되며, 제2 PCB(140)의 가장자리측의 하부 영역에 히트싱크(220)가 배치될 수 있다. 또한, 별도의 히트싱크(220)는 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)이 연장된 방향과 수직한 방향으로 연장되어 제2 PCB(140)의 하면에 배치될 수 있다. 이 경우, 별도의 히트싱크(220)는 제1 프로세싱 영역(141)과 제2 프로세싱 영역(142) 중 제2 PCB(140)의 가장자리측에 형성된 영역을 가로질러 배치됨으로써 제1 프로세싱 영역(141) 및 제2 프로세싱 영역(142)의 방열을 도울 수 있다. 또한, 위와는 달리 배치가 허용하는 한 히트싱크(220)가 제2 PCB(140)의 하면 전체에 배치될 수도 있음은 물론이다.
나아가 별도 설치되는 고 방열 특성의 히트싱크(220)는 제품 특성, 출력에 따라 요구되는 방열 특성에 따라 그 크기 및 구조를 변경할 수 있다. 예를 들어, 방열 핀(221)의 길이를 변경할 수 있다. 따라서, 본 제품의 외관 변경 없이, 요구되는 출력에 맞는 방열 특성이 제공될 수 있다. 또한, 히트싱크(220)는 일체형 또는 분리형일 수 있다. 히트싱크(220)가 분리형인 경우, 제품의 특성 또는 출력에 따라 적절한 다른 히트싱크(220)로 교체가 가능하다.
또한, 별도의 고방열 히트싱크(220)는 하나 이상의 접촉 요부를 포함할 수 있다. 접촉 요부는 PCB의 후면에 접촉되며, 예를 들어, 제2 프로세싱 영역(142)의 고발열 소자가 위치된 영역의 후면에 접촉될 수 있다.
즉, 제2 프로세싱 영역(142)의 고발열 소자, 예를 들어, FPGA 또는 동적신호처리 칩에서 국부적으로 발생되는 열을 직접적으로 외부로 방열시킬 수 있고, 이로써 PCB의 온도 분포를 균일하게 분산시킬 수 있다.
접촉 요부를 통해, 국부적으로 발생하는 발열 소자의 열을 직접 방열 또는 뽑아 낼 수 있기 때문에, 별도의 고방열 방열핀(221) 또는 히트싱크(220)의 방열 효율이 증가될 수 있고, 이로써, 전체 시스템에 필요한 방열핀(221) 또는 히트싱크(220)의 사이즈 및 중량이 감소될 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 안테나 어셈블리 20 : 안테나 본체
110 : 안테나 소자 210 : 레이돔
120 : 제1PCB 220 : 히트싱크
130 : 필터 230 : 본체 하우징
140 : 제2PCB 30 : 전원 공급 모듈
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본 특허출원은, 본 명세서에 그 전체가 참고로서 포함되는, 2017년 03월 31일 한국에 출원한 특허출원번호 제10-2017-0042127호에 대해 우선권을 주장한다.

Claims (10)

  1. 복수의 안테나 소자;
    상기 복수의 안테나 소자가 일면상에 설치된 제1 PCB;
    상기 제1 PCB의 타면에 설치되며, 상기 복수의 안테나 소자에 전기적으로 연결되는 복수의 캐비티 필터; 및
    일면 상에서, 상기 복수의 캐비티필터에 전기적으로 연결되며, 적어도 파워엠프, 디지털 프로세싱 회로, 캘리브레이션 네트워크를 포함하는 제2PCB를 포함하되,
    상기 제2PCB는 서로 나란한 방향으로 연장되는 하나 이상의 제1 프로세싱 영역과 하나 이상의 제2 프로세싱 영역을 포함하며, 상기 디지털 프로세싱 회로는 상기 제1 프로세싱 영역과 상기 제2프로세싱 영역 중 제2 프로세싱 영역에만 배치되고, 상기 파워엠프는 상기 제1 프로세싱 영역과 상기 제2 프로세싱 영역 중 상기 제1 프로세싱 영역에만 배치되는 것을 특징으로 하는 안테나 어셈블리.
  2. 제1항에 있어서,
    상기 제1 프로세싱 영역 및 상기 제2 프로세싱 영역의 일부 모서리를 따라 연장하는 포트 영역이 형성되며,
    상기 제1 프로세싱 영역과 상기 제2 프로세싱 영역은 상기 포트 영역이 형성된 기판 상의 일단에 형성된 모서리에 수직한 방향으로 연장하고, 상기 제1 프로세싱 영역 및 상기 제2 프로세싱 영역의 일 모서리는 상기 포트 영역이 형성된 기판 상의 일단에 형성된 모서리에 인접하게 배치되는 것을 특징으로 하는 안테나 어셈블리.
  3. 제1항에 있어서,
    상기 제1 프로세싱 영역의 일 모서리를 따라 연장하는 포트 영역이 형성되며,
    상기 제1 프로세싱 영역과 상기 제2 프로세싱 영역은 상기 포트 영역이 연장된 방향과 평행한 방향으로 연장하고, 상기 제1 프로세싱 영역은 상기 포트 영역이 형성된 기판 상의 일단에 형성된 모서리에 인접하게 배치되는 것을 특징으로 하는 안테나 어셈블리.
  4. 제2항 또는 제3항에 있어서,
    상기 제 1 프로세싱 영역과 제2 프로세싱 영역은 교번되어 배치되는 것을 특징으로 하는 안테나 어셈블리.
  5. 제1항에 있어서,
    상기 디지털 프로세싱 회로 및 상기 캘리브레이션 네트워크는 상기 제2 PCB 상에 PCB 패턴으로 형성되며,
    상기 제2 PCB와 상기 필터는 면접촉 방식으로 연결되는 것을 특징으로 하는 안테나 어셈블리.
  6. 제5항에 있어서,
    상기 제2 프로세싱 영역은 상기 포트 영역과 직접 회로 배선으로 연결된 것을 특징으로 하는 안테나 어셈블리.
  7. 제1항의 안테나 어셈블리를 포함하는 안테나 장치로서,
    상기 안테나 어셈블리의 제2PCB의 하면에 배치되는, 장홈이 형성된 본체 하우징;
    상기 본체 하우징의 하면에 탈착가능하게 배치되며, 히트싱크 본체 및 방열 핀을 구비하는 분리형 히트싱크를 포함하며,
    상기 분리형 히트싱크는 상기 장홈을 통해 상기 제2PCB에서 발생된 열을 전달받을 수 있는 것을 특징으로 하는 안테나 장치.
  8. 제7항에 있어서,
    상기 제1 프로세싱 영역과 상기 제2 프로세싱 영역 중 상대적으로 고 발열원인 프로세싱 영역이 상기 제2 PCB의 가장자리측에 배치되며, 상기 제2 PCB 중 상대적으로 고 발열원인 프로세싱 영역이 형성된 가장자리측의 하부 영역에 상기 본체 하우징의 장홈이 형성되며, 상기 분리형 히트싱크가 배치되는 것을 특징으로 하는 안테나 장치.
  9. 제7항에 있어서,
    상기 분리형 히트싱크의 상기 히트싱크 본체 상면에는 돌출부가 형성되고, 상기 돌출부는 상기 제2PCB의 하면에 접촉되어 상기 제2PCB로부터 직접 열을 전달받을 수 있는 것을 특징으로 하는 안테나 장치.
  10. 제7항에 있어서,
    상기 분리형 히트싱크는 상기 본체 하우징 보다 열전도도가 높은 소재로 이루어 지는 것을 특징으로 하는 안테나 장치.
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