WO2018154648A1 - デジタル演算処理回路 - Google Patents

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高山　直久
平 和田
田島　賢一
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三菱電機株式会社
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    • G06F7/5443—Sum of products

Definitions

  • the present invention relates to a digital arithmetic processing circuit that performs a multiplication operation on data input in time series and performs an operation by cumulative addition on the result of the multiplication operation.
  • multiplication operation is performed on data input in time series, and output data is obtained by accumulatively adding to the result of the multiplication operation.
  • the bit width of the data is reduced by performing the bit shift, and the power consumption during operation is reduced.
  • the present invention has been made to solve such a problem, and an object thereof is to provide a digital arithmetic processing circuit capable of reducing power consumption during operation.
  • the digital arithmetic processing circuit includes a first arithmetic unit and a second arithmetic unit, a first arithmetic unit and a second arithmetic unit which multiply data inputted in time series and cumulatively add the multiplication results.
  • a first operation unit that shifts the input data to the lower side by a set bit and decreases the bit width by the bit shift; Multiply output data from data shifter A multiplier, a cumulative adder for cumulatively adding the output data of the multiplier, a bit shift to the upper side by the bit shift of the output data of the cumulative adder to the lower side, and an increase in the bit width by the bit shift A data reverse shifter is provided.
  • the input data is bit-shifted to the lower side by the set bit, and the data is multiplied by reducing the bit width by the bit shifted amount. Electric power can be reduced.
  • FIG. 1 is a configuration diagram of a digital arithmetic processing circuit according to the present embodiment.
  • the illustrated digital arithmetic processing circuit 1 includes a shift setting register 2, a determination unit 3, a control unit 4, a first arithmetic unit 5, a second arithmetic unit 6, a total arithmetic unit 7, an X register 8, and a Y register 9.
  • the shift setting register 2 is a register for setting the shift amount of the data shifter 501 in the first arithmetic unit 5.
  • the determination unit 3 is a processing unit that determines, as a determination threshold value, whether data input to the first calculation unit 5 and the second calculation unit 6 is greater than a specific positive value or less than a specific negative value. .
  • the control unit 4 performs control by the first calculation unit 5 when the determination result of the determination unit 3 satisfies the determination threshold value, and performs control by the second calculation unit 6 when the condition is not satisfied. It is.
  • the first calculation unit 5 is a calculation unit that multiplies data input in time series and cumulatively adds the multiplication results.
  • the data shifter 501 is a processing unit that reduces the data shift and the bit width corresponding to the data shift with respect to the data from the X register 8 and the Y register 9 based on the set value by the shift setting register 2.
  • the first multiplier 502 is an arithmetic unit that multiplies the output from the data shifter 501.
  • the first adder 503 is an arithmetic unit that adds the output of the first multiplier 502 and the output of the first accumulator 504 and outputs the result to the first accumulator 504.
  • the first accumulator 504 is a processing unit that holds the cumulative addition result of the first adder 503.
  • the first adder 503 and the first accumulator 504 constitute a first cumulative adder 505 that cumulatively adds the output data of the first multiplier 502.
  • the data inverse shifter 506 is a processing unit that performs a data shift opposite to the shift in the data shifter 501 on the output from the first accumulator 504 and increases the bit width corresponding to the bit shift.
  • the second arithmetic unit 6 is an arithmetic unit that multiplies data input in time series and cumulatively adds the multiplication results.
  • the second multiplier 601, the second adder 602, and the second accumulator 603 are used. Is provided.
  • the second multiplier 601 is an arithmetic unit that multiplies the data in the X register 8 and the Y register 9.
  • the second adder 602 is an arithmetic unit that adds the output from the second multiplier 601 and the output of the second accumulator 603 and outputs the addition result to the second accumulator 603.
  • the second accumulator 603 is a processing unit that holds the cumulative addition result of the second adder 602.
  • the second adder 602 and the second accumulator 603 constitute a second cumulative adder 604 that cumulatively adds the output data of the second multiplier 601.
  • the general arithmetic unit 7 is an arithmetic unit that adds the arithmetic results of the first arithmetic unit 5 and the second arithmetic unit 6 to generate output data of the digital arithmetic processing circuit 1, and the third adder 701 A limiter 702 is provided.
  • the third adder 701 is a calculator that adds the calculation results of the first calculation unit 5 and the second calculation unit 6, and the limiter 702 selects significant data from the output data of the third adder 701. And a processing unit for obtaining the output data of the general calculation unit 7.
  • the operation of the digital arithmetic processing circuit 1 As the calculation by the digital arithmetic processing circuit 1, the multiplication of the signal data and the phase information data inputted in time series or the multiplication of two data inputted in time series is performed.
  • the conditions defined for performing the operation of the digital arithmetic processing circuit 1 are as follows. First, the bit widths of input data (X data and Y data) and output data taken into the digital arithmetic processing circuit 1 are both 16. It is assumed that 4 (4 bits) is set in the shift setting register 2 as a bit shift amount.
  • the determination threshold value for selecting the first calculation unit 5 or the second calculation unit 6 as the calculation unit is that the bit widths of the X data and the Y data are both 16 bits. If X data or Y data is a positive value, both X data and Y data have a value obtained by adding +1 to the maximum value taken by data with a bit width of 15 +32768 half value + 16384 (positive threshold) . This is because the value of the most significant bit in X data and Y data is 0, and the value of the second bit from the most significant is 1.
  • X data or Y data is a negative value, a value obtained by adding ⁇ 1 to the minimum value taken by data having a bit width of 15 for both X data and Y data, ⁇ 16384 (negative threshold value) ). This is because the value of the most significant bit in the X data and the Y data is 1, and the value of the second most significant bit is 1.
  • both X data and Y data are set to a positive threshold (+16384) or more. If it is a negative value, both the X data and the Y data are set to a negative threshold value ( ⁇ 16384) or less. This is shown in FIG.
  • the X data and the Y data are both sine wave data whose value fluctuates for one cycle at 64 times in time series
  • the number of processing times by the first arithmetic unit 5 is 32
  • the number of times of processing in the second arithmetic unit 6 is 32.
  • the sum of the number of processes by the first calculation unit 5 and the number of processes by the second calculation unit 6 is a value 64 of one cycle.
  • FIG. 3 is a flowchart showing the operation of the digital arithmetic processing circuit 1.
  • FIG. 4 is an explanatory diagram showing the data state of each unit. 4A, in the processing 50 by the first arithmetic unit, the input data 101 of X data and Y data, the shift output data 102 which is the output of the data shifter 501 for the X data and Y data, the output of the first multiplier 502 Multiplier output data 103, adder output data 104 which is output data of the first adder 503, accumulator output data 105 which is output data of the first accumulator 504, and inverse which is output data of the data reverse shifter 506. Shift output data 106 is shown.
  • the multiplier output data 107 that is the output of the second multiplier 601
  • the adder output data 108 that is the output of the second adder 602
  • the second The accumulator output data 109 which is the output of the accumulator 603 is shown.
  • the adder output data 110 which is the output of the third adder 701 and the circuit output data 111 which is the output of the limiter 702 and which is the output of the digital arithmetic processing circuit 1 are shown. .
  • the digital arithmetic processing circuit 1 first takes in X data into the X register 8 and Y data into the Y register 9 (step ST201).
  • the X data value taken into the X register 8 and the Y data value taken into the Y register 9 by the determination unit 3 are both greater than or equal to the above-described positive threshold (+16384), or a negative threshold. (-16384) It is determined whether the value is equal to or less than (step ST202). The result of the determination is sent to the control unit 4 as YES if any of these is true, and NO if neither is true.
  • step ST202 when the determination unit 3 determines YES, the calculation processing by the first calculation unit 5 is performed under the control signal by the control unit 4 (step ST203 to step ST207). In parallel with this, the operation of the second arithmetic unit 6 is stopped by stopping the clock for operating the second arithmetic unit 6 by the control signal from the control unit 4.
  • a control signal is transmitted to the shift setting register 2 by a control signal from the control unit 4, and the bit shift amount 4 (4 bits) set in the shift setting register 2 is the data shifter. 501 is transmitted.
  • the data shifter 501 bit-shifts both the input data 101 of the X data and the Y data to the lower 4 bits and reduces the bit width from 16 to 12 to obtain the shift output data 102 of the X data and the Y data. (Step ST203). At this time, in the input data 101, both the X data and the Y data are truncated at the lower 4 bits.
  • the first multiplier 502 performs multiplication operation of the X data and the Y data of the shift output data 102 (step ST204) to obtain the multiplier output data 103.
  • the first adder 503 performs the addition operation of the multiplier output data 103 and the accumulator output data 105 in step ST204 (step ST205), and obtains the adder output data 104.
  • the accumulator output data 105 is in the initial state and the value is 0, the addition operation need not be performed.
  • the data obtained by truncating the least significant bit data is stored in the adder output data 104 in step ST205 (step ST206), and the accumulator output data 105 is transmitted.
  • This truncation of the least significant bit is for adjusting the bit width to the multiplier output data 103 before performing addition operation with the multiplier output data 103 at the next timing in step ST204.
  • the processing in steps ST203 to ST206 is performed 32 times, which is the number of the above-described conditions, and this cumulative addition result is given to the data inverse shifter 506.
  • step ST207 the bit width is increased from 24 to 32 by 8 bits (step ST207), Output as reverse shift output data 106.
  • step ST203 the data bit width is reduced by a total of 8 bits, 4 bits each for the X data and the Y data, so the bit width of the data is increased by the second operation by increasing the bit width by the reduced amount.
  • the bit width is matched with the accumulator output data 109 which is output data of the unit 6.
  • the reverse bit shift amount and the bit width increment in the data reverse shifter 506 are set together with the bit shift setting in the data shifter 501. Thereby, the addition operation in the third adder 701 of the total operation unit 7 can be performed.
  • step ST207 when the bit width is increased, if the value of the accumulator output data 105 is positive, “10000000” (MSB on the left side is +128 in decimal number) is set to negative in the lower 8 bits. In some cases, “01111111” (MSB on the left side is ⁇ 129 in decimal) is complemented. In the case of a positive value, the range of values that can be complemented is “0000000” (0 in decimal) to “1111111” (+255 in decimal), but “10000000” (+128) to be complemented in this case This value is an intermediate value within the range that can be complemented, and by using this value, errors can be minimized.
  • the range of values that can be complemented is “0000000” ( ⁇ 1 in decimal number) to “1111111” ( ⁇ 257 in decimal number), but “01111111” ( ⁇ 129) to be complemented is In this case, it is an intermediate value within the range that can be complemented, and by setting this value, the maximum error can be suppressed. In this operation, the maximum error is 0.0076%.
  • step ST202 when the determination unit 3 determines NO in step ST202, the calculation process by the second calculation unit 6 is performed under the control signal by the control unit 4 (step ST208 to step ST210). In parallel with this, the operation of the first arithmetic unit 5 is stopped by stopping the clock for operating the first arithmetic unit 5 by the control signal from the control unit 4.
  • the second multiplier 601 performs the multiplication operation of the X data and the Y data as the input data 101 (step ST208), and outputs the multiplier output data 107.
  • second adder 602 addition operation is performed on multiplier output data 107 and accumulator output data 109 in step ST208 (step ST209), and adder output data 108 is output.
  • the addition operation does not have to be performed.
  • step ST210 the data obtained by discarding the data of the least significant bit is stored in the adder output data 108 in step ST209 (step ST210), and the accumulator output data 109 is transmitted.
  • the truncation of the least significant bit here is for adjusting the bit width to the multiplier output data 107 before performing addition operation with the multiplier output data 107 at the next timing in step ST208.
  • the processing from step ST208 to step ST210 is performed 32 times, which is the number of conditions described above.
  • the accumulator output data 109 after 32 times is used as output data of the second arithmetic unit 6.
  • step ST211 to step ST212 addition calculation processing by the total calculation unit 7 is performed.
  • the total operation unit 7 adds the reverse shift output data 106 from the first operation unit 5 and the accumulator output data 109 from the second operation unit 6 by the third adder 701 (step ST211).
  • the adder output data 110 is obtained.
  • significant data bit width 16 is selected with respect to the adder output data 110 (bit width 33) in step ST211, the output data of the general arithmetic unit 7, and the digital arithmetic processing circuit 1 Is output as circuit output data 111 (step ST212).
  • the digital arithmetic processing circuit 1 As described above, in the digital arithmetic processing circuit 1 according to the first embodiment, as an operation thereof, a part of the arithmetic processing can be realized by the calculation by the first calculation unit 5 instead of the calculation by the second calculation unit 6. Therefore, the scale (number of gates) of the circuit used during operation can be reduced.
  • the circuit scale In the digital arithmetic processing circuit 1, when it is assumed that the scale of the circuit used during operation is proportional to the power consumed by the digital arithmetic processing circuit 1, the circuit scale is reduced with respect to the power consumption of the digital arithmetic processing circuit 1. Power consumption can be reduced by the proportion.
  • the first arithmetic unit and the second arithmetic unit that multiply the data input in time series and cumulatively add the multiplication results
  • a determination unit that determines whether data input to the first calculation unit and the second calculation unit is greater than or equal to a positive specific value or less than a negative specific value, and a determination result of the determination unit is a positive specific value
  • a control unit that controls to perform the calculation by the first calculation unit when it is equal to or greater than or equal to or less than a specific negative value; otherwise, the control unit controls the calculation by the second calculation unit;
  • a total operation unit that adds the operation results of the second operation unit to obtain output data
  • the first operation unit bit-shifts the input data to the lower side by a set bit and Data shifter and data shifter to reduce the bit width only
  • a multiplier that multiplies the output data from each other, a cumulative adder that cumulatively adds the output data of the multiplier, a bit shift to the upper side by the bit shift
  • FIG. 5 is a configuration diagram of the digital arithmetic processing circuit according to the second embodiment.
  • the setting unit 10 is installed outside the main body of the digital arithmetic processing circuit 1a, and is a processing unit for setting the bit shift amount in the shift setting register 2a and the discrimination threshold value in the discrimination unit 3a.
  • the shift setting register 2a in the digital arithmetic processing circuit 1a is set such that the value of the bit shift amount by the setting unit 10 is set, and the determination unit 3a is configured to set the determination threshold value by the setting unit 10. Since this is the same as the configuration of the first embodiment shown in FIG. 1, the same reference numerals are assigned to the corresponding parts, and the description thereof is omitted.
  • FIG. 6 is a flowchart illustrating the operation of the digital arithmetic processing circuit according to the second embodiment.
  • the setting unit 10 sets the bit shift amount (bit shift amount set in the shift setting register 2a) when performing the bit shift by the data shifter 501 in the shift setting register 2a. Is set (step ST200).
  • the subsequent steps ST201 to ST212 are the same as the processing shown in FIG.
  • the bit shift amount in the first arithmetic unit 5 and the discrimination threshold value in the discrimination unit 3a are set from the outside. It is possible to set the amount and the value of the discrimination threshold by the user viewing and judging.
  • the bit amount to be bit-shifted, the positive specific value, and the negative specific value are set from the outside.
  • the bit shift amount and the positive specific value and the negative specific value can be easily and reliably set.
  • bit shift amount and the discrimination threshold in the first and second embodiments are not limited to the values described in the first and second embodiments, and can be appropriately selected.
  • the invention of the present application can be freely combined with each embodiment, modified with any component in each embodiment, or omitted with any component in each embodiment. .
  • the digital arithmetic processing circuit relates to a configuration that performs a multiplication operation on data input in time series and performs an operation by cumulative addition on the result of the multiplication operation. It is suitable for use in a digital arithmetic processing circuit that performs multiplication of signal data and phase information data input in time series.

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Abstract

判別部（３）は、第１の演算部（５）及び第２の演算部（６）に入力されるデータが正の特定の値以上または負の特定の値以下であるかを判定する。そうであった場合は第１の演算部（５）による演算を行う。第１の演算部（５）は、入力データを設定ビット分下位側にビットシフトし、ビットシフト分ビット幅を減少させるデータシフタ（５０１）と、データシフトしたデータ同士を乗算する乗算器（５０２）と、乗算結果のデータを累積加算する累積加算部（５０５）と、累積加算部（５０５）の出力データを下位側にビットシフトした分だけ上位側にビットシフトし、ビット幅をビットシフト分増加させるデータ逆シフタ（５０６）を備える。

Description

デジタル演算処理回路
　本発明は、時系列で入力するデータ同士による乗算演算を行い、この乗算演算の結果に対して累積加算による演算を行うデジタル演算処理回路に関する。
　デジタル演算処理回路では、時系列で入力するデータ同士による乗算演算を行い、この乗算演算の結果に対して累積加算することで出力データを得ている。従来、累積加算するための加算部の前後に配置するデータシフトでは、ビットシフトを行うことでデータのビット幅を削減し、動作時の消費電力を低減している。
特開２０００－２９６６４号公報
　しかしながら、上記従来のデジタル演算処理回路は、乗算後にビットシフトする構成であるため、加算演算での消費電力の低減はできても乗算演算においては消費電力を低減することができず、このような点から更なる消費電力の低減化が求められていた。
　この発明は、かかる問題を解決するためになされたもので、動作時における消費電力を低減することができるデジタル演算処理回路を提供することを目的とする。
　この発明に係るデジタル演算処理回路は、時系列で入力するデータ同士を乗算し、乗算結果を累積加算する第１の演算部及び第２の演算部と、第１の演算部及び第２の演算部に入力されるデータが正の特定の値以上または負の特定の値以下であるかを判定する判別部と、判別部の判定結果が正の特定の値以上または負の特定の値以下であった場合は、第１の演算部による演算を行い、そうでない場合は第２の演算部による演算を行うよう制御する制御部と、第１の演算部及び第２の演算部の演算結果を加算演算して出力データとする総合演算部とを備え、第１の演算部は、入力データを設定ビット分下位側にビットシフトし、かつ、ビットシフトした分だけビット幅を減少させるデータシフタと、データシフタからの出力データ同士を乗算する乗算器と、乗算器の出力データを累積加算する累積加算部と、累積加算部の出力データを下位側にビットシフトした分だけ上位側にビットシフトし、かつビット幅をビットシフト分増加させるデータ逆シフタを備えたものである。
　この発明に係るデジタル演算処理回路は、入力データを設定ビット分下位側にビットシフトし、かつ、ビットシフトした分だけビット幅を減少させてデータ同士を乗算するようにしたので、動作時における消費電力を低減させることができる。
この発明の実施の形態１のデジタル演算処理回路の構成図である。 この発明の実施の形態１のデジタル演算処理回路における判別閾値の説明図である。 この発明の実施の形態１のデジタル演算処理回路の動作を示すフローチャートである。 この発明の実施の形態１のデジタル演算処理回路における各部のデータの状態を示す説明図である。 この発明の実施の形態１のデジタル演算処理回路における各部のデータの状態を示す説明図である。 この発明の実施の形態２のデジタル演算処理回路の構成図である。 この発明の実施の形態２のデジタル演算処理回路の動作を示すフローチャートである。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、本実施の形態によるデジタル演算処理回路の構成図である。図示のデジタル演算処理回路１は、シフト設定レジスタ２、判別部３、制御部４、第１の演算部５、第２の演算部６、総合演算部７、Ｘレジスタ８、Ｙレジスタ９を備える。シフト設定レジスタ２は、第１の演算部５におけるデータシフタ５０１のシフト量を設定するためのレジスタである。判別部３は、第１の演算部５及び第２の演算部６に入力されるデータが正の特定の値以上または負の特定の値以下であるかを判別閾値として判定する処理部である。制御部４は、判別部３の判定結果が判別閾値を満たす場合は第１の演算部５による演算を行い、条件を満たさない場合は第２の演算部６による演算を行うよう制御する制御部である。
　第１の演算部５は、時系列で入力するデータ同士を乗算し、この乗算結果を累積加算する演算部であり、データシフタ５０１、第１の乗算器５０２、第１の加算器５０３、第１のアキュムレータ５０４、データ逆シフタ５０６を備える。データシフタ５０１は、シフト設定レジスタ２による設定値に基づいてＸレジスタ８及びＹレジスタ９からのデータに対してデータシフトとデータシフト分のビット幅を減少させる処理部である。第１の乗算器５０２は、データシフタ５０１からの出力を乗算する演算部である。第１の加算器５０３は第１の乗算器５０２の出力と第１のアキュムレータ５０４の出力とを加算して第１のアキュムレータ５０４に出力する演算部である。第１のアキュムレータ５０４は、第１の加算器５０３の累積加算結果を保持する処理部である。また、第１の加算器５０３と第１のアキュムレータ５０４で、第１の乗算器５０２の出力データを累積加算する第１の累積加算部５０５を構成している。データ逆シフタ５０６は、第１のアキュムレータ５０４からの出力に対して、データシフタ５０１におけるシフトとは逆のデータシフトを行うと共に、ビットシフト分のビット幅を増加させる処理部である。
　第２の演算部６は、時系列で入力するデータ同士を乗算し、この乗算結果を累積加算する演算部であり、第２の乗算器６０１、第２の加算器６０２、第２のアキュムレータ６０３を備える。第２の乗算器６０１は、Ｘレジスタ８及びＹレジスタ９のデータを乗算する演算部である。第２の加算器６０２は、第２の乗算器６０１からの出力と第２のアキュムレータ６０３の出力を加算し、その加算結果を第２のアキュムレータ６０３に出力する演算部である。第２のアキュムレータ６０３は、第２の加算器６０２の累積加算結果を保持する処理部である。また、第２の加算器６０２と第２のアキュムレータ６０３で、第２の乗算器６０１の出力データを累積加算する第２の累積加算部６０４を構成している。
　総合演算部７は、第１の演算部５と第２の演算部６の演算結果を加算演算してデジタル演算処理回路１の出力データを生成する演算部であり、第３の加算器７０１とリミッタ７０２を備える。第３の加算器７０１は、第１の演算部５と第２の演算部６の演算結果を加算する演算器であり、リミッタ７０２は、第３の加算器７０１の出力データから有意データを選択し、総合演算部７の出力データを得るための処理部である。
　次に、実施の形態１のデジタル演算処理回路１の動作について説明する。
　デジタル演算処理回路１による演算として、時系列で入力する信号のデータと位相情報のデータ同士の乗算演算、または、時系列で入力する二つのデータ同士の乗算演算を行い、次に、時系列で蓄えられた複数の乗算演算結果を加算演算する演算処理を考える。
　ここで、デジタル演算処理回路１の動作を行うために定めた条件は次の通りとする。
　先ず、デジタル演算処理回路１に取込む入力データ（ＸデータとＹデータ）と出力データのビット幅は共に１６とする。
　シフト設定レジスタ２にはビットシフトする量として４（４ビット）が設定されているものとする。
　判別部３において、演算部として第１の演算部５を選択するか、第２の演算部６を選択するかについての判別閾値は、ＸデータとＹデータのビット幅が共に１６ビットである場合は、ＸデータまたはＹデータが正の値であれば、Ｘデータ、Ｙデータ共に、ビット幅１５のデータが取る最大値に＋１を加算した値＋３２７６８の半分の値＋１６３８４（正の閾値）とする。これは、Ｘデータ、Ｙデータにおいて最上位ビットの値が０、最上位から２番目のビットの値が１であることである。
　また、ＸデータまたはＹデータが負の値であれば、Ｘデータ、Ｙデータ共に、ビット幅１５のデータが取る最小値に－１を加算した値－３２７６８の半分の値－１６３８４（負の閾値）とする。これは、ＸデータとＹデータにおいて最上位ビットの値が１、最上位から２番目のビットの値が１であることである。
　判別部３において、演算部として第１の演算部５を選択する条件は、正の値であれば、Ｘデータ、Ｙデータ共に、正の閾値（＋１６３８４）以上とする。負の値であれば、Ｘデータ、Ｙデータ共に、負の閾値（－１６３８４）以下とする。これを示すのが図２である。すなわち、Ｘ≧＋１６３８４またはＸ≦－１６３８４で、Ｙ≧＋１６３８４またはＹ≦－１６３８４であれば、第１の演算部５であり、Ｘ≧＋１６３８４またはＸ≦－１６３８４で、－１６３８３≦Ｙ≦＋１６３８３であれば、第２の演算部６である。また、－１６３８３≦Ｘ≦＋１６３８３である場合、Ｙ≧＋１６３８４またはＹ≦－１６３８４である場合と－１６３８３≦Ｙ≦＋１６３８３である場合は、共に第２の演算部６である。
　本実施の形態では、Ｘデータ及びＹデータは、共に、時系列に６４回で値が１周期分の変動をする正弦波のデータとし、第１の演算部５による処理回数を３２とし、第２の演算部６における処理回数を３２とする。第１の演算部５による処理回数と第２の演算部６における処理回数の合計が１周期の値６４となる。
　以上の条件で、デジタル演算処理回路１の動作について説明する。
　図３は、デジタル演算処理回路１の動作を示すフローチャートである。また、図４は各部のデータの状態を示す説明図である。
　図４Ａにおいて、第１の演算部による処理５０では、Ｘデータ及びＹデータの入力データ１０１、Ｘデータ及びＹデータに対するデータシフタ５０１の出力であるシフト出力データ１０２、第１の乗算器５０２の出力である乗算器出力データ１０３、第１の加算器５０３の出力データである加算器出力データ１０４、第１のアキュムレータ５０４の出力データであるアキュムレータ出力データ１０５、データ逆シフタ５０６の出力データである逆シフト出力データ１０６を示している。
　また、図４Ｂにおいて第２の演算部による処理６０では、第２の乗算器６０１の出力である乗算器出力データ１０７、第２の加算器６０２の出力である加算器出力データ１０８、第２のアキュムレータ６０３の出力であるアキュムレータ出力データ１０９を示している。更に、総合演算部による処理７０では、第３の加算器７０１の出力である加算器出力データ１１０と、リミッタ７０２の出力でありデジタル演算処理回路１の出力となる回路出力データ１１１を示している。
　なお、図４Ａ，図４Ｂにおいて、各データの上側の数値（０，１，２，…）はビット番号を示す。図面において最も左側がＭＳＢ、右側がＬＳＢとなる。
　図３のフローチャートにおいて、デジタル演算処理回路１では、先ず、Ｘレジスタ８にＸデータ、Ｙレジスタ９にＹデータを取り込む（ステップＳＴ２０１）。次に、判別部３により、Ｘレジスタ８に取込んだＸデータの値、Ｙレジスタ９に取込んだＹデータの値が共に上述した正の閾値（＋１６３８４）以上であるか、または負の閾値（－１６３８４）以下の値であるかを判別する（ステップＳＴ２０２）。これらのいずれかに該当する場合にはＹＥＳとして、どちらにも該当しない場合にはＮＯとして、判別の結果が制御部４に送られる。
　ステップＳＴ２０２において、判別部３によりＹＥＳと判別した場合においては、第１の演算部５による演算処理が制御部４による制御信号の元で行われる（ステップＳＴ２０３～ステップＳＴ２０７）。これと並行して、制御部４からの制御信号により、第２の演算部６を動作させるクロックを停止させることにより、第２の演算部６による動作が停止される。
　第１の演算部５では、先ず、制御部４による制御信号により、シフト設定レジスタ２に制御信号が送信され、シフト設定レジスタ２において設定されているビットシフトする量４（４ビット）がデータシフタ５０１に送信される。これにより、データシフタ５０１は、Ｘデータ及びＹデータの入力データ１０１を共に４ビット下位側にビットシフトすると共に、ビット幅を１６から１２に減らし、Ｘデータ及びＹデータのシフト出力データ１０２とする（ステップＳＴ２０３）。このとき、入力データ１０１はＸデータ、Ｙデータ共に下位側４ビットのデータは切り捨てられる。
　次に、第１の乗算器５０２において、シフト出力データ１０２のＸデータとＹデータの乗算演算を行い（ステップＳＴ２０４）、乗算器出力データ１０３を得る。次いで、第１の加算器５０３では、ステップＳＴ２０４における乗算器出力データ１０３とアキュムレータ出力データ１０５との加算演算を行い（ステップＳＴ２０５）、加算器出力データ１０４を得る。但し、アキュムレータ出力データ１０５が初期状態であり、値が０である場合には加算演算はしなくてよい。
　次に、第１のアキュムレータ５０４において、ステップＳＴ２０５における加算器出力データ１０４に対して、最下位ビットのデータを切捨てしたデータを蓄積する（ステップＳＴ２０６）と共に、アキュムレータ出力データ１０５を送出する。この最下位ビットの切捨ては、ステップＳＴ２０４における次のタイミングにおける乗算器出力データ１０３と加算演算をする前にこの乗算器出力データ１０３にビット幅を合わせるためである。
　ステップＳＴ２０３～ステップＳＴ２０６における処理は、上述した条件の回数である３２回分行われ、この累積加算結果がデータ逆シフタ５０６に与えられる。
　次に、データ逆シフタ５０６において、ステップＳＴ２０６におけるアキュムレータ出力データ１０５に対して、８ビット上位側へのビットシフトを行い、その結果、ビット幅を２４から３２に８ビット分増やし（ステップＳＴ２０７）、逆シフト出力データ１０６として出力する。これは、ステップＳＴ２０３において、ＸデータとＹデータ共に４ビットずつ、計８ビット分データビット幅を減らしたので、減らした分だけのビット幅を増やすことにより、データのビット幅を第２の演算部６の出力データであるアキュムレータ出力データ１０９にビット幅を合わせるためである。なお、データ逆シフタ５０６における逆ビットシフト量及びビット幅の増分の設定はデータシフタ５０１へのビットシフトの設定と共に行われるものとする。これにより、総合演算部７の第３の加算器７０１における加算演算が行うことができる。
　また、ステップＳＴ２０７において、ビット幅を増やす際には、アキュムレータ出力データ１０５の値が正である場合には、下位側８ビットに”１０００００００”（左側がＭＳＢ、１０進数では＋１２８）を、負である場合には”０１１１１１１１”（左側がＭＳＢ、１０進数では－１２９）を補完する。正の値である場合には、補完できる値の範囲は”０００００００”（１０進数では０）～”１１１１１１１”（１０進数では＋２５５）になるが、補完する”１０００００００”（＋１２８）は、この場合の補完できる範囲の中間の値であり、この値とすることにより誤差を最小限に抑えることができる。負の値である場合には、補完できる値の範囲は”０００００００”（１０進数では－１）～”１１１１１１１”（１０進数では－２５７）になるが、補完する”０１１１１１１１”（－１２９）はこの場合の補完できる範囲の中間の値であり、この値とすることにより誤差の最大値を抑えることができる。本動作においては、誤差の最大は０．００７６％となる。
　一方、ステップＳＴ２０２において、判別部３によりＮＯと判別した場合は、第２の演算部６による演算処理が制御部４による制御信号の元で行われる（ステップＳＴ２０８～ステップＳＴ２１０）。これと並行して、制御部４からの制御信号により第１の演算部５を動作させるクロックを停止させることにより、第１の演算部５による動作が停止される。
　第２の演算部６では、先ず、第２の乗算器６０１において、入力データ１０１であるＸデータとＹデータの乗算演算を行い（ステップＳＴ２０８）、乗算器出力データ１０７を出力する。次に、第２の加算器６０２において、ステップＳＴ２０８における乗算器出力データ１０７とアキュムレータ出力データ１０９との加算演算を行い（ステップＳＴ２０９）、加算器出力データ１０８を出力する。但し、第２のアキュムレータ６０３における蓄積データが初期状態であり、値が０である場合には加算演算はしなくてよい。
　次に、第２のアキュムレータ６０３において、ステップＳＴ２０９における加算器出力データ１０８に対して、最下位ビットのデータの切捨てしたデータを蓄積する（ステップＳＴ２１０）と共に、アキュムレータ出力データ１０９を送出する。ここでの最下位ビットの切捨ては、ステップＳＴ２０８における次のタイミングにおける乗算器出力データ１０７と加算演算をする前にこの乗算器出力データ１０７にビット幅を合わせるためである。
　ステップＳＴ２０８～ステップＳＴ２１０における処理は、上述した条件の回数である３２回分行われる。この３２回後のアキュムレータ出力データ１０９を、第２の演算部６の出力データとする。
　次に、ステップＳＴ２１１～ステップＳＴ２１２において、総合演算部７による加算演算処理を行う。総合演算部７では、先ず、第１の演算部５からの逆シフト出力データ１０６と、第２の演算部６からのアキュムレータ出力データ１０９を第３の加算器７０１で加算演算し（ステップＳＴ２１１）、加算器出力データ１１０を得る。次に、リミッタ７０２において、ステップＳＴ２１１における加算器出力データ１１０（ビット幅３３）に対して、有意データ（ビット幅１６）を選択し、総合演算部７の出力データ、かつ、デジタル演算処理回路１の出力データである回路出力データ１１１として出力する（ステップＳＴ２１２）。
　このように、実施の形態１のデジタル演算処理回路１では、その動作として、一部の演算処理は第２の演算部６による演算ではなく第１の演算部５による演算で実現することができることから、動作時において使用する回路の規模（ゲート数）を削減することができる。デジタル演算処理回路１において、動作時に使用する回路の規模はデジタル演算処理回路１が消費する電力に比例すると仮定した場合には、デジタル演算処理回路１の消費電力に対して、回路規模を削減した割合の分だけ消費電力を削減することができる。
　実施の形態１においては、第２の演算部６による演算３２回分が第１の演算部５で実現できる。いま、仮に、第２の演算部６（演算全６４回）によるデジタル演算処理回路１全体（総合演算部７における加算演算１回分を含む）の消費電力を１．００とした場合、第１の演算部５（演算６４回分）によるデジタル演算処理回路１全体が消費する電力の比率は０．７２となるが、第１の演算部５の演算回数の割合０．５（＝３２／６４）から本動作によりデジタル演算処理回路１全体が消費する電力の比率は０．８５となる。
　これにより、デジタル演算処理回路１全体が占める消費電力に対して、約１５％の電力を削減することができる。
　以上説明したように、実施の形態１のデジタル演算処理回路によれば、時系列で入力するデータ同士を乗算し、乗算結果を累積加算する第１の演算部及び第２の演算部と、第１の演算部及び第２の演算部に入力されるデータが正の特定の値以上または負の特定の値以下であるかを判定する判別部と、判別部の判定結果が正の特定の値以上または負の特定の値以下であった場合は、第１の演算部による演算を行い、そうでない場合は第２の演算部による演算を行うよう制御する制御部と、第１の演算部及び第２の演算部の演算結果を加算演算して出力データとする総合演算部とを備え、第１の演算部は、入力データを設定ビット分下位側にビットシフトし、かつ、ビットシフトした分だけビット幅を減少させるデータシフタと、データシフタからの出力データ同士を乗算する乗算器と、乗算器の出力データを累積加算する累積加算部と、累積加算部の出力データを下位側にビットシフトした分だけ上位側にビットシフトし、かつビット幅をビットシフト分増加させるデータ逆シフタを備えたので、動作時における消費電力を低減させることができる。
実施の形態２．
　実施の形態２は、シフト設定レジスタ２のビットシフト量と判別部３の判別閾値を設定する設定部を設けたものである。
　図５は実施の形態２のデジタル演算処理回路の構成図である。
　図５において、設定部１０は、デジタル演算処理回路１ａの本体の外部に設置され、シフト設定レジスタ２ａにおけるビットシフトの量と判別部３ａにおける判別閾値の値を設定するための処理部である。その他、デジタル演算処理回路１ａ内のシフト設定レジスタ２ａが設定部１０によるビットシフト量の値が設定され、また、判別部３ａが設定部１０によってその判別閾値が設定されるよう構成されている以外は図１に示した実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
　図６は、実施の形態２のデジタル演算処理回路の動作を示すフローチャートである。
　先ず、設定部１０から、データシフタ５０１でビットシフトする際のビットシフトの量（シフト設定レジスタ２ａにおいて設定するビットシフトの量）をシフト設定レジスタ２ａに設定し、また、判別部３における判別閾値を設定する（ステップＳＴ２００）。それ以降のステップＳＴ２０１～ステップＳＴ２１２については、図３で示す処理と同一のため、その説明を省略する。
　このように、実施の形態２のデジタル演算処理回路１ａでは、第１の演算部５におけるビットシフトの量と、判別部３ａにおける判別閾値の値を外部から設定するようにしているため、ビットシフトの量と判別閾値の値をユーザが見て判断することにより設定することができる。
　以上説明したように、実施の形態２のデジタル演算処理回路によれば、ビットシフトするビット量と、正の特定の値及び負の特定の値は外部より設定されるようにしたので、実施の形態１の効果に加えて、ビットシフトの量と正の特定の値及び負の特定の値とを容易かつ確実に設定することができる。
　なお、上記実施の形態１及び実施の形態２におけるビットシフトする量及び判別閾値は、実施の形態１及び実施の形態２で説明した値に限定されるものではなく、適宜選択が可能である。
　また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　以上のように、この発明に係るデジタル演算処理回路は、時系列で入力するデータ同士による乗算演算を行い、この乗算演算の結果に対して累積加算による演算を行う構成に関するものであり、例えば、時系列で入力する信号のデータと位相情報のデータ同士の乗算演算を行うデジタル演算処理回路に用いるのに適している。
　１，１ａ　デジタル演算処理回路、２，２ａ　シフト設定レジスタ、３，３ａ　判別部、４　制御部、５　第１の演算部、６　第２の演算部、７　総合演算部、８　Ｘレジスタ、９　Ｙレジスタ、１０　設定部、５０１　データシフタ、５０２　第１の乗算器、５０３　第１の加算器、５０４　第１のアキュムレータ、５０５　データ逆シフタ、６０１　第２の乗算器、６０２　第２の加算器、６０３　第２のアキュムレータ、７０１　第３の加算器、７０２　リミッタ。

Claims (2)

  1. 　時系列で入力するデータ同士を乗算し、当該乗算結果を累積加算する第１の演算部及び第２の演算部と、
    　前記第１の演算部及び第２の演算部に入力されるデータが正の特定の値以上または負の特定の値以下であるかを判定する判別部と、
    　前記判別部の判定結果が正の特定の値以上または負の特定の値以下であった場合は、前記第１の演算部による演算を行い、そうでない場合は前記第２の演算部による演算を行うよう制御する制御部と、
    　第１の演算部及び第２の演算部の演算結果を加算演算して出力データとする総合演算部とを備え、
    　前記第１の演算部は、入力データを設定ビット分下位側にビットシフトし、かつ、当該ビットシフトした分だけビット幅を減少させるデータシフタと、当該データシフタからの出力データ同士を乗算する乗算器と、当該乗算器の出力データを累積加算する累積加算部と、前記累積加算部の出力データを前記下位側にビットシフトした分だけ上位側にビットシフトし、かつビット幅を当該ビットシフト分増加させるデータ逆シフタを備えたことを特徴とするデジタル演算処理回路。
  2. 　前記ビットシフトするビット量と、前記正の特定の値及び負の特定の値は外部より設定されることを特徴とすることを特徴とする請求項１記載のデジタル演算処理回路。
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