CN110291500A - 数字运算处理电路 - Google Patents

Abstract

判别部(3)判定向第1运算部(5)和第2运算部(6)输入的数据是否为正的特定的值以上或负的特定的值以下。在是的情况下进行基于第1运算部(5)的运算。第1运算部(5)具有：数据移位器(501)，其对输入数据向下位侧进行设定的比特的量的比特移位，使比特宽度减小比特移位的量；乘法器(502)，其将数据移位后的数据彼此相乘；累积加法部(505)，其对相乘结果的数据进行累积相加；以及数据反向移位器(506)，其对累积加法部(505)的输出数据向上位侧进行向下位侧进行的比特移位的量的比特移位，使比特宽度增加比特移位的量。

Description

数字运算处理电路

技术领域

本发明涉及进行按照时间序列输入的数据彼此的相乘运算并对该相乘运算的结果进行累积相加的运算的数字运算处理电路。

背景技术

在数字运算处理电路中，进行按照时间序列输入的数据彼此的相乘运算，对该相乘运算的结果进行累积相加，从而得到输出数据。以往，针对配置在用于进行累积相加的加法部的前后的数据移位，通过进行比特移位来减小数据的比特宽度，从而减少动作时的功耗。

现有技术文献

专利文献

专利文献1：日本特开2000-29664号公报

发明内容

发明要解决的课题

但是，上述现有的数字运算处理电路采用在相乘后进行比特移位的结构，因此即使能够减少相加运算的功耗，在相乘运算中也不能减少功耗，根据这样的观点，要求进一步降低功耗。

本发明就是为了解决该问题而完成的，其目的在于，提供能够减少动作时的功耗的数字运算处理电路。

用于解决课题的手段

本发明的数字运算处理电路具有：第1运算部和第2运算部，它们将按照时间序列输入的数据彼此相乘，并对相乘的结果进行累积相加；判别部，其判定向第1运算部和第2运算部输入的数据是否为正的特定的值以上或负的特定的值以下；控制部，其进行控制，以使得在判别部的判定结果为正的特定的值以上或负的特定的值以下的情况下，进行基于第1运算部的运算，在除此之外的情况下，进行基于第2运算部的运算；以及综合运算部，其对第1运算部的运算结果和第2运算部的运算结果进行相加运算，将相加运算的结果作为输出数据，第1运算部具有：数据移位器，其将输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小比特移位的量，乘法器，其将来自数据移位器的输出数据彼此相乘；累积加法部，其对乘法器的输出数据进行累积相加；以及数据反向移位器，其将累积加法部的输出数据向上位侧进行向下位侧进行的比特移位的量的比特移位，并且使比特宽度增加比特移位的量。

发明效果

在本发明的数字运算处理电路中，对输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小比特移位的量而使数据彼此相乘，因此能够减少动作时的功耗。

附图说明

图1是本发明的实施方式1的数字运算处理电路的结构图。

图2是本发明的实施方式1的数字运算处理电路的判别阈值的说明图。

图3是示出本发明的实施方式1的数字运算处理电路的动作的流程图。

图4A是示出本发明的实施方式1的数字运算处理电路的各部的数据的状态的说明图。

图4B是示出本发明的实施方式1的数字运算处理电路的各部的数据的状态的说明图。

图5是本发明的实施方式2的数字运算处理电路的结构图。

图6是示出本发明的实施方式2的数字运算处理电路的动作的流程图。

具体实施方式

以下，为了对本发明更详细地进行说明，而根据附图对用于实施本发明的方式进行说明。

实施方式1.

图1是本实施方式的数字运算处理电路的结构图。图示的数字运算处理电路1具有移位设定寄存器2、判别部3、控制部4、第1运算部5、第2运算部6、综合运算部7、X寄存器8以及Y寄存器9。移位设定寄存器2是用于设定第1运算部5的数据移位器501的移位量的寄存器。判别部3是根据判别阈值来判定向第1运算部5和第2运算部6输入的数据是否为正的特定的值以上或负的特定的值以下的处理部。控制部4是进行如下控制的控制部：在判别部3的判定结果满足判别阈值的情况下，进行基于第1运算部5的运算，在不满足条件的情况下，进行基于第2运算部6的运算。

第1运算部5是将按照时间序列输入的数据彼此相乘，并对该相乘结果进行累积相加的运算部，具有数据移位器501、第1乘法器502、第1加法器503、第1累加器504、数据反向移位器506。数据移位器501是如下处理部：根据移位设定寄存器2的设定值，对来自X寄存器8和Y寄存器9的数据进行数据移位，使比特宽度减少数据移位的量。第1乘法器502是将来自数据移位器501的输出相乘的运算部。第1加法器503是使第1乘法器502的输出与第1累加器504的输出相加并向第1累加器504输出的运算部。第1累加器504是对第1加法器503的累积相加结果进行保持的处理部。另外，由第1加法器503和第1累加器504构成对第1乘法器502的输出数据进行累积相加的第1累积加法部505。数据反向移位器506是如下的处理部：对来自第1累加器504的输出进行与数据移位器501的移位反向的数据移位，并且使比特宽度增加比特移位量。

第2运算部6是将按照时间序列输入的数据彼此相乘，并对该相乘结果进行累积相加的运算部，具有第2乘法器601、第2加法器602以及第2累加器603。第2乘法器601是使X寄存器8和Y寄存器9的数据相乘的运算部。第2加法器602是使来自第2乘法器601的输出与第2累加器603的输出相加，并将该相加结果向第2累加器603输出的运算部。第2累加器603是对第2加法器602的累积相加结果进行保持的处理部。另外，由第2加法器602和第2累加器603构成对第2乘法器601的输出数据进行累积相加的第2累积加法部604。

综合运算部7是对第1运算部5和第2运算部6的运算结果进行相加运算，而生成数字运算处理电路1的输出数据的运算部，具有第3加法器701和限制器702。第3加法器701是使第1运算部5和第2运算部6的运算结果相加的运算器，限制器702是用于从第3加法器701的输出数据选择有效数据而得到综合运算部7的输出数据的处理部。

接下来，对实施方式1的数字运算处理电路1的动作进行说明。

作为数字运算处理电路1的运算，考虑如下的运算处理：进行按照时间序列输入的信号的数据和相位信息的数据彼此的相乘运算、或进行按照时间序列输入的两个数据彼此的相乘运算，接下来，对按照时间序列蓄积的多个相乘运算结果进行相加运算。

这里，为了进行数字运算处理电路1的动作而确定的条件如下。

首先，取入到数字运算处理电路1的输入数据(X数据和Y数据)和输出数据的比特宽度都是16。

在移位设定寄存器2中，设定4(4比特)作为比特移位的量。

在判别部3中，关于与是选择第1运算部5作为运算部还是选择第2运算部6作为运算部有关的判别阈值，在X数据和Y数据的比特宽度都是16比特的情况下，如果X数据或Y数据为正的值，则X数据和Y数据的该判别阈值都设为+16384(正的阈值)，该+16384是将比特宽度15的数据所取的最大值加上+1而得的值+32768的一半的值。这意味着，在X数据和Y数据中，最上位比特的值为0、并且从最上位开始的第二个的比特的值为1。

另外，如果X数据或Y数据为负的值，则X数据、Y数据的该判别阈值都设为-16384(负的阈值)，该-16384是对比特宽度15的数据所取的最小值加上-1而得到值-32768的一半的值。这意味着，在X数据和Y数据中，最上位比特的值为1、并且从最上位开始的第二个比特的值为1。

在判别部3中，选择第1运算部5作为运算部的条件为，如果是正的值则X数据、Y数据都为正的阈值(+16384)以上。如果是负的值，则X数据、Y数据都为负的阈值(-16384)以下。图2示出这些情况。即，如果X≥+16384或X≤-16384且Y≥+16384或Y≤-16384，则选择第1运算部5，如果X≥+16384或X≤-16384但-16383≤Y≤+16383，则选择第2运算部6。另外，在-16383≤X≤+16383的情况下，Y≥+16384或Y≤-16384的情况下、或-16383≤Y≤+16383的情况下都选择第2运算部6。

在本实施方式中，假设X数据和Y数据都是按照时间序列使值在1个周期进行64次变动的正弦波的数据，第1运算部5进行的处理次数为32，第2运算部6的处理次数为32。第1运算部5的处理次数和第2运算部6的处理次数的总和为1个周期的值64。

按照以上的条件，对数字运算处理电路1的动作进行说明。

图3是示出数字运算处理电路1的动作的流程图。另外，图4是示出各部的数据的状态的说明图。

在第1运算部的处理50中，在图4A中示出如下数据：X数据和Y数据的输入数据101；移位输出数据102，其是数据移位器501的对于X数据和Y数据的输出；乘法器输出数据103，其是第1乘法器502的输出；加法器输出数据104，其是第1加法器503的输出数据；累加器输出数据105，其是第1累加器504的输出数据；以及反向移位输出数据106，其是数据反向移位器506的输出数据。

另外，在第2运算部的处理60中，在图4B中示出如下数据：乘法器输出数据107，其是第2乘法器601的输出；加法器输出数据108，其是第2加法器602的输出；以及累加器输出数据109，其是第2累加器603的输出。此外，在综合运算部的处理70中，(在图4B中)示出如下数据：加法器输出数据110，其是第3加法器701的输出；以及电路输出数据111，其是限制器702的输出，并且是数字运算处理电路1的输出。

另外，在图4A，图4B中，各数据的上侧的数值(0，1，2，…)示出比特序号。在附图中，最左侧为MSB，右侧为LSB。

在图3的流程图中，在数字运算处理电路1中，首先，向X寄存器8取入X数据，向Y寄存器9取入Y数据(步骤ST201)。接下来，通过判别部3来判别向X寄存器8取入的X数据的值和向Y寄存器9取入的Y数据的值是否都是上述的正的阈值(+16384)以上或都是负的阈值(-16384)以下的值进行判别(步骤ST202)。在与这些中的任一个相当的情况下，判别为是(YES)，在与这些的任意一个都相当的情况下，判别为否(NO)，将判别的结果向控制部4发送。

在步骤ST202中，在判别部3判别为是的情况下，根据控制部4的控制信号进行第1运算部5的运算处理(步骤ST203～步骤ST207)。与此并行，通过来自控制部4的控制信号停止使第2运算部6进行动作的时钟，从而停止第2运算部6的动作。

在第1运算部5中，首先，根据控制部4的控制信号向移位设定寄存器2发送控制信号，向数据移位器501发送在移位设定寄存器2中设定的进行比特移位的量4(4比特)。由此，数据移位器501对X数据和Y数据的输入数据101一起向下位侧进行4比特的比特移位，将比特宽度从16减小至12，作为X数据和Y数据的移位输出数据102(步骤ST203)。此时，在输入数据101中，X数据、Y数据一起舍去了下位侧4比特的数据。

接下来，在第1乘法器502中，进行移位输出数据102的X数据与Y数据的相乘运算(步骤ST204)，得到乘法器输出数据103。接下来，在第1加法器503中，进行步骤ST204的乘法器输出数据103与累加器输出数据105的相加运算(步骤ST205)，得到加法器输出数据104。其中，累加器输出数据105是初始状态，在值为0的情况下，也可以不进行相加运算。

接下来，在第1累加器504中，蓄积将步骤ST205的加法器输出数据104舍去最下位比特的数据而得的数据(步骤ST206)，并且发送累加器输出数据105。舍去该最下位比特是为了在与步骤ST204的下一次的乘法器输出数据103进行相加运算之前，使比特宽度与该乘法器输出数据103一致。

关于步骤ST203～步骤ST206的处理，进行上述条件的次数即32次，将该累积相加结果提供给数据反向移位器506。

接下来，在数据反向移位器506中，针对步骤ST206的累加器输出数据105，向上位侧进行8比特的比特移位，其结果为，将比特宽度从24增加8比特而成为32(步骤ST207)，并作为反向移位输出数据106输出。这是因为，在步骤ST203中将X数据和Y数据的数据比特宽度一起分别减小4比特，共计减小了8比特，因此通过增加与减小的量对应的比特宽度，从而使数据的比特宽度与第2运算部6的输出数据、即累加器输出数据109的比特宽度一致。另外，数据反向移位器506的反向比特移位量和比特宽度的增加量的设定是与针对数据移位器501的比特移位的设定一起进行的。由此，能够进行综合运算部7的第3加法器701的相加运算。

另外，在步骤ST207中，在增加比特宽度时，在累加器输出数据105的值为正的情况下，在下位侧8比特处补全“10000000”(左侧为MSB，10进制为+128)，在为负的情况下，补全“01111111”(左侧为MSB，10进制为-129)。在为正的值的情况下，能够补全的值的范围为“0000000”(10进制为0)～“1111111”(10进制为+255)，要补全的“10000000”(+128)是该情况下能够补全的范围的中间的值，通过采用该值，能够将误差抑制为最小限度。在是负的值的情况下，能够补全的值的范围为“0000000”(10进制为-1)～“1111111”(10进制为-257)，要补全的“01111111”(-129)是该情况下能够补全的范围的中间的值，通过采用该值，能够抑制误差的最大值。在本动作中，误差最大为0.0076％。

另一方面，在步骤ST202中，在判别部3判别为否的情况下，根据控制部4的控制信号进行第2运算部6的运算处理(步骤ST208～步骤ST210)。与此并行，通过来自控制部4的控制信号停止使第1运算部5进行动作的时钟，从而停止第1运算部5的动作。

在第2运算部6中，首先，在第2乘法器601中，对作为输入数据101的X数据和Y数据进行相乘运算(步骤ST208)，输出乘法器输出数据107。接下来，在第2加法器602中，进行步骤ST208的乘法器输出数据107与累加器输出数据109的相加运算(步骤ST209)，输出加法器输出数据108。其中，第2累加器603的累加数据是初始状态，在值为0的情况下也可以不进行相加运算。

接下来，在第2累加器603中，蓄积将步骤ST209的加法器输出数据108舍去最下位比特的数据而得的数据(步骤ST210)，并且发送累加器输出数据109。这里舍去最下位比特是为了在与步骤ST208的下一个时刻的乘法器输出数据107进行相加运算之前，使比特宽度与该乘法器输出数据107一致。

关于步骤ST208～步骤ST210的处理，进行上述条件的次数、即32次。将该32次处理后的累加器输出数据109作为第2运算部6的输出数据。

接下来，在步骤ST211～步骤ST212中，进行综合运算部7的相加运算处理。在综合运算部7中，首先，通过第3加法器701对来自第1运算部5的反向移位输出数据106与来自第2运算部6的累加器输出数据109进行相加运算(步骤ST211)，得到加法器输出数据110。接下来，在限制器702中，针对步骤ST211的加法器输出数据110(比特宽度33)而选择有效数据(比特宽度16)，作为综合运算部7的输出数据并且作为电路输出数据111而输出(步骤ST212)，该电路输出数据111是数字运算处理电路1的输出数据。

这样，在实施方式1的数字运算处理电路1中，作为该数字运算处理电路1的动作，一部分的运算处理不是通过第2运算部6的运算来实现，而能够通过第1运算部5的运算来实现，因此能够削减在动作时使用的电路的规模(门(gate)数)。在数字运算处理电路1中，在假定动作时使用的电路的规模与数字运算处理电路1所消耗的功率成比例的情况下，能够使数字运算处理电路1的功耗减少与所削减的电路规模的比例相应的功耗。

在实施方式1中，能够通过第1运算部5实现第2运算部6的32次运算。现在，在假设将第2运算部6(运算共64次)的数字运算处理电路1整体(包含综合运算部7的1次相加运算)的功耗设为1.00的情况下，第1运算部5(64次运算)在数字运算处理电路1整体所消耗的功率中所占的比例为0.72，但第1运算部5的运算次数的比例为0.5(＝32/64)，因此通过本动作使数字运算处理电路1整体消耗的功率的比例为0.85。

由此，针对数字运算处理电路1整体所占的功耗，能够削减大约15％的功率。

像以上说明的那样，根据实施方式1的数字运算处理电路，其具有：第1运算部和第2运算部，它们将按照时间序列输入的数据彼此相乘，并将相乘结果进行累积相加；判别部，其判定向第1运算部和第2运算部输入的数据是否为正的特定的值以上或负的特定的值以下；控制部，其进行控制，以使得在判别部的判定结果为正的特定的值以上或负的特定的值以下的情况下，进行基于第1运算部的运算，在除此之外的情况下，进行基于第2运算部的运算；以及综合运算部，其对第1运算部和第2运算部的运算结果进行相加运算而，将相加运算的结果作为输出数据，第1运算部具有：数据移位器，其对输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小比特移位的量；乘法器，其将来自数据移位器的输出数据彼此相乘；累积加法部，其对乘法器的输出数据进行累积相加；以及数据反向移位器，其对累积加法部的输出数据向上位侧进行向下位侧进行的比特移位的量的比特移位，并且使比特宽度增加比特移位的量，因此能够减少动作时的功耗。

实施方式2.

实施方式2采用设置了设定部的结构，该设定部对移位设定寄存器2的比特移位量和判别部3的判别阈值进行设定。

图5是实施方式2的数字运算处理电路的结构图。

在图5中，设定部10设置于数字运算处理电路1a的主体的外部，是用于设定移位设定寄存器2a的比特移位的量和判别部3a的判别阈值的值的处理部。另外，构成为，数字运算处理电路1a内的移位设定寄存器2a被设定由设定部10设定的比特移位量的值，并且判别部3a由设定部10设定其判别阈值，除此之外与图1所示的实施方式1的结构相同，因此对对应的部分标注相同标号并省略其说明。

图6是示出实施方式2的数字运算处理电路的动作的流程图。

首先，从设定部10对移位设定寄存器2a设定利用数据移位器501进行比特移位时的比特移位的量(在移位设定寄存器2a中设定的比特移位的量)，另外，设定判别部3的判别阈值(步骤ST200)。之后的步骤ST201～步骤ST212与图3所示的处理相同，因此省略其说明。

这样，在实施方式2的数字运算处理电路1a中，从外部设定第1运算部5的比特移位的量和判别部3a的判别阈值的值，因此能够由用户观察并判断比特移位的量和判别阈值的值，从对比特移位的量和判别阈值的值进行设定。

像以上说明的那样，根据实施方式2的数字运算处理电路，从外部设定比特移位的比特量以及正的特定的值和负的特定的值，因此，除了实施方式1的效果之外，还能够容易并且可靠地设定比特移位的量以及正的特定的值和负的特定的值。

另外，上述实施方式1和实施方式2的比特移位的量和判别阈值不限定于实施方式1和实施方式2所说明的值，能够进行适当选择。

另外，本申请发明能够在本发明的范围内，对各实施方式进行自由的组合、对各实施方式的任意的构成要素进行变形、或者在各实施方式中省略任意的构成要素。

产业上的可利用性

如上所述，本发明的数字运算处理电路构成为对按照时间序列输入的数据彼此进行相乘运算，并对该相乘运算的结果进行累积相加的运算，例如，适合用于使按照时间序列输入的信号的数据和相位信息的数据彼此进行相乘运算的数字运算处理电路。

标号说明

1、1a：数字运算处理电路；2、2a：移位设定寄存器；3、3a：判别部；4：控制部；5：第1运算部；6：第2运算部；7：综合运算部；8：X寄存器；9：Y寄存器；10：设定部；501：数据移位器；502：第1乘法器；503：第1加法器；504：第1累加器；505：数据反向移位器；601：第2乘法器；602：第2加法器；603：第2累加器；701：第3加法器；702：限制器。

Claims (2)

1.一种数字运算处理电路，其特征在于，该数字运算处理电路具有：

第1运算部和第2运算部，它们将按照时间序列输入的数据彼此相乘，并对该相乘的结果进行累积相加；

判别部，其判定向所述第1运算部和所述第2运算部输入的数据是否为正的特定的值以上或负的特定的值以下；

控制部，其进行控制，以使得在所述判别部的判定结果为是正的特定的值以上或负的特定的值以下的情况下，进行基于所述第1运算部的运算，在除此之外的情况下，进行基于所述第2运算部的运算；以及

综合运算部，其对第1运算部的运算结果和第2运算部的运算结果进行相加运算，将相加运算的结果作为输出数据，

所述第1运算部具有：

数据移位器，其将输入数据向下位侧进行设定比特的量的比特移位，并且使比特宽度减小该比特移位的量，

乘法器，其将来自该数据移位器的输出数据彼此相乘；

累积加法部，其对该乘法器的输出数据进行累积相加；以及

数据反向移位器，其将所述累积加法部的输出数据向上位侧进行向所述下位侧进行的比特移位的量的比特移位，并且使比特宽度增加该比特移位的量。

2.根据权利要求1所述的数字运算处理电路，其特征在于，

进行所述比特移位的比特量以及所述正的特定的值和所述负的特定的值是从外部进行设定的。