WO2018034322A1 - Ｍｏｓ型光変調器及びその製造方法 - Google Patents

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WO2018034322A1
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充 竹中
在勲 韓
高木　信一
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    • G02F2201/063—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 integrated waveguide ridge; rib; strip loaded

Definitions

  • the present invention relates to a MOS type optical modulator and a manufacturing method thereof.
  • Silicon photonics is known in which a fine optical waveguide or the like is formed on a silicon substrate to create an optical device such as an optical modulator, a light receiver, or a light emitting element.
  • an optical modulator such as an optical modulator, a light receiver, or a light emitting element.
  • Many structures of optical modulators using silicon photonics have been proposed.
  • As the structure of the optical modulator a MOS type, a PIN type, and a PN type are known (for example, see Non-Patent Documents 1 and 2).
  • a MOS type optical modulator described in Non-Patent Document 2 includes an optical waveguide formed on a p-doped Si layer of an SOI (Si-on-insulator) substrate, and a gate laminated on the optical waveguide.
  • the structure has an insulating film and an n-doped polysilicon layer.
  • carriers are accumulated at the interface between the Si layer and the gate insulating film and the interface between the polysilicon layer and the gate insulating film by applying a driving voltage between the Si layer and the polysilicon layer, The phase of light is modulated by changing the refractive index by the carrier plasma effect.
  • optical modulators of various structures manufactured using silicon photonics as described above are not sufficient in modulation efficiency, and even in MOS type optical modulators where the highest modulation efficiency is expected, sufficient modulation efficiency is achieved. Was not obtained.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a MOS type optical modulator having high modulation efficiency and a method for manufacturing the same.
  • the MOS type optical modulator of the present invention includes a p-type Si layer constituting an optical waveguide, a gate insulating film provided on the optical waveguide, and an n-type group III-V semiconductor provided on the gate insulating film. And a first contact portion connected to the gate layer and a second contact portion connected to the Si layer for applying a driving voltage between the Si layer and the gate layer.
  • the method for manufacturing a MOS type optical modulator according to the present invention includes a gate layer made of a single-layer or multiple-layer n-type III-V semiconductor and a surface of the gate layer.
  • the optical modulator of the present invention since the effective mass of electrons in the group III-V semiconductor used for the gate layer is small, the magnitude of the change in refractive index when a driving voltage is applied increases, so that the modulation efficiency is increased. can do.
  • FIG. 10A is an explanatory diagram showing a state before the adhesive substrate is attached to the Si layer
  • FIG. 10B is an explanatory diagram showing a state after the adhesive substrate is attached to the Si layer.
  • a Mach-Zehnder interferometer type light intensity modulation device (hereinafter referred to as an MZ intensity modulation device) 10 embodying the present invention is formed on a silicon substrate 11, and includes an input side optical waveguide 12 and an optical branching portion 13. , First arm 14, second arm 15, optical coupling portion 16, and output side optical waveguide 17.
  • the first arm 14 has an optical waveguide 21 and a MOS type optical modulator 22.
  • the second arm 15 has an optical waveguide 23 and a MOS type optical modulator 24.
  • the optical branching unit 13 is connected to the input side optical waveguide 12 and the optical waveguides 21 and 23, and branches the light input from the input side optical waveguide 12 to the optical waveguides 21 and 23.
  • the optical coupling unit 16 is connected to each of the optical waveguides 21 and 23 and the output side optical waveguide 17, and combines the light from each of the optical waveguides 21 and 23 and outputs it to the output side optical waveguide 17.
  • the MOS type optical modulator 22 provided in the first arm 14 modulates the phase of light passing through the optical waveguide 21 by applying a driving voltage V1 as will be described later. That is, the phase of light is shifted by a shift amount corresponding to the drive voltage V1.
  • the MOS type optical modulator 24 provided in the second arm 15 phase-modulates the light passing through the optical waveguide 23 by a shift amount corresponding to the driving voltage V2 when the driving voltage V2 is applied.
  • the optical coupling unit 16 causes phase interference of the light from each of the optical waveguides 21 and outputs output light whose light intensity is modulated.
  • the MOS type optical modulator is provided in each of the first arm 14 and the second arm 15, but the MOS type optical modulator may be provided only in one arm.
  • a MOS type optical modulator 22 includes an SiO 2 layer 31, a Si (silicon) layer 32, a gate insulating film 33, a gate layer 34, and the like stacked on a silicon substrate 11. ing.
  • the thickness of each part of the optical modulator 22 is exaggerated for convenience of explanation.
  • the Si layer 32 is provided with ribs 32a on the surface (surface opposite to the SiO 2 layer 31), and the rib type optical waveguide 21 is constituted by the rib 32a and the Si layer 32 immediately below the rib 32a.
  • the ribs 32a that is, the optical waveguides 21 are provided so as to extend in the light transmission direction (direction perpendicular to the drawing).
  • the Si layer 32 is a p-doped p-type semiconductor including the rib 32a.
  • the rib 32a has a height of about 100 nm to 150 nm, a width (length in the horizontal direction in the drawing) of about 400 nm to 1000 nm, and the thickness of the Si layer 32 below the rib 32a is about 70 nm to 120 nm. is there.
  • the Si layer 32 has a pair of terraces 36 provided on the surface so as to sandwich the ribs 32a, and a groove 37 along the ribs 32a is formed between each terrace 36 and the ribs 32a. . Therefore, a predetermined interval is provided between the rib 32a and the terrace 36.
  • the terrace 36 is not necessary for the function of phase modulation, but is used for bonding the gate insulating film 33 and the gate layer 34 onto the rib 32a, as will be described later, to facilitate the bonding. effective.
  • the groove 37 remains hollow, and the hollow inside functions as a clad having a refractive index lower than that of the Si layer 32.
  • the groove 37 may be filled with, for example, SiO 2 having a refractive index lower than that of the Si layer 32.
  • the portion of the Si layer 32 in which the terrace 36 and the groove 37 are formed is a second extending region extending in the width direction from the optical waveguide 21, and the second extending region is an optical On both sides of the waveguide 21.
  • a gate insulating film 33 and a gate layer 34 are stacked on the upper surface of the rib 32a (hereinafter, the gate insulating film 33 and the gate layer 34 are collectively referred to as a gate portion 35).
  • a MOS structure is formed by the Si layer 32, the gate insulating film 33, and the gate layer 34 laminated in this manner.
  • the gate layer 34 is provided on substantially the entire upper surface of the gate insulating film 33, and the gate insulating film 33 and the gate layer 34 are arranged on the terraces 36 from the upper surface of the rib 32 a in the width direction of the optical waveguide 21. It extends to the top surface of the.
  • the gate insulating film 33 and the gate layer 34 are provided above the formation region of the rib 32 a, the terrace 36, and the groove 37.
  • the portions of the gate insulating film 33 and the gate layer 34 outside the optical waveguide 21 (ribs 32a) are the first extending regions.
  • the gate insulating film 33 is formed using, for example, aluminum oxide (Al 2 O 3 ), but is not limited thereto, and may be a thin film such as silicon oxide (SiO 2 ) or hafnium oxide (HfO 2 ). Good.
  • the thickness of the gate insulating film 33 is desirably as thin as possible in order to improve the modulation efficiency. However, in order to suppress an increase in leakage current due to the quantum tunnel effect, a film thickness of 3 nm or more is required.
  • the gate insulating film 33 has an appropriate thickness. Considering both the modulation efficiency and the modulation speed, for example, it is preferably about 3 nm to 10 nm.
  • the gate layer 34 is formed by stacking n-doped n-type III-V semiconductors in a single layer or multiple layers (two or more layers).
  • the gate layer 34 includes a first layer 34a on the gate insulating film 33 side and a second layer 34b formed on the first layer 34a.
  • the first layer 34a is made of n-type InGaAsP
  • the second layer 34b is made of n-type InP.
  • the III-V group semiconductor used for the gate layer 34 may be InGaAs, InAlAs, GaAs, AlGaAs, GaSb, AlGaSb, InSb, InGaSb, or the like.
  • the gate layer 34 is a multilayer, it is possible to individually design a layer that contributes to light modulation, a layer that contributes to light confinement, and a layer that forms a contact. On the other hand, when the gate layer 34 is a single layer, the manufacturing process can be simplified.
  • the gate layer 34 is composed of a plurality of layers, the order of stacking the III-V group semiconductors in the gate layer 34 is not particularly limited. However, the effective mass of electrons is lighter and the refractive index is larger on the gate insulating film 33 side. It is preferable that the material comes.
  • the effective mass of electrons is lighter and the refractive index is larger than InP.
  • InGaAsP is preferably on the gate insulating film 33 side.
  • the total thickness of the gate layer 34 is preferably designed so that the optical electric field is maximized in the vicinity of the gate insulating film, and the thickness of each layer in the case of multiple layers is maximized in the vicinity of the gate insulating film. It is preferable to do so.
  • the total thickness of the gate layer 34 is about 100 nm to 200 nm
  • the thickness of the first layer is about 50 to 120 nm
  • the thickness of the second layer is about 50 to 80 nm.
  • the gate part 35 has a rectangular region 35a and a pair of tapered regions 35b.
  • the rectangular area 35a is composed of an upper part of the rib 32a and a part extending to the upper surface of each terrace 36.
  • the tapered region 35b is provided on the rib 32a, and extends from both ends of the rectangular region 35a along the light propagation direction.
  • Each tapered region 35b has a shape in which a connecting portion with the rectangular region 35a has the same width as the rib 32a or slightly narrower than that, and the width gradually decreases as the distance from the rectangular region 35a increases.
  • the tapered region 35b has a function of smoothly connecting an optical signal propagating through the rib 32a to the rectangular region 35a.
  • the gate layer 34 and the first electrode 42 are connected via the first contact portion 41.
  • the first contact portion 41 is provided to make an ohmic contact.
  • the first contact portion 41 is provided in the first extending region of the gate layer 34, that is, a position that is shifted from the position directly above the rib 32a in the width direction of the rib 32a and is avoided from directly above the rib 32a.
  • the first contact portion 41 is disposed on the first contact portion 41.
  • the first contact portion 41 is an alloy of a III-V semiconductor and Ni (nickel).
  • the first contact portion 41 is formed by alloying a part of the III-V group semiconductor of the gate layer 34 and Ni (nickel). Specifically, the InGaAsP and Ni of the first layer 34a are formed. It has become an alloy with.
  • the first electrode 42 is made of, for example, Au (gold).
  • the first contact portion 41 when forming the first contact portion 41 by alloying the gate layer 34 and Ni, any of the III-V group semiconductors constituting the gate layer 34 and Ni may be alloyed. These III-V semiconductors and Ni may be alloyed. Therefore, for example, the first contact portion 41 may be formed by alloying InP and Ni in the second layer 34b, and InGaAsP in the first layer 34a and InP in the second layer 34b are alloyed with Ni, respectively.
  • the first contact portion 41 may be used.
  • the first contact portion 41 is made of an alloy of a III-V group semiconductor and Ni.
  • the present invention is not limited to this. For example, an n + type in which a part of the gate layer 34 has a higher doping density. These semiconductors may be used.
  • the depth of the first contact portion 41 in the gate layer 34 is arbitrary. For example, the first contact portion 41 may reach the gate insulating film 33 through the gate layer 34.
  • the Si layer 32 is connected to the second electrode 45 through the second contact part 43 and the alloy part 44.
  • a part of the Si layer 32 on one terrace 36 side is a second contact part 43, and the second contact part 43 is a p + half-type conductor having a higher doping density than the other part of the Si layer 32. It has become.
  • the alloy part 44 is obtained by alloying Si and Ni of the second contact part 43, and the second electrode 45 is formed of Au on the alloy part 44.
  • Reference numeral 47 denotes a protective film made of, for example, SiO 2 .
  • the optical modulator 22 applies the driving voltage V1 so that the first electrode 42 becomes a negative voltage with the second electrode 45 as a reference (0V), and the driving voltage is applied between the gate layer 34 and the Si layer 32. V1 is applied.
  • the optical modulator 22 modulates the phase of light using a change in refractive index due to the carrier plasma effect. That is, by applying the driving voltage V1 between the gate layer 34 and the Si layer 32, electrons are accumulated at the interface between the gate layer 34 and the gate insulating film 33, that is, the electron density is increased, and the increased electron density is increased. As a result, the refractive index of the light transmitted through the optical waveguide 21 changes.
  • the refractive index change ⁇ n increases as the effective mass of carriers (electrons in the gate layer 34 in this example) decreases.
  • the effective mass of electrons is smaller than that of silicon or the like.
  • the absolute value of the refractive index change ⁇ n accompanying the increase of the electron density when the driving voltage V1 is applied becomes large, and the refractive index change ⁇ n becomes 10 times or more that of silicon.
  • the absorption change ⁇ due to the increase in electron density is extremely small.
  • the density of holes increases at the interface between the Si layer 32 and the gate insulating film 33.
  • the gate insulating film 33 is formed on the optical waveguide 21 of the p-type Si layer 32 as compared with a MOS optical modulator having a structure in which a silicon gate layer is formed on a silicon optical waveguide with a gate insulating film interposed therebetween.
  • the optical modulator 22 having a structure in which a gate layer 34 made of an n-type III-V group semiconductor is formed with a high modulation efficiency and a low loss. Note that since the III-V semiconductor has a crystal structure in the gate layer 34, light scattering inside the gate layer 34 is small and light loss is small.
  • the refractive index change ⁇ n (absolute value) reaches about 17 times that of Si, but the absorption change ⁇ is the same or smaller than that of Si.
  • the horizontal axis represents the electron density in each material, and the vertical axis represents the refractive index change ⁇ n and the absorption change ⁇ at the electron density.
  • FIG. 6 shows the result of measuring the transmission wavelength spectrum when the light from the first arm 14 phase-modulated by the optical modulator 22 interferes with the light from the second arm 15 that is not phase-modulated.
  • an asymmetric Mach-Zehnder interferometer is constructed in which one arm is about 20 ⁇ m longer than the other. Since there is a difference in arm length, even when the drive voltage V1 is not applied, a wavelength at which the light intensity periodically decreases appears periodically in the transmission spectrum. When the drive voltage V1 is applied and the phase difference between the arms changes, the position of the wavelength at which the light intensity decreases in the transmission spectrum shifts. It is possible to quantitatively evaluate the phase change amount from the shift amount.
  • FIG. 6 shows the measurement results of the transmission spectrum when the driving voltage V1 is 0V, ⁇ 0.4V, and ⁇ 0.8V.
  • the drive voltage V2 for the optical modulator 24 of the second arm 15 is set to 0 V so that phase modulation is not performed in the optical modulator 24.
  • the optical modulator 22 having a gate layer 34 having a multilayer structure of InGaAsP and InP was used. From this measurement result, the wavelength at which the light intensity decreases is shifted to the right according to the drive voltage V1, and the optical modulator 22 configured as described above performs phase modulation on the light propagating through the optical waveguide 21. You can confirm that
  • FIG. 7 shows the result of calculating the relationship between the V ⁇ L value indicating the modulation efficiency and the drive voltage V1.
  • the calculation of the V ⁇ L value was performed when the gate layer 34 had a single-layer structure made of only InGaAsP.
  • the solid line in the graph of FIG. 7 is the V ⁇ L value obtained from the slope of the phase change at each voltage value, and the broken line is the V ⁇ L value obtained from the phase change amount from 0V.
  • the graph of FIG. 7 also shows the V ⁇ L values when the drive voltage V1 is “ ⁇ 0.8 V” and “ ⁇ 0.4 V” obtained from the measurement result shown in FIG.
  • the V ⁇ L value is a product of a driving voltage necessary for shifting the phase of light by a half wavelength ( ⁇ ) in the optical modulator, that is, a half wavelength voltage V ⁇ , and the length L of the optical modulator. Is an index indicating the performance of As the V ⁇ L value is smaller, the modulation efficiency is higher.
  • the gate layer 34 is a multilayer structure of InGaAsP and InP, 0.04 Vcm to 0.05 Vcm was measured as the V ⁇ L value, and it was confirmed that the modulation efficiency was high.
  • the III-V group semiconductor constituting the gate layer 34 has a small effective mass of electrons as carriers as described above, that is, a high mobility.
  • the III-V semiconductor has a low resistance, the RC time constant is small. Therefore, a higher operating speed of the optical modulator 22 can be obtained as compared with a MOS type optical modulator in which a gate insulating film and a silicon layer are stacked on an optical waveguide.
  • the V ⁇ L value is small as described above, so that the gate is compared with a MOS type optical modulator in which a gate insulating film and a silicon layer are stacked on an optical waveguide. Even if the insulating film is thickened, the V ⁇ L value can be reduced. It can be seen that the thicker the gate insulating film, the smaller the gate capacitance value, the smaller the RC time constant, and the higher the modulation frequency.
  • the optical modulator 22 is manufactured by sequentially performing the following first to eighth steps. Note that the following manufacturing procedure of the optical modulator 22 is an example, and the present invention is not limited to this.
  • an SOI (Si-on-Insulator) substrate can be used.
  • the silicon substrate serving as the base of the SOI substrate is the silicon substrate 11
  • the buried oxide film (BOX layer) on the silicon substrate is the SiO 2 layer 31
  • the upper silicon layer of the buried oxide film is the Si layer 32.
  • a resist mask having a pattern having an opening corresponding to the groove 37 is formed on the Si layer 32 previously doped with p.
  • the resist mask in the first step and the resist mask in each of the following steps may be formed using a general photolithography technique.
  • the groove 37 is formed by dry etching the portion of the Si layer 32 not covered with the resist mask. Thereafter, the resist mask is removed.
  • ribs 32 a and a pair of terraces 36 are formed in the Si layer 32.
  • a resist mask having a pattern having an opening corresponding to the second contact portion 43 is formed on the Si layer 32.
  • B (boron) or the like is ion-implanted through the opening of the resist mask to form a second contact portion 43 that is p-doped at a high concentration in the Si layer 32 as shown in FIG.
  • the pasting substrate 51 to be the gate portion 35 prepared in advance is pasted to the upper surface of the Si layer 32, As shown in FIG. 10B, a gate insulating film 33 and a gate layer 34 are formed.
  • the bonded substrate 51 is formed on an InP substrate (in FIG. 10A, the InP substrate is not shown), on an n-InP layer (second layer 34b, hereinafter also referred to as InP layer 34b).
  • 1 layer 34a hereinafter also referred to as an InGaAsP layer 34a
  • an Al 2 O 3 layer a gate insulating film 33, hereinafter also referred to as an Al 2 O 3 layer 33.
  • a structure in which an n-InGaAsP layer 34a of 110 nm is stacked on an n-InP layer 34b of 50 nm may be employed.
  • the n-InP layer 34b and the n-InGaAsP layer 34a are grown in this order on the InP substrate. Furthermore, in order to selectively remove the InP substrate, an InGaAs / InP / InGaAs stacked structure may be grown between the InP substrate and the n-InP layer 34b. Thus, by using HCl or the like, the InGaAs layer is not etched, and only the InP substrate can be etched. Thereafter, only the InGaAs layer may be selectively etched, and the InP layer and InGaAs layer may be selectively etched again to obtain a flat surface. In this case, the layers grown on the InP substrate are in the order of InGaAs layer, InP layer, InGaAs layer, n-InP layer 34b, and n-InGaAsP layer 34a.
  • the stuck substrate 51 can be manufactured by the following method.
  • InP is epitaxially grown on the surface of an InP substrate made of a pre-doped InP crystal by metal-organic vapor phase epitaxy (MOCVD) method or metal-organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal-organic vapor phase epitaxy
  • MOCVD metal-organic chemical vapor deposition
  • an InP layer 34b is formed, and InGaAsP is epitaxially grown on the surface of the InP layer 34b to form an InGaAsP layer 34a.
  • the InP layer 34b and the InGaAsP layer 34a are made to be n-type semiconductors by adding a dopant during this epitaxial growth, but may be made to be an n-type semiconductor by ion implantation after the epitaxial growth.
  • an Al 2 O 3 layer 33 having a flat surface is formed with a predetermined thickness on the surface of the InGaAsP layer
  • the bonding substrate 51 When the bonding substrate 51 is bonded to the Si layer 32, the Al 2 O 3 layer 33 is adhered to the rib 32a and the terrace 36 and bonded.
  • an Al 2 O 3 layer (not shown) can be deposited on the surface of the Si layer 32 by an atomic layer deposition method, and bonding can be performed on the surfaces of the Al 2 O 3 layers. After bonding in the air at room temperature, it can be bonded by heating under pressure (about 200 ° C to 300 ° C). By this method, bonding can be performed with low damage. Further, a surface activated room temperature bonding method can be used for bonding the bonding substrate 51 and the Si layer 32 together.
  • the Al 2 O 3 layer 33 is stacked on the Si layer 32 as the gate insulating film 33, and the InGaAsP layer 34 a and the InP layer 34 b are stacked as the first layer 34 a and the second layer 34 b of the gate layer 34.
  • the sticking substrate 51 is brought into close contact with the surfaces of the pair of terraces 36 together with the surfaces of the ribs 32a, so that the sticking substrate 51 can be bonded while maintaining the flatness.
  • the InP may be selectively removed with hydrochloric acid (HCl) or the like after the bonding substrate 51 is bonded to the Si layer 32 as described above.
  • HCl hydrochloric acid
  • the gate layer 34 is a single layer made of InP, an InGaAs and InP layer is grown on the InP substrate, a gate insulating film 33 is formed on the surface, and then the InP substrate and the InGaAs layer are selectively etched. do it.
  • a resist mask having a pattern corresponding to the shape to be formed of the gate layer 34 is formed on the surface of the gate layer 34, that is, the surface of the second layer 34b.
  • the gate layer 34 is dry-etched, so that the gate layer 34 on the gate insulating film 33 has a desired shape as shown in FIG.
  • the gate layer 34 where the alloy portion 44 and the second electrode 45 are formed is removed.
  • a protective film 47 is formed by depositing SiO 2 by, for example, CVD (chemical vapor deposition).
  • the protective film 47 covers the surface of the gate layer 34, and the portion from which the gate layer 34 has been removed in the fourth step is filled with the protective film 47.
  • the surface of the protective film 47 can be flattened by chemical mechanical polishing (CMP). If the thickness of the InGaAsP layer / InP layer is small (for example, 160 nm or less), the planarization process can be omitted because the manufacturing process is not hindered without planarizing the surface.
  • Ni layers 53a and 53b for forming the first contact portion 41 and the alloy portion 44 are formed.
  • a resist mask having an opening corresponding to a portion where the first electrode 42 and the second electrode 45 are formed is formed on the surface of the protective film 47.
  • dry etching for SiO 2 , dry etching for InP, and dry etching for Al 2 O 3 are sequentially performed while switching the etching gas.
  • a via 52a that penetrates the protective film 47 and the second layer 34b and reaches the surface of the first layer 34a is formed at the position where the first electrode 42 is formed.
  • the via 52 b that penetrates the protective film 47 and further removes the gate insulating film 33 and reaches the surface of the second contact portion 43 is formed.
  • Ni is deposited on the surface of the first layer 34a exposed on the bottom of the vias 52a and 52b and the surface of the second contact portion 43 so as to have predetermined thicknesses, respectively.
  • Ni layers 53a and 53b are formed.
  • the resist mask is removed together with Ni deposited thereon using an organic solvent or the like.
  • the Ni layers 53a and 53b are formed by the lift-off process.
  • the silicon substrate 11 on which the Ni layers 53a and 53b are formed is annealed.
  • Ni of the Ni layer 53a and InGaAsP of the first layer 34a react to form the first contact portion 41 made of these alloys.
  • Ni in the Ni layer 53b and Si in the second contact portion 43 react to form an alloy portion 44 made of these alloys.
  • alloying can be performed by heating at a low temperature (400 ° C. or lower).
  • a resist mask from which only the surface shapes of the first electrode 42 and the second electrode 45 are removed is formed, and Au (gold) is deposited on the surface of the silicon substrate 11, that is, the protective film 47 by, for example, electron beam evaporation. , And in the vias 52a and 52b.
  • Au gold
  • Ni or Ti having a predetermined thickness may be deposited on the surface of the protective film 47 and in the vias 52a and 52b, and then Au may be deposited.
  • the resist mask is removed together with Au deposited thereon using an organic solvent or the like.
  • the first electrode 42 connected to the gate layer 34 through the first contact portion 41, and the Si layer 32 through the alloy portion 44 and the second contact portion 43 are connected.
  • the second electrode 45 is formed, and the optical modulator 22 is completed.
  • the optical modulator 22 is the same as the optical modulator 22 shown in FIG. 2, and substantially the same constituent members are denoted by the same reference numerals and detailed description thereof is omitted.
  • the optical modulator 55 shown in FIG. 15 has a structure in which the gate portion 35 (the gate insulating film 33 and the gate layer 34) is not formed above the pair of terraces 36. That is, in the width direction of the rib 32a, the gate portion 35 is formed so that each end portion of the first extending region of the gate insulating film 33 and the gate layer 34 is above the groove 37 between the rib 32a and the terrace 36. Has been. As a result, the area of the gate insulating film 33 sandwiched between the Si layer 32 and the gate layer 34 is reduced, and the parasitic capacitance is reduced.
  • a protective film 47 is provided above each terrace 36.
  • the first contact portion 41 is provided in one first extending region of the gate layer 34, that is, in the portion of the gate layer 34 above the one groove 37.
  • the groove 37 is provided with an insulating layer 56 made of SiO 2 in the groove 37.
  • the insulating layer 56 may be formed using other materials as long as it functions as a clad having a refractive index lower than that of the Si layer 32 and has an insulating property.
  • the optical modulator 55 As described above, after the groove 37 is formed in the first step, SiO 2 is deposited on the surface of the gate layer 34 by, for example, CVD. Thereafter, SiO 2 deposited other than the groove 37 is removed by chemical mechanical polishing, and a structure in which the insulating layer 56 is embedded in the groove 37 is formed. Thereafter, in a third step, a bonding substrate 51 to be the gate layer 34 is bonded to the surfaces of the Si layer 32 and the insulating layer 56. In the fourth step, a resist mask having a predetermined pattern is formed on the surface of the gate layer 34, and unnecessary portions of the gate layer 34 including the portion of the gate layer 34 above each terrace 36 are removed by dry etching or the like.
  • the gate insulating film 33 may be at least between the rib 32 a and the gate layer 34.
  • the optical modulator 60 shown in FIG. 16 has a structure in which a pair of first contact portions 41 and second contact portions 43 are provided.
  • a first contact portion 41 is provided in each first extending region of the gate layer 34 extending on both sides of the rib 32 a, and a first electrode 42 is provided on the top of each first contact portion 41.
  • the optical modulator 60 has a structure in which the first contact portions 41 are disposed above the respective grooves 37 (insulating layers 56), avoiding the upper portions of the ribs 32a.
  • a pair of second contact portions 43 is provided in each second extending region on both sides of the optical waveguide 21 of the Si layer 32, and the alloy portion 44 and the second electrode 45 are provided above the respective second contact portions 43. Is provided. Other configurations are the same as those of the optical modulator 55 of FIG.
  • the pair of first contact portions 41 and the second contact portions 43 are provided in the gate layer 34 and the Si layer 32, respectively, in the optical modulator 60 to which the drive voltage V1 is applied.
  • the parasitic resistance on the circuit is halved. Coupled with the reduction in the parasitic resistance of the optical modulator 55 by the structure in which the area of the gate insulating film sandwiched between the Si layer 32 and the gate layer 34 is reduced, the RC time constant of the optical modulator 60 is further increased. As a result, the operation becomes faster.
  • the optical modulator 65 shown in FIG. 17 has a structure having an insulating layer 66 in which hydrogen ions are implanted into a portion of the gate layer 34 above the pair of terraces 36.
  • the group III-V semiconductor has a high resistance and functions as an insulating material. That is, the III-V semiconductor containing hydrogen is the insulating layer 66.
  • Other configurations are the same as those of the optical modulator 60 of FIG.
  • the insulating layer 66 reduces the area of the gate insulating film 33 sandwiched between the Si layer 32 and the gate layer 34 and reduces the parasitic capacitance.
  • the optical modulator 65 When the optical modulator 65 is manufactured, for example, after the pasting substrate 51 is pasted to the Si layer 32 in the third step, a portion corresponding to the insulating layer 66 is opened on the surface of the gate layer 34. A resist mask is formed. Then, after forming the resist mask, hydrogen ions are implanted from the surface of the gate layer 34. As a result, a part of the gate layer 34, that is, the gate layer 34 above each terrace 36 becomes the insulating layer 66. Although the groove 37 is hollow, an insulating layer may be provided in the inside thereof as in the case of the optical modulators 55 and 60 in FIGS.
  • the optical modulator 70 shown in FIG. 18 has a structure in which a gate portion 35 (gate insulating film 33, gate layer 34) is provided on the rib 32a only above the rib 32a.
  • the Si layer 32 is provided with ribs 32a on the flat surface, and a gate portion 35 (gate insulating film 33, gate layer 34) is formed on the ribs 32a.
  • a gate portion 35 gate insulating film 33, gate layer 34
  • the first contact portion 41 is provided on the second layer 34 b of the gate layer 34.
  • the first contact part 41 is, for example, InGaAs doped with a high concentration of n.
  • a first electrode 42 is formed on the first contact portion 41.
  • the gate layer 34 has a sufficient thickness (eg, 1.3 to 2 ⁇ m). Thereby, the 1st electrode 42 can fully be separated from the rib 32a, and the light confinement effect can be heightened.
  • the Si layer 32 is provided with second contact portions 43 in the second extending regions on both sides of the optical waveguide 21.
  • the second contact portion 43 is formed by p-doping the Si layer 32 at a high concentration.
  • a second electrode 45 is provided on the second contact portion 43.
  • the first contact portion 41 and the second contact portion 43 may be made of an alloy of Ni and a group III-V semiconductor.
  • the light modulator 70 can also be manufactured by the following procedure, for example. Note that the following manufacturing procedure of the optical modulator 70 is an example, and the present invention is not limited to this. In manufacturing the optical modulator 70, an SOI substrate can be used as described above.
  • an SOI substrate is prepared, and a p-type impurity is doped into the Si layer 32 of the SOI substrate.
  • Al 2 O 3 is deposited on the surface of the Si layer 32 and the surface of the sticking substrate by, for example, ALD, and bonded to these Al 2 O 3 films to form an SOI substrate.
  • a laminated substrate in which the gate insulating film 33, the first layer 34a of the gate layer 34, the second layer 34b, and the layer to be the first contact portion 41 are laminated is bonded.
  • an Al 2 O 3 layer to be the gate insulating film 33 an InGaAsP layer to be the first layer 34a of the gate layer 34, an InP layer to be the second layer 34b, and InGaAs to be the first contact portion 41.
  • a laminate of layers is used.
  • an InGaAsP layer is formed on one surface of a substrate which is made of an InP crystal previously doped with nP and becomes an InP layer, and an InGaAs layer is epitaxially grown on the other surface sequentially.
  • a dopant may be added during epitaxial growth, or ions may be implanted after epitaxial growth.
  • a metal mask is formed on the surface of the layer to be the first contact portion 41 using a patterned resist mask.
  • the metal mask is formed in a pattern of a gate that becomes a phase modulation portion.
  • a resist is applied again, and this resist is patterned into a waveguide shape this time.
  • the resist mask used in the third step is removed, and then the gate insulating film 33, the first layer 34a, and the second layer other than the gate pattern portion that becomes the phase modulation portion using the remaining metal mask.
  • the gate layer 34 made of 34b and the layer to be the first contact portion 41 are removed by dry etching.
  • a protective film 47 is formed by depositing SiO 2 by, eg, CVD, and chemical mechanical polishing is performed so that the surface of the protective film 47 becomes flat.
  • a resist mask having a predetermined pattern is formed on the surface of the protective film 47, and then dry etching is performed to form vias for the first electrode 42 and the second electrode 45 in the protective film 47, respectively.
  • Au gold
  • the seventh step Au (gold) is deposited in the via, for example, by sputtering, with the resist mask used in the sixth step left.
  • dry etching is performed using a new resist mask having a predetermined pattern to remove excess Au. Thereby, the 1st electrode 42 and the 2nd electrode 45 are made into a predetermined surface shape.

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Abstract

変調効率が高いＭＯＳ型光変調器及びその製造方法を提供する。ＭＯＳ型光変調器（２２）は、シリコン基板（１１）上に、ＳｉＯ２層（３１）、Ｓｉ層（３２）、ゲート絶縁膜（３３）、ゲート層（３４）等が積層されている。Ｓｉ層（３２）の表面にリブ（３２ａ）が設けられリブ型の光導波路（２１）が構成される。Ｓｉ層（３２）は、リブ（３２ａ）を含めｎドープされたｎ型半導体である。ゲート層（３４）は、ＩｎＧａＡｓＰからなる第１層（３４ａ）と、ＩｎＰからなる第２層（３４ｂ）とを積層したものである。第１層（３４ａ）と第２層（３４ｂ）とは、ｎドープされたｎ型半導体である。ＭＯＳ型光変調器（２２）は、ゲート絶縁膜（３３）とゲート層（３４）の界面に蓄積される電子密度の変化で屈折率が変化する。

Description

ＭＯＳ型光変調器及びその製造方法
　本発明は、ＭＯＳ型光変調器及びその製造方法に関する。
　シリコン基板に微細な光導波路等を形成し、光変調器や受光器、発光素子等の光学デバイスを作成するシリコンフォトニクスが知られている。このシリコンフォトニクスを用いた光変調器の構造が多数提案されている。光変調器の構造としては、ＭＯＳ型、ＰＩＮ型、ＰＮ型が知られている（例えば、非特許文献１、２参照）。
　例えば非特許文献２に記載されたＭＯＳ型光変調器は、ＳＯＩ（Si-on-insulator）基板のｐドープされたＳｉ層上に形成された光導波路と、この光導波路上に積層されたゲート絶縁膜とｎドープされたポリシリコン層とを有する構造になっている。このＭＯＳ型光変調器では、Ｓｉ層とポリシリコン層との間に駆動電圧を印加することによって、Ｓｉ層とゲート絶縁膜の界面及びポリシリコン層とゲート絶縁膜の界面にキャリアを蓄積させ、キャリアプラズマ効果によって屈折率を変化させて光の位相を変調する。
G. Reed, G. Mashanovich, F. Gardes, and D. Thomson, "Silicon optical modulators," Nat. Photonics, vol. 4, no. 8, pp. 518-526, Jul. 2010. J. Fujikata, M. Takahashi, S. Takahashi, T. Horikawa, and T. Nakamura, "High-speed and high-efficiency Si optical modulator with MOS junction, using solid-phase crystallization of polycrystalline silicon,"Jpn. J. Appl. Phys., vol.55, no.4, p.042202, Apr. 2016.
　ところで、上記のようなシリコンフォトニクスを用いて作製される各種構造の光変調器は、変調効率が十分ではなく、最も高い変調効率が期待されているＭＯＳ型光変調器においても、十分な変調効率が得られていなかった。
　本発明は、上記事情を鑑みてなされたものであり、変調効率が高いＭＯＳ型光変調器及びその製造方法を提供することを目的とする。
　本発明のＭＯＳ型光変調器は、光導波路を構成するｐ型のＳｉ層と、光導波路上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたｎ型のＩＩＩ－Ｖ族半導体からなるゲート層と、Ｓｉ層とゲート層との間に駆動電圧を印加する、ゲート層に接続された第１コンタクト部及びＳｉ層に接続された第２コンタクト部とを備えるものである。
　本発明のＭＯＳ型光変調器の製造方法は、光導波路となるｐ型のＳｉ層の上面に、単層または複層のｎ型のＩＩＩ－Ｖ族半導体からなるゲート層とこのゲート層の表面に形成されたゲート絶縁膜を有する基板を、ゲート絶縁膜と光導波路の上面とを密着させて貼り合わせ、光導波路上にゲート絶縁膜とゲート層を形成するゲート形成工程と、Ｓｉ層とゲート層との間に電圧を印加する、ゲート層に接続された第１コンタクト部及びＳｉ層に接続された第２コンタクト部を形成するコンタクト部形成工程とを有するものである。
　本発明の光変調器によれば、ゲート層に用いたＩＩＩ－Ｖ族半導体における電子の有効質量が小さいので、駆動電圧を印加したときの屈折率変化の大きさが大きくなるため変調効率を高くすることができる。
　また、本発明の光変調器の製造方法によれば、ゲート層としてのＩＩＩ－Ｖ族半導体をＳｉ層上に積層した構造を容易に得ることができる。
本発明を実施したマッハ・ツェンダー干渉計型光強度変調装置を示す平面図である。 光変調器の構造を示す断面図である。 光変調器のゲート部の形状を示す斜視図である。 キャリア密度と屈折率変化との関係を示すグラフである。 キャリア密度と吸収変化との関係を示すグラフである。 駆動電圧の変化に対する各波長の光の損失の測定結果を示すグラフである。 駆動電圧とＶπＬ値との関係を示すグラフである。 リブ及びテラスの形成工程を示す説明図である。 第２コンタクト部の形成工程を示す説明図である。 図１０Ａは貼付基板をＳｉ層に貼り付ける前の状態を示す説明図であり、図１０Ｂは貼付基板をＳｉ層に貼り付けた後の状態を示す説明図である。 ゲート層をエッチングする工程を示す説明図である。 保護膜を形成する工程を示す説明図である。 ビア及びＮｉ層を形成する工程を示す説明図である。 Ｎｉ層を合金化する工程を示す説明図である。 テラス上のゲート層を除去した光変調器の構造を示す断面図である。 第１、第２コンタクト部をリブの両側にそれぞれ設けた光変調器の構造を示す断面図である。 テラス上のゲート層を絶縁化層にした光変調器の構造を示す断面図である。 テラス上にだけゲート層を設けた光変調器の構造を示す断面図である。
　図１において、本発明を実施したマッハ・ツェンダー干渉計型光強度変調装置（以下、ＭＺ強度変調装置という）１０は、シリコン基板１１に形成されており、入力側光導波路１２、光分岐部１３、第１アーム１４、第２アーム１５、光結合部１６、出力側光導波路１７を有している。第１アーム１４は、光導波路２１とＭＯＳ型光変調器２２とを有している。また、第２アーム１５は、光導波路２３とＭＯＳ型光変調器２４とを有している。光分岐部１３は、入力側光導波路１２と各光導波路２１、２３とに接続されており、入力側光導波路１２からの入力される光を各光導波路２１、２３に分岐する。光結合部１６は、各光導波路２１、２３と出力側光導波路１７とに接続されており、各光導波路２１、２３からの光を合波して出力側光導波路１７に出力する。
　第１アーム１４に設けられたＭＯＳ型光変調器２２は、後述するように駆動電圧Ｖ１が印加されることによって、光導波路２１を通る光の位相を変調する。すなわち駆動電圧Ｖ１に応じたシフト量で光の位相をシフトする。同様に、第２アーム１５に設けられたＭＯＳ型光変調器２４は、駆動電圧Ｖ２が印加されることによって、光導波路２３を通る光を駆動電圧Ｖ２に応じたシフト量で位相変調する。これにより、光結合部１６により各光導波路２１からの光を位相干渉し、光強度変調された出力光を出力する。なお、ＭＺ強度変調装置１０では、第１アーム１４、第２アーム１５のそれぞれにＭＯＳ型光変調器を設けているが、一方のアームのみにＭＯＳ型光変調器を設けてもよい。
　以下、ＭＯＳ型光変調器２２について説明する。なお、ＭＯＳ型光変調器２４は、ＭＯＳ型光変調器２２と同じ構造であるため、その詳細な説明は省略する。図２において、ＭＯＳ型光変調器（以下、光変調器という）２２は、シリコン基板１１上に、ＳｉＯ２層３１、Ｓｉ（シリコン）層３２、ゲート絶縁膜３３、ゲート層３４等が積層されている。なお、図２では、説明の便宜上、光変調器２２の各部の厚みを誇張して描いてある。
　Ｓｉ層３２は、その表面（ＳｉＯ２層３１と反対側の面）にリブ３２ａが設けられ、リブ３２ａとその直下のＳｉ層３２との部分でリブ型の光導波路２１を構成している。リブ３２ａ、すなわち光導波路２１は、光の伝送方向（図面に垂直な方向）に延びるように設けられている。このＳｉ層３２は、リブ３２ａを含めｐドープされたｐ型半導体である。例えば、リブ３２ａは、その高さが１００ｎｍ～１５０ｎｍ程度、幅（図面左右方向の長さ）が４００ｎｍ～１０００ｎｍ程度であり、またリブ３２ａの下方におけるＳｉ層３２の厚みは、７０ｎｍ～１２０ｎｍ程度である。
　上記Ｓｉ層３２は、その表面にリブ３２ａを挟むように設けられた一対のテラス３６を有しており、各テラス３６とリブ３２ａとの間は、リブ３２ａに沿った溝３７となっている。したがって、リブ３２ａとテラス３６との間には、所定の間隔があいている。テラス３６は、位相変調の機能上は必要ないものであるが、後述するように、ゲート絶縁膜３３、ゲート層３４のリブ３２ａ上への貼り合わせに利用しており、貼り合わせを容易にする効果がある。溝３７は、中空なままとして、その中空な内部をＳｉ層３２よりも屈折率が低いクラッドとして機能させている。なお、Ｓｉ層３２よりも屈折率が低い、例えばＳｉＯ２等で溝３７内を埋めてもよい。また、この例においては、テラス３６及び溝３７が形成されたＳｉ層３２の部分が、光導波路２１からその幅方向に延在した第２延在領域であり、第２延在領域は、光導波路２１の両側にある。
　リブ３２ａの上面には、ゲート絶縁膜３３とゲート層３４とが積層されている（以下、ゲート絶縁膜３３とゲート層３４とを総称してゲート部３５という）。このように積層されたＳｉ層３２、ゲート絶縁膜３３、ゲート層３４によってＭＯＳ構造が形成される。この例では、ゲート層３４は、ゲート絶縁膜３３の上面のほぼ全面に設けられており、ゲート絶縁膜３３及びゲート層３４は、光導波路２１の幅方向では、リブ３２ａの上面から各テラス３６の上面まで延在している。したがって、ゲート絶縁膜３３とゲート層３４は、リブ３２ａ、テラス３６、溝３７の形成領域の上方に設けられている。なお、光導波路２１の幅方向において、光導波路２１（リブ３２ａ）の外側のゲート絶縁膜３３とゲート層３４の部分がそれぞれの第１延在領域になる。
　ゲート絶縁膜３３は、例えば酸化アルミニウム（Ａｌ２Ｏ３）を用いて形成されているが、これに限定されるものではなく、酸化シリコン（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）等の薄膜でもよい。ゲート絶縁膜３３の厚みは、変調効率を改善するためには可能な限り薄くすることが望ましい。ただし、量子トンネル効果によるリーク電流増加を抑制するためには、３ｎｍ以上の膜厚が必要になる。一方、変調速度の観点から、ゲート絶縁膜３３の厚みは、適度な厚みがあることが望ましい。変調効率と変調速度の双方を考慮すると、例えば３ｎｍ～１０ｎｍ程度とすることが好ましい。
　ゲート層３４は、ｎドープしたｎ型のＩＩＩ－Ｖ族半導体を単層または複層（２層以上）に積層したものである。この例では、ゲート層３４は、ゲート絶縁膜３３側の第１層３４ａと、この第１層３４ａの上に形成された第２層３４ｂとからなる。第１層３４ａは、ｎ型のＩｎＧａＡｓＰで形成され、第２層３４ｂはｎ型のＩｎＰで形成されている。ゲート層３４に用いるＩＩＩ－Ｖ族半導体としては、ＩｎＧａＡｓＰ、ＩｎＰの他に、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＡｓ、ＡｌＧａＡｓ、ＧａＳｂ、ＡｌＧａＳｂ、ＩｎＳｂ、ＩｎＧａＳｂ等でもよい。
　ゲート層３４を複層とする場合、光変調の寄与する層、光閉じ込めに寄与する層、コンタクトを形成する層を個別に設計することが可能となる。一方、ゲート層３４を単層とする場合、製造工程を簡易化することができる。ゲート層３４を複層で構成する場合、ゲート層３４内におけるＩＩＩ－Ｖ族半導体の積層の順番は特に限定されないが、ゲート絶縁膜３３側に、より電子の有効質量が軽く、屈折率の大きな材料がくることが好ましい。このようにすることで位相変調効果の大きな材料を利用可能となり、さらに光閉じ込めをゲート絶縁膜近傍により集中させることで光変調効率を高めることが可能となる。この例のように、ＩｎＧａＡｓＰ（第１層３４ａ）と、ＩｎＰ（第２層３４ｂ）との２層で構成する場合では、IｎＰと比較して電子の有効質量が軽く、屈折率が大きいことからＩｎＧａＡｓＰをゲート絶縁膜３３側とするのが好ましい。
　ゲート層３４の全体の厚みは、光電界がゲート絶縁膜近傍で最大となるように設計することが好ましく、複層とした場合の各層の厚みは、光電界がゲート絶縁膜近傍で最大となるようにすることが好ましい。この例、ゲート層３４の全体の厚みは、１００ｎｍ～２００ｎｍ程度とし、第１層の厚みは、５０～１２０ｎｍ程度、第２層の厚みは５０～８０ｎｍ程度としている。
　図３に示すように、ゲート部３５は、矩形領域３５ａと、一対のテーパ領域３５ｂとを有している。矩形領域３５ａは、リブ３２ａの上方の部分と各テラス３６の上面まで延びた部分からなる。テーパ領域３５ｂは、リブ３２ａ上に設けられ、矩形領域３５ａの両端から光の伝搬方向に沿って延びている。各テーパ領域３５ｂは、矩形領域３５ａとの接続部分がリブ３２ａと同じ幅かそれよりも僅かに狭い幅であり、矩形領域３５ａから離れるにしたがって幅が漸減する形状である。このテーパ領域３５ｂは、リブ３２ａを伝搬する光信号を滑らかに矩形領域３５ａに接続する機能をもつ。
　図２において、第１コンタクト部４１を介して、ゲート層３４と第１電極４２とが接続されている。第１コンタクト部４１は、オーミックコンタクトにするために設けられている。この第１コンタクト部４１は、ゲート層３４の第１延在領域に設けられている、すなわち、リブ３２ａの直上の位置からリブ３２ａの幅方向にずらされて、リブ３２ａの直上から避けた位置に第１コンタクト部４１が配されている。これにより、ゲート層３４を薄くしながら、ゲート層３４での入力光の閉じ込め効果を十分なものにして、光の伝送損失をより小さく抑えている。
　上記第１コンタクト部４１は、ＩＩＩ－Ｖ族半導体とＮｉ（ニッケル）との合金である。この例ではゲート層３４の一部のＩＩＩ－Ｖ族半導体とＮｉ（ニッケル）とを合金化することで第１コンタクト部４１が形成されており、具体的には第１層３４ａのＩｎＧａＡｓＰとＮｉとの合金になっている。このように、第１コンタクト部４１としてＩＩＩ－Ｖ族半導体とＮｉとの合金を用いることは、その合金の電気抵抗が非常に低いため、光変調器２２のＲＣ時定数を小さくして動作速度をより高速化する上で有利である。第１電極４２は、例えばＡｕ（金）で形成されている。
　なお、ゲート層３４とＮｉとを合金化して第１コンタクト部４１を形成する場合に、ゲート層３４を構成するいずれの層のＩＩＩ－Ｖ族半導体とＮｉとを合金化してもよく、複数層の各ＩＩＩ－Ｖ族半導体とＮｉとを合金化してもよい。したがって、例えば第２層３４ｂのＩｎＰとＮｉとを合金化して、第１コンタクト部４１を形成してもよく、第１層３４ａのＩｎＧａＡｓＰ及び第２層３４ｂのＩｎＰとがそれぞれＮｉと合金化されたものを第１コンタクト部４１としてもよい。また、第１コンタクト部４１とし、ＩＩＩ－Ｖ族半導体とＮｉとの合金を用いているが、これに限定されるものではなく、例えばゲート層３４の一部のドープ密度をより高くしたｎ＋型の半導体でもよい。さらに、第１コンタクト部４１は、ゲート層３４における深さは任意であり、例えば第１コンタクト部４１がゲート層３４を貫通してゲート絶縁膜３３に達していてもよい。
　Ｓｉ層３２は、第２コンタクト部４３、合金部４４を介して第２電極４５に接続されている。Ｓｉ層３２の一方のテラス３６側の一部が第２コンタクト部４３にされており、第２コンタクト部４３は、Ｓｉ層３２のその他の部分よりもドープ密度をより高くしたｐ＋半型導体となっている。合金部４４は、第２コンタクト部４３のＳｉとＮｉとを合金化したものであり、合金部４４の上に第２電極４５がＡｕで形成されている。なお、符号４７は、例えばＳｉＯ２で形成された保護膜である。
　上記の光変調器２２は、第２電極４５を基準（０Ｖ）として、第１電極４２がマイナス電圧となるように駆動電圧Ｖ１を与えて、ゲート層３４とＳｉ層３２との間に駆動電圧Ｖ１を印加する。光変調器２２は、キャリアプラズマ効果による屈折率の変化を利用して光の位相を変調する。すなわち、ゲート層３４とＳｉ層３２との間に駆動電圧Ｖ１を印加することによって、ゲート層３４とゲート絶縁膜３３との界面に電子が蓄積され、すなわち電子密度が増大し、増大した電子密度の効果によって光導波路２１中を伝送される光に対する屈折率が変化する。
　キャリアプラズマ効果を用いた光変調器２２は、キャリア（この例ではゲート層３４における電子）の有効質量が小さいほど屈折率変化Δｎが大きくなる。上記ゲート層３４に用いるＩＩＩ－Ｖ族半導体においては、電子の有効質量がシリコン等に比べて小さい。このため、駆動電圧Ｖ１を印加した際の電子密度の増大に伴う屈折率変化Δｎの絶対値が大きくなり、屈折率変化Δｎがシリコンの１０倍以上になる。一方で電子密度の増大による吸収変化Δαは極めて小さい。また、駆動電圧Ｖ１を印加した際に、Ｓｉ層３２とゲート絶縁膜３３との界面には、ホール（正孔）の密度が増大するが、ＩＩＩ－Ｖ族半導体と比較して屈折率変化や吸収変化は極めて小さいため、ほとんど影響がない。このため、シリコンの光導波路上にゲート絶縁膜を挟んでシリコンのゲート層を形成した構造を持つＭＯＳ型光変調器に比べて、ｐ型のＳｉ層３２の光導波路２１上にゲート絶縁膜３３を挟んでｎ型のＩＩＩ－Ｖ族半導体からなるゲート層３４を形成した構造を持つ光変調器２２は、変調効率が高く、かつ低損失なものとなる。なお、ゲート層３４は、ＩＩＩ－Ｖ族半導体は結晶構造であるため、その内部での光の散乱が小さく、光の損失も小さい。
　図４、図５は、ＩｎＧａＡｓＰ（λｇ＝１．３７μｍに相当する組成）、ＩｎＰ、Ｓｉ中における屈折率変化Δｎ（絶対値）および吸収変化Δαと電子密度との関係を計算した結果を示している。ここで、λｇ＝１．３７μｍに相当する組成とは、Ｉｎ０．６８Ｇａ０．３２Ａｓ０．７Ｐ０．３となる。これら図４、図５に示されるように、ＩｎＧａＡｓＰ（λｇ＝１．３７μｍに相当する組成）中では、Ｓｉと比較して、屈折率変化Δｎ（絶対値）が大きく、吸収変化Δαが小さいことがわかる。ＩｎＧａＡｓＰでは、その屈折率変化Δｎ（絶対値）がＳｉよりも１７倍程度にも達するが、吸収変化ΔαはＳｉと比べて同程度ないし小さい。なお、図４、図５のグラフは、いずれも横軸が各材料中の電子密度であり、縦軸がその電子密度における屈折率変化Δｎ，吸収変化Δαをそれぞれ示している。
　図６は、光変調器２２で位相変調した第１アーム１４からの光と位相変調していない第２アーム１５からの光を干渉させたときの、透過波長スペクトルを測定した結果を示している。ここでは、位相変化量を正確に評価するため、片側のアームをもう一方より２０μｍ程度長くした非対称マッハ・ツェンダー干渉計の構成となっている。アーム長に差があることから、駆動電圧Ｖ１を印加しない場合でも、周期的に光強度が小さくなる波長が透過スペクトルに周期的に表れる。駆動電圧Ｖ１が印加され、両アーム間の位相差が変化すると、透過スペクトルにおいて光強度が小さくなる波長の位置がシフトする。このシフト量から位相変化量を定量的に評価することが可能となる。図６は、駆動電圧Ｖ１を０Ｖ、－０．４Ｖ、－０．８Ｖとした場合の透過スペクトルをおのおの測定した結果を示している。第２アーム１５の光変調器２４に対する駆動電圧Ｖ２は、０Ｖとして光変調器２４において位相変調を行わないようにした。また、ゲート層３４をＩｎＧａＡｓＰおよびＩｎＰの複層構造とした光変調器２２を用いた。この測定結果から、駆動電圧Ｖ１に応じて、光強度が弱くなる波長が右側にシフトしており、上記のように構成される光変調器２２が光導波路２１を伝搬する光に対して位相変調していることが確認できる。
　図７は、変調効率を示すＶπＬ値と駆動電圧Ｖ１との関係を計算した結果とを示している。ＶπＬ値の計算は、ゲート層３４をＩｎＧａＡｓＰのみの単層構造とした場合について行った。図７のグラフ中の実線は、各電圧値での位相変化の傾きから求めたＶπＬ値であり、破線は０Ｖからの位相変化量から求めたＶπＬ値である。また、図７のグラフには、上記図６に示される測定結果から得られる、駆動電圧Ｖ１が「－０．８Ｖ」、「－０．４Ｖ」におけるＶπＬ値を併せて示す。ＶπＬ値は、光変調器で光の位相を半波長（π）分シフトするのに必要な駆動電圧、すなわち半波長電圧Ｖπと、光変調器の長さＬとの積であり、光変調器の性能を示す指数である。ＶπＬ値は、その値が小さいほど変調効率が高い。ゲート層３４がＩｎＧａＡｓＰおよびＩｎＰの複層構成では、ＶπＬ値として０．０４Ｖｃｍ～０．０５Ｖｃｍが実測され、変調効率が高いことが確認された。
　また、ゲート層３４を構成するＩＩＩ－Ｖ族半導体は、上記のようにキャリアとなる電子の有効質量が小さい、すなわち移動度が高い。また、ＩＩＩ－Ｖ族半導体が低抵抗であるため、ＲＣ時定数が小さい。このため、光導波路上にゲート絶縁膜とシリコン層とを積層したＭＯＳ型光変調器に比べて、光変調器２２の高い動作速度が得られる。また、ＩＩＩ－Ｖ族半導体をゲート層３４に用いた場合、上記のようにＶπＬ値が小さいため、光導波路上にゲート絶縁膜とシリコン層とを積層したＭＯＳ型光変調器に比べて、ゲート絶縁膜を厚くしてもＶπＬ値を小さくすることが可能となる。ゲート絶縁膜が厚くなるとゲート容量値がその分小さくなりＲＣ時定数が小さくなり、変調周波数を高くすることができることがわかる。
　次に光変調器２２の作製手順について説明する。光変調器２２は、下記第１～第８工程を順番に行うことで作製される。なお、下記の光変調器２２の作製手順は、一例であり、これに限定されるものではない。光変調器２２の作製では、例えばＳＯＩ（Ｓｉ－ｏｎ－Ｉｎｓｌａｔｏｒ）基板を用いることができる。この場合、ＳＯＩ基板のベースとなるシリコン基板がシリコン基板１１、シリコン基板上の埋め込み酸化膜（ＢＯＸ層）がＳｉＯ２層３１、埋め込み酸化膜の上層のシリコン層がＳｉ層３２となる。
　第１工程では、溝３７に対応した開口を有するパターンのレジストマスクを、予めｐドープされたＳｉ層３２上に形成する。この第１工程におけるレジストマスク及び下記の各工程におけるレジストマスクは、一般的なフォトリソグラフィ技術を用いて形成すればよい。レジストマスクの形成後、レジストマスクで覆われていない部分のＳｉ層３２をドライエッチングして溝３７を形成する。この後、レジストマスクを除去する。この第１工程により、図８に示すように、Ｓｉ層３２にリブ３２ａ、一対のテラス３６が形成される。
　第２工程では、第１工程で用いたレジストマスクを除去した後、第２コンタクト部４３に対応した開口を有するパターンのレジストマスクをＳｉ層３２上に形成する。この後、レジストマスクの開口を通して、Ｂ（ホウ素）等をイオン注入することによって、図９に示すように、高濃度にｐドープされた第２コンタクト部４３をＳｉ層３２に形成する。
　第３工程では、第２工程で用いたレジストマスクを除去した後、図１０Ａに示すように、予め作製しておいたゲート部３５となる貼付基板５１をＳｉ層３２の上面に貼り合わせて、図１０Ｂに示すように、ゲート絶縁膜３３、ゲート層３４を形成する。
　上記貼付基板５１は、ＩｎＰ基板（図１０Ａでは、ＩｎＰ基板は図示せず）上に、ｎ－ＩｎＰ層（第２層３４ｂであり、以下、ＩｎＰ層３４ｂとも呼ぶ）にｎ－ＩｎＧａＡｓＰ層（第１層３４ａであり、以下、ＩｎＧａＡｓＰ層３４ａとも呼ぶ）、Ａｌ２Ｏ３層（ゲート絶縁膜３３であり、以下、Ａｌ２Ｏ３層３３とも呼ぶ）を積層したものである。例えば、一例としては、５０ｎｍのｎ－ＩｎＰ層３４ｂの上に１１０ｎｍのｎ－ＩｎＧａＡｓＰ層３４ａが積層した構造としてもよい。この場合、ＩｎＰ基板上にｎ－ＩｎＰ層３４ｂ, ｎ－ＩｎＧａＡｓＰ層３４ａが、この順番に成長する。さらに、ＩｎＰ基板を選択的に除去するために、ＩｎＰ基板とｎ－ＩｎＰ層３４ｂとの間には、ＩｎＧａＡｓ/ＩｎＰ/ＩｎＧａＡｓの積層構造を成長するようにしてもよい。これにより、ＨＣｌ等を用いることで、ＩｎＧａＡｓ層はエッチングされず、ＩｎＰ基板のみをエッチングすることができる。その後、ＩｎＧａＡｓ層のみを選択エッチングし、再度ＩｎＰ層、ＩｎＧａＡｓ層を選択エッチングすることで、平坦な表面を得るようにしてもよい。この場合、ＩｎＰ基板上に成長した層は、ＩｎＧａＡｓ層、ＩｎＰ層、ＩｎＧａＡｓ層、ｎ－ＩｎＰ層３４ｂ、ｎ－ＩｎＧａＡｓＰ層３４ａの順番となる。
　貼付基板５１は、次のような手法で作製することができる。まず、予めｎドープされたＩｎＰの結晶からなるＩｎＰ基板の表面に、有機金属気相成長法（Metal-Organic Vapor Phase Epitaxy）法やＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition)法等により、ＩｎＰをエピタキシャル成長させてＩｎＰ層３４ｂを形成し、このＩｎＰ層３４ｂ表面にＩｎＧａＡｓＰをエピタキシャル成長させてＩｎＧａＡｓＰ層３４ａを形成する。例えば、このエピタキシャル成長時に、ドーパントを加えてＩｎＰ層３４ｂとＩｎＧａＡｓＰ層３４ａはｎ型半導体とされるが、エピタキシャル成長後のイオン注入によってｎ型半導体としてもよい。次に、例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用いて、ＩｎＧａＡｓＰ層３４ａの表面に、表面が平坦なＡｌ２Ｏ３層３３を所定の厚みで形成する。
　貼付基板５１をＳｉ層３２に貼り合わせる際には、Ａｌ２Ｏ３層３３をリブ３２ａ及びテラス３６に密着させて接合する。この貼り合わせでは、Ｓｉ層３２の表面にも原子層堆積法によりＡｌ２Ｏ３層（図示せず）を堆積して、Ａｌ２Ｏ３層同士の表面で貼り合わせをすることができる。室温大気中で貼り合わせた後、加圧加熱（200℃から300℃程度）することで貼り合わせることができる。本方法により、低ダメージで貼り合わせることができる。また、貼付基板５１とＳｉ層３２の貼り合わせには、表面活性化常温接合法を用いることもできる。すなわち、常温下の真空中において、Ａｌ２Ｏ３層３３とＳｉ層３２の各表面を、例えばＡｒ(アルゴン)ガスをそれぞれ照射することで活性化してから、Ａｌ２Ｏ３層３３の表面をリブ３２ａ及び一対のテラス３６の表面に密着させた状態で押圧する。Ａｌ２Ｏ３層３３とリブ３２ａ及びテラス３６との各表面の原子の結合手同士が直接結合する。これにより、Ａｌ２Ｏ３層３３がゲート絶縁膜３３として、またＩｎＧａＡｓＰ層３４ａ、ＩｎＰ層３４ｂがゲート層３４の第１層３４ａ、第２層３４ｂとしてＳｉ層３２上に積層される。上記のように貼付基板５１は、リブ３２ａの表面とともに一対のテラス３６の表面にも密着させるので、貼付基板５１の平面性を保ちながら貼り合わせを行うことができる。
　なお、ゲート層３４を例えばＩｎＧａＡｓＰからなる単層とする場合には、上述のように貼付基板５１をＳｉ層３２に貼り合わせた後に、塩酸（ＨＣｌ）等でＩｎＰを選択的に除去すればよい。また、ゲート層３４をＩｎＰからなる単層とする場合には、ＩｎＰ基板上にＩｎＧａＡｓおよびＩｎＰ層を成長し、表面にゲート絶縁膜３３を形成した後、ＩｎＰ基板およびＩｎＧａＡｓ層を選択的にエッチングすればよい。
　第４工程では、ゲート層３４の形成すべき形状に応じたパターンのレジストマスクをゲート層３４の表面、すなわち第２層３４ｂの表面に形成する。この後に、ゲート層３４をドライエッチングすることにより、図１１に示すように、ゲート絶縁膜３３上のゲート層３４を所望とする形状にする。このときに、合金部４４及び第２電極４５が形成される部分のゲート層３４が除去される。
　第５工程では、例えばＣＶＤ（chemical vapor deposition）により、ＳｉＯ２を堆積することによって、図１２に示すように、保護膜４７を形成する。この保護膜４７で、ゲート層３４の表面が覆われるとともに、第４工程でゲート層３４が除去された部分が保護膜４７で埋められる。保護膜４７は、化学機械研磨（CMP；Chemical Mechanical Polishing）により、その表面を平坦化することも可能である。なお、ＩｎＧａＡｓＰ層／ＩｎＰ層の膜厚が薄い場合（例えば、１６０ｎｍ以下）、表面を平坦化しなくても、製造プロセスに支障が生じないことから、平坦化処理を省くこともできる。
　第６工程では、図１３に示すように、ビア５２ａ、５２ｂを形成した後に、第１コンタクト部４１及び合金部４４を形成するためのＮｉ層５３ａ、５３ｂを形成する。まず、第１電極４２、第２電極４５を形成する部分に対応して開口したレジストマスクを保護膜４７の表面に形成する。このレジストマスクを形成した状態で、エッチングガスを切り替えながら、ＳｉＯ２に対するドライエッチング、ＩｎＰに対するドライエッチング、Ａｌ２Ｏ３に対するドライエッチングを順次に実施する。これにより、第１電極４２の形成位置では、保護膜４７、第２層３４ｂを貫通して第１層３４ａの表面に達するビア５２ａが形成される。また、第２電極４５の形成位置では、保護膜４７を貫通し、さらにゲート絶縁膜３３が除去されて、第２コンタクト部４３の表面に達するビア５２ｂが形成される。
　次に、レジストマスクを残した状態で、ビア５２ａ、５２ｂの底部に露呈された第１層３４ａの表面と第２コンタクト部４３の表面にそれぞれ所定の厚みとなるようにＮｉを堆積させて、Ｎｉ層５３ａ、５３ｂを形成する。この後に、レジストマスクは、その上に堆積されたＮｉとともに、有機溶媒等を用いて除去される。このようにリフトオフプロセスにより、Ｎｉ層５３ａ、５３ｂを形成する。
　第７工程では、Ｎｉ層５３ａ、５３ｂが形成されたシリコン基板１１にアニール処理を行う。これにより、図１４に示すように、Ｎｉ層５３ａのＮｉと第１層３４ａのＩｎＧａＡｓＰとが反応して、これらの合金からなる第１コンタクト部４１が形成される。また、Ｎｉ層５３ｂのＮｉと第２コンタクト部４３のＳｉとが反応して、これらの合金からなる合金部４４が形成される。アニール処理では、低温（４００℃以下）の加熱により、合金化することができる。
　第８工程では、第１電極４２、第２電極４５の表面形状のみレジストを除去したレジストマスクを形成し、例えば電子線蒸着法により、Ａｕ（金）をシリコン基板１１の表面、すなわち保護膜４７の表面、及びビア５２ａ、５２ｂ内に堆積させる。この際、Ａｕの密着性をあげるため、所定の膜厚のＮｉあるいはＴｉを、保護膜４７の表面、及びビア５２ａ、５２ｂ内に堆積してからＡｕを堆積するようにしてもよい。この後、レジストマスクを、その上に堆積されたＡｕとともに、有機溶媒等を用いて除去される。これによって、図２に示すように、第１コンタクト部４１を介してゲート層３４に接続された第１電極４２と、合金部４４、第２コンタクト部４３を介してＳｉ層３２に接続された第２電極４５が形成され、光変調器２２が完成する。
　光変調器は、その動作速度の向上を図るためには、ＲＣ時定数の小さい構造が有利である。以下に、ＲＣ時定数をより小さくすることができる各例について説明する。なお、以下に説明する他は、図２に示す光変調器２２と同じであり、実質的に同じ構成部材には同一の符号を付してその詳細な説明を省略する。
　図１５に示す光変調器５５は、一対のテラス３６の上方にゲート部３５（ゲート絶縁膜３３及びゲート層３４）を形成していない構造を有している。すなわち、リブ３２ａの幅方向において、ゲート絶縁膜３３及びゲート層３４の第１延在領域の各端部がリブ３２ａとテラス３６との間の溝３７の上方になるようにゲート部３５が形成されている。これにより、Ｓｉ層３２とゲート層３４との間に挟まれるゲート絶縁膜３３の面積が小さくなり、寄生容量が低減される。各テラス３６の上方には、保護膜４７を設けてある。第１コンタクト部４１は、ゲート層３４の一方の第１延在領域、すなわち一方の溝３７の上方のゲート層３４の部分に設けられている。
　また、この例では、溝３７には、その溝３７内にＳｉＯ２からなる絶縁層５６を設けてある。絶縁層５６は、Ｓｉ層３２よりも屈折率が低いクラッドとして機能し、かつ絶縁性を有する材料であれば他の材料を用いて形成してもよい。
　上記のような光変調器５５を作製する場合には、第１工程で溝３７を形成した後、例えばＣＶＤでゲート層３４の表面にＳｉＯ２を堆積する。この後、化学機械研磨によって溝３７以外に堆積したＳｉＯ２を除去し、溝３７内に絶縁層５６を埋め込んだ構造を形成する。この後に、第３工程で、ゲート層３４となる貼付基板５１をＳｉ層３２及び絶縁層５６の表面に貼り合わせる。第４工程では、所定のパターンのレジストマスクをゲート層３４の表面に形成し、ドライエッチング等で各テラス３６の上方のゲート層３４の部分を含めて不要なゲート層３４の部分を除去する。なお、ゲート絶縁膜３３は、少なくともリブ３２ａとゲート層３４との間にあればよい。
　図１６に示す光変調器６０は、それぞれ一対の第１コンタクト部４１と第２コンタクト部４３とを設けた構造である。リブ３２ａの両側に延びたゲート層３４の各第１延在領域にそれぞれ第１コンタクト部４１が設けられており、それぞれの第１コンタクト部４１の上部に第１電極４２が設けられている。このようにして、光変調器６０では、リブ３２ａの上方を避けて、各溝３７（絶縁層５６）の上方にそれぞれ第１コンタクト部４１が配された構造になっている。また、Ｓｉ層３２の光導波路２１の両側の各第２延在領域に一対の第２コンタクト部４３が設けられており、それぞれの第２コンタクト部４３の上部に合金部４４及び第２電極４５が設けられている。なお、その他の構成は、図１１の光変調器５５と同じである。
　上記の光変調器６０では、ゲート層３４及びＳｉ層３２に、それぞれ一対の第１コンタクト部４１と第２コンタクト部４３とを設けているため、駆動電圧Ｖ１が印加される光変調器６０における回路上の寄生抵抗が半減する。Ｓｉ層３２とゲート層３４との間に挟まれるゲート絶縁膜の面積を小さくした構造によって光変調器５５の寄生抵抗を小さくしたことと相俟って、光変調器６０のＲＣ時定数がより小さくなり、その結果、より高速な動作が可能になる。
　図１７に示す光変調器６５は、一対のテラス３６の上方のゲート層３４の部分に水素イオンを注入した絶縁化層６６を有する構造になっている。ＩＩＩ－Ｖ族半導体は、水素イオンを注入することによって、抵抗が高くなり、絶縁材料として機能するようになる。すなわち、水素を含有したＩＩＩ－Ｖ族半導体が絶縁化層６６である。その他の構成は、図１６の光変調器６０と同じである。絶縁化層６６によって、Ｓｉ層３２とゲート層３４との間に挟まれるゲート絶縁膜３３の面積が小さくなり寄生容量が低減される。この光変調器６５を作製する場合には、例えば上記第３工程で貼付基板５１をＳｉ層３２に貼り合わせた後に、ゲート層３４の表面に絶縁化層６６に対応した部分が開口となったレジストマスクを形成する。そして、レジストマスクの形成後に、ゲート層３４の表面から水素イオンの注入を行う。これにより、ゲート層３４の一部、すなわち各テラス３６上方のゲート層３４を絶縁化層６６にする。なお、溝３７を中空にしてあるが、図１５、図１６の光変調器５５、６０と同様に、その内部に絶縁層を設けてもよい。
　図１８に示す光変調器７０は、リブ３２ａの上部にリブ３２ａの直上にだけゲート部３５（ゲート絶縁膜３３、ゲート層３４）を設けた構造を有する。Ｓｉ層３２は、その平坦な表面にリブ３２ａが設けられており、このリブ３２ａの上部にゲート部３５（ゲート絶縁膜３３、ゲート層３４）が形成されている。このようにリブ３２ａの直上にだけゲート部３５を設けることによって、Ｓｉ層３２とゲート層３４との間に挟まれるゲート絶縁膜３３の面積が小さくなり寄生容量が低減される。
　また、光変調器７０は、ゲート層３４の第２層３４ｂの上部に第１コンタクト部４１が設けられている。第１コンタクト部４１は、例えば高濃度にｎドープしたＩｎＧａＡｓとなっている。この第１コンタクト部４１の上部に第１電極４２が形成されている。このようにリブ３２ａの直上のゲート層３４の上部に第１電極４２を設ける場合には、ゲート層３４に十分な厚み（例えば１．３～２μｍ）を持たせることが好ましい。これにより、リブ３２ａから第１電極４２を十分離すことができ、光の閉じ込め効果を高くすることができる。
　また、Ｓｉ層３２には、光導波路２１の両側の第２延在領域にそれぞれ第２コンタクト部４３が設けられている。第２コンタクト部４３は、Ｓｉ層３２を高濃度にｐドープすることで形成されている。第２コンタクト部４３の上部に第２電極４５が設けられている。なお、他の光変調器と同様に、第１コンタクト部４１、第２コンタクト部４３をＮｉとＩＩＩ－Ｖ族半導体との合金としてもよい。
　光変調器７０は、例えば、下記の手順によっても作製することができる。なお、下記の光変調器７０の作製手順は、一例であり、これに限定されるものではない。光変調器７０の作製では、上記と同様にＳＯＩ基板を用いることができる。
　第１工程では、例えば、ＳＯＩ基板を用意し、当該ＳＯＩ基板のＳｉ層３２にｐ型不純物をドープする。次いで、第２工程では、Ｓｉ層３２の表面と、貼付基板の表面とに、例えばＡＬＤ法により、Ａｌ２Ｏ３を堆積し、これらＡｌ２Ｏ３膜同士に貼り合わせることで、ＳＯＩ基板上に、ゲート絶縁膜３３、ゲート層３４の第１層３４ａ、第２層３４ｂ及び第１コンタクト部４１となる層が積層された貼付基板を貼り合わせる。ここでは、貼付基板としては、ゲート絶縁膜３３となるＡｌ２Ｏ３層、ゲート層３４の第１層３４ａとなるＩｎＧａＡｓＰ層、第２層３４ｂとなるＩｎＰ層、第１コンタクト部４１となるＩｎＧａＡｓ層が積層されたものが用いられる。この貼付基板を作製する場合には、予めｎドープされたＩｎＰの結晶からなりＩｎＰ層となる基板の一方の面にＩｎＧａＡｓＰ層を、他方の面にＩｎＧａＡｓ層を順次にエピタキシャル成長させて形成する。ＩｎＧａＡｓＰ層、ＩｎＰ層に対するｎドープは、エピタキシャル成長時に、ドーパントを加えてもよく、エピタキシャル成長後にイオン注入してもよい。
　第３工程では、第１コンタクト部４１となる層の表面に、パターニングされたレジストマスクを用いて金属マスクを形成する。金属マスクは、位相変調部分となるゲートのパターンに形成される。１度レジストマスクを除去した後、再度レジストを塗布し、今度は当該レジストを導波路形状にパターニングする。当該レジストマスクを用いたドライエッチングによって、貼付基板（ゲート絶縁膜３３と第１層３４ａ及び第２層３４ｂからなるゲート層３４と、第１コンタクト部４１となる層）だけでなく、Ｓｉ層３２についてもパターニングし、当該Ｓｉ層３２も導波路形状に加工する（当該Ｓｉ層３２にリブを形成する）。
　第４工程では、第３工程で用いたレジストマスクを除去してから、残った金属マスクを用いて位相変調部分となるゲートパターン部分以外の、ゲート絶縁膜３３と第１層３４ａ及び第２層３４ｂからなるゲート層３４と、第１コンタクト部４１となる層とを、ドライエッチングにより除去する。次いで、第５工程では、例えばＣＶＤ法により、ＳｉＯ２を堆積して保護膜４７を形成し、当該保護膜４７の表面が平坦になるように化学機械研磨する。
　第６工程では、保護膜４７の表面に所定のパターンのレジストマスクを形成してからドライエッチングを行って、保護膜４７に第１電極４２、第２電極４５用のビアをそれぞれ形成する。第７工程では、第６工程で用いたレジストマスクを残した状態で、例えばスパッタリングにより、ビア内にＡｕ（金）を堆積させる。レジストマスクを除去してから、所定パターンの新たなレジストマスクを用いてドライエッチングし、余分なＡｕを除去する。これにより、第１電極４２、第２電極４５を所定の表面形状にする。
　上記ではＳｉ層の表面にリブを形成したリブ型光導波路を用いた例について説明したが、本発明は、これに限定されず、例えば表面が平坦なＳｉ層によって光導波路が構成される構造等にも適用ができる。
　１０　マッハ・ツェンダー干渉計型光強度変調装置
　２１、２３　光導波路
　２２、２４、５５、６０、６５、７０　ＭＯＳ型光変調器
　３２　Ｓｉ層
　３２ａ　リブ
　３３　ゲート絶縁膜
　３４　ゲート層
　３４ａ　第１層
　３４ｂ　第２層
　４１　第１コンタクト部
　４３　第２コンタクト部

 

Claims (8)

  1. 　光導波路を構成するｐ型のＳｉ層と、
    　前記光導波路上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたｎ型のＩＩＩ－Ｖ族半導体からなるゲート層と、
    　前記Ｓｉ層と前記ゲート層との間に駆動電圧を印加する、前記ゲート層に接続された第１コンタクト部及び前記Ｓｉ層に接続された第２コンタクト部と
    　を備えることを特徴とするＭＯＳ型光変調器。
  2. 　前記ゲート層は、前記光導波路の幅方向外側に延在した第１延在領域を有し、
    　前記第１コンタクト部は、前記第１延在領域に設けられている
    　ことを特徴とする請求項１に記載のＭＯＳ型光変調器。
  3. 　前記第１延在領域は、前記光導波路の両側にそれぞれ設けられ、
    　前記第１コンタクト部は、前記光導波路の両側の各前記第１延在領域にそれぞれ設けられ、
    　前記第２コンタクト部は、前記Ｓｉ層の前記光導波路から両側に延在した各第２延在領域に設けられている
    　ことを特徴とする請求項２に記載のＭＯＳ型光変調器。
  4. 　前記Ｓｉ層は、前記光導波路を構成するリブと、前記リブの両側に前記リブから離れた一対のテラスとを有し、
    　前記第１延在領域は、前記光導波路の幅方向における各端部が前記リブと前記テラスとの間の上方にあることを特徴とする請求項３に記載のＭＯＳ型光変調器。
  5. 　前記第１コンタクト部は、前記ゲート層のＩＩＩ－Ｖ族半導体とＮｉとの合金であることを特徴とする請求項１ないし４のいずれか１項に記載のＭＯＳ型光変調器。
  6. 　光導波路となるｐ型のＳｉ層の上面に、単層または複層のｎ型のＩＩＩ－Ｖ族半導体からなるゲート層とこのゲート層の表面に形成されたゲート絶縁膜を有する基板を、前記ゲート絶縁膜と前記光導波路の上面とを密着させて貼り合わせ、前記光導波路上に前記ゲート絶縁膜と前記ゲート層を形成するゲート形成工程と、
    　前記Ｓｉ層と前記ゲート層との間に電圧を印加する、前記ゲート層に接続された第１コンタクト部及び前記Ｓｉ層に接続された第２コンタクト部を形成するコンタクト部形成工程と
    　を有することを特徴とするＭＯＳ型光変調器の製造方法。
  7. 　前記ゲート形成工程は、前記光導波路を構成する前記Ｓｉ層に設けられたリブの上面と、前記リブの両側に前記リブから離れて設けられた一対のテラスの上面にそれぞれ前記ゲート絶縁膜を密着させることを特徴とする請求項６に記載のＭＯＳ型光変調器の製造方法。
  8. 　一対の前記テラスの上方の前記ゲート層の領域に水素イオンを注入して絶縁化層を形成することを特徴とする請求項７に記載のＭＯＳ型光変調器の製造方法。

     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220397780A1 (en) * 2021-06-09 2022-12-15 Denso Corporation Phase shifter

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7302363B2 (ja) 2019-07-31 2023-07-04 住友電気工業株式会社 光半導体素子の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011037686A1 (en) * 2009-09-25 2011-03-31 Intel Corporation Optical modulator utilizing wafer bonding technology
JP2013214044A (ja) * 2012-03-08 2013-10-17 Univ Of Tokyo 光変調器
JP2013238657A (ja) * 2012-05-11 2013-11-28 Fujitsu Ltd 半導体光素子
JP2014126728A (ja) * 2012-12-27 2014-07-07 Fujikura Ltd 光導波路素子及び光変調器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5077068B2 (ja) * 2007-05-30 2012-11-21 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
US8676017B2 (en) * 2008-06-26 2014-03-18 Nec Corporation Light control element and optical waveguide circuit
US9002146B2 (en) * 2011-02-18 2015-04-07 National Institute Of Advanced Industrial Science And Technology Optical gate switch
WO2016118079A1 (en) * 2015-01-22 2016-07-28 Agency for Science,Technology and Research Optical device and method of controlling the same
JP2018077264A (ja) * 2016-11-07 2018-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011037686A1 (en) * 2009-09-25 2011-03-31 Intel Corporation Optical modulator utilizing wafer bonding technology
JP2013214044A (ja) * 2012-03-08 2013-10-17 Univ Of Tokyo 光変調器
JP2013238657A (ja) * 2012-05-11 2013-11-28 Fujitsu Ltd 半導体光素子
JP2014126728A (ja) * 2012-12-27 2014-07-07 Fujikura Ltd 光導波路素子及び光変調器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J . FUJIKATA ET AL.: "High-speed and high-efficiency Si optical modulator with MOS junction, using solid-phase crystallization of polycrystalline silicon", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 55, 14 March 2016 (2016-03-14), pages 042202 - 1 - 042202-6, XP055464760 *
J.-H.HAN ET AL.: "Extremely high modulation efficiency III-V/Si hybrid MOS optical modulator fabricated by direct wafer bonding", ELECTRON DIVICES MEETING (IEDM, 3 December 2016 (2016-12-03), pages 620 - 623, XP033055040 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220397780A1 (en) * 2021-06-09 2022-12-15 Denso Corporation Phase shifter
US11988905B2 (en) * 2021-06-09 2024-05-21 Denso Corporation Phase shifter

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