WO2018021036A1 - 受信装置、受信方法、およびプログラム - Google Patents

受信装置、受信方法、およびプログラム Download PDF

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豊 中田
諭志 岡田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N21/63—Control signaling related to video distribution between client, server and network components; Network processes for video distribution between server and clients or between remote clients, e.g. transmitting basic layer and enhancement layers over different transmission paths, setting up a peer-to-peer communication via Internet between remote STB's; Communication protocols; Addressing
    • H04N21/633—Control signals issued by server directed to the network components or client
    • H04N21/6332—Control signals issued by server directed to the network components or client directed to client
    • H04N21/6336—Control signals issued by server directed to the network components or client directed to client directed to decoder

Definitions

  • the present technology relates to a receiving device, a receiving method, and a program, and particularly to a receiving device, a receiving method, and a program that can reduce power consumption.
  • ISDB-S Integrated Services Digital Broadcasting for Satellite
  • BS digital television broadcasting BS digital audio broadcasting
  • 110-degree CS digital broadcasting 110-degree CS digital broadcasting
  • TMCC Transmission / Multiplexing / Configuration / Control
  • TMCC information is used to correctly demodulate and reproduce received data in a receiver such as a television receiver or a portable terminal having a television function.
  • Patent Document 1 discloses a receiving apparatus that extracts parameters related to data transmission and multiplexing from the entire TMCC information and demodulates them according to the extracted parameters.
  • ISDB-S3 which is the successor to the current ISDB-S
  • ISDB-S3 it is possible to efficiently transmit higher quality images, sounds and data in the same band as the current standard.
  • an LDPC (Low-Density-Parity-Check) code is used as an error correction code. Error correction using an LDPC code exhibits high correction capability, but power consumption is high in implementation.
  • the present technology has been made in view of such a situation, and enables power consumption to be reduced.
  • the receiving apparatus of the present technology includes an extraction circuit that extracts a part of the control information added to the data, and data specified by the part of information extracted by the extraction circuit from the data.
  • An extraction processing circuit for extracting and an error correction circuit for correcting an error of the data extracted by the extraction processing circuit are provided.
  • the control information can include parameters related to the data after a predetermined number of frames.
  • the extraction processing circuit can extract data specified by the parameter from the control information added to the data of a predetermined number of frames before the data of the current frame.
  • the error correction circuit performs error correction of the control information added to the data of the current frame together with the extracted data, and the extraction circuit adds the data added to the data of the current frame.
  • the parameter of the control information can be extracted.
  • the control information may be TMCC information defined in ARIB STD-B44, and the parameters may be relative stream / slot information and relative stream / transmission stream ID correspondence table information.
  • the error correction circuit can perform error correction using an LDPC code.
  • the error correction circuit can be made to perform error correction with an operation clock corresponding to the amount of the extracted data.
  • the receiving method of the present technology extracts a part of the control information added to the data, extracts the data specified by the extracted part of the information from the data, and extracts the extracted data Error correction.
  • the program of the present technology extracts a part of the control information added to the data, extracts the data specified by the extracted part of the information from the data, and extracts the extracted data
  • a computer is caused to execute a process including a step of performing error correction.
  • a part of the control information added to the data is extracted, the data specified by the extracted part of the information is extracted from the data, and the extracted data Error correction is performed.
  • FIG. 1 is a block diagram illustrating a configuration example of a general receiving apparatus.
  • the receiving device 1 is, for example, a device that demodulates and plays back digital satellite broadcast program data (images and sounds).
  • the image and sound of the program reproduced by the receiving device 1 are output from the display device 2 connected to the receiving device 1.
  • the receiving device 1 is provided outside the display device 2, but may be provided inside the display device 2.
  • the digital satellite broadcast received by the receiver 1 is, for example, an ARIB ⁇ ⁇ ⁇ STD-B44 standard advanced broadband satellite digital broadcast.
  • program image data is encoded by a predetermined encoding method such as MPEG, and the program data of multiple channels is multiplexed and broadcasted.
  • TMCC information which is control information related to transmission and multiplexing, is added to multiplexed data obtained by multiplexing program data of a plurality of channels.
  • the receiving apparatus 1 includes A / D conversion circuits 11-1 and 11-2, a digital demodulation circuit 12, an error correction decoding circuit 13, a speed adjustment buffer 14, and an MPEG decoder 15.
  • a modulated signal received by an antenna (not shown) is input to A / D conversion circuits 11-1 and 11-2.
  • the A / D conversion circuit 11-1 performs A / D conversion on the input modulation signal and outputs a digital signal having an in-phase component (I channel).
  • the A / D conversion circuit 11-2 performs A / D conversion on the input modulation signal and outputs a quadrature component (Q channel) digital signal.
  • the digital demodulation circuit 12 performs digital demodulation processing on the digital signals supplied from the A / D conversion circuit 11-1 and the A / D conversion circuit 11-2, and outputs the in-phase component data generated by the digital demodulation processing and Output orthogonal component data.
  • the error correction decoding circuit 13 generates multiplexed data as a transmission main signal based on the in-phase component data and the quadrature component data supplied from the digital demodulation circuit 12, and corrects the error.
  • the error correction decoding circuit 13 generates TMCC information based on the in-phase component data and the quadrature component data supplied from the digital demodulation circuit 12, and performs error correction.
  • an LDPC code is added as an inner code and a BCH code is added as an outer code to multiplexed data and TMCC information for each predetermined unit.
  • error correction decoding circuit 13 error correction of multiplexed data and TMCC information is performed using these error correction codes.
  • the error correction decoding circuit 13 outputs the multiplexed data and TMCC information after error correction to the speed adjustment buffer 14.
  • the speed adjustment buffer 14 stores TS packets constituting the multiplexed data supplied from the error correction decoding circuit 13. Further, the speed adjustment buffer 14 separates TS packets that store program data of a designated channel based on the TMCC information supplied from the error correction decoding circuit 13. Then, the speed adjustment buffer 14 adjusts the rate so as to be the same as the data rate on the transmission side, and outputs the separated TS packet.
  • the MPEG decoder 15 decodes the TS packet supplied from the speed adjustment buffer 14 and outputs the program data of the channel being received obtained by decoding to the display device 2.
  • LDPC codes are used as error correction codes. Error correction using an LDPC code can exhibit high correction capability. However, as shown in FIG. 2, in a period during which error correction using the LDPC code is performed (LDPC operation period), current consumption increases and power consumption increases.
  • the signal transmitted in the ARIB ⁇ ⁇ ⁇ STD-B44 standard advanced broadband satellite digital broadcasting is configured in units of frames.
  • 1 frame is composed of 120 slots, and each slot is composed of a synchronization signal, a transmission signal point arrangement signal, and 66 data.
  • TMCC information is divided and added after each data so as to be surrounded by a broken line in the figure.
  • the TMCC information generated by collecting the divided and transmitted information includes parameters related to data after two frames.
  • Each slot is assigned an ID corresponding to a program channel (hereinafter referred to as a transmission stream ID).
  • the user can view a desired program by extracting the data (stream) of the slot corresponding to the requested transmission stream ID from the transmitted signal.
  • error correction using LDPC codes is performed on multiplexed data and TMCC information for all slots.
  • error correction using an LDPC code is performed on data in slots other than the slot corresponding to the requested transmission stream ID, that is, unnecessary data.
  • a stream corresponding to the requested transmission stream ID is extracted.
  • FIG. 4 is a block diagram illustrating a configuration example of a receiving device according to an embodiment of the present technology.
  • the receiving device 21 is a device that demodulates and reproduces digital satellite broadcast program data (images and sounds), similar to the receiving device 1 of FIG.
  • the image and sound of the program reproduced by the receiving device 21 are output from the display device 22 connected to the receiving device 21.
  • the receiving device 21 is provided outside the display device 22, but may be provided inside the display device 22.
  • the receiving device 21 includes A / D conversion circuits 31-1, 31-2, a digital demodulation circuit 32, an error correction decoding circuit 33, a speed adjustment buffer 34, and an MPEG decoder 35.
  • the A / D conversion circuits 31-1, 31-2, the digital demodulation circuit 32, the speed adjustment buffer 34, and the MPEG decoder 35 in the reception device 21 are the same as those in the A / D conversion circuit 11- in the reception device 1 of FIG. 1 and 11-2, the digital demodulation circuit 12, the error correction decoding circuit 13, the speed adjustment buffer 14, and the MPEG decoder 15 have basically the same functions, and thus the description thereof is omitted.
  • the error correction decoding circuit 33 includes an IQ conversion circuit 41, an extraction processing circuit 42, an error correction circuit 43, and an extraction circuit 44.
  • the IQ conversion circuit 41 performs bit conversion between the in-phase component data and the quadrature component data supplied from the digital demodulation circuit 12 and supplies the converted data to the extraction processing circuit 42.
  • the extraction processing circuit 42 extracts the data specified by the information supplied from the extraction circuit 44 and the TMCC information divided and added to each data from the data supplied from the IQ conversion circuit 41 to obtain an error. This is supplied to the correction circuit 43.
  • the error correction circuit 43 performs error correction on the data and TMCC information extracted by the extraction processing circuit 42 using an LDPC code as an inner code and a BCH code as an outer code as error correction codes.
  • the error correction circuit 43 supplies the data after error correction to the speed adjustment buffer 34. Further, the error correction circuit 43 supplies TMCC information after error correction to the extraction circuit 44.
  • the extraction circuit 44 outputs the TMCC information supplied from the error correction circuit 43 to the speed adjustment buffer 14.
  • the extraction circuit 44 extracts a part of the entire TMCC information supplied from the error correction circuit 43 and supplies the extracted information to the extraction processing circuit 42. Specifically, the extraction circuit 44 extracts a parameter relating to data after two frames as a part of the entire TMCC information. This parameter indicates the correspondence between the transmission stream ID and the slot corresponding to the designated channel. Extraction of information (parameters) by the extraction circuit 44 is performed, for example, for each frame.
  • the extraction processing circuit 42 extracts the stream of the slot corresponding to the requested transmission stream ID from the data of the current frame based on the parameter included in the TMCC information added to the data two frames before,
  • the error correction circuit 43 is supplied.
  • step S1 the A / D conversion circuit 31-1 and the A / D conversion circuit 31-2 perform A / D conversion on the input modulation signal.
  • step S2 the digital demodulation circuit 32 performs digital demodulation processing on the digital signal obtained by A / D conversion.
  • step S3 the IQ conversion circuit 41 of the error correction decoding circuit 33 performs bit conversion of data obtained by the digital demodulation processing.
  • step S4 the extraction processing circuit 42 divides the stream specified by the requested transmission stream ID from the data of the current frame based on the parameters supplied from the extraction circuit 44 and adds them to each data. Extracted with the TMCC information.
  • step S5 the error correction circuit 43 performs error correction on the stream and TMCC information extracted by the extraction processing circuit 42.
  • the data after error correction is supplied to the speed adjustment buffer 34, and the TMCC information after error correction is supplied to the extraction circuit 44.
  • step S6 the extraction circuit 44 extracts parameters related to the transmission stream ID from the TMCC information after error correction, and feeds back the parameters to the extraction processing circuit 42.
  • step S7 the speed adjustment buffer 34 adjusts and outputs the TS packets constituting the data supplied from the error correction circuit 43 so as to have the same rate as the data rate on the transmission side.
  • step S8 the MPEG decoder 35 decodes the TS packet supplied from the speed adjustment buffer 34, and outputs the program data of the designated channel to the display device 2.
  • the frames # 1 to # 8 include a stream whose transmission stream ID is ID3 and a stream whose ID is 4.
  • the TMCC information including parameters related to data after 2 frames is input to the extraction circuit 44.
  • the TMCC information added to the data of frame # 1 includes parameters related to the data of frame # 3. Therefore, after the error correction of the data of frame # 1, the TMCC information including the parameters related to the data of frame # 3 is input to the extraction circuit 44, as shown in the middle part of FIG.
  • the TMCC information added to the data of frame # 2 includes parameters related to the data of frame # 4. Therefore, after error correction of the data of frame # 2 is performed, TMCC information including parameters relating to the data of frame # 4 is input to the extraction circuit 44, as shown in the middle part of FIG.
  • TMCC information including parameters relating to data after two frames is sequentially input to the extraction circuit 44.
  • a parameter indicating the correspondence between the transmission stream ID and the slot is supplied to the extraction processing circuit 42 as a parameter related to data after two frames included in the TMCC information.
  • the extraction processing circuit 42 selects the stream specified by the requested transmission stream ID based on the parameters supplied from the extraction circuit 44 for the data after frame # 3. Can be extracted.
  • ID3 is requested as the transmission stream ID, and the stream with the transmission stream ID ID3 is extracted from the data after frame # 3 and output.
  • the extraction processing circuit 42 does not extract the streams, so all the streams are output.
  • FIG. 7 shows the structure of TMCC information.
  • TMCC information includes an 8-bit change instruction, 192-bit transmission mode / slot information, 128-bit stream type / relative stream information, and 896-bit packet format / relative stream information.
  • TMCC information includes 3840-bit pointer / slot information, 480-bit relative stream / slot information, 256-bit relative stream / transmission stream ID correspondence table information, 8-bit transmission / reception control information, and 3614-bit extension information. included.
  • relative stream / slot information and relative stream / transmission stream ID correspondence table information are extracted from the TMCC information.
  • FIG. 8 shows the structure of relative stream / slot information.
  • the relative stream / slot information indicates the correspondence between the slot and the relative stream number, and the relative stream number transmitted in each slot is indicated in order from the slot 1.
  • the relative stream number is indicated by 4 bits.
  • a relative stream number is also assigned to a dummy slot which is an invalid slot.
  • FIG. 9 is a diagram showing the structure of relative stream / transmission stream ID correspondence table information.
  • the relative stream / transmission stream ID correspondence table information indicates the correspondence between the relative stream number used in the relative stream / slot information and the transmission stream ID, and corresponds to each relative stream number in order from the relative stream number 0.
  • a transmission stream ID is indicated.
  • the transmission stream ID is indicated by 16 bits.
  • the transport stream ID becomes a transport stream identifier (TS_ID) of MPEG-2 System when the stream type is MPEG-2 TS, and becomes a stream identifier (TLV stream ID) when the stream type is TLV format.
  • FIG. 10 is a diagram showing details of stream extraction processing using relative stream / slot information and relative stream / transmission stream ID correspondence table information.
  • the transmission stream ID is relative stream number 2.
  • slots # 1 to # 120 among slots # 1 to # 120, slots # 1 to # 3,..., # 116 to # 120 have a relative stream number 3, and slot # 6 has a relative stream number F. (Hexadecimal number) is assigned a relative stream number D (hexadecimal number) to slot # 115. Slots # 4 and # 5 are dummy slots, and relative stream number 3 is assigned to them.
  • Searched transmission stream ID 827 corresponds to relative stream number 3. Therefore, next, the stream of the slot to which the relative stream number 3 is assigned is extracted based on the relative stream / slot information.
  • streams in slots # 1 to # 3,..., # 116 to # 120 corresponding to the relative stream number 3 are extracted. Since slots # 4 and # 5 to which relative stream number 3 is assigned are dummy slots, no stream is extracted.
  • the stream extraction processing is performed using the relative stream / slot information and the relative stream / transmission stream ID correspondence table information.
  • the slot stream corresponding to the requested transmission stream ID is extracted, and error correction using the LDPC code is performed on the extracted data. That is, error correction using an LDPC code is not performed on data in slots other than the slot corresponding to the requested transmission stream ID, that is, unnecessary data.
  • the LDPC operation period in which the current consumption takes a large value as shown in the upper part of FIG. 11 becomes intermittent as shown in the lower part of FIG. That is, since the entire LDPC operation period is shortened, power consumption can be reduced in error correction using an LDPC code.
  • the intermittent LDPC operation period as shown in the lower part of FIG. 11 is due to a reduction in the amount of data for error correction in slot units.
  • the time required for processing data extracted for one frame is shorter than the time required for processing data of all slots for one frame. Therefore, the amount of time that power is consumed and the time that it is not consumed can be reduced by the amount of time that data is processed.
  • the power consumption in the entire LDPC operation period can be reduced, the current fluctuation in the intermittent LDPC operation period as shown in the lower part of FIG. Not preferable.
  • the error correction circuit 43 performs error correction with an operation clock corresponding to the amount of data extracted by the extraction processing circuit 42. Specifically, the frequency of the operation clock is lowered so that the smaller the amount of data extracted by the extraction processing circuit 42, the longer the processing takes.
  • the current waveform in the LDPC operation period is averaged, and the current fluctuation can be reduced.
  • the series of processes described above can be executed by hardware or software.
  • a program constituting the software is installed from a program recording medium into a computer incorporated in dedicated hardware or a general-purpose personal computer.
  • FIG. 13 is a block diagram illustrating a hardware configuration example of a computer that executes the above-described series of processing by a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • An input / output interface 155 is further connected to the bus 154.
  • the input / output interface 155 is connected to an input unit 156 composed of a keyboard, a mouse, etc., and an output unit 157 composed of a display, a speaker, and the like.
  • the input / output interface 155 is connected to a storage unit 158 made up of a hard disk, a non-volatile memory, etc., a communication unit 159 made up of a network interface, etc., and a drive 160 that drives the removable media 161.
  • the CPU 151 loads the program stored in the storage unit 158 to the RAM 153 via the input / output interface 155 and the bus 154 and executes it, thereby executing the above-described series of processing. Is done.
  • the program executed by the CPU 151 is recorded on the removable medium 161 or provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital broadcasting, and is installed in the storage unit 158.
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
  • this technique can take the following structures.
  • An extraction circuit that extracts part of the control information added to the data;
  • An extraction processing circuit for extracting data specified by the partial information extracted by the extraction circuit from the data;
  • a receiving device comprising: an error correction circuit that performs error correction on the data extracted by the extraction processing circuit.
  • the control information includes a parameter related to the data after a predetermined number of frames.
  • the extraction processing circuit extracts data specified by the parameter from the control information added to the data of a predetermined number of frames before the data of the current frame.
  • the error correction circuit performs error correction of the control information added to the data of the current frame together with the extracted data,
  • the receiving device according to (3), wherein the extraction circuit extracts the parameter from the control information added to the data of the current frame.
  • the control information is TMCC information defined by ARIB STD-B44,
  • the receiving device according to any one of (2) to (4), wherein the parameters are relative stream / slot information and relative stream / transport stream ID correspondence table information.
  • the receiving apparatus according to any one of (1) to (5), wherein the error correction circuit performs error correction using an LDPC code.
  • the receiving apparatus according to any one of (1) to (6), wherein the error correction circuit performs error correction with an operation clock corresponding to the amount of the extracted data.
  • Extract some of the control information added to the data Extracting the data specified by the extracted information from the data, A receiving method including a step of correcting an error of the extracted data.
  • Extract some of the control information added to the data Extracting the data specified by the extracted information from the data, A program that causes a computer to execute processing including steps for correcting errors in extracted data.

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Abstract

本技術は、消費電力を低減することができるようにする受信装置、受信方法、およびプログラムに関する。 抽出回路は、データに付加された制御情報のうちの一部の情報を抽出し、抜出処理回路は、データから、抽出回路により抽出された一部の情報で特定されるデータを抜き出す。誤り訂正回路は、抜出処理回路により抜き出されたデータの誤り訂正を行う。本技術は、ARIB STD-B44規格の高度広帯域衛星デジタル放送において、信号を受信する受信装置に適用することができる。

Description

受信装置、受信方法、およびプログラム
　本技術は、受信装置、受信方法、およびプログラムに関し、特に、消費電力を低減することができるようにする受信装置、受信方法、およびプログラムに関する。
　現在の高度広帯域衛星デジタル放送の伝送方式の規格として、ISDB-S（Integrated Services Digital Broadcasting for Satellite）が知られている。ISDB-Sは、BSデジタルテレビ放送、BSデジタル音声放送、110度CSデジタル放送で使用されている。
　衛星デジタル放送において、送信装置が、番組の動画などのデータを送信する場合には、動画データをMPEGなどの符号化方式で符号化し、誤り訂正符号化処理を施して送信する。動画データには、TMCC（Transmission and Multiplexing Configuration Control）情報と呼ばれる情報が付加される。
　TMCC情報は、テレビジョン受像機や、テレビジョン機能を有する携帯端末などの受信装置において、受信データを正しく復調、再生する際に用いられる。
　特許文献１には、TMCC情報全体のうちの、データの伝送および多重に関するパラメータを抽出し、抽出されたパラメータに従って復調する受信装置が開示されている。
特開２０１２―６０４８１号公報
　現在、現行のISDB-Sの後継にあたる規格であるISDB-S3の策定が進められている。ISDB-S3によれば、現行の規格と同じ帯域で、より高品質な画像、音声およびデータを、効率よく伝送することが可能となる。
　ところで、ISDB-S3においては、誤り訂正符号としてLDPC（Low-Density Parity-Check）符号が使用される。LDPC符号を用いた誤り訂正は、高い訂正能力を発揮するものの、実装では消費電力が高くなってしまう。
　本技術は、このような状況に鑑みてなされたものであり、消費電力を低減することができるようにするものである。
　本技術の受信装置は、データに付加された制御情報のうちの一部の情報を抽出する抽出回路と、前記データから、前記抽出回路により抽出された前記一部の情報で特定されるデータを抜き出す抜出処理回路と、前記抜出処理回路により抜き出されたデータの誤り訂正を行う誤り訂正回路とを備える。
　前記制御情報には、所定数フレーム後の前記データに関するパラメータが含まれるようにすることができる。
　前記抜出処理回路には、現フレームの前記データから、所定数フレーム前の前記データに付加された前記制御情報のうちの前記パラメータで特定されるデータを抜き出させるようにすることができる。
　前記誤り訂正回路には、前記抜き出されたデータとともに、現フレームの前記データに付加された前記制御情報の誤り訂正を行わせ、前記抽出回路には、現フレームの前記データに付加された前記制御情報のうちの前記パラメータを抽出させるようにすることができる。
　前記制御情報は、ARIB STD-B44で規定されるTMCC情報であり、前記パラメータは、相対ストリーム／スロット情報、および、相対ストリーム／伝送ストリームID対応表情報であるようにすることができる。
　前記誤り訂正回路には、LDPC符号を用いた誤り訂正を行わせることができる。
　前記誤り訂正回路には、前記抜き出されたデータの量に応じた動作クロックで、誤り訂正を行わせることができる。
　本技術の受信方法は、データに付加された制御情報のうちの一部の情報を抽出し、前記データから、抽出された前記一部の情報で特定されるデータを抜き出し、抜き出されたデータの誤り訂正を行うステップを含む。
　本技術のプログラムは、データに付加された制御情報のうちの一部の情報を抽出し、前記データから、抽出された前記一部の情報で特定されるデータを抜き出し、抜き出されたデータの誤り訂正を行うステップを含む処理をコンピュータに実行させる。
　本技術においては、データに付加された制御情報のうちの一部の情報が抽出され、前記データから、抽出された前記一部の情報で特定されるデータが抜き出され、抜き出されたデータの誤り訂正が行われる。
　本技術によれば、消費電力を低減することが可能となる。
一般的な受信装置の構成例を示すブロック図である。 LDPC符号を用いた誤り訂正における電力消費について説明する図である。 伝送される信号の構成を示す図である。 本技術の一実施形態に係る受信装置の構成例を示す図である。 受信装置の処理について説明するフローチャートである。 ストリームの抜出処理の流れを示す図である。 TMCC情報の構成を示す図である。 相対ストリーム／スロット情報の構成を示す図である。 相対ストリーム／伝送ストリームID対応表情報の構成を示す図である。 伝送ストリームの抜出処理の詳細について説明する図である。 LDPC動作期間での消費電力について説明する図である。 LDPC動作期間での消費電力について説明する図である。 コンピュータの構成例を示すブロック図である。
　以下、本技術を実施するための実施の形態について説明する。なお、説明は以下の順序で行う。
　１．一般的な受信装置の構成例
　２．本技術の受信装置の構成例
　３．受信装置の処理
　４．ストリームの抜出処理の流れ
　５．ストリームの抜出処理の詳細
　６．コンピュータの構成例
＜１．一般的な受信装置の構成例＞
　図１は、一般的な受信装置の構成例を示すブロック図である。
　受信装置１は、例えば、デジタル衛星放送の番組のデータ（画像と音声）を復調し、再生する装置である。受信装置１により再生された番組の画像と音声は、受信装置１に接続された表示装置２から出力される。図１の例においては、受信装置１が表示装置２の外部に設けられているが、表示装置２の内部に設けられるようにしてもよい。
　受信装置１が受信するデジタル衛星放送は、例えば、ARIB STD-B44規格の高度広帯域衛星デジタル放送である。ARIB STD-B44規格の高度広帯域衛星デジタル放送においては、番組の画像データはMPEGなどの所定の符号化方式で符号化されており、複数のチャンネルの番組のデータが多重化されて放送が行われる。複数のチャンネルの番組のデータが多重化された多重化データには、伝送と多重に関する制御情報であるTMCC情報が付加されている。
　受信装置１は、A/D変換回路１１－１，１１－２、デジタル復調回路１２、誤り訂正復号回路１３、速度調整用バッファ１４、およびMPEGデコーダ１５から構成される。図示せぬアンテナにおいて受信された変調信号は、A/D変換回路１１－１，１１－２に入力される。
　A/D変換回路１１－１は、入力された変調信号に対してA/D変換を施し、同相成分（Ｉチャンネル）のデジタル信号を出力する。A/D変換回路１１－２は、入力された変調信号に対してA/D変換を施し、直交成分（Ｑチャンネル）のデジタル信号を出力する。
　デジタル復調回路１２は、A/D変換回路１１－１とA/D変換回路１１－２から供給されたデジタル信号に対してデジタル復調処理を施し、デジタル復調処理によって生成された同相成分のデータと直交成分のデータを出力する。
　誤り訂正復号回路１３は、デジタル復調回路１２から供給された同相成分のデータと直交成分のデータに基づいて、伝送主信号としての多重化データを生成し、その誤り訂正を行う。また、誤り訂正復号回路１３は、デジタル復調回路１２から供給された同相成分のデータと直交成分のデータに基づいて、TMCC情報を生成し、その誤り訂正を行う。
　ARIB STD-B44規格の高度広帯域衛星デジタル放送においては、所定の単位毎の多重化データおよびTMCC情報に対して、内符号としてLDPC符号が付加され、外符号としてBCH符号が付加されている。誤り訂正復号回路１３においては、それらの誤り訂正符号を用いて、多重化データおよびTMCC情報の誤り訂正が行われる。
　誤り訂正復号回路１３は、誤り訂正後の多重化データおよびTMCC情報を、速度調整用バッファ１４に出力する。
　速度調整用バッファ１４は、誤り訂正復号回路１３から供給された多重化データを構成するTSパケットを記憶する。また、速度調整用バッファ１４は、誤り訂正復号回路１３から供給されたTMCC情報に基づいて、指定されたチャンネルの番組のデータを格納するTSパケットを分離する。そして、速度調整用バッファ１４は、送信側のデータレートと同じレートになるようにレートを調整して、分離したTSパケットを出力する。
　MPEGデコーダ１５は、速度調整用バッファ１４から供給されたTSパケットをデコードし、デコードして得られた受信中のチャンネルの番組のデータを表示装置２に出力する。
　さて、現行のISDB-Sの後継にあたる規格として策定が進められているISDB-S3においても、誤り訂正符号としてLDPC符号が使用される。LDPC符号を用いた誤り訂正は、高い訂正能力を発揮することができる。しかしながら、図２に示されるように、LDPC符号を用いた誤り訂正が行われている期間（LDPC動作期間）においては、消費電流が大きくなり、消費電力が高くなってしまう。
　ところで、ARIB STD-B44規格の高度広帯域衛星デジタル放送において伝送される信号は、図３に示されるように、フレーム単位で構成される。
　１フレームは、１２０のスロットから構成され、各スロットは、同期信号、伝送信号点配置信号、および６６のデータから構成される。また、図中、破線で囲まれるように、各データの後には、TMCC情報が分割されて付加されている。分割されて伝送されてくる情報を集めることで生成されるTMCC情報には、２フレーム後のデータに関するパラメータが含まれている。
　各スロットには、番組のチャンネルに対応するID（以下、伝送ストリームIDという）が割り当てられている。受信装置１においては、伝送されてくる信号から、要求された伝送ストリームIDに対応するスロットのデータ（ストリーム）が抜き出されることで、ユーザは所望の番組を視聴することができる。
　図１の誤り訂正復号回路１３においては、全スロット分の多重化データおよびTMCC情報に対して、LDPC符号を用いた誤り訂正が行われる。言い換えると、要求された伝送ストリームIDに対応するスロット以外のスロットのデータ、すなわち不要なデータに対しても、LDPC符号を用いた誤り訂正が行われることになる。この場合、誤り訂正が行われた後に、要求された伝送ストリームIDに対応するストリームが抜き出される。
　しかしながら、LDPC符号を用いた誤り訂正の消費電力は高いため、上述したような構成は、消費電力低減の観点から好ましくない。
　そこで、以下においては、LDPC符号を用いた誤り訂正において、消費電力を低減することができる構成について説明する。
＜２．本技術の受信装置の構成例＞
　図４は、本技術の一実施形態に係る受信装置の構成例を示すブロック図である。
　受信装置２１は、図１の受信装置１と同様、デジタル衛星放送の番組のデータ（画像と音声）を復調し、再生する装置である。受信装置２１により再生された番組の画像と音声は、受信装置２１に接続された表示装置２２から出力される。図４の例においても、受信装置２１が表示装置２２の外部に設けられているが、表示装置２２の内部に設けられるようにしてもよい。
　受信装置２１は、A/D変換回路３１－１，３１－２、デジタル復調回路３２、誤り訂正復号回路３３、速度調整用バッファ３４、およびMPEGデコーダ３５から構成される。
　なお、受信装置２１におけるA/D変換回路３１－１，３１－２、デジタル復調回路３２、速度調整用バッファ３４、およびMPEGデコーダ３５は、図１の受信装置１におけるA/D変換回路１１－１，１１－２、デジタル復調回路１２、誤り訂正復号回路１３、速度調整用バッファ１４、およびMPEGデコーダ１５と、基本的には同様の機能を有するので、その説明は省略する。
　誤り訂正復号回路３３は、IQ変換回路４１、抜出処理回路４２、誤り訂正回路４３、および抽出回路４４から構成される。
　IQ変換回路４１は、デジタル復調回路１２から供給された同相成分のデータと直交成分のデータのビット変換を行い、抜出処理回路４２に供給する。
　抜出処理回路４２は、IQ変換回路４１から供給されたデータから、抽出回路４４から供給された情報で特定されるデータと、分割されて各データに付加されているTMCC情報とを抜き出し、誤り訂正回路４３に供給する。
　誤り訂正回路４３は、誤り訂正符号として、内符号であるLDPC符号と外符号であるBCH符号とを用いて、抜出処理回路４２により抜き出されたデータおよびTMCC情報の誤り訂正を行う。誤り訂正回路４３は、誤り訂正後のデータを速度調整用バッファ３４に供給する。また、誤り訂正回路４３は、誤り訂正後のTMCC情報を抽出回路４４に供給する。
　抽出回路４４は、誤り訂正回路４３から供給されたTMCC情報を速度調整用バッファ１４に出力する。
　また、抽出回路４４は、誤り訂正回路４３から供給されたTMCC情報全体のうちの一部の情報を抽出し、抜出処理回路４２に供給する。具体的には、抽出回路４４は、TMCC情報全体のうちの一部の情報として、２フレーム後のデータに関するパラメータを抽出する。このパラメータは、指定されたチャンネルに対応する伝送ストリームIDとスロットとの対応関係を示すものである。抽出回路４４による情報（パラメータ）の抽出は、例えば１フレーム毎に行われる。
　すなわち、抜出処理回路４２は、現フレームのデータから、２フレーム前のデータに付加されていたTMCC情報に含まれるパラメータに基づいて、要求された伝送ストリームIDに対応するスロットのストリームを抜き出し、誤り訂正回路４３に供給する。
＜３．受信装置の処理＞
　次に、図５のフローチャートを参照して、受信装置２１の処理について説明する。
　図５に示される各ステップの処理は、適宜、他のステップの処理と並行して、または前後して行われる。
　ステップＳ１において、A/D変換回路３１－１とA/D変換回路３１－２は、入力された変調信号に対してA/D変換を施す。
　ステップＳ２において、デジタル復調回路３２は、A/D変換により得られたデジタル信号に対してデジタル復調処理を施す。
　ステップＳ３において、誤り訂正復号回路３３のIQ変換回路４１は、デジタル復調処理によって得られたデータのビット変換を行う。
　ステップＳ４において、抜出処理回路４２は、抽出回路４４から供給されたパラメータに基づいて、現フレームのデータから、要求された伝送ストリームIDで特定されるストリームを、分割されて各データに付加されているTMCC情報とともに抜き出す。
　ステップＳ５において、誤り訂正回路４３は、抜出処理回路４２によって抜き出されたストリームおよびTMCC情報の誤り訂正を行う。誤り訂正後のデータは速度調整用バッファ３４に供給され、誤り訂正後のTMCC情報は抽出回路４４に供給される。
　ステップＳ６において、抽出回路４４は、誤り訂正後のTMCC情報から、伝送ストリームIDに関するパラメータを抽出し、抜出処理回路４２にフィードバックする。
　ステップＳ７において、速度調整用バッファ３４は、誤り訂正回路４３から供給されたデータを構成するTSパケットを、送信側のデータレートと同じレートになるようにレートを調整して出力する。
　ステップＳ８において、MPEGデコーダ３５は、速度調整用バッファ３４から供給されたTSパケットをデコードし、指定されたチャンネルの番組のデータを表示装置２に出力する。
＜４．ストリームの抜出処理の流れ＞
　ここで、図６を参照して、抜出処理回路４２によるストリームの抜出処理の流れについて説明する。
　図６の例では、フレーム＃１乃至＃８に、伝送ストリームIDがID3であるストリームと、ID4であるストリームが含まれているものとする。
　まず、図６上段に示されるように、抜出処理回路４２には、全スロット分のデータが、フレーム単位で順次入力される。
　抽出回路４４には、２フレーム後のデータに関するパラメータを含むTMCC情報が入力される。
　例えば、フレーム＃１のデータに付加されているTMCC情報には、フレーム＃３のデータに関するパラメータが含まれる。したがって、フレーム＃１のデータの誤り訂正が行われた後、図６中段に示されるように、抽出回路４４には、フレーム＃３のデータに関するパラメータを含むTMCC情報が入力される。
　また、フレーム＃２のデータに付加されているTMCC情報には、フレーム＃４のデータに関するパラメータが含まれる。したがって、フレーム＃２のデータの誤り訂正が行われた後、図６中段に示されるように、抽出回路４４には、フレーム＃４のデータに関するパラメータを含むTMCC情報が入力される。
　このように、フレーム毎にデータの誤り訂正が行われた後、抽出回路４４には、２フレーム後のデータに関するパラメータを含むTMCC情報が順次入力される。
　抽出回路４４からは、TMCC情報に含まれる２フレーム後のデータに関するパラメータとして、伝送ストリームIDとスロットとの対応関係を示すパラメータが、抜出処理回路４２に供給される。
　したがって、図６下段に示されるように、抜出処理回路４２は、フレーム＃３以降のデータについて、抽出回路４４から供給されたパラメータに基づいて、要求された伝送ストリームIDで特定されるストリームを抜き出すことができる。図６の例では、伝送ストリームIDとしてID3が要求され、フレーム＃３以降のデータから、伝送ストリームIDがID3であるストリームが抜き出されて出力されている。
　なお、フレーム＃１，＃２については、抜出処理回路４２によるストリームの抜き出しは行われないので、全てのストリームが出力される。
＜５．ストリームの抜出処理の詳細＞
　さらに、ストリームの抜出処理の詳細について説明する。
　図７は、TMCC情報の構成を示す図である。
　TMCC情報には、８ビットの変更指示、192ビットの伝送モード／スロット情報、128ビットのストリーム種別／相対ストリーム情報、896ビットのパケット形式／相対ストリーム情報が含まれる。また、TMCC情報には、3840ビットのポインタ／スロット情報、480ビットの相対ストリーム／スロット情報、256ビットの相対ストリーム／伝送ストリームID対応表情報、８ビットの送受信制御情報、3614ビットの拡張情報が含まれる。
　本実施の形態においては、抽出回路４４により抽出されるパラメータとして、相対ストリーム／スロット情報、および、相対ストリーム／伝送ストリームID対応表情報が、TMCC情報から抽出される。
　図８は、相対ストリーム／スロット情報の構成を示す図である。
　相対ストリーム／スロット情報は、スロットと相対ストリーム番号との対応関係を示しており、スロット１から順に、各スロットで伝送される相対ストリーム番号が示される。相対ストリーム番号は４ビットで示される。なお、無効なスロットであるダミースロットにも、相対ストリーム番号が割り当てられる。
　図９は、相対ストリーム／伝送ストリームID対応表情報の構成を示す図である。
　相対ストリーム／伝送ストリームID対応表情報は、相対ストリーム／スロット情報で使用される相対ストリーム番号と伝送ストリームIDとの対応関係を示しており、相対ストリーム番号０から順に、各相対ストリーム番号に対応する伝送ストリームIDが示される。伝送ストリームIDは、１６ビットで示される。伝送ストリームIDは、ストリーム種別がMPEG-2 TSの場合には、MPEG-2 Systemのトランスポートストリーム識別子（TS_ID）となり、TLV形式の場合には、ストリーム識別子（TLVストリームID）となる。
　図１０は、相対ストリーム／スロット情報、および、相対ストリーム／伝送ストリームID対応表情報を用いたストリームの抜出処理の詳細を示す図である。
　図１０の例では、相対ストリーム／伝送ストリームID対応表情報において、相対ストリーム番号０に伝送ストリームID=17が、相対ストリーム番号１に伝送ストリームID=42が、相対ストリーム番号２に伝送ストリームID=119が、相対ストリーム番号３に伝送ストリームID=827が、相対ストリーム番号４に伝送ストリームID=４が対応付けられている。
　また、図１０の例では、スロット＃１乃至＃１２０のうち、スロット＃１乃至＃３，・・・，＃１１６乃至＃１２０には相対ストリーム番号３が、スロット＃６には相対ストリーム番号Ｆ（16進数）が、スロット＃１１５には相対ストリーム番号Ｄ（16進数）が割り当てられている。なお、スロット＃４，＃５はダミースロットであり、相対ストリーム番号３が割り当てられている。
　ユーザのチャンネル選択の操作などにより、伝送ストリームID=827が要求された場合、まず、相対ストリーム／伝送ストリームID対応表情報から、伝送ストリームID=827が検索される。
　検索された伝送ストリームID=827は、相対ストリーム番号３に対応する。そこで、次に、相対ストリーム／スロット情報に基づいて、相対ストリーム番号３が割り当てられているスロットのストリームが抜き出される。
　図１０の例では、相対ストリーム番号３に対応するスロット＃１乃至＃３，・・・，＃１１６乃至＃１２０のストリームが抜き出されることになる。なお、相対ストリーム番号３が割り当てられているスロット＃４，＃５は、ダミースロットであるので、ストリームは抜き出されない。
　このように、相対ストリーム／スロット情報、および、相対ストリーム／伝送ストリームID対応表情報を用いて、ストリームの抜出処理が行われる。
　以上の処理によれば、要求された伝送ストリームIDに対応するスロットのストリームが抜き出され、抜き出されたデータに対して、LDPC符号を用いた誤り訂正が行われる。すなわち、要求された伝送ストリームIDに対応するスロット以外のスロットのデータ、すなわち不要なデータに対しては、LDPC符号を用いた誤り訂正が行われない。
　これにより、図１１上段に示されるような、消費電流が大きい値をとるLDPC動作期間は、図１１下段に示されるように間欠的になる。すなわち、LDPC動作期間全体が短くなるので、LDPC符号を用いた誤り訂正において、消費電力を低減することが可能となる。
　なお、図１１下段に示されるような、間欠的なLDPC動作期間は、誤り訂正を行うデータ量が、スロット単位で削減されたことによるものである。例えば、１フレーム分の抜き出されたデータが処理されるのに要する時間は、１フレーム分の全スロットのデータが処理されるのに要する時間より短くなる。したがって、データが処理される時間が短くなった分、電力が消費される時間と消費されない時間とができることになる。
　上述したように、本実施の形態によれば、LDPC動作期間全体での消費電力を低減することはできるものの、図１１下段に示されるような、間欠的なLDPC動作期間における電流変動は、実装上好ましくない。
　そこで、誤り訂正回路４３が、抜出処理回路４２により抜き出されたデータの量に応じた動作クロックで、誤り訂正を行うようにする。具体的には、抜出処理回路４２により抜き出されたデータの量が少ないほど処理に時間がかかるように、動作クロックの周波数を低くするようにする。
　これにより、図１２下段に示されるように、LDPC動作期間における電流波形は平均化され、電流変動を小さくすることが可能となる。
　上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
＜６．コンピュータの構成例＞
　図１３は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
　CPU(Central Processing Unit)１５１、ROM(Read Only Memory)１５２、RAM(Random Access Memory)１５３は、バス１５４により相互に接続されている。
　バス１５４には、さらに、入出力インタフェース１５５が接続されている。入出力インタフェース１５５には、キーボード、マウスなどよりなる入力部１５６、ディスプレイ、スピーカなどよりなる出力部１５７が接続される。また、入出力インタフェース１５５には、ハードディスクや不揮発性のメモリなどよりなる記憶部１５８、ネットワークインタフェースなどよりなる通信部１５９、リムーバブルメディア１６１を駆動するドライブ１６０が接続される。
　以上のように構成されるコンピュータでは、CPU１５１が、例えば、記憶部１５８に記憶されているプログラムを入出力インタフェース１５５及びバス１５４を介してRAM１５３にロードして実行することにより、上述した一連の処理が行われる。
　CPU１５１が実行するプログラムは、例えばリムーバブルメディア１６１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部１５８にインストールされる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本技術は以下のような構成をとることができる。
（１）
　データに付加された制御情報のうちの一部の情報を抽出する抽出回路と、
　前記データから、前記抽出回路により抽出された前記一部の情報で特定されるデータを抜き出す抜出処理回路と、
　前記抜出処理回路により抜き出されたデータの誤り訂正を行う誤り訂正回路と
　を備える受信装置。
（２）
　前記制御情報には、所定数フレーム後の前記データに関するパラメータが含まれる
　（１）に記載の受信装置。
（３）
　前記抜出処理回路は、現フレームの前記データから、所定数フレーム前の前記データに付加された前記制御情報のうちの前記パラメータで特定されるデータを抜き出す
　（２）に記載の受信装置。
（４）
　前記誤り訂正回路は、前記抜き出されたデータとともに、現フレームの前記データに付加された前記制御情報の誤り訂正を行い、
　前記抽出回路は、現フレームの前記データに付加された前記制御情報のうちの前記パラメータを抽出する
　（３）に記載の受信装置。
（５）
　前記制御情報は、ARIB STD-B44で規定されるTMCC情報であり、
　前記パラメータは、相対ストリーム／スロット情報、および、相対ストリーム／伝送ストリームID対応表情報である
　（２）乃至（４）のいずれかに記載の受信装置。
（６）
　前記誤り訂正回路は、LDPC符号を用いた誤り訂正を行う
　（１）乃至（５）のいずれかに記載の受信装置。
（７）
　前記誤り訂正回路は、前記抜き出されたデータの量に応じた動作クロックで、誤り訂正を行う
　（１）乃至（６）のいずれかにに記載の受信装置。
（８）
　データに付加された制御情報のうちの一部の情報を抽出し、
　前記データから、抽出された前記一部の情報で特定されるデータを抜き出し、
　抜き出されたデータの誤り訂正を行う
　ステップを含む受信方法。
（９）
　データに付加された制御情報のうちの一部の情報を抽出し、
　前記データから、抽出された前記一部の情報で特定されるデータを抜き出し、
　抜き出されたデータの誤り訂正を行う
　ステップを含む処理をコンピュータに実行させるプログラム。
　２１　受信装置，　３１－１，３１－３　A/D変換回路，　３２　デジタル復調回路，　３３　誤り訂正復号回路，　３４　速度調整用バッファ，　３５　MPEGデコーダ，　４１　IQ変換回路，　４２　抜出処理回路，　４３　誤り訂正回路，　４４　抽出回路

Claims (9)

  1. 　データに付加された制御情報のうちの一部の情報を抽出する抽出回路と、
    　前記データから、前記抽出回路により抽出された前記一部の情報で特定されるデータを抜き出す抜出処理回路と、
    　前記抜出処理回路により抜き出されたデータの誤り訂正を行う誤り訂正回路と
    　を備える受信装置。
  2. 　前記制御情報には、所定数フレーム後の前記データに関するパラメータが含まれる
    　請求項１に記載の受信装置。
  3. 　前記抜出処理回路は、現フレームの前記データから、所定数フレーム前の前記データに付加された前記制御情報のうちの前記パラメータで特定されるデータを抜き出す
    　請求項２に記載の受信装置。
  4. 　前記誤り訂正回路は、前記抜き出されたデータとともに、現フレームの前記データに付加された前記制御情報の誤り訂正を行い、
    　前記抽出回路は、現フレームの前記データに付加された前記制御情報のうちの前記パラメータを抽出する
    　請求項３に記載の受信装置。
  5. 　前記制御情報は、ARIB STD-B44で規定されるTMCC情報であり、
    　前記パラメータは、相対ストリーム／スロット情報、および、相対ストリーム／伝送ストリームID対応表情報である
    　請求項２に記載の受信装置。
  6. 　前記誤り訂正回路は、LDPC符号を用いた誤り訂正を行う
    　請求項１に記載の受信装置。
  7. 　前記誤り訂正回路は、前記抜き出されたデータの量に応じた動作クロックで、誤り訂正を行う
    　請求項１に記載の受信装置。
  8. 　データに付加された制御情報のうちの一部の情報を抽出し、
    　前記データから、抽出された前記一部の情報で特定されるデータを抜き出し、
    　抜き出されたデータの誤り訂正を行う
    　ステップを含む受信方法。
  9. 　データに付加された制御情報のうちの一部の情報を抽出し、
    　前記データから、抽出された前記一部の情報で特定されるデータを抜き出し、
    　抜き出されたデータの誤り訂正を行う
    　ステップを含む処理をコンピュータに実行させるプログラム。
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