WO2018012828A1 - 다기능 연산 장치 및 고속 푸리에 변환 연산 장치 - Google Patents

다기능 연산 장치 및 고속 푸리에 변환 연산 장치 Download PDF

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WO2018012828A1
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the technology described below relates to a multifunction computing device and a fast Fourier transform (FTT) computing device.
  • FFT fast Fourier transform
  • the MAC (multiply-accumulate) circuit has a multiplier and an accumulator connected to the output of the multiplier.
  • MAC circuits are used in a variety of applications, including finite impulse response filters (FIR filters), infinite impulse response filters (IIR filters), fast Fourier transforms (FFTs), and inverse Fourier transforms (IFFTs).
  • FIR filters finite impulse response filters
  • IIR filters infinite impulse response filters
  • FFTs fast Fourier transforms
  • IFFTs inverse Fourier transforms
  • the MAC circuit was initially applied to a digital signal processor (DSP), but is now commonly applied to a general purpose processor (GPP).
  • DSP digital signal processor
  • GPS general purpose processor
  • Korean Patent No. 10-0835173 Name of the Invention: Digital Signal Processing Apparatus and Method for Multiply Accumulation Operations.
  • the control unit has to call an instruction from the program memory every clock cycle and deliver it to the data address generator. This puts a lot of load on the control unit and lowers the efficiency of the entire system.
  • the present disclosure is to solve the problems of the prior art, and to provide a multifunctional computing device and an FTT computing device in which the control unit does not need to call an instruction from the program memory every clock cycle.
  • the present disclosure provides a multifunction computing device and an FTT computing device capable of minimizing the capacity of a memory used while simultaneously using a plurality of MAC circuits.
  • a multifunction computing device includes: a MAC unit including a plurality of multiply-accumulate circuits; Generating a read address group and transferring the generated read address group to a memory, wherein the read address group includes a plurality of read addresses; And a plurality of banks for storing a plurality of read data groups, wherein a read data group corresponding to the read address group is transferred from the plurality of read data groups to the MAC unit, wherein the read data group stores a plurality of read data. It includes the memory provided.
  • an FFT computing device includes: a multiplier having a plurality of multiplication circuits; Generating a read address group and transferring the generated read address group to a memory, wherein the read address group includes a plurality of read addresses; And a plurality of banks for storing a plurality of read data groups, wherein a read data group corresponding to the read address group is transferred to the multiplier from among the read data groups, wherein the read data group is configured to transmit a plurality of read data groups. It includes the memory provided.
  • the multifunction computing device and the FFT computing device according to the present disclosure have an advantage that the address generator includes a lookup table or a state machine to reduce the load of the controller by generating an address without intervention of the controller.
  • the multifunction computing device and the FFT computing device have an advantage of reducing the amount of memory required by storing data in a predetermined order so that collisions do not occur between the plurality of banks.
  • FIG. 1 is a diagram illustrating a multifunctional computing device according to an embodiment.
  • FIG. 2 to 10 are diagrams for describing an operation when the multi-function computing device illustrated in FIG. 1 includes eight MACs and performs a 16-point fast Fourier transform (FFT) operation.
  • FFT fast Fourier transform
  • 11 to 14 are diagrams for describing an operation when the multifunction computing device includes eight MAC circuits and performs an FIR operation.
  • 15 is a diagram illustrating an FFT computing device according to an embodiment.
  • 16 to 24 are diagrams for describing an operation when the FFT operation apparatus illustrated in FIG. 15 includes eight multiplication circuits and performs a 16-point fast Fourier transform (FFT) operation.
  • FFT fast Fourier transform
  • first, second, A, B, etc. may be used to describe various components, but the components are not limited by the terms, but merely for distinguishing one component from other components. Only used as For example, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component without departing from the scope of the technology described below.
  • each process constituting the method may occur differently from the stated order unless the context clearly indicates a specific order. That is, each process may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
  • the multifunction computing device includes a MAC unit 110, an address generator 120, a memory 130, a read mapper 140, a write mapper 150, a read mapper 150, and a controller. And 160.
  • the MAC unit 110 includes a plurality of MAC circuits 111 and an arithmetic unit 116.
  • Each of the plurality of MAC circuits 111 includes a multiplier 112 and an accumulator 115.
  • Accumulator 115 accumulates the output of multiplier 112.
  • the accumulator 115 includes a summer 113 and a register 114.
  • the accumulator 115 may be omitted or the register 114 may be omitted.
  • the circuit in which the register 114 is omitted in the MAC circuit 111 is strictly a multiplication-addition circuit, but in the present invention, the multiplication-addition circuit is considered to be included in the scope of the MAC circuit 111.
  • the circuit in which the accumulator 115 is omitted in the MAC circuit 111 is strictly a multiplication circuit, but in the present invention, the multiplication circuit is considered to be included in the category of the MAC circuit 111. That is, the MAC circuit 111 of the present invention is a MAC circuit in a broad sense including not only a multiply-cumulative circuit but also a multiply-add circuit and a multiplication circuit.
  • the arithmetic unit 116 performs at least one of sum, difference, accumulation, and shift operations on the plurality of outputs output from the plurality of MAC circuits 111.
  • the arithmetic unit 116 outputs one or more MAC outputs Mout1 to MoutC, where C is an integer, obtained as a result of at least one operation.
  • the arithmetic unit 116 may additionally output a flag FL indicating a final operation result.
  • the operation performed by the arithmetic unit 116 is changed according to an operation (eg, FFT, FIR, etc.) that the multifunction computing device is to perform. Therefore, the arithmetic unit 116 changes the operation performed according to the arithmetic control signal ACS transmitted from the controller 160.
  • the address generator 120 generates a read address group RAG and transfers the read address group to the memory 130.
  • the read address group RAG has a plurality of read addresses.
  • the address generator 120 generates a write address group WAG and transfers it to the memory 130.
  • the write address group WAG includes a plurality of write addresses.
  • the address generator generates a read mapping value (RMV) and a write mapping value (WMV) and transfers them to the read mapper 140 and the write mapper 150, respectively.
  • the address generator 120 includes, for example, a counter 122 and a lookup table 124.
  • the counter 122 outputs a value changed according to the clock signal CK. In one example, the counter 122 outputs an integer value that increases with the clock signal CK.
  • the lookup table 124 outputs a read address group RAG selected according to a value output from the counter 122 among the plurality of read address groups. For this purpose, the lookup table 124 stores a plurality of read address groups. Also, the lookup table 124 outputs a write address group WAG selected according to a value output from the counter 122 among the plurality of write address groups. To this end, the lookup table 124 stores a plurality of write address groups.
  • the write address group WAG may be obtained by delaying the read address group RAG.
  • the lookup table 124 outputs a read mapping value RMV selected according to a value output from the counter 122 among the plurality of read mapping values. For this purpose, the lookup table 124 stores a plurality of read mapping values.
  • the lookup table 124 outputs a write mapping value WMV selected according to a value output from the counter 122 among the plurality of write mapping values. For this purpose, the lookup table 124 stores a plurality of write mapping values.
  • the address generator 120 may include a state machine (not shown).
  • the state machine generates a read address group (RAG), a write address group (WAG), a read mapping value (RMV), and a write mapping value (WMV) according to the clock signal.
  • RAG read address group
  • WAG write address group
  • RMV read mapping value
  • WMV write mapping value
  • the memory 130 includes a plurality of banks 132. Thus, the memory 130 may read or write several data at the same time. For example, when the memory 130 includes four banks 132, the memory 130 may read or write four data at the same time. Of course, in this case, four data should be located in different banks 132.
  • the memory 130 may be, for example, a dual-port memory. In this case, the memory 130 may simultaneously perform a write operation and a read operation. For example, when the memory 130 includes four banks 132, the memory 130 may read four data at the same time and write four data. Of course, in this case, four data to be read should be located in different banks 112 and four data to be written should be located in different banks 132.
  • the plurality of banks 132 stores a plurality of read data groups.
  • the memory 130 transfers the read data group RDG corresponding to the read address group RAG among the plurality of read data groups to the MAC unit 110.
  • the read data group RDG includes a plurality of read data. Each of the plurality of read data may be complex, real or integer.
  • the plurality of read data is output from different banks 132.
  • first to fourth read data may be output from the first to fourth banks among the plurality of read data, respectively.
  • the plurality of read data may be located in the same row.
  • the first to fourth read data may be first data of the first to fourth banks, respectively.
  • the plurality of read data may be located in different rows.
  • the first and third read data may be fifth data of the first and third banks, respectively, and the second and fourth read data may be sixth data of the second and fourth banks, respectively.
  • the plurality of banks 132 store one or more write data groups.
  • the memory 130 stores the write data group WDG at a location corresponding to the write address group WAG.
  • the write data group WDG has one or more write data.
  • Each of the one or more write data may be complex, real or integer.
  • One or more write data are stored in different banks 132.
  • the first to fourth write data may be stored in the first to fourth banks among the one or more write data, respectively.
  • One or more write data may be stored in the same row.
  • the first to fourth write data may be stored at first positions of the first to fourth banks, respectively.
  • the plurality of write data may be stored in different rows.
  • the first and third write data may be stored in a fifth position of the first and third banks, respectively, and the second and fourth write data may be stored in a sixth position of the second and fourth banks, respectively.
  • the read mapper 140 maps the plurality of read data to the plurality of MAC inputs Min1 to MinB, where B is an integer, according to the read mapping value RRM.
  • the write mapper 150 maps one or more MAC outputs Mout1 to MoutC into one or more write data according to the write mapping value WMV.
  • the controller 160 stores the initial read data groups in the memory 130, stores the plurality of read address groups in the lookup table 124, and then drives the address generator 120.
  • the controller 160 stores the initial read data groups in the memory so that the plurality of read data are output from different banks among the plurality of banks 132 even though the plurality of MAC circuits 111 operate simultaneously.
  • the controller 160 transmits an arithmetic control signal ACS corresponding to an operation to be performed by the multifunction computing device to the arithmetic unit 116.
  • the controller 160 is primarily involved in the initial operation of the multifunction computing device, and is not involved at all, or very occasionally, while the multifunction computing device performs an operation (eg, FFT, FIR, etc.). That is, during the operation, the operation is mainly performed by the operation of the address generator 120. Thus, the burden on the controller 160 is reduced.
  • the controller 160 may be, for example, a CPU.
  • the multifunction computing device shown in FIG. 1 may perform an FFT operation.
  • 2 to 10 are diagrams for describing an operation when the multi-function computing device illustrated in FIG. 1 includes eight MACs and performs a 16-point fast Fourier transform (FFT) operation.
  • FIG. 2 is a diagram illustrating a "radix2, decimation in time” operation as an example of a 16-point FFT.
  • the 16-point FFT operation has four stages, in which eight butterfly operations are performed.
  • the 16-point FFT has 16 inputs (X (1)-X (16)) and 16 outputs (Y (1)-Y (16)).
  • 3 is a view for briefly explaining a butterfly operation. In FIG. 3, the butterfly receives first and second butterfly inputs x1 and x2 and a twiddle factor w, and outputs first and second butterfly outputs y1 and y2.
  • the MAC unit 110 includes a first butterfly circuit 410 and a second butterfly circuit 470.
  • the first butterfly circuit 410 includes first to fourth MAC circuits 420, 430, 440, and 450 and a first arithmetic unit 460.
  • Each of the first to fourth MAC circuits 420, 430, 440, and 450 includes a multiplier 112 and an accumulator 115.
  • the accumulator 115 does not operate. Therefore, the register 114 included in the accumulator 115 operates in a reset state and outputs zero.
  • the first MAC circuit 420 outputs a value obtained by multiplying the first and second MAC inputs Min1 and Min2.
  • the second MAC circuit 430 outputs a value obtained by multiplying the third and fourth MAC inputs Min3 and Min4.
  • the third MAC circuit 440 outputs a value obtained by multiplying the fifth and sixth MAC inputs Min5 and Min6.
  • the fourth MAC circuit 450 outputs a value obtained by multiplying the seventh and eighth MAC inputs Min7 and Min8.
  • the first arithmetic unit 460 outputs first to fourth outputs Mout1 to Mout4.
  • the first output Mout1 corresponds to a value obtained by adding the output of the first MAC circuit 420 to the ninth input Min9 and subtracting the output of the second MAC circuit 430.
  • the second output Mout2 corresponds to a value obtained by subtracting the output of the first MAC circuit 420 from the ninth input Min9 and adding the output of the second MAC circuit 430.
  • the third output Mout3 corresponds to a value obtained by adding the output of the third MAC circuit 440 to the tenth input Min10 and the output of the fourth MAC circuit 450.
  • the fourth output Mout4 corresponds to a value obtained by subtracting the output of the third MAC circuit 440 from the tenth input Min10 and subtracting the output of the fourth MAC circuit 450.
  • the first arithmetic unit 460 includes first to sixth adders 461 to 466.
  • the first adder 461 subtracts the output of the second MAC circuit 430 from the output of the first MAC circuit 420.
  • the second adder 462 adds the output of the fourth MAC circuit 450 to the output of the third MAC circuit 440.
  • the third adder 463 adds the output of the first adder 461 to the ninth MAC input Min9.
  • the fourth adder 464 subtracts the output of the first adder 461 from the ninth MAC input Min9.
  • the fifth adder 465 adds the output of the second adder 462 to the tenth MAC input Min10.
  • the sixth adder 466 subtracts the output of the second adder 462 from the tenth MAC input Min10.
  • the second butterfly circuit 470 receives the eleventh through twentieth MAC inputs Min11 through Min20, and outputs fifth through eighth MAC outputs Mout5 through Mout8. Since the configuration of the second butterfly circuit 470 is the same as that of the first butterfly circuit 420, a detailed description thereof will be omitted.
  • the real (x1 [R]) and imaginary numbers (x1 [I]) of the first butterfly input (x1) are converted into the ninth and tenth MAC inputs. Enter each of (Min9, Min10).
  • the real number x2 [R] of the second butterfly input x2 is input to the first and fifth MAC inputs Min1 and Min5.
  • the imaginary number x2 [I] of the second butterfly input x2 is input to the third and seventh MAC inputs Min3 and Min7.
  • the real number w [R] of the rotation factor w is input to the second and eighth MAC inputs Min2 and Min8.
  • the imaginary number w [I] of the rotation factor w is input to the fourth and sixth MAC inputs Min4 and Min6.
  • the first MAC output Mout1 corresponds to the real number of the first butterfly output y1.
  • the second MAC output Mout2 corresponds to the real number of the second butterfly output y2.
  • the third MAC output Mout3 corresponds to the imaginary number of the first butterfly output y1.
  • the fourth MAC output Mout4 corresponds to the imaginary number of the second butterfly output y2.
  • the memory 130 includes first to sixth banks 510 to 560.
  • the first to fourth banks 510 to 540 are, for example, dual-port memories, and may simultaneously perform four outputs and four inputs.
  • the fifth and sixth banks 550 to 560 are, for example, single-port memories, and may simultaneously perform two outputs.
  • the first to fourth banks 510 to 540 output the first to fourth butterfly inputs X1 to X4 corresponding to the first to fourth butterfly input addresses XA1 to XA4, respectively.
  • the first to fourth banks 510 to 540 receive first to fourth butterfly outputs Y1 to Y4 respectively corresponding to the first to fourth butterfly output addresses YA1 to YA4.
  • the fifth and sixth banks 550 and 560 output first and second rotation factors W1 and W2 corresponding to the first and second rotation factor addresses WA1 and WA2, respectively.
  • the first to fourth butterfly input addresses XA1 to XA4 and the first and second rotation factor addresses WA1 and WA2 correspond to the read address group RAG of FIG. 1. That is, the read address group RAG includes the first to fourth butterfly input addresses XA1 to XA4 and the first and second rotation factor addresses WA1 and WA2 as a plurality of read addresses.
  • the first to fourth butterfly output addresses YA1 to YA4 correspond to the write address group WAG of FIG. 1. That is, the write address group WAG includes first to fourth butterfly output addresses YA1 to YA4 as a plurality of write addresses.
  • the first to fourth butterfly inputs X1 to X4 and the first and second rotation factors W1 and W2 correspond to the read data group RDG of FIG. 1.
  • the read data group RDG includes first to fourth butterfly inputs X1 to X4 and first and second rotation factors W1 and W2 as a plurality of read data.
  • the first to fourth butterfly outputs Y1 to Y4 correspond to the write data group WDG of FIG. 1. That is, the write data group WDG includes first to fourth butterfly outputs Y1 to Y4 as a plurality of write data.
  • the memory 130 stores the initial read data groups X (1) to X (16) and W (1) to W in a predetermined order so that collisions between the plurality of banks 510 to 560 do not occur during the FFT operation. (8)).
  • the initial read data groups X (1) to X (16) and W (1) to W (8) are values stored in the memory 130 before the FFT operation, and are stored by the controller 160 as an example. In the figure, 1 / X (1) means that X (1) is stored at address 1, and 5 / W (1) means that W (1) is stored at address 5.
  • the 16 point FFT inputs X (1) to X (16) are generally sequentially (X (1), X (2), X (3), X (4), X (5), X (6) ), X (7), X (8), X (9), X (10), X (11), X (12), X (13), X (14), X (15), X (16 )), But in the present embodiment, the predetermined order (X (1), X (2), X (3), X (4), X (7), X (8), X (5), X (6), X (11), X (12), X (9), X (10), X (13), X (14), X (15), and X (16).
  • the predetermined order is not sequential, but sequential in row units. That is, X (1) to X (4) are located in the first row, X (5) to X (8) are located in the second row, X (9) to X (12) are located in the third row, and X (13). ) Through X (16) are located in the fourth row.
  • the predetermined order is obtained through simulation in advance so that collisions between the banks 510 to 540 do not occur during the FFT operation.
  • collision between the banks 510 to 540 means that two or more butterfly inputs among the first to fourth butterfly inputs X1 to X4 are simultaneously read from one bank.
  • the predetermined order may be determined by repeating a process of changing the positions of some inputs among the initial FFT inputs X (1) to X (16). .
  • the eight rotation factors W (1) to W (8) are generally sequentially (W (1), W (2), W (3), W (4), W (5), W (6)). , W (7), W (8)), but in the present embodiment, the predetermined order W (1), W (2), W (4), W (3), W (6), W (5), W (7), and W (8).
  • the predetermined order is not sequential, but sequential in row units. That is, W (1) and W (2) are located in the first row, W (3) and W (4) are located in the second row, W (5) and W (6) are located in the third row, and W (7). And W (8) are located in the fourth row.
  • the predetermined order is obtained through simulation in advance so that collisions between the banks 550 to 560 do not occur during the FFT operation.
  • the lookup table 124 of the address generator 120 includes a butterfly lookup table 610, a rotation factor lookup table 620, a read mapping value lookup table 630, and a write mapping value lookup table 640.
  • And register 650 For example, after the controller 160 inputs values required for the butterfly lookup table 610, the rotation factor lookup table 620, the read mapping value lookup table 630, and the write mapping value lookup table 640, The counter 122 is driven.
  • the butterfly lookup table 610 outputs a plurality of butterfly input addresses XA1 to XA4 corresponding to the output value of the counter 122.
  • the register 650 outputs the plurality of butterfly output addresses YA1 to YA4 that delay the plurality of butterfly input addresses XA1 to XA4 by one or more clock cycles.
  • the delay by the register 650 is until after the plurality of butterfly inputs X1 to X4 are output from the memory 130, and then input to the memory 130 as the plurality of butterfly outputs Y1 to Y4. Corresponds to the delay required.
  • the plurality of butterfly inputs X1 to Y4 are output to the memory 130 as the plurality of butterfly outputs Y1 to Y4. It may take one or more clock cycles to enter.
  • the plurality of butterfly outputs Y1 to Y4 are stored in the memory 130. Are stored at locations where a plurality of butterfly inputs (X1 to X4) were located.
  • the rotation factor lookup table 620 outputs one or more rotation factor addresses WA1 and WA2 corresponding to the output value of the counter 122.
  • the read mapping value lookup table 630 outputs a read mapping value RMV corresponding to the output value of the counter.
  • the write mapping value lookup table 640 outputs a write mapping value WMV corresponding to the output value of the counter.
  • the butterfly lookup table 610 outputs 1, 2, 3, and 4 as the plurality of butterfly input addresses XA1 to XA4. Therefore, the memory 130 outputs X (1), X (2), X (3), and X (4) located at 1, 2, 3, and 4 as a plurality of butterfly inputs X1 to X4. . Since the plurality of butterfly input addresses XA1 to XA4 are also used as the plurality of butterfly output addresses YA1 to YA4, the plurality of butterfly outputs Y1 to Y4 are stored at the same position in the memory, that is, 1, 2, It is stored at address 3 and 4.
  • the butterfly lookup table 610 outputs 7, 8, 9, and 10 as the plurality of butterfly input addresses XA1 to XA4. Therefore, the memory 130 outputs X (7), X (8), X (5), and X (6) located at 7, 8, 9, and 10 as the plurality of butterfly inputs X1 to X4. . Since the plurality of butterfly input addresses XA1 to XA4 are also used as the plurality of butterfly output addresses YA1 to YA4, the plurality of butterfly outputs Y1 to Y4 are stored at the same location in memory, that is, 7, 8, It is stored at 9 and 10.
  • the butterfly lookup table 610 outputs 13, 14, 15, 16 in the third cycle, and the memory 130 outputs X (11), X (12), X (9), and X (10). Outputs In the fourth cycle, the butterfly lookup table 610 outputs 19, 20, 21, 22, and the memory 130 outputs X (13), X (14), X (15), and X (16). . Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • FIG. 8 is a diagram illustrating values stored in the rotation factor lookup table 620.
  • the rotation factor lookup table 620 outputs 5, NA as one or more butterfly input addresses WA1 and WA2. Where NA means no output value.
  • the memory 130 outputs W (1) located at address 5 as one or more rotation factors W1.
  • the rotation factor lookup table 620 outputs 5, 18 as one or more butterfly input addresses WA1, WA2.
  • the memory 130 outputs W (1) and W (5) located at addresses 5 and 18 as one or more rotation factors W1 and W2. Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • the read mapper 140 maps the real number X2 [R] of the second butterfly input X2 to the first MAC input Min1, and the first rotation factor ( Map the real number W1 [R] of W1) to the second MAC input Min2, map the imaginary number X2 [I] of the second butterfly input X2 to the third MAC input Min3, The imaginary number W1 [I] of the first rotation factor W1 is mapped to the fourth MAC input Min4.
  • the read mapper 140 is X4 [R], W1 [R], X4 [I], W1 [I], X4 [R], W1 [I], X4 [I], W1 [R], X3 [R], and X3 [I] to fifth to twentieth MAC inputs (Min5 to Min20), respectively.
  • the read mapper 140 is X4 [R], W1 [R], X4 [I], W1 [I], X4 [R], W1 [I], X4 [I], W1 [R].
  • X3 [R], X3 [I], X2 [R], W1 [R], X2 [I], W1 [I], X2 [R], W1 [I], X2 [I], W1 [R] , X1 [R], and X1 [I] are mapped to first to twentieth MAC inputs Min1 to Min20, respectively. Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • the complexity of the mapper can be reduced by changing the storage location between the data in the same row and making the change rule constant in the changed rows.
  • the address change contents of the position change between the data in the same row of the mapping information may be integrated into a read or write address memory (butterfly lookup table 610 and rotation factor lookup table 620). The performance and content of this process is determined and obtained by pre-simulation.
  • the write mapper 150 maps the first MAC output Mout1 to the real value Y1 [R] of the first butterfly output Y1, and the second MAC output ( Mout2 is mapped to the real value Y2 [R] of the second butterfly output Y2, and the third MAC output Mout3 is mapped to the imaginary value Y1 [I] of the first butterfly output Y1.
  • the fourth MAC output Mout4 is mapped to an imaginary value Y2 [I] of the second butterfly output Y2.
  • the fifth to eighth MAC outputs Mout5 to Mout8 are mapped to Y3 [R], Y4 [R], Y3 [I], and Y4 [I], respectively.
  • the first to eighth MAC outputs Mout1 to Mout8 are transferred to Y3 [R], Y4 [R], Y3 [I], Y4 [I], Y1 [R], Y2 [R], Y1 [ I] and Y2 [I]. Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • the multifunction computing device shown in FIG. 1 may perform an FIR operation.
  • 11 to 13 are diagrams for describing an operation when the multifunction computing device includes eight MAC circuits and performs an FIR operation.
  • the MAC unit 110 includes eight MAC circuits 111 and an arithmetic unit 116.
  • Each of the eight MAC circuits 111 includes a multiplier 112 and an accumulator 115 to multiply two MAC inputs and accumulate the multiplied values.
  • the arithmetic unit 116 includes a plurality of adders to sum all the values output from the eight MAC circuits 111. Assuming that odd-numbered MAC inputs Min1, Min3, ... Min15 are inputs of the FIR filter, and even-numbered MAC inputs Min2, Min4, ... Min16 are coefficients of the FIR filter, the MAC unit 110 Can process 8 inputs at the same time.
  • the MAC unit 110 operates four cycles to obtain a result.
  • the arithmetic unit 116 changes the operation performed according to the arithmetic control signal ACS transmitted from the controller 160 as shown in the figure.
  • the configuration of the arithmetic unit 116 is changed to be suitable for the FFT operation according to the arithmetic control signal (ACS) or changed to be suitable for the FIR operation can be simply implemented through a combination of an adder and a switch. It is omitted for convenience.
  • the memory 130 includes first to sixteen banks.
  • the first through eighth banks store FIR inputs In (1) -In (32), and the ninth through sixteenth banks store FIR coefficients C (1) -C (8).
  • the memory 130 outputs In (1) to In (8) and C (1) to C (8) in the first cycle.
  • the read mapper 140 maps In (1) to In (8) to Min1, Min3, ... Min15, and C (1) to C (8) maps to Min2, Min4, ... Min16. .
  • the memory 130 outputs In (9) to In (16) and C (1) to C (8).
  • the read mapper 140 maps In (9) to In (16) to Min1, Min3, ... Min15, and C (1) to C (8) maps to Min2, Min4, ... Min16. . Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • the coefficients C (1) -C (8) are continuously output and can be implemented using registers instead of banks. In this case, the number of banks used in the memory 130 may be reduced.
  • the address generator 120 includes a counter 1301, a multiplier 1302, and first to eighth adders 1311, 1312, ... 1318.
  • the counter 1301 outputs an integer from 0 to 1 in increments.
  • Multiplier 1302 multiplies the output of the counter by sixteen.
  • Adders 1311-1318 add 0-7 to the output of multiplier 1302. The outputs of the adders 1311-1318 are delivered to the first through eighth banks.
  • FIG. 14 is a diagram illustrating a modification of the MAC unit 110 illustrated in FIG. 11.
  • the MAC unit 110 includes eight MAC circuits 111 and an arithmetic unit 116. Unlike FIG. 11, each of the eight MAC circuits 111 includes only a multiplier 112.
  • the arithmetic unit 116 includes a accumulator 115 as well as a plurality of adders 117.
  • the accumulator 115 has an adder 113 and a register 114. As such, when the accumulator 115 located in the MAC circuits 111 is moved to the arithmetic unit 116, the number of accumulators 115 may be reduced.
  • the FFT computing apparatus includes a multiplication unit 110, an address generator 120, a memory 130, a read mapper 140, a write mapper 150, and a read mapper 150. ) And the controller 160.
  • the multiplication unit 110 includes a plurality of multiplication circuits 111 and an arithmetic unit 116.
  • the arithmetic unit 116 performs at least one of a sum and a difference on the plurality of outputs output from the plurality of multiplication circuits 111.
  • the arithmetic unit 116 outputs a plurality of multiplier outputs Mout1 to MoutC, where C is an integer, obtained as a result of at least one operation.
  • the address generator 120 generates a read address group RAG and transfers the read address group to the memory 130.
  • the read address group RAG has a plurality of read addresses.
  • the address generator 120 generates a write address group WAG and transfers it to the memory 130.
  • the write address group WAG includes a plurality of write addresses.
  • the address generator generates a read mapping value (RMV) and a write mapping value (WMV) and transfers them to the read mapper 140 and the write mapper 150, respectively.
  • the address generator 120 includes, for example, a counter 122 and a lookup table 124.
  • the counter 122 outputs a value changed according to the clock signal CK. In one example, the counter 122 outputs an integer value that increases with the clock signal CK.
  • the lookup table 124 outputs a read address group RAG selected according to a value output from the counter 122 among the plurality of read address groups. For this purpose, the lookup table 124 stores a plurality of read address groups. Also, the lookup table 124 outputs a write address group WAG selected according to a value output from the counter 122 among the plurality of write address groups. To this end, the lookup table 124 stores a plurality of write address groups.
  • the write address group WAG may be obtained by delaying the read address group RAG.
  • the lookup table 124 outputs a read mapping value RMV selected according to a value output from the counter 122 among the plurality of read mapping values. For this purpose, the lookup table 124 stores a plurality of read mapping values.
  • the lookup table 124 outputs a write mapping value WMV selected according to a value output from the counter 122 among the plurality of write mapping values. For this purpose, the lookup table 124 stores a plurality of write mapping values.
  • the address generator 120 may include a state machine (not shown).
  • the state machine generates a read address group (RAG), a write address group (WAG), a read mapping value (RMV), and a write mapping value (WMV) according to the clock signal.
  • RAG read address group
  • WAG write address group
  • RMV read mapping value
  • WMV write mapping value
  • the memory 130 includes a plurality of banks 132. Thus, the memory 130 may read or write several data at the same time. For example, when the memory 130 includes four banks 132, the memory 130 may read or write four data at the same time. Of course, in this case, four data should be located in different banks 132.
  • the memory 130 may be, for example, a dual-port memory. In this case, the memory 130 may simultaneously perform a write operation and a read operation. For example, when the memory 130 includes four banks 132, the memory 130 may read four data at the same time and write four data. Of course, in this case, four data to be read should be located in different banks 112 and four data to be written should be located in different banks 132.
  • the plurality of banks 132 stores a plurality of read data groups.
  • the memory 130 transmits the read data group RDG corresponding to the read address group RAG among the plurality of read data groups to the multiplier 110.
  • the read data group RDG includes a plurality of read data. Each of the plurality of read data may be complex, real or integer.
  • the plurality of read data is output from different banks 132.
  • first to fourth read data may be output from the first to fourth banks among the plurality of read data, respectively.
  • the plurality of read data may be located in the same row.
  • the first to fourth read data may be first data of the first to fourth banks, respectively.
  • the plurality of read data may be located in different rows.
  • the first and third read data may be fifth data of the first and third banks, respectively, and the second and fourth read data may be sixth data of the second and fourth banks, respectively.
  • the plurality of banks 132 stores a plurality of write data groups.
  • the memory 130 stores the write data group WDG at a location corresponding to the write address group WAG.
  • the write data group WDG includes a plurality of write data.
  • Each of the plurality of write data may be complex, real or integer.
  • the plurality of write data are stored in different banks 132.
  • the first to fourth write data may be stored in the first to fourth banks among the plurality of write data, respectively.
  • the plurality of write data may be stored in the same row.
  • the first to fourth write data may be stored at first positions of the first to fourth banks, respectively.
  • the plurality of write data may be stored in different rows.
  • the first and third write data may be stored in a fifth position of the first and third banks, respectively, and the second and fourth write data may be stored in a sixth position of the second and fourth banks, respectively.
  • the read mapper 140 maps the plurality of read data into a plurality of multiplier inputs Min1 to MinB, where B is an integer, according to the read mapping value RRM.
  • the write mapper 150 maps the plurality of multiplier outputs Mout1 to MoutC into a plurality of write data according to the write mapping value WMV.
  • the controller 160 stores the initial read data groups in the memory 130, stores the plurality of read address groups in the lookup table 124, and then drives the address generator 120.
  • the controller 160 stores the initial read data groups in the memory such that the plurality of read data are output from different banks among the plurality of banks 132 even though the multiplication circuits 111 operate simultaneously. .
  • the controller 160 is primarily involved in the initial operation of the FFT computing device, and is not involved at all or very occasionally during the operation of the FFT computing device. That is, during the operation, the operation is mainly performed by the operation of the address generator 120. Thus, the burden on the controller 160 is reduced.
  • the controller 160 may be, for example, a CPU.
  • 16 to 24 illustrate a case in which the FFT operation apparatus shown in FIG. 15 includes eight multiplication circuits and performs a 16-point fast Fourier transform (FFT) operation, for example, a "radix2, decimation in time” operation.
  • FFT 16-point fast Fourier transform
  • the 16-point FFT operation has four stages, in which eight butterfly operations are performed.
  • the 16-point FFT has 16 inputs (X (1)-X (16)) and 16 outputs (Y (1)-Y (16)).
  • 17 is a diagram for briefly explaining a butterfly operation. In FIG. 17, the butterfly receives the first and second butterfly inputs x1 and x2 and the twist factor w, and outputs the first and second butterfly outputs y1 and y2.
  • the multiplier 110 includes a first butterfly circuit 410 and a second butterfly circuit 470.
  • the first butterfly circuit 410 includes first to fourth multiplication circuits 420, 430, 440, and 450 and a first arithmetic unit 460.
  • the first multiplication circuit 420 outputs a value obtained by multiplying the first and second multiplier inputs Min1 and Min2.
  • the second multiplication circuit 430 outputs a value obtained by multiplying the third and fourth multiplier inputs Min3 and Min4.
  • the third multiplication circuit 440 outputs a value obtained by multiplying the fifth and sixth multiplier inputs Min5 and Min6.
  • the fourth multiplier circuit 450 outputs a value obtained by multiplying the seventh and eighth multiplier inputs Min7 and Min8.
  • the first arithmetic unit 460 outputs the first to fourth multiplier outputs Mout1 to Mout4.
  • the first multiplier output Mout1 corresponds to a value obtained by adding the output of the first multiplier circuit 420 to the ninth multiplier input Min9 and subtracting the output of the second multiplier circuit 430.
  • the second multiplier output Mout2 corresponds to a value obtained by subtracting the output of the first multiplier circuit 420 from the ninth multiplier input Min9 and adding the output of the second multiplier circuit 430.
  • the third multiplier output Mout3 corresponds to a value obtained by adding the output of the third multiplier circuit 440 to the tenth multiplier input Min10 and adding the output of the fourth multiplier circuit 450.
  • the fourth multiplier output Mout4 corresponds to a value obtained by subtracting the output of the third multiplier circuit 440 from the tenth multiplier input Min10 and subtracting the output of the fourth multiplier circuit 450.
  • the first arithmetic unit 460 includes first to sixth adders 461 to 466.
  • the first adder 461 subtracts the output of the second multiplier 430 from the output of the first multiplier 420.
  • the second adder 462 adds the output of the fourth multiplier circuit 450 to the output of the third multiplier circuit 440.
  • the third adder 463 adds the output of the first adder 461 to the ninth multiplier input Min9.
  • the fourth adder 464 subtracts the output of the first adder 461 from the ninth multiplier input Min9.
  • the fifth adder 465 adds the output of the second adder 462 to the tenth multiplier input Min10.
  • the sixth adder 466 subtracts the output of the second adder 462 from the tenth multiplier input Min10.
  • the second butterfly circuit 470 receives the eleventh to twelfth multiplier inputs Min11 to Min20 and outputs the fifth to eighth multiplier outputs Mout5 to Mout8. Since the configuration of the second butterfly circuit 470 is the same as that of the first butterfly circuit 420, a detailed description thereof will be omitted.
  • the ninth and tenth multiplier inputs the real number x1 [R] and the imaginary number x1 [I] of the first butterfly input x1. Fields (Min9, Min10) respectively.
  • the real number x2 [R] of the second butterfly input x2 is input to the first and fifth multiplier inputs Min1 and Min5.
  • the imaginary number x2 [I] of the second butterfly input x2 is input to the third and seventh multiplier inputs Min3 and Min7.
  • the real number w [R] of the rotation factor w is input to the second and eighth multiplier inputs Min2 and Min8.
  • the imaginary number w [I] of the rotation factor w is input to the fourth and sixth multiplier inputs Min4 and Min6.
  • the first multiplier output Mout1 corresponds to the real number of the first butterfly output y1.
  • the second multiplier output Mout2 corresponds to the real number of the second butterfly output y2.
  • the third multiplier output Mout3 corresponds to the imaginary number of the first butterfly output y1.
  • the fourth multiplier output Mout4 corresponds to the imaginary number of the second butterfly output y2.
  • the memory 130 includes first to sixth banks 510 to 560.
  • the first to fourth banks 510 to 540 are, for example, dual-port memories, and may simultaneously perform four outputs and four inputs.
  • the fifth and sixth banks 550 to 560 are, for example, single-port memories, and may simultaneously perform two outputs.
  • the first to fourth banks 510 to 540 output the first to fourth butterfly inputs X1 to X4 corresponding to the first to fourth butterfly input addresses XA1 to XA4, respectively.
  • the first to fourth banks 510 to 540 receive first to fourth butterfly outputs Y1 to Y4 respectively corresponding to the first to fourth butterfly output addresses YA1 to YA4.
  • the fifth and sixth banks 550 and 560 output first and second rotation factors W1 and W2 corresponding to the first and second rotation factor addresses WA1 and WA2, respectively.
  • the first to fourth butterfly input addresses XA1 to XA4 and the first and second rotation factor addresses WA1 and WA2 correspond to the read address group RAG of FIG. 15. That is, the read address group RAG includes the first to fourth butterfly input addresses XA1 to XA4 and the first and second rotation factor addresses WA1 and WA2 as a plurality of read addresses.
  • the first to fourth butterfly output addresses YA1 to YA4 correspond to the write address group WAG of FIG. 15. That is, the write address group WAG includes first to fourth butterfly output addresses YA1 to YA4 as a plurality of write addresses.
  • the first to fourth butterfly inputs X1 to X4 and the first and second rotation factors W1 and W2 correspond to the read data group RDG of FIG. 15.
  • the read data group RDG includes first to fourth butterfly inputs X1 to X4 and first and second rotation factors W1 and W2 as a plurality of read data.
  • the first to fourth butterfly outputs Y1 to Y4 correspond to the write data group WDG of FIG. 15. That is, the write data group WDG includes first to fourth butterfly outputs Y1 to Y4 as a plurality of write data.
  • the memory 130 stores the initial read data groups X (1) to X (16) and W (1) to W in a predetermined order so that collisions between the plurality of banks 510 to 560 do not occur during the FFT operation. (8)).
  • the initial read data groups X (1) to X (16) and W (1) to W (8) are values stored in the memory 130 before the FFT operation, and are stored by the controller 160 as an example. In the figure, 1 / X (1) means that X (1) is stored at address 1, and 5 / W (1) means that W (1) is stored at address 5.
  • the 16 point FFT inputs X (1) to X (16) are generally sequentially (X (1), X (2), X (3), X (4), X (5), X (6) ), X (7), X (8), X (9), X (10), X (11), X (12), X (13), X (14), X (15), X (16 )), But in the present embodiment, the predetermined order (X (1), X (2), X (3), X (4), X (7), X (8), X (5), X (6), X (11), X (12), X (9), X (10), X (13), X (14), X (15), and X (16).
  • the predetermined order is not sequential, but sequential in row units. That is, X (1) to X (4) are located in the first row, X (5) to X (8) are located in the second row, X (9) to X (12) are located in the third row, and X (13). ) Through X (16) are located in the fourth row.
  • the predetermined order is obtained through simulation in advance so that collisions between the banks 510 to 540 do not occur during the FFT operation.
  • collision between the banks 510 to 540 means that two or more butterfly inputs among the first to fourth butterfly inputs X1 to X4 are simultaneously read from one bank.
  • the predetermined order may be determined by repeating a process of changing the positions of some inputs among the initial FFT inputs X (1) to X (16). .
  • the eight rotation factors W (1) to W (8) are generally sequentially (W (1), W (2), W (3), W (4), W (5), W (6)). , W (7), W (8)), but in the present embodiment, the predetermined order W (1), W (2), W (4), W (3), W (6), W (5), W (7), and W (8).
  • the predetermined order is not sequential, but sequential in row units. That is, W (1) and W (2) are located in the first row, W (3) and W (4) are located in the second row, W (5) and W (6) are located in the third row, and W (7). And W (8) are located in the fourth row.
  • the predetermined order is obtained through simulation in advance so that collisions between the banks 550 to 560 do not occur during the FFT operation.
  • the lookup table 124 of the address generator 120 may include a butterfly lookup table 610, a rotation factor lookup table 620, a read mapping value lookup table 630, and a write mapping value lookup table 640.
  • And register 650 For example, after the controller 160 inputs values required for the butterfly lookup table 610, the rotation factor lookup table 620, the read mapping value lookup table 630, and the write mapping value lookup table 640, The counter 122 is driven.
  • the butterfly lookup table 610 outputs a plurality of butterfly input addresses XA1 to XA4 corresponding to the output value of the counter 122.
  • the register 650 outputs the plurality of butterfly output addresses YA1 to YA4 that delay the plurality of butterfly input addresses XA1 to XA4 by one or more clock cycles.
  • the delay by the register 650 is until after the plurality of butterfly inputs X1 to X4 are output from the memory 130, and then input to the memory 130 as the plurality of butterfly outputs Y1 to Y4. Corresponds to the delay required.
  • the plurality of butterfly inputs X1 to Y4 are output to the memory 130 as the plurality of butterfly outputs Y1 to Y4. It may take one or more clock cycles to enter.
  • the plurality of butterfly outputs Y1 to Y4 are stored in the memory 130. Are stored at locations where a plurality of butterfly inputs (X1 to X4) were located.
  • the rotation factor lookup table 620 outputs one or more rotation factor addresses WA1 and WA2 corresponding to the output value of the counter 122.
  • the read mapping value lookup table 630 outputs a read mapping value RMV corresponding to the output value of the counter.
  • the write mapping value lookup table 640 outputs a write mapping value WMV corresponding to the output value of the counter.
  • FIG. 21 is a diagram illustrating values stored in the butterfly lookup table 610.
  • the butterfly lookup table 610 outputs 1, 2, 3, and 4 as the plurality of butterfly input addresses XA1 to XA4. Therefore, the memory 130 outputs X (1), X (2), X (3), and X (4) located at 1, 2, 3, and 4 as a plurality of butterfly inputs X1 to X4. . Since the plurality of butterfly input addresses XA1 to XA4 are also used as the plurality of butterfly output addresses YA1 to YA4, the plurality of butterfly outputs Y1 to Y4 are stored at the same position in the memory, that is, 1, 2, It is stored at address 3 and 4.
  • the butterfly lookup table 610 outputs 7, 8, 9, and 10 as the plurality of butterfly input addresses XA1 to XA4. Therefore, the memory 130 outputs X (7), X (8), X (5), and X (6) located at 7, 8, 9, and 10 as the plurality of butterfly inputs X1 to X4. . Since the plurality of butterfly input addresses XA1 to XA4 are also used as the plurality of butterfly output addresses YA1 to YA4, the plurality of butterfly outputs Y1 to Y4 are stored at the same location in memory, that is, 7, 8, It is stored at 9 and 10.
  • the butterfly lookup table 610 outputs 13, 14, 15, 16 in the third cycle, and the memory 130 outputs X (11), X (12), X (9), and X (10). Outputs In the fourth cycle, the butterfly lookup table 610 outputs 19, 20, 21, 22, and the memory 130 outputs X (13), X (14), X (15), and X (16). . Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • FIG. 22 is a diagram illustrating values stored in the rotation factor lookup table 620.
  • the rotation factor lookup table 620 outputs 5, NA as one or more butterfly input addresses WA1 and WA2. Where NA means no output value.
  • the memory 130 outputs W (1) located at address 5 as one or more rotation factors W1.
  • the rotation factor lookup table 620 outputs 5, 18 as one or more butterfly input addresses WA1, WA2.
  • the memory 130 outputs W (1) and W (5) located at addresses 5 and 18 as one or more rotation factors W1 and W2. Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • the read mapper 140 maps the real number X2 [R] of the second butterfly input X2 to the first multiplier input Min1, and the first rotation factor.
  • the real number W1 [R] of (W1) is mapped to the second multiplier input Min2, and the imaginary number X2 [I] of the second butterfly input X2 is mapped to the third multiplier input Min3.
  • the imaginary number W1 [I] of the first rotation factor W1 is mapped to the fourth multiplier input Min4.
  • X3 [R], X3 [I], X2 [R], W1 [R], X2 [I], W1 [I], X2 [R], W1 [I], X2 [I], W1 [R] , X1 [R] and X1 [I] are mapped to the first to twentieth multiplier inputs Min1 to Min20, respectively. Since the subsequent operation is the same as before, it is omitted for convenience of description.
  • the complexity of the mapper can be reduced by changing the storage location between the data in the same row and making the change rule constant in the changed rows.
  • the address change contents of the position change between the data in the same row of the mapping information may be integrated into a read or write address memory (butterfly lookup table 610 and rotation factor lookup table 620). The performance and content of this process is determined and obtained by pre-simulation.
  • the write mapper 150 maps the first multiplier output Mout1 to the real value Y1 [R] of the first butterfly output Y1 and the second multiplier. Map output Mout2 to real value Y2 [R] of second butterfly output Y2, and third multiplier output Mout3 to imaginary value Y1 [I of first butterfly output Y1. ), And the fourth multiplier output Mout4 is mapped to the imaginary value Y2 [I] of the second butterfly output Y2.
  • the fifth to eighth multiplier outputs Mout5 to Mout8 are mapped to Y3 [R], Y4 [R], Y3 [I], and Y4 [I], respectively.
  • the first to eighth multiplier outputs Mout1 to Mout8 are set to Y3 [R], Y4 [R], Y3 [I], Y4 [I], Y1 [R], Y2 [R], Y1. Map to [I] and Y2 [I], respectively. Since the subsequent operation is the same as before, it is omitted for convenience of description.

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Abstract

일실시예에 의한 다기능 연산 장치는 복수의 MAC(multiply-accumulate) 회로들을 구비한 MAC부; 읽기 주소 그룹을 생성하고, 생성된 상기 읽기 주소 그룹을 메모리로 전달하되, 상기 읽기 주소 그룹은 복수의 읽기 주소들을 구비하는 주소 생성부; 및 복수의 읽기 데이터 그룹들을 저장하는 복수의 뱅크들을 구비하며, 복수의 읽기 데이터 그룹들 중에서 상기 읽기 주소 그룹에 대응하는 읽기 데이터 그룹을 상기 MAC부로 전달하되, 상기 읽기 데이터 그룹은 복수의 읽기 데이터들을 구비하는 상기 메모리를 포함한다.

Description

다기능 연산 장치 및 고속 푸리에 변환 연산 장치
이하 설명하는 기술은 다기능 연산 장치 및 FTT(고속 푸리에 변환) 연산 장치에 관한 것이다.
MAC(multiply-accumulate) 회로는 곱셈기와 곱셈기의 출력에 연결된 누적기를 구비한다. MAC 회로는 유한 임펄스 응답 필터(FIR filter), 무한 임펄스 응답 필터(IIR filter), 고속 푸리에 변환(FFT) 및 역 푸리에 변환(IFFT) 등 다양한 용도에 사용되고 있다. MAC 회로는 초기에는 DSP(digital signal processor)에 많이 적용되었으나, 현재에는 GPP(general purpose processor)에도 흔히 적용되고 있다.
복수의 MAC을 병렬로 사용하는 다중 MAC의 종래기술로서 한국등록특허 제10-0835173호(발명의 명칭: 곱셈 누적 연산을 위한 디지털 신호처리 장치 및 방법)에 개시된 기술이 있다. 종래기술에 의하면, 제어부가 매 클록 사이클마다 인스트럭션(instruction)을 프로그램 메모리로부터 호출하여 데이터 어드레스 생성부에 전달하여야 한다. 이는 제어부에 많은 부하를 주고 전체 시스템의 효율을 저하시킨다.
따라서, 본 개시는 종래기술의 문제점을 해결하기 위한 것으로서, 제어부가 매 클록 사이클마다 인스트럭션을 프로그램 메모리로부터 호출할 필요가 없는 다기능 연산 장치 및 FTT 연산 장치를 제공하는 것이다.
또한, 본 개시는 복수의 MAC 회로들을 동시에 사용하면서도, 사용되는 메모리의 용량을 최소화할 수 있는 다기능 연산 장치 및 FTT 연산 장치를 제공하는 것이다.
일실시예에 의한 다기능 연산 장치는 복수의 MAC(multiply-accumulate) 회로들을 구비한 MAC부; 읽기 주소 그룹을 생성하고, 생성된 상기 읽기 주소 그룹을 메모리로 전달하되, 상기 읽기 주소 그룹은 복수의 읽기 주소들을 구비하는 주소 생성부; 및 복수의 읽기 데이터 그룹들을 저장하는 복수의 뱅크들을 구비하며, 복수의 읽기 데이터 그룹들 중에서 상기 읽기 주소 그룹에 대응하는 읽기 데이터 그룹을 상기 MAC부로 전달하되, 상기 읽기 데이터 그룹은 복수의 읽기 데이터들을 구비하는 상기 메모리를 포함한다.
일실시예에 의한 FFT 연산 장치는 복수의 곱셈 회로들을 구비한 곱셈부; 읽기 주소 그룹을 생성하고, 생성된 상기 읽기 주소 그룹을 메모리로 전달하되, 상기 읽기 주소 그룹은 복수의 읽기 주소들을 구비하는 주소 생성부; 및 복수의 읽기 데이터 그룹들을 저장하는 복수의 뱅크들을 구비하며, 복수의 읽기 데이터 그룹들 중에서 상기 읽기 주소 그룹에 대응하는 읽기 데이터 그룹을 상기 곱셈부로 전달하되, 상기 읽기 데이터 그룹은 복수의 읽기 데이터들을 구비하는 상기 메모리를 포함한다.
본 개시에 의한 다기능 연산 장치 및 FFT 연산 장치는 주소 발생부가 룩업 테이블(lookup table) 또는 스테이트 머신(state machine)을 구비하여 제어부의 개입 없이 주소를 생성함으로써 제어부의 부하를 줄일 수 있다는 장점이 있다.
또한, 다기능 연산 장치 및 FFT 연산 장치는 복수의 뱅크들 간에 충돌이 발생하지 아니하도록 미리 정해진 순서로 데이터를 저장함으로써, 요구되는 메모리의 용량을 줄일 수 있다는 장점이 있다.
도 1은 실시예에 의한 다기능 연산 장치를 나타내는 도면이다.
도 2 내지 10은 도 1에 도시된 다기능 연산 장치가 8개의 MAC을 구비하며, 16-포인트 FFT(16-point fast Fourier transform) 연산을 수행하는 경우의 동작을 설명하기 위한 도면이다.
도 11 내지 14는 다기능 연산 장치가 8개의 MAC 회로들을 구비하며, FIR 연산을 수행하는 경우의 동작을 설명하기 위한 도면이다.
도 15는 실시예에 의한 FFT 연산 장치를 나타내는 도면이다
도 16 내지 24는 도 15에 도시된 FFT 연산 장치가 8개의 곱셈 회로들을 구비하며, 16-포인트 FFT(16-point fast Fourier transform) 연산을 수행하는 경우의 동작을 설명하기 위한 도면이다.
이하 설명하는 기술은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 이하 설명하는 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 이하 설명하는 기술의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 단지 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 이하 설명하는 기술의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서에서 사용되는 용어에서 단수의 표현은 문맥상 명백하게 다르게 해석되지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함한다" 등의 용어는 설시된 특징, 개수, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 의미하는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 단계 동작 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다.
도면에 대한 상세한 설명을 하기에 앞서, 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.
또, 방법 또는 동작 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 실시예에 의한 다기능 연산 장치를 나타내는 도면이다. 도 1을 참조하면, 다기능 연산 장치는 MAC부(110), 주소 생성부(120, address generator), 메모리(130), 읽기 매퍼(140, write mapper), 쓰기 매퍼(150, read mapper) 및 제어부(160)를 구비한다.
MAC부(110)는 복수의 MAC 회로들(111) 및 산술부(116, arithmetic unit)를 구비한다. 복수의 MAC 회로들(111) 각각은 곱셈기(112) 및 누적기(115)를 구비한다. 누적기(115)는 곱셈기(112)의 출력을 누적한다. 이를 위하여 누적기(115)는 합산기(113) 및 레지스터(114)를 구비한다. MAC 회로(111)에서 누적기(115)가 생략되거나 레지스터(114)가 생략될 수 있다. MAC 회로(111)에서 레지스터(114)가 생략된 회로는 엄밀하게는 곱셈-덧셈 회로에 해당하나, 본 발명에서는 MAC 회로(111)의 범주 안에 이러한 곱셈-덧셈 회로가 포함되는 것으로 본다. 또한, MAC 회로(111)에서 누적기(115)가 생략된 회로는 엄밀하게는 곱셈 회로에 해당하나, 본 발명에서는 MAC 회로(111)의 범주 안에 이러한 곱셈 회로가 포함되는 것으로 본다. 즉, 본 발명의 MAC 회로(111)는 본연의 곱셈-누적 회로뿐만 아니라 곱셈-덧셈 회로 및 곱셈 회로를 포함하는 넓은 의미의 MAC 회로이다. 산술부(116)는 복수의 MAC 회로들(111)로부터 출력되는 복수의 출력들에 대하여 합, 차, 누적 및 쉬프트 중 적어도 하나의 연산을 수행한다. 산술부(116)는 적어도 하나의 연산의 결과로 얻어지는 하나 이상의 MAC 출력들(Mout1~MoutC, 여기에서 C는 정수)을 출력한다. 산술부(116)은 최종 연산 결과를 알리는 플래그(FL)를 추가적으로 출력할 수 있다. 산술부(116)에서 수행되는 연산은 다기능 연산 장치가 수행하고자 하는 연산(예: FFT, FIR 등)에 따라 변경된다. 따라서, 산술부(116)는 제어부(160)으로부터 전달되는 산술 제어 신호(ACS)에 따라 수행되는 연산이 변경된다.
주소 생성부(120)는 읽기 주소 그룹(RAG)을 생성하여, 메모리(130)로 전달한다. 읽기 주소 그룹(RAG)은 복수의 읽기 주소들을 구비한다. 주소 생성부(120)는 쓰기 주소 그룹(WAG)을 생성하여, 메모리(130)로 전달한다. 쓰기 주소 그룹(WAG)은 복수의 쓰기 주소들을 구비한다. 주소 생성부는 읽기 매핑 값(RMV) 및 쓰기 매핑 값(WMV)을 생성하여, 읽기 매퍼(140) 및 쓰기 매퍼(150)에 각각 전달한다.
주소 생성부(120)는 일례로 카운터(122) 및 룩업 테이블(124)를 구비한다. 카운터(122)는 클록 신호(CK)에 따라 변경되는 값을 출력한다. 일례로 카운터(122)는 클록 신호(CK)에 따라 증가하는 정수 값을 출력한다. 룩업 테이블(124)는 복수의 읽기 주소 그룹들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 읽기 주소 그룹(RAG)을 출력한다. 이를 위하여 룩업 테이블(124)은 복수의 읽기 주소 그룹들을 저장한다. 또한, 룩업 테이블(124)는 복수의 쓰기 주소 그룹들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 쓰기 주소 그룹(WAG)을 출력한다. 이를 위하여 룩업 테이블(124)은 복수의 쓰기 주소 그룹들을 저장한다. 쓰기 주소 그룹(WAG)을 룩업 테이블(124)로부터 출력하는 대신에, 읽기 주소 그룹(RAG)을 지연함으로써 쓰기 주소 그룹(WAG)를 얻을 수도 있다. 룩업 테이블(124)은 복수의 읽기 매핑 값들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 읽기 매핑 값(RMV)을 출력한다. 이를 위하여 룩업 테이블(124)는 복수의 읽기 매핑 값들을 저장한다. 룩업 테이블(124)은 복수의 쓰기 매핑 값들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 쓰기 매핑 값(WMV)을 출력한다. 이를 위하여 룩업 테이블(124)는 복수의 쓰기 매핑 값들을 저장한다.
도면과 달리, 주소 생성부(120)는 스테이트 머신(state machine, 미도시)을 구비할 수 있다. 스테이트 머신은 클록 신호에 따라 읽기 주소 그룹(RAG), 쓰기 주소 그룹(WAG), 읽기 매핑 값(RMV) 및 쓰기 매핑 값(WMV)를 생성한다. 주소 생성부(120)가 스테이트 머신을 구비하는 경우에, 룩업 테이블(124) 또는 카운터(122)는 생략될 수 있다.
메모리(130)는 복수의 뱅크들(132)을 구비한다. 따라서, 메모리(130)는 동시에 여러 데이터들을 읽거나 쓸 수 있다. 일례로 메모리(130)가 4개의 뱅크들(132)을 구비하는 경우에, 메모리(130)는 동시에 4개의 데이터들을 읽거나 쓸 수 있다. 물론 이 경우, 4개의 데이터들을 서로 다른 뱅크들(132)에 위치하여야 한다. 메모리(130)는 일례로 듀얼-포트 메모리일 수 있다. 이 경우, 메모리(130)는 쓰기 동작과 읽기 동작을 동시에 수행할 수 있다. 일례로 메모리(130)가 4개의 뱅크들(132)을 구비하는 경우에, 메모리(130)는 동시에 4개의 데이터들을 읽고, 4개의 데이터들을 쓸 수 있다. 물론 이 경우, 읽는 4개의 데이터들은 서로 다른 뱅크들(112)에 위치하고, 쓰는 4개의 데이터들도 서로 다른 뱅크들(132)에 위치하여야 한다.
복수의 뱅크들(132)은 복수의 읽기 데이터 그룹들을 저장한다. 메모리(130)는 복수의 읽기 데이터 그룹들 중에서 읽기 주소 그룹(RAG)에 대응하는 읽기 데이터 그룹(RDG)을 MAC부(110)로 전달한다. 읽기 데이터 그룹(RDG)은 복수의 읽기 데이터들을 구비한다. 복수의 읽기 데이터들 각각은 복소수, 실수 또는 정수일 수 있다. 복수의 읽기 데이터들은 서로 다른 뱅크들(132)로부터 출력된다. 메모리(130)가 제1 내지 제4 뱅크들을 구비하는 경우에, 복수의 읽기 데이터들 중에서 제1 내지 제4 읽기 데이터들이 제1 내지 제4 뱅크들로부터 각각 출력될 수 있다. 복수의 읽기 데이터들은 동일한 로우에 위치할 수 있다. 일례로, 제1 내지 제4 읽기 데이터들은 각각 제1 내지 제4 뱅크들의 첫째 데이터들일 수 있다. 복수의 읽기 데이터들은 서로 다른 로우에 위치할 수 있다. 일례로, 제1 및 제3 읽기 데이터들은 각각 제1 및 제3 뱅크들의 다섯째 데이터들이고, 제2 및 제4 읽기 데이터들은 각각 제2 및 제4 뱅크들의 여섯째 데이터들일 수 있다.
복수의 뱅크들(132)은 하나 이상의 쓰기 데이터 그룹들을 저장한다. 메모리(130)는 쓰기 데이터 그룹(WDG)을 쓰기 주소 그룹(WAG)에 대응하는 위치에 저장한다. 쓰기 데이터 그룹(WDG)은 하나 이상의 쓰기 데이터들을 구비한다. 하나 이상의 쓰기 데이터들 각각은 복소수, 실수 또는 정수일 수 있다. 하나 이상의 쓰기 데이터들은 서로 다른 뱅크들(132)에 저장된다. 메모리(130)가 제1 내지 제4 뱅크들을 구비하는 경우에, 하나 이상의 쓰기 데이터들 중에서 제1 내지 제4 쓰기 데이터들이 제1 내지 제4 뱅크들에 각각 저장될 수 있다. 하나 이상의 쓰기 데이터들은 동일한 로우에 저장될 수 있다. 일례로, 제1 내지 제4 쓰기 데이터들은 각각 제1 내지 제4 뱅크들의 첫째 위치에 저장될 수 있다. 복수의 쓰기 데이터들은 서로 다른 로우에 저장될 수 있다. 일례로, 제1 및 제3 쓰기 데이터들은 각각 제1 및 제3 뱅크들의 다섯째 위치에 저장되고, 제2 및 제4 쓰기 데이터들은 각각 제2 및 제4 뱅크들의 여섯째 위치에 저장될 수 있다.
읽기 매퍼(140)는 읽기 매핑 값(RMV)에 따라 복수의 읽기 데이터들을 복수의 MAC 입력들(Min1~MinB, 여기에서 B는 정수)로 매핑한다. 쓰기 매퍼(150)는 쓰기 매핑 값(WMV)에 따라 하나 이상의 MAC 출력들(Mout1~MoutC)을 하나 이상의 쓰기 데이터들로 매핑한다.
제어부(160)는 메모리(130)에 초기 읽기 데이터 그룹들을 저장하고, 룩업 테이블(124)에 복수의 읽기 주소 그룹들을 저장한 후에, 주소 생성부(120)를 구동한다. 제어부(160)는 복수의 MAC 회로들(111)이 동시에 동작함에도 불구하고, 복수의 읽기 데이터들이 복수의 뱅크들(132) 중에서 서로 다른 뱅크들로부터 출력되도록 초기 읽기 데이터 그룹들을 상기 메모리에 저장한다. 또한 제어부(160)는 다기능 연산 장치가 수행하고자 하는 연산에 대응하는 산술 제어 신호(ACS)를 산술부(116)으로 전달한다. 이와 같이 제어부(160)는 주로 다기능 연산 장치의 동작 초기에 관여하고, 다기능 연산 장치가 연산(예: FFT, FIR 등)을 수행하는 동안에는 전혀 관여하지 않거나, 매우 가끔 관여한다. 즉, 연산을 수행하는 동안에는 주로 주소 생성부(120)의 동작에 의하여 연산이 수행된다. 따라서, 제어부(160)의 부담이 줄어든다. 제어부(160)는 일례로 CPU일 수 있다.
도 1에 도시된 다기능 연산 장치는 FFT 연산을 수행할 수 있다. 도 2 내지 10은 도 1에 도시된 다기능 연산 장치가 8개의 MAC을 구비하며, 16-포인트 FFT(16-point fast Fourier transform) 연산을 수행하는 경우의 동작을 설명하기 위한 도면이다. 도 2는 16-포인트 FFT의 연산 일례로 "radix2, decimation in time" 연산을 나타내는 도면이다. 16-포인트 FFT 연산은 4개의 스테이지(stage)를 가지고, 각 스테이지에서 8개의 버터플라이 연산들이 수행된다. 16-포인트 FFT는 16개의 입력(X(1)~X(16)) 및 16개의 출력(Y(1)~Y(16))을 가진다. 도 3은 버터플라이 연산을 간략히 설명하기 위한 도면이다. 도 3에서 버터플라이는 제1 및 제2 버터플라이 입력(x1, x2) 및 회전 인자(twiddle factor, w)를 입력받고, 제1 및 제2 버터플라이 출력(y1, y2)를 출력한다.
도 4는 MAC부의 동작을 설명하기 위한 도면이다. 도 4를 참조하면, MAC부(110)는 제1 버터플라이 회로(410) 및 제2 버터플라이 회로(470)를 구비한다. 제1 버터플라이 회로(410)는 제1 내지 제4 MAC 회로들(420, 430, 440, 450) 및 제1 산술부(460)를 구비한다. 제1 내지 제4 MAC 회로들(420, 430, 440, 450) 중 각 MAC 회로는 곱셈기(112) 및 누적기(115)를 포함한다. FFT 모드인 경우에, 각 MAC 회로는 곱셈만을 수행하면 되므로, 누적기(115)는 동작하지 아니한다. 따라서, 누적기(115)에 포함된 레지스터(114)는 리셋(reset) 상태로 동작하며 0을 출력한다. 제1 MAC 회로(420)는 제1 및 제2 MAC 입력들(Min1, Min2)를 곱한 값을 출력한다. 제2 MAC 회로(430)는 제3 및 제4 MAC 입력들(Min3, Min4)를 곱한 값을 출력한다. 제3 MAC 회로(440)는 제5 및 제6 MAC 입력들(Min5, Min6)를 곱한 값을 출력한다. 제4 MAC 회로(450)는 제7 및 제8 MAC 입력들(Min7, Min8)를 곱한 값을 출력한다.
제1 산술부(460)는 제1 내지 제4 출력들(Mout1~Mout4)을 출력한다. 제1 출력(Mout1)은 제9 입력(Min9)에 제1 MAC 회로(420)의 출력을 더하고 제2 MAC 회로(430)의 출력을 뺀 값에 해당한다. 제2 출력(Mout2)은 제9 입력(Min9)에 제1 MAC 회로(420)의 출력을 빼고 제2 MAC 회로(430)의 출력을 더한 값에 해당한다. 제3 출력(Mout3)은 제10 입력(Min10)에 제3 MAC 회로(440)의 출력을 더하고 제4 MAC 회로(450)의 출력을 더한 값에 해당한다. 제4 출력(Mout4)은 제10 입력(Min10)에 제3 MAC 회로(440)의 출력을 빼고 제4 MAC 회로(450)의 출력을 뺀 값에 해당한다. 이와 같은 연산을 수행하기 위하여 제1 산술부(460)는 제1 내지 제6 합산부(461~466)를 포함한다. 제1 합산부(461)는 제1 MAC 회로(420)의 출력에서 제2 MAC 회로(430)의 출력을 뺀다. 제2 합산부(462)는 제3 MAC 회로(440)의 출력에 제4 MAC 회로(450)의 출력을 더한다. 제3 합산부(463)는 제9 MAC 입력(Min9)에 제1 합산부(461)의 출력을 더한다. 제4 합산부(464)는 제9 MAC 입력(Min9)에 제1 합산부(461)의 출력을 뺀다. 제5 합산부(465)는 제10 MAC 입력(Min10)에 제2 합산부(462)의 출력을 더한다. 제6 합산부(466)는 제10 MAC 입력(Min10)에 제2 합산부(462)의 출력을 뺀다.
제2 버터플라이 회로(470)는 제11 내지 제20 MAC 입력들(Min11~Min20)을 입력받으며, 제5 내지 제8 MAC 출력들(Mout5~Mout8)을 출력한다. 제2 버터플라이 회로(470)의 구성은 제1 버터플라이 회로(420)와 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 4의 버터플라이 회로(410)가 버터플라이 연산을 수행하기 위해서는 제1 버터플라이 입력(x1)의 실수(x1[R]) 및 허수(x1[I])를 제9 및 제10 MAC 입력들(Min9, Min10)에 각각 입력한다. 제2 버터플라이 입력(x2)의 실수(x2[R])를 제1 및 제5 MAC 입력들(Min1, Min5)에 입력한다. 제2 버터플라이 입력(x2)의 허수(x2[I])를 제3 및 제7 MAC 입력들(Min3, Min7)에 입력한다. 회전 인자(w)의 실수(w[R])를 제2 및 제8 MAC 입력들(Min2, Min8)에 입력한다. 회전 인자(w)의 허수(w[I])를 제4 및 제6 MAC 입력들(Min4, Min6)에 입력한다. 이와 같이 입력하면, 제1 MAC 출력(Mout1)이 제1 버터플라이 출력(y1)의 실수에 해당한다. 제2 MAC 출력(Mout2)이 제2 버터플라이 출력(y2)의 실수에 해당한다. 제3 MAC 출력(Mout3)이 제1 버터플라이 출력(y1)의 허수에 해당한다. 제4 MAC 출력(Mout4)이 제2 버터플라이 출력(y2)의 허수에 해당한다.
도 5를 참조하면, 메모리(130)는 제1 내지 제6 뱅크들(510~560)을 구비한다. 제1 내지 제4 뱅크들(510~540)은 일례로 듀얼-포트 메모리로서, 4개의 출력과 4개의 입력을 동시에 수행할 수 있다. 제5 및 제6 뱅크들(550~560)은 일례로 싱글-포트 메모리로서, 2개의 출력을 동시에 수행할 수 있다.
제1 내지 제4 뱅크들(510~540)은 제1 내지 제4 버터플라이 입력 주소들(XA1~XA4)에 각각 대응하는 제1 내지 제4 버터플라이 입력들(X1~X4)을 출력한다. 제1 내지 제4 뱅크들(510~540)은 제1 내지 제4 버터플라이 출력 주소들(YA1~YA4)에 각각 대응하는 제1 내지 제4 버터플라이 출력들(Y1~Y4)을 입력받는다. 제5 및 6 뱅크들(550, 560)은 제1 및 제2 회전 인자 주소들(WA1, WA2)에 각각 대응하는 제1 및 제2 회전 인자들(W1, W2)을 출력한다.
제1 내지 제4 버터플라이 입력 주소들(XA1~XA4) 및 제1 및 제2 회전 인자 주소들(WA1, WA2)은 도 1의 읽기 주소 그룹(RAG)에 대응한다. 즉, 읽기 주소 그룹(RAG)은 복수의 읽기 주소들로서 제1 내지 제4 버터플라이 입력 주소들(XA1~XA4) 및 제1 및 제2 회전 인자 주소들(WA1, WA2)을 포함한다. 제1 내지 제4 버터플라이 출력 주소들(YA1~YA4)이 도 1의 쓰기 주소 그룹(WAG)에 대응한다. 즉, 쓰기 주소 그룹(WAG)은 복수의 쓰기 주소들로서 제1 내지 제4 버터플라이 출력 주소들(YA1~YA4)을 포함한다. 제1 내지 제4 버터플라이 입력들(X1~X4) 및 제1 및 제2 회전 인자들(W1, W2)이 도 1의 읽기 데이터 그룹(RDG)에 대응한다. 즉, 읽기 데이터 그룹(RDG)은 복수의 읽기 데이터들로서 제1 내지 제4 버터플라이 입력들(X1~X4) 및 제1 및 제2 회전 인자들(W1, W2)을 포함한다. 제1 내지 제4 버터플라이 출력들(Y1~Y4)이 도 1의 쓰기 데이터 그룹(WDG)에 대응한다. 즉, 쓰기 데이터 그룹(WDG)은 복수의 쓰기 데이터들로서 제1 내지 제4 버터플라이 출력들(Y1~Y4)을 포함한다.
메모리(130)는 FFT 연산 중에 복수의 뱅크들(510~560) 간 충돌이 발생하지 않도록 소정의 순서에 따라 초기 읽기 데이터 그룹들(X(1)~X(16), W(1)~W(8))을 저장한다. 초기 읽기 데이터 그룹들(X(1)~X(16), W(1)~W(8))은 FFT 연산 전에 메모리(130)에 저장된 값으로서, 일례로 제어부(160)에 의하여 저장된다. 도면에서 1/X(1)은 1번지에 X(1)이 저장됨을 의미하고, 5/W(1)은 5번지에 W(1)이 저장되었음을 의미한다.
16 포인트 FFT 입력들(X(1)~X(16))은 일반적으로 순차적으로(X(1), X(2), X(3), X(4), X(5), X(6), X(7), X(8), X(9), X(10), X(11), X(12), X(13), X(14), X(15), X(16)) 저장되어 있으나, 본 실시예에서는 소정의 순서(X(1), X(2), X(3), X(4), X(7), X(8), X(5), X(6), X(11), X(12), X(9), X(10), X(13), X(14), X(15), X(16))에 따라 저장된다. 일례로 소정의 순서는 순차적이지 않으나, 로우(row) 단위로는 순차적이다. 즉, X(1) 내지 X(4)는 첫 로우에 위치하고, X(5) 내지 X(8)는 둘째 로우에 위치하고, X(9) 내지 X(12)는 셋째 로우에 위치하고, X(13) 내지 X(16)는 넷째 로우에 위치한다. 소정의 순서는 FFT 연산 중에 뱅크들(510~540) 간에 충돌이 발생하지 않도록 사전에 시뮬레이션을 통하여 얻어진다. 여기에서 뱅크들(510~540) 간에 충돌이 일어난다는 것은 제1 내지 제4 버터플라이 입력들(X1~X4) 중 2개 이상의 버터플라이 입력들이 동시에 하나의 뱅크에서 읽어짐을 의미한다. 1개의 뱅크는 동시에 1개의 버터플라이 입력만을 출력할 수 있으므로, 2개 이상의 버터플라이 입력들이 1개의 뱅크에서 읽어져야 하는 상황이 발생하면 정상 동작이 불가능해진다. 시뮬레이션은 프로그램 컴파일 과정에 수행될 수 있다. 예로서, 컴파일러가 뱅크들 간 충돌 여부를 체크해서 충돌이 발생하면 초기 FFT 입력들(X(1)~X(16)) 중에서 일부 입력들의 위치를 바꾸는 과정을 반복함으로써 소정의 순서를 정할 수 있다.
8개의 회전 인자들(W(1)~W(8))은 일반적으로 순차적으로(W(1), W(2), W(3), W(4), W(5), W(6), W(7), W(8)) 저장되어 있으나, 본 실시예에서는 소정의 순서(W(1), W(2), W(4), W(3), W(6), W(5), W(7), W(8))에 따라 저장된다. 일례로 소정의 순서는 순차적이지 않으나, 로우(row) 단위로는 순차적이다. 즉, W(1) 및 W(2)는 첫 로우에 위치하고, W(3) 및 W(4)는 둘째 로우에 위치하고, W(5) 및 W(6)는 셋째 로우에 위치하고, W(7) 및 W(8)는 넷째 로우에 위치한다. 소정의 순서는 FFT 연산 중에 뱅크들(550~560) 간에 충돌이 발생하지 않도록 사전에 시뮬레이션을 통하여 얻어진다.
도 6을 참조하면, 주소 생성기(120)의 룩업 테이블(124)는 버터플라이 룩업 테이블(610), 회전 인자 룩업 테이블(620), 읽기 매핑 값 룩업 테이블(630), 쓰기 매핑 값 룩업 테이블(640) 및 레지스터(650)를 포함한다. 일례로, 제어부(160)가 버터플라이 룩업 테이블(610), 회전 인자 룩업 테이블(620), 읽기 매핑 값 룩업 테이블(630), 쓰기 매핑 값 룩업 테이블(640)에 요구되는 값들을 입력한 후에, 카운터(122)를 구동한다.
버터플라이 룩업 테이블(610)은 카운터(122)의 출력 값에 대응하는 복수의 버터플라이 입력 주소들(XA1~XA4)를 출력한다. 레지스터(650)는 복수의 버터플라이 입력 주소들(XA1~XA4)을 하나 이상의 클럭 사이클만큼 지연시킨 복수의 버터플라이 출력 주소들(YA1~YA4)를 출력한다. 레지스터(650)에 의한 지연은 복수의 버터플라이 입력들(X1~X4)이 메모리(130)로부터 출력된 후에, 복수의 버터플라이 출력들(Y1~Y4)로서 메모리(130)에 입력될 때까지 소요되는 지연에 대응한다. 도 1에 명시적으로 표시되어 있지는 아니하나, 복수의 버터플라이 입력들(X1~X4)이 메모리(130)로부터 출력된 후에, 복수의 버터플라이 출력들(Y1~Y4)로서 메모리(130)에 입력될 때까지 하나 이상의 클럭 사이클이 소요될 수 있다. 복수의 버터플라이 출력 주소들(YA1~YA4)로서 복수의 버터플라이 입력 주소들(XA1~XA4)을 지연시킨 값을 사용함으로써, 복수의 버터플라이 출력들(Y1~Y4)이 메모리(130) 내에서 복수의 버터플라이 입력들(X1~X4)이 있던 위치에 각각 저장된다.
회전 인자 룩업 테이블(620)은 카운터(122)의 출력 값에 대응하는 하나 이상의 회전 인자 주소들(WA1, WA2)을 출력한다. 읽기 매핑 값 룩업 테이블(630)은 카운터의 출력 값에 대응하는 읽기 매핑 값(RMV)을 출력한다. 쓰기 매핑 값 룩업 테이블(640)은 카운터의 출력 값에 대응하는 쓰기 매핑 값(WMV)을 출력한다.
도 7은 버터플라이 룩업 테이블(610)에 저장된 값들을 나타내는 도면이다. 도 7을 참조하면, 제1 사이클에 버터플라이 룩업 테이블(610)은 복수의 버터플라이 입력 주소들(XA1~XA4)로서 1, 2, 3, 4를 출력한다. 따라서 메모리(130)는 1, 2, 3, 4번지에 위치한 X(1), X(2), X(3), X(4)를 복수의 버터플라이 입력들(X1~X4)로서 출력한다. 복수의 버터플라이 입력 주소들(XA1~XA4)는 복수의 버터플라이 출력 주소들(YA1~YA4)로도 사용되므로, 복수의 버터플라이 출력들(Y1~Y4)이 메모리의 동일 위치 즉 1, 2, 3, 4번지에 저장된다. 제2 사이클에 버터플라이 룩업 테이블(610)은 복수의 버터플라이 입력 주소들(XA1~XA4)로서 7, 8, 9, 10을 출력한다. 따라서 메모리(130)는 7, 8, 9, 10번지에 위치한 X(7), X(8), X(5), X(6)을 복수의 버터플라이 입력들(X1~X4)로서 출력한다. 복수의 버터플라이 입력 주소들(XA1~XA4)는 복수의 버터플라이 출력 주소들(YA1~YA4)로도 사용되므로, 복수의 버터플라이 출력들(Y1~Y4)이 메모리의 동일 위치 즉 7, 8, 9, 10번지에 저장된다. 같은 방식으로 제3 사이클에 버터플라이 룩업 테이블(610)은 13, 14, 15, 16을 출력하고, 메모리(130)는 X(11), X(12), X(9), X(10)을 출력한다. 제4 사이클에 버터플라이 룩업 테이블(610)은 19, 20, 21, 22를 출력하고, 메모리(130)는 X(13), X(14), X(15), X(16)을 출력한다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
도 8은 회전 인자 룩업 테이블(620)에 저장된 값들을 나타내는 도면이다. 도 8을 참조하면, 제1 내지 제4 사이클에 회전 인자 룩업 테이블(620)은 하나 이상의 버터플라이 입력 주소들(WA1, WA2)로서 5, NA를 출력한다. 여기서 NA는 출력 값이 없음을 의미한다. 메모리(130)는 5번지에 위치한 W(1)를 하나 이상의 회전 인자들(W1)로서 출력한다. 제5 사이클에 회전 인자 룩업 테이블(620)은 하나 이상의 버터플라이 입력 주소들(WA1, WA2)로서 5, 18을 출력한다. 메모리(130)는 5, 18번지에 위치한 W(1), W(5)를 하나 이상의 회전 인자들(W1, W2)로서 출력한다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
도 9는 읽기 매퍼(140)의 동작을 설명하기 위한 도면이다. 도 9를 참조하면, 제1 사이클에, 읽기 매퍼(140)는 제2 버터플라이 입력(X2)의 실수(X2[R])를 제1 MAC 입력(Min1)에 매핑시키고, 제1 회전 인자(W1)의 실수(W1[R])를 제2 MAC 입력(Min2)에 매핑시키고, 제2 버터플라이 입력(X2)의 허수(X2[I])를 제3 MAC 입력(Min3)에 매핑시키고, 제1 회전 인자(W1)의 허수(W1[I])를 제4 MAC 입력(Min4)에 매핑시킨다. 같은 방식으로, X2[R], W1[I], X2[I], W1[R], X1[R], X1[I], X4[R], W1[R], X4[I], W1[I], X4[R], W1[I], X4[I], W1[R], X3[R], X3[I]를 제5 내지 제20 MAC 입력(Min5~Min20)에 각각 매핑시킨다. 제2 사이클에, 읽기 매퍼(140)는 X4[R], W1[R], X4[I], W1[I], X4[R], W1[I], X4[I], W1[R], X3[R], X3[I], X2[R], W1[R], X2[I], W1[I], X2[R], W1[I], X2[I], W1[R], X1[R], X1[I]를 제1 내지 제20 MAC 입력(Min1~Min20)에 각각 매핑시킨다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
또한 동일 로우 내에서 데이터들 간의 저장 위치를 변경하고, 그 변경된 로우들에서 변경 규칙을 일정하게 함으로서 매퍼의 복잡도를 낮출 수 있다. 또한 매핑 정보 중 동일 로우 내에서 데이터들 간의 위치 변경에 대한 주소 변경 내용은 읽기 또는 쓰기 주소 메모리(버터플라이 룩업 테이블(610), 회전 인자 룩업 테이블(620))에 통합될 수 있다. 이 과정 수행과 내용은 사전 시뮬레이션에 의해서 결정되고 획득된다.
도 10은 쓰기 매퍼(150)의 동작을 설명하기 위한 도면이다. 도 10을 참조하면, 제1 사이클에 쓰기 매퍼(150)는 제1 MAC 출력(Mout1)을 제1 버터플라이 출력(Y1)의 실수 값(Y1[R])에 매핑시키고, 제2 MAC 출력(Mout2)을 제2 버터플라이 출력(Y2)의 실수 값(Y2[R])에 매핑시키고, 제3 MAC 출력(Mout3)을 제1 버터플라이 출력(Y1)의 허수 값(Y1[I])에 매핑시키고, 제4 MAC 출력(Mout4)을 제2 버터플라이 출력(Y2)의 허수 값(Y2[I])에 매핑시킨다. 또한, 제5 내지 8 MAC 출력들(Mout5~Mout8)을 Y3[R], Y4[R], Y3[I], Y4[I]에 각각 매핑시킨다. 제2 사이클에, 제1 내지 8 MAC 출력들(Mout1~Mout8)을 Y3[R], Y4[R], Y3[I], Y4[I], Y1[R], Y2[R], Y1[I], Y2[I]에 각각 매핑시킨다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
도 1에 도시된 다기능 연산 장치는 FIR 연산을 수행할 수 있다. 도 11 내지 13은 다기능 연산 장치가 8개의 MAC 회로들을 구비하며, FIR 연산을 수행하는 경우의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, MAC부(110)는 8개의 MAC 회로들(111) 및 산술부(116)을 구비한다. 8개의 MAC 회로들(111) 각각은 곱셈기(112) 및 누적기(115)를 구비하여, 2개의 MAC 입력들을 곱하고, 곱해진 값을 누적한다. 산술부(116)는 복수의 덧셈기들을 구비하여, 8개의 MAC 회로들(111)로부터 출력된 값들을 모두 합한다. 홀수째 MAC 입력들(Min1, Min3, ... Min15)가 FIR 필터의 입력이고, 짝수째 MAC 입력들(Min2, Min4, ... Min16)이 FIR 필터의 계수라고 가정하면, MAC부(110)은 동시에 8개의 입력들을 처리할 수 있다. 따라서, 32 탭(tap) FIR 필터일 경우, MAC부(110)가 4 사이클 동작하면 그 결과를 얻을 수 있다. 상술한 바와 같이, 산술부(116)는 제어부(160)으로부터 전달되는 산술 제어 신호(ACS)에 따라 수행되는 연산이 도면과 같이 변경된다. 산술부(116)의 구성이 산술 제어 신호(ACS)에 따라 FFT 연산에 적합하도록 변경되거나, FIR 연산에 적합하도록 변경되는 것은 덧셈기와 스위치 등의 조합을 통하여 간단히 구현할 수 있으므로 이에 대한 구체적인 구성은 설명의 편의상 생략한다.
도 12를 참조하면, 메모리(130)는 제1 내지 16 뱅크들을 구비한다. 제1 내지 8 뱅크들은 FIR 입력들(In(1)~In(32))을 저장하고, 제9 내지 16 뱅크들은 FIR 계수들(C(1)~C(8))을 저장한다. 메모리(130)는 제1 사이클에 In(1) 내지 In(8)과 C(1) 내지 C(8)을 출력한다. 읽기 매퍼(140)에 의하여 In(1) 내지 In(8)은 Min1, Min3, ... Min15에 매핑되고, C(1) 내지 C(8)은 Min2, Min4, ... Min16에 매핑된다. 제2 사이클에 메모리(130)는 In(9) 내지 In(16)과 C(1) 내지 C(8)을 출력한다. 읽기 매퍼(140)에 의하여 In(9) 내지 In(16)은 Min1, Min3, ... Min15에 매핑되고, C(1) 내지 C(8)은 Min2, Min4, ... Min16에 매핑된다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다. 계수들(C(1)~C(8))은 지속적으로 출력되므로, 뱅크들을 대신하여 레지스터를 사용하여 구현될 수 있다. 이 경우, 메모리(130)에 사용되는 뱅크들의 개수가 절감될 수 있다.
도 13은 주소 생성부(120)를 스테이트 머신으로 구현한 예를 나타낸다. 읽기 매핑 값(RMV)과, 제9 내지 제16 뱅크로 전달되는 주소는 상수에 해당하므로, 설명의 편의상 도면에 표시하지 않았으며, 제1 내지 제8 뱅크로 전달되는 주소의 생성만을 도면에 표시하였다. 주소 생성부(120)는 카운터(1301), 곱셈기(1302), 제1 내지 제8 덧셈기(1311, 1312, ... 1318)을 구비한다. 카운터(1301)은 0부터 1씩 증가하는 정수를 출력한다. 곱셈기(1302)는 카운터의 출력에 16을 곱한다. 덧셈기들(1311~1318)는 곱셈기(1302)의 출력에 0 내지 7을 더한다. 덧셈기들(1311~1318)의 출력이 제1 내지 제8 뱅크들로 전달된다.
도 14는 도 11에 표현된 MAC부(110)의 변형 예를 나타내는 도면이다. 도 14를 참조하면, MAC부(110)는 8개의 MAC 회로들(111) 및 산술부(116)를 구비한다. 도 11과 달리 8개의 MAC 회로들(111) 각각은 곱셈기(112)만을 구비한다. 또한, 산술부(116)는 복수의 덧셈기들(117)뿐만 아니라 누적기(115)를 구비한다. 누적기(115)는 덧셈기(113)과 레지스터(114)를 구비한다. 이와 같이, MAC 회로들(111)에 위치한 누적기(115)를 산술부(116)로 옮기는 경우, 누적기(115)의 개수가 줄어들 수 있다는 장점이 있다.
상술한 실시예 및 본 명세서에 첨부된 도면은 전술한 기술에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 전술한 기술의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 전술한 기술의 권리범위에 포함되는 것이 자명하다고 할 것이다. 일례로, 본 실시예에서는 8 MAC을 이용한 FFT 연산이 예시적으로 표현되어 있으나, 당업자라면 이를 충분히 16 MAC 또는 그 이상의 MAC에도 적용할 수 있을 것이다.
도 15는 실시예에 의한 FFT 연산 장치를 나타내는 도면이다. 도 15를 참조하면, FFT 연산 장치는 곱셈부(110, multiplication unit), 주소 생성부(120, address generator), 메모리(130), 읽기 매퍼(140, write mapper), 쓰기 매퍼(150, read mapper) 및 제어부(160)를 구비한다.
곱셈부(110)는 복수의 곱셈 회로들(111) 및 산술부(116, arithmetic unit)를 구비한다. 산술부(116)는 복수의 곱셈 회로들(111)로부터 출력되는 복수의 출력들에 대하여 합 및 차 중 적어도 하나의 연산을 수행한다. 산술부(116)는 적어도 하나의 연산의 결과로 얻어지는 복수의 곱셈부 출력들(Mout1~MoutC, 여기에서 C는 정수)을 출력한다.
주소 생성부(120)는 읽기 주소 그룹(RAG)을 생성하여, 메모리(130)로 전달한다. 읽기 주소 그룹(RAG)은 복수의 읽기 주소들을 구비한다. 주소 생성부(120)는 쓰기 주소 그룹(WAG)을 생성하여, 메모리(130)로 전달한다. 쓰기 주소 그룹(WAG)은 복수의 쓰기 주소들을 구비한다. 주소 생성부는 읽기 매핑 값(RMV) 및 쓰기 매핑 값(WMV)을 생성하여, 읽기 매퍼(140) 및 쓰기 매퍼(150)에 각각 전달한다.
주소 생성부(120)는 일례로 카운터(122) 및 룩업 테이블(124)를 구비한다. 카운터(122)는 클록 신호(CK)에 따라 변경되는 값을 출력한다. 일례로 카운터(122)는 클록 신호(CK)에 따라 증가하는 정수 값을 출력한다. 룩업 테이블(124)는 복수의 읽기 주소 그룹들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 읽기 주소 그룹(RAG)을 출력한다. 이를 위하여 룩업 테이블(124)은 복수의 읽기 주소 그룹들을 저장한다. 또한, 룩업 테이블(124)는 복수의 쓰기 주소 그룹들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 쓰기 주소 그룹(WAG)을 출력한다. 이를 위하여 룩업 테이블(124)은 복수의 쓰기 주소 그룹들을 저장한다. 쓰기 주소 그룹(WAG)을 룩업 테이블(124)로부터 출력하는 대신에, 읽기 주소 그룹(RAG)을 지연함으로써 쓰기 주소 그룹(WAG)를 얻을 수도 있다. 룩업 테이블(124)은 복수의 읽기 매핑 값들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 읽기 매핑 값(RMV)을 출력한다. 이를 위하여 룩업 테이블(124)는 복수의 읽기 매핑 값들을 저장한다. 룩업 테이블(124)은 복수의 쓰기 매핑 값들 중에서 카운터(122)에서 출력되는 값에 따라 선택된 쓰기 매핑 값(WMV)을 출력한다. 이를 위하여 룩업 테이블(124)는 복수의 쓰기 매핑 값들을 저장한다.
도면과 달리, 주소 생성부(120)는 스테이트 머신(state machine, 미도시)을 구비할 수 있다. 스테이트 머신은 클록 신호에 따라 읽기 주소 그룹(RAG), 쓰기 주소 그룹(WAG), 읽기 매핑 값(RMV) 및 쓰기 매핑 값(WMV)를 생성한다. 주소 생성부(120)가 스테이트 머신을 구비하는 경우에, 룩업 테이블(124) 또는 카운터(122)는 생략될 수 있다.
메모리(130)는 복수의 뱅크들(132)을 구비한다. 따라서, 메모리(130)는 동시에 여러 데이터들을 읽거나 쓸 수 있다. 일례로 메모리(130)가 4개의 뱅크들(132)을 구비하는 경우에, 메모리(130)는 동시에 4개의 데이터들을 읽거나 쓸 수 있다. 물론 이 경우, 4개의 데이터들을 서로 다른 뱅크들(132)에 위치하여야 한다. 메모리(130)는 일례로 듀얼-포트 메모리일 수 있다. 이 경우, 메모리(130)는 쓰기 동작과 읽기 동작을 동시에 수행할 수 있다. 일례로 메모리(130)가 4개의 뱅크들(132)을 구비하는 경우에, 메모리(130)는 동시에 4개의 데이터들을 읽고, 4개의 데이터들을 쓸 수 있다. 물론 이 경우, 읽는 4개의 데이터들은 서로 다른 뱅크들(112)에 위치하고, 쓰는 4개의 데이터들도 서로 다른 뱅크들(132)에 위치하여야 한다.
복수의 뱅크들(132)은 복수의 읽기 데이터 그룹들을 저장한다. 메모리(130)는 복수의 읽기 데이터 그룹들 중에서 읽기 주소 그룹(RAG)에 대응하는 읽기 데이터 그룹(RDG)을 곱셈부(110)로 전달한다. 읽기 데이터 그룹(RDG)은 복수의 읽기 데이터들을 구비한다. 복수의 읽기 데이터들 각각은 복소수, 실수 또는 정수일 수 있다. 복수의 읽기 데이터들은 서로 다른 뱅크들(132)로부터 출력된다. 메모리(130)가 제1 내지 제4 뱅크들을 구비하는 경우에, 복수의 읽기 데이터들 중에서 제1 내지 제4 읽기 데이터들이 제1 내지 제4 뱅크들로부터 각각 출력될 수 있다. 복수의 읽기 데이터들은 동일한 로우에 위치할 수 있다. 일례로, 제1 내지 제4 읽기 데이터들은 각각 제1 내지 제4 뱅크들의 첫째 데이터들일 수 있다. 복수의 읽기 데이터들은 서로 다른 로우에 위치할 수 있다. 일례로, 제1 및 제3 읽기 데이터들은 각각 제1 및 제3 뱅크들의 다섯째 데이터들이고, 제2 및 제4 읽기 데이터들은 각각 제2 및 제4 뱅크들의 여섯째 데이터들일 수 있다.
복수의 뱅크들(132)은 복수의 쓰기 데이터 그룹들을 저장한다. 메모리(130)는 쓰기 데이터 그룹(WDG)을 쓰기 주소 그룹(WAG)에 대응하는 위치에 저장한다. 쓰기 데이터 그룹(WDG)은 복수의 쓰기 데이터들을 구비한다. 복수의 쓰기 데이터들 각각은 복소수, 실수 또는 정수일 수 있다. 복수의 쓰기 데이터들은 서로 다른 뱅크들(132)에 저장된다. 메모리(130)가 제1 내지 제4 뱅크들을 구비하는 경우에, 복수의 쓰기 데이터들 중에서 제1 내지 제4 쓰기 데이터들이 제1 내지 제4 뱅크들에 각각 저장될 수 있다. 복수의 쓰기 데이터들은 동일한 로우에 저장될 수 있다. 일례로, 제1 내지 제4 쓰기 데이터들은 각각 제1 내지 제4 뱅크들의 첫째 위치에 저장될 수 있다. 복수의 쓰기 데이터들은 서로 다른 로우에 저장될 수 있다. 일례로, 제1 및 제3 쓰기 데이터들은 각각 제1 및 제3 뱅크들의 다섯째 위치에 저장되고, 제2 및 제4 쓰기 데이터들은 각각 제2 및 제4 뱅크들의 여섯째 위치에 저장될 수 있다.
읽기 매퍼(140)는 읽기 매핑 값(RMV)에 따라 복수의 읽기 데이터들을 복수의 곱셈부 입력들(Min1~MinB, 여기에서 B는 정수)로 매핑한다. 쓰기 매퍼(150)는 쓰기 매핑 값(WMV)에 따라 복수의 곱셈부 출력들(Mout1~MoutC)을 복수의 쓰기 데이터들로 매핑한다.
제어부(160)는 메모리(130)에 초기 읽기 데이터 그룹들을 저장하고, 룩업 테이블(124)에 복수의 읽기 주소 그룹들을 저장한 후에, 주소 생성부(120)를 구동한다. 제어부(160)는 복수의 곱셈 회로들(111)이 동시에 동작함에도 불구하고, 복수의 읽기 데이터들이 복수의 뱅크들(132) 중에서 서로 다른 뱅크들로부터 출력되도록 초기 읽기 데이터 그룹들을 상기 메모리에 저장한다. 이와 같이 제어부(160)는 주로 FFT 연산 장치의 동작 초기에 관여하고, FFT 연산 장치가 연산을 수행하는 동안에는 전혀 관여하지 않거나, 매우 가끔 관여한다. 즉, 연산을 수행하는 동안에는 주로 주소 생성부(120)의 동작에 의하여 연산이 수행된다. 따라서, 제어부(160)의 부담이 줄어든다. 제어부(160)는 일례로 CPU일 수 있다.
도 16 내지 24는 도 15에 도시된 FFT 연산 장치가 8개의 곱셈 회로들을 구비하며, 16-포인트 FFT(16-point fast Fourier transform) 연산, 일례로 "radix2, decimation in time" 연산을 수행하는 경우의 동작을 설명하기 위한 도면이다. 16-포인트 FFT 연산은 4개의 스테이지(stage)를 가지고, 각 스테이지에서 8개의 버터플라이 연산들이 수행된다. 16-포인트 FFT는 16개의 입력(X(1)~X(16)) 및 16개의 출력(Y(1)~Y(16))을 가진다. 도 17은 버터플라이 연산을 간략히 설명하기 위한 도면이다. 도 17에서 버터플라이는 제1 및 제2 버터플라이 입력(x1, x2) 및 회전 인자(twiddle factor, w)를 입력받고, 제1 및 제2 버터플라이 출력(y1, y2)를 출력한다.
도 18은 곱셈부의 동작을 설명하기 위한 도면이다. 도 18을 참조하면, 곱셈부(110)는 제1 버터플라이 회로(410) 및 제2 버터플라이 회로(470)를 구비한다. 제1 버터플라이 회로(410)는 제1 내지 제4 곱셈 회로들(420, 430, 440, 450) 및 제1 산술부(460)를 구비한다. 제1 곱셈 회로(420)는 제1 및 제2 곱셈부 입력들(Min1, Min2)를 곱한 값을 출력한다. 제2 곱셈 회로(430)는 제3 및 제4 곱셈부 입력들(Min3, Min4)를 곱한 값을 출력한다. 제3 곱셈 회로(440)는 제5 및 제6 곱셈부 입력들(Min5, Min6)를 곱한 값을 출력한다. 제4 곱셈 회로(450)는 제7 및 제8 곱셈부 입력들(Min7, Min8)를 곱한 값을 출력한다.
제1 산술부(460)는 제1 내지 제4 곱셈부 출력들(Mout1~Mout4)을 출력한다. 제1 곱셈부 출력(Mout1)은 제9 곱셈부 입력(Min9)에 제1 곱셈 회로(420)의 출력을 더하고 제2 곱셈 회로(430)의 출력을 뺀 값에 해당한다. 제2 곱셈부 출력(Mout2)은 제9 곱셈부 입력(Min9)에 제1 곱셈 회로(420)의 출력을 빼고 제2 곱셈 회로(430)의 출력을 더한 값에 해당한다. 제3 곱셈부 출력(Mout3)은 제10 곱셈부 입력(Min10)에 제3 곱셈 회로(440)의 출력을 더하고 제4 곱셈 회로(450)의 출력을 더한 값에 해당한다. 제4 곱셈부 출력(Mout4)은 제10 곱셈부 입력(Min10)에 제3 곱셈 회로(440)의 출력을 빼고 제4 곱셈 회로(450)의 출력을 뺀 값에 해당한다. 이와 같은 연산을 수행하기 위하여 제1 산술부(460)는 제1 내지 제6 합산부(461~466)를 포함한다. 제1 합산부(461)는 제1 곱셈 회로(420)의 출력에서 제2 곱셈 회로(430)의 출력을 뺀다. 제2 합산부(462)는 제3 곱셈 회로(440)의 출력에 제4 곱셈 회로(450)의 출력을 더한다. 제3 합산부(463)는 제9 곱셈부 입력(Min9)에 제1 합산부(461)의 출력을 더한다. 제4 합산부(464)는 제9 곱셈부 입력(Min9)에 제1 합산부(461)의 출력을 뺀다. 제5 합산부(465)는 제10 곱셈부 입력(Min10)에 제2 합산부(462)의 출력을 더한다. 제6 합산부(466)는 제10 곱셈부 입력(Min10)에 제2 합산부(462)의 출력을 뺀다.
제2 버터플라이 회로(470)는 제11 내지 제20 곱셈부 입력들(Min11~Min20)을 입력받으며, 제5 내지 제8 곱셈부 출력들(Mout5~Mout8)을 출력한다. 제2 버터플라이 회로(470)의 구성은 제1 버터플라이 회로(420)와 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 18의 버터플라이 회로(410)가 버터플라이 연산을 수행하기 위해서는 제1 버터플라이 입력(x1)의 실수(x1[R]) 및 허수(x1[I])를 제9 및 제10 곱셈부 입력들(Min9, Min10)에 각각 입력한다. 제2 버터플라이 입력(x2)의 실수(x2[R])를 제1 및 제5 곱셈부 입력들(Min1, Min5)에 입력한다. 제2 버터플라이 입력(x2)의 허수(x2[I])를 제3 및 제7 곱셈부 입력들(Min3, Min7)에 입력한다. 회전 인자(w)의 실수(w[R])를 제2 및 제8 곱셈부 입력들(Min2, Min8)에 입력한다. 회전 인자(w)의 허수(w[I])를 제4 및 제6 곱셈부 입력들(Min4, Min6)에 입력한다. 이와 같이 입력하면, 제1 곱셈부 출력(Mout1)이 제1 버터플라이 출력(y1)의 실수에 해당한다. 제2 곱셈부 출력(Mout2)이 제2 버터플라이 출력(y2)의 실수에 해당한다. 제3 곱셈부 출력(Mout3)이 제1 버터플라이 출력(y1)의 허수에 해당한다. 제4 곱셈부 출력(Mout4)이 제2 버터플라이 출력(y2)의 허수에 해당한다.
도 19를 참조하면, 메모리(130)는 제1 내지 제6 뱅크들(510~560)을 구비한다. 제1 내지 제4 뱅크들(510~540)은 일례로 듀얼-포트 메모리로서, 4개의 출력과 4개의 입력을 동시에 수행할 수 있다. 제5 및 제6 뱅크들(550~560)은 일례로 싱글-포트 메모리로서, 2개의 출력을 동시에 수행할 수 있다.
제1 내지 제4 뱅크들(510~540)은 제1 내지 제4 버터플라이 입력 주소들(XA1~XA4)에 각각 대응하는 제1 내지 제4 버터플라이 입력들(X1~X4)을 출력한다. 제1 내지 제4 뱅크들(510~540)은 제1 내지 제4 버터플라이 출력 주소들(YA1~YA4)에 각각 대응하는 제1 내지 제4 버터플라이 출력들(Y1~Y4)을 입력받는다. 제5 및 6 뱅크들(550, 560)은 제1 및 제2 회전 인자 주소들(WA1, WA2)에 각각 대응하는 제1 및 제2 회전 인자들(W1, W2)을 출력한다.
제1 내지 제4 버터플라이 입력 주소들(XA1~XA4) 및 제1 및 제2 회전 인자 주소들(WA1, WA2)은 도 15의 읽기 주소 그룹(RAG)에 대응한다. 즉, 읽기 주소 그룹(RAG)은 복수의 읽기 주소들로서 제1 내지 제4 버터플라이 입력 주소들(XA1~XA4) 및 제1 및 제2 회전 인자 주소들(WA1, WA2)을 포함한다. 제1 내지 제4 버터플라이 출력 주소들(YA1~YA4)이 도 15의 쓰기 주소 그룹(WAG)에 대응한다. 즉, 쓰기 주소 그룹(WAG)은 복수의 쓰기 주소들로서 제1 내지 제4 버터플라이 출력 주소들(YA1~YA4)을 포함한다. 제1 내지 제4 버터플라이 입력들(X1~X4) 및 제1 및 제2 회전 인자들(W1, W2)이 도 15의 읽기 데이터 그룹(RDG)에 대응한다. 즉, 읽기 데이터 그룹(RDG)은 복수의 읽기 데이터들로서 제1 내지 제4 버터플라이 입력들(X1~X4) 및 제1 및 제2 회전 인자들(W1, W2)을 포함한다. 제1 내지 제4 버터플라이 출력들(Y1~Y4)이 도 15의 쓰기 데이터 그룹(WDG)에 대응한다. 즉, 쓰기 데이터 그룹(WDG)은 복수의 쓰기 데이터들로서 제1 내지 제4 버터플라이 출력들(Y1~Y4)을 포함한다.
메모리(130)는 FFT 연산 중에 복수의 뱅크들(510~560) 간 충돌이 발생하지 않도록 소정의 순서에 따라 초기 읽기 데이터 그룹들(X(1)~X(16), W(1)~W(8))을 저장한다. 초기 읽기 데이터 그룹들(X(1)~X(16), W(1)~W(8))은 FFT 연산 전에 메모리(130)에 저장된 값으로서, 일례로 제어부(160)에 의하여 저장된다. 도면에서 1/X(1)은 1번지에 X(1)이 저장됨을 의미하고, 5/W(1)은 5번지에 W(1)이 저장되었음을 의미한다.
16 포인트 FFT 입력들(X(1)~X(16))은 일반적으로 순차적으로(X(1), X(2), X(3), X(4), X(5), X(6), X(7), X(8), X(9), X(10), X(11), X(12), X(13), X(14), X(15), X(16)) 저장되어 있으나, 본 실시예에서는 소정의 순서(X(1), X(2), X(3), X(4), X(7), X(8), X(5), X(6), X(11), X(12), X(9), X(10), X(13), X(14), X(15), X(16))에 따라 저장된다. 일례로 소정의 순서는 순차적이지 않으나, 로우(row) 단위로는 순차적이다. 즉, X(1) 내지 X(4)는 첫 로우에 위치하고, X(5) 내지 X(8)는 둘째 로우에 위치하고, X(9) 내지 X(12)는 셋째 로우에 위치하고, X(13) 내지 X(16)는 넷째 로우에 위치한다. 소정의 순서는 FFT 연산 중에 뱅크들(510~540) 간에 충돌이 발생하지 않도록 사전에 시뮬레이션을 통하여 얻어진다. 여기에서 뱅크들(510~540) 간에 충돌이 일어난다는 것은 제1 내지 제4 버터플라이 입력들(X1~X4) 중 2개 이상의 버터플라이 입력들이 동시에 하나의 뱅크에서 읽어짐을 의미한다. 1개의 뱅크는 동시에 1개의 버터플라이 입력만을 출력할 수 있으므로, 2개 이상의 버터플라이 입력들이 1개의 뱅크에서 읽어져야 하는 상황이 발생하면 정상 동작이 불가능해진다. 시뮬레이션은 프로그램 컴파일 과정에 수행될 수 있다. 예로서, 컴파일러가 뱅크들 간 충돌 여부를 체크해서 충돌이 발생하면 초기 FFT 입력들(X(1)~X(16)) 중에서 일부 입력들의 위치를 바꾸는 과정을 반복함으로써 소정의 순서를 정할 수 있다.
8개의 회전 인자들(W(1)~W(8))은 일반적으로 순차적으로(W(1), W(2), W(3), W(4), W(5), W(6), W(7), W(8)) 저장되어 있으나, 본 실시예에서는 소정의 순서(W(1), W(2), W(4), W(3), W(6), W(5), W(7), W(8))에 따라 저장된다. 일례로 소정의 순서는 순차적이지 않으나, 로우(row) 단위로는 순차적이다. 즉, W(1) 및 W(2)는 첫 로우에 위치하고, W(3) 및 W(4)는 둘째 로우에 위치하고, W(5) 및 W(6)는 셋째 로우에 위치하고, W(7) 및 W(8)는 넷째 로우에 위치한다. 소정의 순서는 FFT 연산 중에 뱅크들(550~560) 간에 충돌이 발생하지 않도록 사전에 시뮬레이션을 통하여 얻어진다.
도 20을 참조하면, 주소 생성기(120)의 룩업 테이블(124)는 버터플라이 룩업 테이블(610), 회전 인자 룩업 테이블(620), 읽기 매핑 값 룩업 테이블(630), 쓰기 매핑 값 룩업 테이블(640) 및 레지스터(650)를 포함한다. 일례로, 제어부(160)가 버터플라이 룩업 테이블(610), 회전 인자 룩업 테이블(620), 읽기 매핑 값 룩업 테이블(630), 쓰기 매핑 값 룩업 테이블(640)에 요구되는 값들을 입력한 후에, 카운터(122)를 구동한다.
버터플라이 룩업 테이블(610)은 카운터(122)의 출력 값에 대응하는 복수의 버터플라이 입력 주소들(XA1~XA4)를 출력한다. 레지스터(650)는 복수의 버터플라이 입력 주소들(XA1~XA4)을 하나 이상의 클럭 사이클만큼 지연시킨 복수의 버터플라이 출력 주소들(YA1~YA4)를 출력한다. 레지스터(650)에 의한 지연은 복수의 버터플라이 입력들(X1~X4)이 메모리(130)로부터 출력된 후에, 복수의 버터플라이 출력들(Y1~Y4)로서 메모리(130)에 입력될 때까지 소요되는 지연에 대응한다. 도 15에 명시적으로 표시되어 있지는 아니하나, 복수의 버터플라이 입력들(X1~X4)이 메모리(130)로부터 출력된 후에, 복수의 버터플라이 출력들(Y1~Y4)로서 메모리(130)에 입력될 때까지 하나 이상의 클럭 사이클이 소요될 수 있다. 복수의 버터플라이 출력 주소들(YA1~YA4)로서 복수의 버터플라이 입력 주소들(XA1~XA4)을 지연시킨 값을 사용함으로써, 복수의 버터플라이 출력들(Y1~Y4)이 메모리(130) 내에서 복수의 버터플라이 입력들(X1~X4)이 있던 위치에 각각 저장된다.
회전 인자 룩업 테이블(620)은 카운터(122)의 출력 값에 대응하는 하나 이상의 회전 인자 주소들(WA1, WA2)을 출력한다. 읽기 매핑 값 룩업 테이블(630)은 카운터의 출력 값에 대응하는 읽기 매핑 값(RMV)을 출력한다. 쓰기 매핑 값 룩업 테이블(640)은 카운터의 출력 값에 대응하는 쓰기 매핑 값(WMV)을 출력한다.
도 21은 버터플라이 룩업 테이블(610)에 저장된 값들을 나타내는 도면이다. 도 21을 참조하면, 제1 사이클에 버터플라이 룩업 테이블(610)은 복수의 버터플라이 입력 주소들(XA1~XA4)로서 1, 2, 3, 4를 출력한다. 따라서 메모리(130)는 1, 2, 3, 4번지에 위치한 X(1), X(2), X(3), X(4)를 복수의 버터플라이 입력들(X1~X4)로서 출력한다. 복수의 버터플라이 입력 주소들(XA1~XA4)는 복수의 버터플라이 출력 주소들(YA1~YA4)로도 사용되므로, 복수의 버터플라이 출력들(Y1~Y4)이 메모리의 동일 위치 즉 1, 2, 3, 4번지에 저장된다. 제2 사이클에 버터플라이 룩업 테이블(610)은 복수의 버터플라이 입력 주소들(XA1~XA4)로서 7, 8, 9, 10을 출력한다. 따라서 메모리(130)는 7, 8, 9, 10번지에 위치한 X(7), X(8), X(5), X(6)을 복수의 버터플라이 입력들(X1~X4)로서 출력한다. 복수의 버터플라이 입력 주소들(XA1~XA4)는 복수의 버터플라이 출력 주소들(YA1~YA4)로도 사용되므로, 복수의 버터플라이 출력들(Y1~Y4)이 메모리의 동일 위치 즉 7, 8, 9, 10번지에 저장된다. 같은 방식으로 제3 사이클에 버터플라이 룩업 테이블(610)은 13, 14, 15, 16을 출력하고, 메모리(130)는 X(11), X(12), X(9), X(10)을 출력한다. 제4 사이클에 버터플라이 룩업 테이블(610)은 19, 20, 21, 22를 출력하고, 메모리(130)는 X(13), X(14), X(15), X(16)을 출력한다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
도 22는 회전 인자 룩업 테이블(620)에 저장된 값들을 나타내는 도면이다. 도 22를 참조하면, 제1 내지 제4 사이클에 회전 인자 룩업 테이블(620)은 하나 이상의 버터플라이 입력 주소들(WA1, WA2)로서 5, NA를 출력한다. 여기서 NA는 출력 값이 없음을 의미한다. 메모리(130)는 5번지에 위치한 W(1)를 하나 이상의 회전 인자들(W1)로서 출력한다. 제5 사이클에 회전 인자 룩업 테이블(620)은 하나 이상의 버터플라이 입력 주소들(WA1, WA2)로서 5, 18을 출력한다. 메모리(130)는 5, 18번지에 위치한 W(1), W(5)를 하나 이상의 회전 인자들(W1, W2)로서 출력한다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
도 23은 읽기 매퍼(140)의 동작을 설명하기 위한 도면이다. 도 23을 참조하면, 제1 사이클에, 읽기 매퍼(140)는 제2 버터플라이 입력(X2)의 실수(X2[R])를 제1 곱셈부 입력(Min1)에 매핑시키고, 제1 회전 인자(W1)의 실수(W1[R])를 제2 곱셈부 입력(Min2)에 매핑시키고, 제2 버터플라이 입력(X2)의 허수(X2[I])를 제3 곱셈부 입력(Min3)에 매핑시키고, 제1 회전 인자(W1)의 허수(W1[I])를 제4 곱셈부 입력(Min4)에 매핑시킨다. 같은 방식으로, X2[R], W1[I], X2[I], W1[R], X1[R], X1[I], X4[R], W1[R], X4[I], W1[I], X4[R], W1[I], X4[I], W1[R], X3[R], X3[I]를 제5 내지 제20 곱셈부 입력(Min5~Min20)에 각각 매핑시킨다. 제2 사이클에, 읽기 매퍼(140)는 X4[R], W1[R], X4[I], W1[I], X4[R], W1[I], X4[I], W1[R], X3[R], X3[I], X2[R], W1[R], X2[I], W1[I], X2[R], W1[I], X2[I], W1[R], X1[R], X1[I]를 제1 내지 제20 곱셈부 입력(Min1~Min20)에 각각 매핑시킨다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
또한 동일 로우 내에서 데이터들 간의 저장 위치를 변경하고, 그 변경된 로우들에서 변경 규칙을 일정하게 함으로서 매퍼의 복잡도를 낮출 수 있다. 또한 매핑 정보 중 동일 로우 내에서 데이터들 간의 위치 변경에 대한 주소 변경 내용은 읽기 또는 쓰기 주소 메모리(버터플라이 룩업 테이블(610), 회전 인자 룩업 테이블(620))에 통합될 수 있다. 이 과정 수행과 내용은 사전 시뮬레이션에 의해서 결정되고 획득된다.
도 24는 쓰기 매퍼(150)의 동작을 설명하기 위한 도면이다. 도 24를 참조하면, 제1 사이클에 쓰기 매퍼(150)는 제1 곱셈부 출력(Mout1)을 제1 버터플라이 출력(Y1)의 실수 값(Y1[R])에 매핑시키고, 제2 곱셈부 출력(Mout2)을 제2 버터플라이 출력(Y2)의 실수 값(Y2[R])에 매핑시키고, 제3 곱셈부 출력(Mout3)을 제1 버터플라이 출력(Y1)의 허수 값(Y1[I])에 매핑시키고, 제4 곱셈부 출력(Mout4)을 제2 버터플라이 출력(Y2)의 허수 값(Y2[I])에 매핑시킨다. 또한, 제5 내지 8 곱셈부 출력들(Mout5~Mout8)을 Y3[R], Y4[R], Y3[I], Y4[I]에 각각 매핑시킨다. 제2 사이클에, 제1 내지 8 곱셈부 출력들(Mout1~Mout8)을 Y3[R], Y4[R], Y3[I], Y4[I], Y1[R], Y2[R], Y1[I], Y2[I]에 각각 매핑시킨다. 이후의 동작은 이전과 동일한 방식이므로 설명의 편의상 생략한다.
상술한 실시예 및 본 명세서에 첨부된 도면은 전술한 기술에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 전술한 기술의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 전술한 기술의 권리범위에 포함되는 것이 자명하다고 할 것이다. 일례로, 본 실시예에서는 8 곱셈 회로들을 이용한 FFT 연산이 예시적으로 표현되어 있으나, 당업자라면 이를 충분히 16 곱셈 회로들 또는 그 이상의 곱셈 회로들에도 적용할 수 있을 것이다.

Claims (36)

  1. 복수의 MAC(multiply-accumulate) 회로들을 구비한 MAC부;
    읽기 주소 그룹을 생성하고, 생성된 상기 읽기 주소 그룹을 메모리로 전달하되, 상기 읽기 주소 그룹은 복수의 읽기 주소들을 구비하는 주소 생성부; 및
    복수의 읽기 데이터 그룹들을 저장하는 복수의 뱅크들을 구비하며, 복수의 읽기 데이터 그룹들 중에서 상기 읽기 주소 그룹에 대응하는 읽기 데이터 그룹을 상기 MAC부로 전달하되, 상기 읽기 데이터 그룹은 복수의 읽기 데이터들을 구비하는 상기 메모리를 포함하는 다기능 연산 장치
  2. 제1 항에 있어서,
    상기 주소 생성부는
    복수의 읽기 주소 그룹들을 저장하는 룩업 테이블 및 클록 신호에 따라 상기 읽기 주소 그룹을 생성하는 스테이트 머신 중 적어도 하나를 포함하는 다기능 연산 장치.
  3. 제1 항에 있어서,
    상기 주소 생성부는
    클럭에 따라 변경되는 값을 출력하는 카운터; 및
    복수의 읽기 주소 그룹들 중에서 상기 값에 따라 선택된 상기 읽기 주소 그룹을 출력하는 룩업 테이블을 포함하는 다기능 연산 장치.
  4. 제3 항에 있어서,
    상기 메모리에 초기 읽기 데이터 그룹들을 저장하고, 상기 주소 생성부에 상기 복수의 읽기 주소 그룹들을 저장한 후에, 상기 주소 생성부를 구동하는 제어부를 더 포함하는 다기능 연산 장치.
  5. 제4 항에 있어서,
    상기 제어부는 상기 복수의 MAC 회로들이 동시에 동작하면서도, 상기 복수의 읽기 데이터들이 상기 복수의 뱅크들 중에서 서로 다른 뱅크들로부터 출력되도록 상기 초기 읽기 데이터 그룹들을 상기 메모리에 저장하는 다기능 연산 장치.
  6. 제1 항에 있어서,
    상기 복수의 MAC 회로들 각각은 곱셈기 및 누적기를 포함하는 다기능 연산 장치.
  7. 제1 항에 있어서,
    상기 복수의 MAC 회로들 각각은 곱셈기를 포함하거나, 곱셈기 및 덧셈기를 포함하는 다기능 연산 장치.
  8. 제1 항에 있어서,
    상기 주소 생성부에서 출력된 읽기 매핑 값에 따라 상기 복수의 읽기 데이터들을 복수의 MAC 입력들로 매핑하고, 상기 복수의 MAC 입력들을 상기 복수의 MAC 회로들로 전달하는 읽기 매퍼(mapper)를 더 포함하는 다기능 연산 장치.
  9. 제1 항에 있어서,
    상기 MAC부는
    상기 복수의 MAC 회로들로부터 출력되는 복수의 출력들에 대하여 합, 차, 누적 및 쉬프트 중 적어도 하나의 연산을 수행하고, 상기 적어도 하나의 연산의 결과로 얻어지는 하나 이상의 MAC 출력들을 출력하는 산술부를 더 포함하는 다기능 연산 장치.
  10. 제9 항에 있어서,
    상기 주소 생성부에서 출력된 쓰기 매핑 값에 따라 상기 하나 이상의 MAC 출력들을 하나 이상의 쓰기 데이터들로 매핑하고, 상기 하나 이상의 쓰기 데이터들을 상기 메모리에 전달하는 쓰기 매퍼(mapper)를 더 포함하는 다기능 연산 장치.
  11. 제9 항에 있어서,
    상기 다기능 연산 장치가 FFT 모드로 동작할 때,
    상기 읽기 데이터 그룹은 상기 복수의 읽기 데이터들로서 하나 이상의 회전 인자들 및 복수의 버터플라이 입력들을 포함하고, 쓰기 데이터 그룹은 상기 복수의 쓰기 데이터들로서 복수의 버터플라이 출력들을 포함하며,
    상기 MAC부에 의하여 버터플라이 연산이 수행되는 다기능 연산 장치.
  12. 제11 항에 있어서,
    상기 주소 생성부는 상기 복수의 버터플라이 출력들이 상기 메모리 내에서 상기 복수의 버터플라이 입력들이 있던 위치에 각각 저장되도록 상기 메모리를 제어하는 다기능 연산 장치.
  13. 제11 항에 있어서,
    상기 메모리는 FFT 연산 중에 상기 복수의 뱅크들 간 충돌이 발생하지 아니하도록 소정의 순서에 따라 초기 읽기 데이터 그룹들을 저장하는 다기능 연산 장치.
  14. 제13 항에 있어서,
    상기 소정의 순서는 순차적이지 않으나, 로우 단위로는 순차적인 다기능 연산 장치.
  15. 제11 항에 있어서,
    상기 주소 생성부는
    클럭에 따라 변경되는 값을 출력하는 카운터;
    상기 값에 대응하는 하나 이상의 회전 인자 주소들을 출력하는 회전 인자 룩업 테이블;
    상기 값에 대응하는 복수의 버터플라이 입력 주소들을 출력하는 버터플라이 룩업 테이블; 및
    상기 복수의 버터플라이 입력 주소들을 지연시킨 복수의 버터플라이 출력 주소들을 출력하는 레지스터를 포함하며,
    상기 하나 이상의 회전 인자 주소들 및 상기 복수의 버터플라이 입력 주소들을 상기 복수의 읽기 주소들로서 상기 메모리에 전달하고, 상기 복수의 버터플라이 출력 주소들을 복수의 쓰기 주소들로서 상기 메모리에 전달하는 다기능 연산 장치.
  16. 제11 항에 있어서,
    상기 MAC부는 상기 복수의 MAC 회로들로서 제1 내지 제4 MAC 회로들을 포함하며,
    상기 제1 MAC 회로는 제1 MAC 입력 및 제2 MAC 입력을 곱하며,
    상기 제2 MAC 회로는 제3 MAC 입력 및 제4 MAC 입력을 곱하며,
    상기 제3 MAC 회로는 제5 MAC 입력 및 제6 MAC 입력을 곱하며,
    상기 제4 MAC 회로는 제7 MAC 입력 및 제8 MAC 입력을 곱하며,
    상기 산술부는 상기 하나 이상의 MAC 출력들로서 제1 내지 제4 MAC 출력을 출력하며,
    상기 제1 MAC 출력은 제9 입력에 상기 제1 MAC 회로의 출력을 더하고 상기 제2 MAC 회로의 출력을 뺀 값에 해당하며,
    상기 제2 MAC 출력은 상기 제9 입력에 상기 제1 MAC 회로의 상기 출력을 빼고 상기 제2 MAC 회로의 상기 출력을 더한 값에 해당하며,
    상기 제3 MAC 출력은 제10 입력에 상기 제3 MAC 회로의 출력을 더하고 상기 제4 MAC 회로의 출력을 더한 값에 해당하며,
    상기 제4 MAC 출력은 상기 제10 입력에 상기 제3 MAC 회로의 상기 출력을 빼고 상기 제4 MAC 회로의 상기 출력을 뺀 값에 해당하는 다기능 연산 장치.
  17. 제16 항에 있어서,
    상기 복수의 버터플라이 입력들 중에서 제1 버터플라이 입력의 실수 값이 상기 제9 MAC 입력에 전달되고,
    상기 제1 버터플라이 입력의 허수 값이 상기 제10 MAC 입력에 전달되고,
    상기 복수의 버터플라이 입력들 중에서 제2 버터플라이 입력의 실수 값이 상기 제1 및 제5 MAC 입력들에 전달되고,
    상기 제2 버터플라이 입력의 허수 값이 상기 제3 및 제7 MAC 입력들에 전달되고,
    상기 하나 이상의 회전 인자들 중에서 하나의 회전 인자의 실수 값이 상기 제2 및 제8 MAC 입력들에 전달되고,
    상기 하나의 회전 인자의 허수 값이 상기 제4 및 제6 MAC 입력들에 전달되는 다기능 연산 장치.
  18. 제17 항에 있어서,
    상기 제1 MAC 출력이 상기 복수의 버터플라이 출력들 중 제1 버터플라이 출력의 실수 값에 해당하고,
    상기 제2 출 MAC 력이 상기 복수의 버터플라이 출력들 중 제2 버터플라이 출력의 실수 값에 해당하고,
    상기 제3 MAC 출력이 상기 제1 버터플라이 출력의 허수 값에 해당하고,
    상기 제4 MAC 출력이 상기 제2 버터플라이 출력의 허수 값에 해당하는 다기능 연산 장치.
  19. 제11 항에 있어서,
    상기 메모리에 초기 FFT 입력들을 저장하고, 상기 주소 생성부에 복수의 버터플라이 입력 주소들을 저장한 후에, 상기 주소 발생부를 구동하는 제어부를 더 포함하는 다기능 연산 회로.
  20. 복수의 곱셈 회로들을 구비한 곱셈부;
    읽기 주소 그룹을 생성하고, 생성된 상기 읽기 주소 그룹을 메모리로 전달하되, 상기 읽기 주소 그룹은 복수의 읽기 주소들을 구비하는 주소 생성부; 및
    복수의 읽기 데이터 그룹들을 저장하는 복수의 뱅크들을 구비하며, 복수의 읽기 데이터 그룹들 중에서 상기 읽기 주소 그룹에 대응하는 읽기 데이터 그룹을 상기 곱셈부로 전달하되, 상기 읽기 데이터 그룹은 복수의 읽기 데이터들을 구비하는 상기 메모리를 포함하는 FFT 연산 장치
  21. 제20 항에 있어서,
    상기 주소 생성부는
    복수의 읽기 주소 그룹들을 저장하는 룩업 테이블 및 클록 신호에 따라 상기 읽기 주소 그룹을 생성하는 스테이트 머신 중 적어도 하나를 포함하는 FFT 연산 장치.
  22. 제20 항에 있어서,
    상기 주소 생성부는
    클럭에 따라 변경되는 값을 출력하는 카운터; 및
    복수의 읽기 주소 그룹들 중에서 상기 값에 따라 선택된 상기 읽기 주소 그룹을 출력하는 룩업 테이블을 포함하는 FFT 연산 장치.
  23. 제22 항에 있어서,
    상기 메모리에 초기 읽기 데이터 그룹들을 저장하고, 상기 주소 생성부에 상기 복수의 읽기 주소 그룹들을 저장한 후에, 상기 주소 생성부를 구동하는 제어부를 더 포함하는 FFT 연산 장치.
  24. 제23 항에 있어서,
    상기 제어부는 상기 복수의 곱셈 회로들이 동시에 동작하면서도, 상기 복수의 읽기 데이터들이 상기 복수의 뱅크들 중에서 서로 다른 뱅크들로부터 출력되도록 상기 초기 읽기 데이터 그룹들을 상기 메모리에 저장하는 FFT 연산 장치.
  25. 제20 항에 있어서,
    상기 주소 생성부에서 출력된 읽기 매핑 값에 따라 상기 복수의 읽기 데이터들을 복수의 곱셈부 입력들로 매핑하고, 상기 복수의 곱셈부 입력들을 상기 복수의 곱셈 회로들로 전달하는 읽기 매퍼(mapper)를 더 포함하는 FFT 연산 장치.
  26. 제20 항에 있어서,
    상기 곱셈부는
    상기 복수의 곱셈 회로들로부터 출력되는 복수의 출력들에 대하여 합 및 차 중 적어도 하나의 연산을 수행하고, 상기 적어도 하나의 연산의 결과로 얻어지는 복수의 곱셈부 출력들을 출력하는 산술부를 더 포함하는 FFT 연산 장치.
  27. 제26 항에 있어서,
    상기 주소 생성부에서 출력된 쓰기 매핑 값에 따라 상기 복수의 곱셈부 출력들을 복수의 쓰기 데이터들로 매핑하고, 상기 복수의 쓰기 데이터들을 상기 메모리에 전달하는 쓰기 매퍼(mapper)를 더 포함하는 FFT 연산 장치.
  28. 제26 항에 있어서,
    상기 읽기 데이터 그룹은 상기 복수의 읽기 데이터들로서 하나 이상의 회전 인자들 및 복수의 버터플라이 입력들을 포함하고, 쓰기 데이터 그룹은 상기 복수의 쓰기 데이터들로서 복수의 버터플라이 출력들을 포함하며,
    상기 곱셈부에 의하여 버터플라이 연산이 수행되는 FFT 연산 장치.
  29. 제28 항에 있어서,
    상기 주소 생성부는 상기 복수의 버터플라이 출력들이 상기 메모리 내에서 상기 복수의 버터플라이 입력들이 있던 위치에 각각 저장되도록 상기 메모리를 제어하는 FFT 연산 장치.
  30. 제28 항에 있어서,
    상기 메모리는 FFT 연산 중에 상기 복수의 뱅크들 간 충돌이 발생하지 아니하도록 소정의 순서에 따라 초기 읽기 데이터 그룹들을 저장하는 FFT 연산 장치.
  31. 제30 항에 있어서,
    상기 소정의 순서는 순차적이지 않으나, 로우 단위로는 순차적인 FFT 연산 장치.
  32. 제30 항에 있어서,
    상기 주소 생성부는
    클럭에 따라 변경되는 값을 출력하는 카운터;
    상기 값에 대응하는 하나 이상의 회전 인자 주소들을 출력하는 회전 인자 룩업 테이블;
    상기 값에 대응하는 복수의 버터플라이 입력 주소들을 출력하는 버터플라이 룩업 테이블; 및
    상기 복수의 버터플라이 입력 주소들을 지연시킨 복수의 버터플라이 출력 주소들을 출력하는 레지스터를 포함하며,
    상기 하나 이상의 회전 인자 주소들 및 상기 복수의 버터플라이 입력 주소들을 상기 복수의 읽기 주소들로서 상기 메모리에 전달하고, 상기 복수의 버터플라이 출력 주소들을 복수의 쓰기 주소들로서 상기 메모리에 전달하는 FFT 연산 장치.
  33. 제28 항에 있어서,
    상기 곱셈부는 상기 복수의 곱셈 회로들로서 제1 내지 제4 곱셈 회로들을 포함하며,
    상기 제1 곱셈 회로는 제1 곱셈부 입력 및 제2 곱셈부 입력을 곱하며,
    상기 제2 곱셈 회로는 제3 곱셈부 입력 및 제4 곱셈부 입력을 곱하며,
    상기 제3 곱셈 회로는 제5 곱셈부 입력 및 제6 곱셈부 입력을 곱하며,
    상기 제4 곱셈 회로는 제7 곱셈부 입력 및 제8 곱셈부 입력을 곱하며,
    상기 산술부는 상기 복수의 곱셈부 출력들로서 제1 내지 제4 곱셈부 출력들을 출력하며,
    상기 제1 곱셈부 출력은 제9 곱셈부 입력에 상기 제1 곱셈 회로의 출력을 더하고 상기 제2 곱셈 회로의 출력을 뺀 값에 해당하며,
    상기 제2 곱셈부 출력은 상기 제9 곱셈부 입력에 상기 제1 곱셈 회로의 상기 출력을 빼고 상기 제2 곱셈 회로의 상기 출력을 더한 값에 해당하며,
    상기 제3 곱셈부 출력은 제10 곱셈부 입력에 상기 제3 곱셈 회로의 출력을 더하고 상기 제4 곱셈 회로의 출력을 더한 값에 해당하며,
    상기 제4 곱셈부 출력은 상기 제10 곱셈부 입력에 상기 제3 곱셈 회로의 상기 출력을 빼고 상기 제4 곱셈 회로의 상기 출력을 뺀 값에 해당하는 FFT 연산 장치.
  34. 제33 항에 있어서,
    상기 복수의 버터플라이 입력들 중에서 제1 버터플라이 입력의 실수 값이 상기 제9 곱셈부 입력에 전달되고,
    상기 제1 버터플라이 입력의 허수 값이 상기 제10 곱셈부 입력에 전달되고,
    상기 복수의 버터플라이 입력들 중에서 제2 버터플라이 입력의 실수 값이 상기 제1 및 제5 곱셈부 입력들에 전달되고,
    상기 제2 버터플라이 입력의 허수 값이 상기 제3 및 제7 곱셈부 입력들에 전달되고,
    상기 하나 이상의 회전 인자들 중에서 하나의 회전 인자의 실수 값이 상기 제2 및 제8 곱셈부 입력들에 전달되고,
    상기 하나의 회전 인자의 허수 값이 상기 제4 및 제6 곱셈부 입력들에 전달되는 FFT 연산 장치.
  35. 제34 항에 있어서,
    상기 제1 곱셈부 출력이 상기 복수의 버터플라이 출력들 중 제1 버터플라이 출력의 실수 값에 해당하고,
    상기 제2 곱셈부 출력이 상기 복수의 버터플라이 출력들 중 제2 버터플라이 출력의 실수 값에 해당하고,
    상기 제3 곱셈부 출력이 상기 제1 버터플라이 출력의 허수 값에 해당하고,
    상기 제4 곱셈부 출력이 상기 제2 버터플라이 출력의 허수 값에 해당하는 FFT 연산 장치.
  36. 제28 항에 있어서,
    상기 메모리에 초기 FFT 입력들을 저장하고, 상기 주소 생성부에 복수의 버터플라이 입력 주소들을 저장한 후에, 상기 주소 발생부를 구동하는 제어부를 더 포함하는 FFT 연산 회로.
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