JPH0228187B2 - Kosokufuuriehenkannoenzansochi - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は高速フーリエ変換の演算装置に係り、
高速フーリエ変換（FFT）の演算を高速で行な
う演算装置に関する。 従来技術 周知のように、アナログ信号波形の周波数スペ
クトルは、このアナログ信号波形をフーリエ変換
することによつて求められるから、このようなフ
ーリエ変換並びにその逆変換を電子計算機により
行なうことにより、アナログ信号の周波数分析等
ができ、またフーリエ変換出力にフイルタの伝達
関数を乗算し、それをフーリエ逆変換することに
より信号の波もできることが従来より知られて
いた。しかし、電子計算機を用いても上記のフー
リエ変換等に長時間の演算時間を必要とすること
が少なくなかつたが、1965年にクーリー
（Cooley）とチユーキー（Tukey）によつて発表
された高速フーリエ変換（FFT：フアースト・
フーリエ・トランスフオーム）により大幅な演算
時間の短縮化ができることが示されて以来、この
FFTは現在では音声信号等の周波数分析、認識、
合成や、デイジタルフイルタ、画像データ処理、
医療用断層写真、光計測などの多数の技術分野に
亘つて使用されていることは周知の通りである。 FFTに関しては多くの文献（例えば、E.O.
BRIGHAM著、宮川、今井共訳「高速フーリエ
変換」、科学技術出版社、’74、166頁〜182頁）
に記載されており、公知であるのでその詳細な説
明は省略するが、その原理は離散的フーリエ変換
（DET：デイスクリート・フーリエ・トランスフ
オーム）とその逆変換（IDFT：インバース・デ
イスクリート・フーリエ・トランスフオーム）定
義する次式 DFT：X_k＝_N-1 〓^p=0 x_p・W^pk (1) IDFT：x_p＝１／Ｎ_N-1 〓^k=0 X_k・W^-pk (2) ここで Ｗ＝exp｛（−j2π）／Ｎ｝ (3) の計算で、同じ乗算を何回も繰り返すことがない
ように、長い数列のDFTを少数個毎に分割して
何回にも分けて行なうことにより、乗算回数を減
らして演算時間を短縮したアルゴリズムである。
なお、(1)式及び(2)式中、xpは時間関数のサンプ
ル値系列で、Xkは周波数スペクトルのサンプル
値系列で、またｐ及びｋは夫々ＯからＮ―１まで
の範囲の正の整数を示す。また(1)〜(3)式中、pk
をｓとおくと、W^pkは W^pk＝W^s cos｛（2πs）／Ｎ｝ −ｊ sin｛（2πs）／Ｎ｝ (4) で示される。このW^sは位相回転因子と呼ばれる
変数である。 (1)式を直接的に計算する場合はＷは複素数であ
るし、xpも複素数であつてもよいので、N²回の
複素数の乗算と、Ｎ（Ｎ−１）回の複素数の加算
とを必要とするのに対しFFTによれば入力デー
タ列のデータ数Ｎの半数であるＮ／２と、ステー
ジ数（計算例の列数）であるlog₂Nとの積で表わ
される乗算回数と、その２倍の複素数の加算を要
する。従つて、演算時間が乗算回数に比例すると
仮定すると、FFTは上記直接的な計算方法に比
し大幅に演算時間を短縮することができる。 発明が解決しようとする問題点 しかるに、上記のFFTにより演算時間が大幅
に短縮されたといつても、実際にFFTの演算結
果に基づいて得られたデータによる画像をデイス
プレイ装置に表示するにあたり、視覚的に実時間
であると見倣せるほど演算時間を速くすることは
困難であるという問題点があつた。 そこで、本発明は位相回転因子を乗算する必要
のない２つのタイプと乗算する必要のある２つの
タイプとに分類し、かつ、それらの位相回転因子
の周期的出現に着目して次々の位相回転因子を予
測して、効率良くバタフライ演算することによ
り、乗算回数を従来のFFT演算装置よりも減少
し得、もつて視覚的に実時間であると見倣せるほ
どに演算時間を短縮し得る高速フーリエ変換の演
算装置を提供することを目的とする。 問題点を解決するための手段 本発明は、入力データに対し位相回転因子を用
いたバタフライ演算を順次行なつて高速フーリエ
変換されたデータ列を得る演算装置であつて、入
力データ列をバタフライ演算されるべき上記位相
回転因子の値に応じて振分けて出力する第１の切
換出力手段と、上記位相回転因子の値が１、−ｊ
であるときに該位相回転因子とバタフライ演算さ
れるべきデータが該第１の切換出力手段より印加
される第１、第２の演算ユニツトと、実数部の絶
対値と虚数部の絶対値とが夫々等しい値の位相回
転因子とバタフライ演算されるべきデータが該第
１の切換出力手段より印加される第３の演算ユニ
ツトと、上記値以外の値の位相回転因子とバタフ
ライ演算されるべきデータが該第１の切換出力手
段より印加される第４の演算ユニツトと、予め記
憶されている乗算係数を定められた順序で該第４
の演算ユニツトに印加する手段と、該第１乃至第
４の演算ユニツトの出力データを一定の順序で、
かつ、実数部と虚数部とに夫々分けて出力する第
２の切換出力手段とより構成したものであり、以
下その一実施例について図面と共に説明する。 実施例 本発明はFFTの信号流れ図上の変数である位
相回転因子W^sを乗算する必要のない２つのタイ
プ（タイプ、タイプ）と、乗算する必要のあ
る２つのタイプ、タイプ）に分類し、かつ、
それらのタイプの周期的出現に着目して効率良く
バタフライ演算するよう構成したものであり、ま
ずその原理について説明する。 FFTアルゴリズムに必要な計算は、第１図に
示す如き信号流れ図により簡潔に表現することが
できる。第１図は前記(1)式の時間関数のサンプル
値系列xpのデータＮが「８」の場合の信号流れ
図で、xo〜x₇よりなるデータ列は左端の節点列
で示され、２番目、３番目及び４番目の節点列は
計算列と呼ばれるが、ここではステージ１、ステ
ージ２及びステージ３ともいうものとする。信号
流れ図における計算列（ステージ）の各節点に
は、前の節点から伝達路を表わす２本の実線が入
る。伝達路は一つ前の列の節点から出力される数
値に位相回転因子W^sを掛けて、その結果を次の
列の節点に伝達する。すなわち、第１図に示す各
節点のうち相隣る４つの節点についてみると、第
２図に示す如く、２つの節点の１対の入力データ
Ａ及びＢは、次の節点にデータＣ，Ｄとして伝達
されるが、この場合、出力データＣはＡ＋BW^s
の演算結果によるデータであり、出力データＤは
Ａ−BW^sの演算結果によるデータであり、これ
らの基本演算をバタフライ演算と呼ぶことは周知
の通りである。バタフライ演算はステージ１→ス
テージ２→ステージ３の順序で行なわれる。 上記のバタフライ演算の回数は入力データの半
数であるＮ／２とステージ数（計算列数）である
log₂Nとの積であり、第１図の例ではＮ＝８であ
るから12回である。ここで、第１図からわかるよ
うに、どのステージにも、前のステージの同じ１
対の節点から出た伝達路が入る二つの節点があり
（この二つの節点を双対節点対という）、ステージ
ｌにおける双対節点対間の間隔はＮ／2^lである。
一般に、一つの節点における位相回転因子と、そ
の双対節点における位相回転因子とは夫々絶対値
が同じで、符号が異なるだけであるから、双対節
点対の値を計算するために必要な複素数の乗算は
１回で良いことが知られている。 また一つの節点において、１つ前の列の節点の
データに乗算する位相回転因子W^sのｓの値は、
データxo〜x₇の添字「０」〜「７」を引数と呼
ぶものとすると、各列の節点は引数で表わされ、
引数の最大値を表わせる最小のビツト数ｒの２進
数で各引数を表わし、この２進数をｒからステー
ジ数ｌだけ差し引いた値だけ右へビツトシフト
し、左側のｒ―ｌビツトに「０」を補い、更にそ
の２進数のビツト順序を逆転することにより得ら
れる。このように、ｓの値を求めるためには、引
数を示すｒビツトの２進数右へｒ−ｌビツトずら
す必要があるが、演算処理においてこれを実行す
るためには、引数（これをｎとする）を2^r-lで除
したときの整数部（これをｐで表わすものとす
る）に対し、ビツト順序逆転を行なわねばならな
いことが知られている。従つて、第１図の例で
は、ｓの値は「０」，「２」，「１」，「３」のいずれ
かとなる。 以上より、上記の引数、ステージ数及び整数部
Ｐの各値の関係は第１図の場合を例にとると、第
３図に示す如き図表で表わすことができる。第３
図において、Ｘ印は前記した双対節点対を構成す
る２つの節点のうち、乗算が不要な他方の節点を
示す。またステージ数と引数とによつて表わされ
る値は、前記整数部Ｐの値を示し、例えばステー
ジ数が「１」で、引数が「０」〜「３」の各場合
の整数部Ｐは、ｌが１、ｒが３、ｎが０〜３であ
るから、「０」となる。また、ステージ数が２で、
引数が「４」又は「５」のいずれかである場合の
整数部Ｐは、ｌが２、ｒが３、ｎが４又は５であ
るから、「２」となる。 また、上記整数部Ｐの値と、位相回転因子W^s
における角度θ（ただし、θは(4)式中の2πs／Ｎ）
との関係は、第４図に示す如くになる。第１図の
場合、整数部Ｐは第３図からもわかるように、
「０」，「２」，「４」，「６」のいずれかとなるが、
Ｐが「０」のときにはθは0゜であり、「２」のと
きはθ₂（＝90゜）、「４」のときはθ₄（＝45゜）、「
６」
ときはθ₆（＝135゜）となる。 また一例として入力データ列のデータ数が256
（＝2⁸）の場合の引数256、ステージ数８（＝
log₂256）、及び整数部Ｐの各値の関係は、第３図
に示す方法と同様の方法で図示すると、第５図に
示す如くになる。この場合は、整数部Ｐの値は上
記「０」，「２」，「４」，「６」の他に、「８」以上
で「254」以下の偶数をとる。また、整数部Ｐが
「８」，「10」，「12」，「14」である場合の前記角度
θは、第４図に８，10，12、及び14で示す実線と
０で示す実線とがなす角度で表わされる。 ところで、前記第２図に示した入力データＡ，
Ｂを夫々 Ａ＝A_R＋jA_I Ｂ＝B_R＋jB_I (5) で表わすものとすると、(4)式及び(5)式から Ｃ＝Ａ＋BW^s ＝（A_R＋B_R・cosθ＋B_Isinθ） ＋ｊ（A_I＋B_Icosθ−B_Rsinθ） ＝A_R＋T_R＋ｊ（A_I＋T_I） (6) Ｄ＝Ａ−B^s ＝A_R−T_R＋ｊ（A_I−T_I） (7) となる。(6)式からわかるように、T_Rを求めるた
めには２回の乗算が必要であり、T_Iを求めるた
めにはやはり２回の乗算が必要であり、結局、Ｃ
を求める場合には計４回の乗算が必要となる（Ｄ
も同様）。なお、T_R，T_IはＣを求めた時にメモリ
に記憶しておくことにより、Ｄを求めるときに再
度計算することなく使用することができる。 しかして、第４図からわかるように、整数部Ｐ
の値が「０」のときは、θが0°であり、cos＝１，
sinθ＝０であるから、(4)式からW^sは「１」とな
り、よつて(6)及び(7)式からＣ＝Ａ＋Ｂ、Ｄ＝Ａ−
Ｂとなり、Ｃ及びＤは加減算のみのバタフライ演
算によつて生成することができる。しかも、ステ
ージ１でのバタフライ演算においては、入力デー
タは実数部のみで虚数部は０であるから、整数部
Ｐの値が「０」のときは(5)式中A_I＝B_I＝０であ
るから、ＣはA_R＋B_Rとなり、かつ、ＤはA_R−B_R
となり、実数部のみの演算によつて出力データも
実数部のみとなる。これにより、整数部Ｐが
「０」である場合は、ステージ２以降においても
バタフライ演算されるべき入力データと位相回転
因子とは夫々共に実数部のみからなるため、虚数
部の演算は不要となる。また、整数部Ｐの値が
「２」のときは、θが90゜であるからW^sは−ｊと
なり、この場合は出力データには実数部と虚数部
とが存在するが、Ｃ及びＤは加減算のみによつて
生成することができる。 また、整数部Ｐの値が「４」又は「６」のとき
は、第４図からわかるように、θが45゜，135゜で
あるから、いずれの場合も となるから、W^sは

【式】又は

【式】となる。従つて、W^sが

【式】のとき（θ＝45゜のとき）には、 (4)式及び(6)式から となる。よつてＣを求めるには、

【式】と

【式】とを 夫々算出するために計２回の乗算が必要となる
（Ｄも同様）。これはθ＝135゜の場合も同様であ
る。しかし、この場合は従来の(6)，(7)式に示す計
４回の乗算回数に比し、半分の乗算回数で済むこ
とがわかる。更に、整数部Ｐの値が「８」以上の
ときは、(6)式及び(7)式に基づいて計４回の乗算を
伴うバタフライ演算が行なわれる。 そこで、本発明は、整数部Ｐが「０」であるタ
イプの場合と、Ｐが「２」であるタイプの場
合はW^sを乗算する必要がなく、Ｐが「４」又は
「６」であるタイプの場合は乗算は必要である
が乗算回数を従来に比し半減でき、更にＰが
「８」以上の値であるタイプの場合は従来と同
様に４回の乗算が必要であることに鑑み、タイプ
ととをタイプととは区別し、所定の演算
ユニツトを構成してそれらの所要の加減算のみを
行ない、タイプ，の場合も夫々所定の演算ユ
ニツトを構成して所要のバタフライ演算を行なう
ことにより、従来のFFTの乗算回数に比し少な
い乗算回数でバタフライ演算をするようにした点
に特徴を有する。 第６図は上記の原理に基づいて構成した本発明
装置の一実施例のブロツク系統図を示す。同図に
おいて、図示を省略したメモリには、Ｎ個の入力
データの夫々の実数部が記憶されており、この記
憶されている実数部データが順次に入力端子１，
３を介してマルチプレクサ５に印加される。い
ま、Ｎ＝８の場合を例にとると、メモリから読み
出されたデータxoの実数部が入力端子１に入来
し、データx₄の実数部が入力端子３に入来する。
マルチプレクサ５は第３図からもわかるようにス
テージ１では整数部Ｐが「０」であるバタフライ
演算を行なうことが予め判つているので、コント
ロール部１１の出力によつて上記の入力データを
夫々演算ユニツト６に選択出力する。演算ユニツ
ト６は第７図Ａに示す如き構成とされており、入
力端子１の入力実数部データA_Rと、入力端子３
の入力実数部データB_Rとを夫々加算する加算器
２０と、減算する減算器２１とからなり、出力端
子２２に出力データＣの実数部データC_Rを出力
し、出力端子２３に出力データＤの実数部データ
D_Rを出力する構成とされている。この演算ユニ
ツト６により整数部Ｐが「０」であるときのバタ
フライ演算が行なわれる。 演算ユニツト６より取り出された２つの実数部
データは、コントロール部１１の出力によつて制
御されるマルチプレクサ１３により、出力端子１
４，１６へ夫々選択出力される。出力端子１４に
は上記実数部データC_Rが取り出されて、このデ
ータC_Rは図示を省略した前記メモリのデータxo
の実数部が記憶されていた第１のアドレスに書き
込まれる。また出力端子１６には上記実数部デー
タD_Rが取り出され、このデータD_Rは上記メモリ
のデータx₄の実数部が記憶されていた第５のアド
レスに書き込まれる。 次に上記メモリに記憶されていたデータx₁の実
数部データと、データx₅の実数部データとが夫々
読み出され、入力端子１，３、マルチプレクサ５
を通して演算ユニツト６に供給され、ここで前記
したバタフライ演算が行なわれた後マルチプレク
サ１３を通して出力端子１４，１６へ出力され
る。出力端子１４より取り出された実数部データ
C_Rはメモリの上記データx₁の実数部がそれまで
記憶されていた第２のアドレスに書き込まれ、か
つ、出力端子１６により取り出された実数部デー
タD_Rはメモリの上記データx₅の実数部が記憶さ
れていた第６のアドレスに書き込まれる。以下上
記と同様の動作がデータx₂とx₆，x₃とx₇との間で
順次に行なわれてステージ１のバタフライ演算が
終了し、メモリの第３、第４、第７及び第８のア
ドレスにそれらの演算の結果である実数部データ
が書き込まれる。 次に上記のメモリの第１のアドレスと第３のア
ドレスに記憶された実数部データが夫々読み出さ
れて、第６図に示す入力端子１，３を介してマル
チプレクサ５に供給される。ここで、第１図及び
第３図からもわかるように、ステージ２では引数
０と２、１と３の両データについて整数部Ｐが
「０」であるバタフライ演算がまず行なわれ、次
に引数４と６、５と７の各データ間で整数部Ｐが
「２」であるバタフライ演算が行なわれることが
予め判つているので、コントロール部１１は入力
端子１，３に上記の実数部データが入来したとき
は、これらの実数部データをマルチプレクサ５を
制御して演算ユニツト６へ選択出力せしめる。演
算ユニツト６より取り出された２つの実数部デー
タC_R，D_Rはマルチプレクサ１３、出力端子１４，
１６を介して前記メモリの第１のアドレスと第３
のアドレスに夫々書き込まれる。同様にして第２
のアドレスと第４のアドレスから読み出された実
数部データは演算ユニツト６によりバタフライ演
算された後、第２、第４の各アドレスに書き込ま
れる。 次に、前記メモリの第５、第７の各アドレスか
ら読み出された実数部データは入力端子１，３と
マルチプレクサ５とを夫々介して演算ユニツト７
へ選択出力される。演算ユニツト７は第７図Ｂに
示す如く、加算器２４，２６、減算器２５，２７
からなり、出力端子２８，２９に第１の出力デー
タＣの実数部データC_Rと虚数部データC_Iとを夫々
出力し、出力端子３０，３１に第２の出力データ
Ｄの実数部データD_Rと虚数部データD_Iとを夫々
出力する構成とされている。この演算ユニツト７
により、２つの入力データＡ，Ｂは前記整数部Ｐ
が「２」であるときのバタフライ演算が行なわれ
る。この演算ユニツト７から読み出された各デー
タC_R，C_I，D_R及びD_Iはマルチプレクサ１３を介
して出力端子１４，１５，１６及び１７に夫々選
択出力される。出力端子１４，１６から取り出さ
れた実数部データC_R，D_Rは前記メモリの第５、
第７のアドレスに夫々書き込まれ、他方、出力端
子１５，１７から取り出された虚数部データC_I，
D_Iは上記メモリの例えば第13、第15のアドレス
に新たに書き込まれる。 同様にして、次に上記メモリの第６、第８の各
アドレスから読み出された実数部データが演算ユ
ニツト７によりバタフライ演算されて、それらの
実数部データC_R，D_Rが上記の第６、第８のアド
レスに書き込まれ、虚数部データC_I，D_Iが上記の
メモリの第14、第16のアドレスに新たに書き込ま
れる。これにより、ステージ２のバタフライ演算
が終了する。なお、演算ユニツト７の４つの入力
端子のうち虚数部データA_I，B_Iは常にゼロであ
るので第７図Ｂ図示の構成の代りに、第９図Ｂに
示す構成のものを使用することができる。第９図
Ｂの説明は図から明らかなので省略する。 次にステージ３のバタフライ演算が、第１図、
第３図からもわかるように、引数０と１のデータ
間で演算ユニツト６による整数部Ｐが「０」であ
るバタフライ演算、引数２と３のデータ間で演算
ユニツト７による整数部Ｐが「２」であるバタフ
ライ演算、引数４と５のデータ間で演算ユニツト
８による整数部Ｐが「４」であるバタフライ演算
の順序で順次に行なわれ、最後に引数６と７のデ
ータ間で演算ユニツト９による整数部Ｐが「６」
であるバタフライ演算が行なわれ、得られた実数
部データC_R，D_Rは出力端子１４，１６より取り
出され、虚数部データC_I，D_Iは出力端子１５，１
７より取り出される。 演算ユニツト８は第７図Ｃに示す如く、加算器
３２，３３，３４、減算器３６，３８，３９及び
乗算器３５，３７よりなり、乗算器３５からは第
２の入力データB_R，B_Iの和のデータに√２／２なる 係数が乗算されたデータが取り出され、乗算器３
７からは虚数部データB_Iから実数部データB_Rを
差し引いたデータに、

【式】なる係数が乗算され たデータが取り出される。演算ユニツト８の出力
端子４０，４１には(8)式で示される実数部データ
C_Rと虚数部データC_Iとが夫々取り出され、出力端
子４２，４３には(9)式で示される実数部データ
D_Rと虚数部データD_Iとが夫々出力される。 一方、演算ユニツト９は第７図Ｄに示す如く、
加算器４４，４５，４８，５１、減算器４６，５
０、乗算器４７及び４９から構成されており、乗
算器４７からは減算器４６の出力データ（B_I−
B_R）に係数

【式】を乗算して得られたデータが 取り出され、他方、乗算器４９からは加算器４８
の出力データ（B_I＋B_R）に係数

【式】を乗算し て得られたデータが取り出される。この演算ユニ
ツト９の出力端子５２，５３，５４及び５５から
は、位相回転因子W^sが

【式】である ときの、(6)及び(7)式によるバタフライ演算によつ
て得られた実数部データC_R、虚数部データC_I、実
数部データD_R及び虚数部データD_Iが夫々出力さ
れる。 上記の場合は、Ｎが８であるのでバタフライ演
算は３つのステージで終了するため、整数部Ｐが
「８」以上であるバタフライ演算は行なわれない。
しかし、Ｎが16以上であるときは、ステージ数が
４以上となるから、整数部Ｐが「８」以上のバタ
フライ演算が必要となる。第６図に示す演算ユニ
ツト１０は上記の整数部Ｐが「８」以上であるバ
タフライ演算をするためのユニツトで、従来と同
様に(6)，(7)式で示されるバタフライ演算を行な
う。その場合は、位相回転因子W^sの値に応じた
係数が、コントロール部１１の出力によつて係数
メモリ１２の所定のアドレスから読み出されて演
算ユニツト１０に供給される。 このように、本実施例によれば、演算ユニツト
６は前記タイプの加減算を行ない、演算ユニツ
トはタイプの加減算を行ない、また演算ユニツ
ト８及び９は夫々タイプの演算を行ない、更に
演算ユニツト１０はタイプの演算を行なうの
で、従来のFFTに比し、乗算回数を低減するこ
とができる。すなわち、タイプ及びは前記し
た如く乗算は不要であり、また、タイプの乗算
回数は従来のFFTに比し半減する。ここで、各
タイプの出現回数は第３図、第５図から類推する
ことができるように、一般にタイプがＮ―１
回、タイプが（Ｎ／２）−１回、タイプが
（Ｎ／２）−２回である。従つて、本発明による乗
算回数は （Ｎ／２）log₂N−〔（Ｎ−１） ＋｛（Ｎ／２）−１｝＋｛（Ｎ／４）−１｝〕 ＝（Ｎ／２）log₂N−（7N／４）＋３ となる。 上式で表わされる本発明による乗算回数は、入
力データ数Ｎとの関係では第８図にＩで示す如く
になり、これは同図にで示す従来のFFTの乗
算回数に比し、（7N／４）−３回だけ少ないこと
がわかる。 なお、第６図と同様構成の演算を電子計算機の
内部で行なうこともできる。また、(2)式による逆
変換の場合、虚数部は必ずしもゼロでないので、
演算ユニツト６としては第９図Ａに示す構成の演
算ユニツトを使用するが、演算アルゴリズムその
ものは前期説明と全く同様なのでその説明は省略
する。 効 果 上述の如く、本発明によれば、信号流れ図を複
雑とすることなく従来のFFTと同一の信号流れ
図に従つて、位相回転因子の値が乗算する必要の
ない値であるときは夫々の専用の第１、第２の演
算ユニツトで乗算を行なうことなく加減算だけで
演算ができ、また位相回転因子の実数部の絶対値
と虚数部の絶対値とが夫々等しい場合には専用の
第３の演算ユニツトで最少の乗算回数で所要の演
算ができ、以上より従来のFFTの乗算回数
（Ｎ／２）log₂Nよりも｛（Ｎ／２）log₂N−（７／
４）Ｎ＋３）｝なる式で表わされる小なる乗算回
数で所要のFFT演算ができ、乗算回数の低減化
は演算時間の短縮化に密接に関連しているから、
例えばサンプル数Ｎが256である場合にも、視覚
的に実時間であると見做せる程度の60msという
短い演算時間とすることができ、よつて例えば発
音されている音声信号を発音と同時にリアルタイ
ムで音符表示するが如き用途などに供することが
でき、また乗算回数を減らしているのでFFTよ
りも演算精度を向上することができる等の特長を
有するものである。

【図面の簡単な説明】

第１図はFFTにおける信号流れ図の一例を示
す図、第２図はバタフライ演算を説明する図、第
３図及び第５図は夫々引数、ステージ数及び整数
部の各値の関係の各例を示す図表、第４図は整数
部の値と位相回転因子における角度との関係を示
す図、第６図は本発明装置の一実施例を示すブロ
ツク系統図、第７図Ａ〜Ｄは夫々第６図の各要部
の構成を示すブロツク系統図、第８図はサンプル
数に対する従来のFFTにおける乗算回数と本発
明装置の乗算回数とを夫々対比して示す図、第９
図Ａ，Ｂは夫々第７図Ａ，Ｂの他の例を示すブロ
ツク系統図である。 １〜４……データ入力端子、５，１３……マル
チプレクサ、６〜１０……演算ユニツト、１１…
…コントロール部、１２……係数メモリ、１４〜
１７……データ出力端子、３５，３７，４７，４
９……乗算器。

Claims (1)

【特許請求の範囲】
1. １ 入力データに対し位相回転因子を用いたバタ
   フライ演算を順次行なつて高速フーリエ変換され
   たデータ列を得る演算装置であつて、入力データ
   列をバタフライ演算されるべき上記位相回転因子
   の値に応じて振分けて出力する第１の切換出力手
   段と、上記位相回転因子の値が１、−ｊであると
   きに該位相回転因子とバタフライ演算されるべき
   データが該第１の切換出力手段より印加される第
   １、第２の演算ユニツトと、実数部の絶対値と虚
   数部の絶対値とが夫々等しい値の位相回転因子と
   バタフライ演算されるべきデータが該第１の切換
   出力手段より印加される第３の演算ユニツトと、
   上記値以外の値の位相回転因子とバタフライ演算
   されるべきデータが該第１の切換出力手段より印
   加される第４の演算ユニツトと、予め記憶されて
   いる乗算係数を定められた順序で該第４の演算ユ
   ニツトに印加する手段と、該第１乃至第４の演算
   ユニツトの出力データを一定の順序で、かつ、実
   数部と虚数部とに夫々分けて出力する第２の切換
   出力手段とより構成したことを特徴とする高速フ
   ーリエ変換の演算装置。