WO2017188656A1 - 고효율 Ｇａ-ｐｏｌａｒ 수직 발광 다이오드 소자 및 그 제조방법 - Google Patents

고효율 Ｇａ-ｐｏｌａｒ 수직 발광 다이오드 소자 및 그 제조방법 Download PDF

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성태연
김대현
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    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings

Definitions

  • the present invention relates to a III-V nitride-based semiconductor device, and more particularly, to a Ga-polar vertical light emitting diode (GVLED) with improved current spreading.
  • GVLED Ga-polar vertical light emitting diode
  • LEDs Light emitting diodes are semiconductor devices that can generate various lights based on recombination of electrons and holes at junctions of p and n-type semiconductors when current is applied thereto.
  • the light emitting diode a III-V nitride semiconductor device
  • vertical LEDs are actively developed to realize high brightness even in high power / high temperature environments such as vehicle lighting.
  • Ga-polar vertical LEDs can be classified into N-polar and Ga-polar vertical LEDs according to the growth direction of the epi layer.
  • the N electrode located at the top of the device is placed at the bottom of the device by introducing a via-hole contact plug, thereby reducing light absorption generated by the N electrode. have. Accordingly, the Ga-polar vertical LED can provide higher luminance light emission than the N-polar vertical LED.
  • the contact plug of the via-hole structure has a small contact area, which may cause a current crowding phenomenon. Even when using a plurality of contact plugs, there is a limit to the current spreading effect.
  • One technical problem to be solved by the present invention is in a vertical LED composed of a n-electrode of a contact plug filled with a via-hole structure and a p-electrode of a mesa structure, electrons injected from the n electrode to increase current injection efficiency.
  • a vertical LED composed of a n-electrode of a contact plug filled with a via-hole structure and a p-electrode of a mesa structure, electrons injected from the n electrode to increase current injection efficiency.
  • Vertical light emitting diode device comprises a conductive substrate; A p-type GaN layer disposed on the conductive substrate; An active layer disposed on the GaN layer; A first n-type GaN layer disposed on the active layer; An undoped AlN layer disposed on the first n-type GaN layer; A second n-type GaN layer disposed on the AlN layer; And a contact plug penetrating the p-type GaN layer, the active layer, the first n-type GaN layer, and the AlN layer to bond to the second n-type GaN layer.
  • the second n-type GaN layer comprises a high concentration first region, a low concentration second region, and a high concentration third region, which are sequentially stacked, the first region and the AlN layer
  • the two-dimensional electron gas layer may be formed at the interface of the.
  • the doping concentration of the second region is 10E 15 / cm 3 To 10E 17 / cm 3 .
  • the thickness of the second region may be 1 nm to 3 nm.
  • the thickness of the AlN layer may be 1 nm to 3 nm.
  • it may further include an n-type InGaN layer disposed between the second n-type GaN layer and the AlN layer.
  • the n-type InGaN layer is In x Ga 1 - x N, x may be greater than 0 or less than 0.1.
  • the thickness of the n-type InGaN layer may be 1 nm to 3 nm.
  • a wafer bonding layer disposed between the p-type GaN layer and the conductive substrate; An insulating layer disposed between the wafer bonding layer and the p-type GaN layer; A p electrode disposed between the insulating layer and the p-type GaN layer; An ohmic junction layer disposed between the p-electrode and the p-type GaN layer; And a contact plug insulating layer disposed to surround the contact plug.
  • contacting the ohmic junction layer in a trench formed through the second n-type GaN layer, the AlN layer, the first n-type GaN layer, the active layer, and the p-type GaN layer may further include a p electrode pad disposed to be.
  • a GaN buffer layer, a lower n-type GaN layer, an AlN layer, an upper n-type GaN layer, an active layer, and a p-type GaN layer are sequentially stacked on a sapphire substrate.
  • step Forming via holes penetrating through the p-type GaN layer, the active layer, the upper n-type GaN layer, and the AlN layer; Forming a contact plug insulating layer on sidewalls of the via holes; Forming an ohmic bonding layer and a p electrode on the sapphire substrate on which the insulating layer is formed, and forming an insulating layer on the sidewall of the via hole and the p-type electrode; And etching the lower surface of the via hole to expose the lower n-type GaN layer and fill the via hole to form a contact plug.
  • forming a wafer bonding layer on the sapphire substrate on which the contact plug is formed and bonding the wafer bonding layer and the conductive substrate Removing the sapphire substrate using a laser lift off technique; Removing the exposed GaN buffer layer to expose the top n-type GaN layer; Surface treating the exposed top n-type GaN layer to provide a surface roughness; And forming a trench formed through the upper n-type GaN layer, the AlN layer, the lower n-type GaN layer, the active layer, and the p-type GaN layer and contacting the ohmic junction layer under the trench.
  • the method may further include forming a pad.
  • the lower n-type GaN layer may include a high concentration first region, a low concentration second region, and a high concentration third region, which are sequentially stacked, and wherein the lower n-type GaN layer A two-dimensional electron gas layer may be formed at an interface between one region and the AlN layer.
  • the method may further include forming an InGaN layer between the AlN layer and the lower n-type GaN layer.
  • a Ga-polar vertical LED has a two-dimensional electron gas by inserting an AlN-based epitaxial layer between n-type semiconductor layers to improve current spreading in the n-type semiconductor.
  • the two-dimensional electron gas may provide an n-type semiconductor layer having a very high electrical conductivity around the n-electrode, and current crowding as the current injected into the n-electrode rapidly spreads through the n-type semiconductor layer. You can solve the problem.
  • 1A is a plan view illustrating a Ga-Polar vertical LED according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along the lines A-A ', B-B', and C-C 'of FIG. 1A.
  • FIGS. 2A to 2J are views illustrating a method of manufacturing a vertical light emitting diode device according to an embodiment of the present invention.
  • FIG. 3 is a band diagram of the vertical light emitting diode device of FIG. 1.
  • FIG 4 shows a band diagram according to the doping concentration and thickness of the upper n-type GaN layer (or the first n-type GaN layer).
  • FIG. 5 shows a vertical light emitting diode device 100a and a band diagram thereof according to another embodiment of the present invention.
  • FIG. 6 is a band diagram according to the In doping concentration of the InGaN layer 137 of FIG. 5 and the thickness of the InGaN layer 137.
  • the n-electrode of the contact plug structure is in contact with an n-type semiconductor layer (GaN), and the n-type semiconductor layer (GaN) is n-GaN / u- It may have an AlN / n-GaN structure, n-GaN / n -- GaN / n-GaN / u-AlN / n-GaN structure, or n-GaN / n-InGaN / u-AlN / n-GaN structure.
  • the n-type semiconductor layer may generate a two-dimensional electron gas at the GaN / u-AlN interface to provide a region having high electrical conductivity. Accordingly, current spreading characteristics in the n-type GaN layer can be improved.
  • 1A is a plan view illustrating a Ga-Polar vertical LED according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along the lines A-A ', B-B', and C-C 'of FIG. 1A.
  • the vertical light emitting diode device 100 may include a conductive substrate 110; A p-type GaN layer 132 disposed on the conductive substrate 110; An active layer 134 disposed on the GaN layer; A first n-type GaN layer 136 disposed on the active layer; An undoped AlN layer 138 disposed on the first n-type GaN layer; A second n-type GaN layer 139 disposed on the AlN layer; And a contact plug 142 penetrating the p-type GaN layer, the active layer, the first n-type GaN layer, and the AlN layer to bond to the second n-type GaN layer 139.
  • the conductive substrate 110 may be a substrate attached by a wafer bonding technique.
  • the material of the conductive substrate 110 may be molybdenum or copper.
  • the conductive substrate 110 may be fabricated by forming a thick film using electro-plating.
  • the conductive substrate 110 may be replaced with a silicon substrate.
  • the wafer bonding layer 112 is disposed on the conductive substrate 110.
  • the wafer bonding layer 112 may be an Au / Sn alloy, a Ni / Sn alloy, various alloys including Sn, or the like.
  • the wafer bonding layer 112 may be bonded to the conductive substrate 110 by low temperature heat treatment at a level of 200 degrees Celsius.
  • An insulating layer 114 is disposed on the wafer bonding layer 112.
  • the insulating layer 114 may be a silicon oxide film or a silicon nitride film.
  • the insulating layer may extend to surround the contact plug 142.
  • the p electrode 116 may be disposed on the insulating layer 114.
  • the p electrode 116 may be Ni / Au, Pd, Pt, Cr, Ti, or Al.
  • An ohmic bonding layer 118 may be disposed on the p electrode 116.
  • the ohmic bonding layer 118 may be a material capable of ohmic bonding with p-type GaN.
  • the ohmic bonding layer 118 may include silver (Ag), silver alloy (Ag Alloy), Pd, Pt, Ni, Au, ITO and the like.
  • the ohmic bonding layer 118 may have a stacked structure of ITO / Ag.
  • the ohmic junction layer may operate as a reflective layer that reflects ultraviolet rays or blue.
  • the insulating layer may be disposed to surround a lower end of the contact plug, and the p-electrode and the ohmic bonding layer 117 may be electrically insulated from the contact plug 142 by the insulating layer 114.
  • the p-type GaN layer 132 may be disposed on the ohmic bonding layer 118.
  • the p-type GaN layer 132 may be doped with Mg and have a thickness of about 100 nm.
  • An electron block layer (not shown) may be disposed on the p-type GaN layer 132.
  • the electron block layer is made of AlGaN and may be several tens of nm in level.
  • An active layer 134 may be disposed on the p-type GaN layer 132.
  • the active layer 134 may have a thickness of several tens to several hundred nm.
  • the active layer may emit light by recombination of electrons and holes.
  • the active layer 134 may have a multi-quantum well structure in order to emit near ultraviolet rays.
  • the multi-quantum well structure may be a GaN / AlGaN structure.
  • the multi quantum well structure may be an InGaN / GaN structure.
  • the first n-type GaN layer 136 may be disposed on the active layer 134.
  • An undoped AlN layer 138 disposed on the first n-type GaN layer 138 may be disposed.
  • the AlN layer 138 may have a thickness of about 1 nm to about 3 nm.
  • a second n-type GaN layer 139 may be disposed on the AlN layer 138.
  • An upper surface of the second n-type GaN layer 139 may be surface treated to have a surface roughness.
  • the second n-type GaN layer 139 may include a high concentration first region, a low concentration second region, and a high concentration third region that are sequentially stacked.
  • a two-dimensional electron gas layer is formed at an interface between the first region and the AlN layer 138.
  • the doping concentration of the second region may be 10E 15 to 10E 17 .
  • the thickness of the second region may be 1 nm to 3 nm.
  • the two-dimensional electron gas layer may have a high electrical conductivity to provide a current spreading effect and provide a current flowing in parallel to the substrate.
  • the contact plug may operate as an n electrode, and the contact plug may contact the first region. Accordingly, the second region may have a high resistance due to the low doping concentration.
  • a contact plug 142 may be disposed to apply a voltage between the second n-type GaN 139 and the p-type GaN layer 132.
  • the contact plug 142 penetrates through the p-type GaN layer 132, the active layer 134, the first n-type GaN layer 136, and the AlN layer 138 to pass through the second n-type GaN layer.
  • There may be a plurality of contact plugs 142.
  • the material of the contact plug 142 may be a material capable of performing ohmic bonding with n-type GaN.
  • the contact plug 142 may be formed of a Ti or Cr based multilayer structure such as a Ti / Al structure, Ti / Al / Ni / Au, Cr / Al, Cr / Al / Ni / Au, and the like.
  • the contact plug insulating layer 144 may be disposed to surround the contact plug 142.
  • the contact plug insulating layer 144 may be a silicon oxide film or a silicon nitride film. A portion of the insulating layer 114 may surround the contact plug 142, and the contact plug 142 wrapped in the insulating layer 114 may be wrapped with the contact plug insulating layer 144.
  • the bottom surface of the contact plug 142 is covered with a multi-layer diffusion barrier layer to contact the wafer bonding layer 112 in order to solve the problem of deterioration of reliability due to diffusion of the bonding material during wafer bonding.
  • An upper surface of the contact plug 142 is in contact with the second n-type GaN layer 139. Electrons injected through the contact plug 142 may be provided to the second n-type GaN layer 139 and the first n-type GaN layer 136 below. In this case, electrons may be transmitted through tunneling through the AlN layer 138 disposed between the second n-type GaN and the first n-type GaN layer.
  • the p electrode pad 120 may include the second n-type GaN layer 139, the AlN layer 138, the first n-type GaN layer 136, the active layer 134, and the p-type GaN layer 132.
  • the trench 121 may be disposed in contact with the ohmic bonding layer 118 through the trench 121 formed therethrough.
  • the p electrode pad 120 may be a Ti or Cr based multilayer structure such as a Ti / Al structure, Ti / Al / Ni / Au, Cr / Al, Cr / Al / Ni / Au.
  • FIGS. 2A to 2J are views illustrating a method of manufacturing a vertical light emitting diode device according to an embodiment of the present invention.
  • a GaN buffer layer 104, a lower n-type GaN layer (or a second n-type GaN layer, 139), an undoped AlN layer 138, and an upper n-type GaN layer are formed on the sapphire substrate 102.
  • the first n-type GaN layer 136, the active layer 134, and the p-type GaN layer 132 are sequentially stacked.
  • the sapphire substrate may be a (0001) substrate.
  • the GaN buffer layer 104, the lower n-type GaN layer 139, the AlN layer 138, the upper n-type GaN layer 136, the active layer 134, and the p-type GaN layer 132 are metal-organic chemical vapor phases.
  • the lower n-type GaN layer (or second n-type GaN layer, 139) may include a high concentration first region, a low concentration second region, and a high concentration third region.
  • a two-dimensional electron gas layer is formed at an interface between the first region and the AlN layer 138.
  • the doping concentration of the second region may be 10E 15 to 10E 17 .
  • the thickness of the second region may be 1 nm to 3 nm.
  • the two-dimensional electron gas layer may have a high electrical conductivity to provide a current spreading effect and provide a current flowing in parallel to the substrate.
  • the silicon doping concentration of the first region and the third region may be 10E 18 or more.
  • a photoresist mask pattern is formed on the p-type GaN layer 132 through a photolithography process, and anisotropic etching is performed using the photoresist mask pattern as an etching mask to form the p-type GaN layer ( 132, via holes 152 penetrating the active layer 134, the upper n-type GaN layer 136, and the AlN layer 138.
  • the lower surface of the via hole 152 may contact the lower n-type GaN layer 139.
  • a contact plug insulating layer 144 is formed on sidewalls of the via hole 152.
  • the contact plug insulating layer 144 may deposit a silicon oxide film or a silicon nitride film using chemical vapor deposition.
  • the contact plug insulating layer 144 is removed in the region except for the sidewall of the via hole 152 and the periphery of the inlet of the via hole 152 using a photolithography process.
  • an ohmic contact layer 118 is formed in a region except the via hole 152 using a lift-off process.
  • the ohmic contact layer 118 may be a material that performs ohmic bonding with p-type GaN.
  • the ohmic contact layer 118 may be an ITO / Ag structure, an Ag single layer structure, or a Pd / Ag structure, a Pt / Ag structure, a Ni / Ag structure, or an Au / Ag structure.
  • the ohmic contact layer 118 may operate as a reflective layer that reflects ultraviolet light or blue.
  • the p electrode 116 is formed on the ohmic contact layer 118 using a lift-off process.
  • the p electrode 116 may be a Ti or Cr based multilayer structure such as a Ni / Au structure, a Ti / Al structure, Ti / Al / Ni / Au, Cr / Al, Cr / Al / Ni / Au, and the like.
  • an insulating layer 114 is formed.
  • the insulating layer 114 may be conformally formed on sidewalls and a bottom surface of the via hole 152.
  • the insulating layer 114 may be a silicon oxide film or a silicon nitride film.
  • anisotropic etching is performed to etch the insulating layer 114 disposed on the bottom surface of the via hole 152.
  • the lower n-type GaN layer 139 is exposed.
  • the via hole 152 is filled with a conductive material to form a contact plug 142.
  • the contact plug may be Cr / Au structure, Cr / Al / Pt / Au structure, Ti / Au structure, Ti / Al structure, or Ti / Al / Ni / Au.
  • the contact plug 142 may be formed through an etch-back process after depositing a metal or a metal alloy through chemical vapor deposition.
  • a wafer bonding layer 112 may be formed on the LED substrate on which the contact plug 142 is formed.
  • the wafer bonding layer 112 may be an Au / Sn alloy, a Ni / Sn alloy, various alloys including Sn, or the like.
  • the LED substrate on which the contact plug is formed may be combined with the conductive substrate 110 through low temperature heat treatment at a level of 200 degrees Celsius.
  • the conductive substrate may be molybdenum, copper, or a silicon substrate.
  • the sapphire substrate 102 may be removed using a laser lift off technique. Specifically, a KrF laser beam may be incident on the sapphire substrate 102. When a laser beam is provided to the sapphire substrate, the laser beam passes through the sapphire substrate 102 and is absorbed between the GaN buffer layer 104 and the sapphire substrate 102 to form a split zone. Accordingly, the sapphire substrate 102 can be removed.
  • the GaN buffer layer 104 may be disposed to be an upper surface.
  • the exposed n-type GaN layer 139 may be exposed by removing the exposed GaN buffer layer 104.
  • the GaN buffer layer 104 may be performed by dry etching using plasma.
  • the exposed top n-type GaN layer 139 may be surface treated to provide surface roughness.
  • the surface roughness may increase the light extraction efficiency.
  • the surface roughness may be formed through wet etching using a KOH solution.
  • the lower n-type GaN layer 139, the AlN layer 138, the upper n-type GaN layer 136, the active layer 134, and the p A trench 121 formed through the GaN layer 132 is formed.
  • the p-electrode pad 120 contacting the ohmic bonding layer 118 may be formed under the trench 121 by using a lift-off process.
  • the p electrode pad 120 may have a multilayer structure such as Cr / Al / Ni / Au structure, Cr / Ni / Au structure, or Ni / Au.
  • FIG. 3 is a band diagram of the vertical light emitting diode device of FIG. 1.
  • one end of the contact plug 142 may be connected to the wafer bonding layer after being covered with a diffusion barrier layer having a multilayer structure to solve a problem of deterioration of reliability due to diffusion of a bonding material during wafer bonding.
  • the other end of the contact plug may be connected to the lower n-type GaN layer (or the second n-type GaN layer 139). Accordingly, a bias voltage may be applied to the p-type GaN / active layer / n-type GaN structure.
  • the AlN layer 138 is a very thin film having a thickness of 2 nm, and electrons injected from the lower n-type GaN layer (or the second n-type GaN layer 139) are formed by tunneling the AlN layer to the upper n-type GaN layer ( Or the first n-type GaN layer 136.
  • a two-dimensional electron gas may be formed at an energy well formed at an interface between the AlN layer 138 and the lower n-type GaN layer (or the second n-type GaN layer 139).
  • the two-dimensional electron gas may have a high electrical conductivity and provide an electron spreading effect. Accordingly, the active layer can emit light uniformly.
  • FIG 4 shows a band diagram according to the doping concentration and thickness of the upper n-type GaN layer (or the first n-type GaN layer).
  • the thickness of the AlN layer 138 is 2 nm
  • the lower n-type GaN layer (or the second n-type GaN layer, 139) may be formed of a high concentration first region, a low concentration second region, and a high concentration agent. It can include three regions.
  • the thickness of the second region is 1 nm on the left side and 2 nm on the right side.
  • the n-type doping concentration of the second region is 5E 15 / cm 3 , 5E 16 / cm 3, and 5E 17 / cm 3 . At this doping concentration, a two-dimensional electron gas was formed.
  • the upper n-type GaN layer and the lower n-type GaN layer both grow in the Ga-face crystal direction. However, since they are reversed later in the process, both are ultimately N-face crystal directions.
  • FIG. 5 shows a vertical light emitting diode device 100a and a band diagram thereof according to another embodiment of the present invention. Descriptions overlapping with those described in FIG. 1 will be omitted.
  • an InGaN layer 137 may be disposed between the AlN layer 138 and the lower n-type GaN layer (eg, the second n-type GaN layer 139).
  • the InGaN layer 137 may be doped n-type and form a two-dimensional electron gas efficiently.
  • FIG. 6 is a band diagram according to the In doping concentration of the InGaN layer 137 of FIG. 5 and the thickness of the InGaN layer 137.
  • In doping concentrations of InGaN layer 137 were investigated for 0%, 5%, and 10%.
  • the thickness of the InGaN layer 137 was investigated for 1 nm and 2 nm. In all of these cases, a two-dimensional electron gas is formed.

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Abstract

본 발명은 수직형 발광 다이오드 소자 및 그 제조 방법을 제공한다. 이 수직형 발광 다이오드 소자는 도전성 기판; 상기 도전성 기판 상에 배치된 p형 GaN층; 상기 GaN층 상에 배치된 활성층; 상기 활성층에 배치된 제1 n 형 GaN층; 상기 제1 n형 GaN 층 상에 배치된 도핑되지 않은 AlN층; 상기 AlN 층 상에 배치된 제2 n형 GaN층; 및 상기 p형 GaN층, 상기 활성층, 상기 제1 n 형 GaN층, 그리고 상기 AlN층을 관통하여 상기 제2 n형 GaN층에 접합하는 콘택 플러그를 포함한다.

Description

고효율 Ｇａ-ｐｏｌａｒ 수직 발광 다이오드 소자 및 그 제조방법
본 발명은 III-V족 질화물계 반도체 소자에 관한 것으로, 보다 구체적으로 전류퍼짐 현상이 향상된 갈륨-폴라 수직형 발광 다이오드 소자(Ga-polar vertical Light Emitting Diode; GVLED)에 관한 것이다.
발광다이오드(Light Emitting Diode, LED)는 전류가 가해지면 p, n형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여 다양한 빛을 발생시킬 수 있는 반도체 장치이다.
III-V족 질화물계 반도체 소자인 발광다이오드는 수평형(lateral) 구조를 시작으로 시장의 수요에 따라 점차 고휘도 특성을 위한 플립칩(flip-chip), 수직형(vertical) 구조로 발전해왔다. 특히, 차량조명 적용과 같은 고전력/고온 환경에서도 고휘도 특성을 구현하기 위해 수직형(vertical) LED의 개발이 활발하다.
수직형 LED는 에피층의 성장 방향에 따라 N-polar, Ga-polar 수직형 LED로 구분될 수 있다. Ga-polar 수직형 LED의 경우, 소자의 상부에 위치한 N 전극을 비아-홀(via-hole) 구조의 콘택 플러그를 도입하여 소자의 하부에 배치하여, N 전극에서 발생하는 광흡수를 감소시킬 수 있다. 이에 따라, Ga-polar 수직형 LED는 N-polar 수직형 LED보다 고휘도 발광을 제공할 수 있다. 비아-홀 구조의 콘택 플러그는 접촉 면적이 작아 전류 크라우딩 현상을 유발할 수 있다. 복수 개의 콘택 플러그를 사용하는 경우에도, 전류 퍼짐 효과에 한계가 있다.
본 발명의 해결하고자 하는 일 기술적 과제는 비아-홀 구조를 채운 콘택 플러그의 n 전극과 메사(mesa) 구조의 p 전극으로 구성된 수직형 LED에서, 전류주입효율을 증가시키기 위해서 n 전극에서 주입된 전자가 p 전극에서 주입된 홀과 최단 거리로 재결합(recombination)할 수 있는 구조를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직형 발광 다이오드 소자는 도전성 기판; 상기 도전성 기판 상에 배치된 p형 GaN층; 상기 GaN층 상에 배치된 활성층; 상기 활성층에 배치된 제1 n 형 GaN층; 상기 제1 n형 GaN 층 상에 배치된 도핑되지 않은 AlN층; 상기 AlN 층 상에 배치된 제2 n형 GaN층; 및 상기 p형 GaN층, 상기 활성층, 상기 제1 n 형 GaN층, 그리고 상기 AlN층을 관통하여 상기 제2 n형 GaN층에 접합하는 콘택 플러그를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 n 형 GaN층은 차례로 적층된 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함하고, 상기 제1 영역과 상기 AlN층의 계면에 2차원 전자 가스층이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 영역의 도핑 농도는 10E15 /cm3 내지 10E17 /cm3일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 영역의 두께는 1 nm 내지 3 nm 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 AlN층 의 두께는 1 nm 내지 3 nm 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 n형 GaN 층과 상기 AlN층 사이에 배치된 n형 InGaN 층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 n형 InGaN 층은 InxGa1 - xN 에서, x는 0 초과 0.1 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 n형 InGaN 층의 두께는 1 nm 내지 3 nm일 수 있다.
본 발명의 일 실시예에 있어서, 상기 p형 GaN층과 상기 도전성 기판 사이에 배치된 웨이퍼 결합층; 상기 웨이퍼 결합층과 상기 p형 GaN층 사이에 배치된 절연층; 상기 절연층과 상기 p형 GaN층 사이에 배치된 p 전극; 상기 p전극과 상기 p형 GaN 층 사이에 배치된 오믹 접합층; 및 상기 콘택 플러그를 감싸도록 배치된 콘택 플러그 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 n형 GaN층, 상기 AlN층, 상기 제1 n 형 GaN층, 상기 활성층, 그리고 상기 p형 GaN층을 관통하여 형성된 트렌치에서 상기 오믹 접합층에 접촉하여 배치되는 p 전극 패드를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 발광 다이오드 소자의 제조 방법은 사파이어 기판 상에 GaN 버퍼층, 하부 n형 GaN층, AlN층, 상부 n형 GaN층, 활성층, 및 p형 GaN층을 차례로 적층하는 단계; 상기 p형 GaN층, 상기 활성층, 상기 상부 n형 GaN층, 및 상기 AlN층을 관통하는 비아 홀을 형성하는 단계; 상기 비아 홀의 측벽에 콘택 플러그 절연층을 형성하는 단계; 상기 절연층이 형성된 상기 사파이어 기판 상에 오믹 접합층 그리고 p 전극을 형성하고, 상기 비아 홀의 측벽 및 상기 p형 전극 상에 절연층을 형성하는 단계; 및 상기 비아 홀의 하부면을 식각하여 상기 하부 n형 GaN층을 노출시키고 상기 비아홀을 채워서 콘택 플러그를 형성하는 단계;를 포함한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그가 형성된 상기 사파이어 기판 상에 웨이퍼 결합층을 형성하고 상기 웨이퍼 결합층과 상기 도전성 기판을 결합시키는 단계; 레이저 리프트 오프 기술을 이용하여 상기 사파이어 기판을 제거하는 단계; 노출된 GaN 버퍼층을 제거하여 상기 상부 n형 GaN층을 노출시키는 단계; 노출된 상부 n형 GaN층을 표면 처리하여 표면 거칠기를 제공하는 단계; 및 상기 상부 n형 GaN층, 상기 AlN층, 상기 하부 n 형 GaN층, 상기 활성층, 그리고 상기 p형 GaN층을 관통하여 형성된 트렌치를 형성하고 상기 트렌치의 하부에 상기 오믹 접합층에 접촉하는 p 전극 패드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 n형 GaN층은 차례로 적층된 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함하고, 상기 하부 n 형 GaN층의 상기 제1 영역과 상기 AlN층의 계면에 2차원 전자 가스층이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 AlN층과 상기 하부 n형 GaN층 사이에 InGaN층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, Ga-polar 수직형 LED는 n형 반도체에서 전류 퍼짐(current spreading) 현상을 개선하기 위해, n형 반도체층 사이에 AlN 기반의 에피층을 삽입하여 2차원 전자 가스(two dimensional electron gas; 2DEG)를 형성한다. 상기 2차원 전자 가스는 n 전극의 주변에 전기 전도도가 매우 높은 n형 반도체층을 제공할 수 있으며, 상기 n 전극으로 주입된 전류가 급속히 n형 반도체층 전체로 퍼짐으로서 전류 크라우드딩(current crowding) 문제를 해결할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 Ga-Polar 수직형 LED를 나타내는 평면도이다.
도 1b는 도 1a의 A-A', B-B', 및 C-C' 선을 따라 자른 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 수직형 발광 다이오드 소자의 제조 방법을 설명하는 도면들이다.
도 3은 도 1의 수직형 발광 다이오드 소자의 밴드 다이어그램을 나타낸다.
도 4는 상부 n형 GaN층(또는 제1 n형 GaN층)의 도핑 농도 및 두께에 따른 밴드 다이어그램을 나타낸다.
도 5는 본 발명의 또 다른 실시예에 따른 수직형 발광 다이오드 소자(100a) 및 그 밴드 다이어그램을 나타낸다.
도 6은 도 5의 InGaN층(137)의 In 도핑 농도 및 InGaN층(137)의 두께에 따른 밴드 다이어그램을 나타낸다.
본 발명의 일 실시예에 따르면, Ga-Polar 수직형 LED에서, 콘택 플러그 구조의 n 전극은 n형 반도체층(GaN)과 접촉하고, 상기 n형 반도체층(GaN)은 n-GaN/u-AlN/ n-GaN 구조, n-GaN /n--GaN/n-GaN/u-AlN/ n-GaN 구조, 또는 n-GaN/ n-InGaN /u-AlN/ n-GaN 구조를 가질 수 있다. 이에 따라, 상기 n형 반도체층은 GaN/u-AlN 계면에 2차원 전자 가스를 발생시키어 높은 전기 전도도를 가진 영역을 제공할 수 있다. 이에 따라, n형 GaN층에서의 전류 퍼짐(current spreading) 특성을 향상시킬 수 있다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 구체적인 내용을 실시예에 기초하여 설명한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 Ga-Polar 수직형 LED를 나타내는 평면도이다.
도 1b는 도 1a의 A-A', B-B', 및 C-C' 선을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 수직형 발광 다이오드 소자(100)는 도전성 기판(110); 상기 도전성 기판(110) 상에 배치된 p형 GaN층(132); 상기 GaN층 상에 배치된 활성층(134); 상기 활성층에 배치된 제1 n 형 GaN층(136); 상기 제1 n형 GaN 층 상에 배치된 도핑되지 않은 AlN층(138); 상기 AlN 층 상에 배치된 제2 n형 GaN층(139); 및 상기 p형 GaN층, 상기 활성층, 상기 제1 n 형 GaN층, 그리고 상기 AlN층을 관통하여 상기 제2 n형 GaN층(139)에 접합하는 콘택 플러그(142)를 포함한다.
상기 도전성 기판(110)은 웨이퍼 본딩 기술에 의하여 부착된 기판일 수 있다. 상기 도전성 기판(110)의 재질은 몰리브덴 또는 구리일 수 있다. 또는, 상기 도전성 기판(110)은 전주법(electro-plating)을 이용하여 후막을 형성하여 제작될 수 있다. 또는, 상기 도전성 기판(110)은 실리콘 기판으로 대체될 수 있다.
상기 도전성 기판(110) 상에 웨이퍼 결합층(112)이 배치된다. 상기 웨이퍼 결합층(112)은 Au/Sn 합금, 또는 Ni/Sn 합금, Sn이 포함된 다양한 합금 등 일 수 있다. 상기 웨이퍼 결합층(112)은 섭씨 200도 수준의 저온 열처리에 의하여 상기 도전성 기판(110)과 본딩될 수 있다.
절연층(114)이 상기 웨이퍼 결합층(112) 상에 배치된다. 상기 절연층(114)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 절연층은 상기 콘택 플러그(142)를 감싸도록 연장될 수 있다.
p 전극(116)이 상기 절연층(114) 상에 배치될 수 있다. 상기 p 전극(116)은 Ni/Au, Pd, Pt, Cr, Ti 또는 Al일 수 있다.
상기 p 전극(116) 상에 오믹 접합층(118)이 배치될 수 있다. 상기 오믹 접합층(118)은 p형 GaN와 오믹 접합이 가능한 물질일 수 있다. 구체적으로 상기 오믹 접합층(118)은 은(Ag), 은 합금(Ag Alloy), Pd, Pt, Ni, Au, ITO 등을 포함할 수 있다. 바람직하게는 상기 오믹 접합층(118)은 ITO/Ag의 적층 구조일 수 있다. 상기 오믹 접합층은 자외선 또는 청색을 반사하는 반사층으로 동작할 수 있다. 상기 절연층은 상기 컨택 플러그의 하단을 감싸도록 배치되고, 상기 p 전극 및 상기 오믹 접합층(117)은 상기 절연층(114)에 의하여 상기 컨택 플러그(142)와 전기적으로 절연될 수 있다.
상기 오믹 접합층(118) 상에 p형 GaN 층(132)이 배치될 수 있다. 상기 p형 GaN 층(132)은 Mg으로 도핑되고, 100 nm 수준의 두께를 가질 수 있다. 상기 p형 GaN 층(132) 상에 전자 블록층(미도시)이 배치될 수 있다. 상기 전자 블록층은 AlGaN 재질이고 수십 nm 수준일 수 있다.
상기 p형 GaN 층(132) 상에 활성층(134)이 배치될 수 있다. 상기 활성층(134)의 두께는 수십 내지 수백 nm 수준일 수 있다. 상기 활성층은 전자와 홀이 재결합하여 발광할 수 있다.
상기 활성층(134)은 근자외선을 방출하기 위하여 다중 양자 우물 구조일 수 있다. 자외선을 방출하는 경우, 상기 다중 양자 우물 구조는 GaN/AlGaN 구조일 수 있다. 청색 또는 녹색을 방출하는 경우, 상기 다중 양자 우물 구조는 InGaN/GaN 구조일 수 있다.
상기 활성층(134) 상에 제1 n 형 GaN층(136)이 배치될 수 있다. 상기 제1 n형 GaN층(138) 상에 배치된 도핑되지 않은 AlN층(138)이 배치될 수 있다. 상기 AlN층(138)의 두께는 1 nm 내지 3 nm 일 수 있다.
상기 AlN 층(138) 상에 제2 n형 GaN층(139)이 배치될 수 있다. 상기 제2 n형 GaN층(139)의 상부면은 표면 거칠기를 가지도록 표면 처리될 수 있다.
제2 n 형 GaN층(139)은 차례로 적층된 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함할 수 있다. 상기 제1 영역과 상기 AlN층(138)의 계면에 2차원 전자 가스층이 형성된다. 상기 제2 영역의 도핑 농도는 10E15 내지 10E17일 수 있다. 상기 제2 영역의 두께는 1 nm 내지 3 nm 일 수 있다. 상기 2차원 전자 가스층은 높은 전기 전도도를 가지고 전류 퍼짐 효과를 제공하고 기판에 평행하게 흐르는 전류를 제공할 수 있다. 상기 컨택 플러그는 n 전극으로 동작하고, 상기 컨택 플러그는 상기 제1 영역에 접촉하는 것이 바람직할 수 있다. 이에 따라, 제2 영역은 낮은 도핑 농도에 기인하여, 높은 저항을 가질 수 있다. 따라서, 전류는 주로 상기 제1 영역을 따라 기판에 평행하게 흐를 수 있다. 상기 제2 n형 GaN(139)과 상기 p형 GaN층(132) 사이에 전압을 인가하기 위하여, 콘택 플러그(142)가 배치될 수 있다. 상기 콘택 플러그(142)는 상기 p형 GaN층(132), 상기 활성층(134), 상기 제1 n 형 GaN층(136), 그리고 상기 AlN층(138)을 관통하여 상기 제2 n형 GaN층(139)에 접합할 수 있다. 상기 콘택 플러그(142)는 복수 개일 수 있다. 상기 콘택 플러그(142)의 재질은 n형 GaN와 오믹 접합을 수행할 수 있는 물질일 수 있다. 구체적으로, 상기 콘택 플러그(142)의 재질은 Ti/Al 구조, Ti/Al/Ni/Au, Cr/Al, Cr/Al/Ni/Au 등 Ti나 Cr 기반의 다층구조 일 수 있다.
상기 콘택 플러그(142)를 감싸도록 콘택 플러그 절연층(144)이 배치될 수 있다. 상기 콘택 플러그 절연층(144)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 절연층(114)의 일부는 상기 콘택 플러그(142)를 감싸고, 상기 절연층(114)에 감싸인 콘택 플러그(142)는 다시 콘택 플러그 절연층(144)으로 감싸일 수 있다.
상기 콘택 플러그(142)의 하부면은 웨이퍼 본딩 과정에서 본딩 물질의 확산으로 인한 신뢰성 저하 문제를 해결하기 위해 다층구조의 확산 방지막으로 덮인 후, 상기 웨이퍼 결합층(112)과 접촉한다. 상기 콘택 플러그(142)의 상부면은 상기 제2 n형 GaN 층(139)과 접촉한다. 상기 콘택 플러그(142)를 통하여 주입된 전자는 상기 제2 n형 GaN층(139)과 그 하부의 제1 n형 GaN층(136)에 제공될 수 있다. 이 경우, 전자는 상기 제2 n형 GaN과 제1 n형 GaN층 사이에 배치된 AlN층(138)을 터널링을 통과하여 전달될 수 있다.
p 전극 패드(120)는 상기 제2 n형 GaN층(139), 상기 AlN층(138), 상기 제1 n 형 GaN층(136), 상기 활성층(134), 그리고 상기 p형 GaN층(132)을 관통하여 형성된 트렌치(121)에서 상기 오믹 접합층(118)에 접촉하여 배치될 수 있다. 상기 p 전극 패드(120)는 Ti/Al 구조, Ti/Al/Ni/Au, Cr/Al, Cr/Al/Ni/Au 등 Ti나 Cr 기반의 다층구조 일 수 있다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 수직형 발광 다이오드 소자의 제조 방법을 설명하는 도면들이다.
도 2a를 참조하면, 사파이어 기판(102) 상에 GaN 버퍼층(104), 하부 n형 GaN층(또는 제2 n형 GaN층, 139), 도핑되지 않은 AlN층(138), 상부 n형 GaN층(제1 n형 GaN층, 136), 활성층(134), 및 p형 GaN층(132)을 차례로 적층한다. 상기 사파이어 기판은 (0001) 기판일 수 있다. 상기 GaN 버퍼층(104), 하부 n형 GaN층(139), AlN층(138), 상부 n형 GaN층(136), 활성층(134), 및 p형 GaN층(132)은 금속-유기 화학 기상 증착(metal-organic chemical vapor deposition; MOCVD)를 이용하여 성장될 수 있다. 하부 n형 GaN층(또는 제2 n형 GaN층, 139)은 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함할 수 있다. 상기 제1 영역과 상기 AlN층(138)의 계면에 2차원 전자 가스층이 형성된다. 상기 제2 영역의 도핑 농도는 10E15 내지 10E17일 수 있다. 상기 제2 영역의 두께는 1 nm 내지 3 nm 일 수 있다. 상기 2차원 전자 가스층은 높은 전기 전도도를 가지고 전류 퍼짐 효과를 제공하고 기판에 평행하게 흐르는 전류를 제공할 수 있다. 상기 제1 영역 및 제3 영역의 실리콘 도핑 농도는 10E18 이상일 수 있다.
도 2b를 참조하면, 상기 p형 GaN층(132) 상에 포토 리소그라피 공정을 통하여 포토레지스트 마스크 패턴을 형성하고, 상기 포토레지스트 마스크 패턴을 식각 마스크로 하여 이방성 식각을 수행하여 상기 p형 GaN층(132), 상기 활성층(134), 상기 상부 n형 GaN층(136), 및 상기 AlN층(138)을 관통하는 비아 홀(152)을 형성한다. 상기 비아 홀(152)의 하부면은 상기 하부 n형 GaN층(139)에 접촉할 수 있다.
도 2c를 참조하면, 상기 비아 홀(152)의 측벽에 콘택 플러그 절연층(144)을 형성한다. 상기 콘택 플러그 절연층(144)은 화학 기상 증착법을 사용하여 실리콘 산화막 또는 실리콘 질화막을 증착할 수 있다.
도 2d를 참조하면, 포토리소그리피 공정을 이용하여 상기 비아홀(152)의 측벽 및 상기 비아홀(152)의 입구 주변을 제외한 영역의 상기 콘택 플러그 절연층(144)을 제거한다.
도 2e를 참조하면, 리프트-오프(lift-off) 공정을 이용하여 상기 비아홀(152)을 제외한 영역에 오믹 콘택층(118)을 형성한다. 상기 오믹 콘택층(118)은 p형 GaN와 오믹 접합을 수행하는 물질일 수 있다. 구체적으로, 상기 오믹 콘택층(118)은 ITO/Ag 구조, Ag 단일막 구조, 또는 Pd/Ag 구조, Pt/Ag 구조, Ni/Ag 구조, Au/Ag 구조일 수 있다. 상기 오믹 콘택층(118)은 자외선 또는 청색을 반사하는 반사층으로 동작할 수 있다.
이어서, 리프트-오프(lift-off) 공정을 이용하여 상기 오믹 콘택층(118) 상에 p 전극(116)을 형성한다. 상기 p 전극(116)은 Ni/Au 구조, Ti/Al 구조, Ti/Al/Ni/Au, Cr/Al, Cr/Al/Ni/Au 등 Ti나 Cr 기반의 다층구조 일 수 있다.
상기 p 전극(116)이 형성된 후, 절연층(114)을 형성한다. 상기 절연층(114)은 상기 비아 홀(152)의 측벽 및 하부면에 컨포멀하게 형성될 수 있다. 상기 절연층(114)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 2f를 참조하면, 포토리스그라피 공정을 이용하여 상기 비아홀(152)을 노출시키는 마스크를 형성한 후 이방성 식각을 수행하여 상기 비아 홀(152)의 하부면에 배치된 절연층(114)을 식각하여 상기 하부 n형 GaN층(139)을 노출시킨다.
도 2g를 참조하면, 상기 비아홀(152)을 채워서 도전성 물질로 채워서 콘택 플러그(142)를 형성한다. 상기 콘택 플러그는 Cr/Au 구조, Cr/Al/Pt/Au 구조, Ti/Au 구조, Ti/Al 구조 또는 Ti/Al/Ni/Au일 수 있다. 상기 콘택 플러그(142)는 화학 기상 증착법을 통하여 금속 또는 금속 합금을 증착한 후, 에치백(etch-back) 공정을 통하여 형성될 수 있다.
이어서, 도 2h를 참조하면, 상기 콘택 플러그(142) 형성된 LED 기판 상에 웨이퍼 결합층(112)이 형성될 수 있다. 상기 웨이퍼 결합층(112)은 Au/Sn 합금, 또는 Ni/Sn 합금, Sn이 포함된 다양한 합금 등 일 수 있다. 이어서, 섭씨 200도 수준의 저온 열처리를 통하여 상기 콘택 플러그가 형성된 상기 LED 기판은 도전성 기판(110)과 결합될 수 있다. 상기 도전성 기판은 몰리브덴, 구리, 또는 실리콘 기판 등일 수 있다.
도 2i를 참조하면, 레이저 리프트 오프 기술을 이용하여 상기 사파이어 기판(102)을 제거할 수 있다. 구체적으로, 상기 사파이어 기판(102)에 KrF 레이저 빔이 입사할 수 있다. 상기 사파이어 기판에 레이저 빔을 제공하면, 레이저 빔은 사파이어 기판(102)을 투과하고, 상기 GaN 버퍼층(104)과 사파이어 기판(102) 사이에 흡수되어 분리 영역(split zone)을 형성한다. 이에 따라, 상기 사파이어 기판(102)은 제거될 수 있다. 상기 GaN 버퍼층(104)이 상부면이 되도록 배치될 수 있다.
도 2j를 참조하면, 노출된 GaN 버퍼층(104)을 제거하여 상기 상부 n형 GaN층(139)을 노출시킬 수 있다. 상기 GaN 버퍼층(104)은 플라즈마를 이용하는 건식 식각을 통하여 수행될 수 있다.
이어서, 노출된 상부 n형 GaN층(139)을 표면 처리하여 표면 거칠기를 제공할 수 있다. 상기 표면 거칠기는 광추출효율을 증가시킬 수 있다. 상기 표면 거칠기는 KOH 용액을 이용하여 습식 식각을 통하여 형성될 수 있다.
다시, 도 1b를 참조하면, 패터닝 공정을 사용하여, 상기 하부 n형 GaN층(139), 상기 AlN층(138), 상기 상부 n 형 GaN층(136), 상기 활성층(134), 그리고 상기 p형 GaN층(132)을 관통하여 형성된 트렌치(121)를 형성한다. 리프트 오프 공정을 이용하여, 상기 트렌치(121)의 하부에 상기 오믹 접합층(118)에 접촉하는 p 전극 패드(120)를 형성할 수 있다. 상기 p 전극 패드(120)는 Cr/Al/Ni/Au 구조, Cr/Ni/Au 구조, 또는 Ni/Au 등의 다층구조일 수 있다.
도 3은 도 1의 수직형 발광 다이오드 소자의 밴드 다이어그램을 나타낸다.
도 3을 참조하면, 콘택 플러그(142)의 일단은 웨이퍼 본딩 과정에서 본딩물질의 확산으로 인한 신뢰성 저하 문제를 해결하기 위해 다층구조의 확산 방지막으로 덮힌 후, 상기 웨이퍼 결합층에 연결될 수 있다. 상기 콘택 플러그의 타단은 하부 n형 GaN층(또는 제2 n형 GaN층, 139)에 연결될 수 있다. 이에 따라, p형 GaN/활성층/n형 GaN 구조에 바이어스 전압이 인가될 수 있다. 상기 AlN 층(138)은 2nm 수준의 매우 얇은 박막으로, 하부 n형 GaN층(또는 제2 n형 GaN층, 139)에서 주입된 전자는 상기 AlN 층을 터널링을 통하여 상기 상부 n형 GaN층(또는 제1 n형 GaN층, 136)에 전달될 수 있다. 상기 AlN 층(138)과 하부 n형 GaN층(또는 제2 n형 GaN층, 139) 사이의 계면에 형성된 에너지 우물에서 2차원 전자 가스를 형성할 수 있다. 상기 2차원 전자 가스는 높은 전기 전도도를 가지고 전자 퍼짐 효과를 제공할 수 있다. 이에 따라, 상기 활성층은 균일하게 발광할 수 있다.
도 4는 상부 n형 GaN층(또는 제1 n형 GaN층)의 도핑 농도 및 두께에 따른 밴드 다이어그램을 나타낸다.
도 4를 참조하면, AlN층(138)의 두께는 2nm이고, 하부 n형 GaN층(또는 제2 n형 GaN층,139 )은 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함할 수 있다. 상기 제2 영역의 두께는 좌측의 경우에는 1nm이고, 우측의 경우에는 2 nm이다. 또한, 상기 제2 영역의 n형 도핑 농도는 5E15 /cm3, 5E16 /cm3 그리고, 5E17 /cm3 이다. 이러한 도핑 농도에서, 2차원 전자 가스가 형성되었다. 상부 n형 GaN층 그리고 하부 n형 GaN층은 모두 성장시 Ga-face 결정 방향으로 성장한다. 다만, 공정과정에서 나중에 뒤집기 때문에 둘 다 최종적으로는 N-face 결정 방향이다.
도 5는 본 발명의 또 다른 실시예에 따른 수직형 발광 다이오드 소자(100a) 및 그 밴드 다이어그램을 나타낸다. 도 1에서 설명한 것과 중복되는 설명은 생략한다.
도 5를 참조하면, 상기 AlN층(138)과 하부 n형 GaN층(, 제2 n형 GaN층, 139) 사이에 InGaN층(137)이 배치될 수 있다. 상기 InGaN층(137)은 n형으로 도핑되고, 효율적으로 2차원 전자 가스를 형성할 수 있다.
도 6은 도 5의 InGaN층(137)의 In 도핑 농도 및 InGaN층(137)의 두께에 따른 밴드 다이어그램을 나타낸다.
도 6을 참조하면, InGaN층(137)의 In 도핑 농도는 0%, 5%, 및 10%에 대하여 조사되었다. 또한, 상기 InGaN층(137)의 두께는 1nm와 2 nm에 대하여 조사되었다. 이 모든 경우, 2차원 전자 가스가 형성된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (14)

  1. 도전성 기판;
    상기 도전성 기판 상에 배치된 p형 GaN층;
    상기 GaN층 상에 배치된 활성층;
    상기 활성층에 배치된 제1 n 형 GaN층;
    상기 제1 n형 GaN 층 상에 배치된 도핑되지 않은 AlN층;
    상기 AlN 층 상에 배치된 제2 n형 GaN층; 및
    상기 p형 GaN층, 상기 활성층, 상기 제1 n 형 GaN층, 그리고 상기 AlN층을 관통하여 상기 제2 n형 GaN층에 접합하는 콘택 플러그를 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자.
  2. 제1 항에 있어서,
    상기 제2 n 형 GaN층은 차례로 적층된 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함하고,
    상기 제1 영역과 상기 AlN층의 계면에 2차원 전자 가스층이 형성되는 것을 특징으로 하는 수직형 발광 다이오드 소자.
  3. 제2 항에 있어서,
    상기 제2 영역의 도핑 농도는 10E15 /cm3 내지 10E17 /cm3인 것을 특징으로 하는 수직형 발광 다이오드 소자.
  4. 제2 항에 있어서,
    상기 제2 영역의 두께는 1 nm 내지 3 nm 인 것을 특징으로 하는 수직형 발광 다이오드 소자.
  5. 제1 항에 있어서,
    상기 AlN층 의 두께는 1 nm 내지 3 nm 인 것을 특징으로 하는 수직형 발광 다이오드 소자.
  6. 제1 항에 있어서,
    상기 제2 n형 GaN 층과 상기 AlN층 사이에 배치된 n형 InGaN 층을 더 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자.
  7. 제6 항에 있어서,
    상기 n형 InGaN 층은 InxGa1 - xN 에서, x는 0 초과 0.1 이하인 것을 특징으로 하는 수직형 발광 다이오드 소자.
  8. 제6 항에 있어서,
    상기 n형 InGaN 층의 두께는 1 nm 내지 3 nm인 것을 특징으로 하는 수직형 발광 다이오드 소자.
  9. 제1 항에 있어서,
    상기 p형 GaN층과 상기 도전성 기판 사이에 배치된 웨이퍼 결합층;
    상기 웨이퍼 결합층과 상기 p형 GaN층 사이에 배치된 절연층;
    상기 절연층과 상기 p형 GaN층 사이에 배치된 p 전극;
    상기 p전극과 상기 p형 GaN 층 사이에 배치된 오믹 접합층; 및
    상기 콘택 플러그를 감싸도록 배치된 콘택 플러그 절연층을 더 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자.
  10. 제9 항에 있어서,
    상기 제2 n형 GaN층, 상기 AlN층, 상기 제1 n 형 GaN층, 상기 활성층, 그리고 상기 p형 GaN층을 관통하여 형성된 트렌치에서 상기 오믹 접합층에 접촉하여 배치되는 p 전극 패드를 더 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자.
  11. 사파이어 기판 상에 GaN 버퍼층, 하부 n형 GaN층, AlN층, 상부 n형 GaN층, 활성층, 및 p형 GaN층을 차례로 적층하는 단계;
    상기 p형 GaN층, 상기 활성층, 상기 상부 n형 GaN층, 및 상기 AlN층을 관통하는 비아 홀을 형성하는 단계;
    상기 비아 홀의 측벽에 콘택 플러그 절연층을 형성하는 단계;
    상기 절연층이 형성된 상기 사파이어 기판 상에 오믹 접합층 그리고 p 전극을 형성하고, 상기 비아 홀의 측벽 및 상기 p형 전극 상에 절연층을 형성하는 단계; 및
    상기 비아 홀의 하부면을 식각하여 상기 하부 n형 GaN층을 노출시키고 상기 비아홀을 채워서 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 콘택 플러그가 형성된 상기 사파이어 기판 상에 웨이퍼 결합층을 형성하고 상기 웨이퍼 결합층과 상기 도전성 기판을 결합시키는 단계;
    레이저 리프트 오프 기술을 이용하여 상기 사파이어 기판을 제거하는 단계;
    노출된 GaN 버퍼층을 제거하여 상기 상부 n형 GaN층을 노출시키는 단계;
    노출된 상부 n형 GaN층을 표면 처리하여 표면 거칠기를 제공하는 단계;및
    상기 상부 n형 GaN층, 상기 AlN층, 상기 하부 n 형 GaN층, 상기 활성층, 그리고 상기 p형 GaN층을 관통하여 형성된 트렌치를 형성하고 상기 트렌치의 하부에 상기 오믹 접합층에 접촉하는 p 전극 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 하부 n형 GaN층은 차례로 적층된 고농도의 제1 영역, 저농도의 제2 영역, 및 고농도의 제3 영역을 포함하고,
    상기 하부 n 형 GaN층의 상기 제1 영역과 상기 AlN층의 계면에 2차원 전자 가스층이 형성되는 것을 특징으로 하는 수직형 발광 다이오드 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 AlN층과 상기 하부 n형 GaN층 사이에 InGaN층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 발광 다이오드 소자의 제조 방법.
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