WO2017126733A1 - 고신뢰도 및 저지연 통신에 적합한 ldpc 부호화를 위한 장치 및 방법 - Google Patents

고신뢰도 및 저지연 통신에 적합한 ldpc 부호화를 위한 장치 및 방법 Download PDF

Info

Publication number
WO2017126733A1
WO2017126733A1 PCT/KR2016/001601 KR2016001601W WO2017126733A1 WO 2017126733 A1 WO2017126733 A1 WO 2017126733A1 KR 2016001601 W KR2016001601 W KR 2016001601W WO 2017126733 A1 WO2017126733 A1 WO 2017126733A1
Authority
WO
WIPO (PCT)
Prior art keywords
module
encoding
bit strings
parity
coding module
Prior art date
Application number
PCT/KR2016/001601
Other languages
English (en)
French (fr)
Inventor
김광순
전기준
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to US16/070,252 priority Critical patent/US10693499B2/en
Publication of WO2017126733A1 publication Critical patent/WO2017126733A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1154—Low-density parity-check convolutional codes [LDPC-CC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1191—Codes on graphs other than LDPC codes
    • H03M13/1194—Repeat-accumulate [RA] codes
    • H03M13/1197—Irregular repeat-accumulate [IRA] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/611—Specific encoding aspects, e.g. encoding by means of decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing

Definitions

  • the present invention relates to an apparatus and method for LDPC coding for high reliability and low latency communication.
  • LDPC Low density parity check
  • 5G mobile communication requires more stringent high reliability and low latency than conventional LDPC codes.
  • LDPC codes known to date include RU (Richardson-Urbanke) code, Repeat Multiple Accumulate (RMA) code, Accumulate Repeat Accumulate (ARA) code, Accumulate Repeat Jagged Accumulate (ARJA) code, and the like.
  • the RU code is capable of efficient encoding, the decoding threshold and the error floor characteristics are inferior, which does not guarantee high reliability. Such a phenomenon has a problem in that the lower the code rate is, the worse it becomes.
  • RMA codes can be efficiently coded and have a linear minimum distance growth (LMDG) feature that has excellent error floor performance, but lacks a decoding threshold, which does not guarantee high reliability. There was a further problem.
  • LMDG linear minimum distance growth
  • the ARA code has a very good decoding threshold and low complexity coding, there is a problem in that it cannot guarantee high reliability due to the lack of the LMDG property and a weak error floor property.
  • the ARJA code satisfies the excellent decoding threshold and LMDG characteristics to ensure high reliability, but has a problem in low latency communication due to its large coding complexity.
  • the present invention proposes an LDPC encoding method and apparatus suitable for high reliability and low latency communication.
  • a first external encoding module for outputting a pre-coding bit string using some of the information bit string to be encoded;
  • a second external encoding module for performing repetition and permutation operations on the precoding bit stream and the remaining information bit stream;
  • a first inner encoding module for outputting a part of parity bit strings through a single parity check operation (SPC) on the bit strings output from the second outer encoding module;
  • SPC single parity check operation
  • And outputting the parity bit streams through a single parity check operation and an accumulator operation by inputting the bit streams output from the second external encoding module and a part of the parity bit streams output from the first internal encoding module.
  • a second inner coding module wherein the first inner coding module uses some of the parity bits output from the second inner coding module as an additional input to perform the remaining parity bit strings through a single parity check operation and an accumulator operation.
  • An LDPC encoding apparatus for outputting is provided.
  • the first external encoding module outputs the precoding bits through an accumulator operation.
  • the first internal encoding module and the second internal encoding module are connected through an external connection line, and some of the parity bit strings of the second internal encoding module are input to the first internal encoding module through the external connection line.
  • the first outer coding module includes a plurality of variable nodes and check nodes, and the check nodes and the variable nodes have a connection state of a zigzag closed loop of connection degree-2.
  • variable nodes of the second outer coding module are connected to the first inner coding module and the check nodes of the second inner coding modules in a multi-connection manner.
  • variable nodes and some of the check nodes have a connection state of connection degree-1, and the other variable nodes and the check node have a connection state of connection degree-2.
  • At least one variable node in the second inner coding module is connected to at least one check node of the first inner coding module through the external connection line.
  • a first external encoding module for outputting a pre-coding bit string using some of the information bit stream to be encoded;
  • a second external encoding module configured to repeat and replace the precoding bit stream and the remaining information bit streams;
  • a first internal encoding module connected to the second external encoding module, wherein some of the variable nodes and some of the check nodes have a connection state of connection degree-1, and others of the variable nodes and the check node have a connection state of connection degree-2 ;
  • a second internal encoding module connected to the second external encoding module, wherein at least one variable node is connected to the check node having at least one connection degree-2 of the first internal encoding module through the external connection line.
  • the first inner encoding step may include an LDPC encoding method that outputs the remaining parity bit strings through a single parity check operation and an accumulator operation using some of the parity bits output from the second inner encoding step as input. Is provided.
  • LDPC encoding apparatus and method of the present invention there is an advantage that an LDPC code capable of low complexity encoding can be generated while ensuring high reliability.
  • 1 is a diagram showing a prototype connection state of the ARA code.
  • FIG. 2 is a diagram illustrating a prototype connection state of an ARJA code.
  • FIG. 3 is a block diagram illustrating a structure of an LDPC encoding apparatus for generating a code according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a prototype connection state of an LDPC encoding apparatus for generating a code according to an embodiment of the present invention.
  • FIG. 5 is a view showing the overall flow of the LDPC encoding method according to an embodiment of the present invention.
  • FIG. 6 is a diagram illustrating an embodiment of a proposed prototype and encoding process of the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • 1 is a diagram illustrating a prototype connection state of the ARA code.
  • the protograph of the ARA code includes a first outer code part 100, a second outer code part 110, a first inner code part 120, and a second inner code part 130. .
  • a black circle means a variable node
  • a white circle means a perforated variable node
  • a circle marked with a '+' in gray means a check node.
  • the variable node may be defined as an information bit string or a bit string in which the information bit string is generated through a check node operation.
  • the leftmost variable nodes are nodes into which an information bit string is input
  • the rightmost variable nodes are nodes in which parity bit strings generated from the information bit strings are output.
  • variable nodes on the right side of the first outer code part 100 are variable nodes in a puncturing state, and have a Zigzag Closed Loop (ZCL) connected state of a degree of connection-2. . It can be seen from FIG. 1 that the check node and the punctured variable nodes are connected in a zigzag state.
  • the connection state of the first external code part 100 of the ARA code has a connection state between nodes so as to function as an accumulator operation module.
  • the second outer code part 110 consists of variable nodes including variable nodes that are in a plurality of punctured states.
  • the variable nodes of the second outer code part 110 are connected to the check nodes of the first and second inner code parts 120 and 130 at a multiple connection level, and have a closed loop connection state.
  • the check nodes and the variable nodes are a concatenated structure capable of a single parity check operation, which outputs elementwise XOR operation results for the multiple input bit strings of the variable nodes connected to the check node. do.
  • the first internal code part 120 has a degree-1 OL with a high-degree node connection state.
  • the first inner code part 120 simply generates a parity bit string through a single parity check operation using a low density generator matrix (LDGM) code and provides an additional code gain.
  • LDGM low density generator matrix
  • the second inner cord part 130 has a connection state of a zigzag closed loop of connection degree-2.
  • an ARA code includes an accumulator operation in the first outer code part 100, an iteration and substitution process in the second outer code part 110, and a single parity check operation in the first inner code part 120.
  • the second internal code part 130 low complexity coding is possible through a single parity check operation and an accumulator operation, and has a characteristic of having an excellent decoding threshold.
  • the ARA code has a problem that the error floor characteristic is weak due to the lack of LMDG characteristics.
  • FIG. 2 is a diagram illustrating a prototype connection state of the ARJA code.
  • the prototype of the ARJA code also includes a first outer code part 200, a second outer code part 210, a first inner code part 220, and a second inner code part 230. .
  • the structures of the first outer code part 200, the second outer code part 210, and the first inner code part 220 are the same as the ARA code.
  • the ARJA code is different from the ARA code in the structure of the second inner code part 230.
  • the second inner code part 230 of the ARA code had the form of an accumulator with a connection degree 2.
  • the second internal code part 230 of the ARJA code includes additional internal connectors to some of the check nodes and variable nodes.
  • the second internal code part 230 is no longer in a zigzag closed loop connection of connection degree 2, so that the second internal code part 230 of the ARJA code no longer functions as an accumulator. Therefore, the coding of the ARJA code is possible by using a block-circulant systemacit generator matrix (BCSGM) having a high density characteristic designed from a parity check check matrix.
  • BCSGM block-circulant systemacit generator matrix
  • the ARJA code can be seen as a code that guarantees high reliability by supplementing the LMDG characteristics, but the second internal code part 230 no longer functions as an accumulator, which increases a computational complexity.
  • FIG. 3 is a block diagram illustrating a structure of an LDPC encoding apparatus for generating a code according to an embodiment of the present invention
  • FIG. 4 is a prototype of an LDPC encoding apparatus for generating a code according to an embodiment of the present invention. It is a figure which shows the connection state.
  • an LDPC encoding apparatus for generating a code includes a first outer encoding module 300, a second outer encoding module 310, a first inner encoding module 320, and a first encoding. 2 includes an internal encoding module 330.
  • FIG. 4 illustrates a second external code illustrating a prototype connection state of the first external code part 400 and a second external encoding module 310, which illustrate a connection state of the prototype of the first external encoding module 300.
  • Second internal code illustrating a connection state of the prototype of the first internal code part 420 and the second internal encoding module 330 of the part 410 and the first internal encoding module 320. Part 430 is shown.
  • An information bit string for encoding is input to the first external encoding module 300 and the second external encoding module 310. A portion of the information bit string is input to the first external encoding module 300, and a portion of the information bit string is input to the second external encoding module 310.
  • the first external encoding module 300 outputs a precoding bit string for parity bit string generation using the input information bit string.
  • the first external encoding module 300 outputs a precoding bit string for parity bit string generation through an accumulator operation.
  • the first external encoding module 300 includes a plurality of variable nodes, a plurality of check nodes, and connection lines between the nodes.
  • Variable nodes on the left of the plurality of variable nodes are nodes into which the information bit stream is input, and variable nodes on the right are precoded parity bit strings from the information bit stream to the punctured variable nodes.
  • variable nodes and the check nodes of the first external encoding module 300 have a zigzag closed loop connection state of connection degree-2, and as described above, encoding by accumulator operation is performed through the connection structure of the accumulator. In module 300.
  • the remaining external information bit stream and the output bit stream of the first external encoding module 300 that are not input to the first external encoding module 300 are input to the second external encoding module 310. It includes a number of variable nodes with punctured variable nodes.
  • the second outer encoding module 310 performs an iteration and substitution operation to obtain encoding gain and interleaving gain in the first inner encoding module 320 and the second inner encoding module 330.
  • variable nodes of the second outer coding module 310 are connected to the check nodes of the first inner coding module 320 and the second inner coding module 330 so as to have a connection state of a closed loop multiplexing degree.
  • the first outer encoding module 300 and the second outer encoding module 310 are connected to the first inner encoding module 320 and the second inner encoding module 330 and output bits of the second outer encoding module 310.
  • the columns are input to check nodes of the first inner coding module 320 and the second inner coding module 330.
  • the first inner coding module 320 and the second inner coding module 330 generate final parity bit strings using the bit strings output from the second outer coding modules 310.
  • the check nodes of the first inner coding module 320 and the second inner coding module 330 are connected to variable nodes of the second outer coding module 310 to receive an output bit string.
  • the first internal encoding module 320 generates most of the parity bit streams through a single parity check operation. However, some of the parity bit strings of the first inner coding module 320 are generated through a single parity check operation and an accumulator operation.
  • the first internal encoding module 320 may verify that some of the check node and the variable node have a connection line 425 of connection degree-2, and the degree of connection-2 Nodes connected by the connection line of the output parity bit strings through a single parity check operation and an accumulator operation.
  • a part of outputting parity bit strings through a single parity check operation and an accumulator operation in the first internal encoding module 320 may include a part of parity bit strings output from the second internal encoding module 330. Outputs a parity bit string.
  • some of the check nodes of the first inner coding module 320 and the variable nodes of the second inner coding module 430 are connected through an external connection line 450.
  • the second inner encoding module 330 outputs the parity bit strings through the variable nodes using a single parity check operation and an accumulator operation on the bit streams input from the second outer encoding module 310.
  • an internal connection line of the first internal encoding module 320 and an external connection line between the second internal encoding module 330 and the first internal encoding module 320 satisfy the LMDG characteristics.
  • the second internal encoding module 330 may be encoded with low complexity. Since only a single parity check operation and an accumulator operation are performed in the first internal encoding module 320, low complexity encoding is possible.
  • parity bit strings are sequentially output from the first inner coding module 320 through a single parity check operation, and some of the parity bit strings are configured to output some of the parity bit strings output from the second inner coding module 430. Output through accumulator operation.
  • FIG. 5 is a diagram illustrating an overall flow of an LDPC encoding method according to an embodiment of the present invention.
  • a first outer encoding is performed to output a precoding bit string by using an information bit string of a part of the information bit stream to be encoded (step 500).
  • the precoding bit string is output through an accumulator operation in the first external encoding.
  • a second outer encoding is performed to perform an iteration and substitution operation on the information bit string to be encoded (step 502).
  • First internal encoding is performed by outputting a part of parity bit strings through a single parity check operation using the bit strings output through the second outer encoding (step 504).
  • a second inner encoding for outputting a parity bit string through a single parity check operation and an accumulator operation is performed by using some of the bit strings output through the second outer encoding and the first inner encoding (step 506).
  • the remaining parity bit strings output corresponding parity bit strings through a single parity check operation and an accumulator operation using some of the parity bit strings output through the second outer encoding and the second inner encoding ( Step 508).
  • Fig. 6 is a diagram showing a prototype example of a proposed code having a code rate 1/3 and a coding method of the code.
  • the spc block and the acc block mean a process of performing a substitution operation after a substitution operation and a single parity check operation, and a process of performing a substitution operation after a substitution operation and an accumulator operation, respectively.
  • the process of encoding is as follows.
  • the information bit string s 1 is generated through a storage block, and a precoding bit string p 0 is generated.
  • the information bit string s 2 and the precoding bit string p 0 are generated.

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)

Abstract

고신뢰도 및 저지연 통신에 적합한 LDPC 부호화 장치 및 방법이 개시된다. 개시된 장치는, 제1 내부 부호화 모듈에서 출력되는 비트열들을 이용하여 단일 패리티 연산과 축적기 연산을 통해 패리티 비트들을 출력하는 제2 내부 부호화 모듈; 및 상기 제2 외부화 모듈에서 출력되는 비트들에 대한 단일 패리티 체크 연산을 통해 일부의 패리티 비트들을 출력하고 상기 제2 내부 부호화 모듈에서 출력하는 패리티 비트들 중 일부를 추가적인 입력으로 하여 단일 패리티 체크 연산과 축적기 연산을 통해 나머지 패리티 비트열들을 출력하는 제1 내부 부호화 모듈을 포함한다.

Description

고신뢰도 및 저지연 통신에 적합한 LDPC 부호화를 위한 장치 및 방법
본 발명은 고신뢰도 및 저지연 통신을 위한 LDPC 부호화를 위한 장치 및 방법에 관한 것이다.
근사 최적 성능, 병렬 처리 기반 빠른 속도의 효율적인 부호화 및 복호화 능력 및 하드웨어 설계의 용이성으로 인해 LDPC(Low Density Parity Check)에 대한 연구가 활발히 진행되어 왔다.
근래에 들어 5세대 이동통신 시스템에 대한 연구가 진행되고 있으며, 5세대 이동통신에서는 기존의 LDPC 부호에 비해 더 엄격한 고신뢰도와 저지연 특성을 요구하고 있다.
또한, 차세대 센서 네트워크에서는 실시간으로 대용량의 데이터를 저전력으로 지연 없이 송수신을 해야 하며 따라서 고신뢰도를 보장하며 저복잡도 부호화가 가능한 부호 설계가 필요하다.
현재까지 알려진 LDPC 부호로는 RU(Richardson-Urbanke) 부호, RMA(Repeat Multiple Accumulate) 부호, ARA(Accumulate Repeat Accumulate) 부호, ARJA(Accumulate Repeat Jagged Accumulate) 부호 등이 있다.
이러한 부호들은 고신뢰도와 저지연성을 동시에 만족시키기에는 다음과 같은 문제점이 있었다.
RU 부호는 효율적인 부호화가 가능하지만 복호 임계값과 오류 마루 특성이 떨어져서 고신뢰도를 보장하지 못하며 이와 같은 현상은 부호율이 낮을수록 더 심화되는 문제점이 있었다.
RMA 부호는 효율적인 부호화가 가능하며 선형 최로 거리 증가(Linear Minimum Distance Growth: LMDG) 특성이 지니어 탁월한 오류 마루 성능을 가지지만 복호 임계값 특성이 떨어져 고신뢰도를 보장하지 못하며 이 역시 부호율이 낮을수록 더 심화되는 문제점이 있었다.
ARA 부호는 매우 우수한 복호 임계값과 저복잡도 부호화가 가능하지만 LMDG 특성이 결여되어 오류마루 특성이 취약하여 고신뢰도를 보장하지 못하는 문제점이 있었다.
ARJA 부호는 우수한 복호 임계값과 LMDG 특성을 만족하여 고신뢰도를 보장하지만 부호화 복잡도가 커 저지연 통신에 문제점이 있었다.
본 발명은 고신뢰도와 저지연 통신에 적합한 LDPC 부호화 방법 및 장치를 제안한다.
본 발명의 일 측면에 따르면, 부호화려는 정보 비트열들 중 일부를 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화 모듈; 상기 프리코딩 비트열과 나머지 정보 비트열에 대한 반복(Repetition) 및 치환(Permutation) 연산을 수행하는 제2 외부 부호화 모듈; 상기 제2 외부 부호화 모듈에서 출력되는 비트열들에 대한 단일 패리티 체크 연산 (Single Parity Check: SPC) 을 통해 일부의 패리티 비트열들을 출력하는 제1 내부 부호화 모듈; 및 상기 제2 외부 부호화 모듈에서 출력되는 비트열들과 제1 내부 부호화 모듈에서 출력되는 일부의 패리티 비트열을 입력으로하여 단일 패리티 체크 연산과 축적기 (Accumulator) 연산을 통해 패리티 비트열들을 출력하는 제2 내부 부호화 모듈을 포함하되, 상기 제1 내부 부호화 모듈은 상기 제2 내부 부호화 모듈에서 출력하는 패리티 비트들 중 일부를 추가적인 입력으로 하여 단일 패리티 체크 연산과 축적기 연산을 통해 나머지 패리티 비트열들을 출력하는 LDPC 부호화 장치가 제공된다.
제1 외부 부호화 모듈은 축적기 연산을 통해 상기 프리코딩 비트들을 출력한다.
상기 제1 내부 부호화 모듈과 상기 제2 내부 부호화 모듈은 외부 연결선을 통해 연결되며 상기 외부 연결선을 통해 상기 제2 내부 부호화 모듈의 패리티 비트열들 중 일부가 상기 제1 내부 부호화 모듈로 입력된다.
상기 제1 외부 부호화 모듈은 다수의 변수 노드 및 체크 노드들을 포함하며, 상기 체크 노드들과 변수 노드들은 연결정도-2의 지그재그 폐쇄 루프의 연결 상태를 가진다.
상기 제2 외부 부호화 모듈의 변수 노드들은 상기 제1 내부 부호화 모듈 및 상기 제2 내부 부호화 모듈들의 체크 노드들과 다중 연결 정도로 연결된다.
상기 제1 내부 부호화 모듈에서 일부의 변수 노드와 일부의 체크 노드는 연결정도-1의 연결 상태를 가지며, 나머지 변수 노드와 체크 노드는 연결정도-2의 연결 상태를 가진다.
상기 제2 내부 부호화 모듈에서 적어도 하나의 변수 노드는 상기 제1 내부 부호화 모듈의 적어도 하나의 체크 노드와 상기 외부 연결선을 통해 연결된다.
본 발명의 다른 측면에 따르면, 부호화려는 정보 비트열들 중 일부를 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화 모듈; 상기 프리코딩 비트열과 나머지 정보 비트열들의 반복 및 치환 연산을 수행하는 제2 외부 부호화 모듈; 상기 제2 외부 부호화 모듈과 연결되며 일부의 변수 노드와 일부의 체크 노드는 연결정도-1의 연결 상태를 가지며, 나머지 변수 노드와 체크 노드는 연결정도-2의 연결 상태를 가지는 제1 내부 부호화 모듈; 및 상기 제2 외부 부호화 모듈과 연결되며, 적어도 하나의 변수 노드가 상기 제1 내부 부호화 모듈의 적어도 하나의 연결정도-2를 갖는 체크 노드와 상기 외부 연결선을 통해 연결되는 제2 내부 부호화 모듈을 포함하는 LDPC 부호화 장치가 제공된다.
부호화려는 정보 비트열들 중 일부를 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화 단계; 상기 프리코딩 비트열과 나머지 정보 비트열들의 반복 및 치환 연산을 수행하는 제2 외부 부호화 단계; 상기 제2 외부화 단계에서 출력되는 비트열들에 대한 단일 패리티 체크 연산을 통해 일부의 패리티 비트열들을 출력하는 제1 내부 부호화 단계; 및 상기 제2 외부 부호화 단계에서 출력되는 비트열들과 제1 내부 부호화 단계에서 출력되는 패리티 비트열의 일부를 이용하여 단일 패리티 체크 연산 및 축적기 연산을 통해 패리티 비트열들을 출력하는 제2 내부 부호화 단계를 포함하되, 상기 제1 내부 부호화 단계는 상기 제2 내부 부호화 단계에서 출력하는 패리티 비트들 중 일부를 입력으로 하여 단일 패리티 체크 연산 및 축적기 연산을 통해 나머지 패리티 비트열들을 출력하는 LDPC 부호화 방법이 제공된다.
본 발명의 LDPC 부호화 장치 및 방법에 의하면, 고신뢰도를 보장하면서 저복잡도 부호화가 가능한 LDPC 부호를 생성할 수 있는 장점이 있다.
도 1은 ARA 부호의 프로토그래프 연결 상태를 도시한 도면.
도 2는 ARJA 부호의 프로토그래프 연결 상태를 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 부호를 생성하기 위한 LDPC 부호화 장치의 구조를 도시한 블록도.
도 4는 본 발명의 일 실시예에 따른 부호를 생성하기 위한 LDPC 부호화 장치의 프로토그래프 연결 상태를 도시한 도면.
도 5는 본 발명의 일 실시예에 따른 LDPC 부호화 방법의 전체적인 흐름을 도시한 도면.
도 6은 본 발명의 제안하는 프로토그래프의 일 실시예와 부호화 과정을 도시한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명하기에 앞서 기존의 LDPC 부호인 ARA 부호 및 ARJA 부호에 대해 살펴보기로 한다.
도 1은 ARA 부호의 프로토그래프 연결 상태를 도시한 도면이다.
도 1을 참조하면, ARA 부호의 프로트그래프는 제1 외부 코드 파트(100), 제2 외부 코드 파트(110), 제1 내부 코드 파트(120) 및 제2 내부 코드 파트(130)를 포함한다.
도 1에서, 검은색 원은 변수(Variable) 노드를 의미하고, 흰색 원은 천공된 변수 노드를 의미하고, 회색에 '+' 표시가 된 원은 체크 노드를 의미한다. 변수 노드는 정보 비트열이거나 정보 비트열이 체크 노드 연산을 통해 생성되는 비트열로 정의될 수 있다. 도 1에서, 가장 왼쪽에 위치한 변수 노드들은 정보 비트열이 입력되는 노드들이고, 가장 오륵쪽에 위치한 변수 노드들은 정보 비트열들로부터 생성되는 패리티 비트열들이 출력되는 노드들이다.
도 1에서, 제1 외부 코드 파트(100)에서 오른쪽의 변수 노드들은 천공 상태인 변수 노드들이고, 연결정도-2(degree-2)의 지그재그의 폐쇄 루프(Zigzag Closed Loop: ZCL) 연결 상태를 가진다. 체크 노드와 천공 상태인 변수 노드들이 서로 지그재그 상태로 연결되어 있는 것을 도 1로부터 확인할 수 있다. 이와 같은 ARA 부호의 제1 외부 코드 파트(100)의 연결 상태는 축적기 연산 모듈로 기능하도록 노드 간 연결 상태를 가진다.
제2 외부 코드 파트(110)는 다수의 천공 상태인 변수 노드를 포함하는 변수 노드들로 이루어진다. 제2 외부 코드 파트(110)의 변수 노드들은 제1 및 제2 내부 코드 파트(120, 130)의 체크 노드들과 다중 연결 정도로 연결되며, 폐쇄 루프 형태의 연결 상태를 가진다.
제1 내부 코드 파트(120)에서 체크 노드들과 변수 노드들은 단일 패리티 체크 연산이 가능한 연결 구조이며, 이는 체크 노드에 연결된 변수 노드들의 다수 입력 비트열에 대한 각 비트별 (elementwise) XOR 연산 결과가 출력된다. 이러한 제1 내부 코드 파트(120)는 degree-1 OL with a high-degree node 연결 상태를 가진다.
제1 내부 코드 파트(120)는 저밀도 생성 행렬(Low Density Generator Matrix: LDGM) 부호로 단일 패리티 체크 연산(Single Parity Check Operation)을 통해 간단히 패리티 비트열을 생성하며 추가적인 부호 이득을 제공한다.
제2 내부 코드 파트(130)는 연결정도-2의 지그재그 폐쇄 루프의 연결 상태를 가진다.
도 1에 도시된 바와 같은 ARA 코드는 제1 외부 코드 파트(100)에서 축적기 연산, 제2 외부 코드 파트(110)에서 반복 및 치환 과정, 제1 내부 코드 파트(120)에서 단일 패리티 체크 연산, 제2 내부 코드 파트 (130)에서는 단일 패리티 체크 연산과 축적기 연산을 통해 저복잡도 부호화가 가능하며 우수한 복호 임계값을 가지는 특성이 있다.
그러나, ARA 코드는 LMDG 특성이 결여되어 오류마루 특성이 취약한 문제점이 있었다.
도 2는 ARJA 부호의 프로토그래프 연결 상태를 도시한 도면이다.
도 2를 참조하면, ARJA 부호의 프로토그래프 역시 제1 외부 코드 파트(200), 제2 외부 코드 파트(210), 제1 내부 코드 파트(220) 및 제2 내부 코드 파트(230)를 포함한다.
ARJA 부호에서 제1 외부 코드 파트(200)와 제2 외부 코드 파트(210) 및 제1 내부 코드 파트(220)구조는 ARA 부호와 동일하다.
ARJA 부호는 제2 내부 코드 파트(230)의 구조가 ARA 부호와 상이하다. ARA 부호의 제2 내부 코드 파트(230)는 연결 정도 2로 축적기의 형태를 가지고 있었다. 그러나, ARJA 부호의 제2 내부 코드 파트(230)는 체크 노드와 변수 노드 중 일부에 추가적인 내부 연결선을 포함한다.
추가적인 내부 연결선으로 인해 제2 내부 코드 파트(230)는 더이상 연결정도2의 지그재그 폐회로 연결 상태가 아니게 되며 따라서 ARJA 코드의 제2 내부 코드 파트(230)는 더 이상 축적기로 기능하지 않는다. 따라서 이러한 ARJA 코드의 부호화는 패리티 체크 검사 행렬로부터 설계된 고밀도 특성을 갖는 BCSGM(Block-Circulant Systemacit Generator Matrix)를 이용하여야 가능하다.
결국, ARJA 부호는 LMDG 특성을 보완하여 고신뢰도를 보장하는 부호로 볼 수 있지만, 제2 내부 코드 파트(230)는 더 이상 축적기로 기능하지 않기 떄문에 연산 복잡도가 증가하는 문제점이 있었다.
도 3은 본 발명의 일 실시예에 따른 부호를 생성하기 위한 LDPC 부호화 장치의 구조를 도시한 블록도이며, 도 4는 본 발명의 일 실시예에 따른 부호를 생성하기 위한 LDPC 부호화 장치의 프로토그래프 연결 상태를 도시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 부호 생성을 위한 LDPC 부호화 장치는 제1 외부 부호화 모듈(300), 제2 외부 부호화 모듈(310), 제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)을 포함한다. 또한, 도 4에는 제1 외부 부호화 모듈(300)의 프로토그래프 연결 상태를 도시한 제1 외부 코드 파트(400), 제2 외부 부호화 모듈(310)의 프로토그래프 연결 상태를 도시한 제2 외부 코드 파트(410), 제1 내부 부호화 모듈(320)의 프로토그래프 연결 상태를 도시한 제1 내부 코드 파트(420) 미 제2 내부 부호화 모듈(330)의 프로토그래프 연결 상태를 도시한 제2 내부 코드 파트(430)가 도시되어 있다.
제1 외부 부호화 모듈(300) 및 제2 외부 부호화 모듈(310)로는 부호화를 위한 정보 비트열이 입력된다. 제1 외부 부호화 모듈(300)로는 정보 비트열의 일부가 입력되고 제2 외부 부호화 모듈(310)로는 나머지 부분의 정보 비트열이 입력된다
제1 외부 부호화 모듈(300)은 입력된 정보 비트열을 이용하여 패리티 비트열 생성을 위한 프리코딩 비트열을 출력한다. 제1 외부 부호화 모듈(300)은 축적기 연산을 통해 패리티 비트열 생성을 위한 프리코딩 비트열 출력한다.
도 4를 참조하면, 제1 외부 부호화 모듈(300)은 다수의 변수 노드, 다수의 체크 노드 그리고 노드 간 연결선을 포함한다.
다수의 변수 노드들 중 왼쪽의 변수 노드들은 정보 비트열이 입력되는 노드이며, 오른쪽의 변수 노드들은 천공된 변수 노드들로 정보 비트열로부터 프리코딩 패리티 비트열이다.
제1 외부 부호화 모듈(300)의 변수 노드와 체크 노드들은 연결 정도-2의 지그재그 폐쇄 루프 연결 상태를 가지며, 앞서 설명한 바와 같이 축적기의 연결 구조를 통해 축적기 연산에 의한 부호화가 제1 외부 부호화 모듈(300)에서 이루어진다.
제2 외부 부호화 모듈(310)로는 제1 외부 부호화 모듈(300)로 입력되지 않은 나머지 정보 비트열과 제1 외부 부호화 모듈(300)의 출력 비트열이 입력되며, 제2 외부 부호화 모듈(310)은 천공 변수 노들들과 함께 다수의 변수 노드들을 포함한다.
제2 외부 부호화 모듈(310)은 제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)에서 부호화 이득 및 인터리빙 이득을 얻기 위한 반복 및 치환 연산을 수행한다.
제2 외부 부호화 모듈(310)의 변수 노드들은 제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)의 체크 노드들과 다중 연결 정도 폐쇄 루프의 연결 상태를 가지도록 연결되어 있다.
제1 외부 부호화 모듈(300) 및 제2 외부 부호화 모듈(310)은 제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)과 연결되며, 제2 외부 부호화 모듈(310)의 출력 비트열들은 제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)의 체크 노드들로 입력된다.
제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)은 제2 외부 부호화 모듈들(310)에서 출력되는 비트열들을 이용하여 최종적인 패리티 비트열들을 생성한다.
제1 내부 부호화 모듈(320) 및 제2 내부 부호화 모듈(330)의 체크 노드들은 제2 외부 부호화 모듈(310)의 변수 노드들과 연결되어 출력 비트열을 입력 받는다.
제1 내부 부호화 모듈(320)은 대부분의 패리티 비트열들을 단일 패리티 체크 연산을 통해 생성한다. 그러나, 제1 내부 부호화 모듈(320)의 패리티 비트열들 중 일부는 단일 패리티 체크 연산 및 축적기 연산을 통해 생성된다.
도 4를 참조하면, 제1 내부 부호화 모듈(320)은 ARA 부호 및 ARJA 부호와는 달리 체크 노드와 변수 노드의 일부가 연결정도-2의 연결선(425)을 가지는 것을 확인할 수 있으며 연결 정도-2의 연결선으로 연결된 노드들은 단일 패리티 체크 연산 및 축적기 연산을 통해 패리티 비트열들을 출력하게 된다.
또한, 제1 내부 부호화 모듈(320)에서 단일 패리티 체크 연산 및 축적기 연산을 통해 패리티 비트열들을 출력하는 부분은 제2 내부 부호화 모듈(330)에서 출력하는 패리티 비트열 중 일부를 체크 노드의 입력으로 활용하여 패리티 비트열을 출력한다.
도 4를 참조하면, 제1 내부 부호화 모듈(320)의 체크 노드와 제2 내부 부호화 모듈(430)의 변수 노드들 중 일부는 외부 연결선(450)을 통해 연결된다.
제2 내부 부호화 모듈(330)은 제2 외부 부호화 모듈(310)로부터 입력되는 비트열들에 대한 단일 패리티 체크 연산 및 축적기 연산을 이용하여 패리티 비트열들을 변수 노드들을 통해 출력한다.
본 발명의 일 실시예에 따른 LDPC 부호에서 제1 내부 부호화 모듈(320) 의 내부 연결선 및 제2 내부 부호화 모듈(330)과 제1 내부 부호화 모듈(320) 사이의 외부 연결선은 LMDG 특성을 만족시킨다.
또한, 제2 내부 부호화 모듈(330)에서는 축적기 연산 구조가 유지되기 떄문에 ARJA 코드와는 달리 낮은 복잡도로 부호화가 가능한 장점이 있다. 제1 내부 부호화 모듈(320)에서도 단일 패리티 체크 연산 및 축적기 연산만이 수행되므로 낮은 복잡도의 부호화가 가능하게 된다.
제1 내부 부호화 모듈(320)에서 일부의 패리티 비트열은 단일 패리티 체크 연산을 통해 순차적으로 출력되며, 일부의 패리티 비트열은 제2 내부 부호화 모듈(430)에서 출력되는 패리티 비트열들 중 일부를 이용하여 축적기 연산을 통해 출력된다.
도 5는 본 발명의 일 실시예에 따른 LDPC 부호화 방법의 전체적인 흐름을 도시한 도면이다.
도 5를 참조하면, 부호화하려는 정보 비트열 중 일부의 정보 비트열을 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화를 수행한다(단계 500). 제1 외부 부호화에서 축적기 연산을 통해 프리코딩 비트열을 출력한다.
또한, 부호화려는 정보 비트열에 대한 반복 및 치환 연산을 수행하는 제2 외부 부호화를 수행한다(단계 502).
제2 외부 부호화를 통해 출력되는 비트열을 이용하여 단일 패리티 체크 연산을 통해 일부의 패리티 비트열을 출력하는 제1 내부 부호화를 수행한다(단계 504).
제2 외부 부호화, 제1 내부 부호화를 통해 출력되는 비트열 중 일부를 이용하여 단일 패리티 체크 연산과 축적기 연산을 통해 패리티 비트열을 출력하는 제2 내부 부호화를 수행한다(단계 506).
제1 내부 부호화에서 나머지 패리티 비트열들은 제2 외부 부호화 및 제2 내부 부호화를 통해 출력되는 패리티 비트열들 중 일부를 이용하여 단일 패리티 체크 연산과 축적기 연산을 통해 해당 패리티 비트열들을 출력한다 (단계 508).
도 6은 부호율 1/3을 갖는 제안하는 부호의 프로토그래프 실시예와 해당 부호의 부호화 방법을 도시한 도면이다. 여기서 spc 블록과 acc 블록은 각각 치환연산과 단일 패리티 체크 연산 후 치환연산을 수행하는 과정과 치환연산과 축적기 연산 후 치환연산을 수행하는 과정을 의미하며 도시된 부호율 1/3의 프로토그래프를 부호화하는 과정을 보면 다음과 같다.
1) 제1 외부 부호화 과정으로, 정보 비트열 s1을 축적 블록을 통해 프리코딩 비트열 p0을 생성, 2) 제2 외부 부호화 과정으로, 정보 비트열 s2와 프리코딩 비트열 p0에 대한 반복을 통해 다수의 출력 비트열 생성 (제 2 내부 부호화 과정에서 치환 과정은 spc 블록으로 포함), 3) 제1 내부 부호화 과정으로, 제2 외부 부호화 출력 비트열들 중 일부를 입력으로 하여 spc 블록 과정을 통해 일부 출력 비트열 p1을 생성, 4) 제2 내부 부호화 과정으로, 제2 외부 부호화 출력 비트열과 제1 내부 부호화 출력 비트열의 일부를 입력으로 하여 spc 블록 과정과 acc 블록 과정을 통해 출력 비트열 p2, p3를 생성, 5) 제1 내부 부호화 과정으로, 제2 외부 부호화 출력 비트열과 제1 내부 부호화 출력 비트열 및 제2 내부 부호화 출력 비트열의 일부를 입력으로 하여 spc 블록 과정과 acc 블록 과정을 통해 제 1 내부 부호화 나머지 출력 비트열 p4를 생성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 부호화려는 정보 비트열들 중 일부를 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화 모듈;
    상기 프리코딩 비트열과 나머지 정보 비트열에 대한 반복(Repetition) 및 치환(Permutation) 연산을 수행하는 제2 외부 부호화 모듈;
    상기 제2 외부화 모듈에서 출력되는 비트열들에 대한 단일 패리티 체크 연산을 통해 일부의 패리티 비트열들을 출력하는 제1 내부 부호화 모듈; 및
    상기 제2 외부 부호화 모듈에서 출력되는 비트열들과 제1 내부 부호화 모듈에서 출력되는 일부의 패리티 비트열을 입력으로하여 축적기 연산을 통해 패리티 비트열들을 출력하는 제2 내부 부호화 모듈을 포함하되,
    상기 제1 내부 부호화 모듈은 상기 제2 내부 부호화 모듈에서 출력하는 패리티 비트들 중 일부를 추가적인 입력으로 하여 축적기 연산을 통해 나머지 패리티 비트열들을 출력하는 것을 특징으로 하는 LDPC 부호화 장치.
  2. 제1항에 있어서,
    제1 외부 부호화 모듈은 축적기 연산을 통해 상기 프리코딩 비트들을 출력하는 것을 특징으로 하는 LDPC 부호화 장치.
  3. 제1항에 있어서,
    상기 제1 내부 부호화 모듈과 상기 제2 내부 부호화 모듈은 외부 연결선을 통해 연결되며 상기 외부 연결선을 통해 상기 제2 내부 부호화 모듈의 패리티 비트열들 중 일부가 상기 제1 내부 부호화 모듈로 입력되는 것을 특징으로 하는 LDPC 부호화 장치.
  4. 제1 항에 있어서,
    상기 제1 외부 부호화 모듈은 다수의 변수 노드 및 체크 노드들을 포함하며, 상기 체크 노드들과 변수 노드들은 연결정도-2의 지그재그 폐쇄 루프의 연결 상태를 가지는 것을 특징으로 하는 LDPC 부호화 장치.
  5. 제4항에 있어서,
    상기 제2 외부 부호화 모듈의 변수 노드들은 상기 제1 내부 부호화 모듈 및 상기 제2 내부 부호화 모듈들의 체크 노드들과 다중 연결 정도로 연결되는 것을 특징으로 하는 LDPC 부호화 장치.
  6. 제4항에 있어서,
    상기 제1 내부 부호화 모듈에서 일부의 변수 노드와 일부의 체크 노드는 연결정도-1의 연결 상태를 가지며, 나머지 변수 노드와 체크 노드는 연결정도-2의 연결 상태를 가지는 것을 특징으로 하는 LDPC 부호화 장치.
  7. 제3항에 있어서,
    상기 제2 내부 부호화 모듈에서 적어도 하나의 변수 노드는 상기 제1 내부 부호화 모듈의 적어도 하나의 체크 노드와 상기 외부 연결선을 통해 연결되는 것을 특징으로 하는 LDPC 부호화 장치.
  8. 부호화려는 정보 비트열들 중 일부를 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화 모듈;
    상기 프리코딩 비트열과 나머지 정보 비트열들의 반복 및 치환 연산을 수행하는 제2 외부 부호화 모듈;
    상기 제2 외부 부호화 모듈과 연결되며 일부의 변수 노드와 일부의 체크 노드는 연결정도-1의 연결 상태를 가지며, 나머지 변수 노드와 체크 노드는 연결정도-2의 연결 상태를 가지는 제1 내부 부호화 모듈; 및
    상기 제2 외부 부호화 모듈과 연결되며, 적어도 하나의 변수 노드가 상기 제1 내부 부호화 모듈의 적어도 하나의 연결정도-2를 갖는 체크 노드와 상기 외부 연결선을 통해 연결되는 제2 내부 부호화 모듈을 포함하는 것을 특징으로 하는 LDPC 부호화 장치.
  9. 제8항에 있어서,
    상기 제1 외부 부호화 모듈은 다수의 변수 노드 및 체크 노드들을 포함하며, 상기 체크 노드들과 변수 노드들은 연결정도-2의 지그재그 폐쇄 루프의 연결 상태를 가지는 것을 특징으로 하는 LDPC 부호화 장치.
  10. 제9항에 있어서,
    상기 제2 외부 부호화 모듈의 변수 노드들은 상기 제1 내부 부호화 모듈 및 상기 제2 내부 부호화 모듈들의 체크 노드들과 다중 연결 정도로 연결되는 것을 특징으로 하는 LDPC 부호화 장치.
  11. 제9항에 있어서,
    상기 제1 내부 부호화 모듈은 상기 제2 외부화 모듈에서 출력되는 비트열들에 대한 단일 패리티 체크 연산을 통해 일부의 패리티 비트들을 출력하고 상기 제2 내부 부호화 모듈에서 출력하는 패리티 비트들 중 일부를 추가적인 입력으로 하여 단일 패리티 체크 연산과 축적기 연산을 통해 나머지 패리티 비트열들을 출력하는 것을 특징으로 하는 LDPC 부호화 장치.
  12. 제11항에 있어서,
    상기 제2 내부 부호화 모듈은 상기 제2 외부 부호화 모듈 및 상기 제1 내부 부호화 모듈에서 출력되는 일부 비트열들을 이용하여 단일 패리티 체크 연산과 축적기 연산을 통해 패리티 비트열들을 출력하는 것을 특징으로 하는 LDPC 부호화 장치.
  13. 제11항에 있어서,
    상기 제1 내부 부호화 모듈은 상기 외부 연결선을 통해 상기 제2 내부 부호화 모듈에서 출력하는 패리티 비트열들 중 일부를 입력받는 것을 특징으로 하는 LDPC 부호화 장치.
  14. 부호화려는 정보 비트열들 중 일부를 이용하여 프리코딩 비트열을 출력하는 제1 외부 부호화 단계;
    상기 프리코딩 비트열과 나머지 정보 비트열들의 반복(Repetition) 및 치환(Permutation) 연산을 수행하는 제2 외부 부호화 단계;
    상기 제2 외부화 단계에서 출력되는 비트열들에 대한 단일 패리티 체크 연산을 통해 일부의 패리티 비트열들을 출력하는 제1 내부 부호화 단계; 및
    상기 제2 외부 부호화 단계에서 출력되는 비트열들과 제1 내부 부호화 단계에서 출력되는 패리티 비트열의 일부를 이용하여 단일 패리티 체크 연산 및 축적기 연산을 통해 패리티 비트열들을 출력하는 제2 내부 부호화 단계를 포함하되,
    상기 제1 내부 부호화 단계는 상기 제2 내부 부호화 단계에서 출력하는 패리티 비트들 중 일부를 입력으로 하여 단일 패리티 체크 연산 및 축적기 연산을 통해 나머지 패리티 비트열들을 출력하는 것을 특징으로 하는 LDPC 부호화 방법.
  15. 제14항에 있어서,
    상기 제1 내부 부호화 단계는 외부 연결선을 통해 상기 제2 내부 부호화 단계에서 출력하는 패리티 비트열들 중 일부를 입력으로 받는 것을 특징으로 하는 LDPC 부호화 방법.
PCT/KR2016/001601 2016-01-19 2016-02-17 고신뢰도 및 저지연 통신에 적합한 ldpc 부호화를 위한 장치 및 방법 WO2017126733A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/070,252 US10693499B2 (en) 2016-01-19 2016-02-17 Apparatus and method for LDPC encoding suitable for highly reliable and low latency communication

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0006595 2016-01-19
KR20160006595 2016-01-19

Publications (1)

Publication Number Publication Date
WO2017126733A1 true WO2017126733A1 (ko) 2017-07-27

Family

ID=59052432

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2016/001601 WO2017126733A1 (ko) 2016-01-19 2016-02-17 고신뢰도 및 저지연 통신에 적합한 ldpc 부호화를 위한 장치 및 방법

Country Status (3)

Country Link
US (1) US10693499B2 (ko)
KR (1) KR101742430B1 (ko)
WO (1) WO2017126733A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK3455992T3 (da) 2016-05-13 2022-05-02 Ericsson Telefon Ab L M Mekanismer til CSI-RS med reduceret densitet
KR102067912B1 (ko) * 2017-11-29 2020-01-17 연세대학교 산학협력단 저지연 및 고신뢰도 특성을 가지는 ldpc 부호화 장치 및 방법
WO2019107912A1 (ko) * 2017-11-29 2019-06-06 연세대학교 산학협력단 저지연 및 고신뢰도 특성을 가지는 ldpc 부호화 장치 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294445A1 (en) * 2005-06-24 2006-12-28 Dariush Divsalar ARA type protograph codes
US20080016426A1 (en) * 2006-06-29 2008-01-17 Nec Laboratories America, Inc. Low-Complexity High-Performance Low-Rate Communications Codes
WO2015016668A1 (en) * 2013-08-01 2015-02-05 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
US20150085951A1 (en) * 2013-09-25 2015-03-26 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
US9083383B1 (en) * 2013-01-29 2015-07-14 Xilinx, Inc. Parity check matrix

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072417B1 (en) * 2000-06-28 2006-07-04 Marvell International Ltd. LDPC encoder and method thereof
US6633856B2 (en) * 2001-06-15 2003-10-14 Flarion Technologies, Inc. Methods and apparatus for decoding LDPC codes
US6895547B2 (en) * 2001-07-11 2005-05-17 International Business Machines Corporation Method and apparatus for low density parity check encoding of data
US7162684B2 (en) * 2003-01-27 2007-01-09 Texas Instruments Incorporated Efficient encoder for low-density-parity-check codes
US7191386B2 (en) * 2004-06-29 2007-03-13 Seagate Technology Llc Method and apparatus for additive trellis encoding
US7795877B2 (en) 2006-11-02 2010-09-14 Current Technologies, Llc Power line communication and power distribution parameter measurement system and method
JP5309889B2 (ja) * 2008-10-27 2013-10-09 ソニー株式会社 データ処理装置および方法、並びにプログラム
US9203440B1 (en) * 2013-01-29 2015-12-01 Xilinx, Inc. Matrix expansion

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294445A1 (en) * 2005-06-24 2006-12-28 Dariush Divsalar ARA type protograph codes
US20080016426A1 (en) * 2006-06-29 2008-01-17 Nec Laboratories America, Inc. Low-Complexity High-Performance Low-Rate Communications Codes
US9083383B1 (en) * 2013-01-29 2015-07-14 Xilinx, Inc. Parity check matrix
WO2015016668A1 (en) * 2013-08-01 2015-02-05 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
US20150085951A1 (en) * 2013-09-25 2015-03-26 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals

Also Published As

Publication number Publication date
US20190036547A1 (en) 2019-01-31
US10693499B2 (en) 2020-06-23
KR101742430B1 (ko) 2017-05-31

Similar Documents

Publication Publication Date Title
US6978416B2 (en) Error correction with low latency for bus structures
Shacham et al. A Fully Implemented 12� 12 Data Vortex Optical Packet Switching Interconnection Network
US9252968B2 (en) Link training and training frame for 100GBPS ethernet
US9338261B2 (en) Method for rapid PMA alignment in 100GBASE-KP4
WO2017126733A1 (ko) 고신뢰도 및 저지연 통신에 적합한 ldpc 부호화를 위한 장치 및 방법
RU2010100829A (ru) Способы и устройство для вычисления crc для множества кодовых блоков в системе связи
US8271850B2 (en) Fast low-density parity-check code encoder
CN104426629B (zh) 一种物理层编解码方法及其装置
CN109426636B (zh) 一种fpga片间高位宽数据传输的方法及装置
US9379846B1 (en) System and method of encoding in a serializer/deserializer
ATE362675T1 (de) Verfahren und system für die generierung von low density parity check (ldpc) codes
JP5536298B2 (ja) オフセット・テスト・パターン装置および方法
US4691319A (en) Method and system for detecting a predetermined number of unidirectional errors
BR112015014405B1 (pt) Método de comunicações para um sistema de rede óptica, dispositivo de rede óptica e sistema de comunicações
CN1656692A (zh) 用于迭代硬判决前向纠错译码的装置
JPH0715484A (ja) データ通信方法および装置
WO2019022508A1 (ko) 데이터 저장을 위한 소실 부호의 부호화 방법 및 장치
WO2016204578A1 (ko) 통신 시스템에서 부호율 호환 저밀도 패리티 검사 부호를 이용하는 부호화 방법 및 장치
Cruz The statistical data fork: A class of broad-band multichannel switches
JP3759112B2 (ja) スケーラブル・インターフェースおよびその上でデータを伝送する方法
US20160173472A1 (en) Method for exchanging numerical data frames and associated communication system
CN112543080A (zh) 误码率检测的方法和装置
US20240045758A1 (en) Method and Chip for Cyclic Code Encoding, Circuit Component, and Electronic Device
WO2014123351A1 (ko) 특정밀도를 기반으로 하는 저밀도 역 코드를 이용한 부호화/복호화 방법 및 장치
WO2010087581A2 (en) Method of mapping transport sequences to component carriers in a wireless communication system

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16886576

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16886576

Country of ref document: EP

Kind code of ref document: A1