CN112543080A - 误码率检测的方法和装置 - Google Patents

Abstract

本申请提供了一种误码率检测的方法和装置，能够最大化突发错误检测能力，提高数据传输的可靠性。该方法包括：第一设备将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数；该第一设备根据所述M个并行数据比特生成第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一BIP校验比特；第一设备通过该M个并行数据通道向第二设备发送M个并行数据比特和P个第一BIP校验比特。

Description

误码率检测的方法和装置

技术领域

本申请实施例涉及通信技术领域，尤其涉及一种误码率检测的方法和装置。

背景技术

随着网络技术的迅速发展，对数据传输速率以及传输质量的要求越来越高，以太网中一般采用多通道(multi-lane，MLD)实现高速率和高质量传输。但是有可能多通道传输数据时，部分数据传输过程中受到干扰，造成数据传输的准确率降低。为了提高数据传输的可靠性，有必要进行误码率检测，确定数据在传输过程中是否发生错误。现有技术中一般在串行数据流中做比特交织奇偶校验BIP，当串行数据流分发至多个并行数据通道中时，BIP有可能达不到它的最大突发错误检测能力，影响数据传输的可靠性。

因此，亟需一种能够最大化BIP突发错误检测能力，提高误码检测能力的方法，以提高数据传输的可靠性。

发明内容

本申请提供一种误码率检测的方法和装置，能够最大化BIP突发错误检测的能力，提高误码检测能力，从而提高数据传输的可靠性。

第一方面，提供了一种误码率检测的方法，包括：第一设备将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数；所述第一设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一BIP校验比特；所述第一设备通过所述M个并行数据通道向第二设备发送所述M个并行数据比特和所述P个第一BIP校验比特。

上述技术方案中，第一设备根据M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，使得每一个并行数据比特中连续的P个数据比特分别由P个不同的第一校验比特监测校验，当连续的P个数据比特发生突发错误时，通过该P个第一校验比特可以检测出该突发错误，可以达到BIP-P的最大突发错误检测能力，进而提高设备的误码率检测能力，提高数据传输的可靠性。

在一种可能的实现方式中，所述M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

在一种可能的实现方式中，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

应理解，上述“该M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特”可以理解为该M个并行数据比特中第i个并行数据比特中第j个至第j+P-1个数据比特对应所述第一BIP校验比特中第1个至第P个校验比特。其中，M个并行数据比特中的连续的P个比特可以为从并行数据比特中第1个数据比特开始的连续的P个数据比特，也可以为该并行数据比特最后的P个连续的数据比特，还可以为该并行数据比特中间连续的P个数据比特，本申请实施例对此不作限定。

例如，其中并行数据比特中包括200个数据比特，编号依次为第1个数据比特至第200个数据比特。P取值为150，则该并行数据比特中第1个数据比特至第150个数据比特对应第一BIP校验比特中的第1个至第150个校验比特；或者，该并行数据比特中的第5个数据比特至第154数据比特对应第一BIP校验比特中的第1个至第150个校验比特；或者，该并行数据比特中的第50个数据比特至第199个数据比特对应第一BIP校验比特中的第1个至第150个校验比特。

其中，当M个并行数据比特中包括的数据比特数为P的整数倍时，即每一个并行数据比特可以以P为单位分为整数组。假设，M等于4，P等于150，4个并行数据比特中均包括300个数据比特，则每一个并行数据比特可以分为两组，对于不同的并行数据比特，例如第1个并行数据比特和第2个并行数据比特，其中编号相同的数据比特对应同一个校验比特，即第1个并行数据比特中的第1个数据比特和第2个并行数据比特中的第1个数据比特对应第一校验比特中的第1个校验比特，第1个并行数据比特中的第2个数据比特和第2个并行数据比特中的第2个数据比特对应第一校验比特中的第2个校验比特，以此类推，第1个并行数据比特中的第300个数据比特和第2个并行数据比特中的第300个数据比特对应第一校验比特中的第150个校验比特。

而对于同一个并行数据比特，在并行数据比特中编号相差P的整数倍的数据比特对应相同的校验比特。例如，第1个并行数据比特中的第1个数据比特和第151个数据比特对应第一校验比特中的第1个校验比特，第1个并行数据比特中的第2个数据比特和第152个数据比特对应第一校验比特中的第2个校验比特，以此类推，第1个并行数据比特中的第150个数据比特和第300个数据比特对应第一校验比特中的第150个校验比特。

应理解，上述实施方式仅仅为一种示例，本申请实施例对此并不作任何限定，只需要该M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特即可。当发送端选择一种校验方式时，接收端相应地也必须选择该校验方式。

在一种可能的实现方式中，所述第一设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个比特交织奇偶校验BIP校验比特，包括：所述第一设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述V个第一数据比特组中每一个第一数据比特组包括P个数据比特，V为正整数；所述第一设备根据所述第一数据比特组生成所述第一待发送数据对应的第二数据比特组，其中，所述VM个第一数据比特组依次为所述第二数据比特组的前VM个数据比特组。

在一种可能的实现方式中，所述第一设备根据所述第一数据比特组生成所述第一待发送数据对应的第二数据比特组，其中，所述VM个第一数据比特组依次为所述第二数据比特组的前VM个数据比特组，包括：所述第一设备取所述M个并行数据比特中每一个并行数据比特的第K个第一数据比特组依次放置在所述第二数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

当该V个第一数据比特组中每一个第一数据比特组中均包括P个数据比特时，该VM个第一数据比特组依次为该第二数据比特组的前VM个数据比特组。

其中，“该VM个第一数据比特组依次为该第二数据比特组的前VM个数据比特组”可以理解为，第一设备取该M个并行数据比特中的每一个并行数据比特的第K个第一数据比特组依次放置在该第二数据比特的第(K-1)M+1至MK个数据比特组中，其中，K为小于或等于V的正整数。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第M个数据比特组中。然后，第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2M个数据比特组中。直至第一设备取第一个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第(V-1)M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第(V-1)M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第VM个数据比特组中。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第一个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第V个数据比特组中。然后，第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第V+1个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第V+2个数据比特组中，依次类推，第一设备取第二个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第2V个数据比特组中。直至第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第(M-1)V+1个数据比特组中，接着第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第(M-1)V+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第VM个数据比特组中。

应说明，上述“该VM个第一数据比特组依次为该第二数据比特组的前VM个数据比特组”的对应方式仅仅为示例性说明，本申请实施例对比并不作具体限定，只要该VM个第一数据比特组对应第二数据比特组中的不同的数据比特组即可。

在一种可能的实现方式中，第二数据比特组还包括第三数据比特组，其中，所述第三数据比特组包括VM个第一数据比特组中数据比特个数小于P的第一数据比特组中的数据比特。

在一种可能的实现方式中，所述第一设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，包括：所述第一设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述第V个第一数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数；所述第一设备取所述M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次放置在所述第二数据比特组的前(V-1)M个数据比特组中；所述第一设备将所述M个并行数据比特中每一个并行数据比特的第V个第一数据比特组中的数据比特拼接成一个数据比特串；所述第一设备将所述数据比特串以P为单位依次从所述第三数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第三数据比特组的开始位置为所述第二数据比特组的第(V-1)M+1个数据比特组。

在一种可能的实现方式中，所述第一设备取所述M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次放置在所述第二数据比特组的前(V-1)M个数据比特组中，包括：所述第一设备取所述M个并行数据比特中每一个并行数据比特的第L个第一数据比特组依次放置在所述第二数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

当第V个第一数据比特组中包括的数据比特数小于P时，该第二数据比特组还包括第三数据比特组，其中，该第三数据比特组包括该VM个第一数据比特组中数据比特个数小于P的第一数据比特中的数据比特，第二数据比特组中的第VM-1个和第VM个数据比特组对应第三数据比特组。在这种情况下，该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次为第二数据比特组的前(V-1)M个数据比特组。

其中，“该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次为第二数据比特组的前(V-1)M个数据比特组”可以理解为，第一设备取该M个并行数据比特中每一个并行数据比特的第L个第一数据比特组依次放置在该第二数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第M个数据比特组中。然后，第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2M个数据比特组中。直至第一设备取第一个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-2)M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-2)M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-2)M个数据比特组中。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第一个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第V-1个数据比特组中。然后，第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第V个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第V+1个数据比特组中，依次类推，第一设备取第二个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第2(V-1)个数据比特组中。直至第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第(M-1)V个数据比特组中，接着第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第(M-1)V+1个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-1)M个数据比特组中。

应说明，上述“该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次为第二数据比特组的前(V-1)M个数据比特组”的对应方式仅仅为示例性说明，本申请实施例对比并不作具体限定，只要该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组对应第二数据比特组中的不同的数据比特组即可。

在一种可能的实现方式中，所述第一设备生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，包括：所述第一设备对所述第一待发送数据对应的第二数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第一BIP校验比特。

第二方面，本申请提供一种误码率检测的方法，该方法包括：第二设备通过M个并行数据通道接收第一设备发送的M个并行数据比特和第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特；所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第二校验比特；所述第二设备根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率。

在一种可能的实现方式中，所述M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

在一种可能的实现方式中，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

在一种可能的实现方式中，所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，包括：所述第二设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述V个第四数据比特组中每一个第四数据比特组包括P个数据比特，V为正整数；所述第二设备根据所述第四数据比特组生成所述第一待发送数据对应的第五数据比特组，其中，所述VM个第四数据比特组依次为所述第五数据比特组的前VM个数据比特组。

在一种可能的实现方式中，所述第二设备根据所述第四数据比特组生成所述第一待发送数据对应的第五数据比特组，其中，所述VM个第四数据比特组依次为所述第五数据比特组的前VM个数据比特组，包括：所述第二设备取所述M个并行数据比特中每一个并行数据比特的第K个第四数据比特组依次放置在所述第五数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

在一种可能的实现方式中，第五数据比特组还包括第六数据比特组，其中，所述第六数据比特组包括所述VM个第五数据比特组中数据比特个数小于P的第五数据比特组中的数据比特。

在一种可能的实现方式中，所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，包括：所述第二设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述第V个第四数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数；所述第二设备取所述M个并行数据比特中每一个并行数据比特的前V-1个第四数据比特组依次放置在所述第五数据比特组的前(V-1)M个数据比特组中；所述第二设备将所述M个并行数据比特中每一个并行数据比特的第V个第四数据比特组中的数据比特拼接成一个数据比特串；所述第二设备将所述数据比特串以P为单位依次从所述第六数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第六数据比特组的开始位置为所述第五数据比特组的第(V-1)M+1个数据比特组。

在一种可能的实现方式中，所述第二设备取所述M个并行数据比特中每一个并行数据比特的前V-1个数据比特组依次放置在所述第五数据比特组的前(V-1)M个数据比特组中，包括：所述第二设备取所述M个并行数据比特中每一个并行数据比特的第L个第四数据比特组依次放置在所述第五数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

在一种可能的实现方式中，所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，包括：所述第二设备对所述第一待发送数据对应的第五数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第二BIP校验比特。

在一种可能的实现方式中，所述第二设备根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率，包括：所述第二设备根据所述第一BIP校验比特和所述第二BIP校验比特确定第一参数，所述第一参数为所述第一BIP校验比特和所述第二BIP校验比特中同一位置上的比特值不同的比特数量；所述第二设备根据所述第一参数确定所述第一待发送数据的误码率。

第三方面，本申请提供了一种误码率检测的装置，包括用于执行第一方面或第一方面任意一种实现方式中的模块。

第四方面，本申请提供了一种误码率检测的装置，包括用于执行第二方面或第二方面任意一种实现方式中的模块。

第五方面，本申请提供了一种芯片，所述芯片与存储器相连，用于读取并执行所述存储器中存储的软件程序，以实现第一方面或第一方面任意一种实现方式所述的方法。

第六方面，本申请提供了一种芯片，所述芯片与存储器相连，用于读取并执行所述存储器中存储的软件程序，以实现第二方面或第二方面任意一种实现方式所述的方法。

第七方面，本申请提供了一种误码率检测的装置，包括收发器、处理器和存储器，用于执行第一方面或第一方面任意一种实现方式所述的方法。

第八方面，本申请提供了一种误码率检测的装置，包括收发器、处理器和存储器，用于执行第二方面或第二方面任意一种实现方式所述的方法。

第九方面，本申请提供了一种计算机可读存储介质，存储有计算机执行指令，当所述计算机执行指令被处理器运行时，如第一方面或第一方面任意一种实现方式所述的方法被执行。

第十方面，本申请提供了一种计算机可读存储介质，存储有计算机执行指令，当所述计算机执行指令被处理器运行时，如第二方面或第二方面任意一种实现方式所述的方法被执行。

第十一方面，本申请提供了一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行上述第一方面及其任意一种可能的实现方式中的方法。

第十二方面，本申请提供了一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行上述第二方面及其任意一种可能的实现方式中的方法。

第十三方面，本申请提供一种通信系统，所述通信系统包括上述第三方面、第四方面提供的误码率检测的装置；或者

所述通信系统包括上述第七方面、第八方面提供的误码率检测的装置。

附图说明

图1是本申请实施例提供的系统架构示意图；

图2是本申请实施例提供的物理层的处理过程示意图；

图3是RS-FEC的码字的示意图；

图4是100G以太网的串行数据流的分发示意图；

图5是200G以太网的串行数据流的分发示意图；

图6是传统BIP-X校验原理示意图；

图7示出了BIP-300的突发错误检测能力和并行数据通道个数的关系；

图8是本申请实施例提供的误码率检测方法的示意性流程图；

图9是本申请实施例提供的生成第二数据比特组的示意图；

图10示出了本申请实施例构造的第二数据比特组校验原理示意图；

图11是本申请实施例提供的一个误码率检测的方法的示意图；

图12是本申请实施例提供的另一个误码率检测的方法的示意图；

图13是本申请实施例提供的又一个误码率检测的方法的示意图；

图14是本申请实施例提供的再一个误码率检测的方法的示意图；

图15是本申请实施例提供的误码率检测的装置的示意性结构图；

图16是本申请另一实施例提供的误码率检测的装置的示意性结构图；

图17是本申请另一实施例提供的误码率检测的装置的示意性结构图；

图18是本申请另一实施例提供的误码率检测的装置的示意性结构图。

具体实施方式

随着网络的发展，对网络流量的要求越来越高，例如，当前有100G(每秒100000兆比特)、200G(每秒200000兆比特)和400G(每秒400000兆比特)的以太网技术，随着网络的发展，会对以太网速度提出更高的要求。如图1所示的系统架构示意图，第一设备与第二设备通过若干个物理通道连接，多个物理通道并行传输，可以提高以太网的速度，例如，物理通道可以为高速总线，例如为铜线或光纤等物理介质，这样，第一设备与第二设备可以通过铜线实现电互联。例如，对于200G的以太网技术，第一设备与第二设备可以通过8个物理通道或者4个物理通道或者2个物理通道连接或者1个物理通道连接；又例如，对于400G的以太网技术，第一设备与第二设备可以通过16个物理通道或者8个物理通道或者4个物理通道或者2个物理通道连接或者1个物理通道连接。再例如，对于100G的以太网技术，第一设备与第二设备通过4个物理通道或者2个物理通道连接或者1个物理通道连接。

第一设备与第二设备可以是芯片或者是具有收发功能的单元或者实体设备。若第一设备发送数据，则第二设备接收数据；若第二设备发送数据，第一设备接收数据，第一设备的发送物理通道与第二设备的接收物理通道一一对应；第二设备的发送物理通道与第一设备的接收物理通道一一对应。下面以第一设备为发送端，第二设备为接收端为例进行描述。

在以太网技术中，数据的处理主要分为数据链路层和物理层的处理。下面结合图2示描述本申请实施例提供的物理层的处理过程示意图。如图2所示，第一设备从数据链路层接收到以太网帧，以太网帧到达媒体接入控制(media access control，MAC)层和协调子层(reconciliation sublayer，RS)，MAC层对以太网帧进行校验，校验后的比特通过RS子层按照某种媒体独立接口(some kind of media independent interface，xMII)发送到物理编码子层(physical coding sublayer，PCS)子层。PCS子层从xMII接收相关比特，并且按照特定的第一大小比特块进行编码和速率匹配。编码和速率匹配之后，将第一大小比特块的码块按照编码规则进一步编码成第二大小比特块的串行码块流。第二大小比特块的串行码块流经过加扰之后插入对齐标记(alignment marker，AM)组。插入AM组之后，对串行的多个第二大小比特块进行前向纠错(forwarding error correction，FEC)编码并加入校验比特，然后通过分发和交织将第二大小比特块码块按照一定数量的比特分发到若干个物理编码子层通道(physical coding sublayer lane，PCSL)或者前向纠错编码通道(forwardingerror correction lane，FECL)。PCSL或FECL上的比特可以通过物理媒介接入子层(physical medium attachment，PMA)和物理媒介相关子层(physical medium dependent)发送给第二设备。第二设备通过PMD和PMA接收第一设备发送的比特，利用每个PCSL或FECL上的AMGL进行通道先锁定再对齐，对齐后对各个通道进行重排序，然后将排序后的通道上的数据依次取出，得到串行的比特流，然后对串行的比特流进行FEC解码之后形成第二大小比特块的串行码块流，移除串行码块流中的AM组，然后对移除AM组之后的串行码块流进行解扰和反向转码之后得到第一大小比特块的串行码块流，对第一大小比特块的串行码块流进行解码和速率匹配发送到RS子层和MAC层，通过MAC层将数据传送到数据链路层。

需要说明的是，为了方便理解，图2只是简述了以太网接口的处理流程，具体在应用中可以增加其他的处理过程，或者不包括上述的处理过程。

目前，电气和电子工程师协会(institute of electrical and electronicsengineers，IEEE)802.3规范了高速以太网100G/200G/400G使用多通道分发架构。在有里德-所罗门前向纠错码(reed-solomon forward error correction，RS-FEC)情况下，串行数据流会进行RS编码(encode)，即以一个FEC码字(codeword)为单位，通过增加部分校验符号(symbol)，对数据进行编码。例如，图3示出了RS-FEC的码字示意图，以RS-FEC(544，514)为例，串行数据流在进行RS编码时会以一个5440比特(bit)的码字为单位，其中，5140比特的数据来自串行数据流，300比特的校验位(parity)为编码时所增加的校验信息。在每一个码字中，以10比特为单位对码字进行分组，第一个符号表示为S(1)，包括码字中编号为0-9的10个比特，第二个符号表示为S(2)，包括码字中编号为10-19的10个比特，依次类推，如图3所示。

串行数据流在RS编码完成后，串行数据流会分发到多个通道中去，形成多个并行数据流。图4和图5分别示出了100G以太网和200G以太网的串行数据流的分发示意图。具体来说，在100G以太网中，串行数据流经过RS编码之后，以符号单位分发到4个FEC通道(lane)上，如图4所示的通道1、通道2、通道3和通道4中。在200G以太网中，已经插入AM组的串行数据流先以10比特轮询分发到2路并行数据流，然后对每1路并行数据流进行RS编码，如图5中所示的RS编码1(记为A路数据流)和RS编码2(记为B路数据流)，这2路并行数据流按照符号交织到8个FEC通道上。400GE的数据流分发流程与200G类似，不同之处在于400GE使用16个FEC通道上，具体的分发流程可参考图5。

在一些特殊场景(比如，链路距离非常短或者误码率非常低时)中可以考虑将FEC旁路。对于RS-FEC(544，514)，如果工作在检错模式，最大可以检测出长度为300比特的错误。在无FEC时，如果在不改变高速以太网内部实现环节的位宽、频率的情况下，为了实现相同的检错能力，可以将RS编码替换为比特交织奇偶校验编码(bit interlwaved parity，BIP)，原来一个码字的校验比特替换为BIP比特。理论上BIP-X可以检测出长度为X比特的错误。

图6示出了传统BIP-X校验原理示意图。继续以100G高速以太网为例。当串行数据流以1比特为单位，向4个并行数据通道分发，第1个比特分发到通道1上，第2个比特分发到通道2上，第3个比特分发到通道3上，第4个比特分发到通道4上，第5个比特分发到通道1上，第6个比特分发到通道2上，依次类推，如图6(a)所示。

现有技术中，BIP-X校验是以X比特为交织来做检验的。图6(b)以BIP-8为例，描述了BIP-8的校验原理。如图6(b)所示，BIP-8的校验比特中的b0比特用于监视校验的比特为串行数据流中的第1个比特、第9个比特、第17个比特、第25个比特、…、第K-7个比特，BIP-8的校验比特中的b1比特用于监视校验的比特为串行数据流中的第2个比特、第10个比特、第18个比特、第26个比特、…、第K-6个比特，BIP-8的校验比特中的b2比特用于监视校验的比特为串行数据流中的第3个比特、第11个比特、第19个比特、第27个比特、…、第K-5个比特，依次类推，BIP-8的校验比特中的b7比特用于监视校验的比特为串行数据流中的第8个比特、第16个比特、第24个比特、第32个比特、…、第K个比特。

对于通道1来说，此时BIP-8的突发错误检测能力分析如下：

(1)、如果发生2比特的突发错误，比如第1个比特、第5个比特发生错误，由于发生错误的两个比特是由BIP-8中两个不同的校验比特来监视校验，此时BIP-8通过b0和b4两个校验比特可以检测二个比特错误；

(2)、如果发生3比特的突发错误，比如第1个比特、第5个比特、第9个比特发生错误，由于第1个比特、第9个比特是由BIP-8中同一个校验比特b0来监视校验，此时BIP-8只能通过校验比特b4检测出一个比特错误；

(3)、如果发生4比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特发生错误，由于第1个比特、第9个比特是由BIP-8中同一个校验比特b0来监视校验，第5个比特、第13个比特是由BIP-8中同一个校验比特b4来监视校验，此时BIP-8不能检测出比特错误；

(4)、如果发生5比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特发生错误，由于第1个比特、第9个比特、第17个比特是由BIP-8中同一个校验比特b0来监视校验，第5个比特、第13个比特是由BIP-8中同一个校验比特b4来监视校验，此时BIP-8只能通过校验比特b0检测出一个比特错误；

(5)、如果发生6比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特发生错误，由于第1个比特、第9个比特、第17个比特是由BIP-8中同一个校验比特b0来监视校验，第5个比特、第13个比特、第21个比特是由BIP-8中同一个校验比特b4来监视校验，此时BIP-8通过校验比特b0和校验比特b4各检测出一个比特错误，可以检测出两个比特错误；

(6)、如果发生7比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特、第25个比特发生错误，由于第1个比特、第9个比特、第17个比特、第25个比特是由BIP-8中同一个校验比特b0来监视校验，第5个比特、第13个比特、第21个比特是由BIP-8中同一个校验比特b4来监视校验，此时BIP-8只能通过校验比特b4检测出一个比特错误；

(7)、如果发生8比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特、第25个比特、第29个比特发生错误，由于第1个比特、第9个比特、第17个比特、第25个比特是由BIP-8中同一个校验比特b0来监视校验，第5个比特、第13个比特、第21个比特、第29个比特是由BIP-8中同一个校验比特b4来监视校验，此时BIP-8不能检测出比特错误。

由此可见，对于上述串行数据流分发到多个并行数据通道的场景中，传统BIP-8校验方式，最大只能检测出两个比特的突发错误，不能达到BIP-8的最大突发错误检测能力，从而影响数据传输的可靠性。

为了检测出长度为X比特的突发错误，现有技术中通过对每个并行数据通道做BIP-X校验。但当有N个并行数据通道时，如果每个并行数据通道做BIP-X校验，对于一个串行数据流来说，占用了N*X个比特，造成带宽浪费；如果只在串行数据流出做BIP-X校验，当并行数据通道的个数发生变化时，有可能BIP-X的突发错误检测能力仍不能达到最大值(即检测出X比特错误)。

比如，在串行流处每5140比特插入一个BIP-300，然后以10-bit分发到多个并行通道上。当并行通道个数变化时，BIP-300并不总是能够检测出长度为300比特的突发错误，如图7所示，当有2、4、8、16个并行数据通道时，BIP-300能检测出150比特的错误，只能达到最大检测能力的一半；当有1、7、11、15个并行数据通道时，BIP-300能检测出300比特的错误，达到最大检测能力。

有鉴于此，本申请实施例提出了一种误码率检测的方法，能够最大化BIP突发错误检测的能力，提高BIP误码率检测能力，从而提高数据传输的可靠性。

图8示出了本申请实施例提供的误码率检测的方法800的示意性流程图。该方法800可以包括步骤S810-S850中的至少部分内容。

S810，第一设备将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特。

其中，该第一待发送数据可以为串行数据流的部分或全部。第一设备将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数。

S820，第一设备根据M个并行数据比特生成第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特。

第一设备将该第一待发送数据分发至M个并行数据通道后，得到相应的M个并行数据比特，并根据该M个并行数据比特生成该第一待发送数据对应的P个第一BIP校验比特。

应理解，一个串行数据流中可能包括一个或多个第一待发送数据，每一个第一待发送数据可以通过一个BIP-X来校验，即一个串行数据流可能通过一个或多个BIP-X来校验。

其中，该M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特，即每一个数据通道中连续的P个数据比特通过第一BIP校验比特中的不同比特来监督校验，从而当一个并行数据通道中连续的P个数据比特中一个或多个比特发生突发错误时，可以通过该第一待发送数据对应的P个第一BIP校验比特检测出相应的错误。

示例性地，第一设备根据该M个并行数据比特生成该第一待发送数据对应的P个第一BIP校验比特，可以包括以下几个步骤：

步骤一：第一设备将M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，V个第一数据比特组中每一个第一数据比特组包括P个数据比特，V为正整数。

在步骤一中，第一设备将M个并行数据比特中每一个并行数据比特以P为单位进行划分，分为V组，得到V个第一数据比特组，如图9(a)所示。

应说明，上述“该M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特”可以理解为该M个并行数据比特中第i个并行数据比特中第j个至第j+P-1个数据比特对应所述第一BIP校验比特中第1个至第P个校验比特。其中，M个并行数据比特中的连续的P个比特可以为从并行数据比特中第1个数据比特开始的连续的P个数据比特，也可以为该并行数据比特最后的P个连续的数据比特，还可以为该并行数据比特中间连续的P个数据比特，本申请实施例对此不作限定。

例如，其中并行数据比特中包括200个数据比特，编号依次为第1个数据比特至第200个数据比特。P取值为150，则该并行数据比特中第1个数据比特至第150个数据比特对应第一BIP校验比特中的第1个至第150个校验比特；或者，该并行数据比特中的第5个数据比特至第154数据比特对应第一BIP校验比特中的第1个至第150个校验比特；或者，该并行数据比特中的第50个数据比特至第199个数据比特对应第一BIP校验比特中的第1个至第150个校验比特。

一种可能的实现方式中，该V个第一数据比特组中每一个第一数据比特组中均包括P个数据比特，即M个并行数据比特中每一个数据比特都相同，且均包括VP个数据比特，如图9(a)中所示的通道1和通道2。

另一种可能的实现方式中，该V个第一数据比特组中每一个第一数据比特组中前V-1个第一数据比特组中包括P个数据比特，第V个第一数据比特组中包括的数据比特个数小于P，如图9(a)中所示的通道K到通道M。

步骤二：第一设备根据第一数据比特组生成该第一待发送数据对应的第二数据比特组。

其中，该第二数据比特组包括P个第一BIP校验比特和VM个第一数据比特组，如图9(b)所示。

当该V个第一数据比特组中每一个第一数据比特组中均包括P个数据比特时，该VM个第一数据比特组依次为该第二数据比特组的前VM个数据比特组。

其中，“该VM个第一数据比特组依次为该第二数据比特组的前VM个数据比特组”可以理解为，第一设备取该M个并行数据比特中的每一个并行数据比特的第K个第一数据比特组依次放置在该第二数据比特的第(K-1)M+1至MK个数据比特组中，其中，K为小于或等于V的正整数。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第M个数据比特组中。然后，第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2M个数据比特组中。直至第一设备取第一个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第(V-1)M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第(V-1)M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第VM个数据比特组中。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第一个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第V个数据比特组中。然后，第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第V+1个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第V+2个数据比特组中，依次类推，第一设备取第二个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第2V个数据比特组中。直至第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第(M-1)V+1个数据比特组中，接着第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第(M-1)V+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V个第一数据比特组放置在第二数据比特组的第VM个数据比特组中。

应说明，上述“该VM个第一数据比特组依次为该第二数据比特组的前VM个数据比特组”的对应方式仅仅为示例性说明，本申请实施例对比并不作具体限定，只要该VM个第一数据比特组对应第二数据比特组中的不同的数据比特组即可。

当第V个第一数据比特组中包括的数据比特数小于P时，该第二数据比特组还包括第三数据比特组，其中，该第三数据比特组包括该VM个第一数据比特组中数据比特个数小于P的第一数据比特中的数据比特，如图9(b)所示，第二数据比特组中的第VM-1个和第VM个数据比特组对应第三数据比特组。在这种情况下，该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次为第二数据比特组的前(V-1)M个数据比特组。

其中，“该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次为第二数据比特组的前(V-1)M个数据比特组”可以理解为，第一设备取该M个并行数据比特中每一个并行数据比特的第L个第一数据比特组依次放置在该第二数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第M个数据比特组中。然后，第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2M个数据比特组中。直至第一设备取第一个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-2)M+1个数据比特组中，接着第一设备取第二个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-2)M+2个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-2)M个数据比特组中。

示例性地，第一设备取第一个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第1个数据比特组中，接着第一设备取第一个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第2个数据比特组中，依次类推，第一设备取第一个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第V-1个数据比特组中。然后，第一设备取第二个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第V个数据比特组中，接着第一设备取第二个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第V+1个数据比特组中，依次类推，第一设备取第二个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第2(V-1)个数据比特组中。直至第一设备取第M个并行数据比特中的第一个第一数据比特组放置在第二数据比特组的第(M-1)V个数据比特组中，接着第一设备取第M个并行数据比特中的第二个第一数据比特组放置在第二数据比特组的第(M-1)V+1个数据比特组中，依次类推，第一设备取第M个并行数据比特中的第V-1个第一数据比特组放置在第二数据比特组的第(V-1)M个数据比特组中。

应说明，上述“该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次为第二数据比特组的前(V-1)M个数据比特组”的对应方式仅仅为示例性说明，本申请实施例对比并不作具体限定，只要该M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组对应第二数据比特组中的不同的数据比特组即可。

当第V个第一数据比特组中包括的数据比特数小于P时，该第一设备根据该M个并行数据比特生成该第一待发送数据对应的P个第一BIP校验比特还包括步骤三。

步骤三：第一设备将该M个并行数据比特中每一个并行数据比特的第V个第一数据比特组中的数据比特拼接成一个数据比特串。

第一设备将每一个并行数据比特以P为单位进行平分后，每一个并行数据通道包括(V-1)个包括P个数据比特的第一数据比特组，而第V个第一数据比特组中包括的数据比特的个数小于P，因此，第一终端设备将该M个并行数据比特中每一个并行数据比特中数据比特个数小于P的第一数据比特组中的数据比特进行拼凑，生成一个数据比特串。

步骤四：第一设备将该数据比特串以P为单位依次从第三数据比特组的开始位置放置直至该数据比特串的最后一个数据比特。

例如，P取值为8时，M取值为4，第一个并行数据比特中第V个第一数据比特组包括4个数据比特a0、a1、a2、a3，第二个并行数据比特中第V个第一数据比特组包括3个数据比特b0、b1、b2，第三个并行数据比特中第V个第一数据比特组包括5个数据比特c0、c1、c2，c3、c4，第四个并行数据比特中第V个第一数据比特组包括6个数据比特d0、d1、d2，d3、d4、d5。第一设备将该四个数据比特个数小于8的第一数据比特组中的数据比特进行拼凑，生成数据比特串为a0、a1、a2、a3、b0、b1、b2、c0、c1、c2，c3、c4、d0、d1、d2，d3、d4、d5。第一设备将该数据比特串以8为进行分组，分为3组，依次为(a0、a1、a2、a3、b0、b1、b2、c0)、(c1、c2，c3、c4、d0、d1、d2，d3)以及(d4、d5)。分组完成后，第一设备将这三组数据比特组依次从该第二数据比特组的第三数据比特组的开始位置开始放置，其中，该第三数据比特组的开始位置为第二数据比特组的第(V-1)*4+1个数据比特组。

在确定该第一待发送数据对应的第二数据比特组后，第一设备可以对该第二数据比特组的每一行对应的数据比特进行奇校验或者偶校验得到P个第一BIP校验比特。

S830，第一设备将P个第一校验比特和M个并行数据比特发送给第二设备。

第一设备在确定P个第一BIP校验比特后，将该P个第一校验比特和M个并行数据比特一起发送给第二设备。

S840，第二设备根据M个并行数据比特生成该第一待发送数据对应的P个第二BIP校验比特。

其中，第二设备生成该第一待发送数据对应的P个第二BIP校验比特的具体步骤与第一设备生成P个第一BIP校验比特的步骤相同，具体可参考上述步骤一至步骤四，此处为了简洁，不再赘述。

基于上述方式构造的第二数据比特组如图9(b)所示。从图9(b)中可以看出，每一个并行数据比特中连续的P个数据比特分别由P个不同的第一校验比特监测校验，当连续的P个数据比特发生突发错误时，通过该P个第一校验比特可以检测出该突发错误，可以达到BIP-P的最大突发错误检测能力，进而提高设备的误码率检测能力，提高数据传输的可靠性。

例如，以BIP-8为例，当第一个并行数据通道中连续的8个数据比特发生突发错误，由于这8个数据比特对应不同的第一BIP校验比特，因此，可以通过这8个不同的校验比特检测出8个比特错误，从而达到BIP-8的最大突发错误检测能力，提高误码率检测能力，提高数据传输的可靠性。

图10示出了本申请实施例构造的第二数据比特组校验原理示意图。继续以100G高速以太网为例。当串行数据流以1比特为单位，向4个并行数据通道分发，第1个比特分发到通道1上，第2个比特分发到通道2上，第3个比特分发到通道3上，第4个比特分发到通道4上，第5个比特分发到通道1上，第6个比特分发到通道2上，依次类推，如图10(a)所示。

如图10(b)所示，该第二数据比特组包括8个校验比特，其中，校验比特中的b0比特用于监视校验的比特为串行数据流中的第1个比特、第2个比特、第3个比特、第4个比特、第33个比特、…，校验比特中的b1比特用于监视校验的比特为串行数据流中的第5个比特、第6个比特、第7个比特、第8个比特、第37个比特、…，校验比特中的b2比特用于监视校验的比特为串行数据流中的第9个比特、第10个比特、第11个比特、第12个比特、第41个比特、…，依次类推，校验比特中的b7比特用于监视校验的比特为串行数据流中的第29个比特、第30个比特、第31个比特、第32个比特、第61个比特、…。

即对于不同的并行数据比特，例如第1个并行数据比特和第2个并行数据比特，其中编号相同的数据比特对应同一个校验比特，即第1个并行数据比特中的第1个数据比特和第2个并行数据比特中的第1个数据比特(图10(b)中串行数据流中编号为2的数据比特)对应第一校验比特中的第1个校验比特b0，第1个并行数据比特中的第2个数据比特(图10(b)中串行数据流中编号为5的数据比特)和第2个并行数据比特中的第2个数据比特(图10(b)中串行数据流中编号为6的数据比特)对应第一校验比特中的第2个校验比特b1，以此类推，第1个并行数据比特中的第8个数据比特(图10(b)中串行数据流中编号为29的数据比特)和第2个并行数据比特中的第8个数据比特(图10(b)中串行数据流中编号为30的数据比特)对应第一校验比特中的第8个校验比特b7。

而对于同一个并行数据比特，在并行数据比特中编号相差P的整数倍的数据比特对应相同的校验比特。例如，第1个并行数据比特中的第1个数据比特(图10(b)中串行数据流中编号为1的数据比特)和第9个数据比特(图10(b)中串行数据流中编号为33的数据比特)对应第一校验比特中的第1个校验比特b0，第1个并行数据比特中的第2个数据比特(图10(b)中串行数据流中编号为5的数据比特)和第10个数据比特(图10(b)中串行数据流中编号为37的数据比特)对应第一校验比特中的第2个校验比特b1，以此类推，第1个并行数据比特中的第8个数据比特(图10(b)中串行数据流中编号为29的数据比特)和第16个数据比特(图10(b)中串行数据流中编号为61的数据比特)对应第一校验比特中的第8个校验比特b7。

应理解，上述实施方式仅仅为一种示例，本申请实施例对此并不作任何限定，只需要该M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特即可。当发送端选择一种校验方式时，接收端相应地也必须选择该校验方式。

对于通道1来说，此时BIP-8的突发错误检测能力分析如下：

(1)、如果发生2比特的突发错误，比如第1个比特、第5个比特发生错误，由于发生错误的两个比特是由BIP-8中两个不同的校验比特来监视校验，此时BIP-8通过b0和b1两个校验比特可以检测二个比特错误；

(2)、如果发生3比特的突发错误，比如第1个比特、第5个比特、第9个比特发生错误，由于第1个比特、第5个比特、第9个比特是由BIP-8中三个不同的校验比特来监视校验，此时BIP-8通过b0、b1和b2三个校验比特可以检测三个比特错误；

(3)、如果发生4比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特发生错误，由于第1个比特、第5个比特、第9个比特、第13个比特是BIP-8中四个不同的校验比特来监视校验，此时BIP-8通过b0、b1、b2和b3四个校验比特可以检测四个比特错误；

(4)、如果发生5比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特发生错误，由于第1个比特、第5个比特、第9个比特、第13个比特、第17个比特是BIP-8中五个不同的校验比特来监视校验，此时BIP-8通过b0、b1、b2、b3和b4五个校验比特可以检测五个比特错误；

(5)、如果发生6比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特发生错误，由于第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特是BIP-8中五个不同的校验比特来监视校验，此时BIP-8通过b0、b1、b2、b3、b4和b5六个校验比特可以检测六个比特错误；

(6)、如果发生7比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特、第25个比特发生错误，由于第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特、第25个比特是BIP-8中七个不同的校验比特来监视校验，此时BIP-8通过b0、b1、b2、b3、b4、b5和b6七个校验比特可以检测七个比特错误；

(7)、如果发生8比特的突发错误，比如第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特、第25个比特、第29个比特发生错误，由于第1个比特、第5个比特、第9个比特、第13个比特、第17个比特、第21个比特、第25个比特、第29个比特是BIP-8中八个不同的校验比特来监视校验，此时BIP-8通过b0、b1、b2、b3、b4、b5、b6和b7八个校验比特可以检测八个比特错误。

S850，第二设备根据第一BIP校验比特和第二校验比特确定该第一待发送数据的误码率。

第二设备在根据接收到的M个并行数据比特生成P个第二BIP校验比特后，可以根据接收到的P个第一BIP校验比特和P个第二校验比特中同一位置上的比特值不同的比特数量，确定第一参数(即误码块)，进而根据该第一参数，确定误码率。

下面结合具体的例子，对本申请实施例的技术方案进行更详细的描述。

实例一，所选择的FEC为里德-所罗门向前纠错码(Reed-Solomon forward errorcorrection，RS-FEC)(544，514)，以5440比特为一个码字，其中，5140比特为数据，即第一待发送数据包括5140比特，在本申请实施例中，P为300，M取值为8，第一待发送数据分发至8个并行数据通道，即P个数据比特对应的第一BIP校验比特为300比特。本申请实施例提供的检测误码率的具体过程如下：

(1)、第一设备将第一待发送数据分发至8个并行数据通道中得到8个并行数据比特，并对每个并行数据比特中连续的300个数据比特为一组进行划分，如图11(a)所示。第1个并行数据比特的数据分为3个第一数据比特组，每个第一数据比特组大小分别为300比特、300比特、50比特；第2个并行数据比特的数据分组情况与第一个并行数据比特的数据分组情况一致；第3个并行数据比特的数据分为3个第一数据比特组，每个第一数据比特组大小分别为300比特、300比特、40比特；第4个并行数据比特至第8个并行数据比特的数据分组情况与第3个并行数据比特的分组情况一致。

(2)、第一设备依次取第1个至第8个并行数据比特中的第1个第一数据比特组的300个比特依次放置在第二数据比特组的第1个至第8个数据比特组中；然后再依次取第1个至第8个并行数据比特中的第2个第一数据比特组的300个比特依次放置在第二数据比特组的第9个至第16个数据比特组中；

(3)、第一设备将第1个至第8个并行数据比特中的第3个第一数据比特组按顺序连接在一起，组成长度为340比特的比特串S；

(4)、第一设备取比特串S中的第一个300比特，放置在第三数据比特组的起始位置，即第二数据比特组中的第17个数据比特组，比特串S的剩余比特(40比特)放置在第三数据比特组的第2个数据比特组中，即第二数据比特组中的第18个数据比特组。第一设备生成的第一待发送数据对应的第二数据比特组如图11(b)所示。

(5)、第一设备统计该第二数据比特组中的每一行所对应的校验比特中1的个数，如果为奇数，则相应的校验比特为取“1”，如果为偶数，则相应的校验比特为取“0”。或者，如果为偶数，则相应的校验比特为取“1”，如果为奇数，则相应的校验比特为取“0”。

(6)、第二设备接收到第一设备发送的目标数据后，根据该目标数据中包括的8个并行数据比特确定300个第二校验比特。

具体的方法可参考上述第一设备生成300个第一校验比特的过程(1)-(5)。

(7)、第二设备对比第一校验比特和第二校验比特中同一位置上的比特值不同的比特数量确定第一参数，即为数据流传输过程中误码块的个数，并根据该第一参数确定该第一待发送数据的误码率。

实例二，所选择的FEC为里德-所罗门向前纠错码(Reed-Solomon forward errorcorrection，RS-FEC)(272，257)，以2720比特为一个码字，其中，2570比特为数据，即第一待发送数据包括2570比特，在本申请实施例中，P为150，M取值为16，第一待发送数据分发至16个并行数据通道，即P个数据比特对应的第一BIP校验比特为150比特。第一设备将第一待发送数据分发至16个并行数据通道中得到16个并行数据比特，并对每个并行数据比特中连续的150个数据比特为一组进行划分，如图12(a)所示。具体过程可参考实例一中的过程(1)，此处为了简洁，不再赘述。另外，第一设备生成该第一待发送数据对应的第二数据比特组的具体过程与实例一中第一设备生成第一待发送数据对应的第二数据比特组的具体过程类似，具体可参考实例一中的过程过程(1)-(4)。如图12(b)所示。然后，第二设备接收第一设备发送的目标数据后，根据该目标数据中包括的16个并行数据比特确定150个第二校验比特，并通过对比第一校验比特和第二校验比特中同一位置上的比特值不同的比特数量确定第一参数，即为数据流传输过程中误码块的个数，并根据该第一参数确定该第一待发送数据的误码率。

上述技术方案中，通过重新生成X个校验比特，可以达到BIP-X的最大突发错误检测能力，从而提高数据传输的可靠性。而且，只使用一个BIP-X就可以实现单个并行数据通道中X比特的突发错误的检测，占用带宽更少。

实例三，高速外围组件互连(peripheral component interconnect express，PCIe)-1.0的物理层对数据链路层的帧进行8B/10B编码(K1/K2比特，即K1个净荷比特，K2个比特的编码解码方法，在以太网物理层链路传递的就是这种K1/K2比特流。)，在本申请实施例中，P为10，M取值为4，第一待发送数据包括10240(1024*10)个数据比特，该第一待发送数据分发至4个并行数据通道，P个数据比特对应的第一BIP校验比特为10比特。然后第一待发送数据向一个包括4个并行数据通道的链路分发，每个符号的大小为10比特。如果向对每个并行数据通道进行误码率检测，则可以在编码后的第一待发送数据中每隔1024个8B/10B码块，插入一个BIP-10，如图13(a)所示。第一设备将编码后的第一待发送数据分发至4个并行数据通道得到4个并行数据比特，并对每个并行数据比特中连续的10个数据比特为一组进行划分，如图13(b)所示。具体过程可参考实例一中的过程(1)，此处为了简洁，不再赘述。另外，第一设备生成该第一待发送数据对应的第二数据比特组的具体过程与实例一中第一设备生成第一待发送数据对应的第二数据比特组的具体过程类似，具体可参考实例一中的过程过程(1)-(4)，如图13(c)所示。然后，第二设备接收第一设备发送的目标数据后，根据该目标数据中包括的4个并行数据比特确定10个第二校验比特，并通过对比第一校验比特和第二校验比特中同一位置上的比特值不同的比特数量确定第一参数，即为数据流传输过程中误码块的个数，并根据该第一参数确定该第一待发送数据的误码率。

上述技术方案在PCIe场景中，为了检测每个并行数据通道的误码率，只需要在串行数据流处插入BIP-X，就能够检测出单个并行数据通道上长度为X的突发错误，从而提高数据传输的可靠性。

实例四，在100G以太网中，在PCS的64B/66B第一待发送数据中插入BIP-160，分布在20个AM的BIP-8字段域中，其中，AM0中包括BIP-160中160个校验比特中的第1个至第8个校验比特，AM1中包括BIP-160中160个校验比特中的第9个至第16个校验比特，依次类推，AM20中包括BIP-160中160个校验比特中的第153个至第160个校验比特。在本申请实施例中，P为160，M取值为20，第一待发送数据包括16384*20个64B/66B块，该第一待发送数据分发至20个并行数据通道，P个数据比特对应的第一BIP校验比特为160比特。BIP-160校验的区域包括327680(16384*20)个64B/66B的块(block)，每一个块包括66个数据比特，第一待发送数据以64B/66B的符号大小分发到20个并行数据通道上，得到20个并行数据比特，如图14(a)所示，其中，通道1最下面的AM0为串行数据流中的第0个64B/66B码块，通道1最下面的AM1为串行数据流中的第1个64B/66B码块，…，通道20最下面的AM19为串行数据流中的第19个64B/66B码块，通道1的“20”为串行数据流中的第20个64B/66B码块，通道2的“21”为串行数据流中的第21个64B/66B码块，…，通道20的“327679”为串行数据流中的第327679个64B/66B码块。每一个并行数据比特包括16384*66个数据比特，对每个并行数据比特中连续的160个数据比特为一组进行划分，可以划分为6759(16384*66/160)个第一数据比特组，其中，第1个至第6758个第一数据比特组中包括160个数据比特，第6759个第一数据比特组中包括64个数据比特，20个并行数据通道中有135160(6758*20)个包括160个数据比特的第一数据比特组。本申请实施例中第一设备生成第一待发送数据对应的第一校验比特的具体流程可参考实例一的过程(1)-(5)，如图14(b)所示。此处为了简洁，不再赘述。第一设备在生成160个比特的第一校验比特后，将该160个校验比特的第1个至第8个第一校验比特放置在AM0的BIP-8字段，将该160个校验比特的第9个至第16个第一校验比特放置在AM1的BIP-8字段，依次类推，将该160个校验比特的第153个至第160个第一校验比特放置在AM20的BIP-8字段。第二设备按照第一设备生成160个第一校验比特的方法流程生成该第一待发送数据对应的160个第二校验比特。然后将20个AM中的BIP-8按照顺序组成BIP-160，第二设备对比第一校验比特和第二校验比特中同一位置上的比特值不同的比特数量确定第一参数，即为数据流传输过程中误码块的个数，并根据该第一参数确定该第一待发送数据的误码率。

与标准100G的以太网在每个并行数据通道上进行BIP-8校验的方案相比，本技术方案只在串行数据流处插入BIP-160，就能够检测出单并行数据通道上长度为160比特的突发错误，而且，这160个校验比特是利用20个连续的AM字段域已有的BIP-8拼接而成，并没有占用额外的带宽资源。

应说明，上述四个实例中的参数值仅仅是为了便于举例说明，本申请实施例对此并不作限定。

下面结合图15至图18对本申请的装置实施例进行描述。

图15是本申请实施例提供的误码率检测的装置的示意性结构图。图15所示的装置2800可以对应于上文的第一设备，如图15所示，装置2800包括发送模块2810、处理模块2820。

发送模块2810，用于将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数。

处理模块2820，用于根据M个并行数据比特生成第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一BIP校验比特。

发送模块2810，还用于通过M个并行数据通道向第二设备发送M个并行数据比特和P个第一BIP校验比特。

可选地，该M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

可选地，该M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

可选地，处理模块2820，具体用于将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述V个第一数据比特组中每一个第一数据比特组包括P个数据比特，V为正整数。

可选地，处理模块2820，还具体用于根据所述第一数据比特组生成所述第一待发送数据对应的第二数据比特组，其中，所述VM个第一数据比特组依次为所述第二数据比特组的前VM个数据比特组。

可选地，处理模块2820，还具体用于取所述M个并行数据比特中每一个并行数据比特的第K个第一数据比特组依次放置在所述第二数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

可选地，第二数据比特组还包括第三数据比特组，其中，所述第三数据比特组包括VM个第一数据比特组中数据比特个数小于P的第一数据比特组中的数据比特。

可选地，处理模块2820，还具体用于将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述第V个第一数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数。

可选地，处理单元2820，还具体用于取所述M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次放置在所述第二数据比特组的前(V-1)M个数据比特组中。

可选地，处理单元2820，还具体用于将所述M个并行数据比特中每一个并行数据比特的第V个第一数据比特组中的数据比特拼接成一个数据比特串。

可选地，处理单元2820，还具体用于将所述数据比特串以P为单位依次从所述第三数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第三数据比特组的开始位置为所述第二数据比特组的第(V-1)M+1个数据比特组。

可选地，处理单元2820，还具体用于取所述M个并行数据比特中每一个并行数据比特的第L个第一数据比特组依次放置在所述第二数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

可选地，处理单元2820，还具体用于对所述第一待发送数据对应的第二数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第一BIP校验比特。

发送模块2810可以由收发器实现。处理模块2820可以由处理器实现。发送模块2810、和处理模块2820的具体功能和有益效果可以参见图8所示的方法的相关描述，在此就不再赘述。

图16是本申请另一实施例提供的误码率检测的装置的示意性结构图。图16所示的装置2900可以对应于上文的第二设备，如图16所示，装置2900包括接收模块2910和处理模块2920。

接收模块2910，用于通过M个并行数据通道接收第一设备发送的M个并行数据比特和第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特。

处理模块2920，用于根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第二校验比特。

处理模块2920，还用于根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率。

可选地，该M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

可选地，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为该第t个并行数据比特中包括P个连续数据比特的个数。

可选地，处理模块2920，具体用于将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述V个第四数据比特组中每一个第四数据比特组包括P个数据比特，V为正整数。

可选地，处理模块2920，还具体用于根据所述第四数据比特组生成所述第一待发送数据对应的第五数据比特组，其中，所述VM个第四数据比特组依次为所述第五数据比特组的前VM个数据比特组。

可选地，处理模块2920，还具体用于取所述M个并行数据比特中每一个并行数据比特的第K个第四数据比特组依次放置在所述第五数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

可选地，第五数据比特组还包括第六数据比特组，其中，所述第六数据比特组包括VM个第五数据比特组中数据比特个数小于P的第五数据比特组中的数据比特。

可选地，处理模块2920，还具体用于将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述第V个第四数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数。

可选地，处理模块2920，还具体用于取所述M个并行数据比特中每一个并行数据比特的前V-1个第四数据比特组依次放置在所述第五数据比特组的前(V-1)M个数据比特组中。

可选地，处理模块2920，还具体用于将所述M个并行数据比特中每一个并行数据比特的第V个第四数据比特组中的数据比特拼接成一个数据比特串。

可选地，处理模块2920，还具体用于将所述数据比特串以P为单位依次从所述第六数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第六数据比特组的开始位置为所述第五数据比特组的第(V-1)M+1个数据比特组。

可选地，处理模块2920，还具体用于取所述M个并行数据比特中每一个并行数据比特的第L个第四数据比特组依次放置在所述第五数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

可选地，处理模块2920，还具体用于对所述第一待发送数据对应的第五数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第二BIP校验比特。

可选地，处理模块2920，还具体用于根据所述第一BIP校验比特和所述第二BIP校验比特确定第一参数，所述第一参数为所述第一BIP校验比特和所述第二BIP校验比特中同一位置上的比特值不同的比特数量。

可选地，处理模块2920，还具体用于根据所述第一参数确定所述第一待发送数据的误码率。

接收模块2910可以由收发器实现。处理模块2920可以由处理器实现。接收模块2910和处理模块2920的具体功能和有益效果可以参见图8所示的方法的相关描述，在此就不再赘述。

图17是本申请另一实施例提供的误码率检测的装置的示意性结构图。装置3000可以对应于上文的第一设备，如图17所示，装置3000可以包括收发器3010、处理器3020、存储器3030。

图17中仅示出了一个存储器和处理器。在实际的误码率检测的装置的产品中，可以存在一个或多个处理器和一个或多个存储器。存储器也可以称为存储介质或者存储设备等。存储器可以是独立于处理器设置，也可以是与处理器集成在一起，本申请实施例对此不做限制。

收发器3010、处理器3020、存储器3030之间通过内部连接通路互相通信，传递控制和/或数据信号。

具体地，收发器3010，用于将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数。

所述处理器3020，用于根据所述M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一BIP校验比特。

所述处理器3020，还用于通过所述M个并行数据通道向第二设备发送目标数据，其中，所述目标数据包括所述M个并行数据比特和所述P个第一BIP校验比特。

装置3000的具体工作过程和有益效果可以参见图8所示实施例中的描述，在此不再赘述。

图18是本申请另一实施例提供的误码率检测的装置的示意性结构图。装置3100可以对应于上文的第二设备，如图18所示，装置3100可以包括收发器3110、处理器3120、存储器3130。

图18中仅示出了一个存储器和处理器。在实际的误码率检测的装置的产品中，可以存在一个或多个处理器和一个或多个存储器。存储器也可以称为存储介质或者存储设备等。存储器可以是独立于处理器设置，也可以是与处理器集成在一起，本申请实施例对此不做限制。

收发器3110、处理器3120、存储器3130之间通过内部连接通路互相通信，传递控制和/或数据信号。

具体地，所述收发器3110，用于通过M个并行数据通道接收第一设备发送的目标数据，所述目标数据包括M个并行数据比特和第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特。

所述处理器3120，用于根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第二校验比特。

所述处理器3120，还用于根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率。

装置3100的具体工作过程和有益效果可以参见图8所示实施例中的描述，在此不再赘述。

本申请各实施例该的收发器也可以称为收发单元、收发机、收发装置等。处理器也可以称为处理单元，处理单板，处理模块、处理装置等。可选的，可以将收发器中用于实现接收功能的器件视为接收单元，将收发器中用于实现发送功能的器件视为发送单元，即收发器包括接收单元和发送单元。接收单元有时也可以称为接收机、接收器、或接收电路等。发送单元有时也可以称为发射机、发射器或者发射电路等。

本申请各实施例所述的存储器用于存储处理器运行所需的计算机指令和参数。

本申请各实施例所述的处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。本申请各实施例所述的处理器可以是通用处理器、数字信号处理器(digitalsignal processor，DSP)、专用集成电路(application specific integrated circuit，ASIC)、现成可编程门阵列(field programmable gate array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存取存储器(random access memory，RAM)、闪存、只读存储器(read-only memory，ROM)、可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的指令，结合其硬件完成上述方法的步骤。

可以理解的是，本申请实施例描述的各种设计涉及的方法，流程，操作或者步骤，能够以一一对应的方式，通过计算机软件，电子硬件，或者计算机软件和电子硬件的结合来一一对应实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件，比如，考虑通用性好成本低软硬件解耦等方面，可以采纳执行程序指令的方式来实现，又比如，考虑系统性能和可靠性等方面，可以采纳使用专用电路来实现。普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，此处不做限定。

根据本申请实施例提供的方法，本申请还提供一种计算机程序产品，该计算机程序产品包括：计算机程序代码，当该计算机程序代码在计算机上运行时，使得该计算机执行上述实施例中的方法。本申请中的各个实施例也可以互相结合。

根据本申请实施例提供的方法，本申请还提供一种计算机可读介质，该计算机可读解释存储有程序代码，当该程序代码在计算机上运行时，使得该计算机执行上述实施例中的方法。

在本申请的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

本申请中出现的术语“第一”、“第二”等仅是为了区分不同的对象，“第一”、“第二”本身并不对其修饰的对象的实际顺序或功能进行限定。本申请中被描述为“示例性的”，“示例”，“例如”，“可选地”或者“在某些实现方式中”的任何实施例或设计方案都不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用这些词旨在以具体方式呈现相关概念。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其他任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包括一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如数字视频光盘(digital video disc，DVD))、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (40)

1.一种误码率检测的方法，其特征在于，包括：

第一设备将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数；

所述第一设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一BIP校验比特；

所述第一设备通过所述M个并行数据通道向第二设备发送所述M个并行数据比特和所述P个第一BIP校验比特。

2.根据权利要求1所述的方法，其特征在于，所述M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

3.根据权利要求1或2所述的方法，其特征在于，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

4.根据权利要求1至3中任一项所述的方法，其特征在于，所述第一设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个比特交织奇偶校验BIP校验比特，包括：

所述第一设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述V个第一数据比特组中每一个第一数据比特组包括P个数据比特，V为正整数；

所述第一设备根据所述第一数据比特组生成所述第一待发送数据对应的第二数据比特组，其中，所述VM个第一数据比特组依次为所述第二数据比特组的前VM个数据比特组。

5.根据权利要求4所述的方法，其特征在于，所述第一设备根据所述第一数据比特组生成所述第一待发送数据对应的第二数据比特组，其中，所述VM个第一数据比特组依次为所述第二数据比特组的前VM个数据比特组，包括：

所述第一设备取所述M个并行数据比特中每一个并行数据比特的第K个第一数据比特组依次放置在所述第二数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

6.根据权利要求1所述的方法，其特征在于，第二数据比特组还包括第三数据比特组，其中，所述第三数据比特组包括VM个第一数据比特组中数据比特个数小于P的第一数据比特组中的数据比特。

7.根据权利要求6所述的方法，其特征在于，所述第一设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，包括：

所述第一设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述第V个第一数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数；

所述第一设备取所述M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次放置在所述第二数据比特组的前(V-1)M个数据比特组中；

所述第一设备将所述M个并行数据比特中每一个并行数据比特的第V个第一数据比特组中的数据比特拼接成一个数据比特串；

所述第一设备将所述数据比特串以P为单位依次从所述第三数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第三数据比特组的开始位置为所述第二数据比特组的第(V-1)M+1个数据比特组。

8.根据权利要求7所述的方法，其特征在于，所述第一设备取所述M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次放置在所述第二数据比特组的前(V-1)M个数据比特组中，包括：

所述第一设备取所述M个并行数据比特中每一个并行数据比特的第L个第一数据比特组依次放置在所述第二数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

9.根据权利要求1至8中任一项所述的方法，其特征在于，所述第一设备生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，包括：

所述第一设备对所述第一待发送数据对应的第二数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第一BIP校验比特。

10.一种误码率检测的方法，其特征在于，包括：

第二设备通过M个并行数据通道接收第一设备发送的M个并行数据比特和第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特；

所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第二校验比特；

所述第二设备根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率。

11.根据权利要求10所述的方法，其特征在于，所述M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

12.根据权利要求10或11所述的方法，其特征在于，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

13.根据权利要求10至12中任一项所述的方法，其特征在于，所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，包括：

所述第二设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述V个第四数据比特组中每一个第四数据比特组包括P个数据比特，V为正整数；

所述第二设备根据所述第四数据比特组生成所述第一待发送数据对应的第五数据比特组，其中，所述VM个第四数据比特组依次为所述第五数据比特组的前VM个数据比特组。

14.根据权利要求13所述的方法，其特征在于，所述第二设备根据所述第四数据比特组生成所述第一待发送数据对应的第五数据比特组，其中，所述VM个第四数据比特组依次为所述第五数据比特组的前VM个数据比特组，包括：

所述第二设备取所述M个并行数据比特中每一个并行数据比特的第K个第四数据比特组依次放置在所述第五数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

15.根据权利要求10所述的方法，其特征在于，第五数据比特组还包括第六数据比特组，其中，所述第六数据比特组包括VM个第五数据比特组中数据比特个数小于P的第五数据比特组中的数据比特。

16.根据权利要求15所述的方法，其特征在于，所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，包括：

所述第二设备将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述第V个第四数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数；

所述第二设备取所述M个并行数据比特中每一个并行数据比特的前V-1个第四数据比特组依次放置在所述第五数据比特组的前(V-1)M个数据比特组中；

所述第二设备将所述M个并行数据比特中每一个并行数据比特的第V个第四数据比特组中的数据比特拼接成一个数据比特串；

所述第二设备将所述数据比特串以P为单位依次从所述第六数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第六数据比特组的开始位置为所述第五数据比特组的第(V-1)M+1个数据比特组。

17.根据权利要求16所述的方法，其特征在于，所述第二设备取所述M个并行数据比特中每一个并行数据比特的前V-1个数据比特组依次放置在所述第五数据比特组的前(V-1)M个数据比特组中，包括：

所述第二设备取所述M个并行数据比特中每一个并行数据比特的第L个第四数据比特组依次放置在所述第五数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

18.根据权利要求10至17中任一项所述的方法，其特征在于，所述第二设备根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，包括：

所述第二设备对所述第一待发送数据对应的第五数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第二BIP校验比特。

19.根据权利要求10至18中任一项所述的方法，其特征在于，所述第二设备根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率，包括：

所述第二设备根据所述第一BIP校验比特和所述第二BIP校验比特确定第一参数，所述第一参数为所述第一BIP校验比特和所述第二BIP校验比特中同一位置上的比特值不同的比特数量；

所述第二设备根据所述第一参数确定所述第一待发送数据的误码率。

20.一种误码率检测的装置，其特征在于，包括：

发送模块，用于将第一待发送数据分发至M个并行数据通道，得到M个并行数据比特，M为大于1的正整数；

处理模块，用于根据所述M个并行数据比特生成所述第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一BIP校验比特；

所述发送模块还用于通过所述M个并行数据通道向第二设备发送所述M个并行数据比特和所述P个第一BIP校验比特。

21.根据权利要求20所述的装置，其特征在于，所述M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

22.根据权利要求20或21所述的装置，其特征在于，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

23.根据权利要求20至22中任一项所述的装置，所述处理模块具体用于：

将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述V个第一数据比特组中每一个第一数据比特组包括P个数据比特，V为正整数；

根据所述第一数据比特组生成所述第一待发送数据对应的第二数据比特组，其中，所述VM个第一数据比特组依次为所述第二数据比特组的前VM个数据比特组。

24.根据权利要求23所述的装置，其特征在于，所述处理模块具体用于：

取所述M个并行数据比特中每一个并行数据比特的第K个第一数据比特组依次放置在所述第二数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

25.根据权利要求20所述的装置，其特征在于，第二数据比特组还包括第三数据比特组，其中，所述第三数据比特组包括VM个第一数据比特组中数据比特个数小于P的第一数据比特组中的数据比特。

26.根据权利要求25所述的装置，其特征在于，所述处理模块还具体用于：

将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第一数据比特组，其中，所述第V个第一数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数；

取所述M个并行数据比特中每一个并行数据比特的前V-1个第一数据比特组依次放置在所述第二数据比特组的前(V-1)M个数据比特组中；

将所述M个并行数据比特中每一个并行数据比特的第V个第一数据比特组中的数据比特拼接成一个数据比特串；

将所述数据比特串以P为单位依次从所述第三数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第三数据比特组的开始位置为所述第二数据比特组的第(V-1)M+1个数据比特组。

27.根据权利要求26所述的装置，其特征在于，所述处理模块还具体用于：取所述M个并行数据比特中每一个并行数据比特的第L个第一数据比特组依次放置在所述第二数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

28.根据权利要求20至27中任一项所述的装置，其特征在于，所述处理模块还具体用于：

对所述第一待发送数据对应的第二数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第一BIP校验比特。

29.一种误码率检测的装置，其特征在于，包括：

发送模块，用于通过M个并行数据通道接收第一设备发送的M个并行数据比特和第一待发送数据对应的P个第一比特交织奇偶校验BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第一校验比特；

处理模块，用于根据所述M个并行数据比特生成所述第一待发送数据对应的P个第二BIP校验比特，其中，所述M个并行数据比特中每一个并行数据比特中连续的P个数据比特对应不同的第二校验比特；

所述处理模块还用于根据所述第一BIP校验比特和所述第二BIP校验比特确定所述第一待发送数据的误码率。

30.根据权利要求29所述的装置，其特征在于，所述M个并行数据比特中第i个并行数据比特中第k个数据比特和第j个并行数据比特中第k个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，i、j为小于或等于M的正整数且i不等于j，k为小于或等于Q*P的正整数，Q为所述第i个并行数据比特中包括P个连续数据比特的个数和所述第j个并行数据比特中包括P个连续数据比特的个数中的较小值。

31.根据权利要求29或30所述的装置，其特征在于，所述M个并行数据比特中第t个并行数据比特中第h个数据比特和第h+P个数据比特对应所述第一BIP校验比特中的同一个校验比特，其中，t为小于或等于M的正整数，h为小于或等于(W-1)*P的正整数，W为所述第t个并行数据比特中包括P个连续数据比特的个数。

32.根据权利要求29至31中任一项所述的装置，其特征在于，所述处理模块具体用于：

将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述V个第四数据比特组中每一个第四数据比特组包括P个数据比特，V为正整数；

根据所述第四数据比特组生成所述第一待发送数据对应的第五数据比特组，其中，所述VM个第四数据比特组依次为所述第五数据比特组的前VM个数据比特组。

33.根据权利要求32所述的装置，其特征在于，所述处理模块还具体用于：

取所述M个并行数据比特中每一个并行数据比特的第K个第四数据比特组依次放置在所述第五数据比特组的第(K-1)M+1至MK个数据比特组中，其中，所述K为小于或等于V的正整数。

34.根据权利要求29所述的装置，其特征在于，第五数据比特组还包括第六数据比特组，其中，所述第六数据比特组包括VM个第五数据比特组中数据比特个数小于P的第五数据比特组中的数据比特。

35.根据权利要求34所述的装置，其特征在于，所述处理模块还具体用于：

将所述M个并行数据比特中每一个并行数据比特以P为单位分成V组，得到V个第四数据比特组，其中，所述第V个第四数据比特组包括Q个数据比特，V为正整数，Q为小于P的正整数；

取所述M个并行数据比特中每一个并行数据比特的前V-1个第四数据比特组依次放置在所述第五数据比特组的前(V-1)M个数据比特组中；

将所述M个并行数据比特中每一个并行数据比特的第V个第四数据比特组中的数据比特拼接成一个数据比特串；

将所述数据比特串以P为单位依次从所述第六数据比特组的开始位置放置直至所述数据比特串的最后一个数据比特，其中，所述第六数据比特组的开始位置为所述第五数据比特组的第(V-1)M+1个数据比特组。

36.根据权利要求35所述的装置，其特征在于，所述处理模块还具体用于：

取所述M个并行数据比特中每一个并行数据比特的第L个第四数据比特组依次放置在所述第五数据比特组的第(L-1)M+1至LM个数据比特组中，其中，L为小于等于V-1的正整数。

37.根据权利要求29至36中任一项所述的装置，其特征在于，所述处理模块还具体用于：

对所述第一待发送数据对应的第五数据比特组的每一行所对应的数据比特进行奇校验或偶校验得到所述第二BIP校验比特。

38.根据权利要求29至37中任一项所述的装置，其特征在于，所述处理模块还具体用于：

根据所述第一BIP校验比特和所述第二BIP校验比特确定第一参数，所述第一参数为所述第一BIP校验比特和所述第二BIP校验比特中同一位置上的比特值不同的比特数量；

根据所述第一参数确定所述第一待发送数据的误码率。

39.一种计算机可读存储介质，其特征在于，存储有计算机执行指令，当所述计算机执行指令被处理器运行时，如权利要求1至9中任一项所述的误码率检测的方法被执行。

40.一种计算机可读存储介质，其特征在于，存储有计算机执行指令，当所述计算机执行指令被处理器运行时，如权利要求10至19中任一项所述的误码率检测的方法被执行。

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