WO2017119752A1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

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WO2017119752A1
WO2017119752A1 PCT/KR2017/000176 KR2017000176W WO2017119752A1 WO 2017119752 A1 WO2017119752 A1 WO 2017119752A1 KR 2017000176 W KR2017000176 W KR 2017000176W WO 2017119752 A1 WO2017119752 A1 WO 2017119752A1
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silicon
information storage
silicon oxide
boron
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Inventor
엄대진
구자용
문창연
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Korea Research Institute of Standards and Science
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching

Definitions

  • the present invention relates to a memory device, and more particularly, to a nonvolatile memory device including an information storage layer and a method of manufacturing the same.
  • a resistive random access memory device is a nonvolatile memory device that changes the electrical resistance of a material by applying an external voltage and current, and uses the resistance difference as a digital signal 0/1 or on / off.
  • Resistance change memory is the next generation of non-volatile memory that will replace the current memory market. Research and development of resistance change memory devices have been actively conducted.
  • the resistive change memory device can achieve high integration due to its simple structure compared to other types of nonvolatile memory.
  • An object of the present invention is to provide a nonvolatile memory device having a simple structure.
  • Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of forming an information storage layer from a semiconductor layer.
  • the nonvolatile memory device has a first surface and a second surface opposite thereto, the silicon layer doped with boron, a silicon oxide provided on the first side of the silicon layer and doped with boron, and an upper electrode on the silicon oxide film.
  • the silicon layer includes a (111) plane on which the silicon oxide film is in contact.
  • the resistivity of the silicon layer is less than 0.1 ⁇ ⁇ cm.
  • the silicon layer and the silicon oxide layer may be doped at a concentration of 10 17 cm ⁇ 3 or more.
  • the silicon layer has conductivity, and the silicon layer is used as an electrode.
  • the semiconductor device may further include a lower electrode facing the upper electrode based on the silicon layer, and the lower electrode may be disposed on the second surface of the silicon layer.
  • the semiconductor device may further include a lower electrode disposed on the first surface of the silicon layer, wherein the lower electrode is spaced apart from the silicon oxide layer and directly contacts the first surface of the silicon layer.
  • the silicon oxide layer may be a memory layer having a variable resistance depending on a history of an applied voltage.
  • the silicon oxide layer may have a first resistance value at a reference voltage between a positive threshold voltage and a negative threshold voltage after applying a first voltage greater than a positive threshold voltage to flow a current, and a negative threshold voltage. After applying the lower second voltage to flow the current, it has a second resistance value at a reference voltage between the positive and negative threshold voltages.
  • a method of manufacturing a nonvolatile memory device includes a silicon layer having a first surface and a second surface opposite thereto, wherein the first surface is a (111) surface, doped boron to the silicon layer, and the second layer of the silicon layer. Contacting oxygen on one surface to form a silicon oxide film, and forming an upper electrode on the silicon oxide film.
  • Doping the boron in the silicon layer is to inject the concentration of the boron 10 17 cm -3 or more.
  • forming the silicon oxide film includes annealing the first surface, which is the (111) plane of the silicon layer, and oxidizing the first surface by exposing the first surface to oxygen.
  • the boron-doped silicon layer is a conductive material having a resistivity of less than 0.1 ⁇ ⁇ cm.
  • the method may further include forming a lower electrode spaced apart from the upper electrode, wherein the lower electrode is in direct contact with the second surface of the silicon layer.
  • the method may further include forming a lower electrode spaced apart from the upper electrode on the first surface of the silicon layer, wherein the lower electrode is spaced apart from the silicon oxide film to form the first surface of the silicon layer.
  • the lower electrode An information storage layer on the lower electrode; And an upper electrode disposed on the information storage layer.
  • the information storage layer may include an oxide doped with 10 20 to 10 22 impurities per cm 3 .
  • the oxide may include a semiconductor oxide.
  • the semiconductor oxide may include silicon oxide.
  • the impurities may include boron.
  • the information storage layer may have a hysteresis phenomenon or a bistable phenomenon.
  • the semiconductor device may further include a semiconductor layer disposed between the lower electrode and the information storage layer.
  • the semiconductor layer may include 10 20 to 10 22 boron doped silicon per cm 3 .
  • the semiconductor layer may have a specific resistance of 0.001 ⁇ ⁇ cm or less.
  • the silicon may have a trench.
  • the information storage layer and the upper electrode may be disposed in the trench.
  • the silicon may have a (100) crystal plane or polysilicon in the direction of the upper electrode.
  • the information storage layer may have a thickness of 5 ⁇ to 1000 ⁇ .
  • the information storage layer may have a positive first threshold voltage and a negative second threshold voltage different from the first threshold voltage.
  • the information storage layer may include an oxide doped with 10 20 to 10 22 impurities per cm 3 .
  • the semiconductor layer may include silicon.
  • the information storage layer may include a silicon oxide film formed by a heat treatment process of the silicon.
  • the method may further include patterning the information storage layer and the upper electrode by a lithography process and an etching process.
  • the method may further include forming a trench in the semiconductor layer.
  • the information storage layer and the upper electrode may be formed in the trench.
  • the impurities may be implanted by an ion implantation process.
  • the nonvolatile memory device may include a semiconductor layer and an information storage layer stacked between the electrodes.
  • the information storage layer may have a simpler structure than the channel, gate electrode, and gate insulating film and charge storage layer of the conventional flash memory.
  • the information storage layer can be easily formed from the semiconductor layer by a heat treatment process.
  • a (111) plane of oxidized silicon formed by doping boron to silicon having a (111) plane and exposing it to oxygen may be used as a memory layer.
  • the nonvolatile memory device may be manufactured using hysteresis generated in the memory layer.
  • a nonvolatile memory device can be manufactured by a simple process.
  • FIG. 1 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.
  • FIGS. 2A through 2D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
  • FIG 3 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.
  • 4A to 4B are diagrams illustrating a unit structure of a silicon 111 surface during a manufacturing process of a nonvolatile memory device according to an exemplary embodiment of the present invention.
  • FIG. 5 is a diagram in which a voltmeter and an ammeter are connected to a nonvolatile memory device according to an exemplary embodiment of the present invention.
  • FIG. 6 is a graph illustrating characteristics of a nonvolatile memory device according to an exemplary embodiment of the present invention.
  • FIG. 7 is a cross-sectional view illustrating a memory device according to an exemplary embodiment of the present invention.
  • FIG. 9 is a flowchart illustrating a method of manufacturing the memory device of FIG. 7.
  • 10 through 12 are cross-sectional views illustrating a method of manufacturing the memory device of FIG. 7.
  • 13 and 14 are scanning tunneling microscope images of a semiconductor layer into which impurities of FIG. 10 are implanted.
  • 15 is a cross-sectional view illustrating an example of the memory device of the present invention.
  • 16 is a cross-sectional view illustrating an example of a memory device of the present invention.
  • 17 is a cross-sectional view illustrating an example of the memory device of the present invention.
  • FIG. 1 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.
  • the nonvolatile memory device 1 may include a silicon layer 10, a silicon oxide film 20, an upper electrode 30, and a lower electrode 40.
  • the silicon layer 10 may be made of silicon (Si) having a first surface 10a and a second surface 10b facing the first surface 10a.
  • the first surface 10a of the silicon layer 10 may be a (111) surface of silicon (Si).
  • the silicon layer 10 may be doped in a high concentration or super saturation state of boron (B).
  • the silicon layer 10 may be doped with boron (B) at a concentration of 10 17 cm ⁇ 3 or more.
  • the silicon layer 10 doped by boron B may have a specific resistance of less than 0.1 ⁇ ⁇ cm, and thus the silicon layer 10 may have conductivity.
  • the silicon layer 10 may be used as part of an electrode of a memory device according to an embodiment of the present invention.
  • the silicon oxide film 20 may be disposed on the first surface 10a of the silicon layer 10.
  • the silicon oxide film 20 may be doped with boron (B) in a high concentration or super saturation state.
  • the silicon layer 10 may be a material doped with boron B at a concentration of 10 17 cm ⁇ 3 or more.
  • the silicon oxide layer 20 may be a memory layer in which resistance varies according to an applied voltage.
  • the silicon oxide film 20 may have a very small thickness compared to the silicon layer 10.
  • the upper electrode 30 may be disposed on the silicon oxide film 20, and the lower electrode 40 may be disposed on the second surface 10b of the silicon layer 10. That is, the upper electrode 30 and the lower electrode 40 may be disposed to face each other.
  • the upper electrode 30 may directly contact the silicon oxide layer 20, and the lower electrode 40 may directly contact the second surface 10b of the silicon layer 10.
  • the upper electrode 30 and the lower electrode 40 may be made of metal or a material containing conductive impurities.
  • the metal may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), tungsten (W), molybdenum (Mo), or nickel (Ni).
  • a complex composed of silicon-oxygen-boron around the boron B may be locally formed.
  • the complex may have different charge states by boron (B), and may have different local stable structures as the charge states are different.
  • B boron
  • the charge scattering potential and the charge transport path may change locally, and as a result, the current value flowing near the complex may vary.
  • the charge state of a composite can be reversibly controlled by applying an external electric field to change the density of electrons and holes around the composite.
  • the nonvolatile memory device 1 is capable of forming a sufficiently large number of silicon-oxygen-boron complexes by exposing the (111) surface of silicon heavily doped with boron B to oxygen.
  • the branch may include the silicon oxide layer 20, and the complexes may have a great influence on the resistance value of the silicon oxide layer 20.
  • a larger number of complexes may be disposed in the silicon oxide layer 20. Accordingly, the number of complexes disposed within the same area may be increased, thereby reducing the size of the nonvolatile memory device 1.
  • the nonvolatile memory device 1 is a structure in which the silicon oxide film 20 and the upper electrode 30 are sequentially stacked on the silicon layer 10, and may have a simpler structure than the conventional flash memory device. As a result, the cost of manufacturing the nonvolatile memory device 1 can be reduced, and the nonvolatile memory device 1 can be miniaturized.
  • FIGS. 2A through 2D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.
  • boron B may be injected into the silicon layer 10.
  • the concentration of boron B injected may be 10 17 cm ⁇ 3 or more.
  • the silicon layer 10 may have a first surface 10a and a second surface 10b opposite thereto, and boron B may be injected toward the first surface 10a of the silicon layer 10. .
  • the first surface 10a of the silicon layer 10 may be a (111) surface.
  • a silicon oxide film 20 may be formed on the first surface 10a of the silicon layer 10.
  • the silicon oxide film 20 may be formed by performing an annealing process on the first surface 10a of the silicon layer 10, and then exposing the first surface 10a to oxygen.
  • the (111) plane of the silicon layer 10 exposed to oxygen may be the same plane as the top surface of the silicon oxide film 20. That is, the silicon oxide film 20 may not be formed separately on the silicon layer 10, but may be formed by oxygen atoms penetrating into the silicon layer 10. Accordingly, the thicknesses of the silicon layer 10 of FIG. 2A and the entire thickness of the silicon layer 10 and the silicon oxide film 20 of FIG. 2B may be the same or similar.
  • the annealing process may be a high temperature heat treatment process of 300 ° C or higher.
  • the structures in the silicon layer 10 may be rearranged to solve the instability of the operating voltage or current due to defects or vacancy of the structures.
  • Silicon-oxygen-boron complexes may be formed in the silicon oxide film 20.
  • the composites can be arranged regularly and densely in the silicon oxide film 20. That is, the silicon oxide film 20 may have a high surface density of the composite.
  • the upper electrode 30 may be formed by chemical vapor deposition (CVD), physical vapor deposition (Physics vapor deposition, PVD), pulsed laser deposition (PLD), atomic layer deposition (ALD), It may be formed through sputtering, thermal evaporation, electron beam evaporation, molecular beam epitaxy (MBE), or the like.
  • the upper electrode 30 may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), tungsten (W), molybdenum (Mo), or nickel (Ni).
  • the silicon oxide layer 20 and the upper electrode 30 may be patterned by a dry etching process. By the etching process, the plurality of silicon oxide layers 20 and the upper electrodes 30 may be formed.
  • the lower electrode 40 may be formed on the second surface 10b of the silicon layer 10.
  • the lower electrode 40 may include chemical vapor deposition (CVD), physical vapor deposition (PVD), pulsed laser deposition (PLD), atomic layer deposition (ALD), It may be formed through sputtering, thermal evaporation, electron beam evaporation, molecular beam epitaxy (MBE), or the like.
  • the plurality of silicon oxide layers 20 and the upper electrodes 30 may share the lower electrode 40.
  • a silicon oxide film 20 is formed by exposing the (111) surface of the silicon layer 10 to oxygen, and then a simple process of stacking a conductive material thereon is performed. It can be prepared through.
  • the nonvolatile memory device 1 can use the current silicon technology as it is and can reduce the manufacturing cost because the process is simpler than the conventional flash memory technology.
  • FIG. 3 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention. For simplicity of description, descriptions overlapping with those of FIG. 1 will be omitted.
  • the lower electrode 40 may be disposed on the first surface 10a of the silicon layer 10.
  • the lower electrode 40 may not contact the silicon oxide film 20 disposed on the first surface 10a of the silicon layer 10.
  • the lower electrode 40 may be formed to directly contact the silicon layer 10 after removing the silicon oxide film 20.
  • the lower electrode 40 may be formed through a general deposition process similar to FIG. 1.
  • the plurality of silicon oxide layers 20 and the upper electrodes 30 disposed on the silicon layer 10 may share the lower electrode 40.
  • 4A to 4B are diagrams illustrating a unit structure of a silicon 111 surface during a manufacturing process of a nonvolatile memory device according to an exemplary embodiment of the present invention.
  • 4A is a plan view illustrating a (111) plane of the silicon layer 10 of FIG. 1
  • FIG. 4B is a diagram illustrating a unit structure of the silicon layer 10.
  • the first surface 10a of the silicon layer 10 may be a (111) plane, and the (111) plane may have a plurality of unit structures 18.
  • the unit structure 18 includes a first silicon atom 11, a plurality of second silicon atoms 12 that couple with the first silicon atom 11, and one boron atom that couples with the second silicon atoms 12. And (15).
  • the first silicon atom 11 disposed at the top may be covalently bonded to the second silicon atoms 12.
  • the second silicon atoms 12 and the first silicon atoms 11 may correspond to respective vertices of the tetrahedron.
  • the second silicon atoms 12 may be composed of three, and may be bonded to each other in a triangular shape.
  • the second silicon atoms 12 may be bonded adjacent to each other.
  • Boron atoms 15 may be disposed under the second silicon atoms 12.
  • the boron atom 15 may be covalently bonded to three second silicon atoms 12, and may be covalently bonded to a third silicon atom 13 disposed in the silicon layer 10.
  • the boron atoms 15 may be uniformly disposed between the first silicon atoms 11, the second silicon atoms 12, and the third silicon atoms 13.
  • the silicon layer 10 may have a low surface energy when a high temperature heat treatment process is performed at about 300 ° C. or higher.
  • the (111) surface of the silicon layer 10 may have a structure in which unit structures 18 including boron atoms 15 are densely arranged. Accordingly, the atomic arrangement structure of the first surface 10a of the silicon layer 10 may be stabilized.
  • the boron atoms 15 injected into the silicon layer 10 may combine with four silicon atoms. Since boron is an atom with three outermost electrons, it combines with four silicon atoms to form an anion. Accordingly, any one of the four silicon atoms is in a state in which one of the electrons is deficient and holes are formed. When boron is heavily doped in the silicon layer 10, the holes overlap and the silicon layer 10 is conductive.
  • the conductive silicon layer 10 may be used as an electrode of a memory device according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a connection between a voltmeter and an ammeter to a nonvolatile memory device according to an embodiment of the present invention
  • FIG. 6 is a graph showing characteristics of the nonvolatile memory device according to the embodiment of the present invention.
  • the solid line indicates the case where the first voltage V1 is applied
  • the dotted line indicates the case where the second voltage V2 is applied.
  • the voltage V may be applied to the upper electrode 30 and the lower electrode 40 to indicate the characteristics of the nonvolatile memory device 1.
  • the current I may flow in the silicon oxide film 20. Accordingly, hysteresis may occur in the silicon oxide film 20.
  • binary information can be read.
  • the physical quantity may include things such as the magnitude and variation of the current flowing through the silicon oxide film 20 and the resistance of the silicon oxide film 20.
  • the magnitude of the current flowing through the silicon oxide film 20 is measured to measure the silicon oxide film 20.
  • Information can be read.
  • the value of the current measured at the reference voltage V0 may be the first current value I1, and the resistance value. May have a first resistance value R1.
  • the value of the current measured at the reference voltage V0 is the second current value I2.
  • the resistance value may have a second resistance value R2.
  • the absolute values of the first voltage V1 and the second voltage V2 may be equal to each other. Due to hysteresis, the first resistance value R1 may be different from the second resistance value R2. For example, the first resistance value R1 may be smaller than the second resistance value R2. .
  • the second resistance value R2 may be about 100 times larger than the first resistance value R1.
  • the resistance value of the silicon oxide film 20 may vary depending on which threshold voltage the applied voltage exceeds.
  • Hysteresis may be used to write or read binary information in the silicon oxide film 20.
  • the state of the silicon oxide film 20 when the first voltage V1 is applied may be defined as binary information '0', and the silicon oxide film 20 when the second voltage V2 is applied.
  • the state of can be defined as binary information '1'. Therefore, the voltage applied to the nonvolatile memory device 1 can be adjusted to write information to the nonvolatile memory device 1, and the resistance value thereof can be measured later to read the information stored in the nonvolatile memory device 1. .
  • FIG. 7 illustrates a memory device according to an embodiment of the present invention.
  • the memory device 1 may be a nonvolatile memory device.
  • the memory device 1 may include a lower electrode 10, a semiconductor layer 20, an information storage layer 30, and an upper electrode 40.
  • the lower electrode 10 may include a conductive metal.
  • the lower electrode 10 may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), tungsten (W), molybdenum (Mo), or nickel (Ni). Can be.
  • the semiconductor layer 20 may be disposed on the lower electrode 10.
  • the semiconductor layer 20 may include crystalline silicon having an upper surface of the (100) plane.
  • the semiconductor layer 20 may comprise polysilicon.
  • the semiconductor layer 20 may have first impurities 22.
  • the first impurities 22 may be p-type impurities.
  • the first impurities 22 may include boron.
  • boron atoms may combine with four silicon atoms.
  • the boron atoms of the three outermost electrons can be anions.
  • any one of the four silicon atoms is in a state in which one is deficient in electrons, and can produce holes.
  • the semiconductor layer 20 may be conductive.
  • the first impurities 22 may have a concentration of about 1 ⁇ 10 20 EA / cm 3 to about 1 ⁇ 10 22 EA / cm 3 .
  • the semiconductor layer 20 may have a specific resistance of about 0.001 ⁇ ⁇ cm or less.
  • the semiconductor layer 20 may be substantially changed to a conductive layer.
  • the information storage layer 30 may be disposed on the semiconductor layer 20.
  • the information storage layer 30 can store information.
  • the information storage layer 30 may include a semiconductor oxide.
  • the information storage layer 30 may comprise silicon.
  • the information storage layer 30 may comprise silicon oxide.
  • the information storage layer 30 may have a thickness of about 5 kPa to about 1000 kPa.
  • the information storage layer 30 may include a second impurity 32.
  • the second impurity 32 may be the same as the first impurity 22.
  • the second impurity 32 may include boron.
  • the second impurity 32 may have the same concentration as that of the first impurity 22.
  • the first and second impurities 22 and 32 may be impurities 12 having substantially the same kind and concentration.
  • the second impurities 32 may be doped at a concentration of about 1 ⁇ 10 20 EA / cm 3 to about 1 ⁇ 10 22 EA / cm 3 .
  • the information storage layer 30 may have a complex composed of silicon-oxygen-boron.
  • the complex may have two or more different charge states by boron (B).
  • B boron
  • the composite may have two or more different local stable structures. As the charge state and local structure of the complex are changed, the charge scattering potential and the charge transport path may be changed locally. According to one example, the current value flowing near the complex may vary.
  • the charge state in the composite can be reversibly controlled by applying an external electric field to vary the density of electrons and holes around the composite.
  • the upper electrode 40 may be disposed on the information storage layer 30.
  • the upper electrode 40 may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), tungsten (W), molybdenum (Mo), or nickel (Ni). Can be.
  • FIG. 8 shows hysteresis graphs of voltage and current of the information storage layer 30 of FIG. 7.
  • the information storage layer 30 may have hysteresis of the output resistance according to the input voltage and / or the input current. Alternatively, the information storage layer 30 may have bi-stability.
  • the controller (not shown) may write and read information of 0 or 1 corresponding to the resistance values according to the hysteresis. Hereinafter, recording and reading of information will be described.
  • the first write voltage V 1 may be about 4V or more.
  • the information storage layer 30 may have a first write resistance of the first hysteresis curve 50.
  • the first write resistance may be information of "0".
  • the first write voltage V 1 may be greater than the first threshold voltage V th1 .
  • the first threshold voltage V th1 may be a positive voltage.
  • the first threshold voltage V th1 may be about 3V.
  • the information of "1" may be recorded by the second write voltage V 2 which is different from the first write voltage V 1 .
  • the second write voltage V 2 may be a negative voltage smaller than the first write voltage V 1 .
  • the information storage layer 30 may have a second write resistance of the second hysteresis curve 60.
  • the second write voltage V 2 may be lower than the second threshold voltage V th2 .
  • the second threshold voltage V th2 may be a negative voltage.
  • the second threshold voltage V th2 may be ⁇ 3V.
  • the second write voltage V 2 may be about ⁇ 4V or less.
  • the information of "0" and / or “1” may be read according to the first hysteresis curve 50 or the second hysteresis curve 60.
  • the information of "0" and / or “1” may be read by the read voltage V R.
  • the read voltage V R may be about 1V.
  • the information storage layer 30 may have a first resistor 52 or a second resistor 54.
  • the first resistor 52 may correspond to information of "0".
  • the second resistor 54 may correspond to information of "1".
  • the first resistor 52 may be smaller than the second resistor 54.
  • the first resistor 52 may be about 1 / 2 ⁇ .
  • the second resistor 54 may be about 1 ⁇ .
  • the control unit may determine the information recorded in the information storage layer 30 as information of "0".
  • the control unit can determine the recorded information as "1".
  • the second resistor 54 may be 100 times larger than the first resistor 52.
  • the information storage layer 30 may be connected in series between the lower electrode 10 and the upper electrode 40.
  • the information storage layer 30 may have a simpler structure than the channel, gate electrode, gate insulating layer, and charge storage layer of a conventional flash memory.
  • the manufacturing method of the memory device 1 of the present invention configured as described above is as follows.
  • FIG. 9 is a flowchart illustrating a method of manufacturing the memory device 1 of FIG. 7.
  • implanting impurities 12 into the semiconductor layer 20 (S10), forming an information storage layer 30 (S20), and an upper electrode Forming (40) (S30), and forming the lower electrode 10 may include a (S40).
  • 10 to 12 are process cross-sectional views of the memory device 1 of FIG. 7.
  • impurities 12 are injected into the semiconductor layer 20 (S10).
  • the impurities 12 may be implanted by an ion implantation method.
  • the impurities 12 may be implanted at a concentration of about 1 ⁇ 10 20 EA / cm 3 to about 1 ⁇ 10 22 EA / cm 3 .
  • the impurities 12 may include boron.
  • FIG. 13 and 14 are scanning tunneling microscope (STM) images of the semiconductor layer 20 into which the impurities 12 of FIG. 10 are implanted.
  • the impurity is boron and the semiconductor is silicon.
  • the bright portion may be the upper surface of the (100) face of the semiconductor layer 20, and the dark portion may be a structure created by the impurities 12.
  • the impurity distribution of the semiconductor layer 20 may be It may be nonuniform.
  • the semiconductor layer 20 may have a high resistivity of about 0.01 ⁇ ⁇ cm or more. The high resistivity can act as noise in subsequent information recording and / or reading of the information storage layer 30.
  • the impurity distribution of the semiconductor layer 20 may be It may be uniform.
  • the semiconductor layer 20 may have a low resistivity of about 0.001 ⁇ ⁇ cm or less.
  • the semiconductor layer 20 may have a sufficiently large number of impurities 12 (eg, 30 or more per 100 nm 2 ) in a small surface area.
  • an information storage layer 30 is formed on the semiconductor layer 20 (S20).
  • the information storage layer 30 may be formed by a rapid thermal process and / or annealing process of the semiconductor layer 20.
  • the semiconductor layer 20 may be exposed to heat 70.
  • the semiconductor layer 20 may be exposed to oxygen during or after the high speed heat treatment process and / or the annealing process.
  • the high speed heat treatment process and / or the annealing process may be performed at a temperature of about 500 ° C. or more.
  • the information storage layer 30 may be formed to a thickness of about 5 kPa to 1000 kPa.
  • the information storage layer 30 may include silicon oxide having the second impurity 32.
  • the second impurity 32 may have the same concentration as the first impurity 22 in the semiconductor layer 20.
  • the density of atoms and / or molecules of silicon, boron, and silicon oxide of the semiconductor layer 20 and the information storage layer 30 may be increased.
  • the atoms of the semiconductor layer 20 may be rearranged into a stable structure.
  • the annealing process may reduce defects and / or vacancy in the semiconductor layer 20 and / or the information storage layer 30.
  • Silicon-oxygen-boron complexes may be formed in the information storage layer 30.
  • the composites can be densely arranged in the information storage layer 30. That is, the information storage layer 30 may have a high concentration of complex surface density.
  • the upper electrode 40 is formed on the information storage layer 30 (S30).
  • the upper electrode 40 may include chemical vapor deposition (CVD), physical vapor deposition (PVS), pulsed laser deposition (PLD), atomic layer deposition (ALD), Metals formed by sputtering, thermal evaporation, electron beam evaporation, and molecular beam epitaxy (MBE).
  • the upper electrode 40 may include gold (Au), silver (Ag), copper (Cu), aluminum (Al), tungsten (W), molybdenum (Mo), or nickel (Ni). Can be.
  • the lower electrode 10 is formed under the semiconductor layer 20 (S40).
  • the lower electrode 10 may include the same metal as the upper electrode 40.
  • the lower electrode 10 may be formed by chemical vapor deposition (CVD), physical vapor deposition (Physics vapor deposition, PVD), pulsed laser deposition (PLD), atomic layer deposition (ALD), It may be formed by sputtering, thermal evaporation, electron beam evaporation, and molecular beam epitaxy (MBE).
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • MBE molecular beam epitaxy
  • the memory device 1a may include a plurality of information storage layers 30a and upper electrodes 40a.
  • the information storage layer 30 and the upper electrode 40 of FIG. 7 may be separated into a plurality of information storage layers 30a and the upper electrodes 40a by a lithography method and / or an etching method.
  • the plurality of information storage layers 30a and the upper electrodes 40a may be arranged in a matrix in plan view.
  • the lower electrode 10, the semiconductor layer 20, and the impurities 12 may be the same as in FIG. 7.
  • FIG 16 shows an example of the memory device 1b of the present invention.
  • the lower electrode 10b of the memory device 1b may be disposed on the upper surface of the semiconductor layer 20.
  • the plurality of information storage layers 30b and the upper electrodes 40b may be disposed on the same plane.
  • the plurality of information storage layers 30b, the upper electrodes 40b, and the impurities 12 may be the same as in FIG. 15.
  • FIG 17 shows an example of the memory device 1c of the present invention.
  • the plurality of information storage layers 30c and the upper electrodes 40c of the memory device 1c may be disposed in the semiconductor layer 20c.
  • the semiconductor layer 20c may have trenches 24. Trenchs 24 may be formed in semiconductor layer 20c.
  • the information storage layers 30c and the upper electrodes 40c may be disposed in the trenches 24.
  • the lower electrode 10c and the impurities 12c may be the same as in FIG. 16.

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  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 비휘발성 메모리 소자를 제공한다. 비휘발성 메모리 소자는 제 1 면 및 이에 대향하는 제 2 면을 가지고, 보론이 도핑된 실리콘층, 상기 실리콘층의 제 1 면 상에 제공되고, 보론이 도핑된 실리콘 산화막 및 상기 실리콘 산화막 상에 상부 전극을 포함하고, 상기 실리콘층은 상기 실리콘 산화막이 접하는 상면이 (111)면이다.

Description

비휘발성 메모리 소자 및 그 제조방법
본 발명은 메모리 소자에 관한 것으로, 구체적으로 정보 저장 층을 포함하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
저항변화 기억소자(ReRAM: resistive random access memory device)는 외부 전압과 전류를 가함으로써 물질의 전기저항을 변화시켜 그 저항차이를 디지털 신호인 0/1 혹은 On/Off로 이용하는 비휘발성 기억소자다. 저항변화 기억소자(ReRAM)는 현재의 기억소자 시장을 대체할 차세대 비휘발성(non-volatile) 기억소자이다. 저항 변화 기억 소자에 대한 연구개발이 활발히 진행되고 있다. 저항변화 기억소자(ReRAM)는 다른 종류의 비휘발성 메모리에 비해서 간단한 구조로 인해 높은 집적도를 구현할 수 있다.
본 발명의 기술적 과제는 단순 구조의 비휘발성 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 반도체 층으로부터 정보 저장 층을 형성할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자를 제공한다. 비휘발성 메모리 소자는 제 1 면 및 이에 대향하는 제 2 면을 가지고, 보론이 도핑된 실리콘층, 상기 실리콘층의 제 1 면 상에 제공되고 보론이 도핑된 실리콘 산화막 및 상기 실리콘 산화막 상에 상부 전극을 포함하고, 상기 실리콘층은 상기 실리콘 산화막이 접하는 상면이 (111)면이다.
일 예에 의하여, 상기 실리콘층의 비저항은 0.1Ω·cm 보다 작다.
일 예에 의하여, 상기 실리콘층과 상기 실리콘 산화막은 1017cm-3 이상의 농도로 도핑된다.
일 예에 의하여, 상기 실리콘층은 전도성을 가지고, 상기 실리콘층은 전극으로 사용된다.
일 예에 의하여, 상기 실리콘층을 기준으로 상기 상부 전극과 대향하는 하부 전극을 더 포함하고, 상기 하부 전극은 상기 실리콘층의 상기 제 2 면 상에 배치된다.
일 예에 의하여, 상기 실리콘층의 상기 제 1 면 상에 배치되는 하부 전극을 더 포함하고, 상기 하부 전극은 상기 실리콘 산화막과 이격되고, 상기 실리콘층의 상기 제 1 면과 직접 접촉한다.
일 예에 의하여, 상기 실리콘 산화막은 인가되는 전압의 이력(history)에 따라 저항이 가변하는 메모리층이다.
일 예에 의하여, 상기 실리콘 산화막은 양수의 문턱 전압보다 큰 제 1 전압을 인가해서 전류를 흘리고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 1 저항값을 가지고, 음수의 문턱 전압보다 낮은 제 2 전압을 인가해서 전류를 흘리고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 2 저항값을 가진다.
본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 제공한다. 비휘발성 메모리 소자의 제조방법은 제 1 면 및 이에 대향하는 제 2 면을 가지고, 제 1 면이 (111)면인 실리콘층을 제공하고, 상기 실리콘층에 보론을 도핑하고, 상기 실리콘층의 상기 제 1 면 상에 산소를 접촉시켜 실리콘 산화막을 형성하고, 그리고, 상기 실리콘 산화막 상에 상부 전극을 형성하는 것을 포함한다.
상기 실리콘층에 상기 보론을 도핑하는 것은, 상기 보론의 농도를 1017cm-3 이상으로 주입하는 것이다.
일 예에 의하여, 상기 실리콘 산화막을 형성하는 것은, 상기 실리콘층의 (111)면인 상기 제 1 면을 어닐링하고, 그리고, 상기 제 1 면을 산소에 노출시켜 산화시키는 것을 포함한다.
일 예에 의하여, 상기 보론이 도핑된 상기 실리콘층은 비저항이 0.1Ω·cm 보다 작은 전도성 물질이다.
일 예에 의하여, 상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고, 상기 하부 전극은 상기 실리콘층의 상기 제 2 면과 직접 접촉한다.
일 예에 의하여, 상기 실리콘층의 상기 제 1 면 상에서 상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고, 상기 하부 전극은 상기 실리콘 산화막과 이격되어 상기 실리콘층의 상기 제 1 면과 직접 접촉한다.
본 발명의 일 예에 따른 메모리 소자는, 하부 전극; 상기 하부 전극 상의 정보 저장 층; 및 상기 정보 저장 층 상에 배치된 상부 전극을 포함한다. 여기서, 상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 산화물은 반도체 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 산화물은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 불순물은 보론을 포함할 수 있다. 상기 정보 저장 층은 이력 현상 또는 쌍 안정 현상을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 하부 전극과 상기 정보 저장 층 사이에 배치된 반도체 층을 더 포함할 수 있다. 상기 반도체 층은 1cm3 당 1020개 내지 1022개의 상기 보론으로 도핑된 실리콘을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 층은 0.001 Ω·cm 이하의 비저항을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 실리콘은 트렌치를 가질 수 있다. 상기 정보 저장 층과 상기 상부 전극은 상기 트렌치 내에 배치될 수 있다.
본 발명의 일 예에 따르면, 상기 실리콘은 상부전극 방향으로 (100) 결정면 혹은 폴리실리콘을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 정보 저장 층은 5Å 내지 1000Å의 두께를 가질 수 있다.
본 발명의 일 예에 따르면, 상기 정보 저장 층은 양의 제 1 문턱 전압과, 상기 제 1 문턱 전압과 다른 음의 제 2 문턱 전압을 가질 수 있다.
본 발명의 일 예에 따른 비휘발성 메모리 소자의 제조방법은, 반도체 층 내에 불순물을 주입하는 단계; 상기 반도체 층의 표면 내에 정보 저장 층을 형성하는 단계; 및 상기 정보 저장 층 상과 상기 반도체 층 아래에 상부 전극 및 하부 전극들을 각각 형성하는 단계를 포함한다. 여기서, 상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 층은 실리콘을 포함할 수 있다. 상기 정보 저장 층은 상기 실리콘의 열처리 공정에 의해 형성된 실리콘 산화막을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 정보 저장 층 및 상기 상부 전극을 리소그래피 공정 및 식각 공정으로 패터닝하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 층 내에 트렌치를 형성하는 단계를 더 포함할 수 있다. 상기 정보 저장 층 및 상기 상부 전극은 상기 트렌치 내에 형성될 수 있다.
본 발명의 일 예에 따르면, 상기 불순물은 이온주입 공정에 의해 주입될 수 있다.
본 발명의 실시 예에 따르면, 비휘발성 메모리 소자는 전극들 사이에 적층된 반도체 층과 정보 저장 층을 포함할 수 있다. 정보 저장 층은 종래의 플래시 메모리의 채널, 게이트 전극, 및 게이트 절연막 및 전하 저장 층보다 단순한 구조를 가질 수 있다. 정보 저장 층은 열처리 공정에 의해 반도체 층으로부터 쉽게 형성될 수 있다.
본 발명의 비휘발성 메모리 소자는 (111)면을 갖는 실리콘에 보론을 도핑하고 이를 산소에 노출시켜 형성되는 산화된 실리콘의 (111)면을 메모리층으로 사용할 수 있다. 메모리층에서 발생되는 이력 현상(hysteresis)을 이용하여 비휘발성 메모리 소자를 제조할 수 있다.
본 발명의 실시예에 따르면, 간단한 공정으로 비휘발성 메모리 소자를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 과정에서 실리콘 (111)면이 갖는 단위구조를 나타내는 도면들이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 소자에 전압계와 전류계를 연결한 도면이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 특성을 나타내는 그래프이다.
도 7은 본 발명의 실시 예에 따른 메모리 소자를 보여주는 단면도이다.
도 8은 도 7의 정보 저장 층의 전압과 전류의 히스테리시스 그래프들이다.
도 9는 도 7의 메모리 소자의 제조 방법을 보여주는 플로우 챠트이다.
도 10 내지 도 12는 도 7의 메모리 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 13 및 도 14는 도 10의 불순물들이 주입된 반도체 층의 주사터널링현미경 이미지들이다.
도 15는 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 16은 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 17은 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 비휘발성 메모리 소자(1)는 실리콘층(10), 실리콘 산화막(20), 상부 전극(30) 및 하부 전극(40)을 포함할 수 있다.
실리콘층(10)은 제 1 면(10a) 및 제 1 면(10a)과 대향하는 제 2 면(10b)을 가지는 실리콘(Si)으로 이루어질 수 있다. 실리콘층(10)의 제 1 면(10a)은 실리콘(Si)의 (111)면 일 수 있다. 실리콘층(10)은 보론(B)이 고농도 또는 과포화 상태로 도핑될 수 있다. 예를 들어, 실리콘층(10)은 보론(B)이 1017cm-3 이상의 농도로 도핑될 수 있다. 보론(B)에 의해 도핑된 실리콘층(10)은 0.1Ω·cm 보다 작은 비저항을 가질 수 있고, 이에 따라 실리콘층(10)은 전도성을 가질 수 있다. 일 예로, 실리콘층(10)은 본 발명의 실시예에 따른 메모리 소자의 전극의 일부로 사용될 수 있다.
실리콘 산화막(20)은 실리콘층(10)의 제 1 면(10a) 상에 배치될 수 있다. 실리콘 산화막(20)은 보론(B)이 고농도 또는 과포화 상태로 도핑될 수 있다. 예를 들어, 실리콘층(10)은 보론(B)이 1017cm-3 이상의 농도로 도핑된 물질일 수 있다. 실리콘 산화막(20)은 인가되는 전압에 따라 저항이 가변하는 메모리층일 수 있다. 실리콘 산화막(20)은 실리콘층(10)에 비해 매우 작은 두께를 가질 수 있다.
상부 전극(30)은 실리콘 산화막(20) 상에 배치될 수 있고, 하부 전극(40)은 실리콘층(10)의 제 2 면(10b) 상에 배치될 수 있다. 즉, 상부 전극(30) 및 하부 전극(40)은 서로 대향하게 배치될 수 있다. 상부 전극(30)은 실리콘 산화막(20)과 직접 접촉할 수 있고, 하부 전극(40)은 실리콘층(10)의 제 2 면(10b)과 직접 접촉할 수 있다. 상부 전극(30) 및 하부 전극(40)은 금속 또는 전도성 불순물이 포함된 물질일 수 있다. 예를 들어 금속은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
본 발명의 실시예에 따르면, 보론(B)이 고농도로 도핑된 실리콘 (111)면에 산소 원자가 침투하면 보론(B) 주위로 실리콘-산소-보론으로 구성된 복합체(complex)가 국지적으로 형성될 수 있다. 이 복합체는 보론(B)에 의해 서로 다른 전하 상태(charge state)를 가질 수 있고, 전하 상태가 달라짐에 따라 서로 다른 국지 안정 구조(local stable structure)를 가질 수 있다. 복합체의 전하 상태 및 국지 구조가 달라짐에 따라 전하 산란 전위(charge scattering potential) 및 전하 전송 길(charge transport path)이 국지적으로 바뀔 수 있고, 결과적으로 복합체 근방을 흐르는 전류값이 달라질 수 있다. 한편 복합체의 전하 상태(charge state)는 외부 전기장을 가해 복합체 주변에 전자(electron)와 홀(hole)의 밀도를 변화시킴으로써 가역적으로 조절할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자(1)는 보론(B)이 고농도로 도핑된 실리콘의 (111)면을 산소에 노출시킴으로써 충분히 많은 수의 실리콘-산소-보론 복합체들(complex)을 가지는 실리콘 산화막(20)을 포함할 수 있고, 복합체들(complex)은 실리콘 산화막(20)의 저항 값에 큰 영향을 미칠 수 있다. 아울러, 규칙적으로 배열된 복합체들(complex) 사이의 거리가 짧을수록 더 많은 수의 복합체들(complex)이 실리콘 산화막(20) 내에 배치될 수 있다. 이에 따라, 동일 면적 내에 배치되는 복합체들(complex)의 수가 증가되어 비휘발성 메모리 소자(1)의 크기를 줄일 수 있다.
비휘발성 메모리 소자(1)는 실리콘층(10) 상에 실리콘 산화막(20) 및 상부 전극(30)이 순차적으로 적층된 구조로, 기존의 플래시 메모리 소자에 비해 간단한 구조로 이루어질 수 있다. 이에 따라, 비휘발성 메모리 소자(1)를 제조하는 비용을 줄일 수 있고, 비휘발성 메모리 소자(1)를 소형화할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 2a를 참조하면, 실리콘층(10)에 보론(B)을 주입할 수 있다. 주입되는 보론(B)의 농도는 1017cm-3 이상일 수 있다. 실리콘층(10)은 제 1 면(10a) 및 이에 대향하는 제 2 면(10b)을 가질 수 있고, 보론(B)은 실리콘층(10)의 제 1 면(10a)을 향하여 주입될 수 있다. 실리콘층(10)의 제 1 면(10a)은 (111)면일 수 있다.
도 2b를 참조하면, 실리콘층(10)의 제 1 면(10a) 상에 실리콘 산화막(20)을 형성할 수 있다. 실리콘 산화막(20)은 실리콘층(10)의 제 1 면(10a)에 어닐링(annealing) 공정을 수행하고, 그 후에 제 1 면(10a)을 산소에 노출시켜 형성할 수 있다. 산소에 노출되어 산화된 실리콘층(10)의 (111)면은 실리콘 산화막(20)의 상면과 동일한 면일 수 있다. 즉, 실리콘 산화막(20)은 실리콘층(10) 상에 별도로 형성된 것이 아니라 산소 원자가 실리콘층(10)에 침투되어 형성될 수 있다. 따라서, 도 2a의 실리콘층(10)의 두께와 도 2b의 실리콘층(10)과 실리콘 산화막(20) 전체의 두께는 동일하거나 유사할 수 있다. 어닐링(annealing) 공정은 300°C 이상의 고온 열처리 공정일 수 있다. 어닐링(annealing) 공정을 통해 실리콘층(10) 내의 구조들이 재배열되어 결함(defect)이나 구조의 빈자리(vacancy)로 인한 동작 전압 또는 전류의 불안정성을 해소할 수 있다. 실리콘 산화막(20) 내에는 실리콘-산소-보론 복합체들이 형성될 수 있다. 복합체들은 실리콘 산화막(20) 내에서 규칙적이고 조밀하게 배열 될 수 있다. 즉, 실리콘 산화막(20)은 고농도의 복합체 면밀도(surface density)를 가질 수 있다.
도 2c를 참조하면, 실리콘 산화막(20) 상에 상부 전극(30)을 형성한 후, 상부 전극(30)과 실리콘 산화막(20)을 식각할 수 있다. 상부 전극(30)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE) 등을 통해 형성될 수 있다. 상부 전극(30)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다. 실리콘 산화막(20)과 상부 전극(30)은 건식 식각 공정에 의해 패터닝될 수 있다. 식각 공정에 의해, 복수개의 실리콘 산화막들(20)과 상부 전극들(30)을 형성할 수 있다.
도 2d를 참조하면, 실리콘층(10)의 제 2 면(10b) 상에 하부 전극(40)을 형성할 수 있다. 하부 전극(40)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE) 등을 통해 형성될 수 있다. 복수개로 제공되는 실리콘 산화막들(20) 및 상부 전극들(30)은 하부 전극(40)을 공유할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자(1)는 실리콘층(10)의 (111)면을 산소에 노출시켜 실리콘 산화막(20)을 형성한 후, 그 위에 전도성 물질을 적층하는 간단한 공정을 통해 제조할 수 있다. 비휘발성 메모리 소자(1)는 현재의 실리콘 기술을 그대로 사용하면서도 기존의 플래시 메모리 기술에 비해 공정이 간단하여 제조 단가를 줄일 수 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 설명의 간략을 위해 도 1과 중복되는 내용의 기재는 생략한다.
도 3을 참조하면, 하부 전극(40)은 실리콘층(10)의 제 1 면(10a) 상에 배치될 수 있다. 하부 전극(40)은 실리콘층(10)의 제 1 면(10a) 상에 배치된 실리콘 산화막(20)과 접촉하지 않을 수 있다. 하부 전극(40)은 실리콘 산화막(20)을 제거한 후, 실리콘층(10)과 직접 접촉하도록 형성될 수 있다. 하부 전극(40)은 도 1과 유사하게 일반적인 증착 공정을 통해 형성될 수 있다. 실리콘층(10) 상에 배치된 복수개의 실리콘 산화막들(20)과 상부 전극들(30)은 하부 전극(40)을 공유할 수 있다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 과정에서 실리콘 (111)면이 갖는 단위구조를 나타내는 도면들이다. 도 4a는 도 1의 실리콘층(10)의 (111)면을 나타내는 평면도이고, 도 4b는 실리콘층(10)의 단위 구조를 나타내는 도면이다.
도 1, 도 4a 및 도 4b를 참조하면, 실리콘층(10)의 제 1 면(10a)은 (111)면일 수 있고, (111)면은 복수개의 단위 구조들(18)을 가질 수 있다. 단위 구조(18)는 제 1 실리콘 원자(11), 제 1 실리콘 원자(11)와 결합하는 복수개의 제 2 실리콘 원자들(12) 및 제 2 실리콘 원자들(12)과 결합하는 하나의 보론 원자(15)를 포함할 수 있다.
최상부에 배치되는 제 1 실리콘 원자(11)는 제 2 실리콘 원자들(12)과 공유 결합할 수 있다. 제 2 실리콘 원자들(12)과 제 1 실리콘 원자(11)는 사면체의 각 꼭지점에 대응될 수 있다. 예를 들어, 제 2 실리콘 원자들(12)은 3개로 구성될 수 있고, 삼각형 모양으로 서로 결합될 수 있다. 제 2 실리콘 원자들(12)은 서로 인접하여 결합할 수 있다.
제 2 실리콘 원자들(12) 하부에 보론 원자(15)가 배치될 수 있다. 보론 원자(15)는 3개의 제 2 실리콘 원자들(12)과 공유 결합할 수 있고, 실리콘층(10) 내에 배치되는 제 3 실리콘 원자(13)와 공유 결합할 수 있다. 보론 원자들(15)은 제 1 실리콘 원자들(11), 제 2 실리콘 원자들(12) 및 제 3 실리콘 원자(13) 사이에 균일하게 배치될 수 있다.
실리콘층(10)은 제 1 면(10a)을 보론으로 도핑한 후, 약 300°C 이상의 고온 열처리 공정을 수행하면 표면 에너지가 낮아질 수 있다. 어닐링 공정 후, 실리콘층(10)의 (111)면은 보론 원자들(15)을 포함하는 단위 구조들(18)이 조밀하게 배열된 구조를 가질 수 있다. 이에 따라 실리콘층(10)의 제 1 면(10a)의 원자 배열 구조가 안정화될 수 있다.
본 발명의 실시예에 따르면, 실리콘층(10)에 주입된 보론 원자(15)는 4개의 실리콘 원자들과 결합할 수 있다. 보론은 3개의 최외각 전자를 가진 원자이므로, 4개의 실리콘 원자들과 결합하여 음이온이 된다. 이에 따라, 4개의 실리콘 원자들 중 어느 하나의 실리콘 원자는 전자가 하나 부족한 상태가 되어 정공이 만들어 진다. 보론이 실리콘층(10)에 고농도로 도핑되면, 상기 정공들이 겹치게 되어 실리콘층(10)은 전도성을 가지게 된다. 전도성을 가지는 실리콘층(10)은 본 발명의 실시예에 따른 메모리 소자의 전극으로 사용될 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 소자에 전압계와 전류계를 연결한 도면이고, 도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 특성을 나타내는 그래프이다. 도 6에서 실선은 제 1 전압(V1)을 인가한 경우이고, 점선은 제 2 전압(V2)을 인가한 경우를 나타낸다.
도 5 및 도 6을 참조하면, 상부 전극(30)과 하부 전극(40)에 전압(V)을 인가하여 비휘발성 메모리 소자(1)의 특성을 나타낼 수 있다. 전압(V)을 인가하면 실리콘 산화막(20)에 전류(I)가 흐를 수 있다. 이에 따라, 실리콘 산화막(20)에 이력 현상(hysteresis)이 발생할 수 있다. 실리콘 산화막(20)에 나타나는 물리량을 측정하면 이진 정보를 판독할 수 있게 된다. 상기 물리량에는 실리콘 산화막(20)에 흐르는 전류의 크기 및 변화량, 실리콘 산화막(20)의 저항과 같은 것들이 있을 수 있으며, 바람직하게는 실리콘 산화막(20)을 흐르는 전류의 크기를 측정하여 실리콘 산화막(20)의 정보를 판독할 수 있다.
구체적으로, 양수의 문턱 전압(Vth+)보다 전압이 큰 제 1 전압(V1)을 인가한 후, 기준 전압(V0)에서 측정되는 전류의 값은 제 1 전류값(I1)일 수 있고, 저항값은 제 1 저항값(R1)을 가질 수 있다. 음수의 문턱 전압(Vth-)보다 전압이 낮은(절대값이 더 큰) 제 2 전압(V2)을 인가한 후, 기준 전압(V0)에서 측정되는 전류의 값은 제 2 전류값(I2)일 수 있고, 저항값은 제 2 저항값(R2)을 가질 수 있다. 제 1 전압(V1)과 제 2 전압(V2)의 절대값은 서로 동일할 수 있다. 이력 현상(hysteresis)에 의해, 제 1 저항값(R1)은 제 2 저항값(R2)과 다를 수 있고, 일 예로, 제 1 저항값(R1)은 제 2 저항값(R2)보다 작을 수 있다. 예를 들어, 제 2 저항값(R2)은 제 1 저항값(R1)보다 약 100배 클 수 있다. 본 발명의 실시예에 따르면, 인가된 전압이 어느 쪽의 문턱 전압을 넘어서느냐에 따라 실리콘 산화막(20)의 저항값이 서로 달라질 수 있다.
이력 현상(hysteresis)을 이용해서 실리콘 산화막(20)에 이진 정보를 기록하거나 읽을 수 있다. 예를 들어, 제 1 전압(V1)을 인가한 경우의 실리콘 산화막(20)의 상태를 이진 정보 '0'으로 정의할 수 있고, 제 2 전압(V2)을 인가한 경우의 실리콘 산화막(20)의 상태를 이진 정보 '1'로 정의할 수 있다. 따라서, 비휘발성 메모리 소자(1)에 인가하는 전압을 조절하여 비휘발성 메모리 소자(1)에 정보를 쓸 수 있고 나중에 그 저항값을 측정해서 비휘발성 메모리 소자(1)에 저장된 정보를 읽을 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 소자를 보여준다.
도 7을 참조하면, 메모리 소자(1)는 비휘발성 메모리 소자일 수 있다. 일 예에 따르면, 메모리 소자(1)는 하부 전극(10), 반도체 층(20), 정보 저장 층(30), 및 상부 전극(40)을 포함할 수 있다.
하부 전극(10)은 도전성 금속을 포함할 수 있다. 예를 들어, 하부 전극(10)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
반도체 층(20)은 하부 전극(10) 상에 배치될 수 있다. 일 예에 따르면, 반도체 층(20)은 (100)면의 상부 면을 갖는 결정 실리콘을 포함할 수 있다. 이와 달리, 반도체 층(20)은 폴리 실리콘을 포함할 수 있다. 반도체 층(20)은 제 1 불순물들(22)을 가질 수 있다. 예를 들어, 제 1 불순물들(22)은 p타입 불순물들일 수 있다. 제 1 불순물들(22)은 보론을 포함할 수 있다. 도시되지 않았지만, 보론 원자는 4개의 실리콘 원자들과 결합할 수 있다. 3개의 최외각 전자의 보론 원자는 음이온이 될 수 있다. 이와 달리, 4개의 실리콘 원자들 중 어느 하나의 실리콘 원자는 전자가 하나 부족한 상태가 되고, 정공을 만들 수 있다. 반도체 층(20)은 도전성을 가질 수 있다. 예를 들어, 제 1 불순물들(22)은 약 1X1020EA/cm3 내지 약 1X1022EA/cm3의 농도를 가질 수 있다. 반도체 층(20)은 약 0.001Ω·cm 이하의 비저항을 가질 수 있다. 제 1 불순물들(22)이 반도체 층(20) 내에 약 1X1020EA/cm3이상으로 도핑될 경우, 반도체 층(20)은 실질적으로 도전성 층으로 변화될 수 있다.
정보 저장 층(30)은 반도체 층(20) 상에 배치될 수 있다. 정보 저장 층(30)은 정보를 저장할 수 있다. 일 예에 따르면, 정보 저장 층(30)은 반도체 산화물을 포함할 수 있다. 정보 저장 층(30)은 실리콘을 포함할 수 있다. 예를 들어, 정보 저장 층(30)은 실리콘 산화물을 포함할 수 있다. 정보 저장 층(30)은 약 5Å 내지 약 1000Å의 두께를 가질 수 있다. 일 예에 따르면, 정보 저장 층(30)은 제 2 불순물(32)을 포함할 수 있다. 제 2 불순물(32)은 제 1 불순물(22)과 동일할 수 있다. 예를 들어, 제 2 불순물(32)은 보론을 포함할 수 있다. 제 2 불순물(32)은 제 1 불순물(22)의 농도와 동일한 농도를 가질 수 있다. 제 1 및 제 2 불순물들(22, 32)은 실질적으로, 그들의 종류 및 농도가 동일한 불순물들(12)일 수 있다. 제 2 불순물들(32)은 약 1X1020EA/ cm3 내지 약 1X1022EA/cm3의 농도로 도핑될 수 있다.
일 예에 따르면, 정보 저장 층(30)은 실리콘-산소-보론으로 구성된 복합체(complex)를 가질 수 있다. 복합체는 보론(B)에 의해 2가지 이상의 서로 다른 전하 상태(charge state)를 가질 수 있다. 복합체는 2가지 이상의 서로 다른 국지 안정 구조(local stable structure)를 가질 수 있다. 복합체의 전하 상태 및 국지 구조가 달라짐에 따라 전하 산란 전위(charge scattering potential) 및 전하 전송 길(charge transport path)이 국지적으로 바뀔 수 있다. 일 예에 따르면, 복합체 근방을 흐르는 전류값이 달라질 수 있다. 복합체 내의 전하 상태(charge state)는 외부 전기장을 가해 복합체 주변에 전자(electron)와 홀(hole)의 밀도를 변화시킴으로써 가역적으로 조절할 수 있다.
상부 전극(40)은 정보 저장 층(30) 상에 배치될 수 있다. 예를 들어, 상부 전극(40)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
도 8은 도 7의 정보 저장 층(30)의 전압과 전류의 히스테리시스 그래프들을 보여준다.
도 7 및 도 8을 참조하면, 정보 저장 층(30)은 입력 전압 및/또는 입력 전류에 따른 출력 저항의 이력 현상(hysteresis)을 가질 수 있다. 이와 달리, 정보 저장 층(30)은 쌍안정 현상(bi-stability)을 가질 수 있다. 제어부(미도시)는 이력 현상에 따른 저항 값들에 대응되는 0 또는 1의 정보를 기록(write)하고, 판독(read)할 수 있다. 이하, 정보의 기록과 판독에 대해 설명한다.
먼저, "0"의 정보는 제 1 기록 전압(V1)에 의해 기록될 수 있다. 예를 들어, 제 1 기록 전압(V1)은 약 4V이상일 수 있다. 하부 전극(10)과 상부 전극(40) 사이에 제 1 기록 전압(V1)이 제공되면, 정보 저장 층(30)은 제 1 이력 곡선(50)의 제 1 기록 저항을 가질 수 있다. 제 1 기록 저항은 "0"의 정보일 수 있다. 제 1 기록 전압(V1)은 제 1 문턱 전압(Vth1)보다 클 수 있다. 제 1 문턱 전압(Vth1)은 양의 전압일 수 있다. 제 1 문턱 전압(Vth1)은 약 3V일 수 있다. 제 1 이력 곡선(50)은 양의 전압과 전류에 대해 1차 함수(ex, I=V/R)일 수 있다. 제 1 이력 곡선(50)은 음의 전압과, 전류에 대해 2차 함수(ex, I=RV2) 일 수 있다.
다음, "1"의 정보는 제 1 기록 전압(V1)과 다른 제 2 기록 전압(V2)에 의해 기록될 수 있다. 예를 들어, 제 2 기록 전압(V2)는 제 1 기록 전압(V1)보다 작은 음의 전압일 수 있다. 하부 전극(10)과 상부 전극(40) 사이에 제 2 기록 전압(V2)이 제공되면, 정보 저장 층(30)은 제 2 이력 곡선(60)의 제 2 기록 저항을 가질 수 있다. 제 2 기록 전압(V2)은 제 2 문턱 전압(Vth2)보다 낮을 수 있다. 제 2 문턱 전압(Vth2)은 음의 전압일 수 있다. 제 2 문턱 전압(Vth2)은 -3V일 수 있다. 제 2 기록 전압(V2)는 약 -4V이하 일 수 있다. 제 2 이력 곡선(60)은 양의 전압과 전류에 대해 2차 함수(ex, I=RV2)일 수 있다. 제 2 이력 곡선(60)은 음의 전압과, 전류에 대해 음의 이차 함수(ex, I=-RV2)일 수 있다.
그리고, "0" 및/또는 "1"의 정보는 제 1 이력 곡선(50) 또는 제 2 이력 곡선(60)에 따라 판독될 수 있다. 일 예에 따르면, "0" 및/또는 "1"의 정보는 판독 전압(VR)에 의해 판독될 수 있다. 예를 들어, 판독 전압(VR)은 약 1V일 수 있다. 하부 전극(10)과 상부 전극(40) 사이에 판독 전압(VR)이 제공되면, 정보 저장 층(30)은 제 1 저항(52) 또는 제 2 저항(54)을 가질 수 있다. 제 1 저항(52)은 "0"의 정보에 대응될 수 있다. 제 2 저항(54)은 "1"의 정보에 대응될 수 있다. 제 1 저항(52)은 제 2 저항(54)보다 작을 수 있다. 제 1 저항(52)은 약 1/2Ω일 수 있다. 제 2 저항(54)은 약 1Ω일 수 있다. 예를 들어, 1V의 판독 전압(VR)에 대해 2A의 전류(A)가 출력되면, 제어 부는 정보 저장 층(30)에 기록된 정보를 "0"의 정보로 판별할 수 있다. 1A의 전류(A)가 출력되면, 제어 부는 기록된 정보를 "1"로 판별할 수 있다. 이와 달리 제 2 저항(54)은 제 1 저항(52)에 비해 100배 이상 클 수 있다.
한편, 정보 저장 층(30)은 하부 전극(10)과 상부 전극(40) 사이에 직렬로 연결될 수 있다. 따라서, 정보 저장 층(30)은 종래의 플레시 메모리의 채널, 게이트 전극, 게이트 절연 층, 및 전하 저장 층보다 단순한 구조를 가질 수 있다.
이와 같이 구성된 본 발명의 메모리 소자(1)의 제조 방법을 설명하면 다음과 같다.
도 9는 도 7의 메모리 소자(1)의 제조 방법을 보여주는 플로우 챠트이다.
도 9를 참조하면, 메모리 소자(1)의 제조 방법은 반도체 층(20) 내에 불순물들(12)을 주입하는 단계(S10), 정보 저장 층(30)을 형성하는 단계(S20), 상부 전극(40)을 형성하는 단계(S30), 및 하부 전극(10)을 형성하는 단계(S40)를 포함할 수 있다.
도 10 내지 도 12는 도 7의 메모리 소자(1)의 공정 단면도들이다.
도 9 및 도 10을 참조하면, 반도체 층(20) 내에 불순물들(12)을 주입한다(S10). 불순물들(12)은 이온주입방법으로 주입될 수 있다. 예를 들어, 불순물들(12)은 약 1X1020EA/cm3 내지 약 1X1022EA/cm3의 농도로 주입될 수 있다. 불순물들(12)은 보론을 포함할 수 있다.
도 13 및 도 14는 도 10의 불순물들(12)이 주입된 반도체 층(20)의 주사터널링현미경(Scanning Tunneling Microscope, STM) 이미지들이다. 여기서, 불순물은 보론이고 반도체는 실리콘이다. 밝은 부분은 반도체 층(20)의 (100) 면의 상부 표면일 수 있고, 어두운 부분은 불순물들(12)에 의해 생긴 구조일 수 있다.
도 10 및 도 13을 참조하면, 반도체 층(20) 내의 불순물들(12)이 약 1X1017EA/cm3 내지 약 1X1018EA/cm3로 주입된 경우, 반도체 층(20)의 불순물 분포가 불균일할 수 있다. 반도체 층(20)은 약 0.01 Ω·cm 이상의 높은 비저항을 가질 수 있다. 높은 비저항은 후속의 정보 저장 층(30)의 정보 기록 및/또는 정보 판독의 노이즈로 작용할 수 있다.
도 10 및 도 14를 참조하면, 반도체 층(20) 내의 불순물들(12)이 약 1X1020EA/cm3 내지 약 1X1022EA/cm3로 주입된 경우, 반도체 층(20)의 불순물 분포가 균일할 수 있다. 반도체 층(20)은 약 0.001 Ω·cm 이하의 낮은 비저항을 가질 수 있다. 반도체 층(20)은 작은 표면적 내에 충분히 많은 수(예: 100 nm2 당 30개 이상)의 불순물들(12)을 가질 수 있다.
도 9 및 도 11를 참조하면, 반도체 층(20) 상에 정보 저장 층(30)을 형성한다(S20). 예를 들어, 정보 저장 층(30)은 반도체 층(20)의 고속 열처리 공정(Rapid-Thermal Process) 및/또는 어닐링(annealing) 공정에 의해 형성될 수 있다. 반도체 층(20)은 열(70)에 노출될 수 있다. 또한, 반도체 층(20)은 고속 열처리 공정 및/또는 어닐링 공정 중 또는 이후에 산소에 노출될 수 있다. 고속 열처리 공정 및/또는 어닐링 공정은 약 500℃이상의 온도에서 수행될 수 있다. 정보 저장 층(30)은 약 5Å 내지 1000Å의 두께로 형성될 수 있다. 정보 저장 층(30)은 제 2 불순물(32)을 갖는 실리콘 산화물을 포함할 수 있다. 제 2 불순물(32)은 반도체 층(20) 내의 제 1 불순물(22)과 동일한 농도를 가질 수 있다. 어닐링 공정을 통해, 반도체 층(20) 및 정보 저장 층(30)의 실리콘, 보론 및 실리콘 산화물의 원자 및/또는 분자들의 조밀도는 증가할 수 있다. 어닐링 공정을 통해 반도체 층(20)의 원자들은 안정적인 구조로 재배열될 수 있다. 어닐링 공정은 반도체 층(20) 및/또는 정보 저장 층(30) 내의 결함들(defects) 및/또는 빈자리(vacancy)를 감소시킬 수 있다. 정보 저장 층(30) 내에는 실리콘-산소-보론 복합체들이 형성될 수 있다. 복합체들은 정보 저장 층(30) 내에서 조밀하게 배열 될 수 있다. 즉, 정보 저장 층(30)은 고농도의 복합체 면밀도(surface density)를 가질 수 있다.
도 9 및 도 12를 참조하면, 정보 저장 층(30) 상에 상부 전극(40)을 형성한다(S30). 상부 전극(40)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE)에 의해 형성된 금속들을 포함할 수 있다. 예를 들어, 상부 전극(40)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
도 7 및 도 9를 참조하면, 반도체 층(20)의 아래에 하부 전극(10)을 형성한다(S40). 일 예에 따르면, 하부 전극(10)은 상부 전극(40)과 동일한 금속을 포함할 수 있다. 하부 전극(10)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE)으로 형성될 수 있다.
도 15는 본 발명의 메모리 소자(1a)의 일 예를 보여준다.
도 15를 참조하면, 메모리 소자(1a)는 복수개의 정보 저장 층들(30a)과 상부 전극들(40a)을 포함할 수 있다. 예를 들어, 도 7의 정보 저장 층(30)과 상부 전극(40)은 리소그래피 방법 및/또는 식각방법에 의해 복수개의 정보 저장 층들(30a)과 상부 전극들(40a)로 분리될 수 있다. 도시되지 않았지만, 복수개의 정보 저장 층들(30a)과 상부 전극들(40a)은 평면적으로 매트릭스 형태로 배열될 수 있다. 하부 전극(10), 반도체 층(20) 및 불순물들(12)은 도 7과 동일할 수 있다.
도 16은 본 발명의 메모리 소자(1b)의 일 예를 보여준다.
도 16을 참조하면, 메모리 소자(1b)의 하부 전극(10b)은 반도체 층(20) 상부 면상에 배치될 수 있다. 복수개의 정보 저장 층들(30b)과 상부 전극들(40b)과 동일 평면 상에 배치될 수 있다. 복수개의 정보 저장 층들(30b), 상부 전극들(40b) 및 불순물들(12)은 도 15와 동일할 수 있다.
도 17은 본 발명의 메모리 소자(1c)의 일 예를 보여준다.
도 17을 참조하면, 메모리 소자(1c)의 복수개의 정보 저장 층들(30c)과 상부 전극들(40c)은 반도체 층(20c) 내에 배치될 수 있다. 반도체 층(20c)은 트렌치들(24)을 가질 수 있다. 트렌치들(24)은 반도체 층(20c) 내에 형성될 수 있다. 정보 저장 층들(30c)과 상부 전극들(40c)은 트렌치들(24) 내에 배치될 수 있다. 하부 전극(10c) 및 불순물들(12c)은 도 16과 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (28)

  1. 제 1 면 및 이에 대향하는 제 2 면을 가지고, 보론이 도핑된 실리콘층;
    상기 실리콘층의 제 1 면 상에 제공되고, 보론이 도핑된 실리콘 산화막; 및
    상기 실리콘 산화막 상에 상부 전극을 포함하고,
    상기 실리콘층은 상기 실리콘 산화막이 접하는 제 1 면이 (111)면인 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 실리콘층의 비저항은 0.1Ω·cm 보다 작은 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 실리콘 산화막은 1017cm-3 이상의 농도로 도핑된 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 실리콘층은 전도성을 가지고,
    상기 실리콘층은 전극으로 사용되는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 실리콘층을 기준으로 상기 상부 전극과 대향하는 하부 전극을 더 포함하고,
    상기 하부 전극은 상기 실리콘층의 상기 제 2 면 상에 배치되는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 실리콘층의 상기 제 1 면 상에 배치되는 하부 전극을 더 포함하고,
    상기 하부 전극은 상기 실리콘 산화막과 이격되고, 상기 실리콘층의 상기 제 1 면과 직접 접촉하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 실리콘 산화막은 인가되는 전압의 이력(history)에 따라 저항이 가변하는 메모리층인 비휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 실리콘 산화막은 양수의 문턱 전압보다 큰 제 1 전압을 인가하고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 1 저항값을 가지고, 음수의 문턱 전압보다 낮은 제 2 전압을 인가하고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 2 저항값을 가지는 비휘발성 메모리 소자.
  9. 제 1 면 및 이에 대향하는 제 2 면을 가지고, 제 1 면이 (111)면인 실리콘층을 제공하고;
    상기 실리콘층에 보론을 도핑하고;
    상기 실리콘층의 상기 제 1 면 상에 산소를 접촉시켜 실리콘 산화막을 형성하고; 그리고
    상기 실리콘 산화막 상에 상부 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 실리콘층에 상기 보론을 도핑하는 것은:
    상기 보론의 농도를 1017cm-3 이상으로 주입하는 비휘발성 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 실리콘 산화막을 형성하는 것은:
    상기 실리콘층의 (111)면인 상기 제 1 면을 어닐링하고; 그리고
    상기 제 1 면을 산소에 노출시켜 산화시키는 것;
    을 포함하는 비휘발성 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 보론이 도핑된 상기 실리콘층은 비저항이 0.1Ω·cm 보다 작은 전도성 물질인 비휘발성 메모리 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고,
    상기 하부 전극은 상기 실리콘층의 상기 제 2 면과 직접 접촉하는 비휘발성 메모리 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 실리콘층의 상기 제 1 면 상에서 상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고,
    상기 하부 전극은 상기 실리콘 산화막과 이격되어 상기 실리콘층의 상기 제 1 면과 직접 접촉하는 비휘발성 메모리 소자의 제조방법.
  15. 하부 전극;
    상기 하부 전극 상의 정보 저장 층; 및
    상기 정보 저장 층 상에 배치된 상부 전극을 포함하되,
    상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함하는 비휘발성 메모리 소자.
  16. 제 15 항에 있어서,
    상기 산화물은 반도체 산화물을 포함하는 비휘발성 메모리 소자.
  17. 제 16 항에 있어서,
    상기 반도체 산화물은 실리콘 산화물을 포함하는 비휘발성 메모리 소자.
  18. 제 15 항에 있어서,
    상기 불순물은 보론을 포함하되,
    상기 정보 저장 층은 이력 현상 또는 쌍 안정 현상을 갖는 비휘발성 메모리 소자.
  19. 제 18 항에 있어서,
    상기 하부 전극과 상기 정보 저장 층 사이에 배치된 반도체 층을 더 포함하되,
    상기 반도체 층은 1cm3 당 1020개 내지 1022개의 상기 보론으로 도핑된 실리콘을 포함하는 비휘발성 메모리 소자.
  20. 제 19 항에 있어서,
    상기 반도체 층은 0.001 Ω·cm 이하의 비저항을 갖는 비휘발성 메모리 소자.
  21. 제 19 항에 있어서,
    상기 반도체 층은 트렌치를 갖되,
    상기 정보 저장 층과 상기 상부 전극은 상기 트렌치 내에 배치된 비휘발성 메모리 소자.
  22. 제 19 항에 있어서,
    상기 실리콘은 상부 면이 (100) 면을 갖는 결정 실리콘 또는 폴리실리콘인 비휘발성 메모리 소자.
  23. 제 15 항에 있어서,
    상기 정보 저장 층은 5Å 내지 1000Å의 두께를 갖는 비휘발성 메모리 소자.
  24. 제 15 항에 있어서,
    상기 정보 저장 층은 양의 제 1 문턱 전압과, 상기 제 1 문턱 전압과 다른 음의 제 2 문턱 전압을 갖는 비휘발성 메모리 소자.
  25. 반도체 층 내에 불순물을 주입하는 단계;
    상기 반도체 층의 표면 내에 정보 저장 층을 형성하는 단계; 및
    상기 정보 저장 층 상과 상기 반도체 층 아래에 상부 전극 및 하부 전극들을 각각 형성하는 단계를 포함하되,
    상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함하는 비휘발성 메모리 소자의 제조 방법.
  26. 제 25 항에 있어서,
    상기 반도체 층은 실리콘을 포함하되,
    상기 정보 저장 층은 상기 반도체 층의 열처리 공정에 의해 형성된 실리콘 산화막을 포함하는 비휘발성 메모리 소자의 제조 방법.
  27. 제 25 항에 있어서,
    상기 정보 저장 층 및 상기 상부 전극을 리소그래피 공정 및 식각 공정으로 패터닝하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  28. 제 11 항에 있어서,
    상기 반도체 층 내에 트렌치를 형성하는 단계를 더 포함하되,
    상기 정보 저장 층 및 상기 상부 전극은 상기 트렌치 내에 형성되는 비휘발성 메모리 소자의 제조방법.
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