KR20180074876A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그의 제조방법을 개시한다. 그의 소자는, 하부 전극과, 상기 하부 전극 상의 정보 저장 층과, 상기 정보 저장 층 상에 배치된 상부 전극을 포함한다. 여기서, 상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함할 수 있다.
Description
본 발명은 메모리 소자에 관한 것으로, 구체적으로 정보 저장 층을 포함하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
저항변화 기억소자(ReRAM: resistive random access memory device)는 외부 전압과 전류를 가함으로써 물질의 전기저항을 변화시켜 그 저항차이를 디지털 신호인 0/1 혹은 On/Off로 이용하는 비휘발성 기억소자다. 저항변화 기억소자(ReRAM)는 현재의 기억소자 시장을 대체할 차세대 비휘발성(non-volatile) 기억소자이다. 저항 변화 기억 소자에 대한 연구개발이 활발히 진행되고 있다. 저항변화 기억소자(ReRAM)는 다른 종류의 비휘발성 메모리에 비해서 간단한 구조로 인해 높은 집적도를 구현할 수 있다.
본 발명의 기술적 과제는 단순 구조의 비휘발성 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 반도체 층으로부터 정보 저장 층을 형성할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명은 비휘발성 메모리 소자를 개시한다. 그의 소자는, 하부 전극; 상기 하부 전극 상의 정보 저장 층; 및 상기 정보 저장 층 상에 배치된 상부 전극을 포함한다. 여기서, 상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 산화물은 반도체 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 산화물은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 불순물은 보론을 포함할 수 있다. 상기 정보 저장 층은 이력 현상 또는 쌍 안정 현상을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 하부 전극과 상기 정보 저장 층 사이에 배치된 반도체 층을 더 포함할 수 있다. 상기 반도체 층은 1cm3 당 1020개 내지 1022개의 상기 보론으로 도핑된 실리콘을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 층은 0.001 Ω·cm 이하의 비저항을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 실리콘은 트렌치를 가질 수 있다. 상기 정보 저장 층과 상기 상부 전극은 상기 트렌치 내에 배치될 수 있다.
본 발명의 일 예에 따르면, 상기 실리콘은 상부전극 방향으로 (100) 결정면 혹은 폴리실리콘을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 정보 저장 층은 5Å 내지 1000Å의 두께를 가질 수 있다.
본 발명의 일 예에 따르면, 상기 정보 저장 층은 양의 제 1 문턱 전압과, 상기 제 1 문턱 전압과 다른 음의 제 2 문턱 전압을 가질 수 있다.
본 발명의 일 예에 따른 비휘발성 메모리 소자의 제조방법은, 반도체 층 내에 불순물을 주입하는 단계; 상기 반도체 층의 표면 내에 정보 저장 층을 형성하는 단계; 및 상기 정보 저장 층 상과 상기 반도체 층 아래에 상부 전극 및 하부 전극들을 각각 형성하는 단계를 포함한다. 여기서, 상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 층은 실리콘을 포함할 수 있다. 상기 정보 저장 층은 상기 실리콘의 열처리 공정에 의해 형성된 실리콘 산화막을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 정보 저장 층 및 상기 상부 전극을 리소그래피 공정 및 식각 공정으로 패터닝하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 층 내에 트렌치를 형성하는 단계를 더 포함할 수 있다. 상기 정보 저장 층 및 상기 상부 전극은 상기 트렌치 내에 형성될 수 있다.
본 발명의 일 예에 따르면, 상기 불순물은 이온주입 공정에 의해 주입될 수 있다.
본 발명의 실시 예에 따르면, 비휘발성 메모리 소자는 전극들 사이에 적층된 반도체 층과 정보 저장 층을 포함할 수 있다. 정보 저장 층은 종래의 플래시 메모리의 채널, 게이트 전극, 및 게이트 절연막 및 전하 저장 층보다 단순한 구조를 가질 수 있다. 정보 저장 층은 열처리 공정에 의해 반도체 층으로부터 쉽게 형성될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 소자를 보여주는 단면도이다.
도 2는 도 1의 정보 저장 층의 전압과 전류의 히스테리시스 그래프들이다.
도 3은 도 1의 메모리 소자의 제조 방법을 보여주는 플로우 챠트이다.
도 4 내지 도 6은 도 1의 메모리 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 7 및 도 8은 도 4의 불순물들이 주입된 반도체 층의 주사터널링현미경 이미지들이다.
도 9는 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 10은 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 11은 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 2는 도 1의 정보 저장 층의 전압과 전류의 히스테리시스 그래프들이다.
도 3은 도 1의 메모리 소자의 제조 방법을 보여주는 플로우 챠트이다.
도 4 내지 도 6은 도 1의 메모리 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 7 및 도 8은 도 4의 불순물들이 주입된 반도체 층의 주사터널링현미경 이미지들이다.
도 9는 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 10은 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
도 11은 본 발명의 메모리 소자의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시 예에 따른 메모리 소자를 보여준다.
도 1을 참조하면, 메모리 소자(1)는 비휘발성 메모리 소자일 수 있다. 일 예에 따르면, 메모리 소자(1)는 하부 전극(10), 반도체 층(20), 정보 저장 층(30), 및 상부 전극(40)을 포함할 수 있다.
하부 전극(10)은 도전성 금속을 포함할 수 있다. 예를 들어, 하부 전극(10)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
반도체 층(20)은 하부 전극(10) 상에 배치될 수 있다. 일 예에 따르면, 반도체 층(20)은 (100)면의 상부 면을 갖는 결정 실리콘을 포함할 수 있다. 이와 달리, 반도체 층(20)은 폴리 실리콘을 포함할 수 있다. 반도체 층(20)은 제 1 불순물들(22)을 가질 수 있다. 예를 들어, 제 1 불순물들(22)은 p타입 불순물들일 수 있다. 제 1 불순물들(22)은 보론을 포함할 수 있다. 도시되지 않았지만, 보론 원자는 4개의 실리콘 원자들과 결합할 수 있다. 3개의 최외각 전자의 보론 원자는 음이온이 될 수 있다. 이와 달리, 4개의 실리콘 원자들 중 어느 하나의 실리콘 원자는 전자가 하나 부족한 상태가 되고, 정공을 만들 수 있다. 반도체 층(20)은 도전성을 가질 수 있다. 예를 들어, 제 1 불순물들(22)은 약 1X1020EA/cm3 내지 약 1X1022EA/cm3의 농도를 가질 수 있다. 반도체 층(20)은 약 0.001Ω·cm 이하의 비저항을 가질 수 있다. 제 1 불순물들(22)이 반도체 층(20) 내에 약 1X1020EA/cm3이상으로 도핑될 경우, 반도체 층(20)은 실질적으로 도전성 층으로 변화될 수 있다.
정보 저장 층(30)은 반도체 층(20) 상에 배치될 수 있다. 정보 저장 층(30)은 정보를 저장할 수 있다. 일 예에 따르면, 정보 저장 층(30)은 반도체 산화물을 포함할 수 있다. 정보 저장 층(30)은 실리콘을 포함할 수 있다. 예를 들어, 정보 저장 층(30)은 실리콘 산화물을 포함할 수 있다. 정보 저장 층(30)은 약 5Å 내지 약 1000Å의 두께를 가질 수 있다. 일 예에 따르면, 정보 저장 층(30)은 제 2 불순물(32)을 포함할 수 있다. 제 2 불순물(32)은 제 1 불순물(22)과 동일할 수 있다. 예를 들어, 제 2 불순물(32)은 보론을 포함할 수 있다. 제 2 불순물(32)은 제 1 불순물(22)의 농도와 동일한 농도를 가질 수 있다. 제 1 및 제 2 불순물들(22, 32)은 실질적으로, 그들의 종류 및 농도가 동일한 불순물들(12)일 수 있다. 제 2 불순물들(32)은 약 1X1020EA/ cm3 내지 약 1X1022EA/cm3의 농도로 도핑될 수 있다.
일 예에 따르면, 정보 저장 층(30)은 실리콘-산소-보론으로 구성된 복합체(complex)를 가질 수 있다. 복합체는 보론(B)에 의해 2가지 이상의 서로 다른 전하 상태(charge state)를 가질 수 있다. 복합체는 2가지 이상의 서로 다른 국지 안정 구조(local stable structure)를 가질 수 있다. 복합체의 전하 상태 및 국지 구조가 달라짐에 따라 전하 산란 전위(charge scattering potential) 및 전하 전송 길(charge transport path)이 국지적으로 바뀔 수 있다. 일 예에 따르면, 복합체 근방을 흐르는 전류값이 달라질 수 있다. 복합체 내의 전하 상태(charge state)는 외부 전기장을 가해 복합체 주변에 전자(electron)와 홀(hole)의 밀도를 변화시킴으로써 가역적으로 조절할 수 있다.
상부 전극(40)은 정보 저장 층(30) 상에 배치될 수 있다. 예를 들어, 상부 전극(40)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
도 2는 도 1의 정보 저장 층(30)의 전압과 전류의 히스테리시스 그래프들을 보여준다.
도 1 및 도 2를 참조하면, 정보 저장 층(30)은 입력 전압 및/또는 입력 전류에 따른 출력 저항의 이력 현상(hysteresis)을 가질 수 있다. 이와 달리, 정보 저장 층(30)은 쌍안정 현상(bi-stability)을 가질 수 있다. 제어부(미도시)는 이력 현상에 따른 저항 값들에 대응되는 0 또는 1의 정보를 기록(write)하고, 판독(read)할 수 있다. 이하, 정보의 기록과 판독에 대해 설명한다.
먼저, "0"의 정보는 제 1 기록 전압(V1)에 의해 기록될 수 있다. 예를 들어, 제 1 기록 전압(V1)은 약 4V이상일 수 있다. 하부 전극(10)과 상부 전극(40) 사이에 제 1 기록 전압(V1)이 제공되면, 정보 저장 층(30)은 제 1 이력 곡선(50)의 제 1 기록 저항을 가질 수 있다. 제 1 기록 저항은 "0"의 정보일 수 있다. 제 1 기록 전압(V1)은 제 1 문턱 전압(Vth1)보다 클 수 있다. 제 1 문턱 전압(Vth1)은 양의 전압일 수 있다. 제 1 문턱 전압(Vth1)은 약 3V일 수 있다. 제 1 이력 곡선(50)은 양의 전압과 전류에 대해 1차 함수(ex, I=V/R)일 수 있다. 제 1 이력 곡선(50)은 음의 전압과, 전류에 대해 2차 함수(ex, I=RV2) 일 수 있다.
다음, "1"의 정보는 제 1 기록 전압(V1)과 다른 제 2 기록 전압(V2)에 의해 기록될 수 있다. 예를 들어, 제 2 기록 전압(V2)는 제 1 기록 전압(V1)보다 작은 음의 전압일 수 있다. 하부 전극(10)과 상부 전극(40) 사이에 제 2 기록 전압(V2)이 제공되면, 정보 저장 층(30)은 제 2 이력 곡선(60)의 제 2 기록 저항을 가질 수 있다. 제 2 기록 전압(V2)은 제 2 문턱 전압(Vth2)보다 낮을 수 있다. 제 2 문턱 전압(Vth2)은 음의 전압일 수 있다. 제 2 문턱 전압(Vth2)은 -3V일 수 있다. 제 2 기록 전압(V2)는 약 -4V이하 일 수 있다. 제 2 이력 곡선(60)은 양의 전압과 전류에 대해 2차 함수(ex, I=RV2)일 수 있다. 제 2 이력 곡선(60)은 음의 전압과, 전류에 대해 음의 이차 함수(ex, I=-RV2)일 수 있다.
그리고, "0" 및/또는 "1"의 정보는 제 1 이력 곡선(50) 또는 제 2 이력 곡선(60)에 따라 판독될 수 있다. 일 예에 따르면, "0" 및/또는 "1"의 정보는 판독 전압(VR)에 의해 판독될 수 있다. 예를 들어, 판독 전압(VR)은 약 1V일 수 있다. 하부 전극(10)과 상부 전극(40) 사이에 판독 전압(VR)이 제공되면, 정보 저장 층(30)은 제 1 저항(52) 또는 제 2 저항(54)을 가질 수 있다. 제 1 저항(52)은 "0"의 정보에 대응될 수 있다. 제 2 저항(54)은 "1"의 정보에 대응될 수 있다. 제 1 저항(52)은 제 2 저항(54)보다 작을 수 있다. 제 1 저항(52)은 약 1/2Ω일 수 있다. 제 2 저항(54)은 약 1Ω일 수 있다. 예를 들어, 1V의 판독 전압(VR)에 대해 2A의 전류(A)가 출력되면, 제어 부는 정보 저장 층(30)에 기록된 정보를 "0"의 정보로 판별할 수 있다. 1A의 전류(A)가 출력되면, 제어 부는 기록된 정보를 "1"로 판별할 수 있다. 이와 달리 제 2 저항(54)은 제 1 저항(52)에 비해 100배 이상 클 수 있다.
한편, 정보 저장 층(30)은 하부 전극(10)과 상부 전극(40) 사이에 직렬로 연결될 수 있다. 따라서, 정보 저장 층(30)은 종래의 플레시 메모리의 채널, 게이트 전극, 게이트 절연 층, 및 전하 저장 층보다 단순한 구조를 가질 수 있다.
이와 같이 구성된 본 발명의 메모리 소자(1)의 제조 방법을 설명하면 다음과 같다.
도 3은 도 1의 메모리 소자(1)의 제조 방법을 보여주는 플로우 챠트이다.
도 3을 참조하면, 메모리 소자(1)의 제조 방법은 반도체 층(20) 내에 불순물들(12)을 주입하는 단계(S10), 정보 저장 층(30)을 형성하는 단계(S20), 상부 전극(40)을 형성하는 단계(S30), 및 하부 전극(10)을 형성하는 단계(S40)를 포함할 수 있다.
도 4 내지 도 6은 도 1의 메모리 소자(1)의 공정 단면도들이다.
도 3 및 도 4를 참조하면, 반도체 층(20) 내에 불순물들(12)을 주입한다(S10). 불순물들(12)은 이온주입방법으로 주입될 수 있다. 예를 들어, 불순물들(12)은 약 1X1020EA/cm3 내지 약 1X1022EA/cm3의 농도로 주입될 수 있다. 불순물들(12)은 보론을 포함할 수 있다.
도 7 및 도 8은 도 4의 불순물들(12)이 주입된 반도체 층(20)의 주사터널링현미경(Scanning Tunneling Microscope, STM) 이미지들이다. 여기서, 불순물은 보론이고 반도체는 실리콘이다. 밝은 부분은 반도체 층(20)의 (100) 면의 상부 표면일 수 있고, 어두운 부분은 불순물들(12)에 의해 생긴 구조일 수 있다.
도 4 및 도 7을 참조하면, 반도체 층(20) 내의 불순물들(12)이 약 1X1017EA/cm3 내지 약 1X1018EA/cm3로 주입된 경우, 반도체 층(20)의 불순물 분포가 불균일할 수 있다. 반도체 층(20)은 약 0.01 Ω·cm 이상의 높은 비저항을 가질 수 있다. 높은 비저항은 후속의 정보 저장 층(30)의 정보 기록 및/또는 정보 판독의 노이즈로 작용할 수 있다.
도 4 및 도 8을 참조하면, 반도체 층(20) 내의 불순물들(12)이 약 1X1020EA/cm3 내지 약 1X1022EA/cm3로 주입된 경우, 반도체 층(20)의 불순물 분포가 균일할 수 있다. 반도체 층(20)은 약 0.001 Ω·cm 이하의 낮은 비저항을 가질 수 있다. 반도체 층(20)은 작은 표면적 내에 충분히 많은 수(예: 100 nm2 당 30개 이상)의 불순물들(12)을 가질 수 있다.
도 3 및 도 5를 참조하면, 반도체 층(20) 상에 정보 저장 층(30)을 형성한다(S20). 예를 들어, 정보 저장 층(30)은 반도체 층(20)의 고속 열처리 공정(Rapid-Thermal Process) 및/또는 어닐링(annealing) 공정에 의해 형성될 수 있다. 반도체 층(20)은 열(70)에 노출될 수 있다. 또한, 반도체 층(20)은 고속 열처리 공정 및/또는 어닐링 공정 중 또는 이후에 산소에 노출될 수 있다. 고속 열처리 공정 및/또는 어닐링 공정은 약 500℃이상의 온도에서 수행될 수 있다. 정보 저장 층(30)은 약 5Å 내지 1000Å의 두께로 형성될 수 있다. 정보 저장 층(30)은 제 2 불순물(32)을 갖는 실리콘 산화물을 포함할 수 있다. 제 2 불순물(32)은 반도체 층(20) 내의 제 1 불순물(22)과 동일한 농도를 가질 수 있다. 어닐링 공정을 통해, 반도체 층(20) 및 정보 저장 층(30)의 실리콘, 보론 및 실리콘 산화물의 원자 및/또는 분자들의 조밀도는 증가할 수 있다. 어닐링 공정을 통해 반도체 층(20)의 원자들은 안정적인 구조로 재배열될 수 있다. 어닐링 공정은 반도체 층(20) 및/또는 정보 저장 층(30) 내의 결함들(defects) 및/또는 빈자리(vacancy)를 감소시킬 수 있다. 정보 저장 층(30) 내에는 실리콘-산소-보론 복합체들이 형성될 수 있다. 복합체들은 정보 저장 층(30) 내에서 조밀하게 배열 될 수 있다. 즉, 정보 저장 층(30)은 고농도의 복합체 면밀도(surface density)를 가질 수 있다.
도 3 및 도 6을 참조하면, 정보 저장 층(30) 상에 상부 전극(40)을 형성한다(S30). 상부 전극(40)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE)에 의해 형성된 금속들을 포함할 수 있다. 예를 들어, 상부 전극(40)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 반도체 층(20)의 아래에 하부 전극(10)을 형성한다(S40). 일 예에 따르면, 하부 전극(10)은 상부 전극(40)과 동일한 금속을 포함할 수 있다. 하부 전극(10)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE)으로 형성될 수 있다.
도 9는 본 발명의 메모리 소자(1a)의 일 예를 보여준다.
도 9를 참조하면, 메모리 소자(1a)는 복수개의 정보 저장 층들(30a)과 상부 전극들(40a)을 포함할 수 있다. 예를 들어, 도 1의 정보 저장 층(30)과 상부 전극(40)은 리소그래피 방법 및/또는 식각방법에 의해 복수개의 정보 저장 층들(30a)과 상부 전극들(40a)로 분리될 수 있다. 도시되지 않았지만, 복수개의 정보 저장 층들(30a)과 상부 전극들(40a)은 평면적으로 매트릭스 형태로 배열될 수 있다. 하부 전극(10), 반도체 층(20) 및 불순물들(12)은 도 1과 동일할 수 있다.
도 10은 본 발명의 메모리 소자(1b)의 일 예를 보여준다.
도 10을 참조하면, 메모리 소자(1b)의 하부 전극(10b)은 반도체 층(20) 상부 면상에 배치될 수 있다. 복수개의 정보 저장 층들(30b)과 상부 전극들(40b)과 동일 평면 상에 배치될 수 있다. 복수개의 정보 저장 층들(30b), 상부 전극들(40b) 및 불순물들(12)은 도 9와 동일할 수 있다.
도 11은 본 발명의 메모리 소자(1c)의 일 예를 보여준다.
도 11을 참조하면, 메모리 소자(1c)의 복수개의 정보 저장 층들(30c)과 상부 전극들(40c)은 반도체 층(20c) 내에 배치될 수 있다. 반도체 층(20c)은 트렌치들(24)을 가질 수 있다. 트렌치들(24)은 반도체 층(20c) 내에 형성될 수 있다. 정보 저장 층들(30c)과 상부 전극들(40c)은 트렌치들(24) 내에 배치될 수 있다. 하부 전극(10c) 및 불순물들(12c)은 도 10과 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (14)
- 하부 전극;
상기 하부 전극 상의 정보 저장 층; 및
상기 정보 저장 층 상에 배치된 상부 전극을 포함하되,
상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함하는 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 산화물은 반도체 산화물을 포함하는 비휘발성 메모리 소자. - 제 2 항에 있어서,
상기 반도체 산화물은 실리콘 산화물을 포함하는 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 불순물은 보론을 포함하되,
상기 정보 저장 층은 이력 현상 또는 쌍 안정 현상을 갖는 비휘발성 메모리 소자. - 제 4 항에 있어서,
상기 하부 전극과 상기 정보 저장 층 사이에 배치된 반도체 층을 더 포함하되,
상기 반도체 층은 1cm3 당 1020개 내지 1022개의 상기 보론으로 도핑된 실리콘을 포함하는 비휘발성 메모리 소자. - 제 5 항에 있어서,
상기 반도체 층은 0.001 Ω·cm 이하의 비저항을 갖는 비휘발성 메모리 소자. - 제 5 항에 있어서,
상기 반도체 층은 트렌치를 갖되,
상기 정보 저장 층과 상기 상부 전극은 상기 트렌치 내에 배치된 비휘발성 메모리 소자. - 제 5 항에 있어서,
상기 실리콘은 상부 면이 (100) 면을 갖는 결정 실리콘 또는 폴리실리콘인 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 정보 저장 층은 5Å 내지 1000Å의 두께를 갖는 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 정보 저장 층은 양의 제 1 문턱 전압과, 상기 제 1 문턱 전압과 다른 음의 제 2 문턱 전압을 갖는 비휘발성 메모리 소자. - 반도체 층 내에 불순물을 주입하는 단계;
상기 반도체 층의 표면 내에 정보 저장 층을 형성하는 단계; 및
상기 정보 저장 층 상과 상기 반도체 층 아래에 상부 전극 및 하부 전극들을 각각 형성하는 단계를 포함하되,
상기 정보 저장 층은 1cm3 당 1020개 내지 1022개의 불순물들로 도핑된 산화물을 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 11 항에 있어서,
상기 반도체 층은 실리콘을 포함하되,
상기 정보 저장 층은 상기 반도체 층의 열처리 공정에 의해 형성된 실리콘 산화막을 포함하는 비휘발성 메모리 소자의 제조 방법. - 제 11 항에 있어서,
상기 정보 저장 층 및 상기 상부 전극을 리소그래피 공정 및 식각 공정으로 패터닝하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법. - 제 11 항에 있어서,
상기 반도체 층 내에 트렌치를 형성하는 단계를 더 포함하되,
상기 정보 저장 층 및 상기 상부 전극은 상기 트렌치 내에 형성되는 비휘발성 메모리 소자의 제조방법.
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