JPS6033349B2 - 半導体撮像装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、直線性が広い範囲で得られ、かつ動作速度の
速い静電誘導トランジスタを用いた撮像半導体装置に関
する。

不飽和型電流電圧特性を示す静電誘導トランジＺスタ（
以後ＳＩＴと称す）は、すでに集積回路に応用され、特
にその低消費電力性から大規模集積回路にきわめて適し
ていることが実験的に明らかになっている。

一方、ＳＩＴは特にその入出力間の直線性にすぐれアナ
ログ回路においても優れた特性Ｚを示している。現在要
求が一段と強くなっている固体撮像装置にも応用され（
昭和５山王３月１９日出願「半導体装置」）これまで実
験されている電荷結合型方式撮像装置（ｃｈａｒｇｅｄ
ｃｏｕｐｌｅｄｉｍａｇｅｓｅ船ｏｒ：以後ＣＣＩと称
す）に〈らべて、その直線性の範囲の広さや動作速度の
速さがきわ立っている。ＳＩＴは電界効果トランジスタ
類似の構造を有するが、チャンネル長が短かく、チャン
ネル領域の不純物密度が低いことを特徴とする。

すなわちチャンネル領域の不純物密度はゲート電圧によ
ってゲート領域からチャンネル領域に延びる空乏層が（
破壊を起さない状態で）チャンネル領域をピンチオフで
きるだけ低く、チャンネル長はゲート電圧によるピンチ
オフによって生じた電位障壁の高さがドレィン電圧によ
っても制御可能であり、かつソース電極から電位障壁ま
での等価抵抗がきわめて低くなるだけ短かく選ばれてい
る。この結果、不飽和型ドレィン１−Ｖ特性が得られる
。ＳＩＴを用いたダイナミックランダムアクセスメモリ
（以後ｄ−ＲＡＭと称す）は、絶縁ゲート型電界効果ト
ランジスタｄ−ＲＡＭ（以後ＭｏｓＦＥＴｄ−ＲＡＭを
称す）と同様電流を流す２つの主電極（ソース及びドレ
ィン）の一方を浮遊状態にして蓄積容量を構成する構造
によって実現される。このように構成したＳＩＴｄ−Ｒ
ＡＭセルをアレイ状に構成して、光入照が行えるように
すればＳＩＴを用いた固体撮像装置となる。本発明の目
的は、広に光入力範囲で直線性が得られ動作速度が速く
、かつ製造が容易なＳＩＴを用いた表面光照射型団体撮
像装置を提供することである。

ＳＩＴｄ−ＲＡＭセルの優れた直線性を示す実験結果を
第１図に示す。

横軸は書き込み電圧Ｖｓｓ、縦軸は読み出し電圧△ＶＲ
である。用いた測定回路を第２図に示す。第１図には、
２つの異なる試料の結果が示されている。すなわちマス
ク状態でのチャンネルをはさむゲートとゲートの間隔Ｗ
ｄが７山ｍのものと８ｒｍのものとである。読み出し電
圧は、ＳＩＴ ｄ−ＲＡＭセルに接続された抵抗（２５
０）の両端の電圧をオシロスコープで測定しているため
、（第２図）書き込み電圧にくらべて小さく見えている
。ＶＧＧは、メモリ保持状態にあるときにゲートに加え
られる電圧であり、保持特性を良好とするためこの場合
逆方向バイアスＶＧＧ＝−２Ｖに設定されている。また
、このデータは浮遊蓄積領域からキャリアを引き出して
、キャリアの不定状態を記憶させる型の空乏型動作に対
して得られたものである。第２図において、メモリの書
き込みは、ビット線（Ｂ．Ｌ）１１に書き込み電圧Ｖｓ
ｓを加え、ワード線（Ｗ．Ｌ）１２にワード線パルスＶ
ＧＲを加えＳＩＴ１３を導通させることによって行なわ
れる。保持状態では、ワード線パルスも書き込み電圧も
除去されている。ワード線には逆バイアスになる電圧−
ＶＧ。が加えられている（ここで用いられたＳＩＴはｎ
チャンネルである）。読み出し‘ま、ワード線にワード
線パルスＶＧＲを加えてＳＩＴを導通させることによっ
て行なわれる。ＯＷｄ＝７Ａｍの試料で、一ＶＧｃ＝−
４Ｖとしたときの△ＶＲとＶｓ３の直線性は、Ｖｓｓ＝
１２Ｖ程度まで保たれている。逆ゲートバイアスＶＧｃ
が大きくなると、Ｖｓｓの直線性の範囲は広くなる。Ｖ
ＧＧが大きくなるとチャンネル中にできる電位障壁高さ
が夕高くなって、十分に高い電圧までの保持が行えるよ
うになるからである。Ｗｄが大きくなると直線性の範囲
が狭くなるのも、同一の理由による。すなわち、チャン
ネル中が広いと同一の逆ゲートバイアスを加えても、チ
ャンネル中に生ずる電位陣０壁の高さが低くて、．大き
な電圧を記憶できなくなるのである。第１図に示した結
果は、浮遊領域からキャリアを引き出して記憶する空乏
型動作に対するものである。浮遊領域に多数キャリアを
蓄積して記憶することももちろん可能である。この動作
を蓄積型動作と呼ぶが、蓄積型動作における直線性はあ
まり良くない。空乏型動作の方が、はるかにまさってい
る。直線性にかぎらず、メモリの保持時間の長さも空乏
型動作の方が１桁以上長く、また温度変化に対するメモ
リ内容の変化も空乏型動作の方がはるかに少ない。いず
れの面においても空乏型動作は、蓄積型動作に勝ってい
る。空乏型動作においては、浮遊領域からキャリアが引
き出されて多数キャリアの不足量が増大するにつれて、
浮遊領域をゲート領域の間は逆バイアスが深くなる。一
方、蓄積型動作においては、浮遊領域の過剰多数キャリ
アが増加するにつれて、浮遊領域とゲート領域の逆バイ
アスは浅くなり、浮遊領域の書き込み電圧がゲートの逆
バイアスより大きくなると順方向にバイアスされること
になりゲートと浮遊領域の間でキャリアが流れて、メモ
リの一部が消失するからである。

空乏型動作は、ＳＩＴｄ−ＲＡＭセルに限らず、ＭＯＳ
ＦＥＴｄ−ＲＡＭセルでも実現される。

その結果を第３図に示す。読み出し電圧△ＶＲと書き込
み電圧Ｖｓｓの関係である。

測定回路は、第２図に示すものである。ＭＯＳＦＥＴは
、飽和型電流電圧特性を示す。読み出し電圧△ＶＲが、
飽和し始める書き込み電圧は、飽和型電流電圧特性の電
流飽和を与える飽和ドレィン電圧と殆んど等しい。また
、△ＶＲとＶｓｓの関係は、ＭＯＳＦＥＴの電流電圧特
性と殆んど同じ形をしている。飽和型特性を示すＭＯＳ
ＦＥＴに比べて、不飽和型特性を示すＳＩＴの直線性の
範囲は確実に広い。

すなわち、ダイナミックレンジの広いメモリが実現でき
るわけである。ＳＩＴメモリを用いた表面照射型半導体
撮像装置の構造例の断面図を第４図に示す。

第４図は、ビット線に沿う断面構造を示している。ｎ＋
基板２１、ｎ‐ェピ層２２、ｎ＋表面浮遊領域２３、ｐ
＋ゲート領域２４、Ｓｉ０２、Ｓｉ３Ｎ４、ＡＩ２０３
やそれらの複合構成である絶縁膜２５、ビット線２６、
Ｓｉ０２等の分離領域２７、基板電極２１′を含む。ビ
ット線２６は、ｌｎ２０３やＳｎ０２等の透明電極や、
低抵抗ポリシリコンで構成してもよいし、光入射が必要
な表面ｎ＋領域２３の上だけ、こうしたもので構成して
、他はＡＩ，Ｍｏ等の金属で構成してもよい。ｎ十領域
２３上の絶縁膜２５は、きわめて薄く形成されている。
たとえば、２００Ａから１０００Ａ程度である。これは
、蓄積容量Ｃｓをできるだけ大きくするためである。蓄
積容量をさらに大きくするには、ｎ＋領域２３に低抵抗
ポリシリコンを接続して、ダブルポリシリコン構造にす
ればよい。図中垂直方向にワード線は走っている。２８
は入射光である。

第５図に、単位セルの回路構成を示す。２６はビット線
、２４′はワード線、２９は蓄積容量（Ｃｓ）、１２６
はビット線回路、１２４′はワード線回路である。

第４図の撮像装置の動作を次に説明する。

第６図にワード線に加える電圧波形（ワード線回路出力
電圧）とビット線の電圧波形（ビット線回路入出力電圧
）を示す。まず、リフレッシュについて説明する。ワー
ド線にパルス電圧はＶＧＲを加えて、ＳＩＴを導適状態
にしたときに、ビット線に負電圧−Ｖｓｓを加える。こ
の状態で、ｎ＋浮遊領域２３より電子が流れ出して、基
板２１に吸収される。ｎ＋浮遊領域２３の電位は略々Ｖ
ｓｓに帯電する。そのとき、ｎ＋領域２３に帯電する正
電荷の量ＱｓｓはＣｓＶｓｓで与えられる。この状態で
光照射すると、ｎ‐領域２２に電子−ホール対が光の強
度に応じて生成これ、生成された電子の多くは、電界に
より加速されて、ｎ十領域２３に流れ込む。流れ込んだ
電子の総量を△ｎとすると、その時の浮遊領域２３の帯
電量はＣｓＶｓｓ−ｑ△ｎである。ｑは電子の素電荷で
ある。すなわち、その時の領域２３の電位はＶｓｓ−ｑ
△ｎ／Ｃｓである。△ｎは光照射強度に直線的に比例す
る。読み出し過程は、ワード線にパルスＶＧＲを加える
ことによって行なわれる。ビット線に読み出される電圧
△ＶＲは、ＣＳ Ｃ句で（ＶＳＳ−ｑ学） である。

ＣＢはビット線容量である。すなわち、読み出し電圧△
ＶＲは、入射光強度に比例して小さくなる。ワ−ド線に
はデコーダが接続され、ビット線にはセンスアンプが接
続されている。読み出し電圧はセンスアンプにより増中
され外部に電気信号として取り出される。第４図は、ｎ
＋領域２１が基板の場合を示したが、Ｐ基板上のｎ＋埋
込み層で形成してもよい。第４図は、表面に蓄積容量を
設けた例を示したが、浮遊領域を内部に埋込んだ構造も
また容易に実現できる。

その例を第７図に示す。同じくビット線に沿う断面構造
である。ｐ＋基板３１、ｎ＋埋込み浮遊領域３２、ｎ‐
チャンネル領域３３、ｎ＋表面領域３４、ｐ＋ゲート領
域３５、ゲート電極３５′、ビット線３６、絶縁物分離
領域３７，３８は透明になされた電極である。３１はｐ
十基板電極である。

蓄積容量Ｃｓは、ｎ＋領域３２とｐ＋基板３１の間で構
成される。この例では、ゲート領域３５が切り込み領域
の側面に設けられた例になっているが、必ずしもこうす
る必要はなく、切り込みを設けずｐ＋ゲート領域を表面
から拡散やイオン注入で形成してもよい。ｐ十基板３１
は接地されている。１セルの回路構成を第８図に示す。

動作の様子は第４図のものと殆んど同じであるが、第９
図に示すように、リフレツシュ過程でビット線に加えら
れる電圧Ｖｓｓが正電圧であることが、第４図の動作と
異なっている。ｎ十領域３２の電子の不足量が記憶され
、光照射強度の増加につれて、その不足量が直線的に減
少する。電子空乏型動作の保持時間は長く、楽に数１鼠
砂を越える。

また温度変化に対しても強く、２０ｏｏから７５００に
温度が上昇したときの記憶量の変化は５％程度である。
また直線性がよいことは前述した通りである。このよう
に構成されたＳＩＴ撮像装置は、ＣＣＩのようにシーケ
ンシャルに記憶を読み出すのではなく、ランダムアクセ
ス方式で読み出せるため、その動作速度はきわめて遠く
、その直線性の広さとあいまって、きわめてすぐれた半
導体撮像装置となる。

本発明の半導体撮像装置の構成が第４図や第７図のもの
に限らないことはもちろんである。

導電型を完全に反転したものでもよい。第４図でｎ＋領
域２３とｐ十ゲート領域２４は離れている方が望ましい
。また、ｐ十領域２４とｎ＋領域２１は離れているが、
場合によっては直接接触していてもよい。チャンネルは
ｎ‐領域で構成されているが、薄いｐ領域を一層挿入し
て、殆んど空乏層となるようにしておいてもよい。第７
図でも同様である。要するに短チャンネルで不飽和型電
流電圧特性を示すように構成されたＳＩＴの２つの主電
極の一方を浮遊領域となして、蓄積容量を形成させ、ゲ
ートにある程度の逆バイアスでチャンネル中に十分高い
電位障壁が生じるようにチャンネルの寸法及び不純物密
度が選ばれていればよいわけである。リレッシュ過程で
浮遊領域から多数キャリアを引っ張り出して、多数キャ
リアの不足状態を作り出し、光照射により生じたキャリ
アを浮遊領域に流し込んで、浮遊領域の多数キャリアの
不足量を変化させるような構造のものであればよいわけ
である。ここでは、接合ゲート構造のものだけ示したが
、ショットキ接合でもまた絶縁ゲート構造でもよいこと
はもちろんである。図面の簡単な説明第１図は静電誘導
トランジスタを用いたダイナミックＲＡＭセルのアナロ
グ特性を示すグラフ、第２図は第１図の測定に用いた回
路、第３図は絶縁ゲート型電界効果トランジスタを用い
たダイナミックＲＡＭセルのアナログ特性を示すグラフ
、第４図、第５図は本発明の１実施例による半導体撮像
装置の部分断面図と回路図、第６図は動作説明のための
電圧波形図、第７図、第８図は本発明の他の実施例によ
る半導体撮像装置の部分断面図と回路図、第９図は動作
説明のための電圧波形図である。

第１図 第２図 第５図 第３図 第６図 第４図 第Ｔ図 第８図 第９図

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電型の低抵抗半導体共通領域と、前記共通
   領域上に形成された複数個の、前記第１の導電型領域を
   含む、高抵抗チヤンネル領域と、前記各チヤンネル領域
   上に対応して形成された前記第１の導電型の低抵抗半導
   体蓄積領域と、前記各チヤンネル領域内に制御可能の電
   位障壁を形成するためのゲート手段と、前記各蓄積領域
   上に形成された絶縁膜と、前記絶縁膜上に形成された導
   電性ビツト線電極と、前記ゲート手段に接続された導電
   性ワード線とを含み、前記ビツト線電極、前記絶縁膜、
   前記半導体蓄積領域が蓄積キヤパシタを形成すると共に
   光入射窓を備え、かつ前記各チヤンネル領域内の電位障
   壁高さは前記ゲート手段の電位及び前記低抵抗半導体蓄
   積領域と前記低抵抗半導体共通領域間の電位によつて静
   電誘導的に制御されることを特徴とする半導体撮像装置
   。 ２ 前記ゲート手段が、前記各チヤンネル領域との間の
   ｐｎ接合ゲートであることを特徴とする前記特許請求の
   範囲第１項記載の半導体撮像装置。 ３ 前記ゲート手段が、前記各チヤンネル領域との間の
   ＭＩＳゲートであることを特徴とする前記特許請求の範
   囲第１項記載の半導体撮像装置。 ４ 前記ゲート手段が、前記各チヤンネル領域との間の
   シヨツトキーゲートであることを特徴とする前記特許請
   求の範囲第１項記載の半導体撮像装置。 ５ 前記共通領域と前記ワード線との間に接続され、前
   記蓄積領域と前記共通領域との間を電気的に断続する制
   御信号を前記ゲート手段に供給するためのワード線回路
   と、前記ビツト線電極と前記共通領域との間に接続され
   、逆バイアス電圧を供給して前記蓄積領域を空乏化して
   充電し、キヤリアを供給して放電して放電電流ないし電
   圧を検出するためのビツト線回路とを含むことを特徴と
   する前記特許請求の範囲第１項記載の半導体撮像装置。 ６ 第１の導電型の低抵抗半導体共通領域と、前記共通
   領域と複数のｐｎ接合を形成する複数の第２の導電型の
   低抵抗半導体蓄積領域と、前記各蓄積領域上に形成され
   た複数個の、前記第２の導電型領域を含む、高抵抗チヤ
   ンネル領域と、前記各チヤンネル領域上に形成された低
   抵抗ビツト領域と、前記ビツト領域に接続された導電性
   ビツト線と、前記各チヤンネル領域内に制御可能の電位
   障壁を形成するためのゲート手段と、前記ゲート手段に
   接続された導電性ワード手段とを含み、共通領域と前記
   蓄積領域とが蓄積キヤパシタを形成し、前記ビツト領域
   と前記ビツト線とが光入射窓を備え、かつ前記各チヤン
   ネル領域内の電位障壁高さは前記ゲート手段の電位及び
   前記低抵抗半導体蓄積領域と前記低抵抗半導体共通領域
   間の電位によつて静電誘導的に制御されることを特徴と
   する半導体撮像装置。７ 前記共通領域と前記ワード線
   との間に接続され、前記蓄積領域と前記ビツト領域との
   間を電気的に断続する制御信号を前記ゲート手段に供給
   するためのワード線回路と、前記ビツト線と前記共通領
   域との間に接続され逆バイアス電圧を供給して前記蓄積
   領域を空乏化して充電し、キヤリアを供給して放電して
   放電電流ないし電圧を検出するためのビツト回路を含む
   ことを特徴とする前記特許請求の範囲第６項記載の半導
   体撮像装置。