WO2017108265A1 - Wafer level package und verfahren zur herstellung - Google Patents

Wafer level package und verfahren zur herstellung Download PDF

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WO2017108265A1
WO2017108265A1 PCT/EP2016/077588 EP2016077588W WO2017108265A1 WO 2017108265 A1 WO2017108265 A1 WO 2017108265A1 EP 2016077588 W EP2016077588 W EP 2016077588W WO 2017108265 A1 WO2017108265 A1 WO 2017108265A1
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WO
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chip
wafer
level package
structures
wafer level
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Christian Bauer
Otto Graf
Robert Koch
Markus Schieber
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems ; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0045—Packages or encapsulation for reducing stress inside of the package structure
    • B81B7/0051—Packages or encapsulation for reducing stress inside of the package structure between the package lid and the substrate

Definitions

  • Wafer Level Package and Method of Fabrication The invention relates to improved wafer level packages, e.g. those with sensitive functional structures that have to be protected against harmful environmental influences.
  • wafer level packaging refers to methods for producing packaged electrical components. Such components are subject to the trend for size andcorenreduzie ⁇ tion and cost reduction. At the same time, the functional properties should not be deteriorated despite smaller dimensions. Similarly, Wafer Level Packages are packaged devices manufactured by wafer level packaging.
  • Wafer Level Package the elements of Genosu ⁇ ses are still on the wafer, that is before the separation of the subsequent components, is generated.
  • chip-scale packages There are also chip-scale packages
  • CSP die-sized package
  • DSP die-sized package
  • Wafer Level Packages in which the housing comprises two chip components. Both chip components are in Dahlfachnutzen, ie before separation into separate components as part of the corresponding wafer connected together, z. B. by conventional wafer bonding method. At the
  • Wafer bonding compounds generally require temperatures above room temperature or above the working temperature of the packages.
  • a material parameter of chips is their linear expansion coefficient, which may be different for under ⁇ Kunststoffliche directions.
  • the coefficient of linear expansion is the proportionality constant between a change in temperature and a relative change in length along a given direction.
  • the packages are produced in multiple use with a comparatively large wafer diameter. Interconnected wafers corresponding to a temperature difference, e.g. B. between the connection temperature and the room temperature, are warped, the more the larger the diameter and the larger the temperature difference is.
  • a wafer level package with improved properties comprises a first chip of a first material and a second chip of a material different from the first material.
  • the first material has a thermal expansion coefficient ⁇ ⁇ in a horizontal direction.
  • the material of the second chip has a thermal expansion coefficient 2 in the horizontal direction.
  • the package also has functional structures arranged between the two chips.
  • the expansion coefficient ⁇ and 2 under ⁇ separate by more than 0.4 ppm / K.
  • the horizontal direction is a direction which lies in the surface of the first chip and is thus oriented orthogonal to the perpendicular to the surface of the chip.
  • the horizontal direction is a critical direction in which different length expansions take effect and lead to mechanical stresses, bulges and possibly fractures of the components or the wafers.
  • the parameter that describes the temperature-dependent strain is a tensor.
  • the first material may have the same or a different coefficient in the same direction in addition to the one coefficient of thermal expansion ⁇ in a horizontal direction.
  • the second material may have the same or a different coefficient in the same plane besides the one thermal expansion coefficient ⁇ 2 in one horizontal direction. It is essential that there is a direction in the horizontal plane along which the thermal Ausdehnungsko ⁇ efficient of the two materials are different and thus - caused thermal stresses in the horizontal direction with changes in temperature of the finished packages - without further measures.
  • the conventional wafer level packages with two chips have chip materials which differ sufficiently little to reduce the voltages.
  • the present package thus differs from conventional packages in that the material of the second chip is not limited to the material of the first chip and characterized in terms of electrical, optical, magnetic, mechanical, z. B. acoustic, properties can be optimized.
  • the thus improved wafer level package is still not subject to the disadvantages of conventional components mentioned above.
  • the difference between the expansion coefficients 10 ⁇ -0 ⁇ 2 I greater than 1 ppm / K, greater than 2 ppm / K, greater than 4 ppm / K or greater than 10 ppm / K, greater than 15 ppm / K is greater than or equal to 20 ppm / K.
  • Such devices can be manufactured using the method presented below with a simple outlay, inexpensively and in large quantities using large wafer diameters.
  • the materials of the first and the second chip differ in optical, electrical or magnetic properties or have a different rigidity.
  • the material of the first chip may be optimized for a first task.
  • the material of the second chip may be optimized for a second task.
  • the material of the first chip is a piezoelectric material and electroacoustic component structures are arranged on the upper side of the first chip and together form an electroacoustic RF filter.
  • the material of the second chip can be selected with regard to its mechanical properties and thereby form a particularly stable cover with simultaneously small geometric dimensions.
  • the material of the second chip can be suitably chosen and z. B. consist of a piezoelectric material.
  • the second chip can then also carry filter component structures on its upper side facing the first chip.
  • the material of the second chip is selected as partial explanatory front ⁇ carrier material for electro-acoustic Volumenwel ⁇ len devices and z. B. silicon comprises.
  • the material of the second chip may be selected with respect to suitable dielectric or inductive properties. Capacitive or inductive elements can then be arranged on the upper side of the second chip facing the first chip.
  • the package comprises a cavity.
  • the cavity is arranged between the chips.
  • the functional structures are at least partially disposed in the cavity.
  • Such a cavity, with a suitable lateral seal, represents a hermetic or quasi-hermetic shielding of the functional structures from harmful external influences.
  • B. SAW transducer (SAW Surface Acoustic
  • Wave surface acoustic wave
  • BAW bulk acoustic wave
  • GBAW guided bulk acoustic wave
  • MEMS structures micro-electro-mechanical system Structures against mechanical damage and chemical reactions, eg. B. with the oxygen of the ambient atmosphere, ge ⁇ protects.
  • the package includes a frame which encloses the cavity laterally.
  • the component thus has a frame structure between the two chips, which is preferably closed all around.
  • the cavity is closed in the vertical direction by the chips and in the horizontal direction by the frame.
  • the frame comprises a polymer or a metal or an alloy.
  • the frame can be structured together with or in front of or behind the functional structures on the upper side of the first chip facing the second chip or on the side of the second chip facing the first chip.
  • the first chip, the frame and the second chip can be flush on the side surfaces of the package.
  • the package presents three, four or more vertical outer sides, which - if appropriate, up to electri cal signal lines ⁇ - are substantially smooth and the side surfaces of the chips and the frame are made.
  • the first chip comprises a material selected from: a piezoelectric material, LiTaO 3 , LiNbO 3 , quartz, silicon, a polymer, a ceramic, a glass. It is also possible that the second chip has a multilayer construction with material selected from a piezoe ⁇ lectric material, LiTa0 3 , LiNb0 3 , quartz, silicon, a polymer, HTCC, LTCC, printed circuit board material, a ceramic, a glass, and structured circuit elements and has a via.
  • the material of the first chip is a piezoelectric material, for. Li aO 3 (lithium tantalate), Li bO 3 (lithium niobate) or quartz.
  • the first chip may alterna tively ⁇ also comprise silicon, a polymer, a ceramic or a glass or consist thereof.
  • the material of the second chip is a piezoelectric material, for. As lithium tantalate, Lithi ⁇ umniobat or quartz, is.
  • the material of the second chip may include or consist of silicon, a polymer, a ceramic or a glass.
  • the materials of the two chips are independently selectable and can be selected with regard to the requirements to be met.
  • one of the two chips, or both chips a heterogeneous structure or the material of the chips have a ⁇ he terogene composition. Then it is possible that at least one of the chips has a multilayer construction. Then, the corresponding chip has a first layer, z. As one of the above, chip materials and one or more other layers.
  • the first layer may, optionally together with ⁇ thereon ⁇ arranged functional structures have a thickness between 40 and 80 ⁇ , z. B. 60 ⁇ have.
  • One or more additional partial layers may be a metal or a dielectric, polymer, silicon oxide, e.g. B. Si0 2 , or a silicon nitride, z. B. S1 3 N 4 or more generally a thin-film process, for. Sputtering, comprise or consist of deposited material.
  • the one or more layers may each have thicknesses between 50 nm and 9 ⁇ m.
  • the number of degrees of freedom for optimizing the properties of the corresponding chip is further increased.
  • the package includes one or more Signallei ⁇ obligations. At least one signal line extends at least in sections ⁇ on a side surface of one of the chips or on each side surfaces of both chips. At least provide the corresponding portions on the side face - optionally with phase boundaries between materials of chips and / or frame on the edge of the package -.
  • a parallel ⁇ resonant circuit is the capacitive elements and inductive elements of the parallel resonant circuit may, in particular by parasitic capacitive and inductive elements of the Be formed Sig ⁇ naltechnisch and its surroundings. It is possible that the package is a signal line, the directly facing sides of the two chips directly, z. B. via a pillar (Pillar) or a frame structure, interconnected, has.
  • the material of the chips with a portion of the signal line on the side surface has a smaller relative permittivity s r than lithium tantalate.
  • Has the package an electrical function eg. As a filter ⁇ function to meet, generated by parasitic couplings parallel resonant circuits can interfere with the electrical response of the functional structures of the package.
  • materials of lower relative permittivity can be selected as part of the packaging of the functional structures.
  • the capacity of parasitic capacitive elements are diminished by a reduced re ⁇ lative permittivity s r, which shifted interference frequencies in higher frequency ranges and critical Frequency Ranges ⁇ rich of the package will be less adversely affected by such disturbances.
  • the functional structures are arranged on the upper side of the first chip.
  • Structures can then be selected from SAW structures, BAW structures, GBAW structures, and MEMS structures.
  • the material of the first chip can be suitably selected and z.
  • a piezoelectric material for. Example, a piezoelectric single crystal with optimally selected crystal section, be selected.
  • the package has further functional struc ⁇ ren analog type which are arranged respectively at the side facing the first chip side of the second chip. It is also possible that the wafer level package
  • Circuit element comprises, which can be interconnected with the functional Struktu ⁇ ren.
  • the circuit element is arranged on the underside of the second chip, ie on the upper side or surface of the second chip facing the first chip.
  • the circuit element is selected from an in ⁇ inductive element, a capacitive element, a resistive element and a transformation line.
  • DMS Dual Mode SAW
  • the wafer level package has lithium tantalate as the material of the first chip.
  • the second chip is made of glass.
  • Typical thermal expansion coefficients of lithium tantalate are between 9.5 ppm / K and 16 ppm / K in one direction in the horizontal plane, depending on which acoustic waves are to be used and which cutting angle has been selected accordingly, since lithium tantalate exhibits an anisotropic thermal expansion behavior , Glass usually has an isotropic thermal expansion behavior.
  • the thermal expansion coefficient of the material of the second wafer may be 14 ppm / K.
  • SAW structures are arranged on the second chip facing top of the first chip.
  • a signal line runs on the corresponding top side of the first chip.
  • the signal line is remote to the side surfaces of the frame and the second chip to the first chip top surface of the second chip ge ⁇ leads and leads to an under-bump metallization.
  • a solder ball (bump) is attached to these. This can do that
  • Package with an external circuit environment, eg. As a circuit board, connected and interconnected.
  • the first chip is silicon and has a thermal expansion coefficient of 3 ppm / K.
  • the first chip consists of lithium tantalate, lithium niobate or silicon.
  • the second chip is made of glass and has a relative permittivity of 6.6.
  • the value of the relative permittivity in the vertical direction of the first chip ranges from 35 to 48 or a re lative ⁇ permittivity of 12 in the case of silicon.
  • a cavity is arranged laterally by a frame, for. B. from a polymer material, gebil ⁇ det is.
  • SAW device structures are arranged at the second chip side facing the first chip.
  • An inductive element is arranged on the side of the second chip facing the first chip.
  • the inductive element is connected via a via with a bump connection, which is arranged on the side facing away from the first chip of the second chip.
  • the wafer can be connected via the bump connection Level Package with an external circuit environment.
  • the first chip is lithium tantalate or silicon.
  • the second chip consists of lithium niobate.
  • SAW component structures in the case of lithium tantalate or BAW component structures in the case of silicon are arranged as the material of the first chip.
  • SAW or BAW component structures for a second filter function are arranged on the side of the second chip facing the first chip.
  • the structures of the first filter function and the second filter function on the corresponding upper sides of the two chips are interconnected via corresponding plated-through holes through the material of the second chip with corresponding bump connections on the upper side of the second chip remote from the first chip.
  • Filterstruktu- ren, z complex Filterstruktu- ren, z.
  • FDD Frequency Division Duplexing
  • TDD Time Division Duplexing
  • a plurality of independent receive filters or a plurality of transmit or receive filters of a multiplexer may be combined and electrically isolated from each other.
  • Particularly advantageous for a pairwise re ⁇ alization in a highly integrated package are the band combinations of Figure 14, which are marked with a circle, since in these combinations no cross-isolation (interband isolation) is required.
  • filter structures for FDD band 1 can advantageously be provided with filter structures for the FDD / TDD bands 2, 4, 6, 12, 13, 17, 20, 22 to 25, 27, 29 to 32, 38, 39 are combined.
  • the FDD tapes 65 and 66 can be treated like tapes 1 and 4.
  • the packages can be used to accommodate various filters of the above mentioned bands for single receive filters or transmit single filters for diversity module applications.
  • a process for producing a wafer level package comprises the steps:
  • Carrier wafer is placed,
  • the first wafer has a thermal expansion coefficient ⁇ .
  • the thermal expansion coefficient of the wafer composite with the carrier wafer and the second wafer may be determined in particular by the thermal expansion coefficient of the carrier wafer, for. B. if the carrier wafer is significantly thicker than the second wafer or the carrier wafer has significantly higher stiffness values than the second wafer.
  • the joining of the first wafer With the wafer composite can then take place even at high temperatures, without the combination of the first wafer and the above-mentioned wafer composite with the carrier wafer and the second wafer deform or buckle with temperature changes due to different expansion coefficients.
  • the materials of the first wafer and the carrier wafer are selected to have sufficiently similar coefficients of expansion in the corresponding critical direction.
  • the material of the carrier wafer can be easily selected in terms of its thermal expansion coefficient.
  • the electrical, magnetic, optical and mechanical properties of the carrier wafer are not critical with respect to the device functions of the later package, since these properties after the completion of the package by the materials of the first wafer and the second
  • Wafers are intended.
  • the same Mate ⁇ rial is used as for the first wafer to the support wafer.
  • the carrier wafer is removed before singulation. It is possible for the carrier wafer and the second wafer to be connected at room temperature to the wafer composite.
  • the second wafer can be singulated into separate chips prior to assembly with the first wafer.
  • the second wafer can be sawn or etched or otherwise structured before being joined to the carrier wafer to form the wafer composite at the later separation points.
  • ⁇ arcd is the corresponding rear side which faces away from the carrier wafer is thinned.
  • the functional structures are patterned prior to joining at the top of the first wafer. It is possible that the wafers have diameters larger than 4 inches.
  • Figure 1 a cross section through a schematic structure of a wafer level package.
  • 2 shows a cross section through a schematic package with a signal line at the edge.
  • Figures 3 and 4 the problem of Parallelschwingkrei ⁇ ses.
  • FIG. 5 shows a cross section through an embodiment in which the second chip is connected via bump connections to an external circuit environment.
  • Figure 6 a cross section through an embodiment with
  • FIG. 7 shows a cross section through an embodiment with functional structures on upper sides of both chips.
  • Figures 8 to 11 selected steps, the central Ele ⁇ elements of the preferred manufacturing process presen ⁇ animals.
  • Figure 12 the comparison of the selection levels between conventional and as described above packages with filter function.
  • Figure 13 the improvement of the insulation.
  • FIG. 1 shows the cross section of a wafer level package WLP with a first chip CHI and a second chip CH2. Between the first chip CHI and the second chip CH2, a cavity H is arranged, which is enclosed in the vertical direction by the chips CH1, CH2 and in the horizontal direction by a frame R. At the second chip CH2 facing top of the first chip CHI are functional
  • the material of the second chip CH2 is not limited to the material of the first chip CHI or a material having a quasi-same coefficient of expansion as that of the first chip CHI.
  • the material of the second chip CH2 may rather be chosen with regard to its electrical, magnetic, mechanical or optical properties or other possible advantageous properties.
  • the signal line SL leads out of the cavity on the side of the frame R and on the side of the second chip CH2 to the side of the second chip CH2 facing away from the first chip CHI.
  • the signal line SL is furthermore continued on the upper side of the second chip CH2 facing away from the first chip CHI and can open in an underbump metallization (UBM) as an interface between a bump connection and the signal line SL.
  • UBM underbump metallization
  • Figure 3 shows the basic problem of signal lines, which are arranged on lateral surfaces of the components.
  • the interfaces between chip CHI, CH2 and frame R can be electrodes.
  • the signal line SL has an intrinsic inductance.
  • a first capacitor is formed between the boundary surfaces of the framework ⁇ R mens to the adjacent chips CHI, CH2, a first capacitor is formed.
  • Parts of the first chip facing away from the first chip side of the second chip CH2 form a second capacitor, which is connected in series with the first capacitor.
  • the series connection of the two capacitors is parallel to the inductance of the signal line SL switched.
  • the result is the equivalent circuit diagram of FIG. 4.
  • FIG. 5 schematically shows an advantageous embodiment in which the wafer level package is connected and interconnected via bump connection BU to an external circuit environment, in this case a printed circuit board LP.
  • Functional structures are arranged on the side of the first chip CHI facing the second chip CH2.
  • An electrical connection between the functional structure and the bump connection takes place via a signal line SL, which runs at least in sections on the side walls of the frame and of the second chip CH2.
  • Figure 6 shows an alternative embodiment in which also at the first chip CHI facing the hollow space H side of the second chip CH2, a circuit element SE, is arranged here exempla ⁇ driven an inductive element. Instead of a signal line SL around the outer edges of the second chip CH2 here a via DK is selected by the material of the second chip CH2, to enable a connection to an external circuit environment.
  • Figure 7 shows an alternative embodiment, in which at both the cavity facing upper sides of the chips CHI, CH2 functional structures FS, z. B. filter structures, for. B.
  • FIG. 14 Transmitting and / or receiving filter of a duplexer, if necessary for different frequency bands (see Figure 14) are arranged.
  • the functional structures can be reached by means of bump connections.
  • Columns (so-called pillars) can bridge the cavity between the chips and functional structures, which are arranged opposite the chip with plated through-hole, can be interconnected with precisely these plated-through holes.
  • Pillars may additionally increase the mechanical stability of the construction ⁇ elements.
  • Figures 8 to 11 show a selection and key for the understanding of the presented Packages steps of entspre ⁇ sponding manufacturing process. 8 shows a step intermediate ⁇ , in which a wafer WF composite comprises a carrier wafer TW and a second wafer W2.
  • a connection layer VL connects the wafers TW, W2, the connection advantageously being relatively easy to release and the connection being able to take place at relatively low temperatures, preferably room temperature.
  • the second wafer W2 has on its side facing the carrier wafer TW structurings which can be produced by sawing or etching. These structuring represent the boundaries between the later second chips of the packages.
  • FIG. 9 shows a further intermediate result in which the second chip W2 is thinned from the rear side, ie the side facing away from the carrier wafer TW. The second wafer W2 is thinned so far that the ones shown in FIG Structuring S are exposed and the material of the second chip of the second wafer W2 is separated into the individual second chips CH2.
  • the wafer composite is connected to the second chips CH2 on its underside and the first wafer W1.
  • the connection can be made via frame elements.
  • the functional structures are advantageously prior to bonding to the
  • FIG. 11 shows a further intermediate step in which the connection between the carrier wafer TW and the second chips CH2 has been released.
  • the later packages would have to be singulated by separating the first wafer W1 into separate components.
  • the critical step of FIG. 10 ie the joining together of the material of the second wafer W2 with the first wafer W1 or the subsequent cooling to room temperature, no global stresses arise over the entire wafer since the material of the second wafer W2 is already divided into individual second chips CH2 can be separated.
  • the Ausdehnungskoef ⁇ coefficient of the carrier wafer are TW and the first wafer Wl so that ⁇ domes or even a breakage of the wafer may occur before ⁇ geous enough, very similar to, and ideally identical, not.
  • FIG. 12 shows the comparison of the selection levels between a conventional wafer level package and a present wafer level package with optimally selected material of the second chip. It is a duplexer with a transmit filter and a receive filter. The curves shown in FIG.
  • Figure 13 shows the corresponding isolation, ie the Introductor ⁇ gedämpfung between the transmission signal terminal and the receiving terminal fang signal S31 for a conventional package (curve IL1) and for an improved package (curve IL2). Especially at frequencies in the transmission frequency range, the isolation is significantly improved.
  • FIG. 14 shows advantageous band combinations for combined filter functionality in the same, highly integrated package.
  • a "0" to a band of horizontal band designation and to a band of vertical band designation means that RF signals from these two bands can advantageously be processed in a common package, the band designation being for the first filing date of the invention
  • the band designation being for the first filing date of the invention
  • Filter structures for FDD tape 1 can be advantageously combined with filter structures for the FDD / TDD tapes 2, 4, 6, 12, 13, 17, 20, 22 to 25, 27, 29 to 32, 38, 39.
  • the FDD Bands 65 and 66 may like the bands 1 and 4 deals with the ⁇ .
  • the packages can be used to accommodate various filters of the above mentioned bands for single receive filters or transmit single filters for diversity module applications.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

Es werden ein verbessertes Wafer Level Package und ein Verfahren zur Herstellung solcher Packages angegeben. Ein Package umfasst einen ersten und einen zweiten Chip. Die Materialien der Chips sind im Wesentlichen unabhängig voneinander gewählt, aber haben unterschiedliche thermische Ausdehnungskoeffizienten. Somit können die elektrischen, optischen, magnetischen, mechanischen Eigenschaften optimiert sein.

Description

Beschreibung
Wafer Level Package und Verfahren zur Herstellung Die Erfindung betrifft verbesserte Wafer Level Packages, z.B. solche mit empfindlichen funktionalen Strukturen, die vor schädlichen Umwelteinflüssen zu schützen sind.
Der Begriff Wafer Level Packaging bezeichnet Methoden zur Herstellung gehäuster elektrischer Bauelemente. Solche Bauelemente unterliegen dem Trend zur Größen- und Höhenreduzie¬ rung und zur Kostenreduzierung. Gleichzeitig sollen die funktionellen Eigenschaften trotz kleiner werdender Abmessungen nicht verschlechtert sein. Entsprechend sind Wafer Level Packages durch Wafer Level Packaging hergestellte gehäuste Bauelemente .
Bei Wafer Level Packages (WLP) werden die Elemente des Gehäu¬ ses noch auf dem Wafer, d.h. vor dem Vereinzeln der späteren Bauelemente, erzeugt. Ferner gibt es Chip-Scale-Packages
(CSP) , bei dem sich die Grundflächen des fertigen Bauelements und des darin enthaltenen Chips um nicht mehr als etwa 20 % unterscheiden. Beim sogenannten Die-Sized-Package (DSP) stimmen die Grundflächen von Chip und dem gesamten Bauelement im Wesentlichen überein. In Wafer Level Packages sind deshalb Vergrößerungen des Bauelements, die auf die Einhäusung zu¬ rückzuführen sind, auf ein Minimum beschränkt. Wafer Level Packages stellen eine bezüglich der Baugröße optimierte Lö¬ sung der Frage nach immer kleineren Bauelementen dar.
Es gibt Wafer Level Packages, bei denen das Gehäuse zwei Chipkomponenten umfasst. Beide Chipkomponenten werden im Vielfachnutzen, d. h. vor der Vereinzelung in separate Bauelemente als Teil des entsprechenden Wafers miteinander verbunden, z. B. durch übliche Wafer-Bonding-Methode . Beim
Wafer-Bonden erzeugte Verbindungen benötigen im Allgemeinen Temperaturen oberhalb der Raumtemperatur oder oberhalb der Arbeitstemperatur der Packages. Ein Materialparameter von Chips ist ihr Längenausdehnungskoeffizient, der für unter¬ schiedliche Richtungen unterschiedlich sein kann. Der Längenausdehnungskoeffizient ist die Proportionalitätskonstante zwischen einer Temperaturänderung und einer relativen Längenänderung entlang einer bestimmten Richtung. Um Anforderungen bezüglich geringer Baukosten bei modernen Packages gerecht zu werden, werden die Packages im Vielfachnutzen bei vergleichsweise großem Waferdurchmesser produziert. Miteinander verbundene Wafer, die einem Temperaturunterschied, z. B. zwischen der Verbindungstemperatur und der Raumtemperatur, ausgesetzt sind, verziehen sich umso mehr, je größer der Durchmesser ist und je größer der Temperaturunterschied ist. Um beim Zusammenfügen der Wafer über den Wafer gesehen globale mechanische Spannungen, die zum Wölben und zum Brechen der gebondeten Wafer führen können, zu vermeiden, lassen sich praktisch nur Chips aus dem gleichen Material verbinden. Bei der Verwendung von gleichen Materialien für beide Chips eines Packages bzw. bei der Verwendung von Wafermaterialien mit gleichen thermo-mechanischen Eigenschaften ist die Designfreiheit bezüglich den funktionalen Strukturen und bezüglich der mechanischen Eigenschaften eingeschränkt. Da die Materialien entsprechend ihrer Ausdehnungskoeffizienten zu wählen sind, ist es auch nicht möglich, ein Kostenminimum bei der Herstellung zu erreichen. Insgesamt ergeben sich dadurch Nachteile bezüglich der mechanischen Eigenschaften, der elektrischen Eigenschaften, der geometrischen Eigenschaften, der magnetischen Eigenschaften, gegebenenfalls der optischen Eigenschaften und der Produktionskosten.
Es besteht daher der Wunsch nach Wafer Level Packages, die im Vergleich mit konventionellen Packages optimiert bezüglich der Geometrie, der mechanischen Eigenschaften, der elektrischen Eigenschaften, der optischen Eigenschaften, der magnetischen Eigenschaften oder der Fertigungskosten sind. Insbesondere besteht der Wunsch nach reduziertem Flächenbedarf und reduzierter Bauhöhe, nach erhöhter Stabilität, nach verbes¬ serter Akustik, nach reduzierten parasitären Induktivitäten und Kapazitäten und der Möglichkeit zur Einhäusung mit optisch transparenten Häusungsmaterialien . Ferner besteht der Wunsch nach einem kosteneffizienten Herstellungsverfahren, das solche Bauelemente in einfacher Weise ermöglicht .
Dafür wird nachfolgend ein Wafer Level Package bzw. ein Ver- fahren zur Herstellung eines Wafer Level Packages entspre¬ chend den unabhängigen Ansprüchen angegeben. Abhängige Ansprüche geben vorteilhafte Ausgestaltungen an.
Ein Wafer Level Package mit verbesserten Eigenschaften um- fasst einen ersten Chip aus einem ersten Material und einen zweiten Chip aus einem vom ersten Material verschiedenen Material. Das erste Material hat einen thermischen Ausdehnungs¬ koeffizienten λι in einer horizontalen Richtung. Das Material des zweiten Chips hat einen thermischen Ausdehnungskoeffi- zienten 2 in der horizontalen Richtung. Das Package hat ferner funktionale Strukturen, die zwischen den beiden Chips angeordnet sind. Die Ausdehnungskoeffizienten ι und 2 unter¬ scheiden sich um mehr als 0,4 ppm/K. Die horizontale Richtung ist dabei eine Richtung, die in der Oberfläche des ersten Chips liegt und damit orthogonal zur Senkrechten auf die Oberfläche des Chips ausgerichtet ist. Damit ist die horizontale Richtung eine kritische Richtung, in der unterschiedliche Längenausdehnungen wirksam werden und zu mechanischen Spannungen, Wölbungen und gegebenenfalls Brüchen der Bauelemente oder der Wafer führen.
Im Allgemeinen ist der Parameter, der die temperaturabhängige Dehnung beschreibt ein Tensor. Das erste Material kann neben dem einen thermischen Ausdehnungskoeffizienten λι in der einer horizontalen Richtung den gleichen oder einen verschiedenen Koeffizienten in der gleichen Richtung haben. Das zweite Material kann neben dem einen thermischen Ausdehnungskoeffi- zienten λ2 in der einen horizontalen Richtung den gleichen o- der einen verschiedenen Koeffizienten in der gleichen Ebene haben. Wesentlich ist, dass es eine Richtung in der Horizontalen Ebene gibt, entlang der die thermischen Ausdehnungsko¬ effizienten der beiden Materialien unterschiedlich sind und dadurch - ohne weitere Maßnahmen - thermische Spannungen in horizontaler Richtung bei Temperaturänderungen des fertigen Packages entstehen.
Aus dem oben genannten Gründen haben die konventionellen Wafer Level Packages mit zwei Chips Chipmaterialien, die sich hinreichend wenig unterscheiden, um die Spannungen zu reduzieren .
Das vorliegende Package unterscheidet sich somit von konven- tionellen Packages, indem das Material des zweiten Chips nicht auf das Material des ersten Chips beschränkt ist und dadurch bezüglich elektrischer, optischer, magnetischer, mechanischer, z. B. akustischer, Eigenschaften optimiert sein kann . Das somit verbesserte Wafer Level Package unterliegt dennoch nicht den eingangs erwähnten Nachteilen konventioneller Bauelemente .
Es ist möglich, dass die Differenz der Ausdehnungskoeffizien- ten 10ίι-0ί2 I größer als 1 ppm/K, größer als 2 ppm/K, größer als 4 ppm/K oder größer als 10 ppm/K ist, größer als 15 ppm/K ist oder größer als 20 ppm/K ist.
Solche Bauelemente können mit Hilfe des unten vorgestellten Verfahrens mit einfachem Aufwand, kostengünstig und in großer Stückzahl unter Verwendung großer Waferdurchmesser hergestellt werden.
Es ist möglich, dass die Materialien des ersten und des zwei- ten Chips sich in optischen, elektrischen oder magnetischen Eigenschaften unterscheiden oder eine unterschiedliche Steifigkeit haben.
Das Material des ersten Chips kann bezüglich einer ersten Aufgabe optimiert sein. Das Material des zweiten Chips kann bezüglich einer zweiten Aufgabe optimiert sein. So ist es möglich, dass das Material des ersten Chips ein piezoelektrisches Material ist und elektroakustische Bauelementstrukturen an der Oberseite des ersten Chips angeordnet sind und zusam- men ein elektroakustisches HF-Filter bilden. Das Material des zweiten Chips kann bezüglich seiner mechanischen Eigenschaften gewählt sein und dadurch einen besonders stabilen Deckel bei gleichzeitig geringen geometrischen Abmessungen bilden. Bei der Verwendung eines optisch transparenten Materials für den zweiten Chip ist es möglich, optische Sensoren oder
Leuchtmittel als funktionelle Strukturen geschützt zwischen den beiden Chips vorzusehen.
Sollen HF-Filterstrukturen besonders dicht gepackt sein, kann das Material des zweiten Chips geeignet gewählt sein und z. B. aus einem piezoelektrischen Material bestehen. Dann kann der zweite Chip an seiner dem ersten Chip zugewandten Ober- seite ebenfalls Filter-Bauelementstrukturen tragen. Ferner ist es möglich, dass das Material des zweiten Chips als vor¬ teilhaftes Trägermaterial für elektroakustische Volumenwel¬ len-Bauelemente gewählt ist und z. B. Silizium umfasst. Sollen in der elektrischen Verschaltung des Packages auch passive Schaltungselemente, z. B. kapazitive Elemente oder induktive Elemente, enthalten sein, so kann das Material des zweiten Chips bezüglich geeigneter dielektrischer oder induktiver Eigenschaften ausgewählt sein. Kapazitive oder induk- tive Elemente können dann an der dem ersten Chip zugewandten Oberseite des zweiten Chips angeordnet sein.
Dadurch, dass das Material des zweiten Chips nicht mehr zwangsläufig mit dem Material des ersten Chips übereinstimmen muss, um hinreichende Übereinstimmung bezüglich der Ausdehnungskoeffizienten zu haben, sind die Freiheitsgrade beim Entwickeln solcher Packages enorm erhöht.
Es ist möglich, dass das Package einen Hohlraum umfasst. Der Hohlraum ist zwischen den Chips angeordnet. Die funktionalen Strukturen sind zumindest teilweise im Hohlraum angeordnet. Ein solcher Hohlraum stellt bei geeigneter lateraler Abdichtung eine hermetische oder quasi-hermetische Abschirmung der funktionalen Strukturen vor schädlichen äußeren Einflüssen dar. Umfassen die funktionalen Strukturen z. B. elektroakus- tische Wandler, z. B. SAW-Wandler (SAW = Surface Acoustic
Wave = akustische Oberflächenwelle) , BAW-Wandler (BAW = Bulk Acoustic Wave = akustische Volumenwelle) , GBAW-Wandler (GBAW = Guided Bulk Acoustic Wave) oder andere MEMS-Strukturen (MEMS = Micro-Electro-Mechanical System) , so sind die Struk- turen vor mechanischer Beschädigung und chemischen Reaktionen, z. B. mit dem Sauerstoff der Umgebungsatmosphäre, ge¬ schützt .
Es ist möglich, dass das Package einen Rahmen umfasst, der den Hohlraum seitlich einschließt. Das Bauelement hat also eine Rahmenstruktur zwischen den beiden Chips, die vorzugsweise ringsum geschlossen ist. Der Hohlraum ist in vertikaler Richtung durch die Chips und in horizontaler Richtung durch den Rahmen verschlossen.
Es ist möglich, dass der Rahmen ein Polymer oder ein Metall oder eine Legierung umfasst. Der Rahmen kann dabei zusammen mit oder vor oder nach den funktionalen Strukturen an der dem zweiten Chip zugewandten Oberseite des ersten Chips oder der dem ersten Chip zugewandten Seite des zweiten Chips strukturiert sein.
Es ist möglich, dass der erste Chip, der Rahmen und der zweite Chip an den Seitenflächen des Packages bündig ab- schließen. Das Package präsentiert somit drei, vier oder mehr vertikale Außenseiten, die - gegebenenfalls bis auf elektri¬ sche Signalleitungen - im Wesentlichen glatt sind und durch die seitlichen Oberflächen der Chips und des Rahmens gebildet werden .
Es ist möglich, der erste Chip ein Material umfasst, das ausgewählt ist aus: einem piezoelektrischen Material, LiTa03, LiNb03, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas. Es ist ferner möglich, dass der zweite Chip einen Mehrschichtaufbau mit Material, ausgewählt aus einem piezoe¬ lektrischen Material, LiTa03, LiNb03, Quarz, Silizium, einem Polymer, HTCC, LTCC, Leiterplattenmaterial, einer Keramik, einem Glas, und strukturierte Schaltungselemente und eine Durchkontaktierung hat.
Es ist möglich, dass das Material des ersten Chips ein piezo- elektrisches Material, z. B. Li a03 (Lithiumtantalat) , Li b03 (Lithiumniobat ) oder Quarz, ist. Der erste Chip kann alterna¬ tiv auch Silizium, ein Polymer, eine Keramik oder ein Glas umfassen oder daraus bestehen. Ebenso ist es möglich, dass das Material des zweiten Chips ein piezoelektrisches Material, z. B. Lithiumtantalat, Lithi¬ umniobat oder Quarz, ist. Auch das Material des zweiten Chips kann Silizium, ein Polymer, eine Keramik oder ein Glas umfassen oder daraus bestehen.
Im Gegensatz zu konventionellen Packages mit zwei aneinander gebondeten Chips sind die Materialien der beiden Chips unabhängig voneinander frei wählbar und können bezüglich der zu erfüllenden Anforderungen gewählt sein.
Es ist möglich, dass einer der beiden Chips oder beide Chips einen heterogenen Aufbau bzw. das Material der Chips eine he¬ terogene Zusammensetzung haben. Dann ist es möglich, dass zumindest einer der Chips einen mehrlagigen Aufbau hat. Dann hat der entsprechende Chip eine erste Lage aus, z. B. einem der oben genannten, Chipmaterialien und eine oder mehrere weitere Lagen.
Die erste Lage kann, gegebenenfalls zusammen mit darauf ange¬ ordneten funktionalen Strukturen eine Dicke zwischen 40 μιη und 80 μιη, z. B. 60 μιτι, haben. Eine oder mehrere zusätzliche Teillagen können ein Metall o- der ein Dielektrikum, Polymer, Siliziumoxid, z. B. Si02, oder ein Siliziumnitrid, z. B. S13N4 oder allgemeiner ein per Dünnschichtverfahren, z. B. Sputtern, abgeschiedenes Material umfassen oder daraus bestehen. Die eine oder mehrere Lagen können jeweils Dicken zwischen 50 nm und 9 μιη haben.
Durch die eine oder mehrere zusätzlichen Lagen ist die Zahl der Freiheitsgrade zur Optimierung der Eigenschaften des entsprechenden Chips weiter erhöht.
Es ist möglich, dass das Package eine oder mehrere Signallei¬ tungen umfasst. Zumindest eine Signalleitung verläuft zumin¬ dest abschnittsweise auf einer Seitenfläche eines der beiden Chips oder auf je einer Seitenfläche beider Chips. Zumindest die entsprechenden Abschnitte an der Seitenfläche stellen - gegebenenfalls mit Phasengrenzen zwischen Materialien von Chips und/oder Rahmen am Rand des Packages - einen Parallel¬ schwingkreis dar. Die kapazitiven Elemente und die induktiven Elemente des Parallelschwingkreises können dabei insbesondere durch parasitäre kapazitive und induktive Elemente der Sig¬ nalleitung und ihrer Umgebung gebildet sein. Es ist möglich, dass das Package eine Signalleitung, die die zueinander gewandten Seiten der beiden Chips direkt, z. B. über eine Säule (Pillar) oder über eine Rahmenstruktur, verschaltet, hat.
Es ist möglich, dass das Material der Chips mit einem Teil der Signalleitung an der Seitenfläche eine kleinere relative Permittivität sr als Lithiumtantalat hat. Hat das Package eine elektrische Funktion, z. B. eine Filter¬ funktion, zu erfüllen, können durch parasitäre Kopplungen erzeugte Parallelschwingkreise die elektrische Antwort der funktionalen Strukturen des Packages stören. Dadurch, dass Materialien verglichen mit konventionellen Packages freier gewählt werden können, können Materialien mit kleinerer relativer Permittivität als Teil der Häusungen der funktionalen Strukturen gewählt werden. Insbesondere die Kapazitäten parasitärer kapazitiver Elemente sind durch eine verkleinerte re¬ lative Permittivität sr verkleinert, was Störfrequenzen in höhere Frequenzbereiche verlagert und kritische Frequenzbe¬ reiche des Packages weniger negativ durch solche Störungen beeinträchtigt werden.
Es ist möglich, dass die funktionalen Strukturen an der Ober- seite des ersten Chips angeordnet sind. Die funktionalen
Strukturen können dann ausgewählt sein aus SAW-Strukturen, BAW-Strukturen, GBAW-Strukturen und MEMS-Strukturen .
Entsprechend kann das Material des ersten Chips geeignet ge- wählt sein und z. B. ein piezoelektrisches Material, z. B. ein piezoelektrischer Einkristall mit optimal gewähltem Kristallschnitt, gewählt sein. Es ist möglich, dass das Package weitere funktionale Struktu¬ ren analoger Art aufweist, die entsprechend an der dem ersten Chip zugewandten Seite des zweiten Chips angeordnet sind. Es ist ferner möglich, dass das Wafer Level Package ein
Schaltungselement umfasst, das mit den funktionalen Struktu¬ ren verschaltet sein kann. Das Schaltungselement ist an der Unterseite des zweiten Chips, d. h. an der dem ersten Chip zugewandten Oberseite bzw. Oberfläche des zweiten Chips, an- geordnet. Das Schaltungselement ist ausgewählt aus einem in¬ duktiven Element, einem kapazitiven Element, einem resistiven Element und einer Transformationsleitung.
Sind die funktionalen Strukturen des Packages z. B. elektroa- kustische Filterstrukturen, z. B. verschaltet in einer Lad- der-type-Konfiguration oder in einer DMS-Konfiguration (DMS = Dual Mode SAW) , und stellen die funktionalen Strukturen die Filterstrukturen (Sendefilter, Empfangsfilter) eines Duplexers dar, so kann das Package als Schaltungselement oder als Vielzahl von Schaltungselementen Impedanzanpassschaltungen zur Verknüpfung von Sende- und Empfangsfilter sein.
In einer möglichen Ausführungsform hat das Wafer Level Package Lithiumtantalat als Material des ersten Chips. Der zweite Chip besteht aus Glas. Typischer Wärmeausdehnungskoeffizienten von Lithiumtantalat liegen zwischen 9,5 ppm/K und 16 ppm/K in einer Richtung in der horizontalen Ebene, je nachdem, welche akustischen Wellen Verwendung finden sollen und welcher Schnittwinkel entsprechend gewählt wurde, da Lithium- tantalat ein anisotropes thermisches Ausdehnungsverhalten zeigt. Glas hat üblicherweise ein isotropes thermisches Aus¬ dehnungsverhalten. Der thermische Ausdehnungskoeffizient des Materials des zweiten Wafers kann 14 ppm/K betragen. In einem Hohlraum zwischen den beiden Chips, der seitlich durch einen Rahmen aus einem Polymermaterial eingeschlossen ist, sind SAW-Strukturen an der dem zweiten Chip zugewandten Oberseite des ersten Chips angeordnet. Zwischen dem Rahmen und dem ers- ten Chip verläuft eine Signalleitung an der entsprechenden Oberseite des ersten Chips. Die Signalleitung wird an den seitlichen Flächen des Rahmens und des zweiten Chips an die dem ersten Chip abgewandte Oberseite des zweiten Chips ge¬ führt und mündet in einer Under-Bump-Metallisierung . An die- ser ist eine Lotkugel (bump) befestigt. Dadurch kann das
Package mit einer externen Schaltungsumgebung, z. B. einer Leiterplatte, verbunden und verschaltet sein.
In einer Variation dieser Ausführungsform ist der erste Chip aus Silizium und hat einen thermischen Ausdehnungskoeffizienten von 3 ppm/K.
In einer alternativen Ausführungsform besteht der erste Chip aus Lithiumtantalat , Lithiumniobat oder Silizium. Der zweite Chip besteht aus Glas und hat eine relative Permittivität von 6,6. Der Wert der relativen Permittivität in vertikaler Richtung des ersten Chips liegt zwischen 35 und 48 oder eine re¬ lative Permittivität von 12 im Falle von Silizium. Zwischen den beiden Chips ist ein Hohlraum angeordnet, der seitlich durch einen Rahmen, z. B. aus einem Polymer-Material, gebil¬ det wird. An der dem zweiten Chip zugewandten Seite des ersten Chips sind SAW-Bauelementstrukturen angeordnet. An der dem ersten Chip zugewandten Seite des zweiten Chips ist ein induktives Element angeordnet. Das induktive Element ist über eine Durchkontaktierung mit einer Bump-Verbindung verschaltet, die an der dem ersten Chip abgewandten Seite des zweiten Chips angeordnet ist. Über die Bump-Verbindung kann das Wafer Level Package mit einer externen Schaltungsumgebung verschaltet werden.
In einer weiteren Ausführungsform besteht der erste Chip aus Lithiumtantalat oder Silizium. Der zweite Chip besteht aus Lithiumniobat . An der dem zweiten Chip zugewandten Seite des ersten Chips sind SAW-Bauelementstrukturen im Fall von Lithiumtantalat oder BAW-Bauelementstrukturen im Fall von Silizium als Material des ersten Chips angeordnet. An der dem ersten Chip zugewandten Seite des zweiten Chips sind SAW- oder BAW- Bauelementstrukturen für eine zweite Filterfunktion angeordnet. Die Strukturen der ersten Filterfunktion und der zweiten Filterfunktion an den entsprechenden Oberseiten der beiden Chips sind über entsprechende Durchkontaktierungen durch das Material des zweiten Chips mit entsprechenden Bump-Verbindun- gen an der dem ersten Chip abgewandten Oberseite des zweiten Chips verschaltet.
Somit können mit kleinen Abmessungen komplexe Filterstruktu- ren, z. B. FDD-Duplexer (FDD = Frequency Division Duplexing) oder TDD-Filter (TDD = Time Division Duplexing) oder eine Vielzahl unabhängiger Empfangsfilter oder eine Vielzahl von Sende- oder Empfangsfiltern eines Multiplexers miteinander kombiniert integriert und elektrisch gut voneinander isoliert kombiniert sein. Besonders vorteilhaft für eine paarweise Re¬ alisierung in einem hochintegrierten Package sind die Bandkombinationen der Figur 14, die mit einem Kreis gekennzeichnet sind, da bei diesen Kombinationen keine Kreuzisolation ( Interband-Isolation) gefordert ist.
Dies soll am Beispiel des FDD Bands 1 exemplarisch erklärt werden: Filterstrukturen für FDD Band 1 können vorteilhaft mit Filterstrukturen für die FDD/TDD-Bänder 2, 4, 6, 12, 13, 17, 20, 22 bis 25, 27, 29 bis 32, 38, 39 kombiniert werden. Die FDD-Bänder 65 und 66 können wie die Bänder 1 und 4 behandelt werden. Analog können die Packages verwendet werden, um verschiedene Filter der o.g. Bänder für Empfangs-Einzelfilter oder Sende- Einzelfilter für Diversity Modulanwendungen zu beherbergen.
Ein Verfahren zur Herstellung eines Wafer Level Packages um- fasst die Schritte:
- Bereitstellen eines ersten Wafers aus einem ersten Material mit einem thermischen Ausdehnungskoeffizienten ι in einer horizontalen Richtung,
- Bereitstellen eines Waferverbunds mit einem Trägerwafer und einem zweiten Wafer aus einem vom ersten Material verschiedenen Material mit einem thermischen Ausdehnungskoeffizienten d2 in der horizontalen Richtung,
- Zusammenfügen von erstem Wafers und Waferverbund, wobei das Material des zweiten Wafers zwischen dem ersten Wafer und dem
Trägerwafer angeordnet wird,
- Vereinzeln des so entstandenen Verbunds mit erstem und zweitem Wafer in einzelne Bauelemente. Das Problem unterschiedlicher thermisch induzierter Ausdehnungen wird somit wie folgt gelöst: Der erste Wafer hat einen thermischen Ausdehnungskoeffizienten ι . Der thermische Ausdehnungskoeffizient des Waferverbunds mit dem Trägerwafer und dem zweiten Wafer kann insbesondere durch den thermischen Ausdehnungskoeffizienten des Trägerwafers bestimmt sein, z. B. wenn der Trägerwafer deutlich dicker als der zweite Wafer ist oder der Trägerwafer deutlich größere Steifigkeitswerte als der zweite Wafer hat. Das Zusammenfügen des ersten Wafers mit dem Waferverbund kann dann selbst bei hohen Temperaturen erfolgen, ohne dass die Kombination aus erstem Wafer und dem oben genannten Waferverbund mit dem Trägerwafer und dem zweiten Wafer bei Temperaturänderungen aufgrund unterschiedlicher Ausdehnungskoeffizienten sich verformen oder wölben. Dann nämlich, wenn die Materialien des ersten Wafers und des Trä- gerwafers so gewählt werden, dass sie hinreichend ähnliche Ausdehnungskoeffizienten in der entsprechenden kritischen Richtung haben. Das Material des Trägerwafers kann dabei leicht bezüglich seiner thermischen Ausdehnungskoeffizienten gewählt werden. Die elektrischen, magnetischen, optischen und mechanischen Eigenschaften des Trägerwafers sind bezüglich der Bauelementfunktionen des späteren Packages unkritisch, da diese Eigenschaften nach der Fertigstellung des Packages durch die Materialien des ersten Wafers und des zweiten
Wafers bestimmt sind.
Vorteilhafterweise wird für den Trägerwafer das gleiche Mate¬ rial wie für den ersten Wafer verwendet.
Selbst wenn das Material des ersten Wafers, aus dem der erste Chip besteht, und das Material des zweiten Wafers, aus dem der zweite Chip besteht, unterschiedliche thermische Ausdeh¬ nungskoeffizienten haben, so können die Schritte des Zusam- menfügens der Wafer bzw. der Schichten zum Waferverbund so folgen, dass das spätere Package bei Raumtemperatur oder bei Betriebstemperatur praktisch spannungsfrei ist.
Selbst wenn prozessbedingt Spannungen innerhalb des fertigen Packages aufgrund unterschiedlicher thermischer Ausdehnungs¬ koeffizienten vorliegen, sind die räumlichen Abmessungen, insbesondere in der Horizontalen, bei klein bauenden Kompo- nenten so gering, dass die absoluten Unterschiede der Längenänderungen hinreichend klein sind, um die Bauelementfunktionen nicht zu stören. Durch die Anpassung der thermischen Ausdehnungskoeffizienten von erstem Wafer und Trägerwafer treten in der kritischen Situation, dem Verbinden der Materialien des ersten Wafers und des zweiten Wafers und dem ent¬ sprechenden Abkühlen nach dem Bondprozess, keine zu großen Spannungen auf. Eine kritische Situation mit thermischen Spannungen über den gesamten Wafer mit gegebenenfalls sehr großem Durchmesser besteht nicht mehr.
Es ist möglich, dass der Trägerwafer vor dem Vereinzeln entfernt wird. Es ist möglich, dass Trägerwafer und zweiter Wafer bei Raumtemperatur zum Waferverbund verbunden werden.
Dann ist das spätere Package bei Raumtemperatur spannungs¬ frei .
Es ist möglich, dass der zweite Wafer vor dem Zusammenfügen mit dem ersten Wafer in separate Chips vereinzelt wird. Dazu kann der zweite Wafer vor dem Zusammenfügen mit dem Trägerwafer zum Waferverbund an den späteren Trennstellen eingesägt oder geätzt oder anderweitig strukturiert werden. Anschlie¬ ßend wird die entsprechende Rückseite, die dem Trägerwafer abgewandt ist, gedünnt.
Es ist möglich, dass die funktionalen Strukturen vor dem Zu sammenfügen an der Oberseite des ersten Wafers strukturiert werden . Es ist möglich, dass die Wafer Durchmesser haben, die größer als 4 Zoll sind.
Die den vorliegenden Wafer Level Packages und den beschriebe- nen Verfahren zugrundeliegenden Funktionsprinzipien und bestimmte Details ausgewählter Ausführungsformen sind in den nachfolgenden schematischen Figuren zum besseren Verständnis erläutert . Es zeigen:
Figur 1: einen Querschnitt durch einen schematischen Aufbau eines Wafer Level Packages. Figur 2: einen Querschnitt durch ein schematisches Package mit einer Signalleitung am Rand.
Figuren 3 und 4: die Problematik des Parallelschwingkrei¬ ses .
Figur 5: einen Querschnitt durch eine Ausführungsform, bei der der zweite Chip über Bump-Verbindungen mit einer externen Schaltungsumgebung verschaltet ist. Figur 6: einen Querschnitt durch eine Ausführungsform mit
Durchkontaktierungen durch den zweiten Chip.
Figur 7: einen Querschnitt durch eine Ausführungsform mit funktionalen Strukturen an Oberseiten beider Chips.
Figuren 8 bis 11: ausgewählte Schritte, die zentrale Ele¬ mente des bevorzugten Herstellungsprozesses präsen¬ tieren . Figur 12: der Vergleich der Selektionsniveaus zwischen konventionellen und wie oben beschriebenen Packages mit Filterfunktion. Figur 13: die Verbesserung der Isolation.
Figur 14: eine Tabelle mit vorteilhaften Bandkombinationen für kombinierte HF-Filter. Figur 1 zeigt den Querschnitt eines Wafer Level Packages WLP mit einem ersten Chip CHI und einem zweiten Chip CH2. Zwischen dem ersten Chip CHI und dem zweiten Chip CH2 ist ein Hohlraum H angeordnet, der in vertikaler Richtung durch die Chips CHI, CH2 und in horizontaler Richtung durch einen Rah- men R eingeschlossen wird. An der dem zweiten Chip CH2 zugewandten Oberseite des ersten Chips CHI sind funktionale
Strukturen FS, z. B. SAW-Bauelementstrukturen, falls der erste Chip CHI aus einem piezoelektrischen Material besteht, angeordnet .
Verglichen mit konventionellen Wafer Level Packages ist das Material des zweiten Chips CH2 nicht auf das Material des ersten Chips CHI oder auf ein Material mit einem quasi identischen Ausdehnungskoeffizienten wie derjenige des ersten Chips CHI beschränkt. Das Material des zweiten Chips CH2 kann vielmehr bezüglich seiner elektrischen, magnetischen, mechanischen oder optischen Eigenschaften oder weiterer möglicher vorteilhafter Eigenschaften gewählt sein. Durch den Einschluss des Hohlraums H durch den Rahmen R können empfindliche Bauelementstrukturen als funktionale Strukturen FS verbaut sein, ohne diese durch schädliche Umweltein¬ wirkungen zu gefährden. Figur 2 zeigt eine mögliche Kontaktierungsmöglichkeit der funktionalen Struktur FS an der dem zweiten Chip CH2 zugewandten Oberseite des ersten Chips CHI . Unter dem Rahmen R verläuft eine Signalleitung SL an der Oberseite des ersten Chips CHI. Die Signalleitung SL führt außerhalb des Hohlraums an der Seite des Rahmens R und an der Seite des zweiten Chips CH2 an die dem ersten Chip CHI abgewandte Seite des zweiten Chips CH2. Die Signalleitung SL ist ferner an der dem ersten Chip CHI abgewandten Oberseite des zweiten Chips CH2 fortge- führt und kann in einer sogenannten Under-Bump-Metallization (UBM) als Schnittstelle zwischen einer Bump-Verbindung und der Signalleitung SL münden. Somit existiert die Möglichkeit, die funktionale Struktur FS im Inneren des möglicherweise hermetisch abgetrennten Hohlraums H über eine Bump-Verbindung mit einer externen Schaltungsumgebung zu verbinden. An der dem ersten Chip CHI zugewandten Oberseite des zweiten Chips CH2 kann ein Schaltungselement, z. B. ein Impedanzelement, z. B. in Form einer Spirale, angeordnet sein. Die Schaltungsele¬ mente und die funktionale Struktur im Inneren des Hohlraums H können miteinander verbunden und verschaltet sein.
Figur 3 zeigt die prinzipielle Problematik von Signalleitungen, die an seitlichen Flächen der Bauelemente angeordnet sind. Die Grenzflächen zwischen Chip CHI, CH2 und Rahmen R können Elektroden darstellen. Die Signalleitung SL hat eine intrinsische Induktivität. Zwischen den Grenzflächen des Rah¬ mens R zu den benachbarten Chips CHI, CH2 wird ein erster Kondensator gebildet. Teile der dem ersten Chip zugewandten und dem ersten Chip abgewandten Seite des zweiten Chips CH2 bilden einen zweiten Kondensator, der in Reihe mit dem ersten Kondensator geschaltet ist. Die Serienschaltung der beiden Kondensatoren ist parallel zur Induktivität der Signalleitung SL geschaltet. Es ergibt sich das Ersatzschaltbild der Figur 4.
Die Materialien des Rahmens R und der beiden Chips CHI, CH2 sind nicht mehr durch die Problematik der unterschiedlichen Ausdehnungskoeffizienten beschränkt und können bezüglich verbesserter elektrischer Eigenschaften so gewählt werden, dass die relative Permittivität sr möglichst klein ist. Dann ist die Kapazität der Serienverschaltung der Kondensatoren mini- miert. Entsprechend ist die Eigenresonanzfrequenz des Paral¬ lelschwingkreises vergrößert und vorteilhafterweise aus einem kritischen Frequenzbereich der funktionalen Struktur herausgeschoben . Figur 5 zeigt schematisch eine vorteilhafte Ausführungsform, bei der das Wafer Level Package über Bump-Verbindung BU mit einer externen Schaltungsumgebung, hier einer Leiterplatte LP, verbunden und verschaltet ist. Funktionale Strukturen sind an der dem zweiten Chip CH2 zugewandten Seite des ersten Chips CHI angeordnet. Eine elektrische Verschaltung zwischen der funktionalen Struktur und der Bump-Verbindung erfolgt über eine Signalleitung SL, die zumindest abschnittsweise an den seitlichen Wänden des Rahmens und des zweiten Chips CH2 verläuft .
Figur 6 zeigt eine alternative Ausführungsform, bei der im Hohlraum H auch an der dem ersten Chip CHI zugewandten Seite des zweiten Chips CH2 ein Schaltungselement SE, hier exempla¬ risch ein induktives Element, angeordnet ist. Anstelle einer Signalleitung SL um die Außenkanten des zweiten Chips CH2 ist hier eine Durchkontaktierung DK durch das Material des zweiten Chips CH2 gewählt, um eine Verschaltung mit einer externen Schaltungsumgebung zu ermöglichen. Figur 7 zeigt eine alternative Ausführungsform, bei der an beiden dem Hohlraum zugewandten Oberseiten der Chips CHI, CH2 funktionale Strukturen FS, z. B. Filterstrukturen, z. B.
Sende- und/oder Empfangsfilter eines Duplexers, gegebenen- falls für unterschiedliche Frequenzbänder (vgl. Figur 14) angeordnet sind. Ebenfalls über Durchkontaktierungen sind die funktionalen Strukturen mittels Bump-Verbindungen erreichbar. Säulen (sogenannte Pillars) können den Hohlraum zwischen den Chips überbrücken und funktionale Strukturen, die dem Chip mit Durchkontaktierung gegenüberliegend angeordnet sind, mit eben diesen Durchkontaktierungen verschaltet sein. Solche Pillars können zusätzlich die mechanische Stabilität der Bau¬ elemente erhöhen. Figuren 8 bis 11 zeigen ausgewählte und für das Verständnis der vorgestellten Packages wichtige Schritte eines entspre¬ chenden Herstellungsverfahrens. Figur 8 zeigt einen Zwischen¬ schritt, bei dem ein Waferverbund WF einen Trägerwafer TW und einen zweiten Wafer W2 umfasst. Eine Verbindungslage VL ver- bindet die Wafer TW, W2, wobei die Verbindung vorteilhafterweise relativ einfach zu lösen ist und die Verbindung bei relativ niedrigen Temperaturen, vorzugsweise Raumtemperatur, stattfinden kann. Der zweite Wafer W2 hat an seiner dem Trägerwafer TW zugewandten Seite Strukturierungen, die durch Sägen oder Ätzen erzeugt werden können. Diese Strukturierungen stellen die Grenzen zwischen den späteren zweiten Chips der Packages dar. Figur 9 zeigt ein weiteres Zwischenergebnis, bei dem der zweite Chip W2 von der Rückseite, d. h. der dem Trägerwafer TW abgewandten Seite, her gedünnt ist. Der zweite Wafer W2 ist dabei so weit gedünnt, dass die in Figur 8 gezeigten Strukturierungen S freiliegen und das Material des zweiten Chips des zweiten Wafers W2 in die einzelnen zweiten Chips CH2 vereinzelt ist. Figur 10 zeigt einen weiteren Zwischenschritt, bei dem der Waferverbund mit den zweiten Chips CH2 an seiner Unterseite und der erste Wafer Wl verbunden sind. Die Verbindung kann über Rahmenelemente erfolgen. An der Oberseite des ersten Wafers Wl sind die funktionalen Strukturen vorteilhafterweise vor dem Verbinden mit dem
Waferverbund WV schon erzeugt.
Figur 11 zeigt einen weiteren Zwischenschritt, bei dem die Verbindung zwischen dem Trägerwafer TW und den zweiten Chips CH2 gelöst wurde. In einem weiteren Verfahrensschritt wären die späteren Packages durch Vereinzeln des ersten Wafers Wl in separate Bauelemente zu vereinzeln. Beim kritischen Schritt der Figur 10, d. h. dem Zusammenfügen des Materials des zweiten Wafers W2 mit dem ersten Wafer Wl bzw. dem anschließenden Abkühlen auf Raumtemperatur entstehen keine globalen Spannungen über den gesamten Wafer, da das Material des zweiten Wafers W2 bereits in einzelne zweite Chips CH2 separiert sein kann. Im Übrigen sind die Ausdehnungskoef¬ fizienten des Trägerwafers TW und des ersten Wafers Wl vor¬ teilhafterweise sehr ähnlich und idealerweise identisch, so¬ dass Wölbungen oder gar ein Brechen der Wafer nicht auftreten können. Im Übrigen ist es vorteilhaft, die Steifigkeit des Trägerwafers TW relativ zur Steifigkeit des zweiten Wafers W2 so hoch zu wählen, dass der thermische Ausdehnungskoeffizient des Waferverbunds WF praktisch nur durch den Trägerwafer TW bestimmt ist. Figur 12 zeigt den Vergleich der Selektionsniveaus zwischen einem konventionellen Wafer Level Package und einem vorliegenden Wafer Level Package mit optimiert gewähltem Material des zweiten Chips. Es handelt sich dabei um einen Duplexer mit einem Sendefilter und einem Empfangsfilter. Die in Figur 12 gezeigten Kurven stellen die Einfügedämpfung S21 zwischen dem Sendesignalanschluss und dem Antennenanschluss dar. Die Einfügedämpfung im Passband ist praktisch unverändert. Die Einfügedämpfung bei Frequenzen oberhalb des Passbands ist beim verbesserten Package (Kurve IL2) im Vergleich zum konventionellen Package (Kurve IL1) verringert, wodurch sich das Selektionsniveau verbessert.
Figur 13 zeigt die entsprechende Isolation, d. h. die Einfü¬ gedämpfung zwischen dem Sendesignalanschluss und dem Emp- fangssignalanschluss S31 für ein konventionelles Package (Kurve IL1) und für ein verbessertes Package (Kurve IL2) . Speziell bei Frequenzen im Sendefrequenzbereich ist die Isolation deutlich verbessert.
Figur 14 zeigt vorteilhafte Bandkombinationen für kombinierte Filterfunktionalität im gleichen, hochintegrierten Package. In der Matrix bedeutet ein „0" zu einem Band der horizontalen Bandbenennung und zu einem Band der vertikalen Bandbenennung, dass HF-Signale dieser zwei Bänder in vorteilhafter Weise in einem gemeinsamen Package bearbeitet werden können. Die Bandbezeichnung gilt dabei für den ersten Anmeldetag der Erfindung . Am Beispiel des FDD-Bands 1 exemplarisch zusammengefasst :
Filterstrukturen für FDD-Band 1 können vorteilhaft mit Filterstrukturen für die FDD/TDD-Bänder 2, 4, 6, 12, 13, 17, 20, 22 bis 25, 27, 29 bis 32, 38, 39 kombiniert werden. Die FDD- Bänder 65 und 66 können wie die Bänder 1 und 4 behandelt wer¬ den .
Analog können die Packages verwendet werden, um verschiedene Filter der o.g. Bänder für Empfangs-Einzelfilter oder Sende- Einzelfilter für Diversity Modulanwendungen zu beherbergen.
Bezugs zeichenliste
BU: Bump-Verbindung
CHI : erster Chip
CH2 : zweiter Chip
DK: Durchkontaktierung
H: Hohlraum
IL1, IL2: Einfügedämpfungen
IS1, IS2: Isolationen
LP: Leiterplatte
R: Rahmen
S : Separations-Struktur
SE: Schaltungselement
SL: Signalleitung
TW: Trägerwafer
UBM: Under-Bump-Metallization
VL: Verbindungslage
Wl : erster Wafer
W2 : zweiter Wafer
WLP: Wafer Level Package
WV: Waferverbund

Claims

Patentansprüche
1. Wafer Level Package mit verbesserten Eigenschaften, umfassend
- einen ersten Chip aus einem ersten Material mit einem thermischen Ausdehnungskoeffizienten ι in einer horizontalen Richtung,
- einen zweiten Chip aus einem vom ersten Material
verschiedenen Material mit einem thermischen
Ausdehnungskoeffizienten 2 in der horizontalen Richtung,
- funktionalen Strukturen, die zwischen den beiden Chips angeordnet sind,
wobei
- die Ausdehnungskoeffizienten ι, 2 sich um mehr als 0,4 ppm/K unterscheiden.
2. Wafer Level Package nach dem vorherigen Anspruch, wobei die Differenz der Ausdehnungskoeffizienten | ι- 2|
größer als 1 ppm/K oder
größer als 2 ppm/K oder
größer aus 4 ppm/K oder
größer als 5 ppm/K ist oder
größer als 10 ppm/K ist oder
größer als 15 ppm/K ist oder
größer als 20 ppm/K ist.
3. Wafer Level Package nach einem der vorherigen Ansprüche, wobei die Materialien des ersten Chips und des zweiten Chips sich in optischen, elektrischen oder magnetischen
Eigenschaften unterscheiden oder eine unterschiedliche
Steifigkeit haben.
4. Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend einen Hohlraum, in dem die funktionalen Strukturen zumindest teilweise angeordnet sind, zwischen den Chips .
5. Wafer Level Package nach dem vorherigen Anspruch, wobei der Hohlraum seitlich durch einen Rahmen eingeschlossen ist.
6. Wafer Level Package nach dem vorherigen Anspruch, wobei der Rahmen ein Polymer, ein Metall oder eine Legierung umfasst .
7. Wafer Level Package nach einem der vorherigen Ansprüche, wobei
- der erste Chip ein Material umfasst, das ausgewählt ist aus: einem piezoelektrischen Material, LiTa03, LiNb03, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas und
- und der zweite Chip einen Mehrschichtaufbau mit Material, ausgewählt aus einem piezoelektrischen Material, LiTa03, LiNb03, Quarz, Silizium, einem Polymer, HTCC, LTCC,
Leiterplattenmaterial, einer Keramik, einem Glas, und strukturierte Schaltungselemente und eine Durchkontaktierung hat .
8. Wafer Level Package nach einem der vorherigen Ansprüche, wobei
- das Material des ersten Chips ausgewählt ist aus: einem piezoelektrischen Material, LiTa03, LiNb03, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas und
- das Material des zweiten Chips ausgewählt ist aus: einem piezoelektrischen Material, LiTa03, LiNb03, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas.
9. Wafer Level Package nach einem der vorherigen Ansprüche, wobei zumindest einer der beiden Chips einen Mehrlagenaufbau hat .
10. Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend
- eine Signalleitung, die zumindest abschnittsweise auf einer Seitenfläche eines der beiden Chips oder auf je einer
Seitenfläche beider Chips verläuft und einen
Parallelschwingkreis darstellt.
11. Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend eine Signalleitung, die die zueinander gewandten Seiten der beiden Chips direkt verschaltet.
12. Wafer Level Package nach dem vorherigen Anspruch, wobei das Material der Chips mit einem Teil der Signalleitung an der Seitenfläche eine kleinere relative Permittivität er als LiTa03 hat.
13. Wafer Level Package nach einem der vorherigen Ansprüche, wobei die funktionalen Strukturen an der Oberseite des ersten Chips angeordnet und ausgewählt sind aus SAW Strukturen, BAW Strukturen, GBAW Strukturen, MEMS Strukturen.
14. Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend ein Schaltungselement, das an der Unterseite des zweiten Chips angeordnet und ausgewählt ist aus einem induktiven Element, einem kapazitiven Element, einem
resistiven Element, einer Transformationsleitung.
15. Wafer Level Package nach Anspruch 1, wobei
- der erste Chip aus Lithiumtantalat besteht und einen thermischen Ausdehnungskoeffizienten zwischen 9,5 ppm/K und 16 ppm/K hat oder aus Silizium besteht und einen thermischen Ausdehnungskoeffizienten von 3 ppm/K hat,
- der zweite Chip aus Glas mit einem thermischen
Ausdehnungskoeffizienten von 14 ppm/K besteht,
- zwischen den beiden Chips ein Rahmen aus Polymer angeordnet ist, der einen Hohlraum zwischen den beiden Chips umschließt, - im Hohlraum SAW-Bauelementstrukturen als funktionale
Struktur an der dem zweiten Chip zugewandten Oberseite des ersten Chips angeordnet sind,
- an der dem ersten Chip abgewandten Seite des zweiten Chips eine Bump-Verbindung angeordnet ist, die über eine
Signalleitung mit den SAW-Bauelementstrukturen verschaltet ist und
- die Signalleitung zumindest abschnittsweise an Seiten des zweiten Chips und des Rahmens verläuft.
16. Wafer Level Package nach Anspruch 1, wobei
- der erste Chip aus Lithiumtantalat oder Lithiumniobat oder Silizium besteht,
- der zweite Chip aus Glas besteht,
- der zweite Chip eine relative Permittivität von 6, 6 hat, - SAW-Bauelementstrukturen an der dem zweiten Chip
zugewandten Seite des ersten Chips angeordnet sind und
- ein induktives Element an der dem ersten Chip zugewandten Seite des zweiten Chips angeordnet ist, die über eine
Durchkontaktierung mit einer Bump-Verbindung an der dem ersten Chip abgewandten Oberseite des zweiten Chips durch den zweiten Chip verschaltet ist.
17. Wafer Level Package nach Anspruch 1, wobei
- der erste Chip aus Lithiumtantalat oder Silizium besteht,
- der zweite Chip aus Lithiumniobat besteht,
- an der dem zweiten Chip zugewandten Oberseite des ersten Chips SAW-Bauelementstrukturen oder BAW-Bauelementstrukturen für eine erste Filterfunktion angeordnet sind,
- an der dem ersten Chip zugewandten Oberseite des zweiten Chips SAW-Bauelementstrukturen oder BAW-Bauelementstrukturen für eine zweite Filterfunktion angeordnet sind,
- die Strukturen an der Oberseite des ersten Chips über eine Durchkontaktierung durch den zweiten Chip mit einer Bump- Verbindung an der dem ersten Chip abgewandten Seite des zweiten Chips verschaltet sind und
- die Strukturen an der Oberseite des zweiten Chips über eine zweite Durchkontaktierung durch den zweiten Chip mit einer zweiten Bump-Verbindung an der dem ersten Chip abgewandten Oberseite des zweiten Chips verschaltet sind.
18. Verfahren zur Herstellung eines Wafer Level Package, umfassend die Schritte:
- Bereitstellen eines ersten Wafers aus einem ersten Material mit einem thermischen Ausdehnungskoeffizienten ι in einer horizontalen Richtung,
- Bereitstellen eines Waferverbunds mit einem Trägerwafer und einem zweiten Wafer aus einem vom ersten Material
verschiedenen Material mit einem thermischen
Ausdehnungskoeffizienten 2 in der horizontalen Richtung,
- Zusammenfügen von erstem Wafers und Waferverbund, wobei das Material des zweiten Wafers zwischen dem ersten Wafer und dem Trägerwafer angeordnet wird,
- Vereinzeln des so entstandenen Verbunds mit erstem und zweitem Wafer in einzelne Bauelemente.
19. Verfahren nach dem vorherigen Anspruch, wobei der Trägerwafer vor dem Vereinzeln entfernt wird.
20. Verfahren nach einem der beiden vorherigen Ansprüche, wobei der zweite Wafer des Waferverbunds vor dem
Zusammenfügen mit dem ersten in separate Chips vereinzelt wird .
21. Verfahren nach einem der drei vorherigen Ansprüche, wobei funktionale Strukturen vor dem Zusammenfügen an der Oberseite des ersten Wafers strukturiert werden.
22. Verfahren nach einem der vier vorherigen Ansprüche, die Wafer Durchmesser haben, die größer als 4 Zoll sind.
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