DE102015122628A1

DE102015122628A1 - Wafer Level Package und Verfahren zur Herstellung

Info

Publication number: DE102015122628A1
Application number: DE102015122628.6A
Authority: DE
Inventors: Christian Bauer; Otto Graf; Robert Koch; Markus Schieber
Original assignee: SnapTrack Inc
Current assignee: SnapTrack Inc
Priority date: 2015-12-22
Filing date: 2015-12-22
Publication date: 2017-06-22
Anticipated expiration: 2035-12-23
Also published as: WO2017108265A1; DE102015122628B4

Abstract

Es werden ein verbessertes Wafer Level Package und ein Verfahren zur Herstellung solcher Packages angegeben. Ein Package umfasst einen ersten und einen zweiten Chip. Die Materialien der Chips sind im Wesentlichen unabhängig voneinander gewählt, aber haben unterschiedliche thermische Ausdehnungskoeffizienten. Somit können die elektrischen, optischen, magnetischen, mechanischen Eigenschaften optimiert sein.

Description

Die Erfindung betrifft verbesserte Wafer Level Packages, z.B. solche mit empfindlichen funktionalen Strukturen, die vor schädlichen Umwelteinflüssen zu schützen sind.
Der Begriff Wafer Level Packaging bezeichnet Methoden zur Herstellung gehäuster elektrischer Bauelemente. Solche Bauelemente unterliegen dem Trend zur Größen- und Höhenreduzierung und zur Kostenreduzierung. Gleichzeitig sollen die funktionellen Eigenschaften trotz kleiner werdender Abmessungen nicht verschlechtert sein. Entsprechend sind Wafer Level Packages durch Wafer Level Packaging hergestellte gehäuste Bauelemente.
Bei Wafer Level Packages (WLP) werden die Elemente des Gehäuses noch auf dem Wafer, d.h. vor dem Vereinzeln der späteren Bauelemente, erzeugt. Ferner gibt es Chip-Scale-Packages (CSP), bei dem sich die Grundflächen des fertigen Bauelements und des darin enthaltenen Chips um nicht mehr als etwa 20 % unterscheiden. Beim sogenannten Die-Sized-Package (DSP) stimmen die Grundflächen von Chip und dem gesamten Bauelement im Wesentlichen überein. In Wafer Level Packages sind deshalb Vergrößerungen des Bauelements, die auf die Einhäusung zurückzuführen sind, auf ein Minimum beschränkt. Wafer Level Packages stellen eine bezüglich der Baugröße optimierte Lösung der Frage nach immer kleineren Bauelementen dar.
Es gibt Wafer Level Packages, bei denen das Gehäuse zwei Chipkomponenten umfasst. Beide Chipkomponenten werden im Vielfachnutzen, d. h. vor der Vereinzelung in separate Bauelemente als Teil des entsprechenden Wafers miteinander verbunden, z. B. durch übliche Wafer-Bonding-Methode. Beim Wafer-Bonden erzeugte Verbindungen benötigen im Allgemeinen Temperaturen oberhalb der Raumtemperatur oder oberhalb der Arbeitstemperatur der Packages. Ein Materialparameter von Chips ist ihr Längenausdehnungskoeffizient, der für unterschiedliche Richtungen unterschiedlich sein kann. Der Längenausdehnungskoeffizient ist die Proportionalitätskonstante zwischen einer Temperaturänderung und einer relativen Längenänderung entlang einer bestimmten Richtung. Um Anforderungen bezüglich geringer Baukosten bei modernen Packages gerecht zu werden, werden die Packages im Vielfachnutzen bei vergleichsweise großem Waferdurchmesser produziert. Miteinander verbundene Wafer, die einem Temperaturunterschied, z. B. zwischen der Verbindungstemperatur und der Raumtemperatur, ausgesetzt sind, verziehen sich umso mehr, je größer der Durchmesser ist und je größer der Temperaturunterschied ist. Um beim Zusammenfügen der Wafer über den Wafer gesehen globale mechanische Spannungen, die zum Wölben und zum Brechen der gebondeten Wafer führen können, zu vermeiden, lassen sich praktisch nur Chips aus dem gleichen Material verbinden. Bei der Verwendung von gleichen Materialien für beide Chips eines Packages bzw. bei der Verwendung von Wafermaterialien mit gleichen thermo-mechanischen Eigenschaften ist die Designfreiheit bezüglich den funktionalen Strukturen und bezüglich der mechanischen Eigenschaften eingeschränkt. Da die Materialien entsprechend ihrer Ausdehnungskoeffizienten zu wählen sind, ist es auch nicht möglich, ein Kostenminimum bei der Herstellung zu erreichen. Insgesamt ergeben sich dadurch Nachteile bezüglich der mechanischen Eigenschaften, der elektrischen Eigenschaften, der geometrischen Eigenschaften, der magnetischen Eigenschaften, gegebenenfalls der optischen Eigenschaften und der Produktionskosten.
Es besteht daher der Wunsch nach Wafer Level Packages, die im Vergleich mit konventionellen Packages optimiert bezüglich der Geometrie, der mechanischen Eigenschaften, der elektrischen Eigenschaften, der optischen Eigenschaften, der magnetischen Eigenschaften oder der Fertigungskosten sind. Insbesondere besteht der Wunsch nach reduziertem Flächenbedarf und reduzierter Bauhöhe, nach erhöhter Stabilität, nach verbesserter Akustik, nach reduzierten parasitären Induktivitäten und Kapazitäten und der Möglichkeit zur Einhäusung mit optisch transparenten Häusungsmaterialien.
Ferner besteht der Wunsch nach einem kosteneffizienten Herstellungsverfahren, das solche Bauelemente in einfacher Weise ermöglicht.
Dafür wird nachfolgend ein Wafer Level Package bzw. ein Verfahren zur Herstellung eines Wafer Level Packages entsprechend den unabhängigen Ansprüchen angegeben. Abhängige Ansprüche geben vorteilhafte Ausgestaltungen an.
Ein Wafer Level Package mit verbesserten Eigenschaften umfasst einen ersten Chip aus einem ersten Material und einen zweiten Chip aus einem vom ersten Material verschiedenen Material. Das erste Material hat einen thermischen Ausdehnungskoeffizienten λ₁ in einer horizontalen Richtung. Das Material des zweiten Chips hat einen thermischen Ausdehnungskoeffizienten α₂ in der horizontalen Richtung. Das Package hat ferner funktionale Strukturen, die zwischen den beiden Chips angeordnet sind. Die Ausdehnungskoeffizienten α₁ und α₂ unterscheiden sich um mehr als 0,4 ppm/K.
Die horizontale Richtung ist dabei eine Richtung, die in der Oberfläche des ersten Chips liegt und damit orthogonal zur Senkrechten auf die Oberfläche des Chips ausgerichtet ist. Damit ist die horizontale Richtung eine kritische Richtung, in der unterschiedliche Längenausdehnungen wirksam werden und zu mechanischen Spannungen, Wölbungen und gegebenenfalls Brüchen der Bauelemente oder der Wafer führen.
Im Allgemeinen ist der Parameter, der die temperaturabhängige Dehnung beschreibt ein Tensor. Das erste Material kann neben dem einen thermischen Ausdehnungskoeffizienten λ₁ in der einer horizontalen Richtung den gleichen oder einen verschiedenen Koeffizienten in der gleichen Richtung haben. Das zweite Material kann neben dem einen thermischen Ausdehnungskoeffizienten λ₂ in der einen horizontalen Richtung den gleichen oder einen verschiedenen Koeffizienten in der gleichen Ebene haben. Wesentlich ist, dass es eine Richtung in der Horizontalen Ebene gibt, entlang der die thermischen Ausdehnungskoeffizienten der beiden Materialien unterschiedlich sind und dadurch – ohne weitere Maßnahmen – thermische Spannungen in horizontaler Richtung bei Temperaturänderungen des fertigen Packages entstehen.
Aus dem oben genannten Gründen haben die konventionellen Wafer Level Packages mit zwei Chips Chipmaterialien, die sich hinreichend wenig unterscheiden, um die Spannungen zu reduzieren.
Das vorliegende Package unterscheidet sich somit von konventionellen Packages, indem das Material des zweiten Chips nicht auf das Material des ersten Chips beschränkt ist und dadurch bezüglich elektrischer, optischer, magnetischer, mechanischer, z. B. akustischer, Eigenschaften optimiert sein kann.
Das somit verbesserte Wafer Level Package unterliegt dennoch nicht den eingangs erwähnten Nachteilen konventioneller Bauelemente.
Es ist möglich, dass die Differenz der Ausdehnungskoeffizienten |α₁ – α₂| größer als 1 ppm/K, größer als 2 ppm/K, größer als 4 ppm/K oder größer als 10 ppm/K ist, größer als 15 ppm/K ist oder größer als 20 ppm/K ist.
Solche Bauelemente können mit Hilfe des unten vorgestellten Verfahrens mit einfachem Aufwand, kostengünstig und in großer Stückzahl unter Verwendung großer Waferdurchmesser hergestellt werden.
Es ist möglich, dass die Materialien des ersten und des zweiten Chips sich in optischen, elektrischen oder magnetischen Eigenschaften unterscheiden oder eine unterschiedliche Steifigkeit haben.
Das Material des ersten Chips kann bezüglich einer ersten Aufgabe optimiert sein. Das Material des zweiten Chips kann bezüglich einer zweiten Aufgabe optimiert sein. So ist es möglich, dass das Material des ersten Chips ein piezoelektrisches Material ist und elektroakustische Bauelementstrukturen an der Oberseite des ersten Chips angeordnet sind und zusammen ein elektroakustisches HF-Filter bilden. Das Material des zweiten Chips kann bezüglich seiner mechanischen Eigenschaften gewählt sein und dadurch einen besonders stabilen Deckel bei gleichzeitig geringen geometrischen Abmessungen bilden.
Bei der Verwendung eines optisch transparenten Materials für den zweiten Chip ist es möglich, optische Sensoren oder Leuchtmittel als funktionelle Strukturen geschützt zwischen den beiden Chips vorzusehen.
Sollen HF-Filterstrukturen besonders dicht gepackt sein, kann das Material des zweiten Chips geeignet gewählt sein und z. B. aus einem piezoelektrischen Material bestehen. Dann kann der zweite Chip an seiner dem ersten Chip zugewandten Oberseite ebenfalls Filter-Bauelementstrukturen tragen. Ferner ist es möglich, dass das Material des zweiten Chips als vorteilhaftes Trägermaterial für elektroakustische Volumenwellen-Bauelemente gewählt ist und z. B. Silizium umfasst.
Sollen in der elektrischen Verschaltung des Packages auch passive Schaltungselemente, z. B. kapazitive Elemente oder induktive Elemente, enthalten sein, so kann das Material des zweiten Chips bezüglich geeigneter dielektrischer oder induktiver Eigenschaften ausgewählt sein. Kapazitive oder induktive Elemente können dann an der dem ersten Chip zugewandten Oberseite des zweiten Chips angeordnet sein.
Dadurch, dass das Material des zweiten Chips nicht mehr zwangsläufig mit dem Material des ersten Chips übereinstimmen muss, um hinreichende Übereinstimmung bezüglich der Ausdehnungskoeffizienten zu haben, sind die Freiheitsgrade beim Entwickeln solcher Packages enorm erhöht.
Es ist möglich, dass das Package einen Hohlraum umfasst. Der Hohlraum ist zwischen den Chips angeordnet. Die funktionalen Strukturen sind zumindest teilweise im Hohlraum angeordnet.
Ein solcher Hohlraum stellt bei geeigneter lateraler Abdichtung eine hermetische oder quasi-hermetische Abschirmung der funktionalen Strukturen vor schädlichen äußeren Einflüssen dar. Umfassen die funktionalen Strukturen z. B. elektroakustische Wandler, z. B. SAW-Wandler (SAW = Surface Acoustic Wave = akustische Oberflächenwelle), BAW-Wandler (BAW = Bulk Acoustic Wave = akustische Volumenwelle), GBAW-Wandler (GBAW = Guided Bulk Acoustic Wave) oder andere MEMS-Strukturen (MEMS = Micro-Electro-Mechanical System), so sind die Strukturen vor mechanischer Beschädigung und chemischen Reaktionen, z. B. mit dem Sauerstoff der Umgebungsatmosphäre, geschützt.
Es ist möglich, dass das Package einen Rahmen umfasst, der den Hohlraum seitlich einschließt. Das Bauelement hat also eine Rahmenstruktur zwischen den beiden Chips, die vorzugsweise ringsum geschlossen ist. Der Hohlraum ist in vertikaler Richtung durch die Chips und in horizontaler Richtung durch den Rahmen verschlossen.
Es ist möglich, dass der Rahmen ein Polymer oder ein Metall oder eine Legierung umfasst. Der Rahmen kann dabei zusammen mit oder vor oder nach den funktionalen Strukturen an der dem zweiten Chip zugewandten Oberseite des ersten Chips oder der dem ersten Chip zugewandten Seite des zweiten Chips strukturiert sein.
Es ist möglich, dass der erste Chip, der Rahmen und der zweite Chip an den Seitenflächen des Packages bündig abschließen. Das Package präsentiert somit drei, vier oder mehr vertikale Außenseiten, die – gegebenenfalls bis auf elektrische Signalleitungen – im Wesentlichen glatt sind und durch die seitlichen Oberflächen der Chips und des Rahmens gebildet werden.
Es ist möglich, der erste Chip ein Material umfasst, das ausgewählt ist aus: einem piezoelektrischen Material, LiTaO₃, LiNbO₃, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas. Es ist ferner möglich, dass der zweite Chip einen Mehrschichtaufbau mit Material, ausgewählt aus einem piezoelektrischen Material, LiTaO₃, LiNbO₃, Quarz, Silizium, einem Polymer, HTCC, LTCC, Leiterplattenmaterial, einer Keramik, einem Glas, und strukturierte Schaltungselemente und eine Durchkontaktierung hat.
Es ist möglich, dass das Material des ersten Chips ein piezoelektrisches Material, z. B. LiTaO₃ (Lithiumtantalat), LiNbO₃ (Lithiumniobat) oder Quarz, ist. Der erste Chip kann alternativ auch Silizium, ein Polymer, eine Keramik oder ein Glas umfassen oder daraus bestehen.
Ebenso ist es möglich, dass das Material des zweiten Chips ein piezoelektrisches Material, z. B. Lithiumtantalat, Lithiumniobat oder Quarz, ist. Auch das Material des zweiten Chips kann Silizium, ein Polymer, eine Keramik oder ein Glas umfassen oder daraus bestehen.
Im Gegensatz zu konventionellen Packages mit zwei aneinander gebondeten Chips sind die Materialien der beiden Chips unabhängig voneinander frei wählbar und können bezüglich der zu erfüllenden Anforderungen gewählt sein.
Es ist möglich, dass einer der beiden Chips oder beide Chips einen heterogenen Aufbau bzw. das Material der Chips eine heterogene Zusammensetzung haben.
Dann ist es möglich, dass zumindest einer der Chips einen mehrlagigen Aufbau hat. Dann hat der entsprechende Chip eine erste Lage aus, z. B. einem der oben genannten, Chipmaterialien und eine oder mehrere weitere Lagen.
Die erste Lage kann, gegebenenfalls zusammen mit darauf angeordneten funktionalen Strukturen eine Dicke zwischen 40 μm und 80 μm, z. B. 60 μm, haben.
Eine oder mehrere zusätzliche Teillagen können ein Metall oder ein Dielektrikum, Polymer, Siliziumoxid, z. B. SiO₂, oder ein Siliziumnitrid, z. B. Si₃N₄ oder allgemeiner ein per Dünnschichtverfahren, z. B. Sputtern, abgeschiedenes Material umfassen oder daraus bestehen. Die eine oder mehrere Lagen können jeweils Dicken zwischen 50 nm und 9 μm haben.
Durch die eine oder mehrere zusätzlichen Lagen ist die Zahl der Freiheitsgrade zur Optimierung der Eigenschaften des entsprechenden Chips weiter erhöht.
Es ist möglich, dass das Package eine oder mehrere Signalleitungen umfasst. Zumindest eine Signalleitung verläuft zumindest abschnittsweise auf einer Seitenfläche eines der beiden Chips oder auf je einer Seitenfläche beider Chips. Zumindest die entsprechenden Abschnitte an der Seitenfläche stellen – gegebenenfalls mit Phasengrenzen zwischen Materialien von Chips und/oder Rahmen am Rand des Packages – einen Parallelschwingkreis dar. Die kapazitiven Elemente und die induktiven Elemente des Parallelschwingkreises können dabei insbesondere durch parasitäre kapazitive und induktive Elemente der Signalleitung und ihrer Umgebung gebildet sein.
Es ist möglich, dass das Package eine Signalleitung, die die zueinander gewandten Seiten der beiden Chips direkt, z. B. über eine Säule (Pillar) oder über eine Rahmenstruktur, verschaltet, hat.
Es ist möglich, dass das Material der Chips mit einem Teil der Signalleitung an der Seitenfläche eine kleinere relative Permittivität ε_r als Lithiumtantalat hat.
Hat das Package eine elektrische Funktion, z. B. eine Filterfunktion, zu erfüllen, können durch parasitäre Kopplungen erzeugte Parallelschwingkreise die elektrische Antwort der funktionalen Strukturen des Packages stören. Dadurch, dass Materialien verglichen mit konventionellen Packages freier gewählt werden können, können Materialien mit kleinerer relativer Permittivität als Teil der Häusungen der funktionalen Strukturen gewählt werden. Insbesondere die Kapazitäten parasitärer kapazitiver Elemente sind durch eine verkleinerte relative Permittivität ε_r verkleinert, was Störfrequenzen in höhere Frequenzbereiche verlagert und kritische Frequenzbereiche des Packages weniger negativ durch solche Störungen beeinträchtigt werden.
Es ist möglich, dass die funktionalen Strukturen an der Oberseite des ersten Chips angeordnet sind. Die funktionalen Strukturen können dann ausgewählt sein aus SAW-Strukturen, BAW-Strukturen, GBAW-Strukturen und MEMS-Strukturen.
Entsprechend kann das Material des ersten Chips geeignet gewählt sein und z. B. ein piezoelektrisches Material, z. B. ein piezoelektrischer Einkristall mit optimal gewähltem Kristallschnitt, gewählt sein.
Es ist möglich, dass das Package weitere funktionale Strukturen analoger Art aufweist, die entsprechend an der dem ersten Chip zugewandten Seite des zweiten Chips angeordnet sind.
Es ist ferner möglich, dass das Wafer Level Package ein Schaltungselement umfasst, das mit den funktionalen Strukturen verschaltet sein kann. Das Schaltungselement ist an der Unterseite des zweiten Chips, d. h. an der dem ersten Chip zugewandten Oberseite bzw. Oberfläche des zweiten Chips, angeordnet. Das Schaltungselement ist ausgewählt aus einem induktiven Element, einem kapazitiven Element, einem resistiven Element und einer Transformationsleitung.
Sind die funktionalen Strukturen des Packages z. B. elektroakustische Filterstrukturen, z. B. verschaltet in einer Ladder-type-Konfiguration oder in einer DMS-Konfiguration (DMS = Dual Mode SAW), und stellen die funktionalen Strukturen die Filterstrukturen (Sendefilter, Empfangsfilter) eines Duplexers dar, so kann das Package als Schaltungselement oder als Vielzahl von Schaltungselementen Impedanzanpassschaltungen zur Verknüpfung von Sende- und Empfangsfilter sein.
In einer möglichen Ausführungsform hat das Wafer Level Package Lithiumtantalat als Material des ersten Chips. Der zweite Chip besteht aus Glas. Typischer Wärmeausdehnungskoeffizienten von Lithiumtantalat liegen zwischen 9,5 ppm/K und 16 ppm/K in einer Richtung in der horizontalen Ebene, je nachdem, welche akustischen Wellen Verwendung finden sollen und welcher Schnittwinkel entsprechend gewählt wurde, da Lithiumtantalat ein anisotropes thermisches Ausdehnungsverhalten zeigt. Glas hat üblicherweise ein isotropes thermisches Ausdehnungsverhalten. Der thermische Ausdehnungskoeffizient des Materials des zweiten Wafers kann 14 ppm/K betragen. In einem Hohlraum zwischen den beiden Chips, der seitlich durch einen Rahmen aus einem Polymermaterial eingeschlossen ist, sind SAW-Strukturen an der dem zweiten Chip zugewandten Oberseite des ersten Chips angeordnet. Zwischen dem Rahmen und dem ersten Chip verläuft eine Signalleitung an der entsprechenden Oberseite des ersten Chips. Die Signalleitung wird an den seitlichen Flächen des Rahmens und des zweiten Chips an die dem ersten Chip abgewandte Oberseite des zweiten Chips geführt und mündet in einer Under-Bump-Metallisierung. An dieser ist eine Lotkugel (bump) befestigt. Dadurch kann das Package mit einer externen Schaltungsumgebung, z. B. einer Leiterplatte, verbunden und verschaltet sein.
In einer Variation dieser Ausführungsform ist der erste Chip aus Silizium und hat einen thermischen Ausdehnungskoeffizienten von 3 ppm/K.
In einer alternativen Ausführungsform besteht der erste Chip aus Lithiumtantalat, Lithiumniobat oder Silizium. Der zweite Chip besteht aus Glas und hat eine relative Permittivität von 6,6. Der Wert der relativen Permittivität in vertikaler Richtung des ersten Chips liegt zwischen 35 und 48 oder eine relative Permittivität von 12 im Falle von Silizium. Zwischen den beiden Chips ist ein Hohlraum angeordnet, der seitlich durch einen Rahmen, z. B. aus einem Polymer-Material, gebildet wird. An der dem zweiten Chip zugewandten Seite des ersten Chips sind SAW-Bauelementstrukturen angeordnet. An der dem ersten Chip zugewandten Seite des zweiten Chips ist ein induktives Element angeordnet. Das induktive Element ist über eine Durchkontaktierung mit einer Bump-Verbindung verschaltet, die an der dem ersten Chip abgewandten Seite des zweiten Chips angeordnet ist. Über die Bump-Verbindung kann das Wafer Level Package mit einer externen Schaltungsumgebung verschaltet werden.
In einer weiteren Ausführungsform besteht der erste Chip aus Lithiumtantalat oder Silizium. Der zweite Chip besteht aus Lithiumniobat. An der dem zweiten Chip zugewandten Seite des ersten Chips sind SAW-Bauelementstrukturen im Fall von Lithiumtantalat oder BAW-Bauelementstrukturen im Fall von Silizium als Material des ersten Chips angeordnet. An der dem ersten Chip zugewandten Seite des zweiten Chips sind SAW- oder BAW-Bauelementstrukturen für eine zweite Filterfunktion angeordnet. Die Strukturen der ersten Filterfunktion und der zweiten Filterfunktion an den entsprechenden Oberseiten der beiden Chips sind über entsprechende Durchkontaktierungen durch das Material des zweiten Chips mit entsprechenden Bump-Verbindungen an der dem ersten Chip abgewandten Oberseite des zweiten Chips verschaltet.
Somit können mit kleinen Abmessungen komplexe Filterstrukturen, z. B. FDD-Duplexer (FDD = Frequency Division Duplexing) oder TDD-Filter (TDD = Time Division Duplexing) oder eine Vielzahl unabhängiger Empfangsfilter oder eine Vielzahl von Sende- oder Empfangsfiltern eines Multiplexers miteinander kombiniert integriert und elektrisch gut voneinander isoliert kombiniert sein. Besonders vorteilhaft für eine paarweise Realisierung in einem hochintegrierten Package sind die Bandkombinationen der 14, die mit einem Kreis gekennzeichnet sind, da bei diesen Kombinationen keine Kreuzisolation (Interband-Isolation) gefordert ist.
Dies soll am Beispiel des FDD Bands 1 exemplarisch erklärt werden: Filterstrukturen für FDD Band 1 können vorteilhaft mit Filterstrukturen für die FDD/TDD-Bänder 2, 4, 6, 12, 13, 17, 20, 22 bis 25, 27, 29 bis 32, 38, 39 kombiniert werden. Die FDD-Bänder 65 und 66 können wie die Bänder 1 und 4 behandelt werden.
Analog können die Packages verwendet werden, um verschiedene Filter der o.g. Bänder für Empfangs-Einzelfilter oder Sende-Einzelfilter für Diversity Modulanwendungen zu beherbergen.
Ein Verfahren zur Herstellung eines Wafer Level Packages umfasst die Schritte:

– Bereitstellen eines ersten Wafers aus einem ersten Material mit einem thermischen Ausdehnungskoeffizienten α₁ in einer horizontalen Richtung,
– Bereitstellen eines Waferverbunds mit einem Trägerwafer und einem zweiten Wafer aus einem vom ersten Material verschiedenen Material mit einem thermischen Ausdehnungskoeffizienten α₂ in der horizontalen Richtung,
– Zusammenfügen von erstem Wafers und Waferverbund, wobei das Material des zweiten Wafers zwischen dem ersten Wafer und dem Trägerwafer angeordnet wird,
– Vereinzeln des so entstandenen Verbunds mit erstem und zweitem Wafer in einzelne Bauelemente.

Das Problem unterschiedlicher thermisch induzierter Ausdehnungen wird somit wie folgt gelöst: Der erste Wafer hat einen thermischen Ausdehnungskoeffizienten α₁. Der thermische Ausdehnungskoeffizient des Waferverbunds mit dem Trägerwafer und dem zweiten Wafer kann insbesondere durch den thermischen Ausdehnungskoeffizienten des Trägerwafers bestimmt sein, z. B. wenn der Trägerwafer deutlich dicker als der zweite Wafer ist oder der Trägerwafer deutlich größere Steifigkeitswerte als der zweite Wafer hat. Das Zusammenfügen des ersten Wafers mit dem Waferverbund kann dann selbst bei hohen Temperaturen erfolgen, ohne dass die Kombination aus erstem Wafer und dem oben genannten Waferverbund mit dem Trägerwafer und dem zweiten Wafer bei Temperaturänderungen aufgrund unterschiedlicher Ausdehnungskoeffizienten sich verformen oder wölben. Dann nämlich, wenn die Materialien des ersten Wafers und des Trägerwafers so gewählt werden, dass sie hinreichend ähnliche Ausdehnungskoeffizienten in der entsprechenden kritischen Richtung haben. Das Material des Trägerwafers kann dabei leicht bezüglich seiner thermischen Ausdehnungskoeffizienten gewählt werden. Die elektrischen, magnetischen, optischen und mechanischen Eigenschaften des Trägerwafers sind bezüglich der Bauelementfunktionen des späteren Packages unkritisch, da diese Eigenschaften nach der Fertigstellung des Packages durch die Materialien des ersten Wafers und des zweiten Wafers bestimmt sind.
Vorteilhafterweise wird für den Trägerwafer das gleiche Material wie für den ersten Wafer verwendet.
Selbst wenn das Material des ersten Wafers, aus dem der erste Chip besteht, und das Material des zweiten Wafers, aus dem der zweite Chip besteht, unterschiedliche thermische Ausdehnungskoeffizienten haben, so können die Schritte des Zusammenfügens der Wafer bzw. der Schichten zum Waferverbund so folgen, dass das spätere Package bei Raumtemperatur oder bei Betriebstemperatur praktisch spannungsfrei ist.
Selbst wenn prozessbedingt Spannungen innerhalb des fertigen Packages aufgrund unterschiedlicher thermischer Ausdehnungskoeffizienten vorliegen, sind die räumlichen Abmessungen, insbesondere in der Horizontalen, bei klein bauenden Komponenten so gering, dass die absoluten Unterschiede der Längenänderungen hinreichend klein sind, um die Bauelementfunktionen nicht zu stören. Durch die Anpassung der thermischen Ausdehnungskoeffizienten von erstem Wafer und Trägerwafer treten in der kritischen Situation, dem Verbinden der Materialien des ersten Wafers und des zweiten Wafers und dem entsprechenden Abkühlen nach dem Bondprozess, keine zu großen Spannungen auf. Eine kritische Situation mit thermischen Spannungen über den gesamten Wafer mit gegebenenfalls sehr großem Durchmesser besteht nicht mehr.
Es ist möglich, dass der Trägerwafer vor dem Vereinzeln entfernt wird.
Es ist möglich, dass Trägerwafer und zweiter Wafer bei Raumtemperatur zum Waferverbund verbunden werden.
Dann ist das spätere Package bei Raumtemperatur spannungsfrei.
Es ist möglich, dass der zweite Wafer vor dem Zusammenfügen mit dem ersten Wafer in separate Chips vereinzelt wird. Dazu kann der zweite Wafer vor dem Zusammenfügen mit dem Trägerwafer zum Waferverbund an den späteren Trennstellen eingesägt oder geätzt oder anderweitig strukturiert werden. Anschließend wird die entsprechende Rückseite, die dem Trägerwafer abgewandt ist, gedünnt.
Es ist möglich, dass die funktionalen Strukturen vor dem Zusammenfügen an der Oberseite des ersten Wafers strukturiert werden.
Es ist möglich, dass die Wafer Durchmesser haben, die größer als 4 Zoll sind.
Die den vorliegenden Wafer Level Packages und den beschriebenen Verfahren zugrundeliegenden Funktionsprinzipien und bestimmte Details ausgewählter Ausführungsformen sind in den nachfolgenden schematischen Figuren zum besseren Verständnis erläutert.
Es zeigen:
1: einen Querschnitt durch einen schematischen Aufbau eines Wafer Level Packages.
2: einen Querschnitt durch ein schematisches Package mit einer Signalleitung am Rand.
3 und 4: die Problematik des Parallelschwingkreises.
5: einen Querschnitt durch eine Ausführungsform, bei der der zweite Chip über Bump-Verbindungen mit einer externen Schaltungsumgebung verschaltet ist.
6: einen Querschnitt durch eine Ausführungsform mit Durchkontaktierungen durch den zweiten Chip.
7: einen Querschnitt durch eine Ausführungsform mit funktionalen Strukturen an Oberseiten beider Chips.
8 bis 11: ausgewählte Schritte, die zentrale Elemente des bevorzugten Herstellungsprozesses präsentieren.
12: der Vergleich der Selektionsniveaus zwischen konventionellen und wie oben beschriebenen Packages mit Filterfunktion.
13: die Verbesserung der Isolation.
14: eine Tabelle mit vorteilhaften Bandkombinationen für kombinierte HF-Filter.
1 zeigt den Querschnitt eines Wafer Level Packages WLP mit einem ersten Chip CH1 und einem zweiten Chip CH2. Zwischen dem ersten Chip CH1 und dem zweiten Chip CH2 ist ein Hohlraum H angeordnet, der in vertikaler Richtung durch die Chips CH1, CH2 und in horizontaler Richtung durch einen Rahmen R eingeschlossen wird. An der dem zweiten Chip CH2 zugewandten Oberseite des ersten Chips CH1 sind funktionale Strukturen FS, z. B. SAW-Bauelementstrukturen, falls der erste Chip CH1 aus einem piezoelektrischen Material besteht, angeordnet.
Verglichen mit konventionellen Wafer Level Packages ist das Material des zweiten Chips CH2 nicht auf das Material des ersten Chips CH1 oder auf ein Material mit einem quasi identischen Ausdehnungskoeffizienten wie derjenige des ersten Chips CH1 beschränkt. Das Material des zweiten Chips CH2 kann vielmehr bezüglich seiner elektrischen, magnetischen, mechanischen oder optischen Eigenschaften oder weiterer möglicher vorteilhafter Eigenschaften gewählt sein.
Durch den Einschluss des Hohlraums H durch den Rahmen R können empfindliche Bauelementstrukturen als funktionale Strukturen FS verbaut sein, ohne diese durch schädliche Umwelteinwirkungen zu gefährden.
2 zeigt eine mögliche Kontaktierungsmöglichkeit der funktionalen Struktur FS an der dem zweiten Chip CH2 zugewandten Oberseite des ersten Chips CH1. Unter dem Rahmen R verläuft eine Signalleitung SL an der Oberseite des ersten Chips CH1. Die Signalleitung SL führt außerhalb des Hohlraums an der Seite des Rahmens R und an der Seite des zweiten Chips CH2 an die dem ersten Chip CH1 abgewandte Seite des zweiten Chips CH2. Die Signalleitung SL ist ferner an der dem ersten Chip CH1 abgewandten Oberseite des zweiten Chips CH2 fortgeführt und kann in einer sogenannten Under-Bump-Metallization (UBM) als Schnittstelle zwischen einer Bump-Verbindung und der Signalleitung SL münden. Somit existiert die Möglichkeit, die funktionale Struktur FS im Inneren des möglicherweise hermetisch abgetrennten Hohlraums H über eine Bump-Verbindung mit einer externen Schaltungsumgebung zu verbinden. An der dem ersten Chip CH1 zugewandten Oberseite des zweiten Chips CH2 kann ein Schaltungselement, z. B. ein Impedanzelement, z. B. in Form einer Spirale, angeordnet sein. Die Schaltungselemente und die funktionale Struktur im Inneren des Hohlraums H können miteinander verbunden und verschaltet sein.
3 zeigt die prinzipielle Problematik von Signalleitungen, die an seitlichen Flächen der Bauelemente angeordnet sind. Die Grenzflächen zwischen Chip CH1, CH2 und Rahmen R können Elektroden darstellen. Die Signalleitung SL hat eine intrinsische Induktivität. Zwischen den Grenzflächen des Rahmens R zu den benachbarten Chips CH1, CH2 wird ein erster Kondensator gebildet. Teile der dem ersten Chip zugewandten und dem ersten Chip abgewandten Seite des zweiten Chips CH2 bilden einen zweiten Kondensator, der in Reihe mit dem ersten Kondensator geschaltet ist. Die Serienschaltung der beiden Kondensatoren ist parallel zur Induktivität der Signalleitung SL geschaltet. Es ergibt sich das Ersatzschaltbild der 4.
Die Materialien des Rahmens R und der beiden Chips CH1, CH2 sind nicht mehr durch die Problematik der unterschiedlichen Ausdehnungskoeffizienten beschränkt und können bezüglich verbesserter elektrischer Eigenschaften so gewählt werden, dass die relative Permittivität ε_r möglichst klein ist. Dann ist die Kapazität der Serienverschaltung der Kondensatoren minimiert. Entsprechend ist die Eigenresonanzfrequenz des Parallelschwingkreises vergrößert und vorteilhafterweise aus einem kritischen Frequenzbereich der funktionalen Struktur herausgeschoben.
5 zeigt schematisch eine vorteilhafte Ausführungsform, bei der das Wafer Level Package über Bump-Verbindung BU mit einer externen Schaltungsumgebung, hier einer Leiterplatte LP, verbunden und verschaltet ist. Funktionale Strukturen sind an der dem zweiten Chip CH2 zugewandten Seite des ersten Chips CH1 angeordnet. Eine elektrische Verschaltung zwischen der funktionalen Struktur und der Bump-Verbindung erfolgt über eine Signalleitung SL, die zumindest abschnittsweise an den seitlichen Wänden des Rahmens und des zweiten Chips CH2 verläuft.
6 zeigt eine alternative Ausführungsform, bei der im Hohlraum H auch an der dem ersten Chip CH1 zugewandten Seite des zweiten Chips CH2 ein Schaltungselement SE, hier exemplarisch ein induktives Element, angeordnet ist. Anstelle einer Signalleitung SL um die Außenkanten des zweiten Chips CH2 ist hier eine Durchkontaktierung DK durch das Material des zweiten Chips CH2 gewählt, um eine Verschaltung mit einer externen Schaltungsumgebung zu ermöglichen.
7 zeigt eine alternative Ausführungsform, bei der an beiden dem Hohlraum zugewandten Oberseiten der Chips CH1, CH2 funktionale Strukturen FS, z. B. Filterstrukturen, z. B. Sende- und/oder Empfangsfilter eines Duplexers, gegebenenfalls für unterschiedliche Frequenzbänder (vgl. 14) angeordnet sind. Ebenfalls über Durchkontaktierungen sind die funktionalen Strukturen mittels Bump-Verbindungen erreichbar. Säulen (sogenannte Pillars) können den Hohlraum zwischen den Chips überbrücken und funktionale Strukturen, die dem Chip mit Durchkontaktierung gegenüberliegend angeordnet sind, mit eben diesen Durchkontaktierungen verschaltet sein. Solche Pillars können zusätzlich die mechanische Stabilität der Bauelemente erhöhen.
8 bis 11 zeigen ausgewählte und für das Verständnis der vorgestellten Packages wichtige Schritte eines entsprechenden Herstellungsverfahrens. 8 zeigt einen Zwischenschritt, bei dem ein Waferverbund WF einen Trägerwafer TW und einen zweiten Wafer W2 umfasst. Eine Verbindungslage VL verbindet die Wafer TW, W2, wobei die Verbindung vorteilhafterweise relativ einfach zu lösen ist und die Verbindung bei relativ niedrigen Temperaturen, vorzugsweise Raumtemperatur, stattfinden kann.
Der zweite Wafer W2 hat an seiner dem Trägerwafer TW zugewandten Seite Strukturierungen, die durch Sägen oder Ätzen erzeugt werden können. Diese Strukturierungen stellen die Grenzen zwischen den späteren zweiten Chips der Packages dar.
9 zeigt ein weiteres Zwischenergebnis, bei dem der zweite Chip W2 von der Rückseite, d. h. der dem Trägerwafer TW abgewandten Seite, her gedünnt ist. Der zweite Wafer W2 ist dabei so weit gedünnt, dass die in 8 gezeigten
Strukturierungen S freiliegen und das Material des zweiten Chips des zweiten Wafers W2 in die einzelnen zweiten Chips CH2 vereinzelt ist.
10 zeigt einen weiteren Zwischenschritt, bei dem der Waferverbund mit den zweiten Chips CH2 an seiner Unterseite und der erste Wafer W1 verbunden sind. Die Verbindung kann über Rahmenelemente erfolgen.
An der Oberseite des ersten Wafers W1 sind die funktionalen Strukturen vorteilhafterweise vor dem Verbinden mit dem Waferverbund WV schon erzeugt.
11 zeigt einen weiteren Zwischenschritt, bei dem die Verbindung zwischen dem Trägerwafer TW und den zweiten Chips CH2 gelöst wurde. In einem weiteren Verfahrensschritt wären die späteren Packages durch Vereinzeln des ersten Wafers W1 in separate Bauelemente zu vereinzeln.
Beim kritischen Schritt der 10, d. h. dem Zusammenfügen des Materials des zweiten Wafers W2 mit dem ersten Wafer W1 bzw. dem anschließenden Abkühlen auf Raumtemperatur entstehen keine globalen Spannungen über den gesamten Wafer, da das Material des zweiten Wafers W2 bereits in einzelne zweite Chips CH2 separiert sein kann. Im Übrigen sind die Ausdehnungskoeffizienten des Trägerwafers TW und des ersten Wafers W1 vorteilhafterweise sehr ähnlich und idealerweise identisch, sodass Wölbungen oder gar ein Brechen der Wafer nicht auftreten können. Im Übrigen ist es vorteilhaft, die Steifigkeit des Trägerwafers TW relativ zur Steifigkeit des zweiten Wafers W2 so hoch zu wählen, dass der thermische Ausdehnungskoeffizient des Waferverbunds WF praktisch nur durch den Trägerwafer TW bestimmt ist.
12 zeigt den Vergleich der Selektionsniveaus zwischen einem konventionellen Wafer Level Package und einem vorliegenden Wafer Level Package mit optimiert gewähltem Material des zweiten Chips. Es handelt sich dabei um einen Duplexer mit einem Sendefilter und einem Empfangsfilter. Die in 12 gezeigten Kurven stellen die Einfügedämpfung S₂₁ zwischen dem Sendesignalanschluss und dem Antennenanschluss dar. Die Einfügedämpfung im Passband ist praktisch unverändert. Die Einfügedämpfung bei Frequenzen oberhalb des Passbands ist beim verbesserten Package (Kurve IL2) im Vergleich zum konventionellen Package (Kurve IL1) verringert, wodurch sich das Selektionsniveau verbessert.
13 zeigt die entsprechende Isolation, d. h. die Einfügedämpfung zwischen dem Sendesignalanschluss und dem Empfangssignalanschluss S₃₁ für ein konventionelles Package (Kurve IL1) und für ein verbessertes Package (Kurve IL2). Speziell bei Frequenzen im Sendefrequenzbereich ist die Isolation deutlich verbessert.
14 zeigt vorteilhafte Bandkombinationen für kombinierte Filterfunktionalität im gleichen, hochintegrierten Package. In der Matrix bedeutet ein „O“ zu einem Band der horizontalen Bandbenennung und zu einem Band der vertikalen Bandbenennung, dass HF-Signale dieser zwei Bänder in vorteilhafter Weise in einem gemeinsamen Package bearbeitet werden können. Die Bandbezeichnung gilt dabei für den ersten Anmeldetag der Erfindung.
Am Beispiel des FDD-Bands 1 exemplarisch zusammengefasst: Filterstrukturen für FDD-Band 1 können vorteilhaft mit Filterstrukturen für die FDD/TDD-Bänder 2, 4, 6, 12, 13, 17, 20, 22 bis 25, 27, 29 bis 32, 38, 39 kombiniert werden. Die FDD-Bänder 65 und 66 können wie die Bänder 1 und 4 behandelt werden.
Analog können die Packages verwendet werden, um verschiedene Filter der o.g. Bänder für Empfangs-Einzelfilter oder Sende-Einzelfilter für Diversity Modulanwendungen zu beherbergen.

BU:: Bump-Verbindung
CH1:: erster Chip
CH2:: zweiter Chip
DK:: Durchkontaktierung
H:: Hohlraum
IL1, IL2:: Einfügedämpfungen
IS1, IS2:: Isolationen
LP:: Leiterplatte
R:: Rahmen
S:: Separations-Struktur
SE:: Schaltungselement
SL:: Signalleitung
TW:: Trägerwafer
UBM:: Under-Bump-Metallization
VL:: Verbindungslage
W1:: erster Wafer
W2:: zweiter Wafer
WLP:: Wafer Level Package
WV:: Waferverbund

Claims

Wafer Level Package mit verbesserten Eigenschaften, umfassend – einen ersten Chip aus einem ersten Material mit einem thermischen Ausdehnungskoeffizienten α₁ in einer horizontalen Richtung, – einen zweiten Chip aus einem vom ersten Material verschiedenen Material mit einem thermischen Ausdehnungskoeffizienten α₂ in der horizontalen Richtung, – funktionalen Strukturen, die zwischen den beiden Chips angeordnet sind, wobei – die Ausdehnungskoeffizienten α₁, α₂ sich um mehr als 0,4 ppm/K unterscheiden.
Wafer Level Package nach dem vorherigen Anspruch, wobei die Differenz der Ausdehnungskoeffizienten |α₁ – α₂| größer als 1 ppm/K oder größer als 2 ppm/K oder größer aus 4 ppm/K oder größer als 5 ppm/K ist oder größer als 10 ppm/K ist oder größer als 15 ppm/K ist oder größer als 20 ppm/K ist.
Wafer Level Package nach einem der vorherigen Ansprüche, wobei die Materialien des ersten Chips und des zweiten Chips sich in optischen, elektrischen oder magnetischen Eigenschaften unterscheiden oder eine unterschiedliche Steifigkeit haben.
Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend einen Hohlraum, in dem die funktionalen Strukturen zumindest teilweise angeordnet sind, zwischen den Chips.
Wafer Level Package nach dem vorherigen Anspruch, wobei der Hohlraum seitlich durch einen Rahmen eingeschlossen ist.
Wafer Level Package nach dem vorherigen Anspruch, wobei der Rahmen ein Polymer, ein Metall oder eine Legierung umfasst.
Wafer Level Package nach einem der vorherigen Ansprüche, wobei – der erste Chip ein Material umfasst, das ausgewählt ist aus: einem piezoelektrischen Material, LiTaO₃, LiNbO₃, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas und – und der zweite Chip einen Mehrschichtaufbau mit Material, ausgewählt aus einem piezoelektrischen Material, LiTaO₃, LiNbO₃, Quarz, Silizium, einem Polymer, HTCC, LTCC, Leiterplattenmaterial, einer Keramik, einem Glas, und strukturierte Schaltungselemente und eine Durchkontaktierung hat.
Wafer Level Package nach einem der vorherigen Ansprüche, wobei – das Material des ersten Chips ausgewählt ist aus: einem piezoelektrischen Material, LiTaO₃, LiNbO₃, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas und – das Material des zweiten Chips ausgewählt ist aus: einem piezoelektrischen Material, LiTaO₃, LiNbO₃, Quarz, Silizium, einem Polymer, einer Keramik, einem Glas.
Wafer Level Package nach einem der vorherigen Ansprüche, wobei zumindest einer der beiden Chips einen Mehrlagenaufbau hat.
Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend – eine Signalleitung, die zumindest abschnittsweise auf einer Seitenfläche eines der beiden Chips oder auf je einer Seitenfläche beider Chips verläuft und einen Parallelschwingkreis darstellt.
Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend eine Signalleitung, die die zueinander gewandten Seiten der beiden Chips direkt verschaltet.
Wafer Level Package nach dem vorherigen Anspruch, wobei das Material der Chips mit einem Teil der Signalleitung an der Seitenfläche eine kleinere relative Permittivität ∊_r als LiTaO₃ hat.
Wafer Level Package nach einem der vorherigen Ansprüche, wobei die funktionalen Strukturen an der Oberseite des ersten Chips angeordnet und ausgewählt sind aus SAW Strukturen, BAW Strukturen, GBAW Strukturen, MEMS Strukturen.
Wafer Level Package nach einem der vorherigen Ansprüche, ferner umfassend ein Schaltungselement, das an der Unterseite des zweiten Chips angeordnet und ausgewählt ist aus einem induktiven Element, einem kapazitiven Element, einem resistiven Element, einer Transformationsleitung.
Wafer Level Package nach Anspruch 1, wobei – der erste Chip aus Lithiumtantalat besteht und einen thermischen Ausdehnungskoeffizienten zwischen 9,5 ppm/K und 16 ppm/K hat oder aus Silizium besteht und einen thermischen Ausdehnungskoeffizienten von 3 ppm/K hat, – der zweite Chip aus Glas mit einem thermischen Ausdehnungskoeffizienten von 14 ppm/K besteht, – zwischen den beiden Chips ein Rahmen aus Polymer angeordnet ist, der einen Hohlraum zwischen den beiden Chips umschließt, – im Hohlraum SAW-Bauelementstrukturen als funktionale Struktur an der dem zweiten Chip zugewandten Oberseite des ersten Chips angeordnet sind, – an der dem ersten Chip abgewandten Seite des zweiten Chips eine Bump-Verbindung angeordnet ist, die über eine Signalleitung mit den SAW-Bauelementstrukturen verschaltet ist und – die Signalleitung zumindest abschnittsweise an Seiten des zweiten Chips und des Rahmens verläuft.
Wafer Level Package nach Anspruch 1, wobei – der erste Chip aus Lithiumtantalat oder Lithiumniobat oder Silizium besteht, – der zweite Chip aus Glas besteht, – der zweite Chip eine relative Permittivität von 6,6 hat, – SAW-Bauelementstrukturen an der dem zweiten Chip zugewandten Seite des ersten Chips angeordnet sind und – ein induktives Element an der dem ersten Chip zugewandten Seite des zweiten Chips angeordnet ist, die über eine Durchkontaktierung mit einer Bump-Verbindung an der dem ersten Chip abgewandten Oberseite des zweiten Chips durch den zweiten Chip verschaltet ist.
Wafer Level Package nach Anspruch 1, wobei – der erste Chip aus Lithiumtantalat oder Silizium besteht, – der zweite Chip aus Lithiumniobat besteht, – an der dem zweiten Chip zugewandten Oberseite des ersten Chips SAW-Bauelementstrukturen oder BAW-Bauelementstrukturen für eine erste Filterfunktion angeordnet sind, – an der dem ersten Chip zugewandten Oberseite des zweiten Chips SAW-Bauelementstrukturen oder BAW-Bauelementstrukturen für eine zweite Filterfunktion angeordnet sind, – die Strukturen an der Oberseite des ersten Chips über eine Durchkontaktierung durch den zweiten Chip mit einer Bump-Verbindung an der dem ersten Chip abgewandten Seite des zweiten Chips verschaltet sind und – die Strukturen an der Oberseite des zweiten Chips über eine zweite Durchkontaktierung durch den zweiten Chip mit einer zweiten Bump-Verbindung an der dem ersten Chip abgewandten Oberseite des zweiten Chips verschaltet sind.
Verfahren zur Herstellung eines Wafer Level Package, umfassend die Schritte: – Bereitstellen eines ersten Wafers aus einem ersten Material mit einem thermischen Ausdehnungskoeffizienten α₁ in einer horizontalen Richtung, – Bereitstellen eines Waferverbunds mit einem Trägerwafer und einem zweiten Wafer aus einem vom ersten Material verschiedenen Material mit einem thermischen Ausdehnungskoeffizienten α₂ in der horizontalen Richtung, – Zusammenfügen von erstem Wafers und Waferverbund, wobei das Material des zweiten Wafers zwischen dem ersten Wafer und dem Trägerwafer angeordnet wird, – Vereinzeln des so entstandenen Verbunds mit erstem und zweitem Wafer in einzelne Bauelemente.
Verfahren nach dem vorherigen Anspruch, wobei der Trägerwafer vor dem Vereinzeln entfernt wird.
Verfahren nach einem der beiden vorherigen Ansprüche, wobei der zweite Wafer des Waferverbunds vor dem Zusammenfügen mit dem ersten in separate Chips vereinzelt wird.
Verfahren nach einem der drei vorherigen Ansprüche, wobei funktionale Strukturen vor dem Zusammenfügen an der Oberseite des ersten Wafers strukturiert werden.
Verfahren nach einem der vier vorherigen Ansprüche, wobei die Wafer Durchmesser haben, die größer als 4 Zoll sind.