WO2017057555A1 - 回路基板およびその設計方法 - Google Patents

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WO2017057555A1
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pad electrodes
via conductors
pad
electronic component
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亮史 本多
大 中川
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • H—ELECTRICITY
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    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to a circuit board and a design method thereof, and more particularly, to a circuit board for mounting an electronic component and a design method thereof.
  • Patent Document 1 a circuit board for mounting an electronic component such as a semiconductor element is known (for example, Patent Document 1).
  • Patent Document 1 discloses a circuit board having a conductor pattern (pad electrode) formed on a main surface of a substrate body so as to be connected to a via conductor provided in the substrate body.
  • Various chip parts, a high frequency filter, a transmission filter and a reception filter as a diplexer, a power amplification semiconductor element, and the like are joined to the circuit board using solder (paragraphs 0006 to 0009 of Patent Document 1). reference).
  • FIG. 1 is a schematic cross-sectional view of a circuit board 101 in a comparative example for explaining the problems of the prior art.
  • the circuit board 101 includes a board body 110 and a plurality of via conductors v1 to v provided in the board body 110 so as to be exposed from the inside of the board body 110 to the main surface 110a.
  • v4 and two pad electrodes p1 and p2 provided on the main surface 110a of the substrate body 110 so as to be connected to the via conductors v1 and v2, respectively.
  • Via conductors v1 to v4 are provided on the substrate body 110 in accordance with the positional relationship of a plurality of external terminals (or bumps 6) formed on the electronic component 5.
  • the centers of the via conductors v1 and v2 are coincident with the centers of the pad electrodes p1 and p2, respectively.
  • the electronic component 5 is bonded to the pad electrodes p1 and p2 of the circuit board 101 via the bumps 6.
  • the present invention provides a circuit board and a design method thereof that can reduce the occurrence of short-circuit defects even when pad electrodes are formed out of alignment.
  • a circuit board includes a board body, and a plurality of via conductors provided in the board body so as to be exposed from the inside of the board body to the main surface.
  • a circuit board including a plurality of pad electrodes provided on a main surface of the substrate body so as to be connected to each of the plurality of via conductors. The distance between the centers of at least two pad electrodes of the plurality of pad electrodes is larger than the distance between the centers of the two via conductors connected to each of the pad electrodes, and the distance between the two pad electrodes. Is greater than or equal to the interval between the two via conductors.
  • the distance between the centers of the two pad electrodes is larger than the distance between the centers of the two via conductors connected to each of the pad electrodes, and the distance between the two pad electrodes is equal to or greater than the distance between the two via conductors. Therefore, even when the pad electrode is formed so as to be displaced with respect to a desired position, it is possible to suppress contact with the via conductor located in the displaced direction. As a result, it is possible to reduce the occurrence of short-circuit defects caused by the circuit board.
  • the two pad electrodes may be formed so that at least a part of the two via conductors is exposed.
  • the pad electrode connected to the exposed via conductor is formed on the exposed side with respect to the desired position, the pad electrode is shifted in the shifted direction. It can suppress contacting the via conductor located. As a result, it is possible to reduce the occurrence of short-circuit defects caused by the circuit board.
  • the two pad electrodes are in directions away from the via conductors located next to the via conductors connected to the two pad electrodes, respectively, and adjacent to an interval between adjacent via conductors. It may be provided apart from the via conductor located.
  • the electronic component may be a flip chip component connected to the pad electrode using a bump.
  • the two pad electrodes are respectively located in the vicinity of two opposing sides of the outer periphery of the electronic component. May be located.
  • the two pad electrodes are located at two of the four corners of the electronic component, respectively. It may be.
  • the two pads are defined when a via conductor group including a plurality of adjacent via conductors at a distance within twice the minimum pitch of the plurality of via conductors is defined in plan view of the circuit board.
  • An electrode may be connected to each of the two via conductors located outside the via conductor group.
  • the two pads are defined when a via conductor group including a plurality of adjacent via conductors at a distance within twice the minimum pitch of the plurality of via conductors is defined in plan view of the circuit board.
  • An electrode may be connected to each of the two via conductors located at an outer corner of the via conductor group.
  • a circuit board design method is configured such that the substrate is connected to each of a plurality of via conductors exposed on the main surface of the substrate body.
  • circuit board By designing the circuit board in this way, even when the pad electrode is formed with a deviation from a desired position, it is possible to suppress contact with the via conductor located in the displaced direction. As a result, it is possible to reduce the occurrence of short-circuit defects caused by the circuit board.
  • FIG. 1 is a schematic diagram of a cross-section of a circuit board in a comparative example, where (a) shows a state where the pad electrode is at a desired position, and (b) shows a state where the pad electrode is formed shifted from the desired position.
  • FIG. 2A and 2B are schematic views of the circuit board according to the first embodiment, where FIG. 2A is a plan view and FIG. 2B is a cross-sectional view.
  • 3A and 3B are schematic views of a cross section of the circuit board according to the first embodiment, where FIG. 3A is a state where the pad electrode is in a desired position, and FIG. 3B is a state where the pad electrode is shifted from the desired position. It is a figure which shows a state.
  • FIG. 1 is a schematic diagram of a cross-section of a circuit board in a comparative example, where (a) shows a state where the pad electrode is at a desired position, and (b) shows a state where the pad electrode is formed shifted from the
  • FIG. 4 is a plan view of a circuit board according to the second embodiment.
  • FIG. 5 is a plan view of a circuit board according to a modification of the second embodiment.
  • FIG. 6 is a plan view when electronic components are mounted on the circuit board according to the third embodiment.
  • FIG. 7 is a diagram for explaining the circuit board according to the third embodiment from another aspect.
  • FIG. 8 is a plan view when electronic components are mounted on the circuit board according to the fourth embodiment.
  • FIG. 9 is a diagram for explaining the circuit board according to the fourth embodiment from another aspect.
  • FIG. 10 is a plan view of a circuit board according to the fifth embodiment.
  • 11A and 11B are diagrams for explaining the positional relationship between the via conductor and the pad electrode shown in FIG. 10.
  • FIG. 11A is a diagram according to the fifth embodiment
  • FIG. 11B is a diagram of a comparative example.
  • the circuit board according to the present embodiment is a circuit board for mounting electronic components such as semiconductor elements.
  • the electronic component is, for example, a flip-chip component, and is connected to the circuit board via a plurality of bumps (bonding materials).
  • FIG. 2 is a schematic diagram of the circuit board 1 according to the first embodiment, where (a) is a plan view and (b) is a cross-sectional view.
  • (a) is a plan view
  • (b) is a cross-sectional view.
  • the same type of components are shown in the same pattern, the reference numerals are omitted as appropriate, and strictly speaking, components in different cross sections may be shown in the same drawing and described.
  • the circuit board 1 includes a board body 10, a plurality of via conductors v (v1 to v4) provided inside the board body 10, and a main surface 10a of the board body 10. Are provided with a plurality of pad electrodes p (p1, p2).
  • the substrate body 10 for example, electrical elements such as an inductor, a capacitor, and a resistor, and lead wirings for connecting these electrical elements are formed (not shown).
  • the material of the substrate body 10 is, for example, LTCC ceramics (Low Temperature Co-fired Ceramics).
  • LTCC ceramics Low Temperature Co-fired Ceramics
  • an alumina substrate can also be used.
  • the via conductor v is provided so as to be exposed from the inside of the substrate body 10 to the main surface 10a.
  • the via conductor v is provided on the substrate body 10 in accordance with the positional relationship of a plurality of external terminals (or bumps) formed on the electronic component 5 (see FIG. 3A).
  • the via conductor v has a circular shape in plan view.
  • a material having high conductivity is used, for example, silver, copper tin, nickel, gold, or an alloy selected from these materials.
  • the pad electrode p is an electrode for connecting the electronic component 5 to the circuit board 1.
  • the pad electrodes p1 and p2 are formed so as to be connected to the via conductors v1 and v2 located outside the plurality of via conductors v, respectively.
  • the shape of the pad electrode p is circular in plan view, and the area thereof is larger than the area of the via conductor v.
  • a material having a high bonding property with the bump 6 and the via conductor v and a high conductivity is used as the material of the pad electrode p.
  • the material is selected from silver, copper, tin, nickel, gold, or these materials. An alloy or the like is used.
  • the center Cp of each of the pad electrodes p1 and p2 in the direction in which the pad electrodes p1 and p2 are arranged is the respective of the via conductors v1 and v2. It is designed to be located on the outer side (minus side and plus side in the X direction) with respect to the center Cv.
  • the center distance Dp between the two pad electrodes p1 and p2 is made larger than the center distance Dv between the two via conductors v1 and v2 connected to the pad electrodes p1 and p2, respectively.
  • the interval Ip between the two pad electrodes p1 and p2 is set to be equal to or greater than the interval Iv between the two via conductors v1 and v2. Further, the interval Ip between the two pad electrodes p1 and p2 is made smaller than the center distance Dv between the two via conductors v1 and v2.
  • the shape of the pad electrode p and the via conductor v shown in FIG. 2A may be elliptical, arcuate or angular.
  • the centers Cp of the pad electrodes p1 and p2 in the present embodiment are the centroids of the pad electrodes p1 and p2, respectively, and the centers Cv of the via conductors v1 and v2 are the respective centers of the via conductors v1 and v2.
  • the interval Ip between the two pad electrodes p1 and p2 in this embodiment means the shortest distance between these pad electrodes, and the interval Iv between the two via conductors v1 and v2 indicates the shortest distance between these via conductors. means.
  • the pad electrodes p1 and p2 are formed so that parts of the via conductors v1 and v2 are exposed.
  • the pad electrode p1 is positioned in a direction away from the via conductor v3 located next to the via conductor v1 connected to the pad electrode p1 (minus side in the X direction). is doing.
  • the distance i1 between the pad electrode p1 and the via conductor v3 is designed to be larger than the distance i2 between the adjacent via conductors v1 and v3.
  • the pad electrode p2 is located in a direction away from the via conductor v4 located next to the via conductor v2 connected to the pad electrode p2 (plus side in the X direction).
  • the distance i3 between the pad electrode p2 and the via conductor v4 is designed to be larger than the distance i4 between the adjacent via conductors v2 and v4.
  • FIG. 3A is a view showing a state where the pad electrodes p1 and p2 are at desired positions
  • FIG. 3B is a view showing a state where the pad electrodes p1 and p2 are formed shifted from the desired positions.
  • the electronic component 5 is bonded to the circuit board 1 via bumps 6.
  • the pad electrode p1 and p2 are formed to be shifted to the right side (plus side in the X direction)
  • the interval i1 between the pad electrode p1 and the via conductor v3 is larger than the interval i2
  • the pad electrode p1 is less likely to contact the adjacent via conductor v3.
  • the interval i3 between the original pad electrode p2 and the via conductor v4 is the interval. Since it is larger than i4, it becomes difficult for the pad electrode p2 to contact the adjacent via conductor v4. As a result, the occurrence of short-circuit defects in the product (circuit module) caused by the circuit board 1 is reduced.
  • the pad electrodes p1 and p2 are both formed to be shifted to the right or left. However, only the pad electrode p1 is formed to be shifted to the right or only the pad electrode p2 is formed to be shifted to the left. Even if it is a case, the said effect can be exhibited.
  • a plurality of via holes formed in a ceramic green sheet are filled with a conductive paste to form a ceramic green sheet having a plurality of via conductor patterns. Then, these ceramic green sheets are stacked and integrated to form an unfired laminate block.
  • a plurality of pad electrode patterns connected to each of the plurality of via conductor patterns are formed by screen-printing the surface of the green laminate block.
  • the formation position of the pad electrode pattern is such that, in the direction in which the two pad electrode patterns are arranged (for example, the X direction) among the plurality of pad electrode patterns, the center of each of the two pad electrode patterns becomes the two pad electrode patterns. It is designed in advance so as to be located outside the center of each of the two via conductor patterns to be connected. In addition, the inner edges of the two pad electrode patterns are designed in advance so as to be located on the outer side of the inner edges of the two via conductor patterns.
  • the unfired laminated body block is fired in a lump to produce the circuit board 1 having the via conductor v and the pad electrode p.
  • An electronic component 5 is mounted on the manufactured circuit board 1. Thereafter, the circuit board 1 is resin-sealed so as to cover the electronic component 5 and is put into a reflow furnace.
  • the center distance Dp between the two pad electrodes p1 and p2 is larger than the center distance Dv between the two via conductors v1 and v2 connected to the pad electrodes p1 and p2, respectively.
  • the interval Ip between the two pad electrodes p1 and p2 is greater than or equal to the interval Iv between the two via conductors v1 and v2. Therefore, even when the pad electrodes p1 and p2 are formed so as to be shifted in the direction in which the two via conductors v are arranged with respect to a desired position, the pad electrodes p1 and p2 are in contact with the via conductors v positioned in the shifted direction. Can be suppressed. As a result, it is possible to reduce the occurrence of short-circuit defects caused by the circuit board 1.
  • the two pad electrodes p1 and p2 are designed so that at least a part of the two via conductors v1 and v2 is exposed. Therefore, even if the pad electrodes p1 and p2 connected to the exposed via conductors v1 and v2 are formed to be shifted to the exposed side with respect to the desired position, the via conductors positioned in the shifted direction. Contact with v can be suppressed. As a result, it is possible to reduce the occurrence of short-circuit defects caused by the circuit board 1.
  • the pad electrode p1 is designed to be away from the adjacent via conductor v3 in a direction away from the adjacent via conductor v3 and more than the interval i2 between the adjacent via conductors v1 and v3. . Therefore, even when the pad electrode p1 is formed to be shifted to the adjacent via conductor v3 side with respect to the desired position, the gap i1 between the original pad electrode p1 and the via conductor v3 is large. Contacting v3 can be suppressed. As a result, it is possible to reduce the occurrence of short-circuit defects caused by the circuit board 1.
  • FIG. 4 is a plan view of the circuit board 1A according to the second embodiment.
  • pad electrodes p facing in the X direction are arranged so as to be separated from each other.
  • symbol is described and description is abbreviate
  • the circuit board 1A includes a board body 10, a plurality of via conductors v (v11 to v18, v21 to v28, v31 to v40) provided in the board body 10, and a plurality of board conductors 10 provided on the main surface 10a of the board body 10.
  • Pad electrodes p (p11 to p18, p21 to p28).
  • the circuit board 1 is plate-shaped, the via conductor v is circular, and the pad electrode p is circular.
  • the size of the circuit board 1A is not limited to the mode shown in FIG. For example, it is only necessary to satisfy the positional relationship between the via conductor v and the pad electrode p shown in this embodiment in a part of a circuit board having a large area. Further, different via conductors v may be formed outside the via conductors v shown in the present embodiment at a predetermined distance. Further, the positions of the via conductors v and the pad electrodes p are merely examples, and the via conductors v33 to v39 may be arranged near the via conductors v13 to v18 or v23 to 18.
  • the distance between the centers of the pad electrodes p18 and p28 is larger than the distance between the centers of the via conductors v18 and v28 connected to the pad electrodes p18 and p28, respectively.
  • the interval between the pad electrodes p18 and p28 is set to be equal to or larger than the interval between the via conductors v18 and v28.
  • the distance between the pad electrodes p18 and p28 is made smaller than the distance between the centers of the via conductors v18 and v28.
  • the pad electrode p is formed so as to be shifted in the X direction, the pad electrode p is prevented from contacting the via conductor v located next to the X direction. it can. As a result, the occurrence of short-circuit defects in the product due to the circuit board 1A is reduced.
  • the pad electrodes p are not provided on the via conductors v31 to v40 located inside the circuit board 1A.
  • the via conductors v31 to v40 Pad electrodes p31 to p40 may be provided so as to be connected to each of v40. That is, the pad electrodes p may be provided in a one-to-one correspondence with the via conductors v.
  • the circuit board 1B shown in the modified example can obtain the same effect as the circuit board 1A.
  • FIG. 6 is a plan view showing a circuit board 1C according to the third embodiment.
  • the pad electrodes p facing in the X direction are arranged so as to be separated from each other, and the pad electrodes p located at the corners of the plurality of pad electrodes p are arranged so as to be separated from each other.
  • symbol is described and description is abbreviate
  • FIG. 6 shows a state where the electronic component 5 is mounted on the circuit board 1C.
  • the electronic component 5 is a quadrilateral flip chip product, and is bonded to pad electrodes p (p11 to p18, p21 to p28, p31 to p40) via bumps (not shown).
  • the two pad electrodes p shown in the first embodiment are located in the vicinity of two opposing sides of the outer periphery of the electronic component 5, respectively.
  • one of the two pad electrodes p, the pad electrodes p11 to p18, is positioned in the vicinity of the left side of the electronic component 5, and the other pad electrode p21 to p28 is opposed to the left side of the electronic component 5. It is located near the right side.
  • These pad electrodes p11 to p18 are arranged on the left side (minus side in the X direction) with respect to the via conductors v11 to v18, respectively, and the pad electrodes p21 to p28 are on the right side with respect to the via conductors v21 to v28, respectively. It is arranged on the (X direction plus side).
  • one of the two pad electrodes p, the pad electrode p32 is located in the vicinity of the upper side of the electronic component 5, and the other pad electrode p40 is in the vicinity of the lower side facing the upper side of the electronic component 5. Is located. Then, the pad electrode p32 is disposed on the upper side (the positive side in the Y direction) with respect to the via conductor v32, and the pad electrode p40 is disposed on the lower side (the negative side in the Y direction) with respect to the via conductor v40. Has been placed.
  • the pad electrodes p11, p18, p21, and p28 corresponding to the positions of the four corners of the electronic component 5 are arranged outwardly from the via conductors v11, v18, v21, and v28 and in directions away from each other. .
  • the pad electrodes p32 and p40 are formed to be shifted in the Y direction. Even in this case, even when the pad electrodes p11, p18, p21, and p28 are formed to be shifted in the X direction and the Y direction, the contact with the via conductor v positioned in the shifted direction is suppressed. it can.
  • the pad electrode p remains on the outer periphery of the electronic component 5. Since they are provided so as to be located in the vicinity of the two opposite sides, the stress generated at the joint location near the outer periphery of the electronic component 5 can be relaxed. As a result, it is possible to reduce the occurrence of poor conduction (disconnection) due to the circuit board 1C.
  • a via conductor group A1 that is a partial assembly of a plurality of via conductors v is defined.
  • the via conductor group A1 is a via conductor v (a group of via conductors v adjacent to each other at a distance within twice the minimum pitch of the plurality of via conductors v (for example, the distance between the via conductors v17 and v18). v13 to v18, v23 to v28, v34 to v40).
  • the two pad electrodes p shown in the first embodiment are respectively connected to the two via conductors v located outside the via conductor group A1.
  • one of the two pad electrodes p, pad electrodes p13 to p18, is located on the left side of the via conductor group A1, and the other pad electrode p23 to p28 is located on the right side of the via conductor group A1. is doing.
  • These pad electrodes p13 to p18 are arranged on the left side (minus side in the X direction) with respect to the via conductors v13 to v18, respectively, and the pad electrodes p23 to p28 are on the right side with respect to the via conductors v23 to v28, respectively. It is arranged on the (X direction plus side).
  • the pad electrodes p13, p18, p23, and p28 located at the outer corners of the via conductor group A1 are respectively outer than the via conductors v13, v18, v23, and v28, and the center of the via conductor group A1. Are arranged in directions away from each other.
  • a via conductor group A2 that is an aggregate of other parts of the plurality of via conductors v is defined.
  • the via conductor group A2 is a via conductor v (a group of via conductors v adjacent to each other at a distance within twice the minimum pitch of the plurality of via conductors v (for example, the distance between the via conductors v11 and v12). v12, v11, v31 to v33, v21, v22).
  • the two pad electrodes p described above are connected to the two via conductors v located outside the via conductor group A2 as in the via conductor group A1.
  • one of the two pad electrodes p, pad electrodes p11 and p12 is located on the left side of the via conductor group A2, and the other pad electrode p21, p22 is located on the right side of the via conductor group A2. is doing.
  • the pad electrodes p11 and p12 are arranged on the left side with respect to the via conductors v11 and v12, respectively, and the pad electrodes p21 and p22 are arranged on the right side with respect to the via conductors v21 and v22, respectively.
  • the pad electrodes p11, p12, p21, and p22 located at the outer corners of the via conductor group A2 are respectively outer than the via conductors v11, v12, v21, and v22, and the center of the via conductor group A2 Are arranged in directions away from each other.
  • the pad electrode p is provided outside the via conductor group A1 or A2, so that the via conductor group A1 or It is possible to relieve the stress generated at the joint portion with the electronic component 5 located on the outer side of A2. As a result, the occurrence of poor conduction due to the circuit board 1C can be reduced.
  • FIG. 8 is a plan view showing a circuit board 1D according to the fourth embodiment.
  • the pad electrodes p located at the corners of the plurality of pad electrodes p are arranged so as to be separated from each other.
  • symbol is described and description is abbreviate
  • FIG. 8 shows a state where the electronic component 5 is mounted on the circuit board 1D.
  • the two pad electrodes p shown in the first embodiment are located at two of the four corners of the electronic component 5, respectively.
  • the pad electrodes p11, p18, p21, and p28 corresponding to the positions of the four corners of the electronic component 5 are arranged outwardly from the via conductors v11, v18, v21, and v28, and away from each other.
  • the pad electrodes p14 to p17, p24 to p27, and p31 to p33 are formed so as to completely cover the via conductors v14 to v17, v24 to v27, and v31 to v33, respectively.
  • the pad electrodes p are formed at the four corners of the electronic component 5. Since it is provided, the stress generated at the joints at the four corners of the electronic component 5 where the thermal stress becomes the largest can be relaxed. As a result, it is possible to reduce the occurrence of poor conduction due to the circuit board 1D.
  • a via conductor group A1 that is an aggregate of a part of a plurality of via conductors v is defined as in the third embodiment.
  • the two pad electrodes p described above are respectively connected to two via conductors v located at the outer corners of the via conductor group A1.
  • the pad electrodes p13, p18, p23, and p28 located at the outer corners of the via conductor group A1 are outside the via conductors v13, v18, v23, and v28, respectively, and the center of the via conductor group A1.
  • planar view of the circuit board 1D defines a via conductor group A2 that is an aggregate of a part of the plurality of via conductors v, as in the third embodiment.
  • the two pad electrodes p described above are connected to two via conductors v positioned at the outer corners of the via conductor group A2.
  • the pad electrodes p11, p12, p21, and p22 located at the outer corners of the via conductor group A2 are outside the via conductors v11, v12, v21, and v22, respectively, and the center of the via conductor group A2 Are arranged in directions away from each other.
  • the pad electrode p is provided at the outer corner of the via conductor group A1 or A2, so that the via conductor group It is possible to relieve the stress generated at the junction with the electronic component 5 located outside A1 or A2. As a result, it is possible to reduce the occurrence of poor conduction due to the circuit board 1D.
  • FIG. 10 is a plan view of a circuit board 1E according to the fifth embodiment.
  • adjacent pad electrodes p are formed with their positions shifted in a direction orthogonal to the adjacent direction.
  • symbol is described and description is abbreviate
  • the pad electrodes p13 to p18 adjacent to each other in the Y direction are formed by alternately shifting the positions in the X direction in the order in which the pad electrodes p13 to p18 are arranged.
  • the pad electrodes p23 to p28 adjacent to each other in the Y direction are formed by alternately shifting the positions in the X direction in the order in which the pad electrodes p23 to p28 are arranged.
  • the pad electrodes p11, p31 to p33, p21 adjacent in the X direction are formed by alternately shifting the positions in the Y direction in the order in which the pad electrodes p11, p31 to p33, p21 are arranged.
  • FIG. 11 is a diagram for explaining the positional relationship between the via conductor v and the pad electrode p, (a) is a diagram according to the present embodiment, and (b) is a diagram of a comparative example.
  • the distance D10 between the via conductor v17 and the via conductor v28 and the interval I10 are the same in the present embodiment shown in (a) and the comparative example shown in (b).
  • the pad electrodes p17 and p18 are moved to the right and left (X direction), respectively.
  • the distance D20 between the pad electrode p17 and the pad electrode p18 is made larger than the distance D30 between the two pad electrodes p shown in the comparative example.
  • the interval I20 between the pad electrode p17 and the pad electrode p18 is made larger than the interval I30 between the two pad electrodes p shown in the comparative example.
  • the positional relationship described above includes the positional relationship between the pad electrodes p13 to p17 adjacent in the Y direction, the positional relationship between P23 to p27 adjacent in the Y direction, and the pad electrodes p11, p31 to p33, and p12 adjacent in the X direction. The same applies to the positional relationship.
  • the present invention is established not only as a characteristic circuit board as described above but also as a design method for a circuit board having such a characteristic configuration.
  • the present invention can be widely used as a circuit board used in a wireless communication device or the like.
  • Substrate body 10a Main surface of the substrate body A1, A2 Via conductor group Cp Pad electrode center Cv Via conductor center Dp Center of two pad electrodes Distance Dv Distance between centers of two via conductors Ip Distance between two pad electrodes Iv Distance between two via conductors p, p1, p2, p11 to p18, p21 to p28, p31 to p40 Pad electrodes v, v1 to v4, v11 to v18, v21 to v28, v31 to v40 Via conductor

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Abstract

基板本体（１０）と、基板本体（１０）の内部から主面（１０ａ）に露出するように、基板本体（１０）に設けられている複数のビア導体（ｖ１、ｖ２）と、複数のビア導体（ｖ１、ｖ２）のそれぞれと接続するように、基板本体（１０）の主面（１０ａ）に設けられている複数のパッド電極（ｐ１、ｐ２）とを備える回路基板（１）であって、２つのパッド電極（ｐ１、ｐ２）の中心間距離（Ｄｐ）が、パッド電極（ｐ１、ｐ２）のそれぞれに接続する２つのビア導体（ｖ１、ｖ２）の中心間距離（Ｄｖ）よりも大きく、２つのパッド電極（ｐ１、ｐ２）の間隔（Ｉｐ）が、２つのビア導体（ｖ１、ｖ２）の間隔（Ｉｖ）以上である。

Description

回路基板およびその設計方法
　本発明は、回路基板およびその設計方法に関し、特に、電子部品を搭載するための回路基板およびその設計方法に関する。
　従来から、半導体素子などの電子部品を搭載するための回路基板が知られている（例えば、特許文献１）。
　特許文献１には、基板本体に設けられたビア導体に接続するように、基板本体の主面に形成された導体パターン（パッド電極）を有する回路基板が開示されている。この回路基板には、各種チップ部品、高周波フィルタ、ディプレクサとしての送信用フィルタおよび受信用フィルタ、電力増幅用半導体素子などが、はんだを用いて接合されている（特許文献１の段落０００６～段落０００９参照）。
特開２００７－１２４２０２号公報
　しかしながら、回路基板の高集積化、回路パターンの狭小化が求められる中で、従来技術に示す回路基板では以下の問題がある。図１は、従来技術の問題点を説明するための、比較例における回路基板１０１の断面の模式図である。
　回路基板１０１は、図１の（ａ）に示すように、基板本体１１０と、基板本体１１０の内部から主面１１０ａに露出するように、基板本体１１０に設けられている複数のビア導体ｖ１～ｖ４と、ビア導体ｖ１、ｖ２とそれぞれ接続するように、基板本体１１０の主面１１０ａに設けられている２つのパッド電極ｐ１、ｐ２とを有している。
　ビア導体ｖ１～ｖ４は、電子部品５に形成される複数の外部端子（またはバンプ６）の位置関係に合わせて、基板本体１１０に設けられている。ビア導体ｖ１、ｖ２の中心と、パッド電極ｐ１、ｐ２の中心とは、それぞれ一致している。そして、電子部品５がバンプ６を介して回路基板１０１のパッド電極ｐ１、ｐ２に接合されている。
　この回路基板１０１では、図１の（ｂ）に示すように、パッド電極ｐ１がＸ方向にずれて形成された場合に、ずれて形成されたパッド電極ｐ１が、隣りに位置するビア導体ｖ３に接触することがあった。そのため、製品（回路モジュール）としてショート不良が発生するという問題があった。
　本発明は、パッド電極がずれて形成された場合であっても、ショート不良の発生を低減することのできる回路基板およびその設計方法を提供する。
　上記目的を達成するために、本発明の一態様に係る回路基板は、基板本体と、前記基板本体の内部から主面に露出するように、前記基板本体に設けられている複数のビア導体と、電子部品を接続するためのパッド電極であって、前記複数のビア導体のそれぞれと接続するように、前記基板本体の主面に設けられている複数のパッド電極とを備える回路基板であって、前記複数のパッド電極のうちの、少なくとも、２つのパッド電極の中心間距離が、前記パッド電極のそれぞれに接続する２つの前記ビア導体の中心間距離よりも大きく、前記２つのパッド電極の間隔が、前記２つのビア導体の間隔以上である。
　このように、２つのパッド電極の中心間距離が、パッド電極のそれぞれに接続する２つのビア導体の中心間距離よりも大きく、かつ、２つのパッド電極の間隔が、２つのビア導体の間隔以上であるので、パッド電極が、所望の位置に対してずれて形成された場合であっても、ずれた方向に位置するビア導体と接触することを抑制できる。その結果、回路基板を起因とするショート不良の発生を低減することができる。
　また、前記２つのパッド電極は、前記２つのビア導体の少なくとも一部が露出するように形成されていてもよい。
　このように回路基板を設計した場合には、露出したビア導体に接続されるパッド電極が、所望の位置に対して、露出した側にずれて形成された場合であっても、ずれた方向に位置するビア導体に接触することを抑制できる。その結果、回路基板を起因とするショート不良の発生を低減することができる。
　また、前記２つのパッド電極は、前記２つのパッド電極のそれぞれに接続する前記ビア導体の隣に位置する前記ビア導体からそれぞれ離れる方向で、かつ、隣り合う前記ビア導体どうしの間隔よりも隣に位置する前記ビア導体から離れて設けられていてもよい。
　このように回路基板を設計した場合には、パッド電極が、所望の位置に対して、隣のビア導体側にずれて形成された場合であっても、ずれた方向に位置する隣のビア導体に接触することを抑制できる。その結果、回路基板を起因とするショート不良の発生を低減することができる。
　また、前記電子部品が、バンプを用いて前記パッド電極に接続されるフリップチップ部品であってもよい。
　このように、電子部品として、隣り合うビア導体の距離が近いフリップチップ部品を用いた場合においても、回路基板を起因とするショート不良の発生を低減することができる。
　また、さらに、前記回路基板には四角形状の前記電子部品が接合され、前記回路基板を平面視した場合に、前記２つのパッド電極が、前記電子部品の外周の対向する２辺の近傍にそれぞれ位置していてもよい。
　これによれば、電子部品が接合された回路基板に熱応力が加えられた場合に、電子部品の外周付近の接合箇所にかかる応力を緩和することができる。その結果、回路基板に起因する導通不良（断線）の発生を低減することができる。
　また、さらに、前記回路基板には四角形状の前記電子部品が接合され、前記回路基板を平面視した場合に、前記２つのパッド電極が、前記電子部品の四隅のうちの２箇所にそれぞれ位置していてもよい。
　これによれば、電子部品が接合された回路基板に熱応力が加えられた場合に、電子部品の四隅の接合箇所にかかる応力を緩和することができる。その結果、回路基板に起因する導通不良の発生を低減することができる。
　また、前記回路基板を平面視して、前記複数のビア導体の最小ピッチの２倍以内の距離で隣り合うそれぞれのビア導体をひとくくりとするビア導体群を規定した場合に、前記２つのパッド電極が、前記ビア導体群の外寄りに位置する前記２つのビア導体にそれぞれ接続されていてもよい。
　これによれば、電子部品が接合された回路基板に熱応力が加えられた場合に、ビア導体群の外寄りに位置する、電子部品との接合箇所にかかる応力を緩和することができる。その結果、回路基板に起因する導通不良の発生を低減することができる。
　また、前記回路基板を平面視して、前記複数のビア導体の最小ピッチの２倍以内の距離で隣り合うそれぞれのビア導体をひとくくりとするビア導体群を規定した場合に、前記２つのパッド電極が、前記ビア導体群の外寄りの角に位置する前記２つのビア導体にそれぞれ接続されていてもよい。
　これによれば、電子部品が接合された回路基板に熱応力が加えられた場合に、ビア導体群の外寄りの角に位置する、電子部品との接合箇所にかかる応力を緩和することができる。その結果、回路基板に起因する導通不良の発生を低減することができる。
　上記目的を達成するために、本発明の他の一態様に係る回路基板の設計方法は、基板本体の主面に露出して設けられた複数のビア導体のそれぞれと接続するように、前記基板本体の主面に複数のパッド電極を配置するための回路基板の設計方法であって、前記複数のパッド電極のうちの、２つのパッド電極が並ぶ方向において、前記２つのパッド電極のそれぞれの中心が、前記２つのパッド電極にそれぞれ接続する２つの前記ビア導体のそれぞれの中心よりも外側に位置し、かつ、前記２つのパッド電極の内側の縁が、前記２つのビア導体の内側の縁よりもそれぞれ外側に位置するように、前記２つのパッド電極の配置を決定する。
　このように回路基板を設計することで、パッド電極が、所望の位置に対してずれて形成された場合であっても、ずれた方向に位置するビア導体と接触することを抑制できる。その結果、回路基板を起因とするショート不良の発生を低減することができる。
　本発明によれば、回路基板を起因とするショート不良の発生を低減することができる。
図１は、比較例における回路基板の断面の模式図であり、（ａ）はパッド電極が所望の位置にある状態、（ｂ）はパッド電極が所望の位置からずれて形成された状態を示す図である。 図２は、実施の形態１に係る回路基板の模式図であり、（ａ）は平面図、（ｂ）は断面図である。 図３は、実施の形態１に係る回路基板の断面の模式図であり、（ａ）はパッド電極が所望の位置にある状態、（ｂ）はパッド電極が所望の位置からずれて形成された状態を示す図である。 図４は、実施の形態２に係る回路基板の平面図である。 図５は、実施の形態２の変形例に係る回路基板の平面図である。 図６は、実施の形態３に係る回路基板に電子部品を搭載した場合の平面図である。 図７は、実施の形態３に係る回路基板を別の局面から説明するための図である。 図８は、実施の形態４に係る回路基板に電子部品を搭載した場合の平面図である。 図９は、実施の形態４に係る回路基板を別の局面から説明するための図である。 図１０は、実施の形態５に係る回路基板の平面図である。 図１１は、図１０に示すビア導体とパッド電極との位置関係を説明するための図であり、（ａ）は実施の形態５に係る図、（ｂ）は比較例の図である。
　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、製造工程、および製造工程の順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。また、以下の実施の形態において、「接続される」とは、直接接続される場合だけでなく、他の素子等を介して電気的に接続される場合も含まれる。
　（実施の形態１）
　本実施の形態に係る回路基板は、半導体素子などの電子部品を搭載するための回路基板である。電子部品は、例えば、フリップチップ部品であり、複数のバンプ（接合材）を介して、回路基板に接続される。
　図２は、実施の形態１に係る回路基板１の模式図であり、（ａ）は平面図、（ｂ）は断面図である。以下では、簡明のため、同種の構成要素を同じ模様で示して符号を適宜省略し、また、厳密には別断面にある構成要素を同一図面内に示して説明することがある。
　本実施の形態に係る回路基板１は、図２に示すように、基板本体１０と、基板本体１０の内部に設けられる複数のビア導体ｖ（ｖ１～ｖ４）と、基板本体１０の主面１０ａに設けられる複数のパッド電極ｐ（ｐ１、ｐ２）とを備えている。
　基板本体１０の内部には、例えば、インダクタ、キャパシタ、抵抗などの電気素子や、これらの電気素子を接続する引き回し配線が形成されている（図示省略）。基板本体１０の材料は、例えは、ＬＴＣＣセラミックス（Low Temperature Co-fired Ceramics）である。その他、アルミナ基板などを用いることもできる。
　ビア導体ｖは、基板本体１０の内部から主面１０ａに露出するように設けられている。ビア導体ｖは、電子部品５に形成されている複数の外部端子（またはバンプ）の位置関係に合わせて、基板本体１０に設けられている（図３（ａ）参照）。ビア導体ｖの形状は、平面視して円形状である。ビア導体ｖの材料としては、導電率の高い材料が用いられ、例えば、銀、銅錫、ニッケル、金、または、これらの材料から選択される合金などが用いられる。
　パッド電極ｐは、電子部品５を回路基板１に接続するための電極である。パッド電極ｐ１、ｐ２は、複数のビア導体ｖのうちの外側に位置するビア導体ｖ１、ｖ２にそれぞれ接続するように形成されている。パッド電極ｐの形状は、平面視して円形状であり、その面積は、ビア導体ｖの面積よりも大きい。パッド電極ｐの材料としては、バンプ６およびビア導体ｖとの接合性が高く、導電率の高い材料が用いられ、例えば、銀、銅、錫、ニッケル、金、または、これらの材料から選択される合金などが用いられる。
　本実施の形態の回路基板１は、図２に示すように、パッド電極ｐ１、ｐ２の並ぶ方向（Ｘ方向）において、パッド電極ｐ１、ｐ２のそれぞれの中心Ｃｐが、ビア導体ｖ１、ｖ２のそれぞれの中心Ｃｖに対して、それぞれ外寄り（Ｘ方向のマイナス側、プラス側）に位置するように設計されている。
　具体的には、２つのパッド電極ｐ１、ｐ２の中心間距離Ｄｐを、パッド電極ｐ１、ｐ２のそれぞれに接続する２つのビア導体ｖ１、ｖ２の中心間距離Ｄｖよりも大きくしている。また、２つのパッド電極ｐ１、ｐ２の間隔Ｉｐを、２つのビア導体ｖ１、ｖ２の間隔Ｉｖ以上となるようにしている。また、２つのパッド電極ｐ１、ｐ２の間隔Ｉｐを、２つのビア導体ｖ１、ｖ２の中心間距離Ｄｖよりも小さくしている。
　図２の（ａ）に示すパッド電極ｐおよびビア導体ｖの形状は、楕円状、円弧状または角形状であってもよい。本実施の形態におけるパッド電極ｐ１、ｐ２のそれぞれの中心Ｃｐは、パッド電極ｐ１、ｐ２のそれぞれの図心であり、ビア導体ｖ１、ｖ２のそれぞれの中心Ｃｖは、ビア導体ｖ１、ｖ２のそれぞれの図心である。また、本実施の形態における２つのパッド電極ｐ１、ｐ２の間隔Ｉｐは、これらパッド電極間の最短距離を意味し、２つのビア導体ｖ１、ｖ２の間隔Ｉｖは、これらビア導体間の最短距離を意味する。
　また、本実施の形態では、パッド電極ｐ１、ｐ２は、ビア導体ｖ１、ｖ２の一部が露出するようにそれぞれ形成されている。
　具体的には、図２の（ｂ）に示すように、パッド電極ｐ１は、パッド電極ｐ１に接続するビア導体ｖ１の隣に位置するビア導体ｖ３から離れる方向（Ｘ方向のマイナス側）に位置している。そして、パッド電極ｐ１とビア導体ｖ３との間隔ｉ１は、隣り合うビア導体ｖ１、ｖ３どうしの間隔ｉ２よりも大きくなるように設計されている。また、パッド電極ｐ２は、パッド電極ｐ２に接続するビア導体ｖ２の隣に位置するビア導体ｖ４から離れる方向（Ｘ方向のプラス側）に位置している。そして、パッド電極ｐ２とビア導体ｖ４との間隔ｉ３は、隣り合うビア導体ｖ２、ｖ４どうしの間隔ｉ４よりも大きくなるように設計されている。
　ここで、回路基板１にパッド電極ｐ１、ｐ２を形成する際に、その位置がずれて形成された場合について説明する。図３の（ａ）はパッド電極ｐ１、ｐ２が所望の位置にある状態、（ｂ）はパッド電極ｐ１、ｐ２が所望の位置からずれて形成された状態を示す図である。なお、回路基板１には、バンプ６を介して電子部品５が接合されている。
　本実施の形態に係る回路基板１では、図３の（ｂ）に示すように、パッド電極ｐ１、ｐ２が右側（Ｘ方向のプラス側）にずれて形成された場合であっても、元々のパッド電極ｐ１とビア導体ｖ３との間隔ｉ１が間隔ｉ２より大きいので、パッド電極ｐ１が隣に位置するビア導体ｖ３に接触しにくくなる。また、図示はしていないが、パッド電極ｐ１、ｐ２が左側（Ｘ方向のマイナス側）にずれて形成された場合であっても、元々のパッド電極ｐ２とビア導体ｖ４との間隔ｉ３が間隔ｉ４より大きいので、パッド電極ｐ２が隣に位置するビア導体ｖ４に接触しにくくなる。これにより、回路基板１を起因とする製品（回路モジュール）のショート不良の発生が低減される。
　なお、上記では、パッド電極ｐ１、ｐ２の両方が右側または左側にずれて形成された例を示したが、パッド電極ｐ１のみが右側に、または、パッド電極ｐ２のみが左側にずれて形成された場合であっても、上記効果を発揮することができる。
　次に、回路基板１の製造方法について説明する。
　まず、セラミックグリーンシートに形成された複数のビア孔を導電ペーストで充填し、複数のビア導体パターンを有するセラミックグリーンシートを形成する。そして、これらのセラミックグリーンシートを積み重ねて一体化し、未焼成積層体ブロックを形成する。
　次に、この未焼成積層体ブロックの表面をスクリーン印刷することで、複数のビア導体パターンのそれぞれに接続される複数のパッド電極パターンを形成する。
　パッド電極パターンの形成位置は、複数のパッド電極パターンのうちの、２つのパッド電極パターンが並ぶ方向（例えばＸ方向）において、その２つのパッド電極パターンのそれぞれの中心が、２つのパッド電極パターンにそれぞれ接続する２つのビア導体パターンのそれぞれの中心よりも外側に位置するように予め設計されている。また、２つのパッド電極パターンの内側の縁が、２つのビア導体パターンの内側の縁よりもそれぞれ外側に位置するように予め設計されている。
　パッド電極パターンを形成した後、未焼成積層体ブロックを一括して焼成することで、ビア導体ｖおよびパッド電極ｐを有する回路基板１を作製する。
　作製された回路基板１には、電子部品５が実装される。回路基板１は、その後、電子部品５を覆うように樹脂封止され、また、リフロー炉に投入される。
　本実施の形態では、前述したように、２つのパッド電極ｐ１、ｐ２の中心間距離Ｄｐが、パッド電極ｐ１、ｐ２のそれぞれに接続する２つのビア導体ｖ１、ｖ２の中心間距離Ｄｖよりも大きく、かつ、２つのパッド電極ｐ１、ｐ２の間隔Ｉｐが、２つのビア導体ｖ１、ｖ２の間隔Ｉｖ以上である。したがって、パッド電極ｐ１、ｐ２が、所望の位置に対して、２つのビア導体ｖが並ぶ方向にずれて形成された場合であっても、ずれた方向に位置するビア導体ｖに接触することを抑制できる。その結果、回路基板１を起因とするショート不良の発生を低減することができる。
　また、２つのパッド電極ｐ１、ｐ２を、２つのビア導体ｖ１、ｖ２の少なくとも一部が露出するように設計している。したがって、露出したビア導体ｖ１、ｖ２に接続されるパッド電極ｐ１、ｐ２が、所望の位置に対して、露出した側にずれて形成された場合であっても、ずれた方向に位置するビア導体ｖに接触することを抑制できる。その結果、回路基板１を起因とするショート不良の発生を低減することができる。
　また、パッド電極ｐ１を、隣に位置するビア導体ｖ３から離れる方向で、かつ、隣り合うビア導体ｖ１、ｖ３どうしの間隔ｉ２よりも、隣に位置するビア導体ｖ３から離れるように設計している。したがって、パッド電極ｐ１が、所望の位置に対して、隣のビア導体ｖ３側にずれて形成された場合であっても、元々のパッド電極ｐ１とビア導体ｖ３の間隔ｉ１が大きいので、ビア導体ｖ３に接触することを抑制できる。その結果、回路基板１を起因とするショート不良の発生を低減することができる。
　また、電子部品５として、隣り合うビア導体ｖの距離が近いフリップチップ部品を用いた場合においても、回路基板１を起因とするショート不良の発生を低減することができる。
　以上、実施の形態１にて本発明の代表例を説明したが、以下において、実施の形態１をさらに具体化した他の実施の形態を説明する。
　（実施の形態２）
　図４は、実施の形態２に係る回路基板１Ａの平面図である。回路基板１Ａでは、Ｘ方向に向かい合うパッド電極ｐが、互いに離れるように配置されている。なお、実施の形態１と共通する構成については、同じ符号を記し、説明を省略する。
　この回路基板１Ａは、基板本体１０と、基板本体１０の内部に設けられる複数のビア導体ｖ（ｖ１１～ｖ１８、ｖ２１～ｖ２８、ｖ３１～ｖ４０）と、基板本体１０の主面１０ａに設けられる複数のパッド電極ｐ（ｐ１１～ｐ１８、ｐ２１～ｐ２８）とを備えている。回路基板１は板状であり、ビア導体ｖは円形であり、パッド電極ｐは円形である。
　なお、回路基板１Ａの大きさは、図４に示す態様に限られない。例えば、面積の大きい回路基板のうちの一部において、本実施の形態にて示すビア導体ｖとパッド電極ｐとの位置関係を満たせばよい。また、本実施の形態にて示すビア導体ｖの外側に、所定の距離を離して異なるビア導体ｖが形成されていてもよい。また、ビア導体ｖやパッド電極ｐの位置は例示であり、ビア導体ｖ３３～ｖ３９が、ビア導体ｖ１３～ｖ１８またはｖ２３～１８の近くに配置されていてもよい。
　本実施の形態の回路基板１Ａは、例えば、パッド電極ｐ１８、ｐ２８の中心間距離を、パッド電極ｐ１８、ｐ２８のそれぞれに接続するビア導体ｖ１８、ｖ２８の中心間距離よりも大きくしている。また、パッド電極ｐ１８、ｐ２８の間隔を、ビア導体ｖ１８、ｖ２８の間隔以上となるようにしている。また、パッド電極ｐ１８、ｐ２８の間隔を、ビア導体ｖ１８、ｖ２８の中心間距離よりも小さくしている。
　また、左右方向（Ｘ方向）にそれぞれ向かい合う、他のパッド電極ｐ１１～ｐ１７、ｐ２１～２７と、他のビア導体ｖ１１～ｖ１７、ｖ２１～ｖ２７との位置関係についても同様である。
　本実施の形態に係る回路基板１Ａでは、パッド電極ｐがＸ方向にずれて形成された場合であっても、パッド電極ｐが、Ｘ方向の隣に位置するビア導体ｖに接触することを抑制できる。これにより、回路基板１Ａを起因とする製品のショート不良の発生が低減される。
　なお、回路基板１Ａでは、回路基板１Ａの内側に位置するビア導体ｖ３１～ｖ４０にパッド電極ｐを設けていないが、変形例の回路基板１Ｂに示すように（図５参照）、ビア導体ｖ３１～ｖ４０のそれぞれに接続するようにパッド電極ｐ３１～ｐ４０を設けてもよい。すなわち、ビア導体ｖに対してパッド電極ｐを一対一対応で設けてもよい。変形例に示す回路基板１Ｂでも、回路基板１Ａと同様の効果を得られる。
　（実施の形態３）
　図６は、実施の形態３に係る回路基板１Ｃを示す平面図である。この回路基板１Ｃでは、Ｘ方向に向かい合うパッド電極ｐが互いに離れるように配置され、さらに、複数のパッド電極ｐのうちの隅に位置するパッド電極ｐが互いに離れるように配置されている。なお、実施の形態２と共通する構成については、同じ符号を記し、説明を省略する。
　図６は、回路基板１Ｃに電子部品５が搭載されている状態を示している。電子部品５は、四角形状をしたフリップチップ品であり、バンプ（図示せず）を介してパッド電極ｐ（ｐ１１～ｐ１８、ｐ２１～ｐ２８、ｐ３１～ｐ４０）に接合されている。
　本実施の形態では、回路基板１Ｃを平面視した場合に、実施の形態１で示す２つのパッド電極ｐが、電子部品５の外周の対向する２辺の近傍にそれぞれ位置している。
　すなわち、２つのパッド電極ｐのうちの一方であるパッド電極ｐ１１～ｐ１８が、電子部品５の左辺の近傍に位置しており、他方であるパッド電極ｐ２１～ｐ２８が、電子部品５の左辺に対向する右辺の近傍に位置している。そして、これらパッド電極ｐ１１～ｐ１８が、ビア導体ｖ１１～ｖ１８に対してそれぞれ左寄り（Ｘ方向のマイナス側）に配置されており、パッド電極ｐ２１～ｐ２８が、ビア導体ｖ２１～ｖ２８に対してそれぞれ右寄り（Ｘ方向のプラス側）に配置されている。
　また、２つのパッド電極ｐのうちの一方であるパッド電極ｐ３２が、電子部品５の上辺の近傍に位置しており、他方であるパッド電極ｐ４０が、電子部品５の上辺に対向する下辺の近傍に位置している。そして、このパッド電極ｐ３２が、ビア導体ｖ３２に対して上寄り（Ｙ方向のプラス側）に配置されており、パッド電極ｐ４０が、ビア導体ｖ４０に対して下寄り（Ｙ方向のマイナス側）に配置されている。
　さらに、電子部品５の四隅の位置に対応するパッド電極ｐ１１、ｐ１８、ｐ２１、ｐ２８が、ビア導体ｖ１１、ｖ１８、ｖ２１、ｖ２８に対してそれぞれ外寄りであって、互いに離れる方向に配置されている。
　これらの構成により、所望の位置に対して、パッド電極ｐ１１～ｐ１８、ｐ２１～ｐ２８がＸ方向にずれて形成された場合であっても、パッド電極ｐ３２、ｐ４０がＹ方向にずれて形成された場合であっても、また、パッド電極ｐ１１、ｐ１８、ｐ２１、ｐ２８がＸ方向、Ｙ方向にずれて形成された場合であっても、ずれた方向に位置するビア導体ｖに接触することを抑制できる。
　また、電子部品５が接合された回路基板１Ｃが樹脂封止されたり、リフロー炉に投入されたりして、熱応力が加えられた場合であっても、パッド電極ｐが電子部品５の外周の対向する２辺の近傍に位置するようにそれぞれ設けられているので、電子部品５の外周付近の接合箇所に発生する応力を緩和することができる。その結果、回路基板１Ｃに起因する導通不良（断線）の発生を低減することができる。
　また、図７を参照して、実施の形態３に係る回路基板１Ｃを別の局面から見た場合について説明する。
　例えば、回路基板１Ｃを平面視して、複数のビア導体ｖの一部の集合体であるビア導体群Ａ１を規定する。ビア導体群Ａ１とは、複数のビア導体ｖの最小ピッチ（例えば、ビア導体ｖ１７とｖ１８との距離）の２倍以内の距離で隣り合うそれぞれのビア導体ｖをひとくくりとするビア導体ｖ（ｖ１３～ｖ１８、ｖ２３～ｖ２８、ｖ３４～ｖ４０）の集合体である。
　本実施の形態では、実施の形態１で示す２つのパッド電極ｐが、このビア導体群Ａ１の外寄りに位置する２つのビア導体ｖにそれぞれ接続されている。
　すなわち、２つのパッド電極ｐのうちの一方であるパッド電極ｐ１３～ｐ１８が、ビア導体群Ａ１の左側に位置しており、他方であるパッド電極ｐ２３～ｐ２８が、ビア導体群Ａ１の右側に位置している。そして、これらパッド電極ｐ１３～ｐ１８が、ビア導体ｖ１３～ｖ１８に対してそれぞれ左寄り（Ｘ方向のマイナス側）に配置されており、パッド電極ｐ２３～ｐ２８が、ビア導体ｖ２３～ｖ２８に対してそれぞれ右寄り（Ｘ方向のプラス側）に配置されている。
　さらに、ビア導体群Ａ１の外寄りの角に位置するパッド電極ｐ１３、ｐ１８、ｐ２３、ｐ２８が、ビア導体ｖ１３、ｖ１８、ｖ２３、ｖ２８に対してそれぞれ外寄りであって、ビア導体群Ａ１の中央から互いに離れる方向に配置されている。
　また、回路基板１Ｃを平面視して、複数のビア導体ｖの他の一部の集合体であるビア導体群Ａ２を規定する。ビア導体群Ａ２とは、複数のビア導体ｖの最小ピッチ（例えば、ビア導体ｖ１１とｖ１２との距離）の２倍以内の距離で隣り合うそれぞれのビア導体ｖをひとくくりとするビア導体ｖ（ｖ１２、ｖ１１、ｖ３１～ｖ３３、ｖ２１、ｖ２２）の集合体である。
　このビア導体群Ａ２についても、ビア導体群Ａ１と同様に、前述した２つのパッド電極ｐが、このビア導体群Ａ２の外寄りに位置する２つのビア導体ｖにそれぞれ接続されている。
　すなわち、２つのパッド電極ｐのうちの一方であるパッド電極ｐ１１、ｐ１２が、ビア導体群Ａ２の左側に位置しており、他方であるパッド電極ｐ２１、ｐ２２が、ビア導体群Ａ２の右側に位置している。そして、これらパッド電極ｐ１１、ｐ１２が、ビア導体ｖ１１、ｖ１２に対してそれぞれ左寄りに配置されており、パッド電極ｐ２１、ｐ２２が、ビア導体ｖ２１、ｖ２２に対してそれぞれ右寄りに配置されている。
　さらに、ビア導体群Ａ２の外寄りの角に位置するパッド電極ｐ１１、ｐ１２、ｐ２１、ｐ２２が、ビア導体ｖ１１、ｖ１２、ｖ２１、ｖ２２に対してそれぞれ外寄りであって、ビア導体群Ａ２の中央から互いに離れる方向に配置されている。
　これらの構成により、所望の位置に対して、パッド電極ｐ１１～ｐ１８、ｐ２１～ｐ２８がＸ方向にずれて形成された場合であっても、また、パッド電極ｐ１３、ｐ１８、ｐ２３、ｐ２８、ｐ１１、ｐ１２、ｐ２１、ｐ２２がＸ方向、Ｙ方向にずれて形成された場合であっても、ずれた方向に位置するビア導体ｖに接触することを抑制できる。
　また、電子部品５が接合された回路基板１Ｃに熱応力が加えられた場合であっても、パッド電極ｐがビア導体群Ａ１またはＡ２の外寄りに設けられているので、ビア導体群Ａ１またはＡ２の外寄りに位置する、電子部品５との接合箇所に発生する応力を緩和することができる。その結果、回路基板１Ｃに起因する導通不良の発生を低減することができる。
　（実施の形態４）
　図８は、実施の形態４に係る回路基板１Ｄを示す平面図である。この回路基板１Ｄでは、複数のパッド電極ｐのうちの隅に位置するパッド電極ｐが互いに離れるように配置されている。なお、実施の形態２、３と共通する構成については、同じ符号を記し、説明を省略する。
　図８は、回路基板１Ｄに電子部品５が搭載されている状態を示している。
　本実施の形態では、回路基板１Ｄを平面視した場合に、実施の形態１で示す２つのパッド電極ｐが、電子部品５の四隅のうちの２箇所にそれぞれ位置している。すなわち、電子部品５の四隅の位置に対応するパッド電極ｐ１１、ｐ１８、ｐ２１、ｐ２８が、ビア導体ｖ１１、ｖ１８、ｖ２１、ｖ２８に対してそれぞれ外寄りであって、互いに離れる方向に配置されている。なお、パッド電極ｐ１４～ｐ１７、ｐ２４～ｐ２７、ｐ３１～ｐ３３は、ビア導体ｖ１４～ｖ１７、ｖ２４～ｖ２７、ｖ３１～ｖ３３のそれぞれを完全に覆うように形成されている。
　これらの構成により、パッド電極ｐ１１、ｐ１８、ｐ２１、ｐ２８が、所望の位置に対して、Ｘ方向、Ｙ方向にずれて形成された場合であっても、ずれた方向に位置するビア導体ｖに接触することを抑制できる。
　また、電子部品５が接合された回路基板１Ｄが樹脂封止されたり、リフロー炉に投入されたりして、熱応力が加えられた場合であっても、パッド電極ｐが電子部品５の四隅に設けられているので、熱応力が最も大きくなる電子部品５の四隅の接合箇所に発生する応力を緩和することができる。その結果、回路基板１Ｄに起因する導通不良の発生を低減することができる。
　また、図９を参照して、実施の形態４に係る回路基板１Ｄを別の局面から見た場合について説明する。
　例えば、回路基板１Ｄを平面視して、実施の形態３と同様に、複数のビア導体ｖの一部の集合体であるビア導体群Ａ１を規定する。
　本実施の形態では、前述した２つのパッド電極ｐが、ビア導体群Ａ１のうちの外寄りの角に位置する２つのビア導体ｖにそれぞれ接続されている。そして、ビア導体群Ａ１の外寄りの角に位置するパッド電極ｐ１３、ｐ１８、ｐ２３、ｐ２８が、ビア導体ｖ１３、ｖ１８、ｖ２３、ｖ２８に対してそれぞれ外寄りであって、ビア導体群Ａ１の中央から互いに離れる方向に配置されている。
　さらに、回路基板１Ｄを平面視して、実施の形態３と同様に、複数のビア導体ｖの一部の集合体であるビア導体群Ａ２を規定する。
　このビア導体群Ａ２についても、前述した２つのパッド電極ｐが、このビア導体群Ａ２の外寄りの角に位置する２つのビア導体ｖにそれぞれ接続されている。そして、ビア導体群Ａ２の外寄りの角に位置するパッド電極ｐ１１、ｐ１２、ｐ２１、ｐ２２が、ビア導体ｖ１１、ｖ１２、ｖ２１、ｖ２２に対してそれぞれ外寄りであって、ビア導体群Ａ２の中央から互いに離れる方向に配置されている。
　これらの構成により、パッド電極ｐ１３、ｐ１８、ｐ２３、ｐ２８、ｐ１１、ｐ１２、ｐ２１、ｐ２２が、所望の位置に対して、Ｘ方向、Ｙ方向にずれて形成された場合であっても、ずれた方向に位置するビア導体ｖに接触することを抑制できる。
　また、電子部品５が接合された回路基板１Ｄに熱応力が加えられた場合であっても、パッド電極ｐがビア導体群Ａ１またはＡ２の外寄りの角に設けられているので、ビア導体群Ａ１またはＡ２の外寄りに位置する、電子部品５との接合箇所に発生する応力を緩和することができる。その結果、回路基板１Ｄに起因する導通不良の発生を低減することができる。
　（実施の形態５）
　図１０は、実施の形態５に係る回路基板１Ｅの平面図である。
　本実施の形態に係る回路基板１Ｅでは、隣り合うパッド電極ｐが、隣り合う方向と直交する方向に、それぞれ位置を移して形成されている。なお、実施の形態２と共通する構成については、同じ符号を記し、説明を省略する。
　回路基板１Ｅにおいて、Ｙ方向に隣り合うパッド電極ｐ１３～ｐ１８は、パッド電極ｐ１３～ｐ１８の並ぶ順に、Ｘ方向に交互に位置を移して形成されている。Ｙ方向に隣り合うパッド電極ｐ２３～ｐ２８は、パッド電極ｐ２３～ｐ２８の並ぶ順に、Ｘ方向に交互に位置を移して形成されている。Ｘ方向に隣り合うパッド電極ｐ１１、ｐ３１～ｐ３３、ｐ２１は、パッド電極ｐ１１、ｐ３１～ｐ３３、ｐ２１の並ぶ順に、Ｙ方向に交互に位置を移して形成されている。
　図１１は、ビア導体ｖとパッド電極ｐとの位置関係を説明するための図であり、（ａ）は本実施の形態に係る図、（ｂ）は比較例の図である。この図において、ビア導体ｖ１７とビア導体ｖ２８との距離Ｄ１０、および、その間隔Ｉ１０は、（ａ）に示す本実施の形態と（ｂ）に示す比較例とで同じである。
　本実施の形態では、図１１の（ａ）に示すようにパッド電極ｐ１７、ｐ１８をそれぞれ右左（Ｘ方向）に移している。これにより、パッド電極ｐ１７とパッド電極ｐ１８との距離Ｄ２０を、比較例に示す２つのパッド電極ｐの距離Ｄ３０よりも大きくしている。また、パッド電極ｐ１７とパッド電極ｐ１８との間隔Ｉ２０を、比較例に示す２つのパッド電極ｐの間隔Ｉ３０よりも大きくしている。なお、上記の位置関係は、Ｙ方向に隣り合うパッド電極ｐ１３～ｐ１７の位置関係、Ｙ方向に隣り合うＰ２３～ｐ２７の位置関係、および、Ｘ方向に隣り合うパッド電極ｐ１１、ｐ３１～ｐ３３、ｐ１２の位置関係についても同様である。
　この回路基板１Ｅでは、パッド電極ｐがＸ方向またはＹ方向にずれて形成された場合であっても、ビア導体ｖに接触することを抑制できる。これにより、回路基板１Ｅを起因とするショート不良の発生を低減することができる。
　以上、本発明の実施の形態及びその変形例に係る回路基板について説明したが、本発明は、個々の実施の形態及びその変形例には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及びその変形例に施したものや、異なる実施の形態及びその変形例における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
　また、本発明は、上記のような特徴的な回路基板だけではなく、このような特徴的な構成を有する回路基板の設計方法としても成立する。
　本発明は、無線通信装置などに用いられる回路基板として広く利用できる。
　　１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ　回路基板
　　５　　　電子部品
　　６　　　バンプ
　　１０　　基板本体
　　１０ａ　基板本体の主面
　　Ａ１、Ａ２　ビア導体群
　　Ｃｐ　　パッド電極の中心
　　Ｃｖ　　ビア導体の中心
　　Ｄｐ　　２つのパッド電極の中心間距離
　　Ｄｖ　　２つのビア導体の中心間距離
　　Ｉｐ　　２つのパッド電極の間隔
　　Ｉｖ　　２つのビア導体の間隔
　　ｐ、ｐ１、ｐ２、ｐ１１～ｐ１８、ｐ２１～ｐ２８、ｐ３１～ｐ４０　パッド電極
　　ｖ、ｖ１～ｖ４、ｖ１１～ｖ１８、ｖ２１～ｖ２８、ｖ３１～ｖ４０　ビア導体

Claims (9)

  1. 　基板本体と、
    　前記基板本体の内部から主面に露出するように、前記基板本体に設けられている複数のビア導体と、
    　電子部品を接続するためのパッド電極であって、前記複数のビア導体のそれぞれと接続するように、前記基板本体の主面に設けられている複数のパッド電極と
    　を備える回路基板であって、
    　前記複数のパッド電極のうちの、少なくとも、２つのパッド電極の中心間距離が、前記パッド電極のそれぞれに接続する２つの前記ビア導体の中心間距離よりも大きく、
    　前記２つのパッド電極の間隔が、前記２つのビア導体の間隔以上である
    　回路基板。
  2. 　前記２つのパッド電極は、前記２つのビア導体の少なくとも一部が露出するように形成されている
    　請求項１に記載の回路基板。
  3. 　前記２つのパッド電極は、前記２つのパッド電極のそれぞれに接続する前記ビア導体の隣に位置する前記ビア導体からそれぞれ離れる方向で、かつ、隣り合う前記ビア導体どうしの間隔よりも隣に位置する前記ビア導体から離れて設けられている
    　請求項１または２に記載の回路基板。
  4. 　前記電子部品が、バンプを用いて前記複数のパッド電極に接続されるフリップチップ部品である
    　請求項１～３のいずれか１項に記載の回路基板。
  5. 　さらに、
    　前記回路基板には四角形状の前記電子部品が接合され、
    　前記回路基板を平面視した場合に、
    　前記２つのパッド電極が、前記電子部品の外周の対向する２辺の近傍にそれぞれ位置している
    　請求項１～４のいずれか１項に記載の回路基板。
  6. 　さらに、
    　前記回路基板には四角形状の前記電子部品が接合され、
    　前記回路基板を平面視した場合に、
    　前記２つのパッド電極が、前記電子部品の四隅のうちの２箇所にそれぞれ位置している
    　請求項１～４のいずれか１項に記載の回路基板。
  7. 　前記回路基板を平面視して、前記複数のビア導体の最小ピッチの２倍以内の距離で隣り合うそれぞれのビア導体をひとくくりとするビア導体群を規定した場合に、
    　前記２つのパッド電極が、前記ビア導体群の外寄りに位置する前記２つのビア導体にそれぞれ接続されている
    　請求項１～４のいずれか１項に記載の回路基板。
  8. 　前記回路基板を平面視して、前記複数のビア導体の最小ピッチの２倍以内の距離で隣り合うそれぞれのビア導体をひとくくりとするビア導体群を規定した場合に、
    　前記２つのパッド電極が、前記ビア導体群の外寄りの角に位置する前記２つのビア導体にそれぞれ接続されている
    　請求項１～４のいずれか１項に記載の回路基板。
  9. 　基板本体の主面に露出して設けられた複数のビア導体のそれぞれと接続するように、前記基板本体の主面に複数のパッド電極を配置するための回路基板の設計方法であって、
    　前記複数のパッド電極のうちの、２つのパッド電極が並ぶ方向において、前記２つのパッド電極のそれぞれの中心が、前記２つのパッド電極にそれぞれ接続する２つの前記ビア導体のそれぞれの中心よりも外側に位置し、かつ、前記２つのパッド電極の内側の縁が、前記２つのビア導体の内側の縁よりもそれぞれ外側に位置するように、前記２つのパッド電極の配置を決定する
    　回路基板の設計方法。
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