WO2017054573A1 - 一种配置方法及装置 - Google Patents
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Definitions
- This document relates to, but is not limited to, the field of communications, and in particular to a configuration method and apparatus.
- PCIE Lane provides hardware designers with access to in-board devices or to PCIE Riser (Peripheral Component Interconnect Express Riser) card slots. The hardware designer will also provide a standard PCIE slot for the PCIE riser card. Users can choose to use standard PCIE devices according to their business needs.
- PCIE Lanes inside the CPU are logically managed in the form of ports.
- the BIOS of the basic input/output system is required to correctly configure the corresponding ports of the CPU according to the actual hardware routing, so that it can be used normally under the operating system. .
- the common practice in the industry is to write these parameter information in the BIOS according to the port design specification document provided by the hardware.
- the BIOS configures these parameter information to the corresponding CPU port.
- the register complete the configuration of the port. This practice includes the following two defects:
- the BIOS engineer must know the usage of the CPU port in advance. That is, the hardware designer needs to develop the PCIE riser card in advance, and provides the port design description document. The BIOS engineer can configure the port of the CPU. Can not be dynamically compatible with different PCIE riser cards. The biggest hidden danger is that if the user needs to support the new PCIE riser card, even if the server is already shipped or shipped, the BIOS needs to be updated.
- BIOS must do the corresponding development work, which affects the work efficiency.
- the embodiment of the invention provides a configuration method and device for implementing dynamic configuration of a CPU port.
- An embodiment of the present invention provides a configuration method, where the method includes:
- the basic input/output system BIOS obtains the configuration information stored in the field replaceable unit FRU of the PCIE riser card of the peripheral component through the baseboard management controller BMC;
- the BIOS When the BIOS is started, the BIOS configures a CPU port according to the configuration information.
- the configuration information includes a binary file generated from one or more data structure tables and header information of the binary file;
- the data structure table includes parameters required for configuring the CPU
- the header information is information for writing the binary file to the PCIE riser card.
- the configuration information stored in the field replaceable unit FRU of the PCIE riser card is obtained by the BIOS of the basic input/output system BIOS.
- the BIOS After the BIOS sends the IPMI command to the BMC, the BIOS receives the configuration information stored in the FRU of the PCIE riser card read by the BMC.
- the method further includes:
- the BIOS stores the configuration information in a non-volatile variable area.
- the BIOS configured to configure the CPU port according to the configuration information includes:
- the BIOS reads configuration information in the non-volatile variable area, and configures the CPU port according to the read configuration information.
- the embodiment of the present invention further provides a configuration device, which is disposed in a BIOS of a basic input/output system, and the device includes:
- the information acquiring module is configured to acquire, by using the baseboard management controller BMC, configuration information stored in a field replaceable unit FRU of the peripheral component quick interconnect transit PCIE riser card;
- the configuration module is configured to configure the CPU port according to the configuration information when the BIOS is started.
- the configuration information includes a binary file generated from one or more data structure tables and header information of the binary file;
- the data structure table includes parameters required for configuring the CPU
- the header information is information for writing the binary file to the PCIE riser card.
- the information acquiring module After the information acquiring module sends the intelligent platform management interface IPMI command to the BMC, the information acquiring module stores the configuration information stored in the FRU of the PCIE riser card read by the BMC.
- the device also includes:
- a storage module configured to store the configuration information in a non-volatile variable area.
- the configuration module is configured to implement configuring the CPU port according to the configuration information by:
- the configuration module reads configuration information in the non-volatile variable area, and configures the CPU port according to the read configuration information.
- the configuration of the CPU port is configured in the FRU of the PCIE riser card.
- the configuration information is obtained through the BMC to configure the CPU port to implement dynamic configuration of the CPU port.
- Embodiment 1 is a flowchart of a configuration method in Embodiment 1;
- FIG. 2 is a schematic structural diagram of a configuration apparatus in Embodiment 1;
- BIOS BIOS, BMC, and FRU in Embodiment 2;
- Embodiment 4 is a schematic diagram of arrangement of CPU port configuration parameters in Embodiment 2;
- FIG. 5 is a schematic diagram showing the structure of a binary file generated by the homebrew tool in the second embodiment
- FIG. 6 is a schematic structural diagram of a generated binary file in the second embodiment.
- this embodiment provides a configuration method, where the method includes:
- Step S11 The basic input/output system BIOS acquires configuration information stored in the field replaceable unit FRU of the PCIE riser card through the baseboard management controller BMC;
- the configuration information includes: according to one or more binary files generated by the data structure table and header information of the binary file; wherein the data structure table includes parameters required for configuring the CPU;
- the header information is information for writing the binary file to the PCIE riser card, and may be customized according to a specific situation in a specific implementation.
- Step S13 When the BIOS is started, the BIOS configures the CPU port according to the configuration information.
- the method further includes:
- Step S12 The BIOS stores the configuration information in a non-volatile variable area.
- the non-volatile variable area refers to an area where data is not lost in the case of power failure.
- the non-volatile variable area is used to store permanent data.
- the BIOS reads the configuration information in the non-volatile variable area, and configures the CPU port according to the read configuration information.
- the embodiment further provides a configuration device, which is disposed in a BIOS of a basic input/output system, and the device includes:
- the information obtaining module 11 is configured to acquire, by using the baseboard management controller BMC, configuration information stored in a field replaceable unit FRU of the PCIE riser card;
- the configuration module 12 is configured to configure the CPU port according to the configuration information when the BIOS is started.
- the configuration information includes a binary file generated from one or more data structure tables and header information of the binary file;
- the data structure table includes parameters required for configuring the CPU
- the header information is information for writing the binary file to the PCIE riser card.
- the information acquiring module After the information acquiring module sends the intelligent platform management interface IPMI command to the BMC, the information acquiring module stores the configuration information stored in the FRU of the PCIE riser card read by the BMC.
- the device further includes:
- the storage module 13 is configured to store the configuration information in a non-volatile variable area.
- the non-volatile variable area refers to an area where data is not lost in the case of power failure.
- the non-volatile variable area is used to store permanent data.
- the configuration module is configured to provide a method for configuring a CPU port according to the configuration information:
- the configuration module reads configuration information in the non-volatile variable area, and configures the CPU port according to the read configuration information.
- the CPU port parameter information is not written in the BIOS code in the form of a static table, but is stored in the FRU of the PCIE riser card.
- the IPMI command is sent from the BIOS to the BMC through the IPMI (Intelligent Platform Management Interface) command mode.
- the BMC obtains the CPU port from the FRU of the PCIE riser card through the I2C bus.
- the BIOS After the configuration information is sent to the BIOS, the BMC sends the configuration information to the BIOS.
- the BIOS verifies the information, it updates to the non-volatile variable area of the SPI flash memory, which is the serial peripheral interface SPI. Finally, the BIOS process is modified. Read the configuration information stored in the variable area to configure the corresponding port of the CPU.
- the parameter data is filled in as a plurality of consecutive data structure tables as shown in FIG. 4, in which IVB: IvyBridge; HSW: HassWell; BDW: BroadWell, both are names of Intel CPUs.
- a custom original equipment manufacturer (ORIGINAL EQUIPMENT MANUFACTURER, OEM) header information is added to the generated binary file header to be used to program the generated binary file into the FRU of the PCIE riser card.
- the BIOS sends an IPMI command to the BMC.
- the BMC receives this command and reads the configuration parameters in the FRU on the PCIE riser card through the I2C bus. After the BMC reads the configuration parameters, it transfers the data to the BIOS.
- Bios and BMC agreed to communicate FRU data by communicating as a custom interface as in Table 1:
- BIOS obtains the configuration parameters
- the parameters are written into the BIOS variable area of the BIOS with a certain data structure and stored.
- the data in the variable area is read for CPU port configuration.
- the embodiment of the invention further provides a computer storage medium, wherein the computer storage medium stores computer executable instructions, and the computer executable instructions are used to execute the above method.
- the above technical solution implements dynamic configuration of a CPU port.
Abstract
一种配置方法，所述方法包括：基本输入输出系统BIOS通过基板管理控制器BMC获取外围组件快速互连转接卡PCIE Riser卡的现场可更换单元FRU中存储的配置信息；当所述BIOS启动时，所述BIOS根据所述配置信息对CPU端口进行配置。上述方案将配置CPU端口的配置信息存放在PCIE Riser卡的FRU中，在BIOS启动阶段，通过BMC获取配置信息，从而对CPU端口进行配置，实现了对CPU端口的动态配置。
Description
本文涉及但不限于通信领域，具体涉及一种配置方法及装置。
一些关键领域，如网络中心、电信机房和银行的数据库中心，会选择使用高性能的服务器。这些服务器大多使用Intel x86架构的高性能处理器。这些处理器内部集成了很多外围组件快速互连通道PCIE Lane提供给硬件设计人员接入板内设备或者引出到PCIE Riser(Peripheral Component Interconnect Express Riser，外围组件快速互连转接)卡插槽。硬件设计人员也会为PCIE Riser卡提供标准PCIE插槽。用户可以根据自己的业务需要选择使用标准PCIE设备。
CPU内部的这些PCIE Lane，在逻辑上是以端口的方式进行管理的，需要基本输入输出系统BIOS根据硬件实际的走线对CPU相应的端口进行正确的配置，才能使之在操作系统下正常使用。
目前业界通用的做法是根据硬件提供的端口设计说明文档将这些参数信息以静态表的方式写在BIOS中，服务器在打开电源进行开机上电过程中，BIOS将这些参数信息配置到CPU端口相应的寄存器中，完成端口的配置。这种做法包括以下2个缺陷：
1、BIOS工程师必须预先知道CPU端口的使用情况，也就是说需要硬件设计人员预先开发出PCIE Riser卡，且提供了端口设计说明文档，BIOS工程师才能对CPU的端口进行配置。做不到动态兼容不同的PCIE Riser卡。这样最大的隐患是如果用户需要支持新的PCIE Riser卡，即便服务器已经出厂或出货，，仍需要更新BIOS。
2、如果新的PCIE Riser卡开发，BIOS都要随之做相应的开发工作，影响工作效率。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供一种配置方法及装置，实现对CPU端口的动态配置。
本发明实施例提供一种配置方法，所述方法包括：
基本输入输出系统BIOS通过基板管理控制器BMC获取外围组件快速互连转接PCIE Riser卡的现场可更换单元FRU中存储的配置信息；
当所述BIOS启动时，所述BIOS根据所述配置信息对CPU端口进行配置。
可选地，
所述配置信息包括根据一个或多个由数据结构表生成的二进制文件和所述二进制文件的头部信息；
其中，所述数据结构表中含有配置CPU所需的参数；
所述头部信息为用于将所述二进制文件写入所述PCIE Riser卡的信息。
可选地，
所述基本输入输出系统BIOS通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息包括：
所述BIOS向所述BMC发送智能平台管理接口IPMI命令后，接收所述BMC读取的PCIE Riser卡的FRU中存储的配置信息。
可选地，
所述基本输入输出系统BIOS通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息后，所述BIOS根据所述配置信息对CPU端口进行配置前，所述方法还包括：
所述BIOS将所述配置信息存入非挥发性变量区中。
可选地，
所述BIOS根据所述配置信息对CPU端口进行配置包括：
所述BIOS读取所述非挥发性变量区中的配置信息，根据所述读取到的配置信息对所述CPU端口进行配置。
本发明实施例还提供一种配置装置，设置于基本输入输出系统BIOS，所述装置包括：
信息获取模块，设置为通过基板管理控制器BMC获取外围组件快速互连转接PCIE Riser卡的现场可更换单元FRU中存储的配置信息；
配置模块，设置为当所述BIOS启动时，根据所述配置信息对CPU端口进行配置。
可选地，
所述配置信息包括根据一个或多个由数据结构表生成的二进制文件和所述二进制文件的头部信息；
其中，所述数据结构表中含有配置CPU所需的参数；
所述头部信息为用于将所述二进制文件写入所述PCIE Riser卡的信息。
可选地，
所述信息获取模块是设置为通过如下方式实现通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息：
所述信息获取模块向所述BMC发送智能平台管理接口IPMI命令后，接收所述BMC读取的PCIE Riser卡的FRU中存储的配置信息。
可选地，
所述装置还包括：
存储模块，设置为将所述配置信息存入非挥发性变量区中。
可选地，
所述配置模块是设置为通过如下方式实现根据所述配置信息对CPU端口进行配置：
所述配置模块读取所述非挥发性变量区中的配置信息，根据所述读取到的配置信息对所述CPU端口进行配置。
上述方案将配置CPU端口的配置信息存放在PCIE Riser卡的FRU中，在BIOS启动阶段，通过BMC获取配置信息，从而对CPU端口进行配置，实现了对CPU端口的动态配置。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
图1为实施例一中的配置方法的流程图；
图2为实施例一中的配置装置的结构示意图；
图3为实施例二中的BIOS、BMC、FRU数据传递示意图；
图4为实施例二中的CPU端口配置参数排布示意图；
图5为实施例二中的自制工具生成的二进制文件结构示意图；
图6为实施例二中的生成的二进制文件结构示意图。
下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
实施例一
如图1所示，本实施例提供一种配置方法，所述方法包括：
步骤S11：基本输入输出系统BIOS通过基板管理控制器BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息；
配置信息包括根据一个或多个由数据结构表生成的二进制文件和所述二进制文件的头部信息；其中，所述数据结构表中含有配置CPU所需的参数；
头部信息为用于将所述二进制文件写入所述PCIE Riser卡的信息，在具体的实现中可以根据具体情况进行自定义。
步骤S13：当所述BIOS启动时，所述BIOS根据所述配置信息对CPU端口进行配置。
可选地，步骤S11后，步骤S12前还包括：
步骤S12：所述BIOS将所述配置信息存入非挥发性变量区中。
所述非挥发性变量区是指，在掉电的情况下，数据不丢失的区域。所述非挥发性变量区用于保存永久性数据。
在具体的实现中，BIOS读取所述非挥发性变量区中的配置信息，根据所述读取到的配置信息对所述CPU端口进行配置。
如图2所示，本实施例还提供一种配置装置，设置于基本输入输出系统BIOS，所述装置包括：
信息获取模块11，设置为通过基板管理控制器BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息；
配置模块12，设置为当所述BIOS启动时，根据所述配置信息对CPU端口进行配置。
可选地，
所述配置信息包括根据一个或多个由数据结构表生成的二进制文件和所述二进制文件的头部信息；
其中，所述数据结构表中含有配置CPU所需的参数；
所述头部信息为用于将所述二进制文件写入所述PCIE Riser卡的信息。
可选地，
所述信息获取模块是设置为提供如下方式实现通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息：
所述信息获取模块向所述BMC发送智能平台管理接口IPMI命令后，接收所述BMC读取的PCIE Riser卡的FRU中存储的配置信息。
可选地，所述装置还包括：
存储模块13，设置为将所述配置信息存入非挥发性变量区中。
所述非挥发性变量区是指，在掉电的情况下，数据不丢失的区域。所述非挥发性变量区用于保存永久性数据。
可选地，
所述配置模块是设置为提供如下方式实现根据所述配置信息对CPU端口进行配置：
所述配置模块读取所述非挥发性变量区中的配置信息，根据所述读取到的配置信息对所述CPU端口进行配置。
实施例二
下面进一步说明本发明实施例的技术方案。
如图3所示，在本发明实施例中，CPU端口参数信息不再以静态表的方式写在BIOS代码中，而是存放在PCIE Riser卡的FRU中。在BIOS POST阶段，通过与BMC交换IPMI(Intelligent Platform Management Interface，智能型平台管理接口)命令方式，先由BIOS向BMC发IPMI命令，再由BMC通过I2C总线从PCIE Riser卡的FRU中获取CPU端口配置信息，BMC获取到配置信息后传给BIOS，BIOS对信息进行校验之后，更新到具备串行外设接口SPI的存储器，即SPI Flash，的非挥发性变量区中，最后修改BIOS流程，读取存放在变量区中的配置信息进行CPU相应端口的配置。
1、首先在BIOS配置CPU端口所需要的参数如CPU个数、CPU类型。
CPU PCIE Lane硬件走线等抽象成一个数据大小和数据格式固定的数据结构如下：
按照上述结构，将参数数据填写为如图4所示的多个连续的数据结构表，图中IVB：IvyBridge；HSW：HassWell；BDW:BroadWell，都是Intel CPU的名称。
2、如图5、6所示，制作二进制生成工具，将以上所填写的数据表项生成二进制文件，
同时在生成的二进制文件头部加入自定义的原始设备制造商(ORIGINAL EQUIPMENT MANUFACTURER，OEM)头部信息，以用来将生成的二进制文件烧写进PCIE Riser卡的FRU中。
3、自定义如下IPMI命令，用于BIOS与BMC之间进行配置参数的数据传输。BIOS发送IPMI命令给BMC，BMC收到此条命令，通过I2C总线读取PCIE Riser卡上的FRU中的配置参数。BMC读到配置参数后，将数据传送给BIOS。
Bios与BMC约定通过如表1的自定义接口进行通讯，传递FRU数据：
NetFun＝0x0034 CmdType＝0x0036，CmdVer＝1(Host读取PCIE RiserEEPROM)
表1
4、BIOS获取到配置参数后，将参数以一定的数据结构写入BIOS的Flash变量区中存放起来。BIOS启动的各个阶段，读取变量区中的数据进行CPU端口的配置。
本发明实施例还提供了一种计算机存储介质，所述计算机存储介质中存储有计算机可执行指令，所述计算机可执行指令用于执行上述方法。
以上所述仅为本发明的可选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用
一个或多个集成电路来实现，相应地，上述实施例中的各模块/模块可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本申请不限制于任何特定形式的硬件和软件的结合。
上述技术方案实现了对CPU端口的动态配置。
Claims (10)
- 一种配置方法，所述方法包括：基本输入输出系统BIOS通过基板管理控制器BMC获取外围组件快速互连转接PCIE Riser卡的现场可更换单元FRU中存储的配置信息；当所述BIOS启动时，所述BIOS根据所述配置信息对中央处理器CPU端口进行配置。
- 如权利要求1所述的方法，其中：所述配置信息包括根据一个或多个由数据结构表生成的二进制文件和所述二进制文件的头部信息；其中，所述数据结构表中含有配置CPU所需的参数；所述头部信息为用于将所述二进制文件写入所述PCIE Riser卡的信息。
- 如权利要求2所述的方法，其中：所述基本输入输出系统BIOS通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息包括：所述BIOS向所述BMC发送智能平台管理接口IPMI命令后，接收所述BMC读取的PCIE Riser卡的FRU中存储的配置信息。
- 如权利要求1至3任一所述的方法，所述方法还包括：所述基本输入输出系统BIOS通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息后，所述BIOS根据所述配置信息对CPU端口进行配置前，所述BIOS将所述配置信息存入非挥发性变量区中。
- 如权利要求4所述的方法，其中：所述BIOS根据所述配置信息对CPU端口进行配置包括：所述BIOS读取所述非挥发性变量区中的配置信息，根据所述读取到的配置信息对所述CPU端口进行配置。
- 一种配置装置，设置于基本输入输出系统BIOS，所述装置包括：信息获取模块，设置为通过基板管理控制器BMC获取外围组件快速互连转接PCIE Riser卡的现场可更换单元FRU中存储的配置信息；配置模块，设置为当所述BIOS启动时，根据所述配置信息对中央处理器CPU端口进行配置。
- 如权利要求6所述的装置，其中，所述配置信息包括根据一个或多个由数据结构表生成的二进制文件和所述二进制文件的头部信息；其中，所述数据结构表中含有配置CPU所需的参数；所述头部信息为用于将所述二进制文件写入所述PCIE Riser卡的信息。
- 如权利要求7所述的装置，其中，所述信息获取模块是设置为通过如下方式实现通过BMC获取PCIE Riser卡的现场可更换单元FRU中存储的配置信息：所述信息获取模块向所述BMC发送智能平台管理接口IPMI命令后，接收所述BMC读取的PCIE Riser卡的FRU中存储的配置信息。
- 如权利要求6至8任一所述的装置，所述装置还包括，存储模块，设置为将所述配置信息存入非挥发性变量区中。
- 如权利要求9所述的装置，其中，所述配置模块是设置为通过如下方式实现根据所述配置信息对CPU端口进行配置：所述配置模块读取所述非挥发性变量区中的配置信息，根据所述读取到的配置信息对所述CPU端口进行配置。
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|---|---|
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| WO (1) | WO2017054573A1 (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109240754A (zh) * | 2017-07-03 | 2019-01-18 | 中兴通讯股份有限公司 | 一种配置bios启动项的逻辑器件及方法、系统 |
| CN111143256A (zh) * | 2019-11-29 | 2020-05-12 | 苏州浪潮智能科技有限公司 | 一种读取现场可更换单元信息的方法和装置 |
| CN113010217A (zh) * | 2021-03-18 | 2021-06-22 | 山东英信计算机技术有限公司 | 一种bios参数设置方法、装置、电子设备及存储介质 |
| CN113032164A (zh) * | 2021-03-24 | 2021-06-25 | 山东英信计算机技术有限公司 | Bmc与bios信息交互方法、装置、bmc和介质 |
| CN113645049A (zh) * | 2021-07-30 | 2021-11-12 | 苏州浪潮智能科技有限公司 | 一种网卡上电方法、系统、存储介质及设备 |
| CN116010327A (zh) * | 2022-12-30 | 2023-04-25 | 合芯科技有限公司 | 一种PCIe Switch自动配置系统及方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107145455B (zh) * | 2017-04-19 | 2020-02-14 | 深圳市国鑫恒宇科技有限公司 | 一种整机系统更新smbios静态信息的方法 |
| CN107612606A (zh) * | 2017-09-28 | 2018-01-19 | 郑州云海信息技术有限公司 | 一种PCIe X16连接器转Oculink连接器的Riser卡及转换方法 |
| CN108509301A (zh) * | 2018-03-13 | 2018-09-07 | 郑州云海信息技术有限公司 | 一种smbios中系统插槽信息的更新方法及更新系统 |
| CN109254798A (zh) * | 2018-08-29 | 2019-01-22 | 郑州云海信息技术有限公司 | 服务器启动方法、装置、服务器及计算机可读存储介质 |
| CN110347553A (zh) * | 2019-07-02 | 2019-10-18 | 英业达科技有限公司 | 自动配置PCIe插槽的BIOS及其方法 |
| CN111221774B (zh) * | 2020-01-10 | 2023-05-19 | 华为技术有限公司 | 处理单元配置方法和处理单元配置装置 |
| CN113434202B (zh) * | 2020-09-18 | 2024-03-29 | 阿里巴巴集团控股有限公司 | 一种设备的启动方法、装置、电子设备及计算机存储介质 |
| CN112398684A (zh) * | 2020-11-02 | 2021-02-23 | 英业达科技有限公司 | PCIe带宽自动调配系统及方法 |
| CN113407397B (zh) * | 2021-06-10 | 2022-12-27 | 浪潮电子信息产业股份有限公司 | 一种设备机箱丝印的显示方法、装置、设备及介质 |
| CN113567834A (zh) * | 2021-07-21 | 2021-10-29 | 东莞记忆存储科技有限公司 | 小卡电路通路测试方法、装置、计算机设备及存储介质 |
| CN114003535B (zh) * | 2021-10-14 | 2023-07-14 | 苏州浪潮智能科技有限公司 | 一种设备带宽配置方法、系统及电子设备和存储介质 |
| TWI830352B (zh) * | 2022-08-30 | 2024-01-21 | 神雲科技股份有限公司 | 用於讀取多張不同規格之轉接卡資訊的讀取方法及基板管理控制模組 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101192168A (zh) * | 2006-11-30 | 2008-06-04 | 英业达股份有限公司 | 通用性电脑产品硬件配置管理控制程序设定方法及系统 |
| CN102467420A (zh) * | 2010-11-15 | 2012-05-23 | 鸿富锦精密工业（深圳）有限公司 | 外接板卡配置信息保存与恢复系统及方法 |
| CN103176930A (zh) * | 2013-04-02 | 2013-06-26 | 无锡江南计算技术研究所 | 一种基于标准PCIe上行端口的IO扩展架构方法 |
| CN104657243A (zh) * | 2013-11-25 | 2015-05-27 | 英业达科技有限公司 | 服务器与服务器检测方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1516014A (zh) * | 2003-01-07 | 2004-07-28 | 英业达股份有限公司 | 外围部件互连总线的测试方法 |
| CN101625645B (zh) * | 2009-08-11 | 2012-12-19 | 成都市华为赛门铁克科技有限公司 | 固态硬盘、bios装置、操作系统引导方法和设备 |
| CN102184122B (zh) * | 2011-05-16 | 2014-04-23 | 曙光信息产业股份有限公司 | 一种龙芯CPU主板bios及中断的实现方法 |
| CN102253909A (zh) * | 2011-06-30 | 2011-11-23 | 济南大学 | Fpga环境下多用途pci接口及其数据传输方法 |
| US9043500B2 (en) * | 2012-06-30 | 2015-05-26 | Intel Corporation | System and method for generating a virtual PCI-type configuration space for a device |
| US8990472B2 (en) * | 2012-10-24 | 2015-03-24 | Mellanox Technologies, Ltd | Methods and systems for running network protocols over peripheral component interconnect express |
| US20140237153A1 (en) * | 2013-02-15 | 2014-08-21 | Nvidia Corporation | Device-ready-status to function-ready-status conversion |
| CN103412769B (zh) * | 2013-07-25 | 2017-11-21 | 华为技术有限公司 | 外接卡参数配置方法、设备以及系统 |
| CN104111886B (zh) * | 2014-06-25 | 2017-01-18 | 曙光信息产业(北京)有限公司 | 一种兼容不同gpu的管理系统及其设计方法 |
| CN104200156A (zh) * | 2014-08-27 | 2014-12-10 | 山东超越数控电子有限公司 | 一种基于龙芯处理器的可信加密系统 |
| CN104202194B (zh) * | 2014-09-10 | 2018-05-29 | 华为技术有限公司 | PCIe拓扑的配置方法和装置 |
-
2015
- 2015-09-29 CN CN201510633627.5A patent/CN106557340B/zh active Active
-
2016
- 2016-08-01 WO PCT/CN2016/092750 patent/WO2017054573A1/zh active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101192168A (zh) * | 2006-11-30 | 2008-06-04 | 英业达股份有限公司 | 通用性电脑产品硬件配置管理控制程序设定方法及系统 |
| CN102467420A (zh) * | 2010-11-15 | 2012-05-23 | 鸿富锦精密工业（深圳）有限公司 | 外接板卡配置信息保存与恢复系统及方法 |
| CN103176930A (zh) * | 2013-04-02 | 2013-06-26 | 无锡江南计算技术研究所 | 一种基于标准PCIe上行端口的IO扩展架构方法 |
| CN104657243A (zh) * | 2013-11-25 | 2015-05-27 | 英业达科技有限公司 | 服务器与服务器检测方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109240754A (zh) * | 2017-07-03 | 2019-01-18 | 中兴通讯股份有限公司 | 一种配置bios启动项的逻辑器件及方法、系统 |
| CN111143256A (zh) * | 2019-11-29 | 2020-05-12 | 苏州浪潮智能科技有限公司 | 一种读取现场可更换单元信息的方法和装置 |
| CN111143256B (zh) * | 2019-11-29 | 2023-01-10 | 苏州浪潮智能科技有限公司 | 一种读取现场可更换单元信息的方法和装置 |
| CN113010217A (zh) * | 2021-03-18 | 2021-06-22 | 山东英信计算机技术有限公司 | 一种bios参数设置方法、装置、电子设备及存储介质 |
| CN113032164A (zh) * | 2021-03-24 | 2021-06-25 | 山东英信计算机技术有限公司 | Bmc与bios信息交互方法、装置、bmc和介质 |
| CN113032164B (zh) * | 2021-03-24 | 2023-04-07 | 山东英信计算机技术有限公司 | Bmc与bios信息交互方法、装置、bmc和介质 |
| CN113645049A (zh) * | 2021-07-30 | 2021-11-12 | 苏州浪潮智能科技有限公司 | 一种网卡上电方法、系统、存储介质及设备 |
| CN113645049B (zh) * | 2021-07-30 | 2022-11-18 | 苏州浪潮智能科技有限公司 | 一种网卡上电方法、系统、存储介质及设备 |
| CN116010327A (zh) * | 2022-12-30 | 2023-04-25 | 合芯科技有限公司 | 一种PCIe Switch自动配置系统及方法 |
| CN116010327B (zh) * | 2022-12-30 | 2024-01-23 | 合芯科技有限公司 | 一种PCIe Switch自动配置系统及方法 |
Also Published As
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