CN114003535B - 一种设备带宽配置方法、系统及电子设备和存储介质 - Google Patents

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Abstract

本申请公开了一种设备带宽配置方法、系统及一种电子设备和计算机可读存储介质，该方法应用于BIOS，包括：检测存储系统是否存在新的PCIE设备的插入；若是，则通过CPLD获取所述PCIE设备的带宽作为目标带宽；向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽。由此可见，本申请提供的设备带宽配置方法，通过CPLD和BIOS设置PCIE设备的带宽，避免了BMC的干涉，即使BMC异常也可以实现PCIE设备带宽的正常配置，稳定性较高，可靠性较强。

Description

一种设备带宽配置方法、系统及电子设备和存储介质
技术领域
本申请涉及计算机技术领域，更具体地说，涉及一种设备带宽配置方法、系统及一种电子设备和一种计算机可读存储介质。
背景技术
当前计算机系统一般通过标准的PCIE(peripheral component interconnectexpress，高速串行计算机扩展总线)来扩展各种业务，例如网络、显卡、硬盘等，而衡量PCIE性能的一个重要参数就是带宽。若带宽设置错误，不仅会导致性能下降、甚至可能出现一些无法工作等异常情况；
在相关技术中，基于BMC(Baseboard Management Controller，基板管理控制器)对存储系统中PCIE SWITCH(一种用于扩展PCIE接口的设备)下设备的带宽动态配置。由于带宽配置需要依赖BMC，当BMC出现异常时，会导致带宽配置异常，也即带宽配置的稳定性较差。
因此，如何提高存储系统中带宽配置的稳定性是本领域技术人员需要解决的技术问题。
发明内容
本申请的目的在于提供一种设备带宽配置方法、系统及一种电子设备和一种计算机可读存储介质，提高了存储系统中带宽配置的稳定性。
为实现上述目的，本申请提供了一种设备带宽配置方法，应用于BIOS，包括：
检测存储系统是否存在新的PCIE设备的插入；
若是，则通过CPLD获取所述PCIE设备的带宽作为目标带宽；
向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽。
其中，所述检测存储系统是否存在新的PCIE设备的插入，包括：
控制所述存储系统关机；
当新的PCIE设备的插入后，控制所述存储系统开机。
其中，所述通过CPLD获取所述PCIE设备的带宽作为目标带宽，包括：
确定所述PCIE设备插入的槽位；
判断预先保存的所述槽位的带宽与所述目标带宽是否一致；
若否，则执行所述向CPU发送带宽设置命令的步骤。
其中，所述向CPU发送带宽设置命令，包括：
通过SPI接口向CPU发送带宽设置命令。
其中，所述向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽之后，还包括：
向CPU发送热重启命令。
为实现上述目的，本申请提供了一种设备带宽配置系统，包括BIOS、CPLD和CPU；
所述CPLD，用于获取插入的PCIE设备的带宽，并将所述PCIE设备的带宽传输至所述BIOS；
所述BIOS，用于向CPU发送带宽设置命令；其中，所述带宽设置命令至少包括所述PCIE设备的带宽；
所述CPU，用于将所述PCIE设备对应的槽位的带宽设置为所述带宽设置命令中的带宽。
其中，还包括信号转换组件，所述信号转换组件通过GPIO获取插入的PCIE设备的带宽，并将携带所述带宽的GPIO信号转换为IIC信号发送至所述CPLD，所述CPLD与所述BIOS之间采用IIC进行通信。
其中，所述BIOS通过SPI与所述CPU通信。
为实现上述目的，本申请提供了一种电子设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上述设备带宽配置方法的步骤。
为实现上述目的，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述设备带宽配置方法的步骤。
通过以上方案可知，本申请提供的一种设备带宽配置方法，应用于BIOS，所述方法包括：检测存储系统是否存在新的PCIE设备的插入；若是，则通过CPLD获取所述PCIE设备的带宽作为目标带宽；向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽。
由此可见，本申请提供的设备带宽配置方法，通过CPLD和BIOS设置PCIE设备的带宽，避免了BMC的干涉，即使BMC异常也可以实现PCIE设备带宽的正常配置，稳定性较高，可靠性较强。本申请还公开了一种设备带宽配置系统及一种电子设备和一种计算机可读存储介质，同样能实现上述技术效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1为根据一示例性实施例示出的一种设备带宽配置系统的结构图；
图2为根据一示例性实施例示出的一种设备带宽配置方法的流程图；
图3为根据一示例性实施例示出的一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。另外，在本申请实施例中，“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本申请实施例公开了一种设备带宽配置系统，提高了存储系统中带宽配置的稳定性。
参见图1，根据一示例性实施例示出的一种设备带宽配置系统的结构图，如图1所示，包括BIOS、CPLD和CPU；
所述CPLD，用于获取插入的PCIE设备的带宽，并将所述PCIE设备的带宽传输至所述BIOS；
所述BIOS，用于向CPU发送带宽设置命令；其中，所述带宽设置命令至少包括所述PCIE设备的带宽；
所述CPU，用于将所述PCIE设备对应的槽位的带宽设置为所述带宽设置命令中的带宽。
在本实施例中，PCIE SWITCH下的PCIE设备可以包括网卡、光纤卡等，CPLD获取插入的PCIE设备的带宽，并将其传输至BIOS，CPLD与BIOS之间可以采用IIC(Inter-Integrated Circuit，集成电路总线)进行通信。优选的，本实施例在CPLD和PCIE设备之间设置信号转换组件，信号转换组件通过GPIO(General-purpose input/output，通用型输入输出)获取插入的PCIE设备的带宽，并将携带带宽的GPIO信号转换为IIC信号发送至CPLD。
进一步的，BIOS可以通过SPI接口向CPU发送带宽设置命令，即BIOS通过SPI与CPU通信，CPU接收的带宽设置命令，可以通过IIC与PCIE SWITCH进行通信，对PCIE SWITCH下的PCIE设备对应的槽位的带宽进行设置。
由此可见，本申请实施例提供的设备带宽配置系统，通过CPLD和BIOS设置PCIE设备的带宽，避免了BMC的干涉，即使BMC异常也可以实现PCIE设备带宽的正常配置，稳定性较高，可靠性较强。
本申请实施例公开了一种设备带宽配置方法，提高了存储系统中带宽配置的稳定性。
参见图2，根据一示例性实施例示出的一种设备带宽配置方法的流程图，如图2所示，包括：
S101：检测存储系统是否存在新的PCIE设备的插入；若是，则进入S102；
本实施例的执行主体为上述设备带宽配置系统中的BIOS，目的为对PCIE设备对应的槽位的带宽进行设置。在具体实施中，当需要增加或者更换存储系统中的PCIE设备时，首先控制存储系统关机，当新的PCIE设备的插入后，控制存储系统开机，开机后检测到新的PCIE设备的插入时，进入S102。
S102：通过CPLD获取所述PCIE设备的带宽作为目标带宽；
在具体实施中，CPLD获取插入的PCIE设备的带宽，并将其传输至BIOS。CPLD与BIOS之间可以采用IIC(Inter-Integrated Circuit，集成电路总线)进行通信。优选的，信号转换组件通过GPIO获取插入的PCIE设备的带宽，并将携带带宽的GPIO信号转换为IIC信号发送至CPLD，CPLD将该IIC信号发送至BIOS。
作为一种优选实施方式，本步骤可以包括：确定所述PCIE设备插入的槽位；判断预先保存的所述槽位的带宽与所述目标带宽是否一致；若否，则进入步骤S103。在具体实施中，BIOS获取到目标带宽之后，确定该PCIE设备插入的槽位，并判断已保存的该槽位的带宽与目标带宽是否一致；若一致，BIOS正常进行设备枚举，进行存储系统正常的开机流程；若不一致；则BIOS保存该槽位的带宽为目标带宽，并进入S103进行带宽调整。
S103：向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽。
在本步骤中，BIOS可以通过SPI接口向CPU发送带宽设置命令，CPU可以通过IIC将PCIE Switch下PCIE设备对应的槽位的带宽设置为目标带宽。
优选的，在本步骤之后，还包括：向CPU发送热重启命令。在具体实施中，BIOS可以通过SPI接口向CPU发送热重启命令，已控制CPU热重启(warm reboot)，将配置的目标带宽生效。然后，BIOS进行设备枚举，进行存储系统正常的开机流程。
由此可见，本申请实施例提供的设备带宽配置方法，通过CPLD和BIOS设置PCIE设备的带宽，避免了BMC的干涉，即使BMC异常也可以实现PCIE设备带宽的正常配置，稳定性较高，可靠性较强。
基于上述程序模块的硬件实现，且为了实现本申请实施例的方法，本申请实施例还提供了一种电子设备，图3为根据一示例性实施例示出的一种电子设备的结构图，如图3所示，电子设备包括：
通信接口1，能够与其它设备比如网络设备等进行信息交互；
处理器2，与通信接口1连接，以实现与其它设备进行信息交互，用于运行计算机程序时，执行上述一个或多个技术方案提供的设备带宽配置方法。而所述计算机程序存储在存储器3上。
当然，实际应用时，电子设备中的各个组件通过总线系统4耦合在一起。可理解，总线系统4用于实现这些组件之间的连接通信。总线系统4除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图3中将各种总线都标为总线系统4。
本申请实施例中的存储器3用于存储各种类型的数据以支持电子设备的操作。这些数据的示例包括：用于在电子设备上操作的任何计算机程序。
可以理解，存储器3可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、磁性随机存取存储器(FRAM，ferromagnetic random access memory)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(RAM，Random AccessMemory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，Static Random Access Memory)、同步静态随机存取存储器(SSRAM，Synchronous Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、同步动态随机存取存储器(SDRAM，SynchronousDynamic Random Access Memory)、双倍数据速率同步动态随机存取存储器(DDRSDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)、增强型同步动态随机存取存储器(ESDRAM，Enhanced Synchronous Dynamic Random Access Memory)、同步连接动态随机存取存储器(SLDRAM，SyncLink Dynamic Random Access Memory)、直接内存总线随机存取存储器(DRRAM，Direct Rambus Random Access Memory)。本申请实施例描述的存储器3旨在包括但不限于这些和任意其它适合类型的存储器。
上述本申请实施例揭示的方法可以应用于处理器2中，或者由处理器2实现。处理器2可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器2中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器2可以是通用处理器、DSP，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。处理器2可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于存储介质中，该存储介质位于存储器3，处理器2读取存储器3中的程序，结合其硬件完成前述方法的步骤。
处理器2执行所述程序时实现本申请实施例的各个方法中的相应流程，为了简洁，在此不再赘述。
在示例性实施例中，本申请实施例还提供了一种存储介质，即计算机存储介质，具体为计算机可读存储介质，例如包括存储计算机程序的存储器3，上述计算机程序可由处理器2执行，以完成前述方法所述步骤。计算机可读存储介质可以是FRAM、ROM、PROM、EPROM、EEPROM、Flash Memory、磁表面存储器、光盘、或CD-ROM等存储器。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台电子设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种设备带宽配置方法，其特征在于，应用于BIOS，包括：
检测存储系统是否存在新的PCIE设备的插入；
若是，则通过CPLD获取所述PCIE设备的带宽作为目标带宽；
向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽；
其中，所述检测存储系统是否存在新的PCIE设备的插入，包括：
控制所述存储系统关机；
当新的PCIE设备的插入后，控制所述存储系统开机；
其中，所述通过CPLD获取所述PCIE设备的带宽作为目标带宽，包括：
确定所述PCIE设备插入的槽位；
判断预先保存的所述槽位的带宽与所述目标带宽是否一致；
若否，则执行所述向CPU发送带宽设置命令的步骤；
其中，信号转换组件通过GPIO获取插入的PCIE设备的带宽，并将携带所述带宽的GPIO信号转换为IIC信号发送至所述CPLD，所述CPLD与所述BIOS之间采用IIC进行通信。
2.根据权利要求1所述设备带宽配置方法，其特征在于，所述向CPU发送带宽设置命令，包括：
通过SPI接口向CPU发送带宽设置命令。
3.根据权利要求1所述设备带宽配置方法，其特征在于，所述向CPU发送带宽设置命令，以便CPU将所述PCIE设备对应的槽位的带宽设置为所述目标带宽之后，还包括：
向CPU发送热重启命令。
4.一种设备带宽配置系统，其特征在于，包括信号转换组件、BIOS、CPLD和CPU；
所述信号转换组件，用于通过GPIO获取插入的PCIE设备的带宽，并将携带所述带宽的GPIO信号转换为IIC信号发送至所述CPLD，所述CPLD与所述BIOS之间采用IIC进行通信；
所述CPLD，用于获取插入的PCIE设备的带宽，并将所述PCIE设备的带宽传输至所述BIOS；
所述BIOS，用于确定所述PCIE设备插入的槽位，判断预先保存的所述槽位的带宽与所述PCIE设备的带宽是否一致；若否，则向CPU发送带宽设置命令；其中，所述带宽设置命令至少包括所述PCIE设备的带宽；
所述CPU，用于将所述PCIE设备对应的槽位的带宽设置为所述带宽设置命令中的带宽；
其中，所述BIOS还用于：控制存储系统关机；当新的PCIE设备的插入后，控制所述存储系统开机。
5.根据权利要求4所述设备带宽配置系统，其特征在于，所述BIOS通过SPI与所述CPU通信。
6.一种电子设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至3任一项所述设备带宽配置方法的步骤。
7.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至3任一项所述设备带宽配置方法的步骤。
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