WO2016208410A1 - 電力増幅装置 - Google Patents

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賢也 戸丸
中村　学
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株式会社日立国際電気
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    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated

Definitions

  • the present invention relates to a power amplification method in wireless communication, and more particularly to a power amplification device using a class D power amplifier.
  • Out-fading power amplification is a method that enables high-efficiency power amplification by using a class D power amplifier (see, for example, Patent Document 1). Therefore, an outline of out-fading power amplification will be described with reference to FIG.
  • FIG. 4 is a diagram illustrating an out-fading power amplifier using a full-bridge class D power amplifier.
  • a switching signal generated based on a modulated wave signal to be transmitted is input to four gate terminals (G1 to G4).
  • G1 to G4 gate terminals
  • a rectangular wave signal is output as the output of the class D power amplifier 101.
  • This output signal includes a desired modulated wave signal and harmonic components. Therefore, filtering is performed using the filter 102 after the class D power amplifier 101, and a desired modulated wave signal is extracted.
  • FIG. 5 is a diagram showing an example of how switching signals are given to the gate terminals (G1 to G4).
  • 5A shows the switching signal input to the gate terminal G1
  • FIG. 5B shows the switching signal input to the gate terminal G3
  • FIG. 5C shows the amplifier output at point A in FIG.
  • FIG. 5D shows the filter output signal at point B in FIG.
  • T in the figure is the period of the carrier wave.
  • FIG. 6 is a block diagram showing a configuration of a switching signal generation circuit applied to the four gate terminals (G1 to G4) of FIG.
  • the conventional switching signal generation circuit includes a modulation processing unit 1, an interpolation processing unit 2, an amplitude calculation processing unit 3, an amplitude-phase conversion processing unit 4, a multiplication processing unit 5, Phase calculation processing unit 6, addition processing unit 7, normalization processing unit 18, ON section calculation processing unit 19, quantization processing unit 20, counter 21, comparison processing unit 22, inversion processing unit 23, It is composed of
  • a modulation signal to be transmitted is generated by the modulation processing unit 1, and the interpolation processing unit 2 up-samples the signal to a carrier frequency (or a frequency equivalent thereto).
  • the amplitude calculation processing unit 3 and the phase calculation processing unit 6 convert each sample into a polar form expression (amplitude value, phase value).
  • the amplitude-phase conversion processing unit 4 converts the amplitude value into an angle value ⁇ .
  • the relative relationship of control pulses to G1 and G3 is adjusted. The relative relationship is adjusted by advancing the G1 side by ⁇ / 2 and delaying the G3 side by ⁇ / 2.
  • the multiplication processing unit 5 halves the angle value ⁇ .
  • the addition processing unit 7 uses the angle value ⁇ / 2 from the multiplication processing unit 5 and the phase value ⁇ from the phase calculation processing unit 6 to control the phase of the G1 control pulse ( ⁇ + ⁇ / 2) and the G3 control.
  • the phase of the pulse ( ⁇ / 2 + ⁇ ) is generated.
  • the phases generated for G1 and G3 by the normalization processing unit 18, the ON section calculation processing unit 19, the quantization processing unit 20, the counter 21, the comparison processing unit 22, and the inversion processing unit 23 are used for switching. It is converted to a pulse signal.
  • the counter 21 is operated so as to update the value at a period sufficiently shorter than the carrier wave period and to return to the original value at the carrier wave period. (For example, the operation of counting up one by one from 0 to 63 in a period of 1/64 of the carrier wave period and then returning to 0 is repeated.)
  • a value serving as a determination criterion for the count value is calculated by the normalization processing unit 18, the ON interval calculation processing unit 19, and the quantization processing unit 20.
  • the normalization processing unit 18 normalizes the phase of 0 to 2 ⁇ to the range of 0 to 1.
  • the ON sections for G3, G4 are 0 to 0.125, 0.625 to 1, and so on. Further, the quantization processing unit 20 quantizes the determination reference value based on the word length of the counter value. (For example, in the case of comparison with the 6-bit counter (0 to 63) described above, the output of the ON section calculation processing unit 19 is multiplied by 64 and rounded to the first decimal place.) In response to this, on / off of each switching signal is switched.
  • the accuracy of the on / off timing of the switching signal is affected by how much resolution is processed in the carrier wave period T.
  • the number of timings that can be realized is limited to the number of states that can be represented by the counter 21 in FIG. 6.
  • quantization in the time axis direction is separately required. That's what it means. This quantization causes a difference between the output waveform of the class D power amplifier and the output waveform during ideal switching. The influence of this difference is observed as noise within / out of the band of the modulated wave even after final filtering, and various characteristics such as spurious characteristics in the out-of-band region and EVM (Error Vector Magnitude) deteriorate. Therefore, the updating of the counter 21 in FIG. 6 and the comparison processing in the comparison processing unit 22 need to be performed with a sufficiently high operation clock that allows the noise generation level to be acceptable.
  • the operating clock of the digital circuit cannot be increased unconditionally due to radio frequency constraints.
  • the radio frequency carrier frequency
  • the switching signal is only controlled with a resolution of 1/64 of the cycle of 100 MHz
  • the logic operation clock is 6.4 GHz.
  • the necessity of such a high operating clock is a factor that makes it difficult to implement hardware.
  • the present invention has been made in view of such a situation.
  • the present invention solves the limitation of the operation clock of the digital circuit at the time of pulse generation and can apply outphasing power amplification.
  • An object of the present invention is to provide a power amplifying device capable of expanding the frequency range.
  • the power amplifying device is an out-fading power amplifying device having a full-bridge type D power amplifier, and is based on the amplitude and phase of a modulated wave to be transmitted.
  • a switching signal generating circuit for generating a switching pulse signal for generating a switching pulse signal for switching the class D power amplifier from the generated sine wave, and generating the switching signal generating circuit;
  • the sin calculation processing unit and the cos calculation processing unit that convert the phase information of the two types of sine waves into the orthogonal format, and the phase information in the orthogonal format input from the sin calculation processing unit and the cos calculation processing unit are analogized.
  • a DA converter that converts the signal into a signal and a first component that removes the aliasing component from the analog signal input from the DA converter;
  • a filter an analog quadrature modulator that generates a sine wave from the analog signal input from the first filter using a local signal, a predetermined radio frequency from the sine wave input from the analog quadrature modulator, and A second filter that passes nearby components; and a comparator that converts a sine wave input from the second filter into a switching pulse signal by comparison with a reference voltage.
  • the phase information in the orthogonal format is updated based on the modulated wave to be transmitted at a predetermined interval. It is characterized by.
  • a power amplifying device is an out-fading power amplifying device having a full-bridge type D power amplifier, based on the amplitude and phase of a modulated wave to be transmitted.
  • a sine wave of a different carrier frequency is generated, and a switching signal generation circuit that generates a switching pulse signal for switching the class D power amplifier from the generated sine wave is provided, and the switching signal generation circuit includes:
  • a DDS (Direct Digital Synthesizer) processing unit that updates the phase accumulator at a predetermined frequency and outputs the amplitude value of the sine wave corresponding to the phase of the phase accumulator based on the phase information of the two types of generated sine waves
  • a DA converter that converts an amplitude value of a sine wave input from the DDS processing unit into an analog signal; and the DA converter
  • a second filter that removes a clock component from the input analog signal, and a comparator that converts the analog signal input from the second filter into a switching pulse signal by comparison with a reference voltage.
  • the phase shift value added to the phase accumulator output is based on the modulated wave transmitted at a predetermined interval. It is characterized by updating.
  • the switching signal generation processing it is possible to solve the restriction on the operation clock of the digital circuit at the time of pulse generation and to expand the radio frequency range to which the out-fading power amplification can be applied.
  • FIG. 5 is a block diagram showing a configuration of a switching signal generation circuit applied to four gate terminals (G1 to G4) of FIG.
  • FIG. 1 is a block diagram illustrating an example of a configuration of a switching signal generation circuit of the power amplification device according to the first embodiment of the present invention.
  • the switching signal generated by the switching signal generation circuit is connected to a full-bridge class D power amplifier as shown in FIG.
  • FIG. 1 the same components as those in FIG.
  • the switching signal generation circuit includes a modulation processing unit 1, an interpolation processing unit 2, an amplitude calculation processing unit 3, an amplitude-phase conversion processing unit 4, and a multiplication processing unit. 5, a phase calculation processing unit 6, an addition processing unit 7, a cos calculation processing unit 8, a sin calculation processing unit 9, a DA converter 10, a filter 13, a local signal generator 11, and an analog quadrature modulation It comprises an instrument 12, a filter 13 ′, a comparator 14, and an inversion processing unit 15.
  • a modulation signal to be transmitted is generated by the modulation processing unit 1, and the interpolation processing unit 2 up-samples the signal to a carrier frequency (or a frequency equivalent thereto).
  • the amplitude calculation processing unit 3 and the phase calculation processing unit 6 convert each sample into a polar form expression (amplitude value, phase value).
  • the amplitude-phase conversion processing unit 4 converts the amplitude value to the angle value ⁇ .
  • the relative phase between the G1 control pulse and the G3 control pulse is adjusted by the angle value ⁇ .
  • the relative relationship is adjusted by advancing the G1 side by ⁇ / 2 and delaying the G3 side by ⁇ / 2. For this reason, the multiplication processing unit 5 halves the angle value ⁇ .
  • conversion is performed so that a desired amplitude can be reproduced.
  • phase of the G1 control pulse ( ⁇ + ⁇ / 2) and the G3 control pulse are determined by the angle value ⁇ / 2 from the multiplication processing unit 5 and the phase value ⁇ from the phase calculation processing unit 6.
  • Phase ( ⁇ / 2 + ⁇ ) is generated. Note that the update rate of the phase information depends on the result of the upsampling process in the interpolation processing unit 2.
  • Each phase information is converted into an orthogonal format by the cos calculation processing unit 8 and the sin calculation processing unit 9, and the result is converted into an analog signal by the DA converter 10.
  • a specific processing method of the cos calculation processing unit 8 and the sin calculation processing unit 9 uses a known technique and is not the essence of the present invention, and thus description thereof is omitted.
  • Each quadrature phase information is input to the analog quadrature modulator 12 after the aliasing component is removed by the filter 13.
  • a local signal generator 11 that outputs a desired radio frequency is used together.
  • the output of the analog quadrature modulator 12 is input to the comparator 14 through a filter 13 ′ that passes the radio frequency and components in the vicinity thereof.
  • the filter 13 ′ desirably has a group delay (d ⁇ / d ⁇ ) of approximately 0 at the above-described radio frequency, and is designed as a LPF having a Bessel characteristic with a gentle phase change, for example.
  • the comparator 14 performs conversion from a sine wave to a switching pulse signal by comparing the output of the filter 13 'with a reference voltage. If the DC component of the output of the filter 13 ′ is completely removed, the duty ratio of the generated pulse signal can be made 50% by setting the reference voltage to 0V.
  • the restriction on the operation clock of the digital circuit at the time of pulse generation is solved, and the out-fading power amplification is applied.
  • the possible radio frequency range can be expanded.
  • FIG. 2 is a block diagram illustrating an example of a configuration of a switching signal generation circuit of the power amplification device according to the second embodiment of the present invention.
  • the switching signal generated by the switching signal generation circuit is connected to a full-bridge class D power amplifier as shown in FIG.
  • FIG. 2 the same components as those in FIGS. 1 and 6 are given the same part numbers.
  • the switching signal generation circuit includes a modulation processing unit 1, an interpolation processing unit 2, an amplitude calculation processing unit 3, an amplitude-phase conversion processing unit 4, and a multiplication processing unit. 5, a phase calculation processing unit 6, an addition processing unit 7, a DDS (Direct Digital Synthesizer) processing unit 16, a DA converter 10, a filter 13 ′′, a comparator 14, and an inversion processing unit 15.
  • a modulation processing unit 1 an interpolation processing unit 2
  • an amplitude calculation processing unit 3 an amplitude-phase conversion processing unit 4
  • a multiplication processing unit 5
  • a phase calculation processing unit 6 an addition processing unit 7
  • a DDS (Direct Digital Synthesizer) processing unit 16 a DA converter 10
  • filter 13 ′′ a filter 13 ′′
  • comparator 14 a comparator 14
  • an inversion processing unit 15 has been.
  • the process up to the calculation of the two types of phase information up to the addition processing unit 7 and the processing process after the filter 13 ′′ are the same as those in the first embodiment. Since it is the same as that, description is abbreviate
  • DDS is a general name for a process for updating a phase accumulator at a set frequency (phase update amount) and outputting an amplitude value of a sine wave corresponding to the content (phase) of the phase accumulator as shown in FIG. It is.
  • a DDS having a configuration not including the DAC of FIG. 3 is used.
  • the second embodiment can be rephrased as a configuration in which an FPGA or the like is implemented until a sine wave is generated.
  • the two DDS processing units 16 are initialized at the same timing and perform processing in a state where the phase accumulation values are matched.
  • the phase value obtained by the addition processing unit 7 is used as a value for offsetting the phase accumulation value in each DDS processing unit 16.
  • the restriction on the operation clock of the digital circuit at the time of pulse generation is solved, and the out-fading power amplification is applied.
  • the possible radio frequency range can be expanded.
  • the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment.
  • the present invention is used in an industry for manufacturing a power amplifying apparatus using a class D power amplifier.

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Abstract

フルブリッジ型のＤ級電力増幅器を有するアウトフェージング方式の電力増幅装置において、送信する変調波の振幅、位相に基づき生成した２種類の正弦波から、前記Ｄ級電力増幅器のスイッチング用パルス信号を生成するスイッチング用信号生成回路を備える構成とする。該スイッチング用信号生成回路は、変調波の振幅、位相に基づき生成された２種類の正弦波の位相情報を直交形式に変換し、さらに各々の直交形式の位相情報をアナログ信号に変換した信号を入力するアナログ直交変調器と、アナログ直交変調器から出力された正弦波から所定の無線周波数およびその近傍の成分を通過させる第２のフィルタと、第２のフィルタ出力からスイッチング用パルス信号への変換を行うコンパレータと、を有することを特徴とすることにより、ディジタル回路の動作クロックの制約を解決したアウトフェージング方式電力増幅装置を提供できる。

Description

電力増幅装置
　本発明は、無線通信における電力増幅の方法、特に、Ｄ級電力増幅器を用いた電力増幅装置に関する。
　アウトフェージング方式の電力増幅は、Ｄ級電力増幅器の使用により、高効率な電力増幅が可能な方式である（例えば、特許文献１参照）。
　そこで、アウトフェージング方式の電力増幅の概要について、図４を用いて説明する。図４は、フルブリッジ型のＤ級電力増幅器を使用したアウトフェージング方式の電力増幅装置を示す図である。
　図４においては、４つのゲート端子（Ｇ１～Ｇ４）に対して、送信する変調波信号に基づいて生成したスイッチング用信号を入力する。この結果、Ｄ級電力増幅器１０１の出力として、矩形波状の信号が出力される。この出力信号には、所望の変調波信号と高調波成分とが含まれている。そこで、Ｄ級電力増幅器１０１の後段で、フィルタ１０２を用いてフィルタリングを実施し、所望の変調波信号を取り出している。
　ここで、図４の４つのゲート端子（Ｇ１～Ｇ４）に入力するスイッチング用信号について、図５を用いて説明する。図５は、各ゲート端子（Ｇ１～Ｇ４）に対するスイッチング用信号の与え方の例を示す図である。図５（ａ）はゲート端子Ｇ１に入力するスイッチング用信号を示し、図５（ｂ）はゲート端子Ｇ３に入力するスイッチング用信号を示し、図５（ｃ）は図４のＡ点における増幅器出力信号を示し、また、図５（ｄ）は図４のＢ点におけるフィルタ出力信号を示している。
　なお、ここでは、説明を簡略化するため、ＡＭ変調の場合を示しており、図中のＴは搬送波の周期である。
　図５に示すように、図４のＡ点では、「Ｇ１、Ｇ４がオン」、かつ、「Ｇ３、Ｇ２がオフ」で、正となり、逆に、「Ｇ１、Ｇ４がオフ」、かつ、「Ｇ３、Ｇ２がオン」で、負となる。これを利用し、Ｇ１およびＧ２（＝－Ｇ１）の変化タイミング、Ｇ３およびＧ４（＝－Ｇ３）の変化タイミングを制御することで、Ａ点での矩形波状の信号の波形を変化させている。
　次に、図４の４つのゲート端子（Ｇ１～Ｇ４）に入力するスイッチング用信号の生成方法について、図６を用いて説明する。図６は、図４の４つのゲート端子（Ｇ１～Ｇ４）に与えるスイッチング用信号生成回路の構成を示すブロック図である。
　従来のスイッチング用信号生成回路は、図６に示すように、変調処理部１と、補間処理部２と、振幅算出処理部３と、振幅－位相変換処理部４と、乗算処理部５と、位相算出処理部６と、加算処理部７と、正規化処理部１８と、ＯＮ区間算出処理部１９と、量子化処理部２０と、カウンタ２１と、比較処理部２２と、反転処理部２３とから構成されている。
　従来のスイッチング用信号生成回路では、まず、変調処理部１で送信する変調信号を生成し、補間処理部２により、搬送波周波数（または、それに準ずる周波数）のレートにアップサンプリングする。
　補間処理部２でのアップサンプリングの後、サンプルごとに、振幅算出処理部３および位相算出処理部６で、極形式表現（振幅値、位相値）に変換する。
　極形式表現に変換した後、振幅－位相変換処理部４で、振幅値を角度値φに変換する。この角度値φで、Ｇ１、Ｇ３への制御パルスの相対関係を調整する。なお、Ｇ１側をφ／２進め、Ｇ３側をφ／２遅らせることで、相対関係を調整している。このため、乗算処理部５で角度値φを半分にしている。
　この後、加算処理部７では、乗算処理部５からの角度値φ／２と、位相算出処理部６からの位相値θとにより、Ｇ１用制御パルスの位相（θ＋φ／２）、Ｇ３用制御パルスの位相（θ－φ／２＋π）を生成する。
　さらに、正規化処理部１８、ＯＮ区間算出処理部１９、量子化処理部２０、カウンタ２１、比較処理部２２、反転処理部２３により、Ｇ１用、Ｇ３用に生成した位相を、スイッチングのためのパルス信号に変換している。
　カウンタ２１は、搬送波周期より十分短い周期で値を更新し、搬送波周期で元の値に戻るように動作させている。（例えば、搬送波周期の１／６４の周期で、０から６３まで、１ずつカウントアップした後、０に戻る動作を繰り返す。）
　一方、カウント値の判定基準となる値は、正規化処理部１８、ＯＮ区間算出処理部１９、量子化処理部２０で算出する。まず、正規化処理部１８で、０～２πの位相を、０～１の範囲に正規化する。その後、ＯＮ区間算出処理部１９で、ＯＮの範囲を、０～１の範囲のどの範囲にするか、定める。（例えば、θ＝０、φ／２＝０であれば、
　　Ｇ１、Ｇ２（＝－Ｇ１）用ＯＮ区間は、０～０．５ 　　Ｇ３、Ｇ４（＝－Ｇ３）用ＯＮ区間は、０．５～１ 　　　　　θ＝０、φ／２＝π／４であれば、
　　Ｇ１、Ｇ２（＝－Ｇ１）用ＯＮ区間は、０～０．３７５および０．８７５～１ 　　Ｇ３、Ｇ４（＝－Ｇ３）用ＯＮ区間は、０～０．１２５および０．６２５～１など。） 　さらに、カウンタ値の語長に基づき、量子化処理部２０で判定基準値を量子化する。（例えば、前述の６ビットカウンタ（０～６３）との比較であれば、ＯＮ区間算出処理部１９の出力に６４を乗じて、小数点第１位で四捨五入する。） 　以上により、カウンタ２１の値に応じて、各スイッチング用信号のオン／オフが切り替わる。
特開２００４－４８７０３号公報
　従来方式の場合、スイッチング用信号のオン／オフのタイミングの精度が、搬送波周期Ｔの中をどこまでの分解能で処理するかに影響される。具体的には、実現できるタイミングの数が、図６のカウンタ２１で表せる状態数に制限されるということであり、制限する際に、時間軸方向の量子化が、別途、必要になっているということである。この量子化が、Ｄ級電力増幅器の出力波形と理想スイッチング時の出力波形との差異を生じさせる。この差異の影響は、最終的なフィルタリング後にも、変調波の帯域内／帯域外の雑音として観測され、帯域外領域のスプリアス特性やＥＶＭ（Error　Vector　Magnitude）等、各種特性が劣化する。
　従って、図６のカウンタ２１の更新と、比較処理部２２における比較処理は、雑音の発生レベルが許容できる程度になる、十分に高い動作クロックで実施する必要があることになる。
　しかし、同時に、無線周波数の制約で、ディジタル回路の動作クロックを無条件に高くできないことも考慮しなければならない。例えば、無線周波数（搬送波周波数）が１００ＭＨｚであるとし、スイッチング信号を１００ＭＨｚの周期の１／６４の分解能で制御しようとしただけでも、ロジックの動作クロックは、６．４ＧＨｚとなる。このような高い動作クロックが必須になってしまうことは、ハードウェア実現を困難にする要因になる。
　本発明は、この様な状況に鑑みて為されたものであり、スイッチング用信号生成処理において、パルス生成時のディジタル回路の動作クロックの制約を解決し、アウトフェージング方式電力増幅を適用可能な無線周波数範囲を拡大することが可能な電力増幅装置を提供することを目的とする。
　上記目的を達成するために、本発明に係る電力増幅装置は、フルブリッジ型のＤ級電力増幅器を有するアウトフェージング方式の電力増幅装置において、送信する変調波の振幅、位相に基づき、２種類の搬送波周波数の正弦波を生成し、生成した正弦波から、前記Ｄ級電力増幅器をスイッチングするためのスイッチング用パルス信号を生成するスイッチング用信号生成回路を備え、前記スイッチング用信号生成回路は、生成された２種類の正弦波の位相情報を直交形式に変換するｓｉｎ算出処理部およびｃｏｓ算出処理部と、前記ｓｉｎ算出処理部および前記ｃｏｓ算出処理部から入力された各々の直交形式の位相情報をアナログ信号に変換するＤＡ変換器と、前記ＤＡ変換器から入力されたアナログ信号から折り返し成分を除去する第１のフィルタと、前記第１のフィルタから入力されたアナログ信号から、ローカル信号を用いて正弦波を生成するアナログ直交変調器と、前記アナログ直交変調器から入力された正弦波から所定の無線周波数およびその近傍の成分を通過させる第２のフィルタと、基準電圧との比較により、前記第２のフィルタから入力された正弦波からスイッチング用パルス信号への変換を行うコンパレータと、を有することを特徴とする。
　また、上記目的を達成するために、本発明に係る電力増幅装置は、上記した電力増幅装置において、前記直交形式の位相情報は、所定の間隔で、送信する前記変調波に基づいて更新することを特徴とする。
　また、上記目的を達成するために、本発明に係る電力増幅装置は、フルブリッジ型のＤ級電力増幅器を有するアウトフェージング方式の電力増幅装置において、送信する変調波の振幅、位相に基づき、２種類の搬送波周波数の正弦波を生成し、生成した正弦波から、前記Ｄ級電力増幅器をスイッチングするためのスイッチング用パルス信号を生成するスイッチング用信号生成回路を備え、前記スイッチング用信号生成回路は、生成された２種類の正弦波の位相情報を基にして、所定の周波数で位相アキュムレータを更新し、位相アキュムレータの位相に対応する正弦波の振幅値を出力するＤＤＳ（Direct　Digital　Synthesizer）処理部と、前記ＤＤＳ処理部から入力された正弦波の振幅値をアナログ信号に変換するＤＡ変換器と、前記ＤＡ変換器から入力されたアナログ信号からクロック成分を除去する第２のフィルタと、基準電圧との比較により、前記第２のフィルタから入力されたアナログ信号からスイッチング用パルス信号への変換を行うコンパレータと、を有することを特徴とする。
　また、上記目的を達成するために、本発明に係る電力増幅装置は、上記した電力増幅装置において、前記位相アキュムレータ出力に加える位相シフト値は、所定の間隔で、送信する前記変調波に基づいて更新することを特徴とする。
　本発明によれば、スイッチング用信号生成処理において、パルス生成時のディジタル回路の動作クロックの制約を解決し、アウトフェージング方式電力増幅を適用可能な無線周波数範囲を拡大することができる。
本発明の実施形態１に係る電力増幅装置のスイッチング用信号生成回路の構成の一例を示すブロック図である。 本発明の実施形態２に係る電力増幅装置のスイッチング用信号生成回路の構成の一例を示すブロック図である。 ＤＤＳの基本的な構成を示すブロック図である。 フルブリッジ型のＤ級電力増幅器を使用したアウトフェージング方式の電力増幅装置を示す図である。 各ゲート端子（Ｇ１～Ｇ４）に対するスイッチング用信号の与え方の例を示す図である。 図４の４つのゲート端子（Ｇ１～Ｇ４）に与えるスイッチング用信号生成回路の構成を示すブロック図である。
＜実施形態１＞ 　以下、本発明の実施形態１に係る電力増幅装置について、図面を参照して説明する。図１は、本発明の実施形態１に係る電力増幅装置のスイッチング用信号生成回路の構成の一例を示すブロック図である。なお、本実施形態１において、スイッチング用信号生成回路で生成されるスイッチング用信号は、図４に示すような、フルブリッジ型のＤ級電力増幅器に接続することを想定している。また、図１において、図６と同様の構成については、同様の部番を付してある。
　本実施形態１のスイッチング用信号生成回路は、図１に示すように、変調処理部１と、補間処理部２と、振幅算出処理部３と、振幅－位相変換処理部４と、乗算処理部５と、位相算出処理部６と、加算処理部７と、ｃｏｓ算出処理部８と、ｓｉｎ算出処理部９と、ＤＡ変換器１０と、フィルタ１３と、ローカル信号発生器１１と、アナログ直交変調器１２と、フィルタ１３’と、コンパレータ１４と、反転処理部１５とから構成されている。
　本実施形態１のスイッチング用信号生成回路では、まず、変調処理部１で送信する変調信号を生成し、補間処理部２により、搬送波周波数（またはそれに準ずる周波数）のレートにアップサンプリングする。
　補間処理部２でのアップサンプリングの後、サンプルごとに、振幅算出処理部３および位相算出処理部６で、極形式表現（振幅値、位相値）に変換する。
　極形式表現に変換した後、振幅－位相変換処理部４で、振幅値から角度値φへの変換を行う。この角度値φにより、Ｇ１用制御パルスとＧ３用制御パルスとの相対位相を調整する。なお、Ｇ１側をφ／２進め、Ｇ３側をφ／２遅らせることで、相対関係を調整している。このため、乗算処理部５で角度値φを半分にしている。このとき、図４に示すフィルタ１０２でのフィルタリング後に、所望の振幅を再現できるように変換を行っている。
　さらに、加算処理部７において、乗算処理部５からの角度値φ／２と、位相算出処理部６からの位相値θとにより、Ｇ１用制御パルスの位相（θ＋φ／２）、Ｇ３用制御パルスの位相（θ－φ／２＋π）を生成する。なお、位相情報の更新レートは、補間処理部２でのアップサンプリング処理の結果による。
　各々の位相情報は、ｃｏｓ算出処理部８およびｓｉｎ算出処理部９により、直交形式に変換し、その結果をＤＡ変換器１０でアナログ信号に変換する。なお、ｃｏｓ算出処理部８およびｓｉｎ算出処理部９の具体的な処理方法は、既知の技術を使用し、本発明の本質ではないため、説明は省略する。
　各々の直交形式の位相情報は、フィルタ１３で折り返し成分を除去した後、アナログ直交変調器１２に入力される。ここで、各々のアナログ直交変調器１２のローカル信号の信号源としては、所望の無線周波数を出力するローカル信号発生器１１をともに使用する。
　アナログ直交変調器１２の出力は、無線周波数及びその近傍の成分を通過させるフィルタ１３'を経て、コンパレータ１４に入力される。フィルタ１３'は、上記無線周波数において群遅延（ｄθ／ｄω）が略０となることが望ましく、例えば、位相の変化が穏やかなベッセル特性のＬＰＦとして設計される。
　コンパレータ１４では、フィルタ１３'の出力と基準電圧との比較により、正弦波からスイッチング用パルス信号への変換を行う。なお、フィルタ１３'の出力のＤＣ成分が完全に除去されていれば、基準電圧を０Ｖにすることで、生成したパルス信号のデューティ比を５０％にすることができる。
　図４において、Ｇ１端子とＧ２端子、Ｇ３端子とＧ４端子に与える信号極性の関係は、基本的には、『一方が”オン”の場合、もう一方は”オフ”』という関係にしておく必要がある。そこで、反転処理部１５において、Ｇ２＝－Ｇ１、Ｇ４＝－Ｇ３に相当する反転処理を行っている。
　以上説明したように、本発明の実施形態１に係る電力増幅装置によれば、スイッチング用信号生成処理において、パルス生成時のディジタル回路の動作クロックの制約を解決し、アウトフェージング方式電力増幅を適用可能な無線周波数範囲を拡大することができる。
＜実施形態２＞ 　以下、本発明の実施形態２に係る電力増幅装置について、図面を参照して説明する。図２は、本発明の実施形態２に係る電力増幅装置のスイッチング用信号生成回路の構成の一例を示すブロック図である。なお、本実施形態２において、スイッチング用信号生成回路で生成されるスイッチング用信号は、図４に示すような、フルブリッジ型のＤ級電力増幅器に接続することを想定している。また、図２において、図１、図６と同様の構成については、同様の部番を付してある。
　本実施形態２のスイッチング用信号生成回路は、図２に示すように、変調処理部１と、補間処理部２と、振幅算出処理部３と、振幅－位相変換処理部４と、乗算処理部５と、位相算出処理部６と、加算処理部７と、ＤＤＳ（Direct　Digital　Synthesizer）処理部１６と、ＤＡ変換器１０と、フィルタ１３’’と、コンパレータ１４と、反転処理部１５とから構成されている。
　なお、本実施形態２のスイッチング用信号生成回路において、加算処理部７までの２種類の位相情報算出までの過程、並びにフィルタ１３''以降の処理過程は、実施形態１のスイッチング用信号生成回路と同様であるため、説明は省略する。
　各々の位相情報は、ＤＤＳ処理部１６に入力される。ＤＤＳとは、図３に示すような、設定した周波数（位相更新量）で位相アキュムレータを更新し、位相アキュムレータの内容（位相）に対応する正弦波の振幅値を出力する処理の一般的な名称である。
　本実施形態２においては、図３のＤＡＣを含まない構成のＤＤＳを用いている。本実施形態２は、正弦波の生成まではＦＰＧＡ等で実施する構成であると言い換えることができる。
　また、２つのＤＤＳ処理部１６は、同一タイミングで初期化し、位相アキュムレーション値を一致させた状態で処理を行う。また、加算処理部７で求めた位相値は、各々のＤＤＳ処理部１６において、位相アキュムレーション値をオフセットさせる値として使用する。
　以上説明したように、本発明の実施形態２に係る電力増幅装置によれば、スイッチング用信号生成処理において、パルス生成時のディジタル回路の動作クロックの制約を解決し、アウトフェージング方式電力増幅を適用可能な無線周波数範囲を拡大することができる。
　なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
　本発明は、Ｄ級電力増幅器を用いた電力増幅装置を製造する産業で利用される。
　１：変調処理部、２：補間処理部、３：振幅算出処理部、４：振幅－位相変換処理部、５：乗算処理部、６：位相算出処理部、７：加算処理部、８：ｃｏｓ算出処理部、９：ｓｉｎ算出処理部、１０：ＤＡ変換器、１１：ローカル信号発生器、１２：アナログ直交変調器、１３，１３’，１３’’：フィルタ、１４：コンパレータ、１５：反転処理部、１６：ＤＤＳ処理部、１８：正規化処理部、１９：ＯＮ区間算出処理部、２０：量子化処理部、２１：カウンタ、２２：比較処理部、２３：反転処理部、１０１：Ｄ級電力増幅器、１０２：フィルタ。 

Claims (4)

  1. 　フルブリッジ型のＤ級電力増幅器を有するアウトフェージング方式の電力増幅装置において、
    　送信する変調波の振幅、位相に基づき、２種類の搬送波周波数の正弦波を生成し、生成した正弦波から、前記Ｄ級電力増幅器をスイッチングするためのスイッチング用パルス信号を生成するスイッチング用信号生成回路を備え、
    　前記スイッチング用信号生成回路は、
    　生成された２種類の正弦波の位相情報を直交形式に変換するｓｉｎ算出処理部およびｃｏｓ算出処理部と、
    　前記ｓｉｎ算出処理部および前記ｃｏｓ算出処理部から入力された各々の直交形式の位相情報をアナログ信号に変換するＤＡ変換器と、
    　前記ＤＡ変換器から入力されたアナログ信号から折り返し成分を除去する第１のフィルタと、
    　前記第１のフィルタから入力されたアナログ信号から、ローカル信号を用いて正弦波を生成するアナログ直交変調器と、
    　前記アナログ直交変調器から入力された正弦波から所定の無線周波数およびその近傍の成分を通過させる第２のフィルタと、
    　基準電圧との比較により、前記第２のフィルタから入力された正弦波からスイッチング用パルス信号への変換を行うコンパレータと、
    　を有することを特徴とする電力増幅装置。
  2. 　請求項１記載の電力増幅装置において、前記直交形式の位相情報は、所定の間隔で、送信する前記変調波に基づいて更新することを特徴とする電力増幅装置。
  3. 　フルブリッジ型のＤ級電力増幅器を有するアウトフェージング方式の電力増幅装置において、
    　送信する変調波の振幅、位相に基づき、２種類の搬送波周波数の正弦波を生成し、生成した正弦波から、前記Ｄ級電力増幅器をスイッチングするためのスイッチング用パルス信号を生成するスイッチング用信号生成回路を備え、
    　前記スイッチング用信号生成回路は、生成された２種類の正弦波の位相情報を基にして、所定の周波数で位相アキュムレータを更新し、位相アキュムレータの位相に対応する正弦波の振幅値を出力するＤＤＳ（Direct 　Digital　Synthesizer）処理部と、
    　前記ＤＤＳ処理部から入力された正弦波の振幅値をアナログ信号に変換するＤＡ変換器と、
    　前記ＤＡ変換器から入力されたアナログ信号からクロック成分を除去する第２のフィルタと、
    　基準電圧との比較により、前記第２のフィルタから入力されたアナログ信号からスイッチング用パルス信号への変換を行うコンパレータと、
    　を有することを特徴とする電力増幅装置。
  4. 　請求項３記載の電力増幅装置において、前記位相アキュムレータ出力に加える位相シフト値は、所定の間隔で、送信する前記変調波に基づいて更新することを特徴とする電力増幅装置。 
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