WO2016204420A1 - 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법 - Google Patents

크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법 Download PDF

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WO2016204420A1
WO2016204420A1 PCT/KR2016/005506 KR2016005506W WO2016204420A1 WO 2016204420 A1 WO2016204420 A1 WO 2016204420A1 KR 2016005506 W KR2016005506 W KR 2016005506W WO 2016204420 A1 WO2016204420 A1 WO 2016204420A1
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WO
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electrode
resistance change
change memory
memory cells
memory cell
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PCT/KR2016/005506
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English (en)
French (fr)
Inventor
김태근
박주현
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Korea University Research and Business Foundation
Original Assignee
Korea University Research and Business Foundation
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a memory device, and more particularly to a memory device having a cross bar structure.
  • ReRAM resistance random access memory
  • ReRAM is a memory device that uses a characteristic that resistance change material varies in resistance according to voltage condition.
  • ReRAM can operate memory with simple structure of metal-resistance change layer-metal. It is very advantageous in the process and the process is simple, there is an advantage that the process cost accordingly.
  • a conventional ReRAM includes a lower electrode 110, a resistance change layer 120, and an upper electrode 130.
  • the lower electrode 110 and the upper electrode 130 are made of a conductive material
  • the resistance change layer 120 is made of a material exhibiting resistance change characteristics.
  • a metal material is mainly used, and a metal oxide or perovskite (SrTiO 3) is used as the resistance change layer.
  • the resistance change layer 120 may have different resistance values, that is, a low resistance state (“LRS”) and a high resistance value. It has two states, which are High Resistance State (HRS), and operates as a memory device by distinguishing these two states.
  • HRS High Resistance State
  • a crossbar array structure as shown in FIG. 1B is used to increase the degree of integration.
  • the crossbar array has a structure in which a plurality of resistance change layers 120 are inserted between a plurality of upper electrodes 130 and a plurality of lower electrodes 110 that are orthogonal to each other, and the structure is very simple and easy to stack in multiple layers. It is a very advantageous structure in terms of integration, and ReRAM is considered to be the most suitable memory device for such a structure.
  • the resistance change layer 120 is orthogonal to each other.
  • An object of the present invention is to provide a memory device having a crossbar array structure and a method of manufacturing the same, which can minimize leakage current generated in memory cells other than the memory cell selected from the memory device having a crossbar array structure.
  • a memory device having a crossbar array structure according to a preferred embodiment of the present invention for solving the above problems is provided between a first electrode formed of a plurality of rows on a substrate and a second electrode composed of a plurality of rows crossing the first electrode.
  • a plurality of memory parts including a memory unit formed in the memory unit to change resistance in response to a voltage applied between the first electrode and the second electrode, and a diode disposed between the first electrode and the second electrode to control the flow of current;
  • a resistive change memory cell wherein a forward direction of a diode included in each resistive change memory cell is opposite to a forward direction of some of the diodes included in adjacent resistive change memory cells, and is different from the forward direction of some other diodes. Is the same.
  • forward directions of the resistance change memory cells sharing the first electrode and the diodes of the resistance change memory cells sharing the second electrode are adjacent to each other among a plurality of adjacent resistance change memory cells. It may be the opposite.
  • the forward direction of the diodes of the resistance change memory cells in a diagonal direction not sharing the first electrode and the second electrode among the plurality of adjacent resistance change memory cells may be the same.
  • the diode may include a p-type semiconductor layer in contact with one surface (a first contact surface) and an n-type semiconductor layer in contact with a surface opposite to the first contact surface. It may include.
  • a plurality of first electrodes are formed on a substrate in parallel with each other, and a plurality of resistance change memory cells are formed on the first electrode and spaced apart from each other.
  • the resistance change memory cell in contact with the resistance electrode in a direction crossing the first electrode, wherein the memory unit and the n-type semiconductor layer are formed along the first electrode and the second electrode. It may be formed to alternately contact the first electrode and the second electrode.
  • the memory device having the crossbar array structure may further include a drive circuit configured to apply a program voltage and a read voltage to the first electrode or the second electrode in a forward direction of a diode included in the selected resistance change memory cell.
  • the memory device of the crossbar array structure for solving the above problems, the first electrode composed of a plurality of rows and the second electrode composed of a plurality of rows so as to intersect the first electrode. ; And a memory unit formed between the first electrode and the second electrode and having a resistance changed according to a voltage applied between the first electrode and the second electrode, and disposed between the first electrode and the second electrode. And a plurality of resistance change memory cells including a diode to control the flow of current, wherein the first electrode and the second electrode may be alternately formed on the substrate and the memory cell for each resistance change memory cell. .
  • all diodes included in each resistance change memory cell may be formed in the same direction so that the direction toward the substrate is forward or reverse.
  • forward directions of the resistance change memory cells sharing the first electrode and the diodes of the resistance change memory cells sharing the second electrode may be selected from among a plurality of adjacent resistance change memory cells.
  • the electrodes may be opposite to each other based on a direction from the first electrode toward the second electrode.
  • the forward direction of the diode of the resistance change memory cells in a diagonal direction not sharing the first electrode and the second electrode among a plurality of adjacent resistance change memory cells is determined by the first electrode.
  • the two electrodes may be identical to each other based on a direction toward the electrode.
  • the memory device having the crossbar array structure may be programmed to the first electrode or the second electrode in a forward direction based on a direction from the first electrode to the second electrode of the diode included in the selected resistance change memory cell.
  • the drive circuit may further include a voltage and a read voltage.
  • a method of forming a memory device having a crossbar array structure for solving the above problems includes: (a) forming a first electrode in a plurality of parallel rows on a substrate; (b) forming a resistance change memory cell including a memory unit and a diode on the plurality of first electrode columns, wherein the resistance change memory cell is formed such that resistance change memory cells positioned diagonally have the same structure; And (c) forming a second electrode on the resistance change memory cells in a plurality of parallel rows in a direction crossing the first electrode.
  • the forward direction of the diodes included in the resistance change memory cells positioned diagonally is the same, and adjacent resistance change memory cells sharing the first electrode and adjacent resistors sharing the second electrode are disposed.
  • the resistive change memory cells are formed such that the forward directions of the diodes included in the change memory cells are opposite to each other.
  • the step (b) may include (b1) an odd (or even) resistance change memory cell and an odd (or odd) column of odd (or even) columns of the plurality of first electrode columns. Forming an even (or odd) resistance change memory cell, the diode having the same forward direction; And (b2) odd-numbered (or odd-numbered) resistance change memory cells of odd-numbered (or even-numbered) columns of the plurality of first electrode columns, and odd-numbered (or even-numbered) resistors of even-numbered (or odd-numbered) columns. Forming a change memory cell, wherein the forward direction of the diode may be opposite to the forward direction of the diode included in the resistive change memory cells formed in step (b1).
  • a method of forming a memory device of a crossbar array structure (a) by etching the insulating substrate, a first electrode composed of a plurality of rows parallel to each other is formed Forming a region in the substrate, in which a region to be formed and a second electrode composed of a plurality of rows parallel to each other in a direction crossing the first electrode are formed; (b) depositing an electrode forming material on the substrate to form a first electrode and a second electrode in regions formed inside the substrate; (c) forming a resistance change memory cell having the same structure on the first electrode and the second electrode formed in the substrate; And (d) depositing an electrode forming material on the resistance change memory cell to form a first electrode and a second electrode on the resistance change memory cell, the first electrode formed on the resistance change memory cell and inside the substrate. Connecting a first electrode and connecting a second electrode formed on the resistance change memory cell to a second electrode formed on the substrate.
  • the step (c) may form a memory unit and a diode formed of a resistance change material on the first electrode and the second electrode, but may be formed so that the forward direction of the diode is the same with respect to the substrate. .
  • the first electrode formed on the resistance change memory cell is connected to the first electrode formed on the substrate under the adjacent resistance change memory cell, and the second electrode formed on the resistance change memory cell is adjacent to the resistance change memory cell.
  • the electrode forming material may be deposited to be connected to a second electrode formed on a lower substrate.
  • a diode is included in a plurality of resistance change memory cells included in a crossbar array structure, and the forward directions of the diodes included in the memory cells sharing the electrode are alternately set to be reversed with each other, thereby The forward direction of the diode is opposite to the forward direction of the diode of adjacent memory cells sharing the electrode, and the leakage current is greatly reduced by forming the same as the forward direction of the diode of the diagonal adjacent memory cells not sharing the electrode.
  • 1A is a diagram illustrating a resistance change memory structure according to the related art.
  • 1B is a view for explaining the structure and problems of the crossbar array memory device according to the prior art.
  • FIGS. 2A and 2B are diagrams for explaining a configuration of a memory device having a cross bar structure including a resistance change memory cell according to a first exemplary embodiment of the present invention.
  • FIG. 3 is a diagram showing the overall configuration of a memory device having a cross bar array structure according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating an equivalent circuit of a memory device having a crossbar array structure according to the present invention and the related art.
  • 5A to 5D show a leak of a memory device having a cross bar array structure including a resistance change memory cell according to a first embodiment of the present invention according to the first embodiment, and a memory device having a cross bar array structure according to the prior art.
  • 6A to 6D are diagrams illustrating a process of forming a memory device having a cross bar array structure according to a first preferred embodiment of the present invention.
  • FIG. 7A is a diagram illustrating an overall structure of a memory device having a crossbar array structure according to a second exemplary embodiment of the present invention
  • FIG. 7B is an enlarged view of a partial region illustrated in FIG. 7A.
  • FIGS. 8A and 8B illustrate a method of manufacturing a memory device having a cross bar array structure according to a second exemplary embodiment of the present invention.
  • FIG. 9 is a plan view illustrating a manufacturing process of a memory device having a crossbar array structure according to a second exemplary embodiment of the present invention.
  • FIG. 2A and 2B illustrate a structure of a crossbar structure memory device including a resistance change memory cell according to a first exemplary embodiment of the present invention
  • FIG. 2A illustrates a structure of a crossbar array
  • 2B is an enlarged view of a portion shown in FIG. 2A.
  • a memory device having a cross bar structure includes a first electrode 210-1 to 210-n and a first electrode formed in a plurality of rows on a substrate.
  • the plurality of resistance change memory cells 230 and the plurality of resistance change memory cells 230 which are formed to be spaced apart from each other at regular intervals on the 210-1 to 210-n, and cross the first electrodes 210-1 to 210-n, respectively. It is configured to include the second electrode (220-1 ⁇ 220-n) formed on the 230.
  • the first electrodes 210-1 to 210-n are materials used for forming electrodes, such as Pt, and are formed on a substrate, and are composed of a plurality of rows arranged in parallel with each other at regular intervals.
  • the second electrodes 220-1 to 220-n are formed of the same material as the first electrodes 210-1 to 210-n or a material that is generally used to form the electrode, and the first electrode 210.
  • the plurality of columns may be arranged in parallel to each other in a direction crossing the -1 to 210-n, and contact the upper portions of the resistance change memory cells 230 formed on the first electrodes 210-1 to 210-n. Is formed.
  • the configuration of the first electrode (210-1 ⁇ 210-n) and the second electrode (220-1 ⁇ 220-n) is the same as the conventional crossbar array structure, a detailed description thereof will be omitted.
  • the plurality of resistance change memory cells 230 formed on the first electrodes 210-1 to 210-n and having upper portions thereof contacting the second electrodes 220-1 to 220-n may include the first electrode 210-.
  • the memory unit 231 and the first electrode 210-1 to 210-n whose resistance changes according to the voltage applied between the 1 to 210-n and the second electrodes 220-1 to 220-n. It is configured to include a diode 232 disposed between the second electrode (220-1 ⁇ 220-n) to control the flow of current.
  • the resistance change memory cells 230 sharing the first electrodes 210-1 to 210-n and the second electrodes 220-1 to 220-n among the plurality of adjacent resistance change memory cells 230.
  • the forward directions of the diodes 232 of FIG. 2) are opposite to each other, and the first electrodes 210-1, 210-2-210-n and the second electrode 220-1 of the plurality of resistance change memory cells 230 are adjacent to each other.
  • the forward directions of the diodes 232 of the resistance change memory cells 230 in a diagonal direction that do not share ⁇ 220-n) are formed to be the same.
  • adjacent memory cell refers to eight memory cells 230 positioned in four and diagonal directions with respect to a specific memory cell 230.
  • FIG. 2B for convenience of description, four memory cells R1 to R4 of the plurality of resistance change memory cells 230 are illustrated.
  • the second electrodes 220-1, 220-2,..., 220-n are formed in parallel to each other, and the first electrodes 210-1 to 210-n and the second electrodes 220-1 to 220 are formed in parallel with each other.
  • Resistance change memory cells 230 are formed between -n), and each resistance change memory cell 230 includes a memory unit 231 and a diode 232.
  • the pn junction diode 232 is formed on the first electrode 210-1, and the memory unit 231 is formed of a resistance change material thereon. Is formed, and the upper surface of the memory unit 231 is in contact with the second electrode 220-1.
  • the pn junction diode 232 is formed of a p-type semiconductor layer 232-1 and an n-type semiconductor layer 232-2, and the n-type semiconductor layer 232-2 over the first electrode 210-1. Is formed, the p-type semiconductor layer 232-1 is formed thereon, and the memory unit 231 is formed on the p-type semiconductor layer 232-2. Accordingly, the forward direction of the diode 232 included in R4 becomes a direction toward the substrate, that is, a direction toward the first electrode 210-1 from the second electrode 220-1.
  • the memory unit 231 is formed on the first electrode 210-2, and the pn junction diode 232 is formed thereon.
  • the p-type semiconductor layer 232-1 is formed on the memory unit 231, and the n-type semiconductor layer 232-2 is formed thereon to contact the second electrode 220-1. Therefore, the forward direction of the diode 232 of R1 is upward from the substrate, that is, the direction from the first electrode 210-2 toward the second electrode 220-1, and thus the diode 232 included in the adjacent R4.
  • the forward direction of the diode 232 is set in the opposite direction to the forward direction.
  • the memory portion 231 is formed on the first electrode 210-1, and the pn junction diode 232 is formed thereon.
  • the p-type semiconductor layer 232-1 is formed on the memory unit 231, and the n-type semiconductor layer 232-2 is formed thereon and comes into contact with the second electrode 220-2, R1.
  • the forward direction of the diode 232 of R3 becomes upward from the substrate, that is, the direction from the first electrode 210-1 to the second electrode 220-2, and thus the diode 232 included in the adjacent R4.
  • the forward direction of the diode 232 is set in the direction opposite to the forward direction of), and the forward direction of the diode 232 is set in the same direction as the adjacent R1 in the diagonal direction.
  • R2 is a pn junction on the first electrode 210-2.
  • the diode 232 is formed, and a memory unit 231 formed of a resistance change material is formed thereon, and an upper surface of the memory unit 231 is in contact with the second electrode 220-2.
  • the pn junction diode 232 is formed of a p-type semiconductor layer 232-1 and an n-type semiconductor layer 232-2, and the n-type semiconductor layer 232-2 over the first electrode 210-2.
  • R2 has the same structure as R4, and the forward direction of the diode 232 included in R2 has the same direction as the forward direction of the diode included in R4.
  • a diode has a forward direction opposite to each other between adjacent resistance change memory cells sharing a first electrode and a second electrode.
  • the forward direction of the diode is set in the same direction between diagonally adjacent resistance change memory cells that do not share the first electrode and the second electrode.
  • the resistance change memory cells 230 formed on the same first electrode 210-1, 210-2 to 210-n are alternately formed in the forward direction of the diode 232, and the same second electrode ( Also, the resistance change memory cells 230 in contact with 220-1, 220-2,, and 220-n are alternately formed with opposite directions of the diodes 232. As a result, the forward directions of the diodes 232 of the resistance change memory cells 230 that are diagonal to each other are formed to be the same.
  • FIG. 3 is a diagram showing the overall configuration of a memory device having a cross bar array structure according to the first embodiment of the present invention.
  • a memory device having a cross bar array structure may have a cross bar array structure including a resistance change memory cell 230 described above with reference to FIGS. 2A and 2B, respectively.
  • the driver circuit 300 is configured to drive the resistance change memory cell 230.
  • the driver circuit 300 may determine the size of the diode 232 included in each memory cell 230. According to the forward direction, a program voltage or a read voltage should be applied to the first electrodes 210-1, 210-2 to 210-n or the second electrodes 220-1, 220-2,, and 220-n.
  • the resistance change memory cells R1 and R3 have a forward direction of the diode 232 from the first electrodes 210-2 and 210-1 toward the second electrodes 220-1 and 220-2. 300 applies a program voltage or a read voltage through the first electrodes 210-1 and 210-2.
  • the forward direction of the diode 232 becomes the direction from the second electrodes 220-2 and 220-1 toward the first electrodes 210-2 and 210-1.
  • the 300 may apply a program voltage or a read voltage through the second electrodes 220-2 and 220-1.
  • FIG. 4 is a diagram illustrating an equivalent circuit of a memory device having a crossbar array structure according to the present invention and the related art.
  • all diodes 232 included in each resistance change memory cell 230 are formed to have the same forward direction.
  • the memory device of the cross bar array structure can secure a larger read margin than the memory device of the cross bar array structure of the prior art, it is possible to increase the density per unit area have.
  • 5A to 5D show a leak of a memory device having a cross bar array structure including a resistance change memory cell according to a first embodiment of the present invention according to the first embodiment, and a memory device having a cross bar array structure according to the prior art.
  • FIG. 5C shows an equivalent circuit of a region corresponding to the region shown in FIG. 2B of the prior art crossbar array in which the diodes of all the memory cells have the same forward direction, in the same manner as shown in FIGS. 5A and 5B.
  • the equivalent circuit of the memory device of the crossbar array structure according to the first embodiment of the present invention shown in 2b is shown in Fig. 5d.
  • Read Margin is defined by Equation 1 below.
  • Equation 1 V out (LRS) and V out (HRS) are the same as the voltage (V pu ) distribution of the series resistance, it can be summarized as Equation 2 below. (However, R1, R2, and R3 are defined as R sneak )
  • Equation 3 Equation 3
  • R pu is set to the R LRS value, and the following numerical values are substituted by Equation 2 and Equation 3 and calculated by computer simulation. It can be seen that this is larger than the conventional CBA, and the graphical representation shows a result as shown in FIG. 5E.
  • the present invention can achieve a much higher degree of integration compared to the prior art, based on a read margin of 10%.
  • FIGS. 6A to 6D are diagrams illustrating a process of forming a memory device having a cross bar array structure according to a first preferred embodiment of the present invention.
  • FIGS. 6A to 6C are cross-sectional views aa of FIG. (b) is sectional drawing of bb.
  • a substrate 600 on which a memory device having a crossbar array structure is to be prepared is prepared (1 of FIG. 6A).
  • the substrate uses a general insulating substrate such as SiO2.
  • a photoresist pattern (PR) 610 is formed on the insulating substrate 600 except for the region in which the first electrode 210 is to be formed (2 in FIG. 6A), and dry etching is performed. A region for forming the electrode 210 is secured (3 in FIG. 6A).
  • the first electrode 210 is formed by depositing a metal on the substrate (4 in FIG. 6A), and the previously formed PR pattern 610 is removed (5 in FIG. 6A). At this time, the first electrode 210 is formed on the substrate in a plurality of rows parallel to each other. A plan view of the substrate after step 5 of FIG. 6A is performed is as shown in FIG. 6D (a).
  • a photoresist pattern (PR) 620 is formed on the first electrode 210 except for the region where the odd-numbered (or even-numbered) resistance change memory cell 230 is to be formed (6 in FIG. 6B). ),
  • the memory unit 231 and the diode 232 are formed by depositing the PR pattern 620 on the PR pattern 620.
  • the memory cell structures formed on the pattern 620 and the PR pattern are removed (7 in FIG. 6B). Since the memory cells 230 formed at this time have the same configuration, the forward directions of the diodes 232 are the same.
  • the even-numbered resistance change memory is included in the first electrode 210 (that is, the first electrodes formed on both sides of the specific first electrode) in the adjacent row. Note that the cell is formed. That is, the resistance change memory cells adjacent to each other in a diagonal direction are all formed at once.
  • the plan view of the substrate after step 7 of FIG. 6B is performed is as shown in FIG. 6D (b). (The memory cell formed in step 7 of FIG. 6B is indicated by “F”.)
  • a photoresist pattern. 630 is formed (8 in Fig. 6B).
  • the memory unit 231 and the diode 232 are deposited to form the resistive change memory cell 230 in a structure opposite to that of the odd-numbered (or even-numbered) memory cell 230, thereby forming even-numbered (or even-numbered) memory cells 230.
  • the odd-numbered) memory cell 230 is formed and the PR pattern 630 is removed (9 in FIG. 6B). Therefore, the forward direction of the diode 232 included in the even (or odd) memory cell 230 is formed to be opposite to the forward direction of the diode 232 formed in step 7 of FIG. 6B. At this time, odd-numbered (or even-numbered) resistance change memory cells of adjacent first electrode 210 columns are also formed.
  • the plan view of the substrate after the step 9 of FIG. 6B is performed is as shown in (c) of FIG. 6D. (The memory cell formed in step 9 of FIG. 6B is denoted by " R ").
  • the photoresist pattern (PR pattern) 640 is formed in the remaining region except for the upper region of the memory cell 230 in which the second electrode 220 is to be formed ( (I) of FIG. 6C), a metal is deposited thereon to form the second electrode 220, and then the PR pattern 640 is removed to complete the cross bar array structure (FIG. 6C).
  • the plan view of the substrate after the step V of FIG. 6B is performed is as shown in FIG. 6D (d).
  • the memory device of the crossbar array structure and the manufacturing method thereof according to the first embodiment of the present invention have been described so far.
  • FIG. 7A is a diagram illustrating an overall structure of a memory device having a crossbar array structure according to a second exemplary embodiment of the present invention
  • FIG. 7B is an enlarged view of a partial region illustrated in FIG. 7A.
  • the first electrode 210 is formed on the substrate, and the second electrode 220 is formed on the memory cell 230.
  • both the first electrodes 710-1 to 710-n and the second electrodes 720-1 to 720-n are alternately formed in contact with the substrate in one memory cell, and then in the next cell. It is formed on the cell, then on the substrate, and then on the memory cell.
  • a first electrode 710-1 is formed on a substrate, and the resistance change memory cell 730 is formed on the first electrode 710-1.
  • the resistance change memory cell 730 is formed on the first electrode 710-1.
  • Is formed Is formed, and a second electrode 720-1 is formed on the memory cell 730.
  • second electrodes 720-1 and 720-2 are formed on the substrate.
  • the resistance change memory cell 730 is formed on the second electrodes 720-1 and 720-2, and the first electrodes 710-2 and 710-1 are formed on the memory cell 730.
  • the first electrode 710-2 is formed on the substrate, and the memory cell 730 is formed on the first electrode 710-2, like R4.
  • the second electrode 720-2 is formed on the memory cell 730.
  • the first electrodes 710-1, 710-2 to 710-n or the second electrodes 720-1, 720-formed on the substrate are provided.
  • a memory portion 731 formed of a resistance change layer is formed on 2, 720-n, and a diode 732 is formed thereon.
  • the forward direction of the diode 732 may be formed in any direction since all the cells 730 are the same.
  • the positions of the first electrodes 710-1, 710-2-710-n and the second electrodes 720-1, 720-2,, 720-n are alternated.
  • the structure of the memory cell 730 that is, the stacked structure of the memory unit 731 and the diode 732, is the same for all the memory cells 730.
  • the positions of the first electrodes 710-1, 710-2 to 710-n and the second electrodes 720-1, 720-2,, and 720-n are alternately positioned for each memory cell 730. Except for being changed, it can be seen that the contents described with reference to FIGS. 3 to 5E are equally applied to the second embodiment. Therefore, even in the second exemplary embodiment, the first electrodes 710-1, 710-2 to 710-n or the second electrodes 720-1, 720-2, and 720-n may be disposed according to the memory cell 730.
  • Driver circuit 300 to selectively apply a program voltage and a read voltage.
  • FIGS. 8A and 8B illustrate a method of manufacturing a memory device having a cross bar array structure according to a second exemplary embodiment of the present invention.
  • the cross-sectional structure and the second electrodes 720-1, 720-2, and 720-n cut in parallel with the first electrodes 710-1, 710-2 to 710-n. Since the cross-sectional structure cut in the parallel direction is the same, a cross section of the first electrodes 710-1, 710-2 to 710-n will be described with reference to FIGS. 8A and 8B.
  • a substrate 800 on which a memory device having a crossbar array structure is to be prepared is prepared (1 in FIG. 8A).
  • the substrate uses a general insulating substrate such as SiO2.
  • the insulating substrate 800 is dry-etched to form a space for forming the electrode ( 3) of FIG. 8A.
  • the region where the electrode is to be formed on the substrate in the longitudinal direction of the electrode has a long length, and the electrode is formed on the substrate in a direction crossing the longitudinal direction of the electrode.
  • the region to be formed (second electrode region 830 in this example) forms a space having a short width of the region.
  • FIG. 8A A plan view of the substrate on which step (5) of FIG. 8A is completed is as shown in FIG.
  • the memory unit 731 is formed of a resistance change material thereon,
  • the diodes 732 are sequentially stacked, and the resistive change memory cell 730 is formed by removing the PR pattern 840 (7 in FIG. 8B).
  • the order of forming the memory unit 731 and the diode 732 may be changed.
  • a plan view of the substrate on which step 7 of FIG. 8B is completed is as shown in FIG. 9B.
  • a PR pattern 850 is formed around the memory cell 730 formed on the first electrode 710 elongated in the longitudinal direction among the electrodes formed on the substrate (8 in FIG. 8B), and metal is deposited thereon to form a crossbar.
  • the PR pattern 850 is formed. It removes (9 of FIG. 8B). A plan view of the finally formed crossbar array structure is shown in FIG. 9C.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명은 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법을 공개한다. 본 발명은 크로스바 어레이 구조에 포함되는 복수의 저항 변화 메모리 셀들 내부에 다이오드가 포함되도록 구성하되, 전극을 공유하는 메모리 셀들에 포함된 다이오드의 순방향이 서로 교번적으로 반대로 설정되도록 하여, 각 메모리 셀의 다이오드의 순방향이 전극을 공유하는 인접한 메모리 셀들의 다이오드의 순방향과는 서로 반대이고, 전극을 공유하지 않는 대각선 방향의 인접 메모리 셀들의 다이오드의 순방향과는 서로 동일하도록 형성함으로써, 누설 전류를 크게 감소시켰다. 또한, 이렇게 누설 전류를 크게 감소시킴으로 인해서, 크로스바 어레이 구조의 메모리 장치의 판독 마진(Read Margin)을 증가시킴으로써 단위 면적당 더 많은 메모리 셀을 포함시킬 수 있어 집적도를 향상시킬 수 있는 효과가 있다.

Description

크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법
본 발명은 메모리 장치에 관한 것으로서, 보다 구체적으로는 크로스 바 구조의 메모리 장치에 관한 것이다.
최근 비휘발성 메모리는 고집적도, 낮은 전력 소모, 빠른 동작속도의 요구에 맞고 기존 flash 메모리와 같은 소자의 scale 한계를 극복하기 위해 많은 연구가 진행되고 있다. 특히, Resistance Random Access Memory(ReRAM) 소자는 간단한 소자 구조와 훌륭한 확장성과 같은 장점을 가지고 있어 차세대 비휘발성 메모리 소자로 각광받고 있는 추세이다. ReRAM은 저항변화물질이 전압의 조건에 따라 저항 값이 달라지는 특성을 이용한 메모리 소자로써, 다른 차세대 비휘발성 메모리 소자들과는 달리, 금속-저항 변화층-금속의 간단한 구조만으로도 메모리 동작이 가능하기 때문에 집적도 면에서 매우 유리하며 공정과정이 간단하므로, 그에 따른 공정비용이 저렴하다는 장점이 있다.
도 1a는 기존의 ReRAM의 구조를 나타낸 단면도이다. 도 1a를 참조하면, 기존의 ReRAM은 하부전극(110), 저항 변화층(120) 및 상부전극(130)으로 구성된다. 일반적으로, 하부전극(110) 및 상부전극(130)는 전도성 물질로 이루어져 있으며, 저항 변화층(120)은 저항변화특성을 나타내는 물질로 이루어져 있다. 전도성 물질로는 주로 금속 물질을 사용하며 저항 변화층으로는 금속 산화물이나 페로브스카이트(SrTiO3) 등이 이용된다. 적절한 조건의 전압을 상부전극(130)과 하부전극(110) 사이에 인가하면 저항 변화층(120)은 서로 다른 저항 값, 즉 저항 값이 작은 상태(Low Resistance State:　LRS) 와 저항 값이 큰 상태(High Resistance State: HRS)인 두 가지 상태(state)를 갖게 되고, 이 두 가지 상태(state)를 구별함으로써 메모리 소자로써 동작하게 된다.
이러한 ReRAM을 어레이로 구현할 경우, 집적도를 높이기 위해 도 1b에 도시된 바와 같은 크로스바(crossbar) 형태의 어레이 구조를 이용한다. 크로스바 어레이는 서로 직교하는 복수의 상부전극(130)과 복수의 하부전극(110) 사이에 복수의 저항 변화층(120)을 삽입한 구조로서, 구조가 매우 간단하고 여러 층으로 쌓기에도 용이하기 때문에 집적도면에서 매우 유리한 구조이며, 이러한 구조에 가장 적합한 메모리 소자로 여겨지는 것이 ReRAM이다.
ReRAM의 크로스바 어레이 구성에 있어서, 읽기 원하는 메모리 셀에 저장된 데이터의 저항이 큰 상태 또는 저항이 작은 상태를 구별하기 위해 도 1b에 도시된 바와 같이, 저항 변화층(120)을 사이에 두고 서로 직교하는 상부전극(130)과 하부전극(110)에 읽기 전압(Vread)을 가해주어 전류가 잘 흐를 때와 흐르지 않을 때를 구별하는 것으로써, 저장된 데이터를 확인해야 한다.
그러나 ReRAM의 크로스바 어레이의 경우, 도 1b에 도시된 바와 같이, 읽기 원하는 셀(선택 메모리 셀)(selected cell)의 데이터가 저항이 큰 상태(High Resistance State: HRS)이면 전류가 잘 흐르지 않아야 하지만 인접한 셀들을 통한 전류가 흐를 수 있는 경로가 형성되어 전류가 흐르게 되고 이에 따라, 저장된 데이터를 정확하게 읽지 못하는 문제가 발생한다.
이렇듯 선택되지 않은 메모리 셀들을 통해서 기생 누설 전류(Sneak-Pass Current)가 발생함으로 인해서, 메모리 장치 전체적인 측면에서는 왜곡된 신호들이 발생하게 되고, 이러한 문제점을 해결하기 위해서 다른 종래 기술들은 메모리 셀 내부에 단방향 정류소자인 다이오드를 삽입하여 문제를 해결하고자 하였으나, 이 방법 역시 누설 전류를 감소시킬 수는 있으나, 완전히 제거하지는 못하는 단점이 있다.
본 발명이 해결하고자 하는 과제는 크로스바 어레이 구조의 메모리 장치에서 선택된 메모리 셀 이외의 메모리 셀들에서 발생하는 누설 전류를 최소화할 수 있는 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 바람직한 실시예에 따른 크로스바 어레이 구조의 메모리 장치는, 기판위에 복수의 열로 형성되는 제 1 전극과 상기 제 1 전극과 교차하는 복수의 열로 구성되는 제 2 전극 사이에 형성되어 제 1 전극과 제 2 전극 사이에 인가되는 전압에 따라서 저항이 변화되는 메모리부, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 전류의 흐름을 제어하는 다이오드를 포함하는 복수의 저항 변화 메모리셀을 포함하되, 상기 각 저항 변화 메모리셀에 포함되는 다이오드의 순방향은 인접한 저항 변화 메모리셀들에 포함되는 다이오드들 중, 일부 다이오드들의 순방향과는 서로 반대이고, 다른 일부 다이오드들의 순방향과는 동일하다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극을 공유하는 저항 변화 메모리셀들 및 상기 제 2 전극을 공유하는 저항 변화 메모리셀들의 다이오드의 순방향은 서로 반대일 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극 및 상기 제 2 전극을 공유하지 않는 대각선 방향의 저항 변화 메모리셀들의 다이오드의 순방향은 서로 동일할 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 상기 다이오드는, 상기 메모리부에 일면(제 1 접촉면)이 접촉하는 p-타입 반도체층 및 상기 제 1 접촉면의 반대측 면에 접촉하는 n-타입 반도체층을 포함할 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 상기 제 1 전극은 복수개가 서로 평행하게 기판위에 형성되고, 상기 저항 변화 메모리셀은 복수개가 상기 제 1 전극 위에 서로 이격되어 형성되며, 상기 제 2 전극은 상기 제 1 전극과 교차하는 방향으로 상기 저항 변화 메모리셀과 접촉하도록 형성되고, 상기 복수의 저항 변화 메모리셀은 상기 제 1 전극 및 상기 제 2 전극을 따라서 상기 메모리부와 상기 n-타입 반도체층이 교대로 상기 제 1 전극 및 제 2 전극에 접촉하도록 형성될 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치는, 선택된 저항 변화 메모리셀에 포함된 다이오드의 순방향에 따라서 상기 제 1 전극 또는 제 2 전극으로 프로그램 전압 및 판독 전압을 인가하는 드라이브 회로를 더 포함할 수 있다.
한편, 상술한 과제를 해결하기 위한 본 발명의 바람직한 다른 실시예에 따른 크로스바 어레이 구조의 메모리 장치는, 복수의 열로 구성되는 제 1 전극과 상기 제 1 전극과 교차하도록 복수의 열로 구성되는 제 2 전극; 및 상기 제 1 전극 및 상기 제 2 전극 사이에 형성되어 상기 제 1 전극과 상기 제 2 전극 사이에 인가되는 전압에 따라서 저항이 변화되는 메모리부, 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 전류의 흐름을 제어하는 다이오드를 포함하는 복수의 저항 변화 메모리셀을 포함하되, 상기 제 1 전극과 상기 제 2 전극은 각 저항 변화 메모리셀마다 서로 교번적으로 기판 및 메모리셀 위에 형성될 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 각 저항 변화 메모리셀에 포함된 다이오드들은 모두, 기판을 향하는 방향이 순방향 또는 역방향이 되도록 동일하게 형성될 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극을 공유하는 저항 변화 메모리셀들 및 상기 제 2 전극을 공유하는 저항 변화 메모리셀들의 다이오드들의 순방향은 제 1 전극에서 제 2 전극을 향하는 방향을 기준으로 서로 반대일 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치에서, 인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극 및 상기 제 2 전극을 공유하지 않는 대각선 방향의 저항 변화 메모리셀들의 다이오드의 순방향은 제 1 전극에서 제 2 전극을 향하는 방향을 기준으로 서로 동일할 수 있다.
또한, 상기 크로스바 어레이 구조의 메모리 장치는, 선택된 저항 변화 메모리셀에 포함된 다이오드의 상기 제 1 전극에서 상기 제 2 전극을 향하는 방향을 기준으로 하는 순방향에 따라서 상기 제 1 전극 또는 제 2 전극으로 프로그램 전압 및 판독 전압을 인가하는 드라이브 회로를 더 포함할 수 있다.
한편, 상술한 과제를 해결하기 위한 본 발명의 바람직한 실시예에 따른 크로스바 어레이 구조의 메모리 장치 형성 방법은, (a) 기판 위에 복수의 평행한 열로 제 1 전극을 형성하는 단계; (b) 상기 복수의 제 1 전극 열들 위에, 메모리부 및 다이오드를 포함하는 저항 변화 메모리 셀을 형성하되, 대각선에 위치하는 저항 변화 메모리셀들끼리 동일한 구조를 갖도록 저항 변화 메모리 셀을 형성하는 단계; 및 (c) 상기 저항 변화 메모리 셀들 위에 상기 제 1 전극과 교차하는 방향으로, 복수의 평행한 열로 제 2 전극을 형성하는 단계를 포함한다.
또한, 상기 (b) 단계는 대각선에 위치하는 저항 변화 메모리 셀에 포함된 다이오드의 순방향은 서로 동일하고, 상기 제 1 전극을 공유하는 인접한 저항 변화 메모리셀들 및 상기 제 2 전극을 공유하는 인접한 저항 변화 메모리 셀에 포함된 다이오드의 순방향은 서로 반대가 되도록 상기 저항 변화 메모리 셀을 형성한다.
또한, 상기 (b) 단계는, (b1) 상기 복수의 제 1 전극 열들 중 홀수번째(또는 짝수번째) 열들의 홀수번째(또는 짝수번째) 저항 변화 메모리 셀 및 짝수번째(또는 홀수번째) 열들의 짝수번째(또는 홀수번째) 저항 변화 메모리 셀을 형성하되, 다이오드의 순방향이 동일하게 형성하는 단계; 및 (b2) 상기 복수의 제 1 전극 열들 중 홀수번째(또는 짝수번째) 열들의 짝수번째(또는 홀수번째) 저항 변화 메모리 셀 및 짝수번째(또는 홀수번째) 열들의 홀수번째(또는 짝수번째) 저항 변화 메모리 셀을 형성하되, 다이오드의 순방향이 상기 (b1) 단계에서 형성된 저항 변화 메모리 셀들에 포함된 다이오드의 순방향과 반대가 되도록 형성하는 단계를 포함할 수 있다.
한편, 상술한 과제를 해결하기 위한 본 발명의 바람직한 다른 실시예에 따른 크로스바 어레이 구조의 메모리 장치 형성 방법은, (a) 절연 기판을 식각하여, 서로 평행한 복수의 열로 구성되는 제 1 전극이 형성될 영역 및 상기 제 1 전극과 교차하는 방향으로 서로 평행한 복수의 열로 구성되는 제 2 전극이 형성될 영역을 기판 내부에 형성하는 단계; (b) 상기 기판 위에 전극 형성 물질을 증착하여, 기판 내부에 형성된 영역들에 제 1 전극 및 제 2 전극을 형성하는 단계; (c) 상기 기판 내부에 형성된 제 1 전극 및 상기 제 2 전극 위에 저항 변화 메모리 셀을 동일한 구조로 형성하는 단계; 및 (d) 상기 저항 변화 메모리 셀 위에 전극 형성 물질을 증착하여, 상기 저항 변화 메모리 셀 위에 제 1 전극 및 제 2 전극을 형성하되, 상기 저항 변화 메모리 셀 위에 형성된 제 1 전극과 상기 기판 내부에 형성된 제 1 전극을 연결시키고, 상기 저항 변화 메모리 셀 위에 형성된 제 2 전극과 상기 기판 내부에 형성된 제 2 전극을 연결시키는 단계를 포함한다.
또한, 상기 (c) 단계는, 상기 제 1 전극 및 상기 제 2 전극 위에, 저항 변화 물질로 형성되는 메모리부 및 다이오드를 형성하되, 상기 기판을 기준으로 다이오드의 순방향이 모두 동일하도록 형성할 수 있다.
또한, 상기 (d) 단계는 저항 변화 메모리 셀 위에 형성된 제 1 전극은 인접한 저항 변화 메모리 셀 아래의 기판에 형성된 제 1 전극과 연결되고, 저항 변화 메모리 셀 위에 형성된 제 2 전극은 인접한 저항 변화 메모리 셀 아래의 기판에 형성된 제 2 전극과 연결되도록 상기 전극 형성 물질을 증착할 수 있다.
[유리한 효과]
본 발명은 크로스바 어레이 구조에 포함되는 복수의 저항 변화 메모리 셀들 내부에 다이오드가 포함되도록 구성하되, 전극을 공유하는 메모리 셀들에 포함된 다이오드의 순방향이 서로 교번적으로 반대로 설정되도록 하여, 각 메모리 셀의 다이오드의 순방향이 전극을 공유하는 인접한 메모리 셀들의 다이오드의 순방향과는 서로 반대이고, 전극을 공유하지 않는 대각선 방향의 인접 메모리 셀들의 다이오드의 순방향과는 서로 동일하도록 형성함으로써, 누설 전류를 크게 감소시켰다.
또한, 이렇게 누설 전류를 크게 감소시킴으로 인해서, 크로스바 어레이 구조의 메모리 장치의 판독 마진(Read Margin)을 증가시킴으로써 단위 면적당 더 많은 메모리 셀을 포함시킬 수 있어 집적도를 향상시킬 수 있는 효과가 있다.
도 1a는 종래 기술에 따른 저항 변화 메모리 구조를 설명하는 도면이다.
도 1b는 종래 기술에 따른 크로스바 어레이 메모리 장치의 구조 및 문제점을 설명하는 도면이다.
도 2a 및 도 2b는 본 발명의 바람직한 제 1 실시예에 따른 저항 변화 메모리 셀을 포함하는 크로스 바 구조의 메모리 장치의 구성을 설명하는 도면이다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치의 전체 구성을 도시하는 도면이다.
도 4는 본 발명과 종래기술에 따른 크로스바 어레이 구조의 메모리 장치의 등가회로를 도시한 도면이다.
도 5a 내지 도 5d 는 제 1 실시예에 따른 본 발명의 바람직한 제 1 실시예에 따른 저항 변화 메모리 셀을 포함하는 크로스 바 어레이 구조의 메모리 장치와 종래 기술에 따른 크로스 바 어레이 구조의 메모리 장치의 누설 전류 경로를 등가 회로로 표현하여 비교하는 도면이다.
도 6a 내지 도 6d 는 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치를 형성하는 공정을 도시하는 도면이다.
도 7a는 본 발명의 바람직한 제 2 실시예에 따른 크로스바 어레이 구조의 메모리 장치의 전체 구조를 도시한 도면이고, 도 7b는 도 7a에 도시된 일부 영역을 확대하여 도시한 도면이다.
도 8a 및 도 8b는 본 발명의 바람직한 제 2 실시예에 따른 크로스 바 어레이 구조의 메모리 장치를 제조하는 방법을 설명하는 도면이다.
도 9는 본 발명의 바람직한 제 2 실시예에 따른 크로스 바 어레이 구조의 메모리 장치를 제조 과정을 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2a 및 도 2b는 본 발명의 바람직한 제 1 실시예에 따른 저항 변화 메모리 셀을 포함하는 크로스 바 구조의 메모리 장치의 구성을 설명하는 도면으로서, 도 2a는 크로스 바 어레이의 구조를 도시한 도면이고, 도 2b는 도 2a에 도시된 일 부분의 확대도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 구조의 메모리 장치는, 기판위에 복수의 열로 형성된 제 1 전극(210-1~210-n), 제 1 전극(210-1~210-n) 위에 일정한 간격으로 서로 이격되어 형성된 복수의 저항 변화 메모리셀(230), 제 1 전극(210-1~210-n)과 교차하는 방향으로 복수의 저항 변화 메모리 셀(230) 위에 형성되는 제 2 전극(220-1~220-n)을 포함하여 구성된다.
제 1 전극(210-1~210-n)은 Pt와 같은 일반적으로 전극 형성에 이용되는 물질로서 기판위에 형성되고, 일정한 간격을 가지고 서로 서로 평행하게 배열된 복수의 열들로 구성된다.
또한, 제 2 전극(220-1~220-n)은 제 1 전극(210-1~210-n)과 동일한 재질 또는 다른 일반적으로 전극에 형성에 이용되는 물질로 형성되고, 제 1 전극(210-1~210-n)과 교차하는 방향으로 복수의 열이 서로 평행하게 배열되도록 구성되며, 제 1 전극(210-1~210-n) 위에 형성된 저항 변화 메모리 셀들(230)의 상부와 접촉하도록 형성된다.
본 발명의 바람직한 실시예에서, 제 1 전극(210-1~210-n)과 제 2 전극(220-1~220-n)의 구성은 종래의 크로스바 어레이 구조와 동일하므로 구체적인 설명은 생략한다.
한편, 제 1 전극(210-1~210-n) 위에 형성되어 상부가 제 2 전극(220-1~220-n)과 접촉하는 복수의 저항 변화 메모리 셀(230)은 제 1 전극(210-1~210-n)과 제 2 전극(220-1~220-n) 사이에 인가되는 전압에 따라서 저항이 변화되는 메모리부(231), 및 제 1 전극(210-1~210-n)과 제 2 전극(220-1~220-n) 사이에 배치되어 전류의 흐름을 제어하는 다이오드(232)를 포함하여 구성된다.
이 때, 인접한 복수의 저항 변화 메모리셀들(230) 중 제 1 전극(210-1~210-n) 및 제 2 전극(220-1~220-n)을 공유하는 저항 변화 메모리셀들(230)의 다이오드(232)들의 순방향은 서로 반대가 되고, 인접한 복수의 저항 변화 메모리셀들(230) 중 제 1 전극(210-1, 210-2~210-n) 및 제 2 전극(220-1~220-n)을 공유하지 않는 대각선 방향의 저항 변화 메모리셀들(230)의 다이오드(232)들의 순방향은 서로 동일하도록 형성된다.
참고로, 본 발명에서 "인접한 메모리 셀"의 의미는 특정 메모리 셀(230)을 기준으로 4방향 및 대각선 방향에 위치한 8개의 메모리 셀(230)을 의미한다.
도 2b를 참조하면, 설명의 편의를 위해서, 복수의 저항 변화 메모리 셀들(230) 중에서 4개의 메모리 셀(R1~R4)을 도시하였다.
기판위에 복수의 제 1 전극들(210-1,210-2...210-n)이 서로 평행하게 형성되어 있고, 제 1 전극들(210-1,210-2...210-n)과 교차하는 제 2 전극들(220-1, 220-2...220-n)이 서로 평행하게 형성되어 있으며, 제 1 전극들(210-1~210-n) 및 제 2 전극들(220-1~220-n) 사이에 저항 변화 메모리 셀들(230)이 형성되어 있으며, 각 저항 변화 메모리 셀(230)은 메모리부(231) 및 다이오드(232)로 구성된다.
*저항 변화 메모리 셀 R4 를 기준으로 설명하면, 저항 변화 메모리 셀 R4 는 제 1 전극(210-1) 위에 p-n 접합 다이오드(232)가 형성되어 있고, 그 위에 저항 변화 물질로 형성된 메모리부(231)가 형성되어 있으며, 메모리부(231)의 상면은 제 2 전극(220-1)과 접촉하고 있다. 또한, p-n 접합 다이오드(232)는 p 타입 반도체층(232-1)과 n 타입 반도체층(232-2)으로 형성되는데, 제 1 전극(210-1) 위에 n 타입 반도체층(232-2)이 형성되고, 그 위에 p 타입 반도체층(232-1)이 형성되며, p 타입 반도체층(232-2) 위에 메모리부(231)가 형성된 구조를 갖는다. 따라서, R4에 포함된 다이오드(232)의 순방향은 기판을 향하는 방향, 즉, 제 2 전극(220-1)에서 제 1 전극(210-1)을 향하는 방향이 된다.
한편, R4와 제 2 전극(220-1)을 공유하는 저항 변화 메모리 셀 R1을 살펴보면, R1은 제 1 전극(210-2)위에 메모리부(231)가 형성되고, 그 위에 p-n 접합 다이오드(232)가 형성되어 있다. 이 때, p 타입 반도체층(232-1)이 메모리부(231) 위에 형성되고, 그 위에 n 타입 반도체층(232-2)이 형성되어 제 2 전극(220-1)과 접촉하게 된다. 따라서, R1의 다이오드(232)의 순방향은 기판으로부터 상방향, 즉, 제 1 전극(210-2)으로부터 제 2 전극(220-1)을 향하는 방향이 되어, 인접하는 R4 에 포함된 다이오드(232)의 순방향과 서로 반대 방향으로 다이오드(232)의 순방향이 설정된다.
마찬가지로, R4와 제 1 전극(210-1)을 공유하는 저항 변화 메모리 셀 R3을 살펴보면, R3은 제 1 전극(210-1)위에 메모리부(231)가 형성되고, 그 위에 p-n 접합 다이오드(232)가 형성되어 있다. 이 때, p 타입 반도체층(232-1)이 메모리부(231) 위에 형성되고, 그 위에 n 타입 반도체층(232-2)이 형성되어 제 2 전극(220-2)과 접촉하게 되므로, R1과 동일한 구조로 형성됨을 알 수 있다. 따라서, R3의 다이오드(232)의 순방향은 기판으로부터 상방향, 즉, 제 1 전극(210-1)으로부터 제 2 전극(220-2)을 향하는 방향이 되어, 인접하는 R4 에 포함된 다이오드(232)의 순방향과 서로 반대 방향으로 다이오드(232)의 순방향이 설정되고, 대각선 방향으로 인접한 R1과는 동일한 방향으로 다이오드(232)의 순방향이 설정됨을 알 수 있다.
한편, R4와 제 1 전극(210-1) 및 제 2 전극(220-1)을 공유하지 않는, 대각선으로 인접한 저항 변화 메모리 셀 R2를 살펴보면, R2 는 제 1 전극(210-2) 위에 p-n 접합 다이오드(232)가 형성되어 있고, 그 위에 저항 변화 물질로 형성된 메모리부(231)가 형성되어 있으며, 메모리부(231)의 상면은 제 2 전극(220-2)과 접촉하고 있다. 또한, p-n 접합 다이오드(232)는 p 타입 반도체층(232-1)과 n 타입 반도체층(232-2)으로 형성되는데, 제 1 전극(210-2) 위에 n 타입 반도체층(232-2)이 형성되고, 그 위에 p 타입 반도체층(232-1)이 형성되며, p 타입 반도체층(232-2) 위에 메모리부(231)가 형성된 구조를 갖는다. 따라서, R2는 R4와 동일한 구조를 갖으며, R2에 포함된 다이오드(232)의 순방향은 R4에 포함된 다이오드의 순방향과 동일한 방향을 갖는다.
정리하면, 본 발명의 바람직한 제 1 실시예에 따른 저항 변화 메모리 셀을 포함하는 크로스 바 구조의 메모리 장치는 제 1 전극 및 제 2 전극을 공유하는 인접한 저항 변화 메모리 셀들 간에는 다이오드의 순방향이 서로 반대로 설정되고, 제 1 전극 및 제 2 전극을 공유하지 않는 대각선으로 인접한 저항 변화 메모리 셀들 간에는 다이오드의 순방향이 동일한 방향으로 설정된다.
환언하면, 동일한 제 1 전극(210-1, 210-2~210-n) 위에 형성된 저항 변화 메모리 셀들(230)은 교번적으로 다이오드(232)의 순방향이 서로 반대로 형성되고, 동일한 제 2 전극(220-1, 220-2,,, 220-n)과 접촉하는 저항 변화 메모리 셀들(230) 역시 교번적으로 다이오드(232)의 순방향이 서로 반대로 형성된다. 결과적으로, 서로 대각선 방향에 있는 저항 변화 메모리 셀들(230)의 다이오드(232)의 순방향은 서로 동일하게 형성된다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치의 전체 구성을 도시하는 도면이다.
도 3을 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치는 도 2a 및 도 2b를 참조하여 상술한 저항 변화 메모리 셀(230)을 포함하는 크로스 바 어레이 구조와 각각의 저항 변화 메모리 셀(230)을 구동하는 드라이버 회로(300)를 포함하여 구성된다.
상술한 바와 같이, 본 발명의 저항 변화 메모리 셀(230)에 포함된 다이오드(232)는 그 순방향이 동일하지 않으므로, 드라이버 회로(300)는 각 메모리 셀(230)에 포함된 다이오드(232)의 순방향에 따라서 제 1 전극(210-1, 210-2~210-n) 또는 제 2 전극(220-1, 220-2,,, 220-n)에 프로그램 전압 또는 판독 전압을 인가해야 한다.
예컨대, 저항 변화 메모리셀 R1 및 R3 은 다이오드(232)의 순방향이 제 1 전극(210-2, 210-1)으로부터 제 2 전극(220-1, 220-2)을 향하는 방향이 되므로 드라이버 회로(300)는 프로그램 전압 또는 판독 전압을 제 1 전극(210-1, 210-2)을 통해서 인가하게 된다.
이에 반해, 저항 변화 메모리셀 R2 및 R4 는 다이오드(232)의 순방향이 제 2 전극(220-2, 220-1)으로부터 제 1 전극(210-2, 210-1)을 향하는 방향이 되므로 드라이버 회로(300)는 프로그램 전압 또는 판독 전압을 제 2 전극(220-2, 220-1)을 통해서 인가하게 된다.
도 4는 본 발명과 종래기술에 따른 크로스바 어레이 구조의 메모리 장치의 등가회로를 도시한 도면이다.
종래 기술에 따른 크로스 바 어레이 구조의 메모리 장치는 각 저항 변화 메모리 셀(230)에 포함된 모든 다이오드(232)는 동일한 순방향을 갖도록 형성된다.
따라서, 도 1b에 도시된 바와 같은 경로로 누설 전류가 발생한다고 가정하면, 종래 기술의 경우, 도 4의 (a)에 도시된 바와 같이, 누설 전류는 2개의 순방향 다이오드와 1개의 역방향 다이오드를 통해서 흐르게 된다.
이에 반해, 본 발명의 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치에서, 도 1b와 동일한 경로로 누설 전류가 흐르는 경우에는, 도 4의 (b)에 도시된 바와 같이, 3개의 역방향 다이오드를 통과하여 누설 전류가 흐르게 되므로, 누설 전류의 양이 종래 기술에 비하여 현저하게 감소됨을 알 수 있다.
한편, 본 발명의 바람직한 실시예에 따른 크로스 바 어레이 구조의 메모리 장치는 종래 기술의 크로스 바 어레이 구조의 메모리 장치에 비하여 보다 큰 판독 마진(Read Margin)을 확보가 가능하여, 단위 면적당 집적도를 높일 수 있다.
도 5a 내지 도 5d 는 제 1 실시예에 따른 본 발명의 바람직한 제 1 실시예에 따른 저항 변화 메모리 셀을 포함하는 크로스 바 어레이 구조의 메모리 장치와 종래 기술에 따른 크로스 바 어레이 구조의 메모리 장치의 누설 전류 경로를 등가 회로로 표현하여 비교하는 도면이다.
종래의 연구들(① A. Flocke and T. G. Noll, "Fundamental analysis of resistive nanocrossbars for the use in hybrid nano/CMOS-memory," in Proc. 33rd ESSCIRC, 2007, pp. 328-331. ②Zi-Jheng Liu, Jon-Yiew Gan, and Tri-Rung Yew, "ZnO-based one diode-one resistor device structure for crossbar memory applications," APPLIED PHYSICS LETTERS 100, 153503 (2012))을 통해서 저항 변화 메모리 셀을 포함하는 크로스 바 어레이 구조의 메모리 장치의 등가회로는 도 5a 및 도 5b와 같이 표현될 수 있음은 잘 알려진 사실이다.
도 5a 및 도 5b에 도시된 것과 동일한 방식으로, 모든 메모리 셀의 다이오드가 동일한 순방향을 갖는 종래 기술의 크로스바 어레이 중에서 도 2b에 도시된 영역에 대응되는 영역의 등가회로를 도 5c에 도시하고, 도 2b에 도시된 본 발명의 바람직한 제 1 실시예에 따른 크로스바 어레이 구조의 메모리 장치의 등가회로를 도 5d에 도시하였다.
일반적으로 판독 마진(Read Margin)은 아래의 수학식 1로 정의된다.
Figure PCTKR2016005506-appb-M000001
상기 수학식 1에서 Vout(LRS) 및 Vout(HRS) 는 직렬 저항의 전압(Vpu) 분배와 동일하므로, 아래의 수학식 2와 같이 정리될 수 있다. (단, R1, R2, R3 를 Rsneak 라 정의한다)
Figure PCTKR2016005506-appb-M000002
상기 수학식 2를 도 5c에 도시된 종래 기술에 대입하면, 다이오드(232)의 방향이 순방향인 R1 및 R3의 저항값은 다이오드(232)의 방향이 역방향인 R2 에 비하여 현저하게 작으므로 무시할 수 있고, 따라서 아래의 수학식 3과 같이 정리될 수 있다.
Figure PCTKR2016005506-appb-M000003
한편, 상기 수학식 2를 도 5d 에 도시된 본 발명에 대입하면, 본 발명의 R1, R2, R3의 경우 모두 다이오드(232)의 방향이 역방향이므로 저항값이 모두 커서 무시할 수 없으므로, 상기 수학식 2와 동일하게 계산된다.
판독 마진을 계산할 때, 일반적으로 Rpu 는 RLRS 값으로 설정하고, 아래의 예시 수치값을 상기 수학식 2와 수학식 3에 대입하여 컴퓨터 시뮬레이션으로 계산하면, 본 발명의 판독 마진(proposed CBA)이 종래 기술의 판독 마진(conventional CBA)보다 더 크다는 것을 알 수 있고, 이를 그래프로 도시하면 도 5e 도시된 바와 같은 결과를 얻을 수 있다.
[예시 수치값]
CurrentHRS@Vread : 10-7 A
CurrentLRS@Vread : 10-5 A
Current@-Vread : 10-8 A
Read Voltage : 0.1 V
도 5e 에 도시된 바와 같이, 판독 마진 10%를 기준으로 할 때, 본 발명은 종래기술에 비해서 훨씬 높은 집적도를 달성할 수 있음을 알 수 있다.
지금까지 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치에 대해서 설명하였다.
도 6a 내지 도 6d 는 본 발명의 바람직한 제 1 실시예에 따른 크로스 바 어레이 구조의 메모리 장치를 형성하는 공정을 도시하는 도면으로서, 도 6a 내지 도 6c 의 (a) 는 도 2a의 a-a 단면도이고, (b)는 b-b의 단면도이다.
도 6a 내지 도 6d를 참조하여 설명하면, 먼저 크로스바 어레이 구조의 메모리 장치를 형성할 기판(600)을 준비한다(도 6a의 ①). 이 때, 기판은 SiO2와 같은 일반적 절연 기판을 이용한다.
다음으로, 절연 기판(600) 위에 제 1 전극(210)을 형성할 영역을 제외한 나머지 영역에 포토레지스트 패턴(PR)(610)을 형성하고(도 6a의 ②), 건식 식각을 수행하여 제 1 전극(210)을 형성할 영역을 확보한다(도 6a의 ③).
그 후, 기판 위에 메탈을 증착하여 제 1 전극(210)을 형성하고(도 6a의 ④), 기존에 형성된 PR 패턴(610)을 제거한다(도 6a의 ⑤). 이 때, 제 1 전극(210)은 복수의 열들이 서로 평행하게 기판위에 형성된다. 도 6a의 ⑤ 단계가 수행된 후의 기판의 평면도는 도 6d 의 (a)에 도시된 바와 같다.
다음으로, 제 1 전극(210) 위에 홀수번째(또는 짝수번째) 저항 변화 메모리 셀(230)을 형성할 영역을 제외한 나머지 영역에 포토레지스트 패턴(PR)(620)을 형성하고(도 6b의 ⑥), PR 패턴(620) 위에 메모리부(231) 및 다이오드(232)(p타입 반도체층(232-1) 및 n타입 반도체층(232-2)을 포함함)를 증착하여 형성한 후, PR 패턴(620)과 PR 패턴 위에 형성된 메모리 셀 구조물들을 제거한다(도 6b의 ⑦). 이 때 형성되는 메모리 셀들(230)은 동일한 구성을 가지므로 다이오드(232)들의 순방향은 동일하게 형성된다.
여기서, 특정한 제 1 전극(210) 위에 홀수번째 저항 변화 메모리셀이 형성되었다면, 인접한 열의 제 1 전극(210)(즉, 특정한 제 1 전극의 양 옆에 형성된 제 1 전극)에는 짝수번째 저항 변화 메모리셀이 형성되었음을 주의해야 한다. 즉, 서로 대각선 방향에 인접한 저항 변화 메모리셀들은 모두 한 번에 형성된다. 도 6b의 ⑦ 단계가 수행된 후의 기판의 평면도는 도 6d 의 (b)에 도시된 바와 같다.(도 6b의 ⑦ 단계에서 형성된 메모리 셀은 "F"로 표시하였음)
다시 도 6b를 참조하면, 홀수번째(또는 짝수번째) 저항 변화 메모리 셀들(230)이 형성된 후, 짝수번째(또는 홀수번째) 저항 변화 메모리 셀들(230)을 형성할 영역을 제외하고, 포토레지스트 패턴(630)을 형성한다(도 6b의 ⑧).
그 후, 홀수번째(또는 짝수번째) 메모리 셀(230)의 구조와 반대되는 구조로 저항 변화 메모리 셀(230)이 형성되도록 메모리부(231)와 다이오드(232)를 증착 형성하여 짝수번째(또는 홀수번째) 메모리 셀(230)을 형성하고 PR 패턴(630)을 제거한다(도 6b의 ⑨). 따라서, 짝수번째(또는 홀수번째) 메모리 셀(230)에 포함된 다이오드(232)의 순방향은 도 6b의 ⑦ 단계에서 형성된 다이오드(232)의 순방향과 반대로 형성된다. 이 때, 인접한 제 1 전극(210) 열들의 홀수번째(또는 짝수번째) 저항 변화 메모리 셀들도 함께 형성된다. 도 6b의 ⑨ 단계가 수행된 후의 기판의 평면도는 도 6d 의 (c)에 도시된 바와 같다.(도 6b의 ⑨ 단계에서 형성된 메모리 셀은 "R"로 표시하였음).
그 후, 제 2 전극(220)을 형성하기 위해서, 제 2 전극(220)이 형성될 메모리 셀(230)의 상부 영역을 제외한 나머지 영역에 포토레지스트 패턴(PR 패턴)(640)을 형성하고(도 6c의 ⑩), 그 위에 금속을 증착하여 제 2 전극(220)을 형성한 후 PR 패턴(640)을 제거함으로 크로스 바 어레이 구조를 완성한다(도 6c의 ⑪). 도 6b의 ⑪ 단계가 수행된 후의 기판의 평면도는 도 6d 의 (d)에 도시된 바와 같다.
지금까지 본 발명의 바람직한 제 1 실시예에 따른 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법을 설명하였다.
이하에서는 본 발명의 바람직한 제 2 실시예에 따른 크로스바 어레이 구조의 메모리 장치 및 이의 제조 방법을 설명한다.
도 7a는 본 발명의 바람직한 제 2 실시예에 따른 크로스바 어레이 구조의 메모리 장치의 전체 구조를 도시한 도면이고, 도 7b는 도 7a에 도시된 일부 영역을 확대하여 도시한 도면이다.
제 1 실시예와 제 2 실시예를 비교하면, 제 1 실시예의 경우에는 제 1 전극(210)이 기판위에 형성되고, 제 2 전극(220)이 메모리 셀(230) 위에 접촉하도록 형성되었으나, 제 2 실시예는 제 1 전극(710-1~710-n) 및 제 2 전극(720-1~720-n) 모두 교번적으로 어느 한 메모리 셀에서는 기판에 접촉하도록 형성되었다가, 다음번 셀에서는 메모리 셀 위에 형성되고, 또 그 다음번에는 기판에 형성되고, 또 그 다음번에는 메모리 셀 위에 형성된다.
도 7b를 참조하여 구체적으로 설명하면, 저항 변화 메모리 셀(730) R4 의 경우, 제 1 전극(710-1)이 기판위에 형성되고, 제 1 전극(710-1) 위에 저항 변화 메모리 셀(730)이 형성되며, 메모리 셀(730) 위에 제 2 전극(720-1)이 형성된다.
아울러, R4와 제 1 전극(710-1) 및 제 2 전극(720-1)을 공유하는 저항 변화 메모리 셀 R1 및 R3 는 제 2 전극(720-1, 720-2)이 기판위에 형성되고, 제 2 전극(720-1, 720-2)위에 저항 변화 메모리 셀(730)이 형성되며, 메모리 셀(730) 위에 제 1 전극(710-2, 710-1)이 형성되는 구조를 갖는다.
또한, R4와 대각선으로 인접한 저항 변화 메모리셀 R2 의 경우에는 R4와 마찬가지로 제 1 전극(710-2)이 기판위에 형성되고, 제 1 전극(710-2) 위에 메모리 셀(730)이 형성되며, 메모리 셀(730) 위에 제 2 전극(720-2)이 형성되는 구조를 갖는다.
한편, 도 7a 및 도 7b에 도시된 저항 변화 메모리셀(730)의 경우, 기판 위에 형성된 제 1 전극(710-1, 710-2~710-n) 또는 제 2 전극(720-1, 720-2,,, 720-n) 위에 저항 변화층으로 형성되는 메모리부(731)가 형성되고, 그 위에 다이오드(732)가 형성되어 구성된다. 이 때, 다이오드(732)의 순방향은 모든 셀(730)이 동일하므로 임의의 방향으로 형성하여도 무방하다.
상술한 바와 같이, 제 2 실시예의 경우, 제 1 전극(710-1, 710-2~710-n) 및 제 2 전극(720-1, 720-2,,, 720-n)의 위치가 교번적으로 변경되고, 메모리 셀(730)의 구조, 즉 메모리부(731)와 다이오드(732)의 적층 구조는 모든 메모리 셀(730)이 동일하다. 이는 결과적으로, 제 1 전극(710-1, 710-2~710-n)과 제 2 전극(720-1, 720-2,,, 720-n)을 기준으로 다이오드(732)의 순방향을 살펴보면, 제 1 실시예와 마찬가지로, 제 1 전극(710-1, 710-2~710-n) 및 제 2 전극(720-1, 720-2,,, 720-n)을 공유하는 인접한 메모리 셀들(730)의 순방향은 서로 반대이고, 대각선 방향의 인접한 메모리 셀들(730)의 순방향은 서로 동일하다.
따라서, 제 1 전극(710-1, 710-2~710-n)과 제 2 전극(720-1, 720-2,,, 720-n)의 위치가 각 메모리 셀(730)마다 교번적으로 변경된다는 점을 제외하면, 도 3 내지 도 5e를 참조하여 설명한 내용은 제 2 실시예에도 동일하게 적용됨을 알 수 있다. 따라서, 제 2 실시예의 경우에도 메모리 셀(730)에 따라서 제 1 전극(710-1, 710-2~710-n) 또는 제 2 전극(720-1, 720-2,,, 720-n)으로 선택적으로 프로그램 전압 및 판독 전압을 인가하는 드라이버 회로(300)를 포함한다.
도 8a 및 도 8b는 본 발명의 바람직한 제 2 실시예에 따른 크로스 바 어레이 구조의 메모리 장치를 제조하는 방법을 설명하는 도면이다.
제 2 실시예의 경우, 제 1 전극(710-1, 710-2~710-n)과 평행한 방향으로 절단한 단면 구조와 제 2 전극(720-1, 720-2,,, 720-n)과 평행한 방향으로 절단한 단면 구조가 동일하므로, 도 8a 및 도 8b를 참조하여 제 1 전극(710-1, 710-2~710-n)의 단면을 절단한 예를 기준으로 설명한다.
먼저 크로스바 어레이 구조의 메모리 장치를 형성할 기판(800)을 준비한다(도 8a의 ①). 이 때, 기판은 SiO2와 같은 일반적 절연 기판을 이용한다.
다음으로, 전극이 기판(800) 위에 형성되는 공간을 제외하고 PR 패턴(810)을 형성한 후(도 8a의 ②), 절연 기판(800)을 건식 식각하여 전극을 형성할 공간을 형성한다(도 8a의 ③). 이 때, 해당 전극의 길이 방향으로 기판 위에 전극이 형성될 영역(본 예시에서 제 1 전극 영역(820))은 영역의 길이가 길게, 해당 전극의 길이 방향과 교차하는 방향으로 기판위에 전극이 형성될 영역(본 예시에서 제 2 전극 영역(830))은 영역의 폭이 짧게 공간을 형성한다.
그 후, 금속을 증착하여 기판위에 형성되는 제 1 전극(710) 및 제 2 전극(720)을 형성하고(도 8a의 ④), PR 패턴(810)과 그 위에 있던 금속층을 제거한다(도 8a의 ⑤). 도 8a의 ⑤ 단계가 완료된 기판의 평면도는 도 9의 (a)에 도시된 바와 같다.
다음으로, 메모리 셀(730)이 형성될 영역을 제외한 나머지 영역에 PR 패턴(840)을 형성한 후(도 8b의 ⑥), 그 위에 저항 변화 물질로 메모리부(731)를 형성하고, 그 위에 다이오드(732)를 순차적으로 적층하여 형성하며, PR 패턴(840)을 제거함으로써 저항 변화 메모리 셀(730)을 형성한다(도 8b의 ⑦). 이 때, 메모리부(731)과 다이오드(732)의 형성 순서는 서로 바뀌어도 무방하다. 도 8b의 ⑦ 단계가 완료된 기판의 평면도는 도 9의 (b)에 도시된 바와 같다.
그 후, 기판 위에 형성된 전극 중 길이 방향으로 길게 형성된 제 1 전극(710) 위에 형성된 메모리 셀(730) 주변에는 PR 패턴(850)을 형성하고(도 8b의 ⑧), 그 위에 금속을 증착시켜 크로스바 어레이 구조의 메모리 장치의 상부에 길이 방향으로 형성되는 전극(본 예시에서는 제 1 전극(710)) 및 교차하는 전극(본 예시에서는 제 2 전극(720))을 완성한 후, PR 패턴(850)을 제거한다(도 8b의 ⑨). 최종적으로 형성된 크로스바 어레이 구조의 평면도는 도 9의 (c)에 도시되었다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (17)

  1. 기판위에 복수의 열로 형성되는 제 1 전극과 상기 제 1 전극과 교차하는 복수의 열로 구성되는 제 2 전극 사이에 형성되어 제 1 전극과 제 2 전극 사이에 인가되는 전압에 따라서 저항이 변화되는 메모리부, 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 전류의 흐름을 제어하는 다이오드를 포함하는 복수의 저항 변화 메모리셀을 포함하되,
    상기 각 저항 변화 메모리셀에 포함되는 다이오드의 순방향은 인접한 저항 변화 메모리셀들에 포함되는 다이오드들 중, 일부 다이오드들의 순방향과는 서로 반대이고, 다른 일부 다이오드들의 순방향과는 동일한 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  2. 제 1 항에 있어서,
    인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극을 공유하는 저항 변화 메모리셀들 및 상기 제 2 전극을 공유하는 저항 변화 메모리셀들의 다이오드의 순방향은 서로 반대인 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  3. 제 1 항에 있어서,
    인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극 및 상기 제 2 전극을 공유하지 않는 대각선 방향의 저항 변화 메모리셀들의 다이오드의 순방향은 서로 동일한 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  4. 제 1 항에 있어서, 상기 다이오드는,
    상기 메모리부에 일면(제 1 접촉면)이 접촉하는 p-타입 반도체층 및 상기 제 1 접촉면의 반대측 면에 접촉하는 n-타입 반도체층을 포함하는 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 전극은 복수개가 서로 평행하게 기판위에 형성되고,
    상기 저항 변화 메모리셀은 복수개가 상기 제 1 전극 위에 서로 이격되어 형성되며,
    상기 제 2 전극은 상기 제 1 전극과 교차하는 방향으로 상기 저항 변화 메모리셀과 접촉하도록 형성되고,
    상기 복수의 저항 변화 메모리셀은 상기 제 1 전극 및 상기 제 2 전극을 따라서 상기 메모리부와 상기 n-타입 반도체층이 교대로 상기 제 1 전극 및 제 2 전극에 접촉하도록 형성되는 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  6. 제 1 항에 있어서,
    선택된 저항 변화 메모리셀에 포함된 다이오드의 순방향에 따라서 상기 제 1 전극 또는 제 2 전극으로 프로그램 전압 및 판독 전압을 인가하는 드라이브 회로를 더 포함하는 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  7. 복수의 열로 구성되는 제 1 전극과 상기 제 1 전극과 교차하도록 복수의 열로 구성되는 제 2 전극; 및
    상기 제 1 전극 및 상기 제 2 전극 사이에 형성되어 상기 제 1 전극과 상기 제 2 전극 사이에 인가되는 전압에 따라서 저항이 변화되는 메모리부, 및
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되어 전류의 흐름을 제어하는 다이오드를 포함하는 복수의 저항 변화 메모리셀을 포함하되,
    상기 제 1 전극과 상기 제 2 전극은 각 저항 변화 메모리셀마다 서로 교번적으로 기판 및 메모리셀 위에 형성되는 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  8. 제 7 항에 있어서,
    각 저항 변화 메모리셀에 포함된 다이오드들은 모두, 기판을 향하는 방향이 순방향 또는 역방향이 되도록 동일하게 형성되는 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  9. 제 7 항에 있어서,
    인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극을 공유하는 저항 변화 메모리셀들 및 상기 제 2 전극을 공유하는 저항 변화 메모리셀들의 다이오드들의 순방향은 제 1 전극에서 제 2 전극을 향하는 방향을 기준으로 서로 반대인 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  10. 제 7 항에 있어서,
    인접한 복수의 저항 변화 메모리셀들 중 상기 제 1 전극 및 상기 제 2 전극을 공유하지 않는 대각선 방향의 저항 변화 메모리셀들의 다이오드의 순방향은 제 1 전극에서 제 2 전극을 향하는 방향을 기준으로 서로 동일한 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  11. 제 7 항에 있어서,
    선택된 저항 변화 메모리셀에 포함된 다이오드의 상기 제 1 전극에서 상기 제 2 전극을 향하는 방향을 기준으로 하는 순방향에 따라서 상기 제 1 전극 또는 제 2 전극으로 프로그램 전압 및 판독 전압을 인가하는 드라이브 회로를 더 포함하는 것을 특징으로 하는 크로스바 어레이 구조의 메모리 장치.
  12. 크로스바 어레이 구조의 메모리 장치 형성 방법으로서,
    (a) 기판 위에 복수의 평행한 열로 제 1 전극을 형성하는 단계;
    (b) 상기 복수의 제 1 전극 열들 위에, 메모리부 및 다이오드를 포함하는 저항 변화 메모리 셀을 형성하되, 대각선에 위치하는 저항 변화 메모리셀들끼리 동일한 구조를 갖도록 저항 변화 메모리 셀을 형성하는 단계; 및
    (c) 상기 저항 변화 메모리 셀들 위에 상기 제 1 전극과 교차하는 방향으로, 복수의 평행한 열로 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  13. 제 12 항에 있어서, 상기 (b) 단계는
    대각선에 위치하는 저항 변화 메모리 셀에 포함된 다이오드의 순방향은 서로 동일하고, 상기 제 1 전극을 공유하는 인접한 저항 변화 메모리셀들 및 상기 제 2 전극을 공유하는 인접한 저항 변화 메모리 셀에 포함된 다이오드의 순방향은 서로 반대가 되도록 상기 저항 변화 메모리 셀을 형성하는 것을 특징으로 하는 메모리 장치 형성 방법.
  14. 제 13 항에 있어서, 상기 (b) 단계는
    (b1) 상기 복수의 제 1 전극 열들 중 홀수번째(또는 짝수번째) 열들의 홀수번째(또는 짝수번째) 저항 변화 메모리 셀 및 짝수번째(또는 홀수번째) 열들의 짝수번째(또는 홀수번째) 저항 변화 메모리 셀을 형성하되, 다이오드의 순방향이 동일하게 형성하는 단계; 및
    (b2) 상기 복수의 제 1 전극 열들 중 홀수번째(또는 짝수번째) 열들의 짝수번째(또는 홀수번째) 저항 변화 메모리 셀 및 짝수번째(또는 홀수번째) 열들의 홀수번째(또는 짝수번째) 저항 변화 메모리 셀을 형성하되, 다이오드의 순방향이 상기 (b1) 단계에서 형성된 저항 변화 메모리 셀들에 포함된 다이오드의 순방향과 반대가 되도록 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  15. 크로스바 어레이 구조의 메모리 장치 형성 방법으로서,
    (a) 절연 기판을 식각하여, 서로 평행한 복수의 열로 구성되는 제 1 전극이 형성될 영역 및 상기 제 1 전극과 교차하는 방향으로 서로 평행한 복수의 열로 구성되는 제 2 전극이 형성될 영역을 기판 내부에 형성하는 단계;
    (b) 상기 기판 위에 전극 형성 물질을 증착하여, 기판 내부에 형성된 영역들에 제 1 전극 및 제 2 전극을 형성하는 단계;
    (c) 상기 기판 내부에 형성된 제 1 전극 및 상기 제 2 전극 위에 저항 변화 메모리 셀을 동일한 구조로 형성하는 단계; 및
    (d) 상기 저항 변화 메모리 셀 위에 전극 형성 물질을 증착하여, 상기 저항 변화 메모리 셀 위에 제 1 전극 및 제 2 전극을 형성하되, 상기 저항 변화 메모리 셀 위에 형성된 제 1 전극과 상기 기판 내부에 형성된 제 1 전극을 연결시키고, 상기 저항 변화 메모리 셀 위에 형성된 제 2 전극과 상기 기판 내부에 형성된 제 2 전극을 연결시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  16. 제 15 항에 있어서, 상기 (c) 단계는
    상기 제 1 전극 및 상기 제 2 전극 위에, 저항 변화 물질로 형성되는 메모리부 및 다이오드를 형성하되, 상기 기판을 기준으로 다이오드의 순방향이 모두 동일하도록 형성하는 것을 특징으로 하는 메모리 장치 형성 방법.
  17. 제 15 항에 있어서, 상기 (d) 단계는
    저항 변화 메모리 셀 위에 형성된 제 1 전극은 인접한 저항 변화 메모리 셀아래의 기판에 형성된 제 1 전극과 연결되고,
    저항 변화 메모리 셀 위에 형성된 제 2 전극은 인접한 저항 변화 메모리 셀아래의 기판에 형성된 제 2 전극과 연결되도록 상기 전극 형성 물질을 증착하는 것을 특징으로 하는 메모리 장치 형성 방법.
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