WO2016171069A1 - 表示制御装置、液晶表示装置、表示制御プログラム及び記録媒体 - Google Patents

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    • G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data

Definitions

  • the present invention relates to a display control device, a liquid crystal display device, a display control program, and a recording medium for controlling display of a liquid crystal display device of a double source drive system.
  • the double source drive pixel structure has a structure in which the source voltages of the two source lines S1 and S2 are applied to one pixel as shown in FIG. Therefore, a parasitic capacitance is generated between the source lines on both sides, and this parasitic capacitance (voltage) affects the voltage (VLCD (n)) applied to the pixel. That is, as shown in FIG. 15, the polarity of the source voltages S1 and S2 at both ends of the pixel is biased, and the voltage variation is applied to the pixel (VLCD) via the source wiring and the parasitic capacitance of the pixel. (N)) is fluctuated, so that a deviation occurs from the gradation to be displayed and displayed as a horizontal line, and transfer as described above occurs.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a display control device in which transfer does not occur when a double source is driven, such as a liquid crystal display device.
  • display pixels are arranged corresponding to respective portions where a plurality of gate lines and a plurality of source lines intersect
  • a display control device for controlling display of a liquid crystal display device having a structure in which the source lines are arranged on both sides of a display pixel, corresponding to input gradations applied respectively to the source lines arranged on both sides of the display pixel Voltage values to be integrated for a period of 0.5 frame or more, and the difference between the two obtained integrated values is added to the voltage value corresponding to the input gradation, and the obtained voltage value is applied to the display pixel. It is characterized by including a correction circuit for outputting the output gradation of the frame.
  • FIG. 1 is a block diagram of an image signal processing circuit according to a first embodiment of the present invention. It is a figure which shows an example of the look-up table for gradation voltage conversion. It is a block diagram which shows the structure of the liquid crystal display device which concerns on Embodiment 1 of this invention. It is a figure which shows an example of the killer pattern displayed on the liquid crystal display device shown in FIG. It is a figure which shows the example of an actual display at the time of displaying the killer pattern shown in FIG. It is a figure for demonstrating the cause of transcription
  • FIG. 3 is a diagram for explaining transfer correction using the image signal processing circuit shown in FIG. 1. It is a block diagram of the image signal processing circuit which concerns on Embodiment 2 of this invention. It is a figure for demonstrating correction
  • FIG. 3 is a block diagram illustrating a schematic configuration of the liquid crystal display device 100. As shown in FIG. 3, the liquid crystal display device 100 includes a portion where a plurality of gate lines G1, G2, G3, G4 and a plurality of source lines S1, S2, S3, S4, S5, S6, S7, S8 intersect.
  • a display unit 101 in which pixels (display pixels) 20 (A1 to A4, B1 to B4, C1 to C4, D1 to D4) including a switching element 21, a pixel electrode 22, and a pixel capacitor 23 are arranged correspondingly, and A source driver 102 for supplying source signals to the source lines S1, S2, S3, S4, S5, S6, S7, S8; a gate driver 103 for supplying gate signals to the gate lines G1, G2, G3, G4; And a CS driver 104 for supplying a CS voltage (Vsc) to the storage capacitor line CS connected to the pixel capacitor 23.
  • Vsc CS voltage
  • the liquid crystal display device 100 further includes a backlight, an optical film, and the like (not shown).
  • the liquid crystal display device 100 includes a display control device 105 that performs display control of the liquid crystal display device 100. Details of the display control device 105 will be described later.
  • the extending direction of the scanning signal lines is described as a row direction or a horizontal direction
  • the extending direction of the data signal lines is described as a column direction or a vertical direction. Therefore, in the display unit 101 shown in FIG. 3, the first row is the pixels 20A1, 20A2, 20A3, 20A4, the second row is the pixels 20B1, 20B2, 20B3, 20B4, and the third row is the pixels 20C1, 20C2, 20C3. , 20C4, the fourth row is the pixel 20D1, 20D2, 20D3, 20D4.
  • the first column of the display unit 101 is the pixels 20A1, 20B1, 20C1, 20D1
  • the second column is the pixels 20A2, 20B2, 20C2, 20D2
  • the third column is the pixels 20A3, 20B3, 20C3, 20D3, and 4 columns.
  • the eyes are the pixels 20A4, 20B4, 20C4, 20D4.
  • the liquid crystal display device 100 has a so-called double source structure, and two data signal lines are provided per pixel column. Specifically, in one pixel column, odd-numbered pixels are connected to one of these two source lines via a switching element, and even-numbered pixels have a switching element on the other of these two source lines. Connected through. That is, in the double source structure, since one pixel is sandwiched between two source lines and the upper and lower two lines are driven by the same gate line, the source signal is transmitted simultaneously for two lines, and the two lines are simultaneously transmitted. Switching is performed and display data is written.
  • the pixel 20A1 is connected to the source line S1 via the switching element 21, and the pixel 20B1 is connected to the source line S2 via the switching element 21. Connected to.
  • the pixel 20A2 adjacent to the pixel 20A1 in the row direction is connected to the source line S4 via the switching element 21, and is adjacent to the pixel 20B1 in the row direction.
  • 20B2 is connected to the source line S3 via the switching element 21.
  • the source lines S2 and S3 are adjacent.
  • two-line simultaneous selection for selecting two adjacent gate lines is performed. For example, the simultaneous selection of the gate lines G1 and G2 and the simultaneous selection of the gate lines G3 and G4 are sequentially performed.
  • the liquid crystal display device 100 includes a portion where a plurality of gate lines (G1, G2, G3, G4, etc And a plurality of source lines (S1, S2, S3, S4,%) Intersect.
  • Display pixels (20A1, 20A2, 20A3, 20A4,...) Are arranged corresponding to each, and the display pixels (20A1, 20B1) are sandwiched between two source lines (S1, S2) and vertically
  • Two display pixels (20A1, 20B1) are connected to different source lines (S1, S2), respectively, and the upper and lower display pixels (20A1, 20B1) are driven by the same gate line (G1, G2).
  • Device is arranged corresponding to each, and the display pixels (20A1, 20B1) are sandwiched between two source lines (S1, S2) and vertically
  • Two display pixels (20A1, 20B1) are connected to different source lines (S1, S2), respectively, and the upper and lower display pixels (20A1, 20B1) are driven by the same gate line (G1, G2).
  • the liquid crystal display device 100 having the double source structure for example, when the number of scanning signal lines is 3240 or more and the diagonal is 60 inches or more, or when the refresh rate is 120 Hz, even if the source double-side input driving is performed, the single source structure
  • the charging rate is insufficient, but the double source structure has an advantage that the charging rate can be increased.
  • FIG. 4A shows the input image data to be displayed on the display unit 101 of the liquid crystal display device 100
  • FIG. 4B shows the area A (killer pattern) of the input image data shown in FIG.
  • (C) shows a region B of the input image data shown in (a) of FIG.
  • the input image data has 256 gradations.
  • FIG. 5A shows a display example when the input image data shown in FIG. 4A is actually displayed
  • FIG. 5B shows a region C of the display example shown in FIG. (C) shows a region D shown in (a) of FIG.
  • the region A (killer) is displayed as shown in FIG.
  • the upper area C and the lower area D of the pattern) are brighter than the area B.
  • the regions C and D are referred to as vertical shadow (transfer). The cause of the transfer will be described below with reference to FIGS.
  • FIG. 6A shows a waveform diagram of the source voltage and liquid crystal voltage of one frame
  • FIG. 6B shows a voltage applied to each pixel in the current frame corresponding to the waveform diagram shown in FIG.
  • C is a diagram showing the polarity of the voltage applied to each pixel in the next frame corresponding to the waveform diagram shown in (a) of FIG.
  • FIG. 7A shows a waveform diagram of the source voltage and the liquid crystal voltage in the next frame of the waveform diagram of FIG. 6A
  • FIG. 7B corresponds to the waveform diagram shown in FIG.
  • FIG. 7C shows the polarity of the voltage applied to each pixel in the current frame
  • FIG. 7C shows the polarity of the voltage applied to each pixel in the next frame corresponding to the waveform diagram shown in FIG. .
  • the voltages of the source lines S1 and S2 are equal when writing in the regions C and D, but the voltages in the region A are biased.
  • the voltage fluctuation changes the voltage applied to the liquid crystal via the source lines S1 and S2 and the parasitic capacitance of the pixel.
  • the plus pixel in the region C (the pixel to which the voltage is applied by the source line S1) is bright and the minus pixel (the pixel to which the voltage is applied by the source line S2). ) Becomes darker.
  • the polarity is reversed in the next frame, so that the voltage deviation changes in the negative direction. Therefore, the plus pixel (pixel to which a voltage is applied by the source line S2) in the region D is dark, and the minus pixel (pixel to which a voltage is applied by the source line S1) is bright. This is the opposite of region C.
  • the voltage value applied on the source lines at both ends of the pixel is integrated for one frame period, and the amount of transfer is suppressed by adjusting the correction amount according to the integrated value. Specifically, the occurrence of transfer is suppressed by a correction circuit described below.
  • FIG. 1 is a schematic block diagram of the correction circuit 11 according to the present embodiment.
  • the correction circuit 11 is provided in the display control device 105 provided in the liquid crystal display device 100.
  • the correction circuit 11 integrates the voltage values corresponding to the input gradation applied from the source lines (S1, S2) to the display pixels (20A1, 20B1) on the same gate line (G1, G2) for one frame period.
  • the voltage value obtained by adding the difference between the obtained integrated values to each of the voltage values corresponding to the input gradation is set as the output gradation of the current frame to be given to the two display pixels (20A1, 20B1). .
  • the correction circuit 11 sets a voltage value corresponding to the input gradation of the previous frame applied from the source lines S1 and S2 to the display pixels (20A1 and 20B1) on the same gate line G1 and G2.
  • Each of the two display pixels is integrated with a voltage value obtained by accumulating the difference between the obtained accumulated values for each one frame period and adding to the voltage value corresponding to the input gradation of the previous frame delayed by one frame period.
  • the output gradation of the current frame given to (20A1, 20B1) is used.
  • the configuration is as follows.
  • the correction circuit 11 includes an input unit 1, a gradation voltage conversion unit 2, a vertical voltage integration unit (integration unit) 3, a coefficient multiplication unit (difference calculation unit) 4, a correction value calculation unit (difference calculation). Section) 5, a frame memory delay adjusting section 6, a correction value adding section (adding section) 7, and an output section 8.
  • the input unit 1 receives image data of an image to be displayed on the liquid crystal display device 100 and outputs the image data to the subsequent gradation voltage conversion unit 2 and the frame memory delay adjustment unit 6.
  • the gradation voltage conversion unit 2 converts the image data (input gradation) input from the input unit 1 into a voltage and outputs the voltage to the vertical voltage integration unit 3 at the subsequent stage.
  • the gradation voltage conversion unit 2 converts the input gradation to a voltage using, for example, an LUT (lookup table) as shown in FIG.
  • LUT lookup table
  • Vcom is used as a reference
  • the voltage on the VL side is negative
  • the voltage on the VH side is positive.
  • the vertical voltage integration unit 3 integrates the voltage values on the source lines S1 and S2 on the same gate line for one frame period, that is, the period from the rising edge of the gate signal to the rising edge of the next gate signal, Is output to the coefficient multiplier 4.
  • the source voltages of the source lines S1 and S2 shown in FIG. Here, in the regions C and D, the source voltage is 0 because the source voltage is equal, but the region A does not become 0 because the source voltage is biased.
  • Coefficient multiplying unit 4 the integrated value [Delta] V Sou1 source lines S1 obtained from the vertical integrated voltage unit 3 multiplies the integrated value [Delta] V Sou2, coefficients in each of the source lines S2, the voltage fluctuation between the source lines S1, S2 A value (voltage shift amount ⁇ V (difference)) is calculated, and this voltage shift amount ⁇ V is output to the correction value calculation unit 5 at the subsequent stage.
  • the voltage fluctuation value (voltage shift amount ⁇ V (difference)) of the pixel is obtained from the parasitic capacitances (C sou1 , C sou2 ).
  • the voltage shift amount ⁇ V is calculated by the following equation (1).
  • the correction value calculation unit 5 calculates a correction value (correction gradation) from the voltage shift amount ⁇ V from the coefficient multiplication unit 4 and the gradation of the display pixel and outputs the correction value (correction gradation) to the subsequent correction value addition unit 7. Specifically, the correction amount is obtained by the following equation (2).
  • the frame memory delay adjusting unit 6 delays the input of the image data input to the input unit 1 to the correction value adding unit 7 by one frame. Thereby, the frame to be corrected and the frame for obtaining the correction value can be made the same, which is effective when the display image changes for each frame such as a moving image.
  • the correction value addition unit 7 adds the correction value (correction gradation) of the correction value calculation unit 5 to the gradation of the display image delayed by one frame by the frame memory delay adjustment unit 6, thereby correcting the output gradation after correction. Is output to the output unit 8.
  • the correction value calculated by the correction value calculation unit 5 is not only a positive number but also a negative number. For example, in the display image shown in FIG. 5A, a pixel that becomes bright has a negative correction value, and a pixel that becomes dark has a positive correction value.
  • the output unit 8 sends the corrected output gradation from the correction value adding unit 7 to the source driver 102.
  • the correction circuit 11 calculates the input gradation of the previous frame applied from the source line to the upper and lower two display pixels (20A1, 20B1) on the same gate line (G1, G2).
  • a gradation voltage conversion unit 2 for converting to a voltage value
  • a vertical voltage integration unit 3 for integrating the two voltage values converted by the gradation voltage conversion unit 2 for one frame period, and an integration by the vertical voltage integration unit 3
  • the difference calculating unit (coefficient multiplying unit 4, correction value calculating unit 5) for obtaining the difference between the two integrated values obtained and the difference obtained by the difference calculating unit (coefficient multiplying unit 4, correction value calculating unit 5)
  • a correction value adding unit 7 for adding to each voltage value corresponding to the input gradation of the previous frame stored in the frame memory, and the voltage values added by the correction value adding unit 7 are displayed in the two displays.
  • FIG. 8 shows waveform diagrams of the source voltage and liquid crystal voltage of the source lines S1 and S2 before and after correction.
  • the correction circuit 11 obtains a correction value for canceling the change in luminance from the integrated value obtained by integrating the source voltages of the source lines S1 and S2 before correction shown in FIG.
  • the output gradation is determined by adding the value to the input data delayed by one frame.
  • the source voltages (solid lines in the figure) of the corrected source lines S1 and S2 shown in (b) of FIG. 8 are obtained.
  • the broken lines in the waveform diagram of FIG. 8B indicate the source voltage and liquid crystal voltage of the source lines S1 and S2 before correction.
  • the killer pattern as shown in FIG. 4A is displayed by displaying the image with the output gradation corrected by the correction circuit 11, the occurrence of transfer in the displayed image is prevented. Can be suppressed. That is, it is possible to provide a liquid crystal display device with high display quality that does not generate transfer when a killer pattern display such as a 1-dot horizontal stripe is performed by the correction circuit 11 of the display control device 105 according to the present embodiment.
  • FIG. 9 is a block diagram of a schematic configuration of the correction circuit 12 according to the present embodiment.
  • the correction circuit 12 includes an input unit 1, a gradation voltage conversion unit 2, a vertical voltage integration unit 3, a coefficient multiplication unit 4, a correction value calculation unit 5, a correction value addition unit 7, and an output unit 8. Contains.
  • the only difference from the correction circuit 11 described in the first embodiment is that the frame memory delay adjustment unit 6 is not included, and the other configurations are the same.
  • the correction circuit 12 sets the voltage value corresponding to the input gradation of the previous frame applied from the source lines S1 and S2 to the display pixels (20A1 and 20B1) on the same gate line (G1 and G2) by 1 respectively. Accumulating the frame period, and adding the difference between the obtained integrated values to each of the voltage values corresponding to the input gradation of the current frame gives the current values to the two display pixels (20A1, 20B1).
  • the output gradation of the frame Specifically, it is as follows.
  • the correction circuit 12 is a gradation voltage for converting the input gradation of the previous frame applied from the source line to the two upper and lower display pixels (20A1, 20B1) on the same gate line (G1, G2) into a voltage value.
  • the difference between the conversion unit 2, the vertical voltage integration unit 3 that integrates the two voltage values converted by the gradation voltage conversion unit 2 for one frame period, and the two integration values integrated by the vertical voltage integration unit 3 The coefficient multiplication unit 4 and the correction value calculation unit 5 for obtaining the difference, and the correction value addition for adding the difference obtained by the coefficient multiplication unit 4 and the correction value calculation unit 5 to each voltage value corresponding to the input gradation of the current frame And a voltage value added by the correction value adding unit 7 as an output gradation of the current frame to be given to the two display pixels (20A1, 20B1).
  • the correction circuit 12 assuming that the display image shown in FIG. 4A is a still image will be described.
  • FIG. 10 shows waveform diagrams of the source voltage and the liquid crystal voltage of the source lines S1 and S2 before and after correction. However, it differs from the case of FIG. 8 in that the source voltage of the current frame is corrected using a correction value obtained from the integrated value obtained by integrating the source voltage of the previous frame for one frame period.
  • the data of the previous frame is the same image as the current frame.
  • the absolute value is the same only by the sign of the integrated voltage value being reversed. Therefore, the correction value is obtained by calculating the correction amount using the reverse sign of the integrated value of the previous frame.
  • the correction value calculation unit 5 obtains a correction value by calculating the correction amount using the reverse sign of the integrated value of the previous frame as described above, and the correction value addition unit 7
  • the output gradation is obtained by adding the correction value obtained by the correction value calculation unit 5 to the display data of the frame.
  • the correction circuit 12 does not require a frame delay, the frame memory and the frame memory delay adjustment unit 6 are not necessary.
  • FIG. 11 is a diagram showing a killer pattern. This killer pattern is the same killer pattern as in FIG. 4A, but differs in that it is scrolled horizontally.
  • FIG. 12 shows waveform diagrams of the source voltage and liquid crystal voltage of the source lines S1 and S2 in the killer pattern shown in FIG.
  • regions E and F shown in FIG. 11A are all regions B in the source line direction in the previous frame. Since the data of the current frame is different, correction cannot be performed correctly.
  • the killer pattern display such as a 1-dot horizontal stripe
  • the correction circuit 12 of the display control apparatus 105 a display in which no transfer occurs.
  • a high-quality liquid crystal display device can be provided.
  • a period in which voltage values corresponding to input gradations applied to the source lines (S1, S2) arranged on both sides of the display pixel (20A1) are integrated is described as one frame.
  • the present invention is not limited to this, and the integration period may be 0.5 frames or more. That is, the period during which the voltage values are integrated may be any period that can reduce the influence on the display pixels. If the integration period is shorter than 0.5 frames, correction cannot be sufficiently performed with the obtained integration amount.
  • the display pixels (20A1, 20A2, 20A3, 20A4,...) Are arranged corresponding to each of the portions, and the source lines (S1, S2) are arranged on both sides of the display pixel (20A1).
  • the display control device 105 controls the display of the liquid crystal display device 100 having the structure, and the voltages correspond to the input gradations applied to the source lines (S1, S2) arranged on both sides of the display pixel (20A1).
  • the value is integrated for a period of 0.5 frame or more, the difference between the two obtained integrated values is added to the voltage value corresponding to the input gradation, and the obtained voltage value is given to the display pixel.
  • Frame It is characterized in that it includes a correction circuit to force the tone (11, 12).
  • the display pixels are affected by the source lines arranged on both sides. Therefore, as in the above configuration, the voltage values corresponding to the input gradations applied to the source lines (S1, S2) arranged on both sides of the display pixel (20A1) are integrated over a period of 0.5 frames or more.
  • the difference between the two obtained integrated values is a correction value that cancels the influence (change in luminance) of the source line that the display pixel receives.
  • This correction value is added to the voltage value corresponding to the input gradation, and the obtained voltage value is used as the output gradation of the current frame given to the display pixel.
  • voltage fluctuations applied to the display pixels are reduced, so that it is difficult for a deviation from the gradation to be displayed to occur.
  • the display pixels sandwiched between the two source lines can suppress the occurrence of transfer (vertical shadow) due to the influence of the source lines, thereby improving the display quality.
  • a plurality of gate lines (G1, G2, G3, G4,...) And a plurality of source lines (S1, S2, S3, S4,%) Intersect.
  • Display pixels (20A1, 20A2, 20A3, 20A4,...) are arranged corresponding to the portions to be displayed, and the display pixels (20A1, 20B1) are sandwiched between two source lines (S1, S2).
  • the upper and lower two display pixels (20A1, 20B1) are connected to different source lines (S1, S2), respectively, and the upper and lower two display pixels (20A1, 20B1) are driven by the same gate line (G1, G2).
  • the display control device 105 of the liquid crystal display device 100 includes source pixels (S1, S2) connected to display pixels (20A1, 20B1) on the same gate line (G1, G2).
  • the voltage values corresponding to the input gray scale applied from each are integrated by 0.5 frames or more (one frame period), and the difference between the obtained integrated values is added to the voltage value corresponding to the input gray scale.
  • It includes a correction circuit (11, 12) for applying the obtained voltage value to the output gradation of the current frame to be applied to the two display pixels.
  • the voltage values corresponding to the input gradations applied to the two display pixels on the same gate line are each integrated for one frame period, and the difference between the obtained integrated values is the difference between the two display pixels.
  • the voltage value obtained by adding this difference to each voltage value corresponding to the input gradation is set as the output gradation of the current frame given to the two display pixels, so that the voltage applied to the two display pixels can be reduced. Since the fluctuation is reduced, it is difficult for the deviation from the gradation to be displayed to occur.
  • the correction circuit (11) is applied to the source lines (S1, S2) disposed on both sides of the display pixels (20A1, 20B1), respectively.
  • the period for accumulating voltage values corresponding to the input gradations is one frame, it is applied from the source lines (S1, S2) to the display pixels (20A1, 20B1) on the same gate line (G1, G2).
  • Each voltage value corresponding to the input gradation of the previous frame is integrated for one frame period, and the difference between the obtained integrated values is added to each voltage value corresponding to the input gradation of the previous frame delayed by one frame period.
  • the voltage value obtained in this way may be the output gradation of the current frame given to the two display pixels (20A1, 20B1).
  • the output gradation of the current frame is obtained by adding the voltage fluctuation (difference of one frame period integrated value) due to the input gradation of the previous frame to the input gradation of the previous frame.
  • the display image can be corrected correctly.
  • correction can be performed correctly when the image changes from frame to frame, such as a moving image, display quality does not deteriorate due to the correction.
  • a specific display control apparatus is as follows.
  • the correction circuit (11) is configured so that the upper and lower display pixels (20A1, 20B1) on the same gate line (G1, G2) are connected to the source line.
  • a gradation voltage conversion unit 2 that converts the input gradation of the previous frame applied to a voltage value
  • an integration unit vertical that integrates the two voltage values converted by the gradation voltage conversion unit 2 for one frame period, respectively.
  • the correction circuit (12) is applied to the source lines (S1, S2) arranged on both sides of the display pixels (20A1, 20B1), respectively.
  • Each of the voltage values corresponding to the key is integrated for one frame period, and the difference between the obtained integrated values is added to each voltage value corresponding to the input gradation of the current frame.
  • the output gradation of the current frame given to the pixels (20A1, 20B1) may be used.
  • the output gradation of the current frame is obtained by adding the voltage fluctuation (difference of one frame period integrated value) due to the input gradation of the previous frame to the input gradation of the current frame. Therefore, it is not necessary to provide a frame memory for delaying the previous frame by one frame period.
  • the display image can be corrected correctly by the above configuration.
  • the correction circuit (12) is connected to the upper and lower display pixels (20A1, 20B1) on the same gate line (G1, G2) from the source line.
  • a gradation voltage conversion unit 2 that converts the input gradation of the previous frame applied to a voltage value
  • an integration unit vertical that integrates the two voltage values converted by the gradation voltage conversion unit 2 for one frame period, respectively.
  • a voltage integrating unit 3 A voltage integrating unit 3
  • a difference calculating unit coefficient multiplying unit 4, correction value calculating unit 5) for obtaining a difference between two integrated values integrated by the integrating unit (vertical voltage integrating unit 3), and the difference calculating unit
  • An addition unit that adds the difference obtained by (coefficient multiplication unit 4 and correction value calculation unit 5) to each voltage value corresponding to the input gradation of the current frame.
  • Part (correction value addition The voltage value added by section 7), preferably in the output gray level of the current frame to be supplied to the two display pixels (20A1,20B1).
  • the liquid crystal display device according to aspect 7 of the present invention may include the display control device according to any one of aspects 1 to 6.
  • the display quality of the liquid crystal display device can be improved.
  • the display control apparatus may be realized by a computer.
  • the display control apparatus is realized by a computer by operating the computer as a correction circuit included in the display control apparatus.
  • a display control program of the display control device and a computer-readable recording medium on which the display control program is recorded also fall within the scope of the present invention.
  • the present invention can be suitably used for a liquid crystal display device of a double source drive system.

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Abstract

本発明の表示制御装置は、同一のゲートライン上の２つの表示画素に印加される入力階調に対応する電圧値をそれぞれ０．５フレーム以上の期間積算して得られた積算値の差分を入力階調に対応する電圧値のそれぞれに加算し、得られた電圧値を、上記２つの表示画素に与える現フレームの出力階調とする補正回路（１１）を含む。これにより、ダブルソース駆動時に、１ｄｏｔ横ストライプ表示を行った際に、転写が発生しない。

Description

表示制御装置、液晶表示装置、表示制御プログラム及び記録媒体
　本発明は、ダブルソース駆動方式の液晶表示装置の表示を制御する表示制御装置、液晶表示装置、表示制御プログラム及び記録媒体に関する。
　近年、液晶表示装置を始めとする表示装置では、表示パネルの大型化および高精細化が加速している。このような表示装置では、短時間にて画素への画像データの書き込みを行う高速駆動が必要となる。この高速駆動に有効な表示装置としては、例えば、特許文献１に開示されている、いわゆるダブルソース駆動方式のものが知られている。
国際公開特許公報「ＷＯ２０１０／１０８３１４号公報（２０１２年８月１６日国際公開）」
　ところで、ダブルソース駆動方式の液晶表示装置において、図１３の（ａ）に示すように、入力画像として１ｄｏｔ横ストライプを表示させたとき、図１３の（ｂ）に示すように、１ｄｏｔ横ストライプの表示画像の上下に縦シャドー（転写）が発生する。
　この理由は、ダブルソース駆動の画素構造に因るところが大きい。すなわち、ダブルソース駆動の画素構造は、図１４に示すように、一つの画素に対して２本のソースラインＳ１，Ｓ２のソース電圧が印加される構造となっている。このため、両側のソースラインの間に寄生容量が生じ、この寄生容量（電圧）が画素に印加する電圧（ＶＬＣＤ（ｎ））に影響を与えてしまう。つまり、図１５に示すように、画素の両端にあるソース電圧Ｓ１，Ｓ２の極性に偏りが発生し、その電圧変動がソース配線と画素の寄生容量を介して、画素に印加される電圧（ＶＬＣＤ（ｎ））を変動させてしまうため、表示したい階調からずれが生じて横線となって表示され、上述のような転写が発生する。
　本発明は、上記の課題に鑑みなされたものであって、その目的は、液晶表示装置等のダブルソース駆動時に、転写が発生しない表示制御装置を提供することにある。
　上記の課題を解決するために、本発明の一態様に係る表示制御装置は、複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応して表示画素が配置されるとともに、上記表示画素の両側に上記ソースラインが配置された構造の液晶表示装置の表示を制御する表示制御装置であって、上記表示画素の両側に配置されたソースラインにそれぞれ印加される入力階調に対応する電圧値を０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする補正回路を含んでいることを特徴としている。
　本発明の一態様によれば、転写（縦シャドー）の発生を抑制し、表示品位を向上させることができるという効果を奏する。
本発明の実施形態１に係る画像信号処理回路のブロック図である。 階調電圧変換用のルックアップテーブルの一例を示す図である。 本発明の実施形態１に係る液晶表示装置の構成を示すブロック図である。 図３に示す液晶表示装置に表示するキラーパターンの一例を示す図である。 図４に示すキラーパターンを表示した場合の実際の表示例を示す図である。 図５に示す表示例における転写発生の原因を説明するための図である。 図５に示す表示例における転写発生の原因を説明するための図である。 図１に示す画像信号処理回路を用いた転写の補正を説明するための図である。 本発明の実施形態２に係る画像信号処理回路のブロック図である。 図９に示す画像信号処理回路を用いた転写の補正を説明するための図である。 キラーパターンの他の例を示す図である。 図１１に示すキラーパターンを表示した場合の転写の補正を説明するための図である。 (ａ)は、表示すべきキラーパターンを示し、（ｂ）は、実際に（ａ）にしめすキラーパターンを表示した場合に生じる転写を示す図である。 ダブルソース駆動の画素構造を示す回路図である。 図１４に示す回路において転写が生じる原理を説明する波形図である。
　〔実施形態１〕
　本発明の実施の形態について説明すれば以下の通りである。
　本実施形態では、本発明の表示制御装置を液晶表示装置の表示制御に適用した例について説明する。
　（液晶表示装置の概要）
　図３は、液晶表示装置１００の概略構成を示すブロック図である。液晶表示装置１００は、図３に示すように、複数のゲートラインＧ１，Ｇ２，Ｇ３，Ｇ４と複数のソースラインＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８とが交差する部分のそれぞれに対応してスイッチング素子２１、画素電極２２及び画素容量２３を含む画素（表示画素）２０（Ａ１～Ａ４，Ｂ１～Ｂ４，Ｃ１～Ｃ４，Ｄ１～Ｄ４）が配置された表示部１０１と、上記ソースラインＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８にソース信号を供給するソースドライバ１０２と、上記ゲートラインＧ１，Ｇ２，Ｇ３，Ｇ４にゲート信号を供給するゲートドライバ１０３と、上記画素容量２３に接続された保持容量配線ＣＳにＣＳ電圧（Ｖｓｃ）を供給するＣＳドライバ１０４と、を含んでいる。
　なお、液晶表示装置１００はさらに図示しないバックライトや光学フィルム等を含んでいる。
　また、液晶表示装置１００には、当該液晶表示装置１００の表示制御を行う表示制御装置１０５を備えている。この表示制御装置１０５の詳細については後述する。
　ここで、液晶表示装置１００では、走査信号線の延伸方向を行方向あるいは横方向、データ信号線の延伸方向を列方向あるいは縦方向と記載する。従って、図３に示す表示部１０１において、１行目は、画素２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，２行目は、画素２０Ｂ１，２０Ｂ２，２０Ｂ３，２０Ｂ４，３行目は、画素２０Ｃ１，２０Ｃ２，２０Ｃ３，２０Ｃ４，４行目は、画素２０Ｄ１，２０Ｄ２，２０Ｄ３，２０Ｄ４，となっている。従って、表示部１０１の１列目は、画素２０Ａ１，２０Ｂ１，２０Ｃ１，２０Ｄ１，２列目は、画素２０Ａ２，２０Ｂ２，２０Ｃ２，２０Ｄ２，３列目は、画素２０Ａ３，２０Ｂ３，２０Ｃ３，２０Ｄ３，４列目は、画素２０Ａ４，２０Ｂ４，２０Ｃ４，２０Ｄ４，となっている。
　また、液晶表示装置１００は、いわゆるダブルソース構造であり、１画素列あたり２本のデータ信号線が設けられる。具体的には、１画素列内において、奇数番目の画素はこれら２本のソースラインの一方にスイッチング素子を介して接続され、偶数番目の画素はこれら２本のソースラインの他方にスイッチング素子を介して接続される。つまり、ダブルソース構造では、１つの画素が２つのソースラインに挟まれ、且つ上下２ラインが同一のゲートラインで駆動される構造であるため、ソース信号も２ライン分同時に伝送し、２ライン同時にスイッチングし、表示データを書き込むようになっている。
　図３に示す例では、列方向に連続して並ぶ画素２０Ａ１および画素２０Ｂ１について、画素２０Ａ１はスイッチング素子２１を介してソースラインＳ１に接続され、画素２０Ｂ１は、スイッチング素子２１を介してソースラインＳ２に接続される。
　また、列方向に連続して並ぶ画素２０Ａ２および画素２０Ｂ２について、画素２０Ａ１と行方向に隣接する画素２０Ａ２は、スイッチング素子２１を介してソースラインＳ４に接続され、画素２０Ｂ１と行方向に隣接する画素２０Ｂ２は、スイッチング素子２１を介してソースラインＳ３に接続される。ここでは、ソースラインＳ２およびＳ３が隣接する。また、ダブルソース構造ではゲートラインを隣り合う２本ずつ選択する２ライン同時選択が行われる。例えば、ゲートラインＧ１・Ｇ２の同時選択とゲートラインＧ３・Ｇ４の同時選択とが順次行われる。
　従って、上記液晶表示装置１００は、複数のゲートライン（Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・）と複数のソースライン（Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・）とが交差する部分のそれぞれに対応して表示画素（２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，・・・）が配置されるとともに、上記表示画素（２０Ａ１，２０Ｂ１）は２つのソースライン（Ｓ１，Ｓ２）に挟まれ、且つ上下２つの表示画素（２０Ａ１，２０Ｂ１）がそれぞれ異なるソースライン（Ｓ１，Ｓ２）に接続され、当該上下２つの表示画素（２０Ａ１，２０Ｂ１）が同一のゲートライン（Ｇ１，Ｇ２）で駆動される液晶表示装置である。
　ダブルソース構造の液晶表示装置１００によれば、例えば、走査信号線が３２４０本以上で対角が６０インチ以上の場合やリフレッシュレートが１２０Ｈｚの場合において、ソース両側入力駆動を行ってもシングルソース構造では充電率が足らないことが多いが、ダブルソース構造でれば、充電率を高めることができるというメリットを有する。
　しかしながら、ダブルソース構造の液晶表示装置１００では、キラーパターンを表示した場合に、縦シャドー（転写）が生じ、表示品位を下げている。以下では、転写が生じる原理及びその解決策について説明する。
　（転写発生原理）
　図４の（ａ）は、液晶表示装置１００の表示部１０１に表示させる入力画像データを示し、（ｂ）は、同図の（ａ）に示す入力画像データの領域Ａ（キラーパターン）を示し、（ｃ）は、同図の（ａ）に示す入力画像データの領域Ｂを示している。ここで、入力画像データは２５６階調とする。
　領域Ａは、（Ｒ，Ｇ，Ｂ）＝（２５５，２５５，２５５）、（Ｒ、Ｇ，Ｂ）＝（０，０，０）の１ｄｏｔ横ストライプパターン（キラーパターン）を示している。
　一方、領域Ｂは、（Ｒ，Ｇ，Ｂ）＝（６４，６４，６４）の中間調のベタパターンを示している。
　図５の（ａ）は、図４の（ａ）に示す入力画像データを実際に表示したときの、表示例を示し、（ｂ）は、同図の（ａ）の表示例の領域Ｃを示し、（ｃ）は、同図の（ａ）にしめす領域Ｄを示している。
　すなわち、図４の（ａ）に示す入力画像データ（領域Ａ，Ｂ）を上記液晶表示装置１００の表示部１０１に表示させれば、図５の（ａ）に示すように、領域Ａ（キラーパターン）の上側の領域Ｃ，下側の領域Ｄが領域Ｂよりも明るくなる。
　領域Ｃは、本来であれば、領域Ｂと同じく、（Ｒ，Ｇ，Ｂ）＝（６４，６４，６４）の中間調のベタパターンとなるが、下側ラインが暗く、上側ラインが明るくなっている。
　一方、領域Ｄも、本来であれば、領域Ｂと同じく、（Ｒ，Ｇ，Ｂ）＝（６４，６４，６４）の中間調のベタパターンとなるが、上側ラインが暗く、下側ラインが明るくなっている。
　上記領域Ｃ，Ｄを縦シャドー（転写）と称する。転写の発生原因を図６及び図７を参照しながら以下に説明する。
　図６の（ａ）は、１フレームのソース電圧及び液晶電圧の波形図を示し、（ｂ）は、同図の（ａ）に示す波形図に対応する現フレームにおける各画素に印加される電圧の極性を示、（ｃ）は、同図の（ａ）に示す波形図に対応する次フレームにおける各画素に印加される電圧の極性を示す図である。
　図７の（ａ）は、図６の（ａ）の波形図の次フレームのソース電圧及び液晶電圧の波形図を示し、（ｂ）は、図６の（ａ）に示す波形図に対応する現フレームにおける各画素に印加される電圧の極性を示し、（ｃ）は、図６の（ａ）に示す波形図に対応する次フレームにおける各画素に印加される電圧の極性を示す図である。
　すなわち、現フレームでは、図６の（ａ）に示すように、領域Ｃ，Ｄの書き込み時はソースラインＳ１，Ｓ２の電圧が均等であるが、領域Ａでは電圧に偏りがある。その電圧変動がソースラインＳ１，Ｓ２と画素の寄生容量を介して液晶にかかる電圧を変動させる。図６の（ａ）ではプラス方向に電圧が偏っているため、領域Ｃのプラス画素（ソースラインＳ１により電圧が印加された画素）は明るく、マイナス画素（ソースラインＳ２により電圧が印加された画素）は暗くなる。
　次フレームでは、図７の（ａ）に示すように、領域Ｄでは書き込み後、次のフレームでは極性が反転するため、電圧の偏りがマイナス方向に変化する。そのため領域Ｄのプラス画素（ソースラインＳ２により電圧が印加された画素）は暗く、マイナス画素（ソースラインＳ１により電圧が印加された画素）は明るくなる。領域Ｃとは逆の見え方になる。
　このようにして、ダブルソース構造の液晶表示装置１００では、キラーパターン（領域Ａ）を表示した場合に、当該領域Ａの列方向上下に転写（領域Ｃ，Ｄ）が生じる。
　そこで、本発明では、画素の両端のソースライン上にかかる電圧値を１フレーム期間積分し、その積算値によって補正量を調整することで転写の発生を抑制している。具体的には、以下に示す補正回路によって、転写の発生を抑制している。
　（補正回路）
　図１は、本実施形態に係る補正回路１１の概略構成ブロック図である。なお、補正回路１１は、上記液晶表示装置１００に備えられた表示制御装置１０５内に設けられている。
　補正回路１１は、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースライン（Ｓ１，Ｓ２）から印加される入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とする。
　本実施形態では、上記補正回路１１は、同一のゲートラインＧ１，Ｇ２上の表示画素（２０Ａ１，２０Ｂ１）に上記ソースラインＳ１，Ｓ２から印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、１フレーム期間遅延させた前フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とする。
　具体的には、以下のような構成となる。
　補正回路１１は、図１に示すように、入力部１、階調電圧変換部２、垂直電圧積算部（積算部）３、係数乗算部（差分演算部）４、補正値算出部（差分演算部）５、フレームメモリ遅延調整部６、補正値加算部（加算部）７、出力部８を含んでいる。
　入力部１は、液晶表示装置１００において表示する画像の画像データが入力され、後段の階調電圧変換部２及びフレームメモリ遅延調整部６に出力する。
　階調電圧変換部２は、入力部１から入力された画像データ（入力階調）を電圧に変換し、後段の垂直電圧積算部３に出力する。階調電圧変換部２では、例えば図２に示すようなＬＵＴ（ルックアップテーブル）を用いて入力階調を電圧に変換する。ここで、図２に示すＬＵＴでは、Ｖｃｏｍを基準、ＶＬ側の電圧をマイナス、ＶＨ側の電圧をプラスとしている。
　垂直電圧積算部３は、同じゲートライン上のソースラインＳ１，Ｓ２上の電圧値を１フレーム期間、すなわちゲート信号の立ち上がりから、次のゲート信号の立ち上がりまでの期間、積算し、積算値を後段の係数乗算部４に出力する。例えば、図６の（ａ）に示すソースラインＳ１，Ｓ２のソース電圧を積算する。ここで、領域Ｃ，Ｄでは、ソース電圧がプラスマイナス均等なため０となるが、領域Ａはソース電圧に偏りがあるため０とならない。
　係数乗算部４は、垂直電圧積算部３から得られたソースラインＳ１の積算値ΔＶｓｏｕ１、ソースラインＳ２の積算値ΔＶｓｏｕ２、それぞれに係数を乗算して、ソースラインＳ１，Ｓ２間の電圧変動値（電圧シフト量ΔＶ（差分））を算出し、この電圧シフト量ΔＶを後段の補正値算出部５に出力する。ここで、積算の電圧値から、２つ（ソースラインＳ１，Ｓ２）の寄生容量（Ｃｓｏｕ１、Ｃｓｏｕ２）を介して電圧変動が発生するため、積算の電圧値と画素全体の容量（ΣＣ）、寄生容量（Ｃｓｏｕ１、Ｃｓｏｕ２）から画素の電圧変動値（電圧シフト量ΔＶ（差分））を求める。具体的には、以下の式（１）にて電圧シフト量ΔＶを算出する。係数α＝Ｃｓｏｕ１／ΣＣ、β＝Ｃｓｏｕ２／ΣＣとする。
　ΔＶ＝α・ΔＶｓｏｕ１―β・ΔＶｓｏｕ２・・・（１）
　補正値算出部５は、係数乗算部４からの電圧シフト量ΔＶと表示画素の階調から補正値（補正階調）を算出し、後段の補正値加算部７に出力する。補正量は、具体的には、以下の式（２）により求める。ここで、Ｄｉｎ：入力階調、ΔＶ:電圧シフト量、ΔＤ：補正階調（補正値）、Ｖ（Ｄｉｎ）：階調=>電圧関数、ｉｎｖＶ(Ｄｉｎ):電圧=>階調関数
　ΔＤ＝ｉｎｖＶ（Ｖ（Ｄｉｎ）＋ΔＶ）・・・・（２）
　なお、実際のＬＳＩでは、上記補正値算出部５における演算は回路規模が大きいため、２次元ＬＵＴ　Ｆ(Ｄｉｎ,ΔＶ)を用いて演算を簡略化するのが好ましい。
　フレームメモリ遅延調整部６は、入力部１に入力された画像データが補正値加算部７に入力されるのを１フレーム遅延させるようになっている。これにより、補正対象となるフレームと、補正値を求めるためのフレームとを同じにできるため、動画などのようにフレーム毎に表示画像が変化する場合に有効である。
　補正値加算部７は、フレームメモリ遅延調整部６によって１フレーム遅延された表示画像の階調に、補正値算出部５の補正値（補正階調）を加算することによって補正後の出力階調を算出し、出力部８に出力する。なお、補正値算出部５によって算出される補正値は、正の数の場合だけでなく、負の数の場合もある。例えば図５の（ａ）に示す表示画像において、明るくなる画素は補正値が負の数になり、暗くなる画素は補正値が正の数になる。
　出力部８は、補正値加算部７からの補正された出力階調をソースドライバ１０２に送る。
　以上のことから、本実施形態の補正回路１１は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する垂直電圧積算部３と、上記垂直電圧積算部３によって積算された２つの積算値の差分を求める差分演算部（係数乗算部４、補正値算出部５）と、上記差分演算部（係数乗算部４、補正値算出部５）によって求められた差分を、フレームメモリに格納された前フレームの入力階調に対応する電圧値それぞれに加算する補正値加算部７と、を含み、上記補正値加算部７によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とすることで、キラーパターンを表示する際に、転写の発生を抑制できる。
　（転写抑制）
　図８は、補正前後のソースラインＳ１，Ｓ２のソース電圧及び液晶電圧の波形図を示している。
　補正回路１１は、図８の（ａ）に示す補正前のソースラインＳ１，Ｓ２のソース電圧を１フレーム期間積算して得られた積算値から輝度が変化を打ち消す補正値を求めて、当該補正値を１フレーム遅延させた入力データに加算して出力階調を決定している。これにより、図８の（ｂ）に示す補正後のソースラインＳ１，Ｓ２のソース電圧（図中の実線）を得る。図８の（ｂ）の波形図の破線は、補正前のソースラインＳ１，Ｓ２のソース電圧及び液晶電圧を示す。
　以上のように、補正回路１１にて補正された出力階調により画像を表示することで、図４の（ａ）に示すようなキラーパターンを表示する際、表示された画像における転写の発生を抑制できる。つまり、本実施形態に係る表示制御装置１０５の補正回路１１により、１ｄｏｔ横ストライプ等のキラーパターン表示を行った際に、転写が発生しない表示品位の高い液晶表示装置を提供することができる。
　なお、本実施形態では、フレームメモリ（図示せず）を利用して、１フレーム遅延させた入力データを、当該入力データから求められた補正値により補正する例について説明したが、以下の実施形態２では、フレームメモリを利用せず、入力データを補正値により補正する例について説明する。
　〔実施形態２〕
　本発明の他の実施形態について説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（補正回路）
　図９は、本実施形態に係る補正回路１２の概略構成ブロック図である。
　補正回路１２は、図９に示すように、入力部１、階調電圧変換部２、垂直電圧積算部３、係数乗算部４、補正値算出部５、補正値加算部７、出力部８を含んでいる。前記実施形態１に記載の補正回路１１と相違するのは、フレームメモリ遅延調整部６を含んでいない点だけであり、その他の構成は同じである。
　すなわち、上記補正回路１２は、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースラインＳ１，Ｓ２から印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、現フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とする。具体的には、以下のようになる。
　上記補正回路１２は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する垂直電圧積算部３と、上記垂直電圧積算部３によって積算された２つの積算値の差分を求める係数乗算部４及び補正値算出部５と、上記係数乗算部４及び補正値算出部５によって求められた差分を、現フレームの入力階調に対応する電圧値それぞれに加算する補正値加算部７と、を含み、上記補正値加算部７によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とすることで、キラーパターンを表示する際に、転写の発生を抑制できる。
　本実施形態では、図４の（ａ）に示す表示画像が静止画像である場合を想定した補正回路１２について説明する。
　（転写抑制（１））
　図１０は、補正前後のソースラインＳ１，Ｓ２のソース電圧及び液晶電圧の波形図を示している。但し、図８の場合とは、現フレームのソース電圧は、前フレームのソース電圧を１フレーム期間積算した積算値から得られた補正値を用いて補正する点で異なる。
　つまり、図４の（ａ）に示す表示画像の静止画のパターンが入力された場合、前フレームのデータは現フレームと同じ画像となる。さらに極性がフレーム反転の場合、電圧の積算値の符号が逆となるだけで絶対値は同じになる。そのため、前フレームの積算値の逆符号を用いて補正量を演算することで補正値が求められる。
　従って、補正回路１２において、補正値算出部５は、上記のように、前フレームの積算値の逆符号を用いて補正量を演算することで補正値を求め、補正値加算部７は、現フレームの表示データに、補正値算出部５で求めた補正値を加算することで、出力階調を得る。
　このように、補正回路１２では、フレーム遅延の必要が無いため、フレームメモリ、フレームメモリ遅延調整部６は不要となる。
　（転写抑制（２））
　ここで、図９に示す補正回路１２によって、補正が正しく行えないキラーパターンについて説明する。
　図１１は、キラーパターンを示す図である。このキラーパターンは、図４の（ａ）と同じキラーパターンであるが、横スクロールする点で異なる。
　図１２は、図１１に示すキラーパターンにおける、ソースラインＳ１，Ｓ２のソース電圧及び液晶電圧の波形図を示している。
　図１２に示す波形図から、図１１の（ａ）に示す領域Ｅ，Ｆは、前のフレームはソースライン方向にすべて領域Ｂであるが、現フレームでは途中領域Ａになるので、前フレームと現フレームのデータが異なるため、補正が正しくできない。
　但し、このようなキラーパターンの発生は限られるため、フレームメモリを削減するメリットを優先して、補正回路１２を用いるのが好ましい。
　以上、本実施形態においても、前記実施形態１と同様に、本実施形態に係る表示制御装置１０５の補正回路１２により、１ｄｏｔ横ストライプ等のキラーパターン表示を行った際に、転写が発生しない表示品位の高い液晶表示装置を提供することができる。
　なお、前記の各実施形態では、表示画素（２０Ａ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を積算する期間を１フレームとして説明しているが、これに限定されるものではなく、積算期間は０．５フレーム以上であればよい。つまり、上記電圧値を積算する期間は、表示画素への影響を低減できる期間であればよい。なお、積算期間が０．５フレームよりも小さいと、得られる積算量では補正が十分に行うことができない。
　〔まとめ〕
　本発明の態様１に係る表示制御装置は、複数のゲートライン（Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・）と複数のソースライン（Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・）とが交差する部分のそれぞれに対応して表示画素（２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，・・・）が配置されるとともに、上記表示画素（２０Ａ１）の両側に上記ソースライン（Ｓ１，Ｓ２）が配置された構造の液晶表示装置１００の表示を制御する表示制御装置１０５であって、上記表示画素（２０Ａ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を、０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、上記入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする補正回路（１１，１２）を含んでいることを特徴としている。
　一般に、表示画素の両側にソースラインが配されている場合、当該表示画素は、両側に配されたソースラインの影響を受ける。このため、上記構成のように、表示画素（２０Ａ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を、０．５フレーム以上の期間積算し、得られた２つの積算値の差分は、当該表示画素が受けるソースラインの影響（輝度の変化）を打ち消す補正値となる。この補正値を、入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする。これにより、表示画素にかかる電圧の変動が低減するため、表示したい階調からのずれが生じ難くなる。
　従って、２つのソースラインに挟まれた表示画素がソースラインの影響による転写（縦シャドー）の発生を抑制し、表示品位を向上させることができる。
　本発明の態様２に係る表示制御装置は、複数のゲートライン（Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・）と複数のソースライン（Ｓ１，Ｓ２，Ｓ３，Ｓ４，・・・）とが交差する部分のそれぞれに対応して表示画素（２０Ａ１，２０Ａ２，２０Ａ３，２０Ａ４，・・・）が配置されるとともに、上記表示画素（２０Ａ１，２０Ｂ１）は２つのソースライン（Ｓ１，Ｓ２）に挟まれ、且つ上下２つの表示画素（２０Ａ１，２０Ｂ１）がそれぞれ異なるソースライン（Ｓ１，Ｓ２）に接続され、当該上下２つの表示画素（２０Ａ１，２０Ｂ１）が同一のゲートライン（Ｇ１，Ｇ２）で駆動される液晶表示装置１００の表示制御装置１０５であって、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースライン（Ｓ１，Ｓ２）から印加される入力階調に対応する電圧値をそれぞれ０．５フレーム以上（１フレーム期間）積算し、得られた積算値の差分を、入力階調に対応する電圧値にそれぞれ加算して得られた電圧値を上記２つの表示画素に与える現フレームの出力階調とする補正回路（１１，１２）を含んでいることを特徴としている。
　上記構成によれば、同一のゲートライン上の２つの表示画素に印加される入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分は、２つの表示画素の両側にあるソースラインに印加される極性の偏りに起因する電圧変動分に相当する。この差分を、入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームの出力階調とすることで、２つの表示画素にかかる電圧の変動が低減するので、表示したい階調からのずれが生じ難くなる。
　従って、２つのソースラインに挟まれた上下２つの表示画素が同一のゲートラインで駆動する所謂ダブルソース駆動時に電圧変動に起因する階調ずれによる転写（縦シャドー）の発生を抑制し、表示品位を向上させることができる。
　本発明の態様３に係る表示制御装置は、上記態様２において、上記補正回路（１１）は、上記表示画素（２０Ａ１，２０Ｂ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）に上記ソースライン（Ｓ１，Ｓ２）から印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、１フレーム期間遅延させた前フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調としてもよい。
　上記構成によれば、現フレームの出力階調は、前フレームの入力階調による電圧変動（１フレーム期間積算値の差分）を前フレームの入力階調に加算して得られたものであるため、表示画像を正しく補正することができる。特に、動画のようにフレーム毎に画像が変化する場合に正しく補正することができるため、補正による表示品位の低下を招かない。
　但し、前フレームの入力階調を１フレーム期間遅延させるために、フレームメモリが必要になる。具体的な表示制御装置は、以下のようになる。
　本発明の態様４に係る表示制御装置は、上記態様３において、上記補正回路（１１）は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部（垂直電圧積算部３）と、上記積算部（垂直電圧積算部３）によって積算された２つの積算値の差分を求める差分演算部（係数乗算部４、補正値算出部５）と、上記差分演算部（係数乗算部４、補正値算出部５）によって求められた差分を、フレームメモリに格納された前フレームの入力階調に対応する電圧値それぞれに加算する加算部（補正値加算部７）と、を含み、上記加算部（補正値加算部７）によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とするのが好ましい。
　本発明の態様５に係る表示制御装置は、上記態様２において、上記補正回路（１２）は、上記表示画素（２０Ａ１，２０Ｂ１）の両側に配置されたソースライン（Ｓ１，Ｓ２）にそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、同一のゲートライン（Ｇ１，Ｇ２）上の表示画素（２０Ａ１，２０Ｂ１）にソースラインから印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、現フレームの入力階調に対応する電圧値それぞれに加算して得られた電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調としてもよい。
　上記の構成によれば、現フレームの出力階調は、前フレームの入力階調による電圧変動（１フレーム期間積算値の差分）を現フレームの入力階調に加算して得られたものであるため、前フレームを１フレーム期間遅延させるためのフレームメモリを設ける必要がない。
　特に、静止画のようにフレーム間で変化のすくない画像であれば、上記構成により、表示画像を正しく補正することができる。
　本発明の態様６に係る表示制御装置は、上記態様５において、上記補正回路（１２）は、同一のゲートライン（Ｇ１，Ｇ２）上の上下２つの表示画素（２０Ａ１，２０Ｂ１）にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部２と、上記階調電圧変換部２によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部（垂直電圧積算部３）と、上記積算部（垂直電圧積算部３）によって積算された２つの積算値の差分を求める差分演算部（係数乗算部４、補正値算出部５）と、上記差分演算部（係数乗算部４、補正値算出部５）によって求められた差分を、現フレームの入力階調に対応する電圧値それぞれに加算する加算部（補正値加算部７）と、を含み、上記加算部（補正値加算部７）によって加算された電圧値を、上記２つの表示画素（２０Ａ１，２０Ｂ１）に与える現フレームの出力階調とするのが好ましい。
　本発明の態様７に係る液晶表示装置は、上記態様１～６の何れか１態様に記載の表示制御装置を備えていてもよい。
　上記構成によれば、液晶表示装置の表示品位を向上させることができる。
　本発明の各態様に係る表示制御装置は、コンピュータによって実現してもよく、この場合には、コンピュータを上記表示制御装置が備える補正回路として動作させることにより上記表示制御装置をコンピュータにて実現させる表示制御装置の表示制御プログラム、およびそれを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に入る。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　本発明は、ダブルソース駆動方式の液晶表示装置に好適に利用することができる。
１　入力部
２　階調電圧変換部
３　垂直電圧積算部（積算部）
４　係数乗算部（差分演算部）
５　補正値算出部（差分演算部）
６　フレームメモリ遅延調整部
７　補正値加算部（加算部）
８　出力部
１１、１２　補正回路
２０　画素（表示画素）
２０Ａ１～２０Ａ４　画素（表示画素）
２０Ｂ１～２０Ｂ４　画素（表示画素）
２０Ｃ１～２０Ｃ４　画素（表示画素）
２０Ｄ１～２０Ｄ４　画素（表示画素）
２１　スイッチング素子
２２　画素電極
２３　画素容量
１００　液晶表示装置
１０１　表示部
１０２　ソースドライバ
１０３　ゲートドライバ
１０４　ＣＳドライバ
１０５　表示制御装置
Ａ～Ｆ　領域
ＣＳ　保持容量配線
Ｇ１～Ｇ４　ゲートライン
Ｓ１～Ｓ８　ソースライン

Claims (9)

  1. 　複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応して表示画素が配置されるとともに、上記表示画素の両側に上記ソースラインが配置された構造の液晶表示装置の表示を制御する表示制御装置であって、
    　上記表示画素の両側に配置されたソースラインにそれぞれ印加される入力階調に対応する電圧値を０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、入力階調に対応する電圧値に加算し、得られた電圧値を、当該表示画素に与える現フレームの出力階調とする補正回路を含んでいることを特徴とする表示制御装置。
  2. 　複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応して表示画素が配置されるとともに、上記表示画素は２つのソースラインに挟まれ、且つ上下２つの表示画素がそれぞれ異なるソースラインに接続され、当該上下２つの表示画素が同一のゲートラインで駆動される液晶表示装置の表示を制御する表示制御装置であって、
    　上記同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される入力階調に対応する電圧値をそれぞれ０．５フレーム以上の期間積算し、得られた２つの積算値の差分を、入力階調に対応する電圧値のそれぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームのそれぞれの出力階調とする補正回路を含んでいることを特徴とする表示制御装置。
  3. 　上記補正回路は、
    　上記表示画素の両側に配置されたソースラインにそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、
    　同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた２つの積算値の差分を、１フレーム期間遅延させた前フレームの入力階調に対応する電圧値のそれぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームのそれぞれの出力階調とすることを特徴とする請求項２に記載の表示制御装置。
  4. 　上記補正回路は、
    　同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部と、
    　上記階調電圧変換部によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部と、
    　上記積算部によって積算された２つの積算値の差分を求める差分演算部と、
    　上記差分演算部によって求められた差分を、フレームメモリに格納された前フレームの入力階調に対応する電圧値のそれぞれに加算する加算部と、
    を含み、上記加算部によって加算された電圧値を、上記２つの表示画素に与える現フレームのそれぞれの出力階調とすることを特徴とする請求項３に記載の表示制御装置。
  5. 　上記補正回路は、
    　上記表示画素の両側に配置されたソースラインにそれぞれ印加される入力階調に対応する電圧値を積算する期間が１フレームであるとき、
    　同一のゲートライン上の表示画素に印加される前フレームの入力階調に対応する電圧値をそれぞれ１フレーム期間積算し、得られた積算値の差分を、現フレームの入力階調に対応する電圧値のそれぞれに加算して得られた電圧値を、上記２つの表示画素に与える現フレームの出力階調とすることを特徴とする請求項２に記載の表示制御装置。
  6. 　上記補正回路は、
    　同一のゲートライン上の上下２つの表示画素にソースラインからそれぞれ印加される前フレームの入力階調を電圧値に変換する階調電圧変換部と、
    　上記階調電圧変換部によって変換された２つの電圧値をそれぞれ１フレーム期間積算する積算部と、
    　上記積算部によって積算された２つの積算値の差分を求める差分演算部と、
    　上記差分演算部によって求められた差分を、現フレームの入力階調に対応する電圧値のそれぞれに加算する加算部と、
    を含み、上記加算部によって加算された電圧値を、上記２つの表示画素に与える現フレームの出力階調とすることを特徴とする請求項５に記載の表示制御装置。
  7. 　請求項１～６の何れか１項に記載の表示制御装置を備えた液晶表示装置。
  8. 　請求項１～６の何れか１項に記載の表示制御装置としてコンピュータを機能させるための表示制御プログラムであって、上記補正回路としてコンピュータを機能させるための表示制御プログラム。
  9. 　請求８に記載の表示制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
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