WO2016114267A1 - オンチップモニタ回路及び半導体チップ - Google Patents

オンチップモニタ回路及び半導体チップ Download PDF

Info

Publication number
WO2016114267A1
WO2016114267A1 PCT/JP2016/050725 JP2016050725W WO2016114267A1 WO 2016114267 A1 WO2016114267 A1 WO 2016114267A1 JP 2016050725 W JP2016050725 W JP 2016050725W WO 2016114267 A1 WO2016114267 A1 WO 2016114267A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
monitor circuit
semiconductor chip
test
security function
Prior art date
Application number
PCT/JP2016/050725
Other languages
English (en)
French (fr)
Inventor
真 永田
ジャン－リュック ダンジェ
藤本　大介
シヴァム バザン
Original Assignee
国立大学法人神戸大学
テレコム・パリ・テック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人神戸大学, テレコム・パリ・テック filed Critical 国立大学法人神戸大学
Priority to EP16737338.0A priority Critical patent/EP3246717B1/en
Priority to JP2016569363A priority patent/JP6555486B2/ja
Priority to US15/543,501 priority patent/US10776484B2/en
Publication of WO2016114267A1 publication Critical patent/WO2016114267A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/55—Detecting local intrusion or implementing counter-measures
    • G06F21/556—Detecting local intrusion or implementing counter-measures involving covert channels, i.e. data leakage between processes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/10—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols with particular housing, physical features or manual controls
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31719—Security aspects, e.g. preventing unauthorised access during test

Definitions

  • the present invention is mounted on a semiconductor chip having a cryptographic module that encrypts an input signal and outputs a cryptographic signal, such as a large scale integrated circuit (LSI), and monitors the signal waveform of the semiconductor chip, for example, analog On-chip monitor circuit having a monitor circuit such as a front-end circuit, a semiconductor chip having the on-chip monitor circuit, a semiconductor chip test system for testing the semiconductor chip, and a test for the semiconductor chip for testing the semiconductor chip With respect to methods.
  • LSI large scale integrated circuit
  • Security and reliability in integrated circuits are research areas that have attracted attention in the last 10 years.
  • an encryption core that is resistant to physical attacks that exploit physical implementations and side-channel attacks is required.
  • trojans that embed malicious circuits in the manufacturing stage are also attracting attention.
  • security and reliability can be performance indicators that should be inspected before shipping.
  • SoC complex system on chip
  • SCA side-channel attack
  • the low-side method has a problem that the signal level is low, and the high-side method is exposed to a large power supply noise from the power supply source. These mean that the signal-to-noise ratio (SNR) becomes low. Since the inserted resistor behaves as a low-pass filter, the high-frequency component of the signal is suppressed.
  • SNR signal-to-noise ratio
  • EM (Electro-Magnetic) probe is also used as a highly accurate side channel attack technique (for example, see Non-Patent Document 6). Measurement with an electromagnetic probe may be low noise but depends on the measurement location. The measurement band of the electromagnetic field probe is about several GHz, which is wider than that of the low resistance method.
  • the biggest problems with the above-mentioned electromagnetic field probe are (1) probe position control in a three-dimensional space with respect to the semiconductor chip and evaluation board, and (2) stabilization of the surrounding environment such as spatial electromagnetic waves and physical vibrations. .
  • the evaluation value of information leakage changes due to fluctuations in the probe position and electromagnetic field. Furthermore, changes due to the circuit design and physical layout design of the evaluation board cannot be ignored. Thus, in order to verify the side channel leakage amount as a test item related to the hardware security of the semiconductor chip, selection of an appropriate measurement method and measurement environment management are important issues.
  • Another object of the present invention is to provide a semiconductor chip including the on-chip monitor circuit, a semiconductor chip test system including the semiconductor chip and a test apparatus, and a method for testing the semiconductor chip.
  • An on-chip monitor circuit is an on-chip monitor circuit mounted on a semiconductor chip including a security function module that performs security function processing on an input signal and outputs a security function signal.
  • an on-chip monitor circuit having a monitor circuit for monitoring a signal waveform of a semiconductor chip, First storage means for storing data designating a window period for testing the semiconductor chip; And a control means for controlling the monitor circuit to operate during the window period when a predetermined test signal is input to the security function module.
  • control means includes: Counting means for counting the clock signal and outputting the count value data after receiving the reset signal; Comparing means for controlling the monitor circuit to operate when the data for comparing the window period data is compared with the data of the count value and the respective data coincide with each other.
  • the window period is a time period in which information leakage of the security function module is maximized.
  • the on-chip monitor circuit further comprises second storage means for storing an input delay code, The control means delays the timing of the window period by a delay time corresponding to the delay code.
  • the delay code indicates a delay amount for designating a timing at which information leakage of the security function module is maximized.
  • the monitor circuit monitors a signal waveform of a substrate potential of the semiconductor chip or a power supply potential of the security function module.
  • control means stops the operation of the monitor circuit after the test of the semiconductor chip is completed.
  • control means logically stores a predetermined value in at least one of the first storage means and the second storage means after completion of the test of the semiconductor chip. It is characterized by making it non-rewritable.
  • the security function module is a cryptographic module.
  • a semiconductor chip including a security function module that performs security function processing on an input signal and outputs a security function signal.
  • the on-chip monitor circuit is provided.
  • a semiconductor chip test system is: The semiconductor chip; A semiconductor chip test system comprising a test device for testing the semiconductor chip, The test equipment is Test signal generating means for generating a test signal and outputting it to the semiconductor chip so that an information leakage period from the security function module is included in the window period; And determining means for determining security evaluation by quantifying information leakage from the security function module based on the signal waveform from the monitor circuit.
  • a semiconductor chip test method is an on-chip monitor circuit mounted on a semiconductor chip including a security function module that performs security function processing on an input signal and outputs a security function signal,
  • the semiconductor chip test method using an on-chip monitor circuit provided with a monitor circuit for monitoring the signal waveform of the semiconductor chip, Storing in the first storage means data specifying a window period for testing the semiconductor chip; And a step of controlling the monitor circuit to operate during the window period when a predetermined test signal is input to the security function module.
  • the method further includes the step of delaying the timing of the window period by a delay time corresponding to the delay code.
  • the semiconductor chip test method further includes a step of stopping the operation of the monitor circuit after the test of the semiconductor chip is completed.
  • the method further includes a step of making a predetermined value logically unrewritable by storing a predetermined value in at least one of the first storage unit and the second storage unit.
  • the security function module is a cryptographic module.
  • a malicious circuit is embedded at the manufacturing stage of a semiconductor chip provided with a security function module by using the on-chip monitor circuit in a semiconductor chip that requires security.
  • An on-chip monitor circuit or the like for testing the semiconductor chip can be provided so that a security attack such as a horse can be prevented.
  • FIG. 1 is a circuit diagram showing a basic configuration of an on-chip monitor circuit according to Embodiment 1.
  • FIG. 1 is a circuit diagram showing a basic configuration of an on-chip monitor circuit according to Embodiment 1.
  • FIG. It is a top view which shows the layout of the semiconductor chip to be measured.
  • 1 is a block diagram showing a configuration of a prototype semiconductor chip test system according to Embodiment 1.
  • FIG. 3A is a photograph showing the appearance of the prototype semiconductor chip test system.
  • FIG. 4 is a graph showing a leakage analysis result by the semiconductor chip test system of FIG. 3 and showing an SNR for a selected plain text. It is a leakage analysis result by the semiconductor chip test system of Drawing 3, and is a graph which shows presumed entropy with respect to each measurement.
  • FIG. 4 is a graph showing a correlation value in the frequency domain, which is an analysis result obtained by using a 1 ⁇ (high side) method among correlation analysis attack methods of high frequency component analysis by the semiconductor chip test system of FIG. 3. It is an analysis result obtained using the on-chip monitor method among the correlation analysis attack methods of the high frequency component analysis by the semiconductor chip test system of FIG. 3, and is a graph showing correlation values in the frequency domain.
  • It is a block diagram which shows the structure of another semiconductor chip test system which concerns on Embodiment 1.
  • FIG. It is a timing chart of each signal which shows operation of the semiconductor chip test system of Drawing 6A. It is a flowchart which shows the test process of the semiconductor chip by the semiconductor chip test system of FIG. 6A.
  • FIG. 6B is a schematic external view when a probe card is connected to a semiconductor chip in the semiconductor chip test system of FIG. 6A.
  • 1 is a block diagram illustrating a configuration of a semiconductor chip 10 including an on-chip monitor circuit 20 that is used in an example according to Embodiment 1.
  • FIG. FIG. 10 is a graph showing an experimental result of the on-chip monitor circuit 20 of FIG. 9 and a noise waveform of the power line of the ground side power supply voltage Vss.
  • FIG. 10 is a graph showing experimental results of the on-chip monitor circuit 20 of FIG. 9 and the number of logic gates with respect to the number of active cryptographic modules.
  • FIG. 10 is a graph showing an experimental result of the on-chip monitor circuit 20 of FIG.
  • FIG. 6 is a plan view showing a configuration of a system LSI chip with a cryptographic function having an on-chip monitor circuit according to a second embodiment.
  • FIG. 10 is a plan view showing a configuration of a system LSI chip with a cryptographic function having an on-chip monitor circuit according to a modification of the second embodiment.
  • 10 is a block diagram of Example 1 of an on-chip monitor circuit of a system LSI chip with encryption function according to a second embodiment.
  • FIG. FIG. 15B is a circuit diagram showing a first circuit example of the analog front-end circuit of FIG. 15A.
  • FIG. 15B is a circuit diagram showing a second circuit example of the analog front-end circuit of FIG. 15A. It is a timing chart of each signal which shows operation of the on-chip monitor circuit of Drawing 15A.
  • FIG. 10 is a block diagram of Example 2 of the on-chip monitor circuit of the system LSI chip with encryption function according to the second embodiment. It is a timing chart of each signal which shows the modification of the operation
  • FIG. 10 is a circuit diagram illustrating a configuration of an on-chip monitor circuit according to a modification of the second embodiment. It is a block diagram which shows the characteristic part of the whole structure of the semiconductor chip test system which concerns on Embodiment 2.
  • FIG. 10 is a circuit diagram illustrating a configuration of an on-chip monitor circuit according to a modification of the second embodiment. It is a block diagram
  • Embodiment 1 FIG. 1-1.
  • on-chip noise measurement means on-chip monitor circuit
  • on-chip monitor circuit is applied to quantitative diagnosis and testing of side channel information leakage.
  • an on-chip monitor circuit hardware security application particularly an on-chip measurement method for side channel leakage
  • an on-chip measurement method for side channel leakage is proposed, and its superiority over existing measurement methods is clarified.
  • FIG. 1A is a circuit diagram showing a basic configuration of an on-chip monitor circuit 20 according to the first embodiment.
  • the on-chip monitor circuit 20 includes a sample hold circuit 1 including a sampling switch SW1 and a capacitor C1, and a unity gain amplifier 2.
  • the embedded sample and hold circuit 1 acquires an on-chip waveform such as power supply noise inside the semiconductor chip.
  • the sample hold circuit 1 captures the analog voltage to be measured according to the sampling clock, holds the DC voltage, and outputs it to an external circuit of the semiconductor chip 10.
  • the sampling switch SW1 and the capacitor C1 are configured using high voltage (3.3V) elements, and the power supply voltage (Vdd) of the encryption core of 1.8V is directly connected to the sample hold circuit 1, and the output DC voltage Is buffered by a unity gain amplifier (UGA) 2 having a gain of 1 and output.
  • Vdd power supply voltage
  • UUA unity gain amplifier
  • FIG. 1B is a circuit diagram showing a basic configuration of the on-chip monitor circuit 20A according to the first embodiment. Since the ground voltage (Vss) and the silicon substrate voltage (Vsub) are 0 V, as shown in FIG. 1B, the input voltage is sampled and held by a P-type source follower circuit 3 composed of P-channel MOS transistors Q1 and Q2. It is necessary to shift to a potential suitable for.
  • Vss ground voltage
  • Vsub silicon substrate voltage
  • the on-chip monitor circuits 20 and 20A shown in FIGS. 1A and 1B are created with the in mind to be incorporated into a semiconductor test flow, and can be easily incorporated into an automatic test equipment (ATE), thereby reducing the design cost. Can be reduced.
  • An automatic test device (hereinafter referred to as A / D conversion) is used for generating highly accurate sample timing necessary for the operation of the on-chip monitor circuits 20 and 20A and for analog / digital conversion (hereinafter referred to as A / D conversion) in a wide voltage range.
  • ATE analog / digital conversion
  • the power supply noise waveform observed inside the semiconductor chip follows the dynamic power consumption change of the semiconductor chip and reflects the logic processing circuit operation that handles secret information. Furthermore, power consumption due to the operation of hardware trojans and malicious circuits is also included. Although it is a very small voltage fluctuation measurement, since it is observed in-situ within the semiconductor chip by the embedded sample and hold circuit 1, it is hardly affected by the position and environment.
  • An automatic test apparatus (ATE) is excellent in generality and stability as a test environment. As described above, the side channel leakage evaluation by the cooperation of the on-chip monitor circuit 20 and the automatic test apparatus (ATE) is useful for the test related to the hardware security of the semiconductor chip.
  • FIG. 2 is a plan view showing a layout of a semiconductor chip to be measured
  • FIG. 3A is a block diagram showing a configuration of a prototype semiconductor chip test system according to Embodiment 1
  • FIG. 3B is a prototype semiconductor chip test system shown in FIG. 3A. It is a photograph which shows the external appearance.
  • FIG. 2 a semiconductor chip on which an embedded sample-and-hold circuit 1 and an encryption circuit are mounted was fabricated on a 0.18 ⁇ m CMOS process.
  • AES-A and AES-B are cryptographic modules
  • Switch is a sampling switch SW1
  • UGA is a unity gain amplifier 2.
  • the AES (Advanced Encryption Standard) encryption circuit was selected as the target of power supply noise evaluation using the on-chip monitor circuit 20.
  • the AES cryptographic module is an implementation that processes one round in one clock cycle, and the implementation of “S-box”, which is the internal logical structure, is a composite implementation. Since it focuses on the evaluation of the side channel measurement method, no countermeasure circuit against side channel attacks is implemented.
  • the input channel of the on-chip monitor circuit 20 is connected to the power supply node (Vdd) of the AES encryption module at two different locations in the chip, and either one can be selected.
  • the power supply domain of the sample and hold circuit 1 is 3.3V, which is separated from the AES encryption module 1.8V. By separating both the power wiring and the ground wiring, noise coupling between the power domains can be eliminated, and highly reproducible measurement can be realized.
  • the semiconductor chip 10 includes cryptographic modules (AES) 11 and 12, and an on-chip monitor circuit 20 including a sample hold circuit 1 and a unity gain amplifier 2.
  • AES cryptographic modules
  • FPGA field programmable gate array
  • the sampling timing is generated using a trigger signal synchronized with the clock signal (CLK) of the AES core of the cryptographic modules 11 and 12, and the delay is controlled using the delay line (DL) 15 on the board of the FPGA 14. .
  • the DC signal output buffered by the sample hold circuit 1 is converted into a digital code by an on-board A / D conversion circuit (ADC) 13.
  • ADC on-board A / D conversion circuit
  • the FPGA 14 controls the delay line (DL) 15 and the A / D conversion circuit 13, acquires a voltage waveform, and transfers the digital code to the personal computer 16 for data processing.
  • the FPGA 14 also controls encryption processing of the AES encryption circuit.
  • On-chip monitor and hardware security The evaluation method of side channel leakage using an on-chip monitor is described below from the viewpoint of hardware security. As a result, the vulnerability (or robustness) against the side channel attack of the encryption circuit to be tested is confirmed.
  • the high-side measurement method in which 1 ⁇ is inserted in the power supply line and the magnetic field probe measurement method are also performed.
  • E [•] is a function indicating the time average value of the arguments
  • Var [•] is a function indicating the variance of the arguments.
  • T is a measured waveform
  • X is a 1-byte partial plaintext used for an attack among plaintext (plain text) that is input to the AES core of the cryptographic modules 11 and 12.
  • a high SNR means that the degree of information leakage is high and is easily used by an attacker (see, for example, Non-Patent Document 4).
  • the correlation analysis attack Correlation (power analysis: CPA) method (for example, see Non-Patent Document 1), which is an actual attack method, is performed.
  • the CPA attacks by taking the Pearson correlation coefficient ⁇ between the measured waveform T of the side channel leakage and the predicted leakage model L.
  • frequency components will be evaluated.
  • a CPA attack is performed for each frequency component, and the degree of information leakage with respect to the frequency component is evaluated. If leakage of information with a high frequency component is observed in the waveform by the on-chip monitor, the off-chip measurement method has a narrow frequency band, and this component is difficult to measure.
  • FIG. 4A is a leakage analysis result by the semiconductor chip test system of FIG. 3, and is a graph showing the SNR for the selected plain text
  • FIG. 4B is a leakage analysis result by the semiconductor chip test system of FIG.
  • FIG. 6 is a graph showing estimated entropy for each measurement.
  • FIG. 4A shows a plot of the SNR expressed by equation (1) for each measurement. The points with the highest SNR in each 1 byte when divided into 16 partial keys are plotted for each measurement. It is clear that the measurement by the on-chip monitor circuit 20 has a higher SNR than other measurements.
  • an attack using the on-chip monitor circuit 20 can specify a key with a small number of waveforms, 1,200 waveforms.
  • the 1 ⁇ measurement method and the EM measurement method EM1 require 2,000 waveforms
  • the EM measurement method EM2 requires 3,100 waveforms. From these evaluations, it can be said that the measurement using the on-chip monitor circuit 20 has the highest SNR and the high degree of information leakage.
  • FIG. 5A is an analysis result obtained by using the 1 ⁇ (high side) method of the correlation analysis attack method of the high frequency component analysis by the semiconductor chip test system of FIG. It is.
  • FIG. 5B is an analysis result obtained by using the on-chip monitor method in the correlation analysis attack method of the high frequency component analysis by the semiconductor chip test system of FIG. 3, and is a graph showing the correlation value in the frequency domain.
  • FIG. 5A and FIG. 5B show the results of converting the measurement waveform similar to the previous section into the frequency domain using FFT and performing CPA. From the attack result for each frequency against the power supply noise waveform by the on-chip monitor circuit 20, it can be seen that there are many leaks at both low and high frequencies. Specifically, information leakage can be confirmed in a wide range of 300 MHz, 620 MHz, 800 MHz, and 1 GHz. On the other hand, the measurement using the 1 ⁇ method has a lot of noise at a high frequency and evaluation is insufficient. This is because, in the 1 ⁇ method, 1 ⁇ and the circuit capacitance act as a low-pass filter to suppress high-frequency components of information leakage.
  • the evaluation of side channel information leakage by the on-chip monitor circuit 20 is considered useful even in a high-speed encryption circuit.
  • the frequency at which information leakage occurs varies depending on the circuit method and device mounting method.
  • the on-chip monitor circuit 20 can acquire voltages at any position within the chip.
  • a typical measurement target is the power supply voltage terminal (Vdd) of the cryptographic modules 11 and 12.
  • Vdd power supply voltage terminal
  • the physical arrangement and wiring between the circuit under test and the on-chip monitor circuit 20 are limited, and there are barriers such as routing of probe wiring from the on-chip monitor circuit 20.
  • potential fluctuation of the silicon substrate that is, substrate noise can be considered. It is known that the substrate noise is strongly correlated with the operation of the digital circuit in the chip, as in the case of power supply noise (see, for example, Non-Patent Document 3).
  • substrate noise is greatly attenuated with distance, it can be observed from any location on the chip, and there is no need to limit the probe position near the circuit under test. That is, the board noise of the cryptographic modules 11 and 12 arranged at different positions on the same chip can be observed in the vicinity of the arrangement position of the on-chip monitor circuit, and side channel leakage can be performed without changing the physical design. The quantity can
  • the measurement of the substrate noise by the on-chip monitor circuit 20 can be a standard evaluation means for side channel leakage via the silicon substrate. If the mounting flow of the on-chip monitor circuit 20 in the semiconductor chip is automated, the chip area and the number of pins occupied by the on-chip monitor circuit 20 and the detection and calibration method of the characteristic variation of the on-chip monitor circuit 20 are established, It is thought that the application of security uses will progress.
  • FIG. 6A is a block diagram showing a configuration of another semiconductor chip test system according to the first embodiment.
  • FIG. 6B is a timing chart of signals showing the operation of the semiconductor chip test system of FIG. 6A.
  • a device under test (DUT) 100 includes a system-on-chip (SoC) 101, a cryptographic module 102, an on-chip monitor circuit 20 including a sample hold circuit 1, a selection switch circuit 105, and a unity gain amplifier 108.
  • the selection logic circuit 106 and the bias voltage generator 107 are provided.
  • the automatic test apparatus (ATE) 300 includes a digital signal generation circuit 301, an arbitrary waveform generator (AWG) 302, and an A / D conversion circuit 303.
  • AMG arbitrary waveform generator
  • the test environment for semiconductor chips is expanded as shown in FIG. 6A.
  • the on-chip monitor circuit 20 having the sample and hold circuit 1 having a plurality of input channels and the automatic test apparatus 300 having the mixed signal extension function in addition to the function / performance test in the semiconductor IC chip for security.
  • a device under test (DUT: Device Under Test) 100 outputs a processing result to an input test vector generated by the automatic test apparatus 300.
  • the automatic test apparatus 300 compares the output value of the device under test 100 with the expected value, and determines whether the hardware security requirements are met or not, and the semiconductor chip pass / fail is determined.
  • a test vector used for testing a semiconductor chip is generated so as to include all flip-flop operations.
  • the test vector also controls the on-chip monitor circuit 20 to selectively operate the sampling circuit 1 that receives the power supply wiring and substrate potential of the device under test 100 or the substrate potential in the vicinity of the on-chip monitor circuit 20 as input.
  • a noise waveform during the operation time of the cryptographic module 102 is acquired.
  • the voltage is held at the sampling timing generated by the automatic test apparatus 300 and converted into a digital value by the A / D conversion circuit 303 of the automatic test apparatus 300.
  • the on-chip monitor circuit 20 and the cryptographic module 102 are synchronized with the system clock. In the clock cycle of interest, the on-chip monitor circuit 20 repeatedly captures the voltage value while shifting the sampling timing of the on-chip monitor circuit 20 with respect to the system clock, and the voltage waveform is obtained. Obtain (see FIG. 6B).
  • FIG. 7 is a flowchart showing a semiconductor chip test process by the semiconductor chip test system of FIG. 6A.
  • the semiconductor chip test process includes a calibration process (S1), a waveform measurement process (S2), and a waveform detection process (S3).
  • step S1 first, the amplitude characteristic of the on-chip monitor circuit 20 is calibrated.
  • the device under test 100 is accessed in step S11, and the sample hold circuit 1 is calibrated in step S12.
  • step S2 waveform measurement processing is executed in step S2. That is, various functions and performances of the device under test 100 are evaluated using n test vectors.
  • a side channel leakage amount test in the cryptographic module 102 is performed using the i-th test vector (S13 to S20).
  • This test vector includes a signal set related to the control of the on-chip monitor circuit 20, and obtains a waveform in a clock cycle period of interest.
  • the division number k of the waveform acquisition range determines the time resolution of the waveform, and a voltage value is obtained every time the sampling time is delayed by j with respect to the clock signal.
  • the determination as to whether the hardware security requirement is satisfied or not is performed including evaluation of the acquired noise waveform. That is, in the waveform detection process (S3), the function value evaluation (S21), the waveform evaluation (S22), and the determination as to whether or not the hardware security requirements for the device under measurement 100 are met (S23). )I do.
  • the waveform acquisition characteristics of the on-chip monitor circuit 20 are calibrated based on the input / output characteristics for a sine wave signal with a known amplitude level.
  • the sine wave is output from the arbitrary waveform generator 302 of the automatic test apparatus 300.
  • the waveform acquisition characteristics of the on-chip monitor circuit 20 are determined by the input / output characteristics of the sample hold circuit 1 and the like constituting the on-chip monitor circuit 20, and the time resolution and timing accuracy of the sampling timing generation by the automatic test apparatus 300.
  • Device variations associated with the manufacture of the semiconductor chip cause offset DC voltage and gain shift of the on-chip monitor circuit 20, but both can be removed by calibration with a sine wave.
  • test vector (i) is used in the device under test 100 whose authenticity is guaranteed in advance.
  • the power supply noise waveform acquired for the clock cycle section focused on in step 1 is defined as a reference waveform (Golden model).
  • the average and variation of reference waveforms in a set of wafers and semiconductor chips whose authenticity has been confirmed are stored as a database, and compared with the average and variation of waveforms of power supply noise and substrate noise on the entire wafer surface including the semiconductor chip to be evaluated. If there is a significant difference between the two in consideration of characteristic variations after calibration of the on-chip monitor circuit 20 and measurement environment variations such as temperature and power supply voltage, the requirements for hardware security are not satisfied. Judge.
  • FIG. 8 is a schematic external view when a probe card is connected to a semiconductor chip in the semiconductor chip test system of FIG. 6A. That is, FIG. 8 shows a concept for minimizing the mounting cost of the test method using the on-chip monitor circuit 20 relating to the hardware security requirements of the semiconductor chip.
  • the probe card 200 has pads 201 to 203, 211 to 213 and probes 221 to 223 and 231 to 233 connected to the pads 121 to 123 and 131 to 133 of the device under test 100 on the uppermost surface thereof. Is provided.
  • the pads 201 to 203 and 211 to 213 are connected to the automatic test apparatus 300.
  • the measurement object by the on-chip monitor circuit 20 is set to the substrate noise in the vicinity thereof, so that the physical arrangement of the on-chip monitor circuit 20 and the dedicated pads 121 to 123 and 131 to 133 is limited to the unused area of the chip. Can be limited.
  • the execution time related to waveform acquisition of the on-chip monitor circuit 20 is also a factor of the test cost.
  • the sample hold circuit 1 and the like are repeatedly operated together with the device under test 100, and the sampling timing is changed within the range of the clock cycle period of interest.
  • the time resolution is 0.1 ns, if the clock cycle interval is 100 ns (for example, 10 ns clock cycle ⁇ 10 cycle interval), 1,000 samplings are required.
  • the total time length depends on the length of the test vector and the conversion time of the analog-digital converter, and can be improved by devising the test vector, paralleling the circuit, increasing the resource throughput of the automatic test apparatus 300, etc. And equipment price.
  • the first embodiment has proposed a hardware security application of the on-chip monitor circuit 20, particularly an on-chip measurement method for side channel leakage. Compared with the conventional method of measuring the power supply current by using an on-board resistor or magnetic field probe, remarkably high reproducibility can be obtained. By mounting the on-chip monitor circuit 20 on a semiconductor chip having a security function, it can be applied to quantitative evaluation of side channel information leakage and detection of hardware trojans.
  • FIG. 9 is a block diagram showing a configuration of the semiconductor chip 10 including the on-chip monitor circuit 20 used in the example according to the first embodiment.
  • FIG. 10 is a graph showing the experimental result of the on-chip monitor circuit 20 of FIG. 9 and the noise waveform of the power supply line of the ground side power supply voltage Vss.
  • a plurality of cryptographic modules (AES cores) 11, 12, 11A, 12A,... are embedded on a semiconductor chip 10, and each cryptographic module (AES core) 11, 12, 11A, 12A,.
  • a power supply line that supplies a positive power supply voltage Vdd and a power supply line that supplies a ground-side power supply voltage Vss are connected.
  • the on-chip monitor circuit 20 measures the voltage Vss of the power supply line of the ground-side power supply voltage Vss during the most important clock cycle of the AES operation from the viewpoint of information leakage.
  • the magnitude of the noise measured in the clock cycle is obtained as a noise voltage Vnoise as shown in FIG.
  • FIG. 11 is a graph showing experimental results of the on-chip monitor circuit 20 of FIG.
  • FIG. 12 is a graph showing experimental results of the on-chip monitor circuit 20 of FIG. 9 and showing the noise voltage Vnoise with respect to the number of active cryptographic modules.
  • the number of logic gates per cryptographic module (AES core) varies depending on the design, but is approximately 12.824 kgates / core.
  • the noise voltage Vnoise per cryptographic module (AES core) reaches 0.75 mV / core from the measurement of the voltage Vss of the on-chip ground side power supply line.
  • a noise voltage Vnoise of approximately 2 mV exists as background noise, and is recognized as a minimum measurable noise voltage in the measurement of the noise voltage Vnoise.
  • the noise voltage Vnoise changes in a linear relationship of 0.75 mV / core
  • the noise voltage Vnoise is approximately 60 nV / gate per gate from a division operation of 0.75 mV / 12824.
  • the threshold value of the number of detectable gates is about 100.
  • the number of gates of a Trojan horse circuit is 190, which corresponds to about 2.5% of the original circuit of a small cryptographic module (AES core). Therefore, it can be said that a circuit such as a Trojan horse can be reliably detected using the on-chip monitor circuit 20 according to the first embodiment.
  • FIG. FIG. 13 is a plan view showing a configuration of a system LSI chip 400 with a cryptographic function having the on-chip monitor circuit 20 according to the second embodiment.
  • the second embodiment is characterized in that an on-chip monitor circuit 20 is provided in a system VLSI chip 400 having a cryptographic module 402 in addition to various function modules 401.
  • the system input signal reaches the cryptographic module 402 via the signal transmission path 403, and then outputs a predetermined system output signal.
  • the potential of the silicon substrate that is the observation target 25 is measured, and the monitor output signal of the measurement result Is output.
  • the cryptographic module 402 is buried together with the various functional modules 401, an attacker cannot be identified. Therefore, the circuit configuration of the cryptographic module 402 and the physical arrangement in the chip are not known. Absent. Further, the on-chip monitor circuit 20 observes the potential of the nearby silicon substrate and does not have an explicit probing wiring leading to the cryptographic module 402, so that the attacker cannot follow the signal transmission path 403. There is.
  • FIG. 14 is a plan view showing a configuration of a system LSI chip with a cryptographic function having an on-chip monitor circuit according to a modification of the second embodiment.
  • the on-chip monitor circuit 20 may observe power supply wiring and ground wiring inside the cryptographic module 402.
  • the signal transmission path 403 of the probing wiring leading to the cryptographic module 402 can be made difficult to trace by displacing it in the VLSI internal wiring.
  • FIG. 15A is a block diagram of Example 1 of the on-chip monitor circuit 20 of the system LSI chip with encryption function according to the second embodiment.
  • the on-chip monitor circuit 20 includes a window register 21, a clock counter 22, a comparator 23, and an analog front end circuit 24.
  • the window register 21 is given a predetermined preload value that designates a window period from, for example, an automatic test device (for example, a value of 1 is given when the window is opened, and a value of 0 is given when the window is closed, for example). For example, digital data such as “000001111110000” is loaded and temporarily stored.
  • the clock counter 22 counts the number of clock cycles, compares the preloaded window register value with the comparator 23, and outputs a sampling pulse when they match. Generated and output to the analog front-end circuit 24. Thereby, the on-chip monitor circuit 20 that self-determines the observation timing can be realized.
  • the analog front end circuit 24 observes the waveform of the potential of the silicon substrate to be observed (FIG. 13) or the internal power supply node (FIG. 14) of the cryptographic module 402 during the predetermined window period.
  • the signal waveform to be observed is measured in the time period required for information leakage unique to the cryptographic processing of the cryptographic module 402, and it is determined whether the hardware security requirement is satisfied or not satisfied. If it is configured so as to be able to, it is possible to further prevent attacks from Service-to-Self.
  • FIG. 15B is a circuit diagram showing a first circuit example of the analog front-end circuit of FIG. 15A.
  • FIG. 15C is a circuit diagram showing a second circuit example of the analog front-end circuit of FIG. 15A.
  • the analog front end circuit 24 of the on-chip monitor circuit 20 in FIG. 15A may have any circuit configuration such as the sample hold type (SH) in FIG. 15B or the comparator type (SF + LC) in FIG. 15C.
  • 15C includes a source follower circuit 3 including two P-channel MOS transistors Q11 and Q12 and a latch comparator 4.
  • FIG. 16 is a timing chart of each signal showing the operation of the on-chip monitor circuit 20 of FIG. 15A.
  • the window register value is set so that the sampling pulse of the on-chip monitor circuit 20 is generated in the clock cycle in which the side channel information leakage of the cryptographic module 402 is maximized.
  • FIG. 17 is a block diagram of Example 2 of the on-chip monitor circuit 20A of the system LSI chip with encryption function according to the second embodiment.
  • the on-chip monitor circuit 20A in FIG. 17 delays the trigger signal by a delay register 26 that temporarily stores a delay code and a delay time corresponding to the delay code, as compared with the on-chip monitor circuit 20 in FIG. 15A.
  • This further includes a delay generator 27 that delays the start timing of the window period and generates a sampling pulse ( ⁇ ).
  • ⁇ the delay time specified by the delay register value by the delay generator 27 is used.
  • a sampling pulse ( ⁇ ) is generated at a delayed timing.
  • FIG. 18 is a timing chart of each signal showing the operation of the on-chip monitor circuit 20A of FIG. As shown in FIG. 18, by the designated delay code (FIG. 17), the timing at which the information leakage becomes maximum or most noticeable (start) in the clock cycle in which the information leakage of the cryptographic module occurs, and the on-chip monitor In order to match the sampling timing, a delay time controlled in advance can be added.
  • FIG. 19 is a flowchart showing a test process of a system LSI chip with encryption function having the on-chip monitor circuit 20 of FIG. 15A.
  • step S31 a predetermined preload value Nw is set in the window register 21.
  • the conditions are embedded in the test vector generation flow for the function test use of the system VLSI chip 400.
  • step S33 the test of the target semiconductor chip is repeatedly executed to quantify the information leakage in the information leakage cycle and meet / do not satisfy the hardware security requirements (ie, a malicious circuit such as a Trojan horse, for example) Security evaluation (whether it is included or information is leaked from the cryptographic module 402) is determined, and the determination result is output.
  • the window register 21 is set to zero (or a dummy value), and the test process is finished.
  • step S31 the timing at which information leakage is most prominent is evaluated and extracted in advance, and the delay amount of the delay generator 27 is set in the delay register 26. Also good.
  • step S34 at least one of the window register 21 and the delay register 26 may be set to a zero value or a dummy value that is not known to the Service-to-Self, and the processing may be terminated logically as “unchangeable”.
  • the delay register 26 is configured using a one-time memory (a memory that can be rewritten only once).
  • a hidden bit is set, and control is performed so that rewriting is impossible when the hidden bit is “1”.
  • FIG. 20 is a circuit diagram showing a configuration of an on-chip monitor circuit 20B according to a modification of the second embodiment.
  • an SNR calculator 5 for performing CPA may be provided after the on-chip monitor analog front-end circuit 24 including the source follower circuit 3 and the latch comparator 4.
  • FIG. 21 is a block diagram showing a characteristic part of the entire configuration of the semiconductor chip test system according to the second embodiment.
  • a monitor sampling timing using a delay generator 27 capable of digitally adjusting a predetermined critical path delay amount in the combinational logic 410 of the cryptographic module 402
  • the noise waveform can be extracted in advance by evaluating the timing at which information leakage becomes most prominent.
  • the cryptographic module 402 cannot be tested by using a kill signal input via the kill signal pad 29 or by setting a zero value or a dummy value in the window register 21 (FIGS. 15A and 17). It can be.
  • the semiconductor chip provided with the cryptographic module has been described.
  • the present invention is not limited to this, and physical copying such as PRNG (pseudo random number generator) or PUF (element variation) is not possible.
  • Security functions such as security ID generation function, digital signature function falsification function, individual identification function, etc., and security function processing for input signals and output security function signals It may be a module.
  • a zero value or a dummy value not known to the Service-to-Self is set in at least one of the window register 21 and the delay register 26 to logically
  • the operation of the on-chip monitor circuit 20 is stopped by ending as “unchangeable”, but the present invention is not limited to this, and the operation of the on-chip monitor circuit 20 is forcibly stopped after the test of the semiconductor chip is completed. May be.
  • the on-chip monitor circuit in the semiconductor chip requiring security is malicious in the manufacturing stage of the semiconductor chip provided with the security function module.
  • an on-chip monitor circuit for testing the semiconductor chip can be provided so as to prevent a security attack such as a Trojan horse embedding the circuit.
  • SoC System on chip
  • 102 Cryptographic module
  • 103, 104 ... source follower circuit, 105 ... selection switch circuit
  • 106 ... selection logic circuit
  • 107 Bias voltage generator, 121-123, 131-133 ... pads, 200 ... probe card, 201-203, 211-213 ... pads, 221 to 223, 231 to 233 ... probe, 300 ... automatic test equipment (ATE), 301: Digital signal generation circuit, 302 ... Arbitrary waveform generator (AWG), 303 ... A / D conversion circuit
  • 400 System LSI chip, 401 ... functional module
  • 402 Cryptographic module
  • 403 Signal transmission path, C1 to C3 ... capacitors, Q1-Q12 ... MOS transistors, S1 ... calibration process, S2 ... Waveform measurement processing, S3 ... Waveform detection processing, SW1, SW11 to SW13: Sampling switches.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップに実装されたオンチップモニタ回路であって、上記半導体チップの信号波形をモニタするモニタ回路を備えたオンチップモニタ回路において、上記半導体チップのテストを行うウィンドウ期間を指定するデータを記憶する第１の記憶手段と、上記セキュリティ機能モジュールに所定のテスト信号を入力したときに、上記ウィンドウ期間において上記モニタ回路を動作させるように制御する制御手段とを備える。セキュリティが必要な半導体チップにおけるオンチップモニタ回路を用いて、セキュリティ機能モジュールを備えた半導体チップの製造段階で悪意のある回路を埋め込む、例えばトロイの木馬などのセキュリティ攻撃を防止できる。

Description

オンチップモニタ回路及び半導体チップ
　本発明は、例えば大規模集積回路（ＬＳＩ）などの、入力信号を暗号化して暗号信号を出力する暗号モジュールを備えた半導体チップ上に実装され、上記半導体チップの信号波形をモニタする、例えばアナログフロントエンド回路などのモニタ回路を備えたオンチップモニタ回路と、当該オンチップモニタ回路を備えた半導体チップと、当該半導体チップをテストする半導体チップテストシステムと、当該半導体チップをテストする半導体チップのテスト方法とに関する。
　近年集積回路のサブミクロン以下への急速な微細化が進み、製造欠陥が増加する傾向にある。このような欠陥は製造段階でのマスクや材料のばらつきにより発生する。そのため、複雑な集積回路の信頼性の高いテストと診断が重要となっている。
　集積回路におけるセキュリティと信頼性はここ１０年で注目が集まっている研究分野である。セキュリティにより安全性を保つためには、物理実装を悪用する物理攻撃やサイドチャネル攻撃に耐性のある暗号化コアが必要になる。一方で、製造段階で悪意のある回路を埋め込むトロイの木馬（トロイ）にも注目が集まっている。セキュリティが鍵となる製品ではセキュリティ・信頼性が出荷前に検査すべき性能指標となりうる。
　ハードウェアセキュリティの技術分野においては、複雑なシステムオンチップ（ＳｏＣ）ではセキュリティが重要なアプリケーションにおいては組み込みの暗号化コアに処理を任せる。しかし、単に暗号化コアを埋め込んだだけでは安全性は保証されない。デバイスが安全であるというためにはいくつかの脅威やポリシーに対してテストを行う必要がある。脅威の一つとして、サイドチャネル攻撃（Side-Channel Attacks：ＳＣＡ）（例えば、非特許文献１、２、５参照）があげられる。サイドチャネル攻撃は、消費電力や電磁波放射、処理時間などの意図しない物理デバイスからの放射情報を悪用して行われる。
　サイドチャネル攻撃の理論や実装は広く学会で議論されているが、サイドチャネル攻撃の解析のための標準的な測定環境については明示されていない。最も一般的な消費電力測定手法としては、グランド（ＧＮＤ）端子と半導体チップのグランド（ＧＮＤ）の間に１Ω程度の抵抗を挿入する低抵抗法がある。この手法はローサイド法とも呼ばれる（例えば、非特許文献５参照）。電源でも同様に、電源電圧（Ｖｃｃ）端子と半導体チップの電源電圧（Ｖｃｃ）の間に低抵抗を挿入するハイサイド法が提案されている。両者の測定手法は実装コストが低いがデメリットが存在する。ローサイド法は信号レベルが低いことが問題となりハイサイド法は電源供給源からの大きな電源ノイズにさらされることになる。これらはＳＮＲ（Signal-to-noise ratio）が低くなることを意味する。挿入する抵抗はローパスフィルタとして振る舞うため信号の高周波成分が抑制される。
　電磁界（ＥＭ：Electro-Magnetic）プローブもまた高精度なサイドチャネル攻撃の手法として用いられる（例えば、非特許文献６参照）。電磁界プローブによる測定は低ノイズの可能性があるが、測定位置に依存する。また、電磁界プローブの測定帯域は数ＧＨｚ程度であり、低抵抗法よりも広帯域である。
特表２０１１－５１４０４６号公報
Eric Brier et al., "Correlation Power Analysis with a Leakage Model," CHES 2004, Vol. 3156 of LNCS, pp. 16-29, Springer, in August, 2004. Cambridge, MA, U.S.A. Suresh Chari et al., "Template Attacks,", CHES 2002, Vol. 2523 of LNCS, pp. 13-28, Springer, in August 2002, San Francisco Bay, Redwood City, CA, U.S.A. Daisuke Fujimoto et al., "Side-Channel Leakage on Silicon Substrate of CMOS Cryptographic Chip," HOST 2014, IEEE Computer Society,May 2014, Arlington, VA, U.S.A. Suvadeep Hajra et al., "Snr to success rate: Reaching the limit of non-profiling dpa," Cryptology ePrint Archive, Report 2013/865, 2013, ［平成２６年１２月１０日検索］、インターネット<URL: http://eprint.iacr.org/.> Paul C. Kocher et al., "Differential Power Analysis," In Proceedings of CRYPTO’99, Vol. 1666 of LNCS, pp. 388-397, Springer-Verlag, 1999. Laurent Sauvage et al., "Electro-Magnetic Attacks Case Studies on Non-Protected and Protected Cryptographic Hardware Accelerators," IEEE EMC, Special session #4 on Modeling/Simulation Validation and use of FSV, in July 25-30, 2010, Fort Lauderdale, Florida, CA, U.S.A., ［平成２６年１２月１０日検索］、インターネット<URL: http://emc2010.org/>. U.S. Department Of Defense, Defense science board task force on high performance microchip supply, ［平成２６年１２月１０日検索］、インターネット<URL: http://www.acq.osd.mil/dsb/reports/2005-02-HPMS_Report_Final.pdf.>. Michael Muehlberghuber et al., "Red Team vs. Blue Team Hardware Trojan Analysis, Detection of a Hardware Trojan on an Actual ASIC," Proceedings of the 2nd International Workshop on Hardware and Architectural Support for Security and Privacy (HASP 2013), Article No. 1, 2013
　上述の電磁界プローブの最大の課題は、測定の再現性に関して、（１）半導体チップ及び評価ボードに対する三次元空間のプローブ位置制御、及び（２）空間電磁波や物理振動などの周囲環境の安定化、である。プローブ位置や電磁界の変動により情報漏洩の評価値が変化する。さらに、評価ボードの回路設計や物理レイアウト設計によって変化することも無視できない。このように、半導体チップのハードウェアセキュリティに係るテスト項目としてサイドチャネル漏洩量を検定するためには、適切な測定方法の選定と測定環境の管理が重要な課題となる。
　上述の標準的なテストフローでは、セキュリティ評価の手法は提供されていないという問題点があった。特に、暗号モジュールを備えた半導体チップの製造段階で悪意のある回路を埋め込む、例えばトロイの木馬などのセキュリティ攻撃を防止することが望まれているが、セキュリティ評価の手法は提供されていない。
　本発明の目的は、セキュリティが必要な半導体チップにおけるオンチップモニタ回路を用いて、暗号モジュールを備えた半導体チップの製造段階で悪意のある回路を埋め込む、例えばトロイの木馬などのセキュリティ攻撃を防止することができるように当該半導体チップをテストするためのオンチップモニタ回路を提供することにある。
　また、本発明の別の目的は、上記オンチップモニタ回路を備えた半導体チップ、上記半導体チップ及びテスト装置を備えた半導体チップテストシステム、及び半導体チップのテスト方法を提供することにある。
　第１の発明に係るオンチップモニタ回路は、入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップに実装されたオンチップモニタ回路であって、上記半導体チップの信号波形をモニタするモニタ回路を備えたオンチップモニタ回路において、
　上記半導体チップのテストを行うウィンドウ期間を指定するデータを記憶する第１の記憶手段と、
　上記セキュリティ機能モジュールに所定のテスト信号を入力したときに、上記ウィンドウ期間において上記モニタ回路を動作させるように制御する制御手段とを備えたことを特徴とする。
　上記オンチップモニタ回路において、上記制御手段は、
　リセット信号を受信した後、クロック信号を計数して計数値のデータを出力する計数手段と、
　上記ウィンドウ期間を指定するデータを、上記計数値のデータと比較して各データが一致するときに上記モニタ回路を動作させるように制御する比較手段とを備えたことを特徴とする。
　また、上記オンチップモニタ回路において、上記ウィンドウ期間は、上記セキュリティ機能モジュールの情報漏洩が最大になる時間期間であることを特徴とする。
　さらに、上記オンチップモニタ回路において、入力される遅延コードを記憶する第２の記憶手段をさらに備え、
　上記制御手段は、上記遅延コードに対応する遅延時間だけ上記ウィンドウ期間のタイミングを遅延させることを特徴とする。
　またさらに、上記オンチップモニタ回路において、上記遅延コードは、上記セキュリティ機能モジュールの情報漏洩が最大になるタイミングを指定する遅延量を示すことを特徴とする。
　また、上記オンチップモニタ回路において、上記モニタ回路は、上記半導体チップの基板電位又は上記セキュリティ機能モジュールの電源電位の信号波形をモニタすることを特徴とする。
　さらに、上記オンチップモニタ回路において、上記制御手段は、上記半導体チップのテスト終了後に、上記モニタ回路の動作を停止させることを特徴とする。
　さらに、上記オンチップモニタ回路において、上記制御手段は、上記半導体チップのテスト終了後に、上記第１の記憶手段と上記第２の記憶手段の少なくとも１つに所定値を記憶することで論理的に書き換え不能にすることを特徴とする。
　またさらに、上記オンチップモニタ回路において、上記セキュリティ機能モジュールは暗号モジュールであることを特徴とする。
　第２の発明に係る半導体チップは、入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップにおいて、
　上記オンチップモニタ回路を備えたことを特徴とする。
　第３の発明に係る半導体チップテストシステムは、
　上記半導体チップと、
　上記半導体チップをテストするテスト装置とを備えた半導体チップテストシステムであって、
　上記テスト装置は、
　上記セキュリティ機能モジュールからの情報漏洩期間が上記ウィンドウ期間に含まれるようにテスト信号を発生して上記半導体チップに出力するテスト信号発生手段と、
　上記モニタ回路からの信号波形に基づいてセキュリティ機能モジュールからの情報漏洩を定量化してセキュリティ評価の判断を行う判断手段とを備えたことを特徴とする。
　第４の発明に係る半導体チップのテスト方法は、入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップに実装されたオンチップモニタ回路であって、上記半導体チップの信号波形をモニタするモニタ回路を備えたオンチップモニタ回路を用いた上記半導体チップのテスト方法において、
　上記半導体チップのテストを行うウィンドウ期間を指定するデータを第１の記憶手段に記憶するステップと、
　上記セキュリティ機能モジュールに所定のテスト信号を入力したときに、上記ウィンドウ期間において上記モニタ回路を動作させるように制御するステップとを含むことを特徴とする。
　上記半導体チップのテスト方法において、
　入力される遅延コードを第２の記憶手段に記憶するステップと、
　上記遅延コードに対応する遅延時間だけ上記ウィンドウ期間のタイミングを遅延させるステップをさらに含むことを特徴とする。
　また、上記半導体チップのテスト方法において、
　上記セキュリティ機能モジュールからの情報漏洩期間が上記ウィンドウ期間に含まれるようにテスト信号を発生して上記半導体チップに出力するステップと、
　上記モニタ回路からの信号波形に基づいてセキュリティ機能モジュールからの情報漏洩を定量化してセキュリティ評価の判断を行うステップとをさらに含むことを特徴とする。
　さらに、上記半導体チップのテスト方法において、上記半導体チップのテスト終了後に、上記モニタ回路の動作を停止させるステップをさらに含むことを特徴とする。
　さらに、上記半導体チップのテスト方法において、
　上記半導体チップのテスト終了後に、上記第１の記憶手段と上記第２の記憶手段の少なくとも１つに所定値を記憶することで論理的に書き換え不能にするステップをさらに含むことを特徴とする。
　またさらに、上記半導体チップのテスト方法において、上記セキュリティ機能モジュールは暗号モジュールであることを特徴とする。
　本発明に係るオンチップモニタ回路等によれば、セキュリティが必要な半導体チップにおけるオンチップモニタ回路を用いて、セキュリティ機能モジュールを備えた半導体チップの製造段階で悪意のある回路を埋め込む、例えばトロイの木馬などのセキュリティ攻撃を防止することができるように当該半導体チップをテストするためのオンチップモニタ回路等を提供できる。
実施形態１に係るオンチップモニタ回路の基本的な構成を示す回路図である。 実施形態１に係るオンチップモニタ回路の基本的な構成を示す回路図である。 被測定対象の半導体チップのレイアウトを示す平面図である。 実施形態１に係るプロトタイプ半導体チップテストシステムの構成を示すブロック図である。 図３Ａプロトタイプ半導体チップテストシステムの外観を示す写真である。 図３の半導体チップテストシステムによる漏洩解析結果であって、選択されたプレインテキストに対するＳＮＲを示すグラフである。 図３の半導体チップテストシステムによる漏洩解析結果であって、各測定に対する推定エントロピーを示すグラフである。 図３の半導体チップテストシステムによる高周波成分解析の相関解析攻撃法のうち１Ω（ハイサイド）法を用いて得られた解析結果であって、周波数領域の相関値を示すグラフである。 図３の半導体チップテストシステムによる高周波成分解析の相関解析攻撃法のうちオンチップモニタ法を用いて得られた解析結果であって、周波数領域の相関値を示すグラフである。 実施形態１に係る別の半導体チップテストシステムの構成を示すブロック図である。 図６Ａの半導体チップテストシステムの動作を示す各信号のタイミングチャートである。 図６Ａの半導体チップテストシステムによる半導体チップのテスト処理を示すフローチャートである。 図６Ａの半導体チップテストシステムにおいてプローブカードを半導体チップに接続する場合の概略外観図である。 実施形態１に係る実施例において用いた、オンチップモニタ回路２０を備えた半導体チップ１０の構成を示すブロック図である。 図９のオンチップモニタ回路２０の実験結果であって、接地側電源電圧Ｖｓｓの電源ラインのノイズ波形を示すグラフである。 図９のオンチップモニタ回路２０の実験結果であって、アクティブ暗号モジュール数に対する論理ゲート数を示すグラフである。 図９のオンチップモニタ回路２０の実験結果であって、アクティブ暗号モジュール数に対するノイズ電圧Ｖｎｏｉｓｅを示すグラフである。 実施形態２に係る、オンチップモニタ回路を有する暗号機能付きシステムＬＳＩチップの構成を示す平面図である。 実施形態２の変形例に係る、オンチップモニタ回路を有する暗号機能付きシステムＬＳＩチップの構成を示す平面図である。 実施形態２に係る暗号機能付きシステムＬＳＩチップのオンチップモニタ回路の実施例１のブロック図である。 図１５Ａのアナログフロントエンド回路の第１の回路例を示す回路図である。 図１５Ａのアナログフロントエンド回路の第２の回路例を示す回路図である。 図１５Ａのオンチップモニタ回路の動作を示す各信号のタイミングチャートである。 実施形態２に係る暗号機能付きシステムＬＳＩチップのオンチップモニタ回路の実施例２のブロック図である。 図１７のオンチップモニタ回路の動作の変形例を示す各信号のタイミングチャートである。 図１５Ａのオンチップモニタ回路を有する暗号機能付きシステムＬＳＩチップのテスト処理を示すフローチャートである。 実施形態２の変形例に係るオンチップモニタ回路の構成を示す回路図である。 実施形態２に係る半導体チップテストシステムの全体構成のうちの特徴部分を示すブロック図である。
　以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施形態１．
１－１．はじめに
　暗号等のセキュリティ機能を有する半導体チップについて、その電源ノイズがセキュリティ機能の内部回路動作と強く相関することが知られている。ハードウェアセキュリティにかかる半導体チップ技術要件として、電源ノイズによるサイドチャネル情報漏洩の定量化や抑制手段の搭載が求められる。実施形態１では、オンチップのノイズ測定手段（オンチップモニタ回路）をサイドチャネル情報漏洩の定量的な診断やテストに応用する。オンチップモニタ回路によるノイズ波形の取得とサイドチャネル漏洩の標準的な評価環境を示すとともに、半導体チップのセキュリティに関するテストフローへの組込みを提案する。
　実施形態では、オンチップモニタ回路のハードウェアセキュリティ応用、とりわけサイドチャネル漏洩のオンチップ測定法を提案し、既存の測定法に比べた優位性を明らかにする。また、オンチップモニタ回路を用いたサイドチャネル漏洩の標準テスト環境を提案する。さらに、半導体チップのハードウェアセキュリティに関するテストフローへのサイドチャネル漏洩評価とハードウェアトロイ検出とを統合した半導体チップテストシステムを提案する。
１－２．オンチップ電源ノイズ測定
　図１Ａは実施形態１に係るオンチップモニタ回路２０の基本的な構成を示す回路図である。図１Ａにおいて、オンチップモニタ回路２０は、サンプリングスイッチＳＷ１及びキャパシタＣ１にてなるサンプルホールド回路１と、ユニティーゲインアンプ２とを備えて構成される。埋め込み型のサンプルホールド回路１により、半導体チップ内部の電源ノイズ等のオンチップ波形を取得する。サンプルホールド回路１は、被測定アナログ電圧をサンプリングクロックに従って捕捉し、そのＤＣ電圧を保持し半導体チップ１０の外部回路に出力する。サンプリングスイッチＳＷ１とキャパシタＣ１は高電圧（３．３Ｖ）の素子を用いて構成し、１．８Ｖの暗号化コアの電源電圧（Ｖｄｄ）は直接にサンプルホールド回路１に接続し、出力のＤＣ電圧を、利得１のユニティーゲインアンプ（ＵＧＡ）２でバッファリングして出力する。
　図１Ｂは実施形態１に係るオンチップモニタ回路２０Ａの基本的な構成を示す回路図である。グラウンド電圧（Ｖｓｓ）やシリコン基板電圧（Ｖｓｕｂ）は０Ｖであるため、図１Ｂに示すように、ＰチャンネルＭＯＳトランジスタＱ１，Ｑ２にてなるＰ型のソースフォロア回路３により入力電圧をサンプルホールド回路１に適合した電位までシフトさせる必要がある。
　図１Ａ及び図１Ｂのオンチップモニタ回路２０，２０Ａは半導体のテストフローに組み込むことを念頭において作成しており、自動テスト装置（Automatic Test Equipment：ＡＴＥ）に容易に組み込むことができ、設計コストを削減できる。ここで、オンチップモニタ回路２０，２０Ａの動作に必要な高精度なサンプルタイミングの生成や、広い電圧範囲でのアナログ／デジタル変換（以下、Ａ／Ｄ変換という。）には、自動テスト装置（ＡＴＥ）に具備される機能を利用する。これにより、チップ内蔵による電源電流、チップ面積及びチップ端子の消費を防止することができる。
　半導体チップ内部で観測される電源ノイズ波形は、半導体チップの動的な消費電力の変化に追従し、秘密情報を扱う論理処理の回路動作を反映する。さらに、ハードウェアトロイや悪意ある回路の動作による消費電力も含まれる。非常に小さな電圧変動の測定であるが、埋め込み型のサンプルホールド回路１により半導体チップ内部でその場観測するため、位置や環境の影響を受け難い。また、自動テスト装置（ＡＴＥ）はテスト環境としての一般性や安定性に優れている。このように、オンチップモニタ回路２０と自動テスト装置（ＡＴＥ）の協調によるサイドチャネル漏洩評価は、半導体チップのハードウェアセキュリティに係るテストに有用である。
　次いで、図２及び図３を参照して、プロトタイプ半導体チップテストシステムについて以下に説明する。
　図２は被測定対象の半導体チップのレイアウトを示す平面図であり、図３Ａは実施形態１に係るプロトタイプ半導体チップテストシステムの構成を示すブロック図であり、図３Ｂは図３Ａプロトタイプ半導体チップテストシステムの外観を示す写真である。
　提案手法を実証するため、図２に示すように、０．１８μｍＣＭＯＳプロセスで埋め込み型のサンプルホールド回路１と暗号化回路を搭載した半導体チップを試作した。図２において、ＡＥＳ－Ａ，ＡＥＳ－Ｂは暗号モジュールであり、ＳｗｉｔｃｈはサンプリングスイッチＳＷ１であり、ＵＧＡはユニティーゲインアンプ２である。
　オンチップモニタ回路２０を用いた電源ノイズ評価の対象としてＡＥＳ（Advanced Encryption Standard）暗号回路を選択した。ＡＥＳ暗号モジュールは１ラウンドを１クロックサイクルで処理する実装であり、その内部の論理構造である「Ｓ－ｂｏｘ」の実装は合成体実装である。サイドチャネル測定法の評価を主眼とするため、サイドチャネル攻撃への対策回路は実装していない。オンチップモニタ回路２０の入力チャネルはチップ内の異なる２カ所でＡＥＳ暗号モジュールの電源ノード（Ｖｄｄ）と接続しており、どちらかを選択できる。サンプルホールド回路１の電源ドメインは３．３Ｖで、ＡＥＳ暗号モジュールの１．８Ｖからは分離されている。電源配線とグラウンド配線をいずれも分離することにより電源ドメイン間のノイズ結合を排除し、再現性の高い測定を実現できる。
　プロトタイプ半導体チップテストシステムの構成を示す図３Ａにおいて、半導体チップ１０は、暗号モジュール（ＡＥＳ）１１，１２と、サンプルホールド回路１及びユニティーゲインアンプ２とを備えたオンチップモニタ回路２０とを備える。半導体チップ１０の周辺回路又は装置として、Ａ／Ｄ変換回路１３と、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１４と、遅延ライン１５とを備える。
　図３Ａにおいて、サンプリングタイミングは暗号モジュール１１，１２のＡＥＳコアのクロック信号（ＣＬＫ）と同期したトリガ信号を用いて発生し、ＦＰＧＡ１４のボード上の遅延ライン（ＤＬ）１５を用いて遅延を制御する。サンプルホールド回路１によりバッファされたＤＣ信号出力はオンボード上のＡ／Ｄ変換回路（ＡＤＣ）１３によりデジタルコードへと変換される。ＦＰＧＡ１４により遅延ライン（ＤＬ）１５とＡ／Ｄ変換回路１３を制御し、電圧波形の取得を行い、デジタルコードをデータ処理のためのパーソナルコンピュータ１６へと転送する。このＦＰＧＡ１４は同時にＡＥＳ暗号回路の暗号処理の制御も行う。
１－３．オンチップモニタとハードウェアセキュリティ
　以下、ハードウェアセキュリティの視点から、オンチップモニタを用いたサイドチャネル漏洩の評価法について述べる。これにより、テスト対象となる暗号化回路のサイドチャネル攻撃に対する脆弱性（もしくは堅牢性）を確認する。オンチップモニタによる評価法と比較するため、１Ωを電源ラインに挿入したハイサイド測定法と磁界プローブ測定法もあわせて行う。
　第一に、時間領域波形からの秘密情報漏洩の程度を評価する。暗号モジュール１１，１２のＡＥＳコアへの入力に対して測定波形が持つ情報のＳＮＲは（１）式で示される。
Figure JPOXMLDOC01-appb-M000001
　ここで、Ｅ［・］は引数の時間平均値を示す関数であり、Ｖａｒ［・］は引数の分散を示す関数である。Ｔは測定した波形であり、Ｘは暗号モジュール１１，１２のＡＥＳコアの入力である平文（プレインテキスト）のうち攻撃に用いる１バイトの部分平文である。ここでは、高いＳＮＲは情報漏洩の程度が高く、攻撃者に利用され易いことを意味する（例えば、非特許文献４参照）。測定手法によって攻撃可能性が変化することを確かめるために、実際の攻撃手法である相関解析攻撃（Correlation power analysis：ＣＰＡ）法（例えば、非特許文献１参照）を用いて行う。ＣＰＡはサイドチャネル漏洩の測定波形Ｔと予測した漏洩モデルＬとのピアソンの相関係数ρを取って攻撃する。
　第二に、周波数成分について評価する。周波数成分毎にＣＰＡ攻撃を行い、周波数成分に対する情報漏洩の程度を評価する。もしも、オンチップモニタによる波形について高周波成分での情報漏洩が観測されれば、オフチップの測定手法は周波数帯域が狭いため、この成分については測定が難しいことになる。
１－４．漏洩解析
　図４Ａは図３の半導体チップテストシステムによる漏洩解析結果であって、選択されたプレインテキストに対するＳＮＲを示すグラフであり、図４Ｂは図３の半導体チップテストシステムによる漏洩解析結果であって、各測定に対する推定エントロピーを示すグラフである。
　暗号モジュール１１，１２の電源ノイズについて、異なる平文で５０，０００波形取得する。動作周波数は２４ＭＨｚとした。前述のとおり、オンチップモニタ回路２０、１Ω（ハイサイド）法、および２カ所の場所の異なる点での電磁界プローブにより測定を行った。それぞれの測定について（１）式で示されるＳＮＲをプロットしたものを図４Ａに示す。１６個の部分鍵に分けた時のそれぞれの１バイトで最もＳＮＲが高い点をそれぞれの測定についてプロットしている。オンチップモニタ回路２０による測定では他の測定よりＳＮＲが高いことが明らかである。
　続いて、最初に攻撃で特定された１バイトの秘密鍵に着目する。暗号モジュール１１，１２の電源ノイズに対して１０，０００波形ずつを用いて５回攻撃し、正解鍵に相当するバイト値の相関値が、予測される全ての候補バイト値の中で、高い方から何番目に位置するか、順位を求める。この順位の平均を推定エントロピーとする。この順位が速く１に近づくものは最も攻撃可能性が高く、すなわち電源ノイズ波形による情報漏洩の程度が高いことを意味する。同じ暗号モジュール１１，１２のＡＥＳコアに対して４種類の測定を行い、推定エントロピーを図４Ｂのように導出した。オンチップモニタ回路２０を用いた攻撃では１，２００波形と少ない波形数で鍵を特定できることがわかる。他方、１Ω測定法とＥＭ測定法ＥＭ１では２，０００波形、ＥＭ測定法ＥＭ２では３，１００波形が必要である。これらの評価からオンチップモニタ回路２０を用いた測定はＳＮＲが最も高く、情報漏洩の程度が高いと言える。
１－５．高周波成分解析
　図５Ａは図３の半導体チップテストシステムによる高周波成分解析の相関解析攻撃法のうち１Ω（ハイサイド）法を用いて得られた解析結果であって、周波数領域の相関値を示すグラフである。また、図５Ｂは図３の半導体チップテストシステムによる高周波成分解析の相関解析攻撃法のうちオンチップモニタ法を用いて得られた解析結果であって、周波数領域の相関値を示すグラフである。
　サイドチャネル情報漏洩の発生する周波数成分（あるいは周波数帯域）について評価する。前節と同様の測定波形に対して、ＦＦＴを用いて周波数領域に変換し、ＣＰＡを行った結果を図５Ａ及び図５Ｂに示す。オンチップモニタ回路２０による電源ノイズ波形に対する周波数毎の攻撃結果から、低い周波数と高い周波数の両者で多くの漏洩があることがわかる。具体的には、３００ＭＨｚ，６２０ＭＨｚ，８００ＭＨｚ，１ＧＨｚと広い範囲で情報漏洩を確認できている。これに対し、高い周波数では１Ω法を用いた測定ではノイズが多く評価が不十分である。これは、１Ω法では１Ωと回路の静電容量がローパスフィルタとして作用し、情報漏洩の高周波成分を抑制するためである。
　このように、オンチップモニタ回路２０によるサイドチャネル情報漏洩の評価は、高速な暗号回路においても有用と考えられる。また、一般に、情報漏洩の発生する周波数は回路方式やデバイスの実装方式により変化する。オンチップモニタ回路２０により広い周波数領域で情報漏洩の程度を評価することで、半導体チップにおけるハードウェアセキュリティと具現化技術の関係を定量的に見極めることも可能になる。
１－６．オンチップモニタを用いたサイドチャネル情報漏洩の標準評価環境
１－６－１．サイドチャネル情報漏洩の評価
　半導体チップにおけるサイドチャネル情報漏洩の標準評価手段として、オンチップモニタ回路（ＯＣＭ）２０の利用を提案する。前章のとおり、オンチップモニタ回路２０による測定はその他の測定法に比べて高いＳＮＲを得ることから、情報漏洩の程度をより小さいレベルまで評価できる。漏洩評価の不確かさの要因として、プロセスばらつきと環境ノイズが考えられる。オンチップモニタ回路２０によるオンチップ測定は、環境ノイズの影響を受けにくい。一方、プロセスばらつきは製造テクノロジに応じて普遍的に存在する。ＯＣＭを用いた測定について、適切な較正によりばらつきの影響を低減できる。
　オンチップモニタ回路２０はチップ内のあらゆる位置での電圧が取得可能である。代表的な測定対象として、暗号モジュール１１，１２の電源電圧端子（Ｖｄｄ）があげられる。しかしながら、被測定回路とオンチップモニタ回路２０の物理的な配置及び配線に制約があり、オンチップモニタ回路２０からのプローブ配線の引き回しなどの障壁もある。代替の測定対象として、シリコン基板の電位変動、すなわち基板ノイズが考えられる。基板ノイズは、電源ノイズと同様に、その波形がチップ内部のデジタル回路の動作と強く相関することが知られている（例えば、非特許文献３参照）。基板ノイズは距離により大きく減衰するが、チップのあらゆる場所から観測可能であり、被測定回路の近傍にプローブ位置を限定する必要がない。すなわち、オンチップモニタ回路の配置位置の近傍において、同一チップ上の別の位置に配置された暗号モジュール１１，１２の基板ノイズを観測可能であり、その物理設計を変更すること無く、サイドチャネル漏洩量の評価が可能となる。
　このように、オンチップモニタ回路２０による基板ノイズの測定は、シリコン基板を経由したサイドチャネル漏洩の標準評価手段になり得る。半導体チップにおけるオンチップモニタ回路２０の搭載フローの自動化、オンチップモニタ回路２０が占有するチップ面積やピン数の縮小、及びオンチップモニタ回路２０の特性ばらつきの検出と較正手法が確立されれば、セキュリティ用途の応用が進むと考えられる。
１－６－２．ハードウェアトロイの検知
　半導体チップに悪意あるトロイが混入するシナリオとして、ウェハプロセスの製造者がマスクを改変し悪意ある回路や構造を埋め込むことが考えられる（例えば、非特許文献７参照）。サイドチャネル情報の測定によるトロイ検知手法では、基準となる動作モデル（golden model）が必要であることが知られており、その導出法は未解決の技術課題である。オンチップモニタ回路２０の活用により、真正であることの保証されたチップにおいて再現性の高い電源ノイズあるいは基板ノイズの測定データを収集し、これをもとに基準データあるいは動作モデルを構築することが考えられる。
　サイドチャネル情報の測定によるトロイ検知では、基準データからの微小な変化を確定的に測定する必要があり、測定環境に対する依存性や、周囲環境からの混入ノイズの影響が課題となる。オンチップモニタ回路２０によるサイドチャネル漏洩量の評価は、この問題を解決する一つの解となり得るものであり、オンチップモニタ回路２０による物理的なトロイ動作の検知に向けた研究の取組みが必要である。
１－７．ハードウェアセキュリティに向けた半導体チップのテスト手法
１－７－１．テスト環境
　図６Ａは実施形態１に係る別の半導体チップテストシステムの構成を示すブロック図である。また、図６Ｂは図６Ａの半導体チップテストシステムの動作を示す各信号のタイミングチャートである。図６Ａにおいて、被測定デバイス（ＤＵＴ）１００は、システムオンチップ（ＳｏＣ）１０１と、暗号モジュール１０２と、サンプルホールド回路１、選択スイッチ回路１０５及びユニティーゲインアンプ１０８を備えたオンチップモニタ回路２０と、選択ロジック回路１０６と、バイアス電圧発生器１０７とを備えて構成される。また、自動テスト装置（ＡＴＥ）３００は、デジタル信号発生回路３０１と、任意波形発生器（ＡＷＧ：Arbitrary Waveform Generator）３０２と、Ａ／Ｄ変換回路３０３とを備えて構成される。
　半導体チップのテスト環境を図６Ａのように拡張する。複数の入力チャネルを持ったサンプルホールド回路１を有するオンチップモニタ回路２０とミックストシグナル拡張機能を有する自動テスト装置３００とを統合することで、セキュリティ向け半導体ＩＣチップにおける機能・性能のテストに加えて、サイドチャネル情報漏洩に関するセキュリティ要件の定量評価を規定することができる。被測定デバイス（ＤＵＴ：Device Under Test）１００は自動テスト装置３００の生成する入力テストベクタに対して処理結果を出力する。自動テスト装置３００は被測定デバイス１００の出力値と期待値を比較して、ハードウェアセキュリティの要件を満たす／満たさない、の判定や半導体チップのパス／フェイルの判定を行う。
　一般に、半導体チップのテストに用いられるテストベクタは全てのフリップフロップの動作を包含するように生成される。これにより、機能及び性能のテストにおいてハードウェアトロイが起動する可能性が増し、セキュリティ要件に関するテストにおけるトロイ検知の可能性を大きくできる。
　当該のテストベクタはオンチップモニタ回路２０も制御し、被測定デバイス１００の電源配線や基板電位、あるいはオンチップモニタ回路２０近傍の基板電位を入力とするサンプリング回路１を選択的に動作させる。サイドチャネル漏洩の評価では、暗号モジュール１０２の動作時間におけるノイズ波形を取得する。自動テスト装置３００の発生するサンプリングタイミングで電圧を保持し、自動テスト装置３００のＡ／Ｄ変換回路３０３によりデジタル値化する。オンチップモニタ回路２０と暗号モジュール１０２はシステムクロックに同期しており、着目するクロックサイクルにおいて、システムクロックに対してオンチップモニタ回路２０のサンプリングタイミングをずらしながら繰り返し電圧値を捕捉し、電圧波形を取得する（図６Ｂ参照）。
１－７－２．テストフロー
　図７は図６Ａの半導体チップテストシステムによる半導体チップのテスト処理を示すフローチャートである。半導体チップのテストフローを図７のように拡張することで、オンチップモニタ回路２０を用いたハードウェアセキュリティに関する評価項目を組込むことができる。半導体チップのテスト処理は、較正処理（Ｓ１）と、波形測定処理（Ｓ２）と、波形検出処理（Ｓ３）とを含む。
　ステップＳ１において、まず、オンチップモニタ回路２０の振幅特性を較正する。当該較正処理では、ステップＳ１１において被測定デバイス１００にアクセスして、ステップＳ１２においてサンプルホールド回路１の較正を行う。
　次いで、ステップＳ２において波形測定処理を実行する。すなわち、被測定デバイス１００の各種の機能及び性能をｎ個のテストベクタにより評価する。このうち、ハードウェアセキュリティに関する評価項目として、例えば暗号モジュール１０２におけるサイドチャネル漏洩量のテストをｉ番目のテストベクタにより行う（Ｓ１３～Ｓ２０）。このテストベクタには、オンチップモニタ回路２０の制御に係る信号セットが含まれ、着目するクロックサイクル区間において波形取得を行う。このとき、波形取得範囲の分割数ｋが波形の時間分解能を決定し、クロック信号に対してサンプリング時間をｊだけ遅延させた時間毎に電圧値を得る。このテストベクタ（ｉ）における、ハードウェアセキュリティの要件を満たす／満たさない、の判定は取得したノイズ波形の評価を含めて行う。すなわち、波形検出処理（Ｓ３）では、関数値の評価（Ｓ２１）と、波形の評価（Ｓ２２）と、被測定デバイス１００に対して、ハードウェアセキュリティの要件を満たす／満たさない、の判定（Ｓ２３）を行う。
　オンチップモニタ回路２０の波形取得特性は振幅レベルが既知の正弦波信号に対する入出力特性に基づいて較正する。正弦波は自動テスト装置３００の任意波形発生器３０２より出力する。オンチップモニタ回路２０の波形取得特性は、オンチップモニタ回路２０を構成するサンプルホールド回路１等の入出力特性と、自動テスト装置３００によるサンプリングタイミング発生の時間分解能やタイミング精度から定まる。半導体チップの製造に伴うデバイスばらつきは、オンチップモニタ回路２０のオフセット直流電圧や利得のずれを引き起こすが、いずれも正弦波による較正により取り除くことができる。
　サイドチャネル情報漏洩の評価、ハードウェアトロイの検出、あるいは半導体チップの真正性（模造や改竄の有無）のチェックには、あらかじめ真正性の保証された被測定デバイス１００において、同じテストベクタ（ｉ）で着目したクロックサイクル区間について取得した電源ノイズ波形を基準波形（Golden model）とする。真正性の確認されているウェハや半導体チップの集合における基準波形の平均とばらつきをデータベースとして保持し、被評価半導体チップを含むウェハ全面の電源ノイズや基板ノイズの波形の平均とばらつきと比較する。この両者に、オンチップモニタ回路２０の較正後の特性ばらつき、温度や電源電圧などの測定環境ばらつき、などを考慮しても有意な差が認められる場合に、ハードウェアセキュリティとしての要件を満足しないと判断する。
１－７－３．テストコスト
　図８は図６Ａの半導体チップテストシステムにおいてプローブカードを半導体チップに接続する場合の概略外観図である。すなわち、半導体チップのハードウェアセキュリティ要件に関するオンチップモニタ回路２０を用いたテスト手法の実装コストを最小化する構想を図８に示す。プローブカード２００は、その最上面において、パッド２０１～２０３，２１１～２１３及び各パッドに接続されて被測定デバイス１００のパッド１２１～１２３，１３１～１３３に接続されるプローブ２２１～２２３，２３１～２３３を備える。なお、パッド２０１～２０３，２１１～２１３は自動テスト装置３００に接続される。すなわち、ウェハレベルのテストアクセスを前提としたオンチップモニタ回路２０専用パッド１２１～１２３，１３１～１３３を備えることで、被評価半導体チップのコア回路への入出力パッドへの影響を最小化し、半導体チップのアセンブリ工程にかかわる入出力パッドと分離する。上述したように、オンチップモニタ回路２０による測定対象をその近傍の基板ノイズとすることで、オンチップモニタ回路２０及び専用パッド１２１～１２３，１３１～１３３の物理配置をチップの未使用領域のみに限定できる。
　オンチップモニタ回路２０の波形取得に係る実行時間もテストコストの要因である。オンチップモニタ回路２０による波形取得は、被測定デバイス１００と共にサンプルホールド回路１等を繰り返し動作させ、着目するクロックサイクル区間の範囲でサンプリングタイミングを変更する。時間分解能を０．１ｎｓとした場合、クロックサイクル区間が１００ｎｓ（例えば１０ｎｓクロックサイクル×１０サイクル区間）であれば１，０００回のサンプリングが必要となる。総時間長はテストベクタの長さとアナログデジタル変換器の変換時間に依存し、テストベクタの工夫、回路の並列化、自動テスト装置３００のリソースの高スループット化、等により改善できるが、半導体チップ面積や装置価格等とのトレードオフになる。
１－８．まとめ
　以上説明したように、実施形態１では、オンチップモニタ回路２０のハードウェアセキュリティ応用、とりわけサイドチャネル漏洩のオンチップ測定法を提案した。オンボードの抵抗器や磁界プローブを用いで電源電流を測定する従来手法に比較して、格段に高い再現性が得られる。セキュリティ機能を有する半導体チップにオンチップモニタ回路２０を搭載することで、サイドチャネル情報漏洩の定量的な評価やハードウェアトロイの検出に応用できる。
　図９は実施形態１に係る実施例において用いた、オンチップモニタ回路２０を備えた半導体チップ１０の構成を示すブロック図である。また、図１０は図９のオンチップモニタ回路２０の実験結果であって、接地側電源電圧Ｖｓｓの電源ラインのノイズ波形を示すグラフである。
　図９において、半導体チップ１０上に複数の暗号モジュール（ＡＥＳコア）１１，１２，１１Ａ，１２Ａ，…が埋め込まれて設けられ、各暗号モジュール（ＡＥＳコア）１１，１２，１１Ａ，１２Ａ，…に対して、正の電源電圧Ｖｄｄを供給する電源ラインと、接地側の電源電圧Ｖｓｓを供給する電源ラインとが接続されている。オンチップモニタ回路２０は、情報漏洩の観点からＡＥＳ動作の最も重要なクロックサイクルの間において、接地側の電源電圧Ｖｓｓの電源ラインの電圧Ｖｓｓを測定する。ここで、当該クロックサイクルで測定されたノイズの大きさは、図１０に示すように、ノイズ電圧Ｖｎｏｉｓｅとして得られる。
　図１１は図９のオンチップモニタ回路２０の実験結果であって、アクティブ暗号モジュール数に対する論理ゲート数を示すグラフである。また、図１２は図９のオンチップモニタ回路２０の実験結果であって、アクティブ暗号モジュール数に対するノイズ電圧Ｖｎｏｉｓｅを示すグラフである。
　図１１から明らかなように、１個の暗号モジュール（ＡＥＳコア）当たりの論理ゲート数は設計に応じて変化するが、概ね１２．８２４ｋｇａｔｅｓ／ｃｏｒｅである。図１２から明らかなように、１個の暗号モジュール（ＡＥＳコア）当たりのノイズ電圧Ｖｎｏｉｓｅはオンチップの接地側電源ラインの電圧Ｖｓｓの測定から、０．７５ｍＶ／ｃｏｒｅに達する。概ね２ｍＶのノイズ電圧Ｖｎｏｉｓｅがバックグラウンドノイズとして存在し、ノイズ電圧Ｖｎｏｉｓｅの測定において最小測定可能ノイズ電圧として認識される。
　ノイズ電圧Ｖｎｏｉｓｅが０．７５ｍＶ／ｃｏｒｅの線形関係で変化すると仮定した場合、０．７５ｍＶ／１２８２４の除算演算から、１ゲート当たり概ね６０ｎＶ／ｇａｔｅのノイズ電圧Ｖｎｏｉｓｅとなる。この場合において、故意に挿入された所望されない回路の発見のためには、１０μＶの電圧分解能であれば、検出可能なゲート数のしきい値はおよそ１００となる。例えば非特許文献８によれば、トロイの木馬の回路のゲート数は１９０であって小型の暗号モジュール（ＡＥＳコア）の原回路の約２．５％に相当する。従って、実施形態１に係るオンチップモニタ回路２０を用いて確実に、例えばトロイの木馬等の回路を検出することができるといえる。
実施形態２．
　図１３は実施形態２に係る、オンチップモニタ回路２０を有する暗号機能付きシステムＬＳＩチップ４００の構成を示す平面図である。実施形態２は、図１３に示すように、各種機能モジュール４０１に加えて暗号モジュール４０２を有するシステムＶＬＳＩチップ４００において、オンチップモニタ回路２０を備えたことを特徴としている。図１３において、システム入力信号は信号伝達経路４０３を介して暗号モジュール４０２に到達した後、所定のシステム出力信号を出力する。このとき、例えば、オンチップモニタ回路２０を用いて、例えば自動テスト装置３００からのモニタ制御信号に応答して、観測対象２５であるシリコン基板の電位を測定して、その測定結果のモニタ出力信号を出力する。
　以上のように構成されたシステムＬＳＩチップ４００においては、暗号モジュール４０２が各種機能モジュール４０１ともに埋没しているため、攻撃者が同定できないので、暗号モジュール４０２の回路構成やチップ内の物理配置は分からない。また、オンチップモニタ回路２０はその近傍のシリコン基板の電位を観測しており、暗号モジュール４０２に至る明示的なプロービング配線を持たないので攻撃者がその信号伝達経路４０３を辿れないという特有の利点がある。
　図１４は実施形態２の変形例に係る、オンチップモニタ回路を有する暗号機能付きシステムＬＳＩチップの構成を示す平面図である。図１４に示すように、オンチップモニタ回路２０は暗号モジュール４０２内部の電源配線やグラウンド配線を観測してもよい。暗号モジュール４０２に至るプロービング配線の信号伝達経路４０３はＶＬＳＩ内部配線に紛らせることで追跡困難とすることもできる。
　図１５Ａは実施形態２に係る暗号機能付きシステムＬＳＩチップのオンチップモニタ回路２０の実施例１のブロック図である。図１５Ａにおいて、オンチップモニタ回路２０は、ウィンドウレジスタ２１と、クロックカウンタ２２と、コンパレータ２３と、アナログフロントエンド回路２４とを備えて構成される。
　まず、ウィンドウレジスタ２１には、例えば自動テスト装置からの、ウィンドウ期間を指定する所定のプリロード値（例えば、ウィンドウを開けるときは例えば１の値を与え、閉じるときは例えば０の値を与える値であって、例えば「０００００１１１１１１０００００」などのデジタルデータである）がロードされて一時的に格納される。次いで、例えば自動テスト装置からのリセット信号によるリセット以降のウィンドウ期間において、クロックサイクル数をクロックカウンタ２２で計数し、プリロードしたウィンドウレジスタ値とコンパレータ２３で比較し、両者が一致したときにサンプリングパルスを発生してアナログフロントエンド回路２４に出力する。これにより、観測タイミングを自己決定するオンチップモニタ回路２０を実現することができる。ここで、アナログフロントエンド回路２４は、観測対象のシリコン基板の電位（図１３）又は暗号モジュール４０２の内部電源ノード（図１４）を、上記所定のウィンドウ期間において波形観測を行う。ここで、ウィンドウ期間は、暗号モジュール４０２の暗号処理において特有の情報漏洩にかかる時間期間で観測対象の信号波形を測定するものとし、ハードウェアセキュリティの要件を満たす／満たさない、の判定を行うことができるように構成すれば、さらに、悪意者からの攻撃を防止できる。
　図１５Ｂは図１５Ａのアナログフロントエンド回路の第１の回路例を示す回路図である。また、図１５Ｃは図１５Ａのアナログフロントエンド回路の第２の回路例を示す回路図である。図１５Ａのオンチップモニタ回路２０のアナログフロントエンド回路２４は、図１５Ｂのサンプルホールド型（ＳＨ）や、図１５Ｃのコンパレータ型（ＳＦ＋ＬＣ）等のいずれの回路構成でもよい。なお、図１５Ｃのアナログフロントエンド回路２４は、２個のＰチャンネルＭＯＳトランジスタＱ１１，Ｑ１２にてなるソースフォロア回路３と、ラッチコンパレータ４とを備えて構成される。
　図１６は図１５Ａのオンチップモニタ回路２０の動作を示す各信号のタイミングチャートである。システムＶＬＳＩチップ４００の長大な動作テスト時間において、暗号モジュール４０２のサイドチャネル情報漏洩が最大になるクロックサイクルで、オンチップモニタ回路２０のサンプリングパルスを発生するように、ウィンドウレジスタ値を設定することを特徴とする。なお、クロックサイクル数（Ｎ）は、システムリセットを基準（Ｎ＝０）として計数する。
　図１７は実施形態２に係る暗号機能付きシステムＬＳＩチップのオンチップモニタ回路２０Ａの実施例２のブロック図である。図１７のオンチップモニタ回路２０Ａは、図１５Ａのオンチップモニタ回路２０に比較して、遅延コードを一時的に格納する遅延レジスタ２６と、当該遅延コードに対応した遅延時間だけトリガ信号を遅延させることでウィンドウ期間の開始タイミングを遅延させてサンプリングパルス（φ）を発生する遅延発生器２７とをさらに備えたことを特徴としている。当該実施例２では、クロックカウンタ２２により計数されるクロック計数値と、ウィンドウレジスタ２１に格納されたウィンドウレジスタ値の一致するクロックサイクルにおいて、遅延発生器２７により遅延レジスタ値により指定された遅延時間だけ遅延したタイミングでサンプリングパルス（φ）を発生する。
　図１８は図１７のオンチップモニタ回路２０Ａの動作を示す各信号のタイミングチャートである。図１８に示すように、指定された遅延コード（図１７）により、暗号モジュールの情報漏洩が発生するクロックサイクル中で、情報漏洩が最大又は最も顕著となる（開始）タイミングと、オンチップモニタのサンプリングタイミングを一致させるため、あらかじめ制御された遅延時間を付加することができる。
　図１９は、図１５Ａのオンチップモニタ回路２０を有する暗号機能付きシステムＬＳＩチップのテスト処理を示すフローチャートである。
　図１９において、まず、ステップＳ３１において、ウィンドウレジスタ２１に所定のプリロード値Ｎｗを設定する。次いで、ステップＳ３２において、情報漏洩サイクルがウィンドウレジスタと一致する（Ｎｌｅａｋ＝Ｎｗを満足する。これに代えて、Ｎｗ内にＮｌｅａｋが少なくとも含まればよい）ように構成したテストベクタを生成して入力する。なお、システムＶＬＳＩチップ４００の機能試験用途のテストベクタ生成フローに当該条件を埋め込む。さらに、ステップＳ３３において、ターゲットの半導体チップのテストを繰り返し実行し、情報漏洩サイクルにおける情報漏洩を定量化し、ハードウェアセキュリティの要件を満たす／満たさない（すなわち、例えばトロイの木馬などの悪意の回路が含まれているか、暗号モジュール４０２から情報漏洩されているか否かなどのセキュリティ評価）の判定を行って判定結果を出力する。テストが終了すれば、ステップＳ３４では、ウィンドウレジスタ２１にゼロ（あるいはダミー値）に設定して当該テスト処理を終了する。
　なお、図１７のオンチップモニタ回路２０Ａを用いるときは、ステップＳ３１において、あらかじめ情報漏洩が最も顕著となるタイミングを評価して抽出し、遅延発生器２７の遅延量を遅延レジスタ２６に設定してもよい。
　また、ステップＳ３４において、ウィンドウレジスタ２１及び遅延レジスタ２６の少なくとも１つには、悪意者には既知ではないゼロ値又はダミー値を設定し、論理的に「変更不能」として終了してもよい。なお、論理的に変更不能とするには、以下の方法が考えられる。
（１）遅延レジスタ２６を、ワンタイムメモリ（一回のみ書換え可能なメモリ）を用いて構成する。
（２）隠れビットを設定して、当該隠れビットが”１”のときに書換え不能となるよう制御する。
　図２０は実施形態２の変形例に係るオンチップモニタ回路２０Ｂの構成を示す回路図である。図２０に示すように、ソースフォロア回路３及びラッチコンパレータ４とを備えたオンチップモニタ用アナログフロントエンド回路２４の後段に、例えばＣＰＡを行うためのＳＮＲ演算器５を備えてもよい。
　図２１は実施形態２に係る半導体チップテストシステムの全体構成のうちの特徴部分を示すブロック図である。図２１に示すように、暗号モジュール４０２の組み合わせロジック４１０における所定のクリティカルパス遅延量をデジタル的に調整可能な遅延発生器２７を用いてモニタサンプリングタイミングを発生することで、シリコン基板の電位又は電源のノイズ波形をあらかじめ情報漏洩が最も顕著となるタイミングを評価して抽出することができる。テスト終了後は、キル信号パッド２９を介して入力されるキル信号を用いて、もしくはウィンドウレジスタ２１（図１５Ａ，図１７）にゼロ値又はダミー値を設定することで暗号モジュール４０２のテストを不能とすることができる。
　以上の実施形態及び変形例においては、暗号モジュールを備えた半導体チップについて説明しているが、本発明はこれに限らず、例えばＰＲＮＧ（疑似ランダム数生成器）やＰＵＦ（素子ばらつきなど物理コピー不能な機能）によるセキュリティＩＤ生成機能や、デジタル署名機能の改竄に対する対策の機能、個体識別機能などのセキュリティ機能を有し、入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールであってもよい。
　以上の実施形態及び変形例においては、半導体チップのテスト終了後に、ウィンドウレジスタ２１及び遅延レジスタ２６の少なくとも１つには、悪意者には既知ではないゼロ値又はダミー値を設定し、論理的に「変更不能」として終了してオンチップモニタ回路２０の動作を停止させているが、本発明はこれに限らず、半導体チップのテスト終了後に、強制的にオンチップモニタ回路２０の動作を停止させてもよい。
　以上詳述したように、本発明に係るオンチップモニタ回路等によれば、セキュリティが必要な半導体チップにおけるオンチップモニタ回路を用いて、セキュリティ機能モジュールを備えた半導体チップの製造段階で悪意のある回路を埋め込む、例えばトロイの木馬などのセキュリティ攻撃を防止することができるように当該半導体チップをテストするためのオンチップモニタ回路等を提供できる。
１…サンプルホールド回路、
２…ユニティーゲインアンプ、
３…ソースフォロア回路、
４…コンパレータ、
５…演算器、
１０…半導体チップ、
１１，１２，１１Ａ，１２Ａ…暗号モジュール、
１３…Ａ／Ｄ変換回路、
１４…フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、
１５…遅延ライン、
１６…パーソナルコンピュータ、
２０，２０Ａ，２０Ｂ…オンチップモニタ回路、
２１…ウィンドウレジスタ、
２２…クロックカウンタ、
２３…コンパレータ、
２４，２４Ａ…アナログフロントエンド回路、
２５…観測対象、
２６…遅延レジスタ、
２７…遅延発生器、
２８…キルスイッチ、
２９…キル信号パッド、
１００…被測定デバイス（ＤＵＴ）、
１０１…システムオンチップ（ＳｏＣ）、
１０２…暗号モジュール、
１０３，１０４…ソースフォロア回路、
１０５…選択スイッチ回路、
１０６…選択ロジック回路、
１０７…バイアス電圧発生器、
１２１～１２３，１３１～１３３…パッド、
２００…プローブカード、
２０１～２０３，２１１～２１３…パッド、
２２１～２２３，２３１～２３３…プローブ、
３００…自動テスト装置（ＡＴＥ）、
３０１…デジタル信号発生回路、
３０２…任意波形発生器（ＡＷＧ）、
３０３…Ａ／Ｄ変換回路、
４００…システムＬＳＩチップ、
４０１…機能モジュール、
４０２…暗号モジュール、
４０３…信号伝達経路、
Ｃ１～Ｃ３…キャパシタ、
Ｑ１～Ｑ１２…ＭＯＳトランジスタ、
Ｓ１…較正処理、
Ｓ２…波形測定処理、
Ｓ３…波形検出処理、
ＳＷ１、ＳＷ１１～ＳＷ１３…サンプリングスイッチ。

Claims (17)

  1. 　入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップに実装されたオンチップモニタ回路であって、上記半導体チップの信号波形をモニタするモニタ回路を備えたオンチップモニタ回路において、
    　上記半導体チップのテストを行うウィンドウ期間を指定するデータを記憶する第１の記憶手段と、
    　上記セキュリティ機能モジュールに所定のテスト信号を入力したときに、上記ウィンドウ期間において上記モニタ回路を動作させるように制御する制御手段とを備えたことを特徴とするオンチップモニタ回路。
  2. 　上記制御手段は、
    　リセット信号を受信した後、クロック信号を計数して計数値のデータを出力する計数手段と、
    　上記ウィンドウ期間を指定するデータを、上記計数値のデータと比較して各データが一致するときに上記モニタ回路を動作させるように制御する比較手段とを備えたことを特徴とする請求項１記載のオンチップモニタ回路。
  3. 　上記ウィンドウ期間は、上記セキュリティ機能モジュールの情報漏洩が最大になる時間期間であることを特徴とする請求項１又は２記載のオンチップモニタ回路。
  4. 　入力される遅延コードを記憶する第２の記憶手段をさらに備え、
    　上記制御手段は、上記遅延コードに対応する遅延時間だけ上記ウィンドウ期間のタイミングを遅延させることを特徴とする請求項１～３のうちのいずれか１つに記載のオンチップモニタ回路。
  5. 　上記遅延コードは、上記セキュリティ機能モジュールの情報漏洩が最大になるタイミングを指定する遅延量を示すことを特徴とする請求項４記載のオンチップモニタ回路。
  6. 　上記モニタ回路は、上記半導体チップの基板電位又は上記セキュリティ機能モジュールの電源電位の信号波形をモニタすることを特徴とする請求項１～５のうちのいずれか１つに記載のオンチップモニタ回路。
  7. 　上記制御手段は、上記半導体チップのテスト終了後に、上記モニタ回路の動作を停止させることを特徴とする請求項１～６のうちのいずれか１つに記載のオンチップモニタ回路。
  8. 　上記制御手段は、上記半導体チップのテスト終了後に、上記第１の記憶手段と上記第２の記憶手段の少なくとも１つに所定値を記憶することで論理的に書き換え不能にすることを特徴とする請求項４記載のオンチップモニタ回路。
  9. 　上記セキュリティ機能モジュールは暗号モジュールであることを特徴とする請求項１～８のうちのいずれか１つに記載のオンチップモニタ回路。
  10. 　入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップにおいて、
    　請求項１～９のうちのいずれか１つに記載のオンチップモニタ回路を備えたことを特徴とする半導体チップ。
  11. 　請求項１０記載の半導体チップと、
    　上記半導体チップをテストするテスト装置とを備えた半導体チップテストシステムであって、
    　上記テスト装置は、
    　上記セキュリティ機能モジュールからの情報漏洩期間が上記ウィンドウ期間に含まれるようにテスト信号を発生して上記半導体チップに出力するテスト信号発生手段と、
    　上記モニタ回路からの信号波形に基づいてセキュリティ機能モジュールからの情報漏洩を定量化してセキュリティ評価の判断を行う判断手段とを備えたことを特徴とする半導体チップテストシステム。
  12. 　入力信号に対してセキュリティ機能処理を行ってセキュリティ機能信号を出力するセキュリティ機能モジュールを備えた半導体チップに実装されたオンチップモニタ回路であって、上記半導体チップの信号波形をモニタするモニタ回路を備えたオンチップモニタ回路を用いた上記半導体チップのテスト方法において、
    　上記半導体チップのテストを行うウィンドウ期間を指定するデータを第１の記憶手段に記憶するステップと、
    　上記セキュリティ機能モジュールに所定のテスト信号を入力したときに、上記ウィンドウ期間において上記モニタ回路を動作させるように制御するステップとを含むことを特徴とする半導体チップのテスト方法。
  13. 　入力される遅延コードを第２の記憶手段に記憶するステップと、
    　上記遅延コードに対応する遅延時間だけ上記ウィンドウ期間のタイミングを遅延させるステップをさらに含むことを特徴とする請求項１２記載の半導体チップのテスト方法。
  14. 　上記セキュリティ機能モジュールからの情報漏洩期間が上記ウィンドウ期間に含まれるようにテスト信号を発生して上記半導体チップに出力するステップと、
    　上記モニタ回路からの信号波形に基づいてセキュリティ機能モジュールからの情報漏洩を定量化してセキュリティ評価の判断を行うステップとをさらに含むことを特徴とする請求項１２又は１３記載の半導体チップのテスト方法。
  15. 　上記半導体チップのテスト終了後に、上記モニタ回路の動作を停止させるステップをさらに含むことを特徴とする請求項１２～１４のうちのいずれか１つに記載の半導体チップのテスト方法。
  16. 　上記半導体チップのテスト終了後に、上記第１の記憶手段と上記第２の記憶手段の少なくとも１つに所定値を記憶することで論理的に書き換え不能にするステップをさらに含むことを特徴とする請求項１３記載の半導体チップのテスト方法。
  17. 　上記セキュリティ機能モジュールは暗号モジュールであることを特徴とする請求項１２～１６のうちのいずれか１つに記載の半導体チップのテスト方法。
PCT/JP2016/050725 2015-01-13 2016-01-12 オンチップモニタ回路及び半導体チップ WO2016114267A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP16737338.0A EP3246717B1 (en) 2015-01-13 2016-01-12 On-chip monitor circuit and semiconductor chip
JP2016569363A JP6555486B2 (ja) 2015-01-13 2016-01-12 オンチップモニタ回路及び半導体チップ
US15/543,501 US10776484B2 (en) 2015-01-13 2016-01-12 On-chip monitor circuit and semiconductor chip

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015004346 2015-01-13
JP2015-004346 2015-01-13

Publications (1)

Publication Number Publication Date
WO2016114267A1 true WO2016114267A1 (ja) 2016-07-21

Family

ID=56405811

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/050725 WO2016114267A1 (ja) 2015-01-13 2016-01-12 オンチップモニタ回路及び半導体チップ

Country Status (4)

Country Link
US (1) US10776484B2 (ja)
EP (1) EP3246717B1 (ja)
JP (1) JP6555486B2 (ja)
WO (1) WO2016114267A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107577965A (zh) * 2017-09-27 2018-01-12 天津津航计算技术研究所 一种门延时差异的fpga加密方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10444892B2 (en) * 2015-10-07 2019-10-15 Microchip Technology Incorporated Capacitance measurement device with reduced noise
DE102016201262A1 (de) * 2016-01-28 2017-08-17 Robert Bosch Gmbh Verfahren und Vorrichtung zum Bereitstellen eines Computerprogramms
US10680797B2 (en) * 2017-04-28 2020-06-09 University Of South Florida Security-adaptive voltage conversion as a lightweight counter measure against LPA attacks
US11308239B2 (en) * 2018-03-30 2022-04-19 Seagate Technology Llc Jitter attack protection circuit
US11170106B2 (en) * 2018-05-10 2021-11-09 Robotic Research, Llc System for detecting hardware trojans in integrated circuits
CN109639275B (zh) * 2018-11-12 2023-04-14 北京精密机电控制设备研究所 一种高可靠模拟数字转换器自动化监测控制系统
US11322460B2 (en) 2019-01-22 2022-05-03 X-Celeprint Limited Secure integrated-circuit systems
US11251139B2 (en) 2019-01-22 2022-02-15 X-Celeprint Limited Secure integrated-circuit systems
US10970046B2 (en) 2019-02-22 2021-04-06 International Business Machines Corporation Random number generator compatible with complementary metal-oxide semiconductor technology
US11196575B2 (en) * 2019-04-24 2021-12-07 International Business Machines Corporation On-chipset certification to prevent spy chip
CN110197086B (zh) * 2019-06-17 2022-04-15 中国人民解放军陆军工程大学 一种集成电路旁路信号自差分放大采样方法与系统
US11880454B2 (en) 2020-05-14 2024-01-23 Qualcomm Incorporated On-die voltage-frequency security monitor
TWI769484B (zh) * 2020-07-13 2022-07-01 鴻海精密工業股份有限公司 晶片腳位連接狀態顯示方法、電腦裝置及儲存介質

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251523A (ja) * 1992-03-06 1993-09-28 Fujitsu Ltd 電圧測定装置
JP2009089045A (ja) * 2007-09-28 2009-04-23 Toshiba Solutions Corp 暗号モジュール選定装置およびプログラム

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6298458B1 (en) * 1999-01-04 2001-10-02 International Business Machines Corporation System and method for manufacturing test of a physical layer transceiver
US6614384B2 (en) * 2000-09-14 2003-09-02 Time Domain Corporation System and method for detecting an intruder using impulse radio technology
US7131034B2 (en) * 2002-11-12 2006-10-31 Sun Microsystems, Inc. On-chip measurement of signal state duration
KR100517554B1 (ko) * 2002-12-05 2005-09-28 삼성전자주식회사 보안 기능을 갖는 반도체 집적 회로
US20050066189A1 (en) * 2003-09-18 2005-03-24 MOSS Robert Methods and structure for scan testing of secure systems
US7877621B2 (en) 2004-09-03 2011-01-25 Virginia Tech Intellectual Properties, Inc. Detecting software attacks by monitoring electric power consumption patterns
US20060050929A1 (en) * 2004-09-09 2006-03-09 Rast Rodger H Visual vector display generation of very fast moving elements
US7478294B2 (en) * 2005-06-14 2009-01-13 Etron Technology, Inc. Time controllable sensing scheme for sense amplifier in memory IC test
US7487419B2 (en) * 2005-06-15 2009-02-03 Nilanjan Mukherjee Reduced-pin-count-testing architectures for applying test patterns
JP2009071533A (ja) * 2007-09-12 2009-04-02 Advantest Corp 差動信号伝送装置および試験装置
KR101436982B1 (ko) * 2007-10-12 2014-09-03 삼성전자주식회사 반도체 집적 회로 및 그것의 검사 방법
WO2009072547A1 (ja) 2007-12-05 2009-06-11 Nec Corporation サイドチャネル攻撃耐性評価装置、方法及びプログラム
FR2928060B1 (fr) 2008-02-25 2010-07-30 Groupe Des Ecoles De Telecommunications Get Ecole Nat Superieure Des Telecommunications Enst Procede de test de circuits de cryptographie, circuit de cryptographie securise apte a etre teste, et procede de cablage d'un tel circuit.
US7525331B1 (en) * 2008-03-06 2009-04-28 Xilinx, Inc. On-chip critical path test circuit and method
US8020138B2 (en) * 2008-06-02 2011-09-13 International Business Machines Corporation Voltage island performance/leakage screen monitor for IP characterization
JP2010134677A (ja) * 2008-12-04 2010-06-17 Renesas Electronics Corp マイクロコンピュータ及び組み込みソフトウェア開発システム
US8305725B2 (en) * 2009-08-21 2012-11-06 Motorola Solutions, Inc. Current limiting apparatus and method
US20130070651A1 (en) * 2010-05-27 2013-03-21 Kyocera Corporation Power line communication device, security level setting method, and storage medium storing security level setting program
JP2012182784A (ja) * 2011-02-09 2012-09-20 Elpida Memory Inc 半導体装置
US8614571B2 (en) * 2011-11-18 2013-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for on-chip sampling of dynamic IR voltage drop
WO2014144857A2 (en) 2013-03-15 2014-09-18 Power Fingerprinting Inc. Systems, methods, and apparatus to enhance the integrity assessment when using power fingerprinting systems for computer-based systems
CN105092930B (zh) * 2014-05-06 2020-10-30 恩智浦美国有限公司 片上电流测试电路
US9804222B2 (en) * 2014-11-14 2017-10-31 Allegro Microsystems, Llc Magnetic field sensor with shared path amplifier and analog-to-digital-converter
US9835680B2 (en) * 2015-03-16 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method, device and computer program product for circuit testing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251523A (ja) * 1992-03-06 1993-09-28 Fujitsu Ltd 電圧測定装置
JP2009089045A (ja) * 2007-09-28 2009-04-23 Toshiba Solutions Corp 暗号モジュール選定装置およびプログラム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107577965A (zh) * 2017-09-27 2018-01-12 天津津航计算技术研究所 一种门延时差异的fpga加密方法
CN107577965B (zh) * 2017-09-27 2019-07-02 天津津航计算技术研究所 一种门延时差异的fpga加密方法

Also Published As

Publication number Publication date
EP3246717A4 (en) 2018-10-10
US20180004944A1 (en) 2018-01-04
US10776484B2 (en) 2020-09-15
EP3246717A1 (en) 2017-11-22
EP3246717B1 (en) 2022-03-23
JPWO2016114267A1 (ja) 2017-10-26
JP6555486B2 (ja) 2019-08-07

Similar Documents

Publication Publication Date Title
JP6555486B2 (ja) オンチップモニタ回路及び半導体チップ
Hoque et al. Golden-free hardware Trojan detection with high sensitivity under process noise
Salmani et al. On design vulnerability analysis and trust benchmarks development
Li et al. At-speed delay characterization for IC authentication and Trojan horse detection
Narasimhan et al. Hardware Trojan detection by multiple-parameter side-channel analysis
Narasimhan et al. Multiple-parameter side-channel analysis: A non-invasive hardware Trojan detection approach
JP6608457B2 (ja) 信頼性を高めた物理的クローン不能関数ビットストリーム生成方法
Ngo et al. Hardware Trojan detection by delay and electromagnetic measurements
Ngo et al. Method taking into account process dispersion to detect hardware Trojan Horse by side-channel analysis
Tebelmann et al. Side-channel analysis of the TERO PUF
US20190347416A1 (en) System for detecting hardware trojans in integrated circuits
Majéric et al. Electromagnetic security tests for SoC
Weiner et al. A calibratable detector for invasive attacks
Kutzner et al. Hardware trojan design and detection: a practical evaluation
Yang et al. Golden-free hardware trojan detection using self-referencing
Karimi et al. On the effect of aging in detecting hardware trojan horses with template analysis
Hutter et al. Exploiting the difference of side-channel leakages
Liu et al. Scca: Side-channel correlation analysis for detecting hardware trojan
Lecomte et al. Thoroughly analyzing the use of ring oscillators for on-chip hardware trojan detection
Sharma et al. A state-of-the-art reverse engineering approach for combating hardware security vulnerabilities at the system and pcb level in iot devices
Fujimoto et al. On-chip power noise measurements of cryptographic VLSI circuits and interpretation for side-channel analysis
Fujimoto et al. A novel methodology for testing hardware security and trust exploiting on-chip power noise measurement
Giridharan et al. A MUX based Latch Technique for the detection of HardwareTrojan using Path Delay Analysis
Paul et al. Rihann: Remote iot hardware authentication with intrinsic identifiers
Knichel et al. The risk of outsourcing: Hidden SCA trojans in third-party IP-cores threaten cryptographic ICs

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16737338

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016569363

Country of ref document: JP

Kind code of ref document: A

REEP Request for entry into the european phase

Ref document number: 2016737338

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 15543501

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE