WO2016078274A1 - 一种解速率匹配和解交织的方法和装置、存储介质 - Google Patents

一种解速率匹配和解交织的方法和装置、存储介质 Download PDF

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WO2016078274A1
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data
rate matching
unit
data sequence
sequence
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French (fr)
Inventor
张勃
王文兵
Original Assignee
深圳市中兴微电子技术有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received

Definitions

  • the present invention relates to the field of mobile communications, and in particular, to a method and apparatus for de-rate matching and de-interleaving, and a storage medium.
  • the interleaving coding can effectively overcome the deep fading.
  • the interleaving is divided into two steps, the first interleaving and the second interleaving.
  • the interleaving mentioned is the first interleaving
  • the first interleaving is a simple inter-column transformation.
  • Block interleaving; rate matching means that bits on the transmission channel are retransmitted or punctured, ensuring that the total bit rate after multiplexing of the transport channel (TrCH, Transport CHannel) is the same as the total channel bit rate of the allocated physical channel.
  • an interleaved memory for example, a random access memory (RAM, Ramdom Access Memory) is used to buffer the interleaved data.
  • RAM random access memory
  • Ramdom Access Memory Ramdom Access Memory
  • the interleaved data is executed repeatedly or beaten. Hole or no operation data is stored in the interleave memory;
  • the interleaving is processed according to the tempo of the radio frame, that is, one radio frame initiates one deinterleaving and de-rate matching, and the decoding is processed according to the tempo of the Transmission Time Interval (TTI), that is, one TTI.
  • TTI Transmission Time Interval
  • the decoder starts processing, therefore, when processing according to such processing rhythm, decoding
  • the input data required by the device must first be buffered in the interleave memory. Therefore, for all TrCHs to be processed, one TTI data must be saved in the interleave memory, which makes the memory for storing data in the first interleaving process. Very large storage space;
  • the interleaving memory is required to have a very large
  • embodiments of the present invention are expected to provide a method and apparatus for de-rate matching and de-interleaving, and a storage medium.
  • the embodiment of the invention provides a method for de-rate matching and de-interleaving, the method comprising:
  • the data deletion or puncturing is performed, and the non-operation data is written into the interleave memory to generate the first data sequence;
  • the method before the data of the repeated or punctured data is deleted, the method further includes:
  • the data is determined to be non-operational data.
  • the specific number of TTIs is 1 TTI.
  • the method further includes:
  • Embodiments of the present invention provide a rate matching and deinterleaving apparatus, and the de-rate matching and The deinterleaving device includes: a first write data unit, a read data unit, a second write data unit, a data transmitting unit, a decoding unit, and a storage unit; wherein
  • the first write data unit is configured to delete data that has been repeatedly or punctured, and write non-operation data into the storage unit to generate a first data sequence
  • the read data unit is configured to: after generating the first data sequence of the specific number of transmission time intervals TTI, read the first data sequence in the storage unit according to the rate matching pattern;
  • the second write data unit is configured to insert a 0 to the current position of the read first data sequence to obtain a second data sequence when the rate matching flag is punctured;
  • the data sending unit is configured to send the obtained second data sequence to the decoding unit;
  • the decoding unit is configured to perform decoding processing on the second data sequence
  • the storage unit is configured to store a first data sequence.
  • the apparatus further includes: a de-rate matching unit configured to determine whether the data is data that is repeatedly, or punctured, or has no operation.
  • the de-rate matching unit is configured to determine whether the data is data that is repeatedly, or punctured, or has no operation, by:
  • the data is determined to be non-operational data.
  • the specific number of TTIs is 1 TTI.
  • the de-rate matching unit is further configured to: when the read data unit reads the first data sequence in the storage unit, sequentially read the rate matching pattern, and determine whether the rate matching flag in the rate matching pattern is Punching; when the rate matching flag in the rate matching pattern is puncturing, the data reading unit is notified to suspend reading data, and the second writing data unit is notified to write 0 at the current position of the first data sequence.
  • the rate matching unit is further configured to determine whether the rate matching flag in the rate matching pattern is no operation; when the rate matching flag is no operation, notify the data reading unit to directly read the first data sequence. The data in the current location does not perform any operations on the data.
  • a storage medium having stored therein a computer program configured to perform the aforementioned de-rate matching and de-interleaving methods.
  • a method and apparatus for de-rate matching and de-interleaving and a storage medium provided by an embodiment of the present invention, in the first de-interleaving process, data of repeated or punctured data is deleted, and data with no operation is written into the interleave memory.
  • Generating a first data sequence after generating the first data sequence of the specific number TTI, reading the first data sequence in the interleave memory according to the rate matching pattern; and when the rate matching flag is puncturing, the first data read out
  • the current position of the sequence is inserted into 0 to obtain a second data sequence, and the second data sequence is sent to a decoder for decoding.
  • the storage pressure of the interleave memory is greatly reduced, the requirement for the memory depth of the interleave memory is reduced, and the interleaving memory chip is also greatly saved. Cost; moreover, before decoding, the data sequence required in the decoding process is restored by the second de-rate matching process, so that the decoding process can still be performed normally.
  • FIG. 1 is a flowchart of a method for de-rate matching and de-interleaving according to an embodiment of the present invention
  • FIG. 2 is a sequence diagram of writing data to an interleave memory according to an embodiment of the present invention
  • FIG. 3 is a timing diagram of reading interleaved memory data and writing data to a decoder according to an embodiment of the present invention
  • FIG. 4 is a basic structural diagram of a de-rate matching and de-interleaving apparatus according to an embodiment of the present invention.
  • the rate matching module finds all the punch marks, fills in the holes according to the punch marks, and then puts the data together and sends them to the decoder.
  • the first deinterleaving process data of repeated or punctured data is deleted, and no operation data is written into the interleaved random access memory to generate a first data sequence; when a specific number is generated After the first data sequence of the TTI, reading the first data sequence in the interleave memory according to the rate matching pattern; when the rate matching flag is puncturing, inserting 0 into the current position of the read first data sequence to obtain the second data sequence, The second data sequence is sent to a decoder for decoding.
  • a first embodiment of the present invention provides a method for de-rate matching and de-interleaving. As shown in FIG. 2, the method includes the following steps:
  • Step 101 During the first deinterleaving process, the data of the repeated or punctured data is deleted, and the non-operation data is written into the interleave memory to generate the first data sequence.
  • the interleave memory can be implemented by a RAM or the like.
  • the data refers to the data after the rate matching is performed, and the data that performs the rate matching includes the data that is performed by repeating or puncturing, and includes that no operation is performed, and Is no data;
  • the rate matching pattern generally corresponds to a specific data group, and the bits in the rate matching pattern sequentially correspond to the rate matching flag of the data in the data group, and the rate matching pattern includes two bits: 1 and 0, where 1 represents The rate matching flag of the corresponding data is repeated or punctured, and 0 represents that the rate matching flag of the corresponding data has no operation; wherein the data corresponding to 0 is valid data;
  • the rate matching flag in the rate matching pattern is the data deletion of the repetition and puncturing, and only the data without the operation is stored, thereby generating the first data sequence.
  • FIG. 2 A timing diagram for writing data to an interleaved memory (interleave memory in the case of RAM as an example) is shown in FIG. 2, in which a level of 0 in the rate matching pattern represents no operation, and a level represents repetition or puncturing, therefore, when the rate When the matching pattern is 0 level, the RAM write enable is 1 level. At this time, data is written to the RAM write address. When the rate matching pattern is 1 level, the RAM write enable is 0 level. At this time, the stop is stopped. Data is written to the RAM write address; it can be seen that when the rate matching pattern is 1 level, the RAM write enable is 0 level, and the RAM write address does not transmit changes when the RAM write enable is 0 level.
  • Step 102 After generating the first data sequence of the specific number TTI, reading the first data sequence in the interleave memory according to the rate matching pattern; when the rate matching flag is puncturing, inserting into the current position of the read first data sequence 0 obtaining a second data sequence, and transmitting the second data sequence to a decoder for decoding;
  • a specific number of TTIs refers to a TTI, that is, after the first data sequence of one TTI is generated, the decoding operation is started.
  • the first data sequence in the interleave memory is sequentially read according to the rate matching pattern.
  • the rate matching flag is no operation, no operation is performed on the data of the current position in the first data sequence; when the rate matching flag is punched Inserting 0 into the current position in the first data sequence to obtain a second data sequence; thereafter, transmitting the second data sequence to a decoder for decoding processing.
  • FIG. 3 is a timing diagram of reading interleave memory data and writing data to a decoder, wherein the interleave memory takes RAM as an example; as shown in FIG. 3, data in the RAM is read according to a rate matching pattern in each clock cycle. Among them, in the first clock cycle, the rate matching pattern is 0, and the RAM read enable is 1 level. At this time, the RAM read address is An, and in the next clock cycle, the RAM read data is Dn, and Dn is One clock cycle reads the data in the RAM read address An. At the same time, the decoder inputs the data Dn during the current clock cycle; therefore, the RAM read data and the decoder input data are always the next clock after the RAM read address. In the cycle.
  • the rate match flag in the rate matching pattern is punctured.
  • the RAM read enable is 0. Therefore, the RAM read address is the same as the previous clock cycle, in this one clock cycle.
  • the RAM read data Dn+1 is the data in the An+1 address, and the decoder writes Dn+1; as an implementation, in the next clock cycle, the rate matching pattern is 0, and the RAM read enable is 1.
  • the RAM suspends the read data operation according to the rate matching flag of the previous clock cycle, and the decoder directly inserts 0 at the current data position.
  • the de-rate matching process is performed only once in the de-interleaving process, and the embodiment of the present invention performs two de-rate matching processes respectively, one in the de-interleaving process, and one in the de-interleaving process.
  • the first de-rate matching process only the storage is not The data of the operation is deleted, and the data in which the repetition and the puncturing are performed are deleted, thereby greatly saving the storage space of the interleave memory and reducing the depth of the existing interleave memory.
  • a second embodiment of the present invention provides a de-rate matching and de-interleaving apparatus.
  • the de-rate matching and de-interleaving apparatus includes: a first write data unit 41, a read data unit 42, and a second write data unit. 43.
  • the first write data unit 41 is configured to delete the data that has been repeatedly or punctured, and write the non-operation data into the storage unit 46 to generate the first data sequence;
  • the read data unit 42 is configured to: after generating the first data sequence of the specific number of transmission time intervals TTI, read the first data sequence in the storage unit 46 according to the rate matching pattern;
  • the second write data unit 43 is configured to insert a 0 to the current position of the read first data sequence to obtain a second data sequence when the rate matching flag is punctured;
  • the data sending unit 44 is configured to send the obtained second data sequence to the decoding unit
  • the decoding unit 45 is implemented by a decoder and configured to perform decoding processing on the second data sequence
  • the storage unit 46 is implemented by a RAM and configured to store a first data sequence.
  • the data refers to data after rate matching is performed, and the data after performing rate matching includes data that performs repetition or puncturing, and includes data that does not perform any operation, that is, no operation.
  • the apparatus further includes: a de-rate matching unit 47 configured to determine whether the data is data that is repeatedly, or punctured, or has no operation, by:
  • the data is determined to be non-operational data.
  • the rate matching unit 47 is further configured to read the rate matching pattern sequentially when the read data unit 42 reads the first data sequence in the storage unit 46, and determine whether the rate matching flag in the rate matching pattern is punched.
  • the notification data reading unit 42 suspends reading the data and notifies the second writing data unit 43 to write 0 at the current position of the first data sequence.
  • the data reading unit 42 is configured to suspend reading data after receiving the notification of the rate matching unit 47;
  • the second write data unit 43 is configured to receive the notification of the rate matching unit 47 after receiving the notification of the rate matching unit 47. Write 0 at the current position of the first data sequence.
  • the rate matching unit 47 is further configured to sequentially read the rate matching pattern when the read data unit 42 reads the first data sequence in the storage unit 46, and determine the rate in the rate matching pattern. Whether the matching flag is no operation; when the rate matching flag is no operation, notifying the data reading unit 42 to directly read the data of the current position in the first data sequence, and not performing any operation on the data; correspondingly, the data reading
  • the fetch unit 42 is configured to directly read the data of the current location in the first data sequence after receiving the notification of the rate matching unit 47, and does not perform any operation on the data.
  • a specific number of TTIs refers to a TTI, that is, after the first data sequence of one TTI is generated, the decoding operation is started.
  • the first write data unit 41, the read data unit 42 and the second write data unit 43, the data sending unit 44, and the de-rate matching unit 47 may be configured by a central processing unit (CPU, Central) in the intermediate node device.
  • CPU central processing unit
  • MPU Microprocessor
  • DSP Digital Signal Processor
  • FPGA Field-Programmable Gate Array
  • the embodiment of the invention also describes a storage medium in which a computer program is stored, the computer program being configured to perform the de-rate matching and de-interleaving methods of the foregoing embodiments.
  • embodiments of the present invention can be provided as a method, system, or computer program product. Accordingly, the present invention can take the form of a hardware embodiment, a software embodiment, or a combination of software and hardware. Moreover, the invention can take the form of a computer program product embodied on one or more computer-usable storage media (including but not limited to disk storage and optical storage, etc.) including computer usable program code.
  • the computer program instructions can also be stored in a computer readable memory that can direct a computer or other programmable data processing device to operate in a particular manner, such that the instructions stored in the computer readable memory produce an article of manufacture comprising the instruction device.
  • the apparatus implements the functions specified in one or more blocks of a flow or a flow and/or block diagram of the flowchart.
  • These computer program instructions can also be loaded onto a computer or other programmable data processing device such that a series of operational steps are performed on a computer or other programmable device to produce computer-implemented processing for execution on a computer or other programmable device.
  • the instructions provide steps for implementing the functions specified in one or more of the flow or in a block or blocks of a flow diagram.
  • the invention writes only the non-operational data into the interleave memory during the first interleaving process, thereby greatly reducing the storage pressure of the interleave memory, reducing the requirement for the memory depth of the interleave memory, and greatly saving the interleaving memory chip. Cost; moreover, before decoding, the data sequence required in the decoding process is restored by the second de-rate matching process, so that the decoding process can still be performed normally.

Abstract

本发明公开了一种解速率匹配和解交织的方法，第一次解交织过程中，将执行了重复或打孔的数据删除，将无操作的数据写入交织存储器中生成第一数据序列；当生成特定个数TTI的第一数据序列之后，根据速率匹配图样读交织存储器中的第一数据序列；当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列，将所述第二数据序列发送至译码器进行译码。本发明同时还公开了一种解速率匹配和解交织的装置及存储介质。

Description

一种解速率匹配和解交织的方法和装置、存储介质 技术领域
本发明涉及移动通信领域，尤其涉及一种解速率匹配和解交织的方法和装置、存储介质。
背景技术
交织编码能有效克服深衰落，交织分两个步骤，第一次交织和第二次交织，后续除非特殊说明，否则提及的交织为第一次交织，第一次交织是简单的列间变换块交织；速率匹配是指传输信道上的bit被重发或者打孔，确保传输信道(TrCH，Transport CHannel)复用后总的比特率与所分配的物理信道总的信道比特率相同。
在目前解交织和解速率匹配装置中，通常都是使用交织存储器，例如，随机存取存储器(RAM，RamdomAccessMemory)来缓存交织后的数据，一方面，交织后的数据中无论是执行了重复或打孔或无操作的数据均存储于交织存储器中；
另一方面，由于交织是按照无线帧的节奏来处理，即一个无线帧启动一次解交织和解速率匹配，而译码是按照传输时间间隔(TTI，Transmission Time Interval)的节奏来处理，即一个TTI会启动一次；由于TTI的长度通常大于一个无线帧的长度，也就是说，必须凑够TTI长度的无线帧之后，译码器才开始进行处理，因此，按照这样的处理节奏处理时，译码器所需要的输入数据都必须先缓存在交织存储器中，因此对所有待处理TrCH来说，在交织存储器中必须都保存一个TTI的数据，这使得第一次交织过程中用于存储数据的存储器具备非常大的存储空间；
可见，在解交织和解速率匹配过程中，需要交织存储器具有非常大的 存储空间，也就是说，对交织存储器的深度有很高的要求，这也使得存储器芯片的成本很高。
发明内容
为了解决现有存在的技术问题，本发明实施例期望提供一种解速率匹配和解交织的方法和装置、存储介质。
本发明实施例提供了一种解速率匹配和解交织的方法，所述方法包括：
第一次解交织过程中，将执行了重复或打孔的数据删除，将无操作数据写入交织存储器中生成第一数据序列；
当生成特定个数传输时间间隔TTI的第一数据序列之后，根据速率匹配图样读交织存储器中的第一数据序列；当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列，将所述第二数据序列发送至译码器进行译码。
上述方案中，将执行了重复或打孔的数据删除之前，所述方法还包括：
判断所述数据是否为执行了重复、或打孔、或无操作的数据。
上述方案中，通过以下方式判断所述数据是否为执行了重复、或打孔、或无操作的数据：
当所述数据对应的速率匹配图样中的速率匹配标志为重复或打孔时，确定所述数据为执行了重复或打孔的数据；
当所述数据对应的速率匹配图样中的速率匹配标志为无操作时，确定所述数据为无操作的数据。
上述方案中，所述特定个数TTI为1个TTI。
作为一种实现方式，所述方法还包括：
当速率匹配标志为无操作时，不对第一数据序列中的当前位置的数据执行任何操作。
本发明实施例提供了一种速率匹配和解交织装置，所述解速率匹配和 解交织装置，包括：第一写数据单元、读数据单元、第二写数据单元、数据发送单元、译码单元和存储单元；其中，
所述第一写数据单元，配置为将执行了重复或打孔的数据删除，并将无操作的数据写入存储单元中生成第一数据序列；
所述读数据单元，配置为生成特定个数传输时间间隔TTI的第一数据序列之后，根据速率匹配图样读存储单元中的第一数据序列；
所述第二写数据单元，配置为当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列；
所述数据发送单元，配置为将得到的第二数据序列发送至译码单元；
所述译码单元，配置为对所述第二数据序列进行译码处理；
所述存储单元，配置为存储第一数据序列。
作为一种实现方式，所述装置还包括：解速率匹配单元，配置为判断所述数据是否为执行了重复、或打孔、或无操作的数据。
上述方案中，所述解速率匹配单元，配置为通过以下方式判断所述数据是否为执行了重复、或打孔、或无操作的数据：
当所述数据对应的速率匹配图样中的速率匹配标志为重复或打孔时，确定所述数据为执行了重复或打孔的数据；
当所述数据对应的速率匹配图样中的速率匹配标志是否为无操作时，确定所述数据为无操作的数据。
上述方案中，所述特定个数TTI为1个TTI。
上述方案中，所述解速率匹配单元，还配置为在所述读数据单元读存储单元中的第一数据序列时，依次读取速率匹配图样，并判断速率匹配图样中的速率匹配标志是否为打孔；当速率匹配图样中的速率匹配标志为打孔时，通知数据读取单元暂停读取数据，并通知第二写数据单元在第一数据序列的当前位置写入0。
上述方案中，所述速率匹配单元，还配置为判断速率匹配图样中的速率匹配标志是否为无操作；当速率匹配标志为无操作时，通知所述数据读取单元直接读取第一数据序列中当前位置的数据，不对数据执行任何操作。
一种存储介质，所述存储介质中存储有计算机程序，所述计算机程序配置为执行前述的解速率匹配和解交织方法。
本发明实施例所提供的一种解速率匹配和解交织的方法和装置、存储介质，第一次解交织过程中，将执行了重复或打孔的数据删除，将无操作的数据写入交织存储器中生成第一数据序列；当生成特定个数TTI的第一数据序列之后，根据速率匹配图样读交织存储器中的第一数据序列；当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列，将所述第二数据序列发送至译码器进行译码。如此，通过在第一次交织过程中，仅将无操作的数据写入交织存储器中，从而大大减小交织存储器的存储压力，降低对交织存储器存储深度的要求，也大大节省了交织存储器芯片的成本；而且，在译码之前，通过第二解速率匹配过程，重新恢复译码过程中需要的数据序列，使得译码过程仍能正常执行。
附图说明
图1为本发明实施例提供的解速率匹配和解交织的方法流程图；
图2为本发明实施例提供的向交织存储器中写入数据的时序图；
图3为本发明实施例提供的读交织存储器数据及向译码器写入数据的时序图；
图4为本发明实施例提供的解速率匹配和解交织装置的基本结构图。
具体实施方式
为了有效减小交织存储器的面积，从而降低存储芯片的成本，通过研究协议中交织和速率匹配处理的特点发现：当速率匹配标志为重复时，对 应的数据无效，无需送给译码器，也就无需存入交织存储器中；当速率匹配标志为打孔时，打孔标志对应的数据位通常会补0，之后发送给译码器进行译码处理。其中的0其实是一个没有意义的数据，只是单纯为了凑足一个译码块的数据长度而添加。按照协议，打孔率最大为1/3，因此，在交织存储器中，最多可能会有1/3的空间用于存储这个没有意义的数据0，因此，要想减小交织存储器的深度，不存这些0是一个有效途径。
但是，在实际处理中，当速率匹配标志为打孔时，如果对应的0没有存储在交织存储器中，则译码器无法正常译码，因此在启动译码操作的时候，就需要再重新启动速率匹配模块，把打孔标志全部找出来，根据打孔标志填入0以后，再把数据拼凑好送给译码器。
本发明实施例中，第一次解交织过程中，将执行了重复或打孔的数据删除，将无操作的数据写入交织随机存取存储器存储器中生成第一数据序列；当生成特定个数TTI的第一数据序列之后，根据速率匹配图样读交织存储器中的第一数据序列；当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列，将所述第二数据序列发送至译码器进行译码。
下面通过附图及具体实施例对本发明做进一步的详细说明。
实施例一
本发明实施例一提供了一种解速率匹配和解交织的方法，如图2所示，该方法包括以下步骤：
步骤101：第一次解交织过程中，将执行了重复或打孔的数据删除，将无操作的数据写入交织存储器中生成第一数据序列；
具体的，所述交织存储器，可以由RAM等实现。
具体的，所述数据是指执行了速率匹配后的数据，所述执行了速率匹配后的数据中包括执行了重复或打孔的数据，还包括未执行任何操作，也 就是无操作的数据；
将执行了重复或打孔的数据删除之前，可以通过以下方式判断所述数据是否为执行了重复或打孔的数据：
判断所述数据对应的速率匹配图样中的速率匹配标志是否为重复或打孔，如果是，则确定所述数据为执行了重复或打孔的数据。
另外，可以通过以下方式判断所述数据是否为无操作进行判断：
判断所述数据对应的速率匹配图样中的速率匹配标志是否为无操作，如果是，则确定所述数据为无操作的数据。
具体的，速率匹配图样通常对应于特定的数据组，速率匹配图样中的比特依次对应于数据组中数据的速率匹配标志，速率匹配图样中包括两种比特：1和0，其中，1代表其对应的数据的速率匹配标志为重复或打孔，0代表其对应的数据的速率匹配标志无操作；其中，0对应的数据为有效数据；
因此，在这一步骤中，将在速率匹配图样中速率匹配标志为重复和打孔的数据删除，仅存储无操作的数据，从而生成第一数据序列。
向交织存储器(交织存储器以RAM为例)中写入数据的时序图如图2所示，其中，速率匹配图样中0电平代表无操作，1电平代表重复或打孔，因此，当速率匹配图样为0电平时，RAM写使能为1电平，此时，向RAM写地址中写入数据；当速率匹配图样为1电平时，RAM写使能为0电平，此时，停止向RAM写地址中写入数据；可见，当速率匹配图样为1电平时，RAM写使能为0电平，RAM写地址在RAM写使能为0电平时，不发送变化。
步骤102：当生成特定个数TTI的第一数据序列之后，根据速率匹配图样读交织存储器中的第一数据序列；当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列，将所述第二数据序列发送至译码器进行译码；
具体的，由于译码是以TTI为单位执行的，也就是说，当生成特定个数TTI的第一数据序列之后，才启动译码操作，将第一数据序列恢复成第二数据序列；较佳的，为了减轻交织存储器的存储压力，通常特定个数TTI是指一个TTI，即，生成满一个TTI的第一数据序列之后，即启动译码操作。
此时，根据速率匹配图样依次读交织存储器中的第一数据序列，当速率匹配标志为无操作时，不对第一数据序列中的当前位置的数据执行任何操作；当速率匹配标志为打孔时，向第一数据序列中当前位置插入0从而得到第二数据序列；之后，将所述第二数据序列发送至译码器进行译码处理。
图3为读交织存储器数据及向译码器写入数据的时序图，其中，交织存储器以RAM为例；如图3所示，在每一个时钟周期内，根据速率匹配图样读取RAM中数据；其中，在第一个时钟周期中，速率匹配图样为0，RAM读使能为1电平，此时，RAM读地址为An，在下一个时钟周期，RAM读数据为Dn，Dn即为上一个时钟周期在RAM读地址An中读取的数据，同时，在当前时钟周期，译码器输入数据Dn；因此，RAM读数据和译码器输入数据总是在RAM读地址后的下一个时钟周期内进行。图3中，在第3个时钟周期，速率匹配图样中的速率匹配标志为打孔，此时，RAM读使能为0，因此，RAM读地址与上一个时钟周期相同，在这一个时钟周期内，RAM读出数据Dn+1为An+1地址中的数据，同时译码器写入Dn+1；作为一种实现方式，在下一个时钟周期，速率匹配图样为0，RAM读使能为1，继续读下一个地址An+2，但是，RAM在该时钟周期内，根据上一时钟周期的速率匹配标志，暂停读数据操作，而译码器直接在当前数据位置插入0。
由此，可见，相对于现有技术中在解交织过程中仅执行一次的解速率匹配过程，本发明实施例分别执行了两次解速率匹配过程，一次是在解交织过程中，一次是在译码之前，由于第一次解速率匹配过程中，仅存储无 操作的数据，而将执行了重复和打孔的数据均删除，因此，大大节省了交织存储器的存储空间，降低现有交织存储器的深度。
实施例二
本发明实施例二提供了一种解速率匹配和解交织装置，如图4所示，所述解速率匹配和解交织装置，包括：第一写数据单元41、读数据单元42和第二写数据单元43、数据发送单元44、译码单元45和存储单元46；其中，
所述第一写数据单元41，配置为将执行了重复或打孔的数据删除，并将无操作的数据写入存储单元46中生成第一数据序列；
所述读数据单元42，配置为生成特定个数传输时间间隔TTI的第一数据序列之后，根据速率匹配图样读存储单元46中的第一数据序列；
所述第二写数据单元43，配置为当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列；
所述数据发送单元44，配置为将得到的第二数据序列发送至译码单元；
所述译码单元45，由译码器实现，配置为对所述第二数据序列进行译码处理；
所述存储单元46，由RAM实现，配置为存储第一数据序列。
具体的，所述数据是指执行了速率匹配后的数据，所述执行了速率匹配后的数据中包括执行了重复或打孔的数据，还包括未执行任何操作，也就是无操作的数据。
作为一种实现方式，所述装置还包括：解速率匹配单元47，配置为通过以下方式判断所述数据是否为执行了重复、或打孔、或无操作的数据：
当所述数据对应的速率匹配图样中的速率匹配标志为重复或打孔时，确定所述数据为执行了重复或打孔的数据；
当所述数据对应的速率匹配图样中的速率匹配标志是否为无操作时， 确定所述数据为无操作的数据。
所述速率匹配单元47，还配置为在所述读数据单元42读存储单元46中的第一数据序列时，依次读取速率匹配图样，并判断速率匹配图样中的速率匹配标志是否为打孔；当速率匹配图样中的速率匹配标志为打孔时，通知数据读取单元42暂停读取数据，并通知第二写数据单元43在第一数据序列的当前位置写入0。相应的，所述数据读取单元42，配置为在接收到速率匹配单元47的通知后，暂停读取数据；所述第二写数据单元43，配置为在接收到速率匹配单元47的通知后，在第一数据序列的当前位置写入0。
作为一种实现方式，所述速率匹配单元47，还配置为在所述读数据单元42读存储单元46中的第一数据序列时，依次读取速率匹配图样，并判断速率匹配图样中的速率匹配标志是否为无操作；当速率匹配标志为无操作时，通知所述数据读取单元42直接读取第一数据序列中当前位置的数据，不对数据执行任何操作；相应的，所述数据读取单元42，配置为接收到速率匹配单元47的通知后，直接读取第一数据序列中当前位置的数据，不对数据执行任何操作。
具体的，由于译码是以TTI为单位执行的，也就是说，当生成特定个数TTI的第一数据序列之后，才启动译码操作，将第一数据序列恢复成第二数据序列；较佳的，为了减轻交织存储器的存储压力，通常特定个数TTI是指一个TTI，即，生成满一个TTI的第一数据序列之后，即启动译码操作。
在具体实施过程中，上述第一写数据单元41、读数据单元42和第二写数据单元43、数据发送单元44及解速率匹配单元47可以由中间节点设备内的中央处理器(CPU，Central Processing Unit)、微处理器(MPU，Micro Processing Unit)、数字信号处理器(DSP，Digital Signal Processor)或可编程逻辑阵列(FPGA，Field－Programmable Gate Array)来实现。
本发明实施例还记载了一种存储介质，所述存储介质中存储有计算机程序，所述计算机程序配置为执行前述各实施例的解速率匹配和解交织方法。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
工业实用性
本发明通过在第一次交织过程中，仅将无操作的数据写入交织存储器中，从而大大减小交织存储器的存储压力，降低对交织存储器存储深度的要求，也大大节省了交织存储器芯片的成本；而且，在译码之前，通过第二解速率匹配过程，重新恢复译码过程中需要的数据序列，使得译码过程仍能正常执行。

Claims (12)

  1. 一种解速率匹配和解交织方法，包括：
    第一次解交织过程中，将执行了重复或打孔的数据删除，将无操作数据写入交织存储器中生成第一数据序列；
    当生成特定个数传输时间间隔TTI的第一数据序列之后，根据速率匹配图样读交织存储器中的第一数据序列；当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列，将所述第二数据序列发送至译码器进行译码。
  2. 根据权利要求1所述的方法，其中，将执行了重复或打孔的数据删除之前，所述方法还包括：
    判断所述数据是否为执行了重复、或打孔、或无操作的数据。
  3. 根据权利要求2所述的方法，其中，通过以下方式判断所述数据是否为执行了重复、或打孔、或无操作的数据：
    当所述数据对应的速率匹配图样中的速率匹配标志为重复或打孔时，确定所述数据为执行了重复或打孔的数据；
    当所述数据对应的速率匹配图样中的速率匹配标志为无操作时，确定所述数据为无操作的数据。
  4. 根据权利要求1所述的方法，其中，所述特定个数TTI为1个TTI。
  5. 根据权利要求1至4其中任一项所述的方法，其中，所述方法还包括：
    当速率匹配标志为无操作时，不对第一数据序列中的当前位置的数据执行任何操作。
  6. 一种速率匹配和解交织装置，包括：第一写数据单元、读数据单元、第二写数据单元、数据发送单元、译码单元和存储单元；其中，
    所述第一写数据单元，配置为将执行了重复或打孔的数据删除，并将 无操作的数据写入存储单元中生成第一数据序列；
    所述读数据单元，配置为生成特定个数传输时间间隔TTI的第一数据序列之后，根据速率匹配图样读存储单元中的第一数据序列；
    所述第二写数据单元，配置为当速率匹配标志为打孔时，向读出的第一数据序列当前位置插入0得到第二数据序列；
    所述数据发送单元，配置为将得到的第二数据序列发送至译码单元；
    所述译码单元，配置为对所述第二数据序列进行译码处理；
    所述存储单元，配置为存储第一数据序列。
  7. 根据权利要求6所述的装置，其中，所述装置还包括：解速率匹配单元，配置为判断所述数据是否为执行了重复、或打孔、或无操作的数据。
  8. 根据权利要求7所述的装置，其中，所述解速率匹配单元，配置为通过以下方式判断所述数据是否为执行了重复、或打孔、或无操作的数据：
    当所述数据对应的速率匹配图样中的速率匹配标志为重复或打孔时，确定所述数据为执行了重复或打孔的数据；
    当所述数据对应的速率匹配图样中的速率匹配标志是否为无操作时，确定所述数据为无操作的数据。
  9. 根据权利要求6所述的装置，其中，所述特定个数TTI为1个TTI。
  10. 根据权利要求7所述的装置，其中，所述解速率匹配单元，还配置为在所述读数据单元读存储单元中的第一数据序列时，依次读取速率匹配图样，并判断速率匹配图样中的速率匹配标志是否为打孔；当速率匹配图样中的速率匹配标志为打孔时，通知数据读取单元暂停读取数据，并通知第二写数据单元在第一数据序列的当前位置写入0。
  11. 根据权利要求10所述的装置，其中，所述速率匹配单元，还配置为判断速率匹配图样中的速率匹配标志是否为无操作；当速率匹配标志为无操作时，通知所述数据读取单元直接读取第一数据序列中当前位置的数 据，不对数据执行任何操作。
  12. 一种存储介质，所述存储介质中存储有计算机程序，所述计算机程序配置为执行权利要求1至5任一项所述的解速率匹配和解交织方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102238540B1 (ko) * 2017-01-03 2021-04-09 엘지전자 주식회사 펑처링된 데이터의 재전송 방법 및 이를 위한 장치
CN109672497B (zh) * 2017-10-16 2021-09-28 普天信息技术有限公司 一种极化码的速率匹配方法及装置
CN113055021A (zh) 2019-12-26 2021-06-29 深圳市中兴微电子技术有限公司 译码方法、装置、网络设备及存储介质
CN112787762B (zh) * 2021-04-12 2021-07-23 南京创芯慧联技术有限公司 信道编码后数据的速率匹配方法及其速率匹配装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101087181A (zh) * 2007-07-11 2007-12-12 中兴通讯股份有限公司 一种解交织和解速率匹配的方法
CN101330355A (zh) * 2008-07-24 2008-12-24 深圳华为通信技术有限公司 信道编码、译码方法和通信系统及设备
CN101674159A (zh) * 2009-09-28 2010-03-17 中兴通讯股份有限公司 一种解速率匹配的方法和装置
US20100158053A1 (en) * 2008-12-19 2010-06-24 Electronics And Telecommunications Research Institute Derate matching method and apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101087181A (zh) * 2007-07-11 2007-12-12 中兴通讯股份有限公司 一种解交织和解速率匹配的方法
CN101330355A (zh) * 2008-07-24 2008-12-24 深圳华为通信技术有限公司 信道编码、译码方法和通信系统及设备
US20100158053A1 (en) * 2008-12-19 2010-06-24 Electronics And Telecommunications Research Institute Derate matching method and apparatus
CN101674159A (zh) * 2009-09-28 2010-03-17 中兴通讯股份有限公司 一种解速率匹配的方法和装置

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