CN109672497B - 一种极化码的速率匹配方法及装置 - Google Patents

Abstract

本发明实施例提供一种极化码的速率匹配方法及装置。所述方法包括：将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；根据预设规则交织N单元缓存表对应的子信道集合，确定子信道集合对应的交织地址表；根据极化码速率匹配模式、交织地址表和N单元缓存表，输出长度为M的输出编码比特序列。本发明实施例提供将基本编码比特对应的子信道集合交织后，按照速率匹配模式确定输出编码比特序列，将有顺序相关性高的子信道进行重排，提高了交织特性，能够抵抗信道随机衰落的影响，进而提高了极化码编码性能。

Description

一种极化码的速率匹配方法及装置

技术领域

本发明实施例涉及通信技术领域，具体涉及一种极化码的速率匹配方法及装置。

背景技术

极化码是土耳其毕尔肯大学Erdal Arikan教授于2009年提出的一种依据数学理论严格证明可以达到仙农信道编码容量极限的信道编码方法。极化码作为目前唯一可理论证明达到仙农极限，并且具有可实用的线性复杂度编译码能力的信道编码技术，被3GPP工作组选定成为下一代通信系统5G中上下行控制信道的编码标准。

目前，3GPP工作组准备采纳的极化码基本采用了Arikan教授给出的经典定义的极化码，这种码的编码公式如下：

其中，公式(1-1)表示对长度为N的原始信息

利用变换矩阵G_N获得的编码输出

N为2的n次幂，变换矩阵G_N定义如下：

公式(1-2)中，B_N为比特反转的置换矩阵，二阶矩阵F的定义如下：

表示F的n阶克罗内克积。在极化码编码过程中，

中一部分比特用来携带信息，称为信息比特，另一部分比特置为收发端预先约定的固定值，称之为固定比特，如CRC比特。

图1为现有极化码编码器示意图，如图1所示，该极化码编码器中N＝8，采用8个子信道W，如果码率为0.5，那么8个子信道中4个子信道为信息信道，用于传输信息比特，另外4个子信道为固定信道，用于传输预先约定的固定比特。

图2为现有极化码编码流程示意图，如图2所示，极化码编码流程包括：首先计算CRC校验位，根据CRC比特和信息比特确定基本编码器的输入信息比特长度K，根据期望输出比特长度M，确定码率R和基本编码器的输出长度N，根据极化码编码方法确定N个子信道的可靠性序号表，根据极化码的速率匹配方式将CRC比特和信息比特映射到不同子信道。基本极化码编码器对输入信息比特进行编码，速率匹配模块确定信息比特对应的输出子信道和工作模式，交织及调制输出模块对速率匹配模块输出的信息比特进行重排，以抵抗信道随机衰落的影响。

极化码速率匹配模式有如下3种工作模式：1)重复模式，这种模式一般工作在低码率下，N小于M，并且N和M的数值比较接近；2)截断模式，这种模式一般工作在低码率下，N大于M，并且N和M的数值也比较接近，此时基本编码器有(N-M)条子信道被丢弃，对于译码器是未知的；3)截短模式，这种模式一般工作在高码率下，N大于M，在基本编码器输入端，信息源比特要添加(N-M)个零比特信息，在基本编码器输出N条子信道，速率匹配模块要将对应的(N-M)个子信道信息丢弃，而对于译码器来说，这些丢弃子信道是当作已知信息进行译码的，显然，这些子信道一般都选择通信可靠性最高的那些信道。这样，速率匹配模块输出的信息比特对应的各子信道顺序已经被打乱和调整过。

目前，交织器都是以抗无线衰落特性为目的进行设计的，交织器一般考虑将有顺序和相关性比较强的编码信息比特进行重排以抵抗随机衰落的影响。而对于极化码来说，速率匹配模块输出的信息比特对应的各子信道顺序可能已经被打乱和调整过。因此，直接对速率匹配输出的信息比特进行交织，将导致交织特性下降，影响极化码编码性能，不能很好地抵抗信道随机衰落的影响。

发明内容

针对现有技术中的缺陷，本发明实施例提供了一种极化码的速率匹配方法及装置。

第一方面，本发明实施例提供一种极化码的速率匹配方法，包括：

将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；

根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；

根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

第二方面，本发明实施例提供一种极化码的速率匹配装置，包括：

编码模块，用于将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；

交织模块，用于根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；

速率匹配模块，用于根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

第三方面，本发明实施例提供一种电子设备，包括：

存储器和处理器，所述处理器和所述存储器通过总线完成相互间的通信；所述存储器存储有可被所述处理器执行的程序指令，所述处理器调用所述程序指令能够执行如下方法：将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

第四方面，本发明实施例提供一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如下方法：将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

本发明实施例提供的极化码的速率匹配方法，将基本编码比特对应的子信道集合交织后，按照速率匹配模式确定输出编码比特序列，将有顺序相关性高的子信道进行重排，使交织后的子信道顺序扰乱，提高了交织特性，能够抵抗信道随机衰落的影响，进而提高了极化码编码性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有极化码编码器示意图；

图2为现有极化码编码流程示意图；

图3为本发明实施例提供的极化码的速率匹配方法流程示意图；

图4为本发明实施例提供的输出编码序列长度为256的未经交织的各子信道可靠性量度曲线示意图；

图5为本发明实施例提供的输出编码序列长度为256的极化码交织器输出的各子信道的可靠性量度曲线；

图6为本发明实施例提供的输出编码序列长度为128的未经交织的各子信道可靠性量度曲线示意图；

图7为本发明实施例提供的输出编码序列长度为128的极化码交织器输出的各子信道的可靠性量度曲线；

图8为本发明实施例提供的输出编码序列长度为512的未经交织的各子信道可靠性量度曲线示意图；

图9为本发明实施例提供的输出编码序列长度为512的极化码交织器输出的各子信道的可靠性量度曲线；

图10为本发明实施例提供的输出编码序列长度为96的极化码速率匹配方法性能示意图；

图11为本发明实施例提供的输出编码序列长度为768的极化码速率匹配方法性能示意图；

图12为本发明实施例提供的极化码的速率匹配装置的结构示意图；

图13为本发明实施例提供的电子设备的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图3为本发明实施例提供的极化码的速率匹配方法流程示意图，如图3所示，该方法包括：

步骤S31、将长度为K比特的信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；

具体地，当需要对一个原始信息进行极化码编码时，首先确定该原始信息的比特长度A，然后计算CRC校验位B，两者之和K值即为极化码编码器的输入信息比特长度，输入信息比特为原始信息比特加校验码，根据期望输出比特长度M，确定极化码编码器的输出长度N，根据极化码编码器生成长度为N比特的基本编码比特序列，并将基本编码比特序列缓存在N单元缓存表中，其中N个基本编码比特各对应一个传输信道的子信道，可以将各子信道的编号i，与其对应的基本编码比特关联，缓存在N单元缓存表中，其中N为2的正整数次幂，即N＝2ⁿ，n、K和M均为正整数。其中极化码编码器的编码过程可以为：首先根据映射表将输入编码序列映射到N个子信道，然后确定比特反转置换矩阵B_N，然后确定变换矩阵G_N，根据公式(1-1)确定基本编码比特序列。在实际应用中，极化码编码器还可以是其他对公式(1-1)改进的极化码编码器，本发明实施例对此不作限定。

例如，原始信息比特长度A为109比特，校验位B为19，则极化码编码器的输入信息比特长度为128比特，若期望输出比特长度为192，则极化码的码率为R＝K/M为0.67，则极化码编码器的输出长度N为256。

N值确定方法有多种，其中一种方法为：

由M确定最接近其大小的2个极化码编码器输出长度N1和N2，且N1＜＝M，N2＞＝M；

如果M＜(N1+N2)*0.45，若码率R＜0.5，则N＝N1，速率匹配模式为重复模式；若码率R≥0.5，则N＝N2，速率匹配模式为截短模式，截短长度LS＝N-M；

如果M≥(N1+N2)*0.45，若码率R＜0.5，则N＝N2，速率匹配模式为截断模式；若码率R≥0.5，则N＝N2，速率匹配模式为截短模式，截短长度LS＝N-M。

步骤S32、根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；

具体地，N单元缓存表存储了N个基本编码比特序列及其对应的子信道编号i，对N单元缓存表对应的子信道集合交织，确定每个子信道对应的交织地址j，关联子信道编号的交织地址j，确定子信道集合的交织地址表。例如，编号i为5的子信道的交织地址j为255等。

步骤S33、根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

具体地，极化码速率匹配模式有三种，重复模式、截断模式和截短模式。根据极化码速率匹配模式，从交织地址表中确定需要输出的子信道编号，之后根据子信道编号在N单元缓存中查找其对应的基本编码比特序列，将查找出的长度为M的基本编码比特序列作为输出编码比特序列，输出该输出编码比特序列。

本发明实施例提供的极化码的速率匹配方法，将基本编码比特对应的子信道集合交织后，按照速率匹配模式确定输出编码比特序列，将有顺序相关性高的子信道进行重排，使交织后的子信道顺序扰乱，提高了交织特性，能够抵抗信道随机衰落的影响，进而提高了极化码编码性能。

在上述实施例的基础上，进一步地，所述根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表，包括：

根据预先确定的所述子信道集合中每个子信道的可靠性量度值，确定二次置换交织器；

根据所述二次置换交织器确定所述每个子信道对应的交织地址；

对所述可靠性量度值排序，确定每个所述子信道的可靠性量度序号；

关联所述交织地址和所述可靠性量度序号，生成所述子信道集合对应的交织地址表。

具体地，在极化码编码之前，可以根据极化码编码器特点，确定每个子信道的可靠性量度值，例如可以使用华为极化重量算法(Polar Weight，PW)确定每个子信道的可靠性量度值。之后根据可靠性量度值确定二次置换交织器，其中二次置换交织器可以为基于整数环理论设计，根据二次置换交织器确定每个子信道对应的交织地址j，这样，二次置换交织器可以对可靠性量度均匀分布，同时，对每个子信道的可靠性量度值进行排序，确定每个子信道对应的可靠性量度序号p，之后，关联子信道编号i，交织地址j和可靠性量度序号p，生成子信道集合对应的交织地址表。例如子信道编号i为5，交织地址j为255，可靠性量度序号p为46。

本发明实施例提供的极化码的速率匹配方法，通过子信道的可靠性量度值确定二次置换交织器，交织器的设计使子信道的可靠性量度值均匀排序输出，交织器设计更加合理，进一步提高了交织性能，将有顺序相关性高的子信道进行重排，使交织后的子信道顺序扰乱，更能抵抗信道随机衰落的影响，进而提高了极化码编码性能。

在上述各实施例的基础上，进一步地，所述二次置换交织器根据下述公式确定：

Π(i)＝mod(f₀+f₁·i+f₂·i²,N),i＝0,1,...,(N-1) (2-1)

公式(2-1)中，f₀，f₁和f₂为根据数学整数环理论确定的约束条件参数，且f₀，f₁大于0，f₂为正偶数，所述i为子信道编号。

具体地，f₀，f₁和f₂是以数学整数环理论确定的约束条件为基础，假设满足该约束条件的f₀，f₁和f₂的集合为E，则f₀，f₁和f₂根据公式

最终确定，具体地：

其中，在公式(2-2)至公式(2-6)中，q＝0，1，…，K，K为输入信息比特序列长度，N_q为经过公式(2-1)交织后选择的连续某一段子信道的长度，

和

为经过公式(2-1)交织后某一段子信道的可靠性量度之和，P_q为经过公式(2-1)交织后的前面一段子信道量度序号和后面一段子信道量度序号的归一化差值，W_π为经过公式(2-1)交织后各信道可靠性量度，w_q为加权因子。在实际应用中，首先根据整数环理论确定多对约束条件f₀，f₁和f₂，针对每一对数值，根据公式(2-3)至公式(2-6)确定一个参考值，然后选择其中最小的参考值对应的f₀，f₁和f₂，根据公式(2-1)确定二次置换交织器。

本发明实施例提供的极化码的速率匹配方法，通过数学整数环理论设计约束条件参数，并对该约束条件参数进行优化，选择最佳约束条件参数，根据该约束条件参数确定二次置换交织器，交织器的设计使子信道的可靠性量度值均匀排序输出，交织器设计更加合理，进一步提高了交织性能，将有顺序相关性高的子信道进行重排，使交织后的子信道顺序扰乱，更能抵抗信道随机衰落的影响，进而提高了极化码编码性能。

在上述各实施例的基础上，进一步地，所述根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列，包括：

若极化码速率匹配模式为重复模式，则根据所述交织地址表中的交织地址，按顺序确定M个交织地址对应的子信道序列；

根据所述子信道序列，从所述N单元缓存表中确定M个输出编码比特；

输出所述输出编码比特。

具体地，极化码速率匹配模式为重复模式时，基本编码比特序列长度N小于输出编码比特序列长度M，按照交织地址顺序确定M个交织地址对应的子信道序列，例如，N为256，M为290，则确定的M个交织地址包括256个交织地址加按交织地址顺序0-34重复的子信道序列，根据子信道序列编号从N单元缓存中查找子信道对应的基本编码比特，将查找出的基本编码比特作为输出编码比特，输出M个输出编码比特。

本发明实施例提供的极化码的速率匹配方法，当极化码匹配模式为重复模式时，根据交织地址顺序确定M个输出编码比特，提高了输出编码比特交织性能，更能抵抗信道随机衰落的影响，进而提高了极化码编码性能。

在上述各实施例的基础上，进一步地，所述根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列，包括：

若极化码速率匹配模式为截断模式，则根据所述交织地址表，确定可靠性量度序号；

判断所述可靠性量度序号是否小于输出编码比特序列长度M；

若所述可靠性量度序号小于M，则从所述N单元缓存表中确定所述可靠性量度序号对应的输出编码比特；

输出所述输出编码比特。

具体地，若极化码速率匹配模式为截断模式，基本编码比特序列长度N大于输出编码比特序列长度M，如果当前用户信道为低衰落信道场景，则根据交织地址表确定每个子信道的可靠性量度序号p，若该序号p小于M数值，例如可靠性量度序号为5，而M为190，根据交织地址确定可靠性量度序号为5的子信道编号为21，则从N单元缓存表中确定编号为21的子信道的基本编码比特，将其作为输出编码比特，这样就可以得到M个输出编码比特，输出M个输出编码比特。在其他场景下，直接输出该编码比特，然后按照每节拍继续操作，直至完成M个输出编码比特输出。

本发明实施例提供的极化码的速率匹配方法，当极化码匹配模式为截断模式时，根据可靠性量度序号确定M个输出编码比特，提高了输出编码比特交织性能，更能抵抗信道随机衰落的影响，进而提高了极化码编码性能。

在上述各实施例的基础上，进一步地，所述根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列，包括：

若所述极化码速率匹配模式为截短模式下，则根据所述交织地址表，确定可靠性量度序号；

判断所述可靠性量度序号是否大于或等于截短长度LS，其中LS＝N-M；

若所述量度序号大于或等于截短长度LS，则从所述N单元缓存表中确定所述可靠性量度序号对应的输出编码比特；

输出所述输出编码比特。

具体地，若极化码速率匹配模式为截短模式，基本编码比特序列长度N大于输出编码比特序列长度M，截短长度为LS＝N-M，则根据交织地址表确定每个子信道的可靠性量度序号p，若该序号p小于LS数值，例如可靠性量度序号为5，而LS为60，根据交织地址确定可靠性量度序号为5的子信道编号为21，则从N单元缓存表中确定编号为21的子信道的基本编码比特，将其作为输出编码比特，这样就可以得到M个输出编码比特，输出M个输出编码比特。

本发明实施例提供的极化码的速率匹配方法，当极化码匹配模式为截短模式时，根据可靠性量度序号确定M个输出编码比特，提高了输出编码比特交织性能，更能抵抗信道随机衰落的影响，进而提高了极化码编码性能。

例如原始信息比特长度A＝109比特，采用19位CRC校验位(B＝19)，极化码编码器输入信息比特长度K＝A+B＝128比特，速率匹配期望输出比特长度M＝192，经计算，极化码的码率R＝K/M＝0.67，则该速率匹配模式为截短模式，基本编码器输出长度N＝256，截短长度LS＝N-M＝64比特。采用公式(2-1)二次置换交织器，所选取的f₀，f₁和f₂分别为：f₀＝67,f₁＝37f,₂＝128。表1为对各子信道交织后的交织地址表，由表1可以看出，经过本发明实施例的二次置换交织器，各子信道可靠性量度均匀分布，交织性良好。

表1对各子信道交织后的交织地址表

本实例中，图4为本发明实施例提供的输出编码序列长度为256的未经交织的各子信道可靠性量度曲线示意图，图5为本发明实施例提供的输出编码序列长度为256的极化码交织器输出的各子信道的可靠性量度曲线，由图4和图5可以看出，经过交织器交织后的各子信道可靠性量度分布均匀。

根据3GPP RAN1#90次会议确定的下行控制信道所需的信道交织器性能评估假定，对本发明实施例的极化码速率匹配方法的性能进行仿真。表2为信道交织器性能评估参数表：

表2信道交织器性能评估参数表

根据3GPP RAN1#90次会议约定，CRC校验公式为：

gCRC24(D)＝[D24+D23+D21+D20+D17+D15+D13+D12+D8+D4+D2+D+1]，对于仿真假设里信息载荷30比特信息长度/聚合等级为1(期望输出长度M为96比特)的仿真条件下，该极化码编码器输入信息长度＝54比特，码率＝0.56，则，该速率匹配模式为截短模式，极化码编码器输出长度N＝128，截短长度LS＝N-M＝32比特。二次置换交织器设计所选取的f₀，f₁和f₂分别为如下：f₀＝45,f₁＝3,f₂＝36。

本实例中，图6为本发明实施例提供的输出编码序列长度为128的未经交织的各子信道可靠性量度曲线示意图，图7为本发明实施例提供的输出编码序列长度为128的极化码交织器输出的各子信道的可靠性量度曲线，由图6和图7可以看出，经过交织器交织后的各子信道可靠性量度分布均匀。

对于仿真假设里信息载荷60比特信息长度/聚合等级为8(期望输出长度M为768比特)的仿真条件下，该极化码编码器输入信息长度＝84比特，码率＝0.11，则该速率匹配模式为重复模式，极化码编码器输出长度N＝512(按照3GPP限定下行控制信道极化码基本编码器最大长度)。二次置换交织器设计所选取的f₀，f₁和f₂分别为如下：f₀＝380,f₁＝93,f₂＝20。

本实例中，图8为本发明实施例提供的输出编码序列长度为512的未经交织的各子信道可靠性量度曲线示意图，图9为本发明实施例提供的输出编码序列长度为512的极化码交织器输出的各子信道的可靠性量度曲线，由图8和图9可以看出，经过交织器交织后的各子信道可靠性量度分布均匀。

此外，图10为本发明实施例提供的输出编码序列长度为96的极化码速率匹配方法性能示意图，图11为本发明实施例提供的输出编码序列长度为768的极化码速率匹配方法性能示意图，由图10和图11可以看出，本发明实施例提供的极化码速率匹配方法误码率/误块率的性能曲线明显优于现有技术。

图12为本发明实施例提供的极化码的速率匹配装置的结构示意图，如图12所示，该装置包括：编码模块1201、交织模块1202和速率匹配模块1203，其中：

编码模块1201用于将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；交织模块1202用于根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；速率匹配模块1203用于根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

具体地，当需要对一个原始信息进行极化码编码时，首先编码模块1201确定该原始信息的比特长度A，然后计算CRC校验位B，两者之和K值即为极化码编码器的输入信息比特长度，输入信息比特为原始信息比特加校验码，根据期望输出比特长度M，确定极化码编码器的输出长度N，根据极化码编码器生成长度为N比特的基本编码比特序列，并将基本编码比特序列缓存在N单元缓存表中，其中N个基本编码比特各对应一个传输信道的子信道，可以将各子信道的编号i，与其对应的基本编码比特关联，缓存在N单元缓存表中，其中N为2的正整数次幂，即N＝2ⁿ，n、K和M均为正整数。其中极化码编码器的编码过程可以为：首先根据映射表将输入编码序列映射到N个子信道，然后确定比特反转置换矩阵B_N，然后确定变换矩阵G_N，根据公式(1-1)确定基本编码比特序列。在实际应用中，极化码编码器还可以是其他对公式(1-1)改进的极化码编码器，本发明实施例对此不作限定。N单元缓存表存储了N个基本编码比特序列及其对应的子信道编号i，交织模块1202对N单元缓存表对应的子信道集合交织，确定每个子信道对应的交织地址j，关联子信道编号的交织地址j，确定子信道集合的交织地址表。例如，编号i为5的子信道的交织地址j为255等。

极化码速率匹配模式有三种，重复模式、截断模式和截短模式。速率匹配模块1203根据极化码速率匹配模式，从交织地址表中确定需要输出的子信道编号，之后根据子信道编号在N单元缓存中查找其对应的基本编码比特序列，将查找出的长度为M的基本编码比特序列作为输出编码比特序列，输出该输出编码比特序列。本发明实施例提供的装置，用于实现上述方法，其功能具体参照上述方法实施例，此处不再赘述。

本发明实施例提供的极化码的速率匹配装置，将基本编码比特对应的子信道集合交织后，按照速率匹配模式确定输出编码比特序列，将有顺序相关性高的子信道进行重排，使交织后的子信道顺序扰乱，提高了交织特性，能够抵抗信道随机衰落的影响，进而提高了极化码编码性能。

在上述实施例的基础上，进一步地，所述速率匹配模块包括：

交织器确定单元，用于根据预先确定的所述子信道集合中每个子信道的可靠性量度值，确定二次置换交织器；

交织单元，用于根据所述二次置换交织器确定所述每个子信道对应的交织地址；

排序单元，用于对所述可靠性量度值排序，确定每个所述子信道的可靠性量度序号；

关联单元，用于关联所述交织地址和所述可靠性量度序号，生成所述子信道集合对应的交织地址表。

具体地，在极化码编码之前，交织器确定单元可以根据极化码编码器特点，确定每个子信道的可靠性量度值，例如可以使用华为极化重量算法(Polar Weight，PW)确定每个子信道的可靠性量度值。之后交织器确定单元根据可靠性量度值确定二次置换交织器，其中二次置换交织器可以为基于整数环理论设计，交织单元根据二次置换交织器确定每个子信道对应的交织地址j，这样，二次置换交织器可以对可靠性量度均匀分布，同时，排序单元对每个子信道的可靠性量度值进行排序，确定每个子信道对应的可靠性量度序号p，之后，关联单元关联子信道编号i，交织地址j和可靠性量度序号p，生成子信道集合对应的交织地址表。例如子信道编号i为5，交织地址j为255，可靠性量度序号p为46。本发明实施例提供的装置，用于实现上述方法，其功能具体参照上述方法实施例，此处不再赘述。

本发明实施例提供的极化码的速率匹配装置，通过子信道的可靠性量度值确定二次置换交织器，交织器的设计使子信道的可靠性量度值均匀排序输出，交织器设计更加合理，进一步提高了交织性能，将有顺序相关性高的子信道进行重排，使交织后的子信道顺序扰乱，更能抵抗信道随机衰落的影响，进而提高了极化码编码性能。

图13为本发明实施例提供的电子设备的结构示意图，如图13所示，所述设备包括：处理器(processor)1301、存储器(memory)1302和总线1303；

其中，处理器1301和存储器1302通过所述总线1303完成相互间的通信；

处理器1301用于调用存储器1302中的程序指令，以执行上述各方法实施例所提供的方法，例如包括：将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

本发明实施例公开一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计算机能够执行上述各方法实施例所提供的方法，例如包括：将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

本发明实施例提供一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储计算机指令，所述计算机指令使所述计算机执行上述各方法实施例所提供的方法，例如包括：将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所描述的装置等实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上各实施例仅用以说明本发明的实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明的实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明的实施例各实施例技术方案的范围。

Claims (8)

1.一种极化码的速率匹配方法，其特征在于，包括：

将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；

根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；

根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列；

其中，所述根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表，包括：

根据预先确定的所述子信道集合中每个子信道的可靠性量度值，确定二次置换交织器；

根据所述二次置换交织器确定所述每个子信道对应的交织地址；

对所述可靠性量度值排序，确定每个所述子信道的可靠性量度序号；

关联所述交织地址和所述可靠性量度序号，生成所述子信道集合对应的交织地址表。

2.根据权利要求1所述的方法，其特征在于，所述二次置换交织器根据下述公式确定：

Π(i)＝mod(f₀+f₁·i+f₂·i²,N),i＝0,1,...,(N-1) (2-1)

公式(2-1)中，f₀，f₁和f₂为根据数学整数环理论确定的约束条件参数，且f₀，f₁大于0，f₂为正偶数，所述i为子信道编号。

3.根据权利要求2所述的方法，其特征在于，所述根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列，包括：

若极化码速率匹配模式为重复模式，则根据所述交织地址表中的交织地址，按顺序确定M个交织地址对应的子信道序列；

根据所述子信道序列，从所述N单元缓存表中确定M个输出编码比特；

输出所述输出编码比特。

4.根据权利要求2所述的方法，其特征在于，所述根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列，包括：

若极化码速率匹配模式为截断模式，则根据所述交织地址表，确定可靠性量度序号；

判断所述可靠性量度序号是否小于输出编码比特序列长度M；

若所述可靠性量度序号小于M，则从所述N单元缓存表中确定所述可靠性量度序号对应的输出编码比特；

输出所述输出编码比特。

5.根据权利要求2所述的方法，其特征在于，所述根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列，包括：

若所述极化码速率匹配模式为截短模式下，则根据所述交织地址表，确定可靠性量度序号；

判断所述可靠性量度序号是否大于或等于截短长度LS，其中LS＝N-M；

若所述量度序号大于或等于截短长度LS，则从所述N单元缓存表中确定所述可靠性量度序号对应的输出编码比特；

输出所述输出编码比特。

6.一种极化码的速率匹配装置，其特征在于，包括：

编码模块，用于将长度为K比特的输入信息比特序列进行极化码编码，根据期望输出比特长度M，生成长度为N比特的基本编码比特序列，将所述基本编码比特序列缓存在N单元缓存表中，其中，N＝2ⁿ，n、K和M均为正整数；

交织模块，用于根据预设规则交织所述N单元缓存表对应的子信道集合，确定所述子信道集合对应的交织地址表；

速率匹配模块，用于根据极化码速率匹配模式、所述交织地址表和所述N单元缓存表，输出长度为M的输出编码比特序列；

其中，所述速率匹配模块包括：

交织器确定单元，用于根据预先确定的所述子信道集合中每个子信道的可靠性量度值，确定二次置换交织器；

交织单元，用于根据所述二次置换交织器确定所述每个子信道对应的交织地址；

排序单元，用于对所述可靠性量度值排序，确定每个所述子信道的可靠性量度序号；

关联单元，用于关联所述交织地址和所述可靠性量度序号，生成所述子信道集合对应的交织地址表。

7.一种电子设备，其特征在于，包括：

存储器和处理器，所述处理器和所述存储器通过总线完成相互间的通信；所述存储器存储有可被所述处理器执行的程序指令，所述处理器调用所述程序指令能够执行如权利要求1至5任一所述的方法。

8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至5任一所述的方法。

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