WO2016063700A1 - 位相同期回路および周波数シンセサイザ - Google Patents

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    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal

Definitions

  • the present disclosure relates to a phase synchronization circuit that operates using a digital signal, and a frequency synthesizer.
  • a frequency synthesizer (phase synchronization circuit) is mounted to generate a signal having a desired frequency.
  • a frequency synthesizer includes an analog PLL and a digital PLL (ADPLL; All-digital Phase Locked Loop) (for example, Patent Documents 1 to 3).
  • ADPLL All-digital Phase Locked Loop
  • Patent Documents 1 to 3 Patent Documents 1 to 3.
  • the frequency synthesizer is configured by a digital PLL, for example, the layout area of the integrated circuit can be reduced and the power consumption can be reduced as compared with the case where the frequency synthesizer is configured by an analog PLL.
  • Non-Patent Document 1 discloses a circuit that generates a four-phase signal based on a signal output from an oscillation circuit and feeds back one of the four-phase signals.
  • phase noise is low, and further reduction of the phase noise is expected.
  • the phase synchronization circuit includes a reference phase generation circuit, an oscillation circuit, a signal generation circuit, and a phase detection circuit.
  • the reference phase generation circuit sequentially generates reference phase values.
  • the oscillation circuit generates the first clock based on the difference between the reference phase value and the feedback phase value.
  • the signal generation circuit generates a plurality of second clocks having different phases based on the first clock, and generates the plurality of second clocks a plurality of times in each of the period periods corresponding to one period of the reference clock.
  • a third clock is generated by switching.
  • the phase detection circuit obtains the phase value of the third clock and outputs it as a feedback phase value.
  • a frequency synthesizer includes a reference phase generation circuit, an oscillation circuit, a signal generation circuit, and a phase detection circuit.
  • the reference phase generation circuit sequentially generates reference phase values.
  • the oscillation circuit generates the first clock based on the difference between the reference phase value and the feedback phase value.
  • the signal generation circuit generates a plurality of second clocks having different phases based on the first clock, and generates the plurality of second clocks a plurality of times in each of the period periods corresponding to one period of the reference clock.
  • a third clock is generated by switching.
  • the phase detection circuit obtains the phase value of the third clock and outputs it as a feedback phase value.
  • the reference phase value is sequentially generated, and the first phase value is determined based on the difference between the reference phase value and the feedback phase value (phase value of the third clock).
  • a clock is generated, and a third clock is generated based on the first clock.
  • a plurality of second clocks having different phases are generated based on the first clock, and a third clock is generated by switching the plurality of second clocks a plurality of times in each period. .
  • phase synchronization circuit and the frequency synthesizer According to the phase synchronization circuit and the frequency synthesizer according to the embodiment of the present disclosure, a plurality of second clocks are generated based on the first clock, and the plurality of second clocks are switched a plurality of times in each cycle period. Since the third clock is generated by the above, phase noise can be reduced.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 2 is a timing waveform diagram illustrating an operation example of the signal generation circuit illustrated in FIG. 1.
  • FIG. 2 is a timing waveform diagram illustrating an operation example of the TDC illustrated in FIG. 1. It is explanatory drawing showing an example of the conversion characteristic in TDC shown in FIG.
  • FIG. 2 is a timing waveform diagram illustrating an operation example of the phase synchronization circuit illustrated in FIG. 1.
  • FIG. 6 is a timing waveform diagram illustrating another operation example of the phase synchronization circuit illustrated in FIG. 1.
  • FIG. 6 is a timing waveform diagram illustrating an operation example of a phase synchronization circuit according to a comparative example.
  • FIG. 10 is an explanatory diagram illustrating another example of the operation of the phase synchronization circuit illustrated in FIG. 1.
  • FIG. 12 is a timing waveform diagram illustrating an operation example of a phase locked loop according to another comparative example.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a phase synchronization circuit according to a modification.
  • FIG. 12 is a timing waveform diagram illustrating another operation example of the phase locked loop according to the modification.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a phase locked loop according to another modification.
  • FIG. 10 is a timing waveform diagram illustrating another operation example of the phase locked loop circuit according to another modification.
  • FIG. 10 is an explanatory diagram illustrating another example of the phase locked loop circuit according to another modification.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a phase locked loop according to another modification.
  • FIG. 10 is a timing waveform diagram illustrating another operation example of the phase locked loop circuit according to another modification.
  • FIG. 10 is a timing waveform diagram illustrating an operation example of a phase locked loop according to another modification.
  • FIG. 10 is a timing waveform diagram illustrating another operation example of the phase locked loop circuit according to another modification.
  • FIG. 1 illustrates a configuration example of a phase synchronization circuit (phase synchronization circuit 1) according to an embodiment.
  • a wiring indicated by a thick line indicates a so-called bus wiring that transmits a word composed of a plurality of bits
  • a wiring indicated by a thin line indicates a wiring that transmits one signal or a differential signal.
  • the phase synchronization circuit 1 is a digital PLL composed of a digital circuit, and generates a clock signal DCOCLK based on a reference clock signal REFCLK.
  • the frequency fclk of the clock signal DCOCLK is higher than the frequency fref of the reference clock signal REFCLK.
  • the phase synchronization circuit 1 includes a control circuit 11, a reference phase generation circuit 12, a phase comparison circuit 13, a loop filter 14, an oscillation circuit 15, a signal generation circuit 16, and a phase detection circuit 20.
  • the control circuit 11 generates the frequency control word FCW and supplies it to the reference phase generation circuit 12, and also generates the phase rotation word PRW and supplies it to the signal generation circuit 16.
  • the control circuit 11 controls the frequency fclk of the clock signal DCOCLK generated by the oscillation circuit 15 by using the frequency control word FCW and the phase rotation word PRW.
  • the reference phase generation circuit 12 generates the reference phase word PW1 based on the frequency control word FCW. Specifically, the reference phase generation circuit 12 cumulatively adds the values indicated by the frequency control word FCW, generates a reference phase value, and outputs the reference phase value as the reference phase word PW1.
  • the phase comparison circuit 13 generates a phase error word PEW based on the reference phase word PW1 and the phase word PW2. Specifically, the phase comparison circuit 13 obtains a phase error value by subtracting the phase value indicated by the phase word PW2 from the reference phase value indicated by the reference phase word PW1, and obtains the phase error value as the phase error word PEW. As output.
  • the loop filter 14 generates the control word CW based on the phase error word PEW. Specifically, the loop filter 14 smoothes the phase error value indicated by the phase error word PEW and outputs the smoothed phase error value as the control word CW.
  • the oscillation circuit 15 generates the clock signal DCOCLK based on the control word CW.
  • the oscillation circuit 15 supplies the generated clock signal DCOCLK to the signal generation circuit 16 and outputs it from the output terminal TOUT of the phase synchronization circuit 1.
  • the signal generation circuit 16 generates the clock signal CLK based on the clock signal DCOCLK, the reference clock signal REFCLK, and the phase rotation word PRW. Specifically, the signal generation circuit 16 first generates four clock signals IP, QP, IN, and QN having different phases based on the clock signal DCOCLK. The signal generation circuit 16 generates the clock signal CLK by switching these four clock signals IP, QP, IN, and QN.
  • FIG. 2 shows an operation example of the signal generation circuit 16, (A) shows the waveform of the clock signal DCOCLK, and (B) to (E) show the waveforms of the clock signals IP, QP, IN, and QN.
  • the clock signal IP has the same phase as the clock signal DCOCLK.
  • the clock signal QP has a phase delayed by 90 degrees (1/4 cycle) from the clock signal IP
  • the clock signal IN has a phase delayed by 90 degrees from the clock signal QP
  • QN has a phase delayed by 90 degrees with respect to the clock signal IN and has a phase advanced by 90 degrees with respect to the clock signal IP.
  • the signal generation circuit 16 sequentially selects one of the four clock signals IP, QP, IN, and QN based on the reference clock signal REFCLK and the phase rotation word PRW to generate the clock signal CLK.
  • the signal generation circuit 16 uses four clocks in each of the periods PR corresponding to one cycle of the reference clock signal REFCLK.
  • a clock signal whose phase is delayed by a quarter cycle from the selected clock signal among the signals IP, QP, IN, and QN is newly selected. That is, for example, the signal generation circuit 16 newly selects the clock signal QP when the clock signal IP is selected, and newly selects the clock signal IN when the clock signal QP is selected.
  • the clock signal IN is selected
  • the clock signal QN is newly selected, and when the clock signal QN is selected, the clock signal IP is newly selected to switch the clock signal.
  • the signal generation circuit 16 selects one of the four clock signals IP, QP, IN, and QN in each period PR.
  • a clock signal whose phase is advanced by 1 ⁇ 4 period from the clock signal is newly selected. That is, for example, the signal generation circuit 16 newly selects the clock signal QN when the clock signal IP is selected, and newly selects the clock signal IP when the clock signal QP is selected.
  • the clock signal IN is selected, the clock signal QP is newly selected, and when the clock signal QN is selected, the clock signal IN is newly selected to switch the clock signal.
  • the phase rotation value P is “ ⁇ 1/4” as described above, the signal generation circuit 16 switches the clock signal a plurality of times in each period PR, as will be described later. A clock signal whose phase is advanced by a period is newly selected.
  • the phase detection circuit 20 detects the phase of the clock signal CLK based on the clock signal CLK and the reference clock signal REFCLK, and outputs the detection result as the phase word PW2.
  • the phase detection circuit 20 includes an accumulator 21, a TDC (Time-to-Digital Converter) 22, and an adder circuit 23.
  • the accumulator 21 acquires the integer part of the phase value of the clock signal CLK by counting the number of pulses of the clock signal CLK, and outputs it as the phase word D1.
  • the TDC 22 obtains the decimal part of the phase value of the clock signal CLK by comparing the transition timing of the clock signal CLK with the transition timing of the reference clock signal REFCLK, and outputs it as the phase word D2.
  • FIG. 3 shows an input signal of the TDC 22, wherein (A) shows the waveform of the reference clock signal REFCLK, and (B) shows the waveform of the clock signal CLK.
  • FIG. 4 shows an example of conversion characteristics in the TDC 22.
  • the TDC 22 obtains the position of the rising timing of the reference clock signal REFCLK in the period PC (time TC) corresponding to one cycle of the clock signal CLK.
  • the TDC 22 outputs a value corresponding to the time td from the rising timing t1 of the clock signal CLK to the rising timing t2 of the reference clock signal REFCLK as the phase word D2.
  • the value of the phase word D2 is 0 or more and less than 1, and increases with time td.
  • the conversion characteristic of the TDC 22 is desirably a linear characteristic as indicated by the characteristic W1, but may have non-linearity as indicated by the characteristic W2.
  • the phase synchronization circuit 1 since the signal generation circuit 16 is provided, the possibility that the phase noise of the clock signal DCOCLK increases can be reduced even when the TDC 22 has nonlinear conversion characteristics, as will be described later. It has become.
  • the addition circuit 23 generates the phase word PW2 based on the phase words D1 and D2. That is, since the phase word D1 indicates the integer part of the phase value of the clock signal CLK and the phase word D2 indicates the fractional part of the phase value of the clock signal CLK, the adder circuit 23 has the value and the phase indicated by the phase word D1. The phase value of the clock signal CLK is obtained by adding the value indicated by the word D2. The adder circuit 23 outputs the addition result as the phase word PW2.
  • the clock signal DCOCLK corresponds to a specific example of “first clock” in the present disclosure
  • the clock signals IP, QP, IN, and QP are specific examples of “plurality of second clocks” in the present disclosure.
  • the clock signal CLK corresponds to a specific example of “third clock” in the present disclosure.
  • the reference clock signal REFCLK corresponds to a specific example of “reference clock” in the present disclosure.
  • the value of the reference phase word PW1 corresponds to a specific example of “reference phase value” in the present disclosure
  • the value of the phase word PW2 corresponds to a specific example of “feedback phase value” in the present disclosure.
  • the period PR corresponds to a specific example of “period period” in the present disclosure.
  • the control circuit 11 generates a frequency control word FCW and a phase rotation word PRW.
  • the reference phase generation circuit 12 generates a reference phase word PW1 based on the frequency control word FCW.
  • the phase comparison circuit 13 generates a phase error word PEW based on the reference phase word PW1 and the phase word PW2.
  • the loop filter 14 generates a control word CW based on the phase error word PEW.
  • the oscillation circuit 15 generates a clock signal DCOCLK based on the control word CW.
  • the signal generation circuit 16 generates the clock signal CLK based on the clock signal DCOCLK, the reference clock signal REFCLK, and the phase rotation word PRW. Specifically, the signal generation circuit 16 first generates four clock signals IP, QP, IN, and QN having different phases based on the clock signal DCOCLK. The signal generation circuit 16 generates the clock signal CLK by switching these four clock signals IP, QP, IN, and QN.
  • the phase detection circuit 20 detects the phase of the clock signal CLK based on the clock signal CLK and the reference clock signal REFCLK, and outputs the detection result as the phase word PW2. Specifically, the accumulator 21 acquires the integer part of the phase value of the clock signal CLK by counting the number of pulses of the clock signal CLK, and outputs it as the phase word D1. The TDC 22 obtains the decimal part of the phase value of the clock signal CLK by comparing the transition timing of the clock signal CLK with the transition timing of the reference clock signal REFCLK, and outputs it as the phase word D2. The adder circuit 23 generates a phase word PW2 by adding the value indicated by the phase word D1 and the value indicated by the phase word D2.
  • phase synchronization circuit 1 Next, the operation of the phase synchronization circuit 1 will be described in detail with some examples.
  • a case where the value (frequency ratio fratio) obtained by dividing the frequency fclk of the clock signal DCOCLK by the frequency fref of the reference clock signal REFCLK is “4.1” will be described as an example.
  • FIG. 5 shows an example of the operation of the phase synchronization circuit 1.
  • (A) to (D) show the waveforms of the four clock signals IP, QP, IN, and QN, respectively, and (E) shows the reference clock signal. The waveform of REFCLK is shown, and (F) shows the waveform of the clock signal CLK.
  • the waveform indicated by the thick line indicates the waveform portion selected by the signal generation circuit 16.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.85” and the value of the phase rotation word PRW to “+1/4”.
  • the signal generation circuit 16 generates four clock signals IP, QP, IN, and QN based on the clock signal DCOCLK, and generates a clock signal CLK by switching these clock signals IP, QP, IN, and QN. Then, the phase detection circuit 20 detects the phase of the clock signal CLK based on the clock signal CLK and the reference clock signal REFCLK. This operation will be described in detail below.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16 switches the clock signal once during the period from timing t11 to t13. Specifically, the signal generation circuit 16 selects the clock signal IP and outputs it as the clock signal CLK in the period from the timing t11 to t12, and switches the clock signal from the clock signal IP to the clock signal QP at the timing t12. (FIG. 5 (A), (B), (F)).
  • the phase detection circuit 20 detects the phase of the clock signal and outputs it as the phase word PW2.
  • the accumulator 21 outputs the phase word D1 indicating the value “3”.
  • the TDC 22 obtains the position of the rising timing (timing t13) of the reference clock signal REFCLK in the period PC corresponding to one cycle of the clock signal CLK.
  • the TDC 22 outputs a phase word D2 indicating the value “0.85”.
  • the reference phase generation circuit 12 generates the reference phase word PW1 based on the frequency control word FCW.
  • the frequency control word FCW is “3.85”
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts at this timing t13, and the signal generation circuit 16 switches the clock signal from the clock signal QP to the clock signal IN at the timing t14 (FIGS. 5B, 5C, and 5C). F)).
  • the period PR ends.
  • the accumulator 21 outputs the phase word D1 indicating the value “7”.
  • the TDC 22 outputs the phase word D2 indicating the value “0.7”.
  • phase comparison circuit 13 determines the difference between the value “7.7” of the reference phase word PW1 and the value “7.7” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts at this timing t15, and the signal generation circuit 16 switches the clock signal from the clock signal IN to the clock signal QN at the timing t16 (FIGS. 5C, 5D, and 5D). F)).
  • phase comparison circuit 13 determines the difference between the value “11.55” of the reference phase word PW1 and the value “11.55” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts at this timing t17, and the signal generation circuit 16 switches the clock signal from the clock signal QN to the clock signal IP at the timing t18 (FIGS. 5A, 5D, (D), F)).
  • phase comparison circuit 13 determines the difference between the value “15.4” of the reference phase word PW1 and the value “15.4” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts at this timing t19, and the signal generation circuit 16 switches the clock signal from the clock signal IP to the clock signal QP at the timing t20 (FIGS. 5A, 5B, ( F)).
  • phase comparison circuit 13 determines the difference between the value “19.25” of the reference phase word PW1 and the value “19.25” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • the signal generation circuit 16 sequentially switches the four clock signals IP, QP, IN, and QN to generate the clock signal CLK, and the phase detection circuit 20 uses the phase of the clock signal CLK. It was made to detect. Thereby, as will be described later in comparison with Comparative Example 1, phase noise can be reduced even when the TDC 22 has a nonlinear conversion characteristic.
  • FIG. 6 shows another operation example of the phase synchronization circuit 1.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.35” and the value of the phase rotation word PRW to “ ⁇ 1/4”.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16 switches the clock signal three times during the period from timing t21 to t25. Specifically, the signal generation circuit 16 selects the clock signal IP and outputs it as the clock signal CLK during the period of timing t21 to t22, and switches the clock signal from the clock signal IP to the clock signal QP at timing t22.
  • the clock signal is switched from the clock signal QP to the clock signal IN, and at timing t24, the clock signal is switched from the clock signal IN to the clock signal QN (FIGS. 6A to 6D and 6F).
  • phase comparison circuit 13 determines the difference between the value “3.35” of the reference phase word PW1 and the value “3.35” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts at this timing t25, and the signal generation circuit 16 sequentially switches the clock signal from the clock signal QN to the clock signals IP, QP and IN at the timings t26, t27 and t28 (FIG. 6 (A) to (D), (F)).
  • phase comparison circuit 13 determines the difference between the value “6.7” of the reference phase word PW1 and the value “6.7” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts, and the signal generation circuit 16 sequentially switches the clock signal from the clock signal IN to the clock signals QN, IP, and QP at the timings t30, t31, and t32 (FIG. 6 (A) to (D), (F)).
  • phase comparison circuit 13 calculates the difference between the value “10.05” of the reference phase word PW1 and the value “10.05” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts, and the signal generation circuit 16 sequentially switches the clock signal from clock signal QP to clock signals IN, QN, and IP at timings t34, t35, and t36 (FIG. 6 (A) to (D), (F)).
  • phase comparison circuit 13 determines the difference between the value “13.4” of the reference phase word PW1 and the value “13.4” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • a new period PR starts, and the signal generation circuit 16 sequentially switches the clock signal from the clock signal IP to the clock signals QP, IN, QN at the timings t38, t39, t40 (FIG. 6 (A) to (D), (F)).
  • phase comparison circuit 13 determines the difference between the value “16.75” of the reference phase word PW1 and the value “16.75” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1.
  • phase synchronization circuit 1 when the value of the phase rotation word PRW is “ ⁇ 1/4, the signal generation circuit 16 performs clocks in the order of IP, QP, IN, QN,.
  • the signal is switched a plurality of times (in this example, three times), thereby reducing the possibility that the pulse width of the clock signal CLK is narrowed, as will be described below in comparison with Comparative Example 2.
  • the possibility that the phase detection circuit 20 malfunctions can be reduced, and phase noise can be reduced.
  • the phase synchronization circuit 1R according to the first comparative example is obtained by omitting the signal generation circuit 16 from the phase synchronization circuit 1 according to the present embodiment. That is, in the first comparative example, the phase detection circuit 20 detects the phase of the clock signal CLK based on the clock signal DCOCLK and the reference clock signal REFCLK, and outputs the detection result as the phase word PW2. Other configurations are the same as those of the present embodiment (FIG. 1).
  • the frequency control word generation circuit 11 sets the frequency control word FCW to “4.1”.
  • phase synchronization is maintained in the phase synchronization circuit 1R.
  • the value of the reference phase word PW1 increases like 4.1, 8.2, 12.3, 16.4, 20.5,.
  • the value of PW2 increases as 4.1, 8.2, 12.3, 16.4, 20.5,. Therefore, at each of the timings t52 to t56, the value of the phase error word PEW becomes “0”, and as a result, the phase synchronization is maintained in the phase synchronization circuit 1R.
  • the TDC 22 has nonlinear conversion characteristics.
  • the value of the reference phase word PW1 and the value of the phase word PW2 match at each timing.
  • the value of the reference phase word PW1 and the value of the phase word PW2 are transiently shifted.
  • FIG. 8 shows the operation of the phase locked loop 1R when the TDC 22 has a nonlinear conversion characteristic.
  • (A) shows the value of the phase word D2 output from the TDC 22, and
  • (B) shows the phase error word. Indicates the value of PEW.
  • the horizontal axis represents time, and one scale corresponds to the time of one cycle of the reference clock REFCLK.
  • the value of the phase word D2 repeats the behavior of increasing from “0” to “1”. That is, the value of the phase word D2 increases in order, similar to the change of the decimal part (0.1, 0.2, 0.3, 0.4, 0.5,...) Shown in FIG. To do. At this time, the value of the phase word D2 changes nonlinearly corresponding to the nonlinear conversion characteristic of the TDC 22. On the other hand, the value of the reference phase word PW1 increases linearly. Therefore, the value of the phase error word PEW fluctuates at a predetermined cycle as shown in FIG.
  • the frequency fn1 of the fluctuation can be expressed using the following equation.
  • n fref ⁇ n (1)
  • n is a decimal part of the frequency ratio fratio.
  • fref 8 [MHz]
  • the frequency ratio fratio 4.1 (that is, n is 0.1)
  • the frequency fn1 is 0.8 [MHz].
  • the oscillation circuit 15 modulates the clock signal DCOCLK at the frequency fn1.
  • the signal generation circuit 16 sequentially switches the four clock signals IP, QP, IN, and QN to generate the clock signal CLK, and the phase detection circuit 20 The phase of the signal CLK is detected.
  • FIG. 9 shows the operation of the phase locked loop 1 when the TDC 22 has a nonlinear conversion characteristic.
  • (A) shows the value of the phase word D2 output from the TDC 22, and (B) shows the phase error word. Indicates the value of PEW.
  • FIG. 9 corresponds to Operation Example 1 (FIG. 5).
  • the conversion characteristic labeled “IP” indicates the conversion characteristic when the signal generation circuit 16 selects the clock signal IP.
  • conversion characteristics labeled “QP”, “IN”, and “QN” indicate conversion characteristics when the signal generation circuit 16 selects the clock signals QP, IN, and QN, respectively.
  • the value of the phase word D2 repeats the behavior of decreasing from “1” to “0”. That is, the value of the phase word D2 sequentially decreases in the same manner as the change of the decimal part (0.85, 0.7, 0.55, 0.4, 0.25,...) Of the phase word PW2 shown in FIG. To do. At this time, the value of the phase word D2 changes nonlinearly corresponding to the nonlinear conversion characteristic of the TDC 22. Therefore, the value of the phase error word PEW fluctuates at a predetermined cycle as shown in FIG.
  • the period of fluctuation of the value of the phase error word PEW can be made shorter than in the case of the phase locked loop 1R according to Comparative Example 1 (broken line in FIG. 9B). Therefore, for example, by setting the fluctuation frequency fn2 to a high value so as to be outside the loop band of the phase synchronization circuit 1, the possibility that the clock signal DCOCLK is modulated can be reduced. The possibility that the phase noise will be reduced can be reduced.
  • the frequency fn2 can be expressed by the following equation.
  • fn2 fref ⁇ F [VPR ⁇ n] (2)
  • VPR is the value of the phase rotation word PRW (phase rotation value)
  • F extracts only the decimal part of the argument.
  • fref 8 [MHz]
  • the frequency ratio fratio is 4.1 (that is, n is 0.1)
  • the phase rotation value VPR is “+1/4”
  • the frequency fn2 is 1. 2 [MHz].
  • the clock signal CLK is generated by sequentially switching the four clock signals IP, QP, IN, and QN. Therefore, even when the TDC 22 has nonlinear conversion characteristics, The possibility that the phase noise of the clock signal DCOCLK is deteriorated can be reduced.
  • phase synchronization circuit 1S according to the second comparative example performs a different operation from the signal generation circuit 16 according to the present embodiment when the value of the phase rotation word PRW is “ ⁇ 1/4”. It is what has.
  • Other configurations are the same as those of the present embodiment (FIG. 1).
  • FIG. 10 shows the operation of the phase synchronization circuit 1S.
  • the value of the frequency control word FCW is set to “4.35”
  • the value of the phase rotation word PRW is set to “ ⁇ 1/4”.
  • the period PR starts.
  • the signal generation circuit 16S switches the clock signal once during the period from timing t61 to t65. Specifically, the signal generation circuit 16S selects the clock signal IP and outputs it as the clock signal CLK in the period from timing t61 to t62, and switches the clock signal from the clock signal IP to the clock signal QN at timing t62 ( FIG. 10 (A), (D), (F)).
  • phase comparison circuit 13 determines the difference between the value “4.35” of the reference phase word PW1 and the value “4.35” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1S. The same applies to the operation after timing t63.
  • phase synchronization circuit 1S when the clock signal is switched at the timing t62 and the like, a narrow pulse (part W3) appears in the clock signal CLK.
  • the phase detection circuit 20 may malfunction and cannot normally detect the phase of the clock signal CLK. In such a case, the value of the phase error word PEW may fluctuate transiently and the phase noise of the clock signal DCOCLK may deteriorate.
  • the signal generation circuit 16 when the value of the phase rotation word PRW is “ ⁇ 1/4”, the signal generation circuit 16 performs IP, QP, IN, QN in each period PR. ,... Are switched multiple times in this order (three times in this example). That is, for example, in the period PR from timing t21 to t25 in FIG. 6, the signal generation circuit 16 does not directly switch the clock signal from the clock signal IP to the clock signal QN, but first switches from the clock signal IP to the clock signal QP. Then, the clock signal QP is switched to the clock signal IN, and then the clock signal IN is switched to the clock signal QN.
  • phase rotation word PRW when the value of the phase rotation word PRW is “ ⁇ 1/4”, switching is performed a plurality of times in the order of IP, QP, IN, QN,. Since the possibility that the pulse width becomes narrow in CLK can be reduced, the possibility that the phase noise of the clock signal DCOCLK is deteriorated can be reduced.
  • the signal generation circuit 16 performs IP, QP, IN, QN,.
  • the clock signal is switched three times in order, the present invention is not limited to this.
  • the signal generation circuit 16 may switch the clock signal twice in each period PR.
  • the signal generation circuit 16 outputs the clock signal IP as the clock signal CLK in the period from the timing t71 to t72, switches the clock signal from the clock signal IP to the clock signal IN at the timing t72, and at the timing t73.
  • the clock signal is switched from the clock signal IN to the clock signal QN. Even if it does in this way, the effect similar to the case of the said embodiment can be acquired.
  • the switching timing when the signal generation circuit 16 switches the clock signal a plurality of times in each period PR is the example of FIG. It is not limited to.
  • the signal generation circuit 16 switches the clock signal from the clock signal IP to the clock signal QP, and then the clock signal CLK is inverted, and at the subsequent timing t83, the signal generation circuit 16 The clock signal is switched from the clock signal QP to the clock signal IN, the clock signal CLK is then inverted, and the signal generation circuit 16 switches the clock signal from the clock signal IN to the clock signal QN at the subsequent timing t84.
  • Good Even if it does in this way, the effect similar to the case of the said embodiment can be acquired.
  • the signal generation circuit 16 generates the four-phase clock signals IP, QP, IN, and QN.
  • the present invention is not limited to this, and a clock signal of three or less phases may be generated. Five or more phase clock signals may be generated.
  • a case where the 6-phase clock signals CLK1 to CLK6 are generated will be described as an example.
  • FIG. 13 shows an example of the operation of the phase locked loop 1C according to this modification.
  • (A) to (F) show the waveforms of the six clock signals CLK1 to CLK6, and (G) shows the reference clock. The waveform of the signal REFCLK is shown, and (H) shows the waveform of the clock signal CLK.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.933” and the value of the phase rotation word PRW to “+1/6”.
  • the value of the frequency control word FCW and the value of the phase word PW2 are shown in the range up to the third decimal place.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16C of the phase synchronization circuit 1C switches the clock signal once during the period from the timing t91 to t93. Specifically, the signal generation circuit 16C switches the clock signal from the clock signal CLK1 to the clock signal CLK2 at the timing t92.
  • phase comparison circuit 13 generates the phase error word PEW having the value “0” by obtaining the difference between the value “3.933” of the reference phase word PW1 and the value “3.933” of the phase word PW2. .
  • phase synchronization is maintained in the phase synchronization circuit 1C. The same applies to the operation after timing t93.
  • FIG. 14 shows another operation example of the phase synchronization circuit 1C.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.267” and the value of the phase rotation word PRW to “ ⁇ 1/6”.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16C switches the clock signal three times during the period from the timing t101 to t105. Specifically, the signal generation circuit 16C sequentially switches the clock signal in order from the clock signal CLK1 to the clock signals CLK3, CLK5, and CLK6 at timings t102, t103, and t104.
  • phase synchronization is maintained in the phase synchronization circuit 1C. The same applies to the operation after timing t105.
  • the value of the phase rotation word PRW is set to “ ⁇ 1/6”.
  • the value is not limited to this.
  • an example in which the value of the phase rotation word PRW is set to “+2/6” and an example in which the value is set to “ ⁇ 2/6” will be described.
  • FIG. 15 shows another operation example of the phase locked loop 1C according to this modification.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.767” and the value of the phase rotation word PRW to “+2/6”.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16C of the phase synchronization circuit 1C switches the clock signal once during the period from the timing t111 to t113. Specifically, the signal generation circuit 16C switches the clock signal from the clock signal CLK1 to the clock signal CLK3 at the timing t112.
  • phase comparison circuit 13 generates the phase error word PEW having the value “0” by obtaining the difference between the value “3.767” of the reference phase word PW1 and the value “3.767” of the phase word PW2. .
  • phase synchronization is maintained in the phase synchronization circuit 1C. The same applies to the operation after timing t113.
  • FIG. 16 illustrates another operation example of the phase synchronization circuit 1C.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.433” and the value of the phase rotation word PRW to “ ⁇ 2/6”.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16C switches the clock signal twice during the period from the timing t121 to t124. Specifically, the signal generation circuit 16C sequentially switches the clock signal from the clock signal CLK1 to the clock signals CLK3 and CLK5 at timings t122 and t123.
  • phase comparison circuit 13 determines the difference between the value “3.433” of the reference phase word PW1 and the value “3.433” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase synchronization circuit 1C. The same applies to the operation after timing t124.
  • the signal generation circuit 16C generates the six-phase clock signals CLK1 to CLK6, thereby increasing the degree of freedom in setting the phase rotation word PRW.
  • the frequency fn2 of the fluctuation of the phase error word PEW can be set more freely using the equation (2), and the clock signal DCOCLK The phase noise can be adjusted more freely so that it can be reduced.
  • the value (frequency ratio fratio) obtained by dividing the frequency fclk of the clock signal DCOCLK by the frequency fref of the reference clock signal REFCLK is set to “4.1”, but the present invention is not limited to this.
  • the frequency ratio fratio is set to “4.25”
  • FIG. 17 shows an operation example of the phase locked loop 1D according to the present modification.
  • the control circuit 11 sets the value of the frequency control word FCW to “4” and the value of the phase rotation word PRW to “+1/4”.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16 switches the clock signal once during the period from the timing t131 to t133. Specifically, the signal generation circuit 16 switches the clock signal from the clock signal IP to the clock signal QP at the timing t132.
  • phase comparison circuit 13 determines the difference between the value “4” of the reference phase word PW1 and the value “4” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. As a result, phase synchronization is maintained in the phase synchronization circuit 1D. The same applies to the operation after timing t133.
  • FIG. 18 illustrates another operation example of the phase synchronization circuit 1D.
  • the control circuit 11 sets the value of the frequency control word FCW to “3.5” and the value of the phase rotation word PRW to “ ⁇ 1/4”.
  • a period PR corresponding to one cycle of the reference clock REFCLK starts.
  • the signal generation circuit 16 switches the clock signal three times during the period from the timing t141 to t145. Specifically, the signal generation circuit 16 sequentially switches the clock signal from the clock signal IP to the clock signals QP, IN, and QN at timings t142, t143, and t144.
  • phase comparison circuit 13 calculates the difference between the value “3.5” of the reference phase word PW1 and the value “3.5” of the phase word PW2, thereby generating the phase error word PEW having the value “0”. .
  • phase synchronization is maintained in the phase comparison circuit 1D. The same applies to the operation after timing t145.
  • the values of various parameters such as the frequency control word FCW, the phase rotation word PRW, and the frequency ratio fratio are exemplified, but the present invention is not limited to this, and can be set as appropriate. .
  • the present technology may be applied to a frequency synthesizer used in a wireless communication system, for example.
  • the frequency control word FCW and the phase rotation word PRW may be switched according to the frequency (channel) of the clock signal DCOCLK.
  • the present technology can be applied to various uses including the phase synchronization circuit.
  • phase synchronization circuit according to (1) or (2), wherein, when the plurality of second clocks are switched, the signal generation circuit switches to a clock having a phase delayed from the currently selected clock.
  • (4) further comprising a control circuit for generating the first set value and the second set value;
  • the reference phase generation circuit sequentially generates the reference phase value based on the first set value;
  • the phase according to any one of (1) to (3), wherein the signal generation circuit switches the plurality of second clocks a plurality of times in an order pattern according to the second set value in each cycle period. Synchronous circuit.
  • phase synchronization circuit according to (4), wherein the control circuit is configured to be capable of generating a plurality of set value sets including the first set value and the second set value.
  • the phase detection circuit includes: A first detection circuit for determining an integer part of the phase value; A phase synchronization circuit according to any one of (1) to (5), further comprising: a second detection circuit that obtains a decimal part of the phase value.
  • the second detection circuit obtains a fractional part of the phase value based on a time difference between the transition timing of the reference clock and the transition timing of the third clock.
  • (9) having a first operation mode and a second operation mode; In the first operation mode, the signal generation circuit switches the plurality of second clocks a plurality of times in each cycle period, In the second operation mode, the signal generation circuit switches the plurality of second clocks once in each cycle period.
  • the phase synchronization circuit according to any one of (1) to (8).
  • (10) a reference phase generation circuit that sequentially generates reference phase values;
  • An oscillation circuit that generates a first clock based on a difference between the reference phase value and the feedback phase value;
  • a signal generation circuit for generating a third clock A frequency synthesizer comprising: a phase detection circuit that obtains a phase value of the third clock and outputs the phase value as the feedback phase value.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　本開示の位相同期回路は、基準位相値を順次生成する基準位相生成回路と、基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、第３のクロックの位相値を求めて帰還位相値として出力する位相検出回路とを備える。

Description

位相同期回路および周波数シンセサイザ
　本開示は、デジタル信号を用いて動作する位相同期回路、および周波数シンセサイザに関する。
　近年、様々な電子機器に無線通信機能が搭載される。無線通信システムでは、所望の周波数の信号を生成するために、周波数シンセサイザ（位相同期回路）が搭載される。このような周波数シンセサイザは、アナログＰＬＬや、デジタルＰＬＬ（ＡＤＰＬＬ；All-digital Phase Locked Loop）（例えば特許文献１～３）を含んで構成される。周波数シンセサイザをデジタルＰＬＬにより構成した場合には、アナログＰＬＬにより構成した場合に比べて、例えば、集積回路のレイアウト面積を小さくし、消費電力を低減することができる。
　このようなデジタルＰＬＬでは、生成する信号の位相雑音を低減するための様々な技術が開示されている。例えば、非特許文献１には、発振回路から出力される信号に基づいて４相信号を生成し、その４相信号のうちの１つをフィードバックさせる回路が開示されている。
特開２０１１－１５５６０１号公報 特開２０１１－２０５３３８号公報 特開２０１３－１７６１２５号公報
Staszewski, R.B.; Vemulapalli, S.; Waheed, K., "An all-digital offset PLL architecture," Radio Frequency Integrated Circuits Symposium (RFIC), 2010 IEEE, p.17-20
　このように、周波数シンセサイザでは、位相雑音が低いことが望まれており、さらなる位相雑音の低減が期待されている。
　したがって、位相雑音を低減することができる位相同期回路および周波数シンセサイザを提供することが望ましい。
　本開示の一実施の形態における位相同期回路は、基準位相生成回路と、発振回路と、信号生成回路と、位相検出回路とを備えている。基準位相生成回路は、基準位相値を順次生成する。発振回路は、基準位相値と帰還位相値との差に基づいて第１のクロックを生成するものである。信号生成回路は、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて複数の第２のクロックを複数回切り替えることにより第３のクロックを生成するものである。位相検出回路は、第３のクロックの位相値を求めて帰還位相値として出力するものである。
　本開示の一実施の形態における周波数シンセサイザは、基準位相生成回路と、発振回路と、信号生成回路と、位相検出回路とを備えている。基準位相生成回路は、基準位相値を順次生成する。発振回路は、基準位相値と帰還位相値との差に基づいて第１のクロックを生成するものである。信号生成回路は、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて複数の第２のクロックを複数回切り替えることにより第３のクロックを生成するものである。位相検出回路は、第３のクロックの位相値を求めて帰還位相値として出力するものである。
　本開示の一実施の形態における位相同期回路および周波数シンセサイザでは、基準位相値が順次生成され、基準位相値と帰還位相値（第３のクロックの位相値）との差に基づいて、第１のクロックが生成され、第１のクロックに基づいて第３のクロックが生成される。その際、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックが生成され、各周期期間において複数の第２のクロックを複数回切り替えることにより第３のクロックが生成される。
　本開示の一実施の形態における位相同期回路および周波数シンセサイザによれば、第１のクロックに基づいて複数の第２のクロックを生成し、各周期期間において複数の第２のクロックを複数回切り替えることにより第３のクロックを生成したので、位相雑音を低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る位相同期回路の一構成例を表すブロック図である。 図１に示した信号生成回路の一動作例を表すタイミング波形図である。 図１に示したＴＤＣの一動作例を表すタイミング波形図である。 図１に示したＴＤＣにおける変換特性の一例を表す説明図である。 図１に示した位相同期回路の一動作例を表すタイミング波形図である。 図１に示した位相同期回路の他の動作例を表すタイミング波形図である。 比較例に係る位相同期回路の一動作例を表すタイミング波形図である。 比較例に係る位相同期回路の他の動作例を表す説明図である。 図１に示した位相同期回路の他の動作例を表す説明図である。 他の比較例に係る位相同期回路の一動作例を表すタイミング波形図である。 変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
［構成例］
　図１は、一実施の形態に係る位相同期回路（位相同期回路１）の一構成例を表すものである。図１では、太線で示した配線は、複数のビットからなるワードを伝えるいわゆるバス配線を示し、細線で示した配線は、１つの信号または差動信号を伝える配線を示す。
　位相同期回路１は、デジタル回路で構成されたデジタルＰＬＬであり、基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＤＣＯＣＬＫを生成するものである。このクロック信号ＤＣＯＣＬＫの周波数ｆclkは、基準クロック信号ＲＥＦＣＬＫの周波数ｆrefよりも高いものである。位相同期回路１は、制御回路１１と、基準位相生成回路１２と、位相比較回路１３と、ループフィルタ１４と、発振回路１５と、信号生成回路１６と、位相検出回路２０とを備えている。
　制御回路１１は、周波数制御ワードＦＣＷを生成して基準位相生成回路１２に供給するとともに、位相ローテーションワードＰＲＷを生成して信号生成回路１６に供給するものである。制御回路１１は、この周波数制御ワードＦＣＷおよび位相ローテーションワードＰＲＷにより、発振回路１５が生成するクロック信号ＤＣＯＣＬＫの周波数ｆclkを制御するようになっている。
　基準位相生成回路１２は、周波数制御ワードＦＣＷに基づいて、基準位相ワードＰＷ１を生成するものである。具体的には、基準位相生成回路１２は、周波数制御ワードＦＣＷが示す値を累積加算して、基準位相値を生成し、その基準位相値を基準位相ワードＰＷ１として出力するようになっている。
　位相比較回路１３は、基準位相ワードＰＷ１および位相ワードＰＷ２に基づいて、位相誤差ワードＰＥＷを生成するものである。具体的には、位相比較回路１３は、基準位相ワードＰＷ１が示す基準位相値から、位相ワードＰＷ２が示す位相値を減算することにより、位相誤差値を求め、その位相誤差値を位相誤差ワードＰＥＷとして出力するようになっている。
　ループフィルタ１４は、位相誤差ワードＰＥＷに基づいて、制御ワードＣＷを生成するものである。具体的には、ループフィルタ１４は、位相誤差ワードＰＥＷが示す位相誤差値を平滑化し、その平滑化された位相誤差値を制御ワードＣＷとして出力するようになっている。
　発振回路１５は、制御ワードＣＷに基づいて、クロック信号ＤＣＯＣＬＫを生成するものである。そして、発振回路１５は、生成したクロック信号ＤＣＯＣＬＫを、信号生成回路１６に供給するとともに、位相同期回路１の出力端子ＴＯＵＴから出力するようになっている。
　信号生成回路１６は、クロック信号ＤＣＯＣＬＫ、基準クロック信号ＲＥＦＣＬＫ、および位相ローテーションワードＰＲＷに基づいて、クロック信号ＣＬＫを生成するものである。具体的には、信号生成回路１６は、まず、クロック信号ＤＣＯＣＬＫに基づいて、互いに位相が異なる４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成する。そして、信号生成回路１６は、これらの４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを切り替えることによりクロック信号ＣＬＫを生成するようになっている。
　図２は、信号生成回路１６の一動作例を表すものであり、（Ａ）はクロック信号ＤＣＯＣＬＫの波形を示し、（Ｂ）～（Ｅ）はクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮの波形をそれぞれ示す。この例では、クロック信号ＩＰは、クロック信号ＤＣＯＣＬＫと同じ位相を有するものである。そして、クロック信号ＱＰは、クロック信号ＩＰよりも位相が９０度（１／４周期）遅れたものであり、クロック信号ＩＮは、クロック信号ＱＰよりも位相が９０度遅れたものであり、クロック信号ＱＮは、クロック信号ＩＮよりも位相が９０度遅れたものであり、クロック信号ＩＰよりも位相が９０度進んだものである。
　信号生成回路１６は、基準クロック信号ＲＥＦＣＬＫ、および位相ローテーションワードＰＲＷに基づいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮのうちの１つを順次選択してクロック信号ＣＬＫを生成する。
　具体的には、例えば、位相ローテーションワードＰＲＷの値が“＋１／４”である場合には、信号生成回路１６は、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲのそれぞれにおいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮのうちの選択されているクロック信号よりも１／４周期だけ位相が遅れたクロック信号を新たに選択する。すなわち、例えば、信号生成回路１６は、クロック信号ＩＰが選択されている場合にはクロック信号ＱＰを新たに選択し、クロック信号ＱＰが選択されている場合にはクロック信号ＩＮを新たに選択し、クロック信号ＩＮが選択されている場合にはクロック信号ＱＮを新たに選択し、クロック信号ＱＮが選択されている場合にはクロック信号ＩＰを新たに選択することにより、クロック信号の切り替えを行う。
　また、例えば、位相ローテーション値Ｐが“－１／４”である場合には、信号生成回路１６は、各期間ＰＲにおいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮのうちの選択されているクロック信号よりも１／４周期だけ位相が進んだクロック信号を新たに選択する。すなわち、例えば、信号生成回路１６は、クロック信号ＩＰが選択されている場合にはクロック信号ＱＮを新たに選択し、クロック信号ＱＰが選択されている場合にはクロック信号ＩＰを新たに選択し、クロック信号ＩＮが選択されている場合にはクロック信号ＱＰを新たに選択し、クロック信号ＱＮが選択されている場合にはクロック信号ＩＮを新たに選択することにより、クロック信号の切り替えを行う。また、信号生成回路１６は、このように位相ローテーション値Ｐが“－１／４”である場合には、後述するように、各期間ＰＲにおいて、クロック信号を複数回切り替えることにより、１／４周期だけ位相が進んだクロック信号を新たに選択するようになっている。
　位相検出回路２０は、クロック信号ＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出し、その検出結果を位相ワードＰＷ２として出力するものである。位相検出回路２０は、アキュムレータ２１と、ＴＤＣ（Time to Digital Converter）２２と、加算回路２３とを有している。
　アキュムレータ２１は、クロック信号ＣＬＫのパルス数を数えることにより、クロック信号ＣＬＫの位相値の整数部分を取得し、位相ワードＤ１として出力するものである。
　ＴＤＣ２２は、クロック信号ＣＬＫの遷移タイミングと、基準クロック信号ＲＥＦＣＬＫの遷移タイミングとを比較することにより、クロック信号ＣＬＫの位相値の小数部分を取得し、位相ワードＤ２として出力するものである。
　図３は、ＴＤＣ２２の入力信号を表すものであり、（Ａ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｂ）はクロック信号ＣＬＫの波形を示す。図４は、ＴＤＣ２２における変換特性例を表すものである。ＴＤＣ２２は、クロック信号ＣＬＫの１周期に対応する期間ＰＣ（時間ＴＣ）における、基準クロック信号ＲＥＦＣＬＫの立ち上がりタイミングの位置を求める。具体的には、ＴＤＣ２２は、クロック信号ＣＬＫの立ち上がりタイミングｔ１から、基準クロック信号ＲＥＦＣＬＫの立ち上がりタイミングｔ２までの時間ｔｄに応じた値を、位相ワードＤ２として出力する。位相ワードＤ２の値は、図４に示したように、０以上１未満であり、時間ｔｄに応じて増加するものである。ＴＤＣ２２の変換特性は、特性Ｗ１で示したように、線形な特性であることが望ましいが、特性Ｗ２で示したように、非線形性を有してしまう場合がある。位相同期回路１では、信号生成回路１６を設けるようにしたので、後述するように、ＴＤＣ２２が非線形な変換特性を有する場合でも、クロック信号ＤＣＯＣＬＫの位相雑音が増加するおそれを低減することができるようになっている。
　加算回路２３は、位相ワードＤ１，Ｄ２に基づいて、位相ワードＰＷ２を生成するものである。すなわち、位相ワードＤ１は、クロック信号ＣＬＫの位相値の整数部分を示し、位相ワードＤ２は、クロック信号ＣＬＫの位相値の小数部分を示すため、加算回路２３は、位相ワードＤ１が示す値と位相ワードＤ２が示す値とを加算することにより、クロック信号ＣＬＫの位相値を求める。そして、加算回路２３は、その加算結果を位相ワードＰＷ２として出力するようになっている。
　ここで、クロック信号ＤＣＯＣＬＫは、本開示における「第１のクロック」の一具体例に対応し、クロック信号ＩＰ，ＱＰ，ＩＮ，ＱＰは、本開示における「複数の第２のクロック」の一具体例に対応し、クロック信号ＣＬＫは、本開示における「第３のクロック」の一具体例に対応する。基準クロック信号ＲＥＦＣＬＫは、本開示における「基準クロック」の一具体例に対応する。基準位相ワードＰＷ１の値は、本開示における「基準位相値」の一具体例に対応し、位相ワードＰＷ２の値は、本開示における「帰還位相値」の一具体例に対応する。期間ＰＲは、本開示における「周期期間」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の位相同期回路１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、位相同期回路１の全体動作概要を説明する。制御回路１１は、周波数制御ワードＦＣＷおよび位相ローテーションワードＰＲＷを生成する。基準位相生成回路１２は、周波数制御ワードＦＣＷに基づいて、基準位相ワードＰＷ１を生成する。位相比較回路１３は、基準位相ワードＰＷ１および位相ワードＰＷ２に基づいて、位相誤差ワードＰＥＷを生成する。ループフィルタ１４は、位相誤差ワードＰＥＷに基づいて、制御ワードＣＷを生成する。発振回路１５は、制御ワードＣＷに基づいて、クロック信号ＤＣＯＣＬＫを生成する。
　信号生成回路１６は、クロック信号ＤＣＯＣＬＫ、基準クロック信号ＲＥＦＣＬＫ、および位相ローテーションワードＰＲＷに基づいて、クロック信号ＣＬＫを生成する。具体的には、信号生成回路１６は、まず、クロック信号ＤＣＯＣＬＫに基づいて、互いに位相が異なる４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成する。そして、信号生成回路１６は、これらの４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを切り替えることによりクロック信号ＣＬＫを生成する。
　位相検出回路２０は、クロック信号ＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出し、その検出結果を位相ワードＰＷ２として出力する。具体的には、アキュムレータ２１は、クロック信号ＣＬＫのパルス数を数えることにより、クロック信号ＣＬＫの位相値の整数部分を取得し、位相ワードＤ１として出力する。ＴＤＣ２２は、クロック信号ＣＬＫの遷移タイミングと、基準クロック信号ＲＥＦＣＬＫの遷移タイミングとを比較することにより、クロック信号ＣＬＫの位相値の小数部分を取得し、位相ワードＤ２として出力する。加算回路２３は、位相ワードＤ１が示す値と位相ワードＤ２が示す値とを加算することにより、位相ワードＰＷ２を生成する。
（詳細動作）
　次に、位相同期回路１の動作について、いくつかの例をあげて詳細に説明する。ここでは、クロック信号ＤＣＯＣＬＫの周波数ｆclkを基準クロック信号ＲＥＦＣＬＫの周波数ｆrefで割った値（周波数比ｆratio）が“４．１”である場合を例に説明する。
（動作例１）
　図５は、位相同期回路１の一動作例を表すものであり、（Ａ）～（Ｄ）は４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮの波形をそれぞれ示し、（Ｅ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｆ）はクロック信号ＣＬＫの波形を示す。この図５（Ａ）～（Ｄ）において、太線で示した波形は、信号生成回路１６が選択した波形部分を示している。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．８５”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋１／４”に設定している。
　信号生成回路１６は、クロック信号ＤＣＯＣＬＫに基づいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成し、これらのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを切り替えてクロック信号ＣＬＫを生成する。そして、位相検出回路２０が、クロック信号ＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出する。以下に、この動作について詳細に説明する。
　まず、タイミングｔ１１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ１１～ｔ１３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６は、タイミングｔ１１～ｔ１２の期間において、クロック信号ＩＰを選択してクロック信号ＣＬＫとして出力し、タイミングｔ１２において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰに切り替える（図５（Ａ），（Ｂ），（Ｆ））。
　そして、タイミングｔ１３において、期間ＰＲが終了し、位相検出回路２０は、クロック信号の位相を検出し、位相ワードＰＷ２として出力する。このとき、タイミングｔ１１～ｔ１３の期間におけるクロック信号ＣＬＫのパルス数は“３”であるため、アキュムレータ２１は、値“３”を示す位相ワードＤ１を出力する。また、ＴＤＣ２２は、クロック信号ＣＬＫの１周期に対応する期間ＰＣにおける、基準クロック信号ＲＥＦＣＬＫの立ち上がりタイミング（タイミングｔ１３）の位置を求める。この例では、ＴＤＣ２２は、値“０．８５”を示す位相ワードＤ２を出力する。その結果、位相検出回路２０は、値“３．８５”（＝３＋０．８５）を示す位相ワードＰＷ２を生成する。
　基準位相生成回路１２は、周波数制御ワードＦＣＷに基づいて、基準位相ワードＰＷ１を生成する。この例では、周波数制御ワードＦＣＷは“３．８５”であるため、タイミングｔ１３では、基準位相ワードＰＷ１が示す値は“３．８５”（＝３．８５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．８５”と位相ワードＰＷ２の値“３．８５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ１３において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ１４において、クロック信号を、クロック信号ＱＰからクロック信号ＩＮに切り替える（図５（Ｂ），（Ｃ），（Ｆ））。
　そして、タイミングｔ１５において、期間ＰＲが終了する。このとき、タイミングｔ１１～ｔ１５の期間におけるクロック信号ＣＬＫのパルス数は“７”であるため、アキュムレータ２１は、値“７”を示す位相ワードＤ１を出力する。また、この例では、ＴＤＣ２２は、値“０．７”を示す位相ワードＤ２を出力する。その結果、位相検出回路２０は、値“７．７”（＝７＋０．７）を示す位相ワードＰＷ２を生成する。このタイミングｔ１５では、基準位相ワードＰＷ１が示す値は“７．７”（＝３．８５×２）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“７．７”と位相ワードＰＷ２の値“７．７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ１５において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ１６において、クロック信号を、クロック信号ＩＮからクロック信号ＱＮに切り替える（図５（Ｃ），（Ｄ），（Ｆ））。
　そして、タイミングｔ１７において、期間ＰＲが終了し、位相検出回路２０は、値“１１．５５”（＝１１＋０．５５）を示す位相ワードＰＷ２を生成する。このタイミングｔ１７では、基準位相ワードＰＷ１が示す値は“１１．５５”（＝３．８５×３）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１１．５５”と位相ワードＰＷ２の値“１１．５５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ１７において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ１８において、クロック信号を、クロック信号ＱＮからクロック信号ＩＰに切り替える（図５（Ａ），（Ｄ），（Ｆ））。
　そして、タイミングｔ１９において、期間ＰＲが終了し、位相検出回路２０は、値“１５．４”（＝１５＋０．４）を示す位相ワードＰＷ２を生成する。このタイミングｔ１９では、基準位相ワードＰＷ１が示す値は“１５．４”（＝３．８５×４）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１５．４”と位相ワードＰＷ２の値“１５．４”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ１９において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ２０において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰに切り替える（図５（Ａ），（Ｂ），（Ｆ））。
　そして、タイミングｔ２１において、期間ＰＲが終了し、位相検出回路２０は、値“１９．２５”（＝１９＋０．２５）を示す位相ワードＰＷ２を生成する。このタイミングｔ２１では、基準位相ワードＰＷ１が示す値は“１９．２５”（＝３．８５×５）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１９．２５”と位相ワードＰＷ２の値“１９．２５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　このように、位相同期回路１では、信号生成回路１６が、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成し、位相検出回路２０が、このクロック信号ＣＬＫの位相を検出するようにした。これにより、後ほど比較例１と対比して説明するように、ＴＤＣ２２が非線形な変換特性を有する場合であっても、位相雑音を低減することができる。
（動作例２）
　図６は、位相同期回路１の他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．３５”に設定するとともに、位相ローテーションワードＰＲＷの値を“－１／４”に設定している。
　まず、タイミングｔ２１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ２１～ｔ２５の期間において、クロック信号を３回切り替える。具体的には、信号生成回路１６は、タイミングｔ２１～ｔ２２の期間において、クロック信号ＩＰを選択してクロック信号ＣＬＫとして出力し、タイミングｔ２２において、クロック信号をクロック信号ＩＰからクロック信号ＱＰに切り替え、タイミングｔ２３において、クロック信号をクロック信号ＱＰからクロック信号ＩＮに切り替え、タイミングｔ２４において、クロック信号をクロック信号ＩＮからクロック信号ＱＮに切り替える（図６（Ａ）～（Ｄ），（Ｆ））。
　そして、タイミングｔ２５において、期間ＰＲが終了し、位相検出回路２０は、値“３．３５”（＝３＋０．３５）を示す位相ワードＰＷ２を生成する。このタイミングｔ２５では、基準位相ワードＰＷ１が示す値は“３．３５”（＝３．３５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．３５”と位相ワードＰＷ２の値“３．３５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ２５において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ２６，ｔ２７，ｔ２８において、クロック信号を、クロック信号ＱＮからクロック信号ＩＰ，ＱＰ，ＩＮの順に順次切り替える（図６（Ａ）～（Ｄ），（Ｆ））。
　そして、タイミングｔ２９において、期間ＰＲが終了し、位相検出回路２０は、値“６．７”（＝６＋０．７）を示す位相ワードＰＷ２を生成する。このタイミングｔ２９では、基準位相ワードＰＷ１が示す値は“６．７”（＝３．３５×２）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“６．７”と位相ワードＰＷ２の値“６．７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ２９において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ３０，ｔ３１，ｔ３２において、クロック信号を、クロック信号ＩＮからクロック信号ＱＮ，ＩＰ，ＱＰの順に順次切り替える（図６（Ａ）～（Ｄ），（Ｆ））。
　そして、タイミングｔ３３において、期間ＰＲが終了し、位相検出回路２０は、値“１０．０５”（＝１０＋０．０５）を示す位相ワードＰＷ２を生成する。このタイミングｔ３３では、基準位相ワードＰＷ１が示す値は“１０．０５”（＝３．３５×３）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１０．０５”と位相ワードＰＷ２の値“１０．０５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ３３において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ３４，ｔ３５，ｔ３６において、クロック信号を、クロック信号ＱＰからクロック信号ＩＮ，ＱＮ，ＩＰの順に順次切り替える（図６（Ａ）～（Ｄ），（Ｆ））。
　そして、タイミングｔ３７において、期間ＰＲが終了し、位相検出回路２０は、値“１３．４”（＝１３＋０．４）を示す位相ワードＰＷ２を生成する。このタイミングｔ３７では、基準位相ワードＰＷ１が示す値は“１３．４”（＝３．３５×４）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１３．４”と位相ワードＰＷ２の値“１３．４”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　また、このタイミングｔ３７において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ３８，ｔ３９，ｔ４０において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰ，ＩＮ，ＱＮの順に順次切り替える（図６（Ａ）～（Ｄ），（Ｆ））。
　そして、タイミングｔ４１において、期間ＰＲが終了し、位相検出回路２０は、値“１６．７５”（＝６＋０．７５）を示す位相ワードＰＷ２を生成する。このタイミングｔ４１では、基準位相ワードＰＷ１が示す値は“１６．７５”（＝３．３５×５）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１６．７５”と位相ワードＰＷ２の値“１６．７５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
　このように、位相同期回路１では、位相ローテーションワードＰＲＷの値が“－１／４である場合に、信号生成回路１６は、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順にクロック信号を複数回（この例では３回）切り替えるようにした。これにより、以下に比較例２と対比して説明するように、クロック信号ＣＬＫにおいてパルス幅が狭まるおそれを低減することができるため、位相検出回路２０が誤動作を行うおそれを低減することができ、位相雑音を低減することができる。
　次に、いくつかの比較例と対比して、本実施の形態の作用を説明する。
（比較例１）
　本比較例１に係る位相同期回路１Ｒは、本実施の形態に係る位相同期回路１から、信号生成回路１６を省いたものである。すなわち、本比較例１では、位相検出回路２０は、クロック信号ＤＣＯＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出し、その検出結果を位相ワードＰＷ２として出力する。その他の構成は、本実施の形態（図１）と同様である。
　図７は、位相同期回路１Ｒの動作を表すものであり、（Ａ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｂ）はクロック信号ＤＣＯＣＬＫの波形を示す。この例では、周波数制御ワード生成回路１１は、周波数制御ワードＦＣＷを“４．１”に設定している。
　まず、タイミングｔ５１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始し、タイミングｔ５２において、この期間ＰＲが終了する。位相検出回路２０は、値“４．１”（＝４＋０．１）を示す位相ワードＰＷ２を生成する。このタイミングｔ５２では、基準位相ワードＰＷ１が示す値は“４．１”（＝４．１×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“４．１”と位相ワードＰＷ２の値“４．１”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｒでは位相同期が維持される。
　タイミングｔ５２以降の動作についても同様であり、基準位相ワードＰＷ１の値は、４．１，８．２，１２．３，１６．４，２０．５，…のように増加していき、位相ワードＰＷ２の値もまた同様に、４．１，８．２，１２．３，１６．４，２０．５，…のように増加していく。よって、タイミングｔ５２～ｔ５６のそれぞれにおいて、位相誤差ワードＰＥＷの値は“０”になり、その結果、位相同期回路１Ｒでは位相同期が維持される。
　次に、ＴＤＣ２２が非線形な変換特性を有する場合について説明する。図７の例では、ＴＤＣ２２が線形な変換特性を有するため、各タイミングにおいて、基準位相ワードＰＷ１の値と位相ワードＰＷ２の値とは一致する。しかしながら、例えば図４に示したように、ＴＤＣ２２が非線形な変換特性を有する場合には、基準位相ワードＰＷ１の値と位相ワードＰＷ２の値とが過渡的にずれてしまうおそれがある。
　図８は、ＴＤＣ２２が非線形な変換特性を有する場合における位相同期回路１Ｒの動作を表すものであり、（Ａ）はＴＤＣ２２から出力される位相ワードＤ２の値を示し、（Ｂ）は位相誤差ワードＰＥＷの値を示す。図８において、横軸は時間であり、１目盛りは、基準クロックＲＥＦＣＬＫの１周期分の時間に対応している。
　図８（Ａ）に示したように、位相ワードＤ２の値は、“０”から“１”に向かって増加する振る舞いを繰り返す。すなわち、図７に示した位相ワードＰＷ２の小数部分の変化（０．１，０．２，０．３，０．４，０．５，…）と同様に、位相ワードＤ２の値は順に増加する。その際、この位相ワードＤ２の値は、ＴＤＣ２２の非線形な変換特性に対応して、非線形に変化する。一方、基準位相ワードＰＷ１の値は線形に増加する。よって、位相誤差ワードＰＥＷの値は、図８（Ｂ）に示したように、所定の周期で揺れてしまう。この揺れの周波数ｆｎ１は、次式を用いて表すことができる。
ｆｎ１ ＝ ｆref × ｎ ・・・（１）
ここで、ｎは、周波数比ｆratioの小数部分である。例えば、ｆrefが８［ＭＨｚ］であり、周波数比ｆratioが４．１（すなわちｎが０．１）である場合には、周波数ｆｎ１は０．８［ＭＨｚ］になる。この周波数ｆｎ１が、位相同期回路１における閉ループ伝達関数が示すループ帯域内に入る程度に低い場合には、発振回路１５により、クロック信号ＤＣＯＣＬＫがこの周波数ｆｎ１で変調される。その場合には、クロック信号ＤＣＯＣＬＫの周波数スペクトラムにおいて、クロック信号ＤＣＯＣＬＫの周波数ｆclkの近傍（例えばｆclk±ｆｎ１など）にスプリアスが生じてしまい、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれがある。
　一方、本実施の形態に係る位相同期回路１では、信号生成回路１６が、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成し、位相検出回路２０が、このクロック信号ＣＬＫの位相を検出するようにした。これにより、以下に説明するように、ＴＤＣ２２が非線形な変換特性を有する場合であっても、位相雑音が悪化するおそれを低減することができる。
　図９は、ＴＤＣ２２が非線形な変換特性を有する場合における位相同期回路１の動作を表すものであり、（Ａ）はＴＤＣ２２から出力される位相ワードＤ２の値を示し、（Ｂ）は位相誤差ワードＰＥＷの値を示す。この図９は、動作例１（図５）に対応するものである。図９（Ａ）において、“ＩＰ”のラベルが付いた変換特性は、信号生成回路１６がクロック信号ＩＰを選択したときの変換特性を示す。同様に、“ＱＰ”，“ＩＮ”，“ＱＮ”のラベルが付いた変換特性は、信号生成回路１６がクロック信号ＱＰ，ＩＮ，ＱＮを選択したときの変換特性をそれぞれ示す。
　図９（Ａ）に示したように、位相ワードＤ２の値は、“１”から“０”に向かって減少する振る舞いを繰り返す。すなわち、図５に示した位相ワードＰＷ２の小数部分の変化（０．８５，０．７，０．５５，０．４，０．２５，…）と同様に、位相ワードＤ２の値は順に減少する。その際、この位相ワードＤ２の値は、ＴＤＣ２２の非線形な変換特性に対応して、非線形に変化する。よって、位相誤差ワードＰＥＷの値は、図９（Ｂ）に示したように、所定の周期で揺れることとなる。
　しかしながら、本実施の形態に係る位相同期回路１では、このように４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成したので、位相誤差ワードＰＥＷの値の揺れの周期を、比較例１に係る位相同期回路１Ｒの場合（図９（Ｂ）の破線）に比べて短くすることができる。よって、例えば、この揺れの周波数ｆｎ２を、位相同期回路１のループ帯域外になるように高い値に設定することにより、クロック信号ＤＣＯＣＬＫが変調されるおそれを低減することができ、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
　周波数ｆｎ２は、以下の式で表すことができる。
ｆｎ２ ＝ ｆref × Ｆ［ＶＰＲ－ｎ］ ・・・（２）
ここで、ＶＰＲは位相ローテーションワードＰＲＷの値（位相ローテーション値）であり、関数Ｆは、引数の小数部分のみを抽出するものである。例えば、ｆrefが８［ＭＨｚ］であり、周波数比ｆratioが４．１（すなわちｎが０．１）であり、位相ローテーション値ＶＰＲが“＋１／４”である場合には、周波数ｆｎ２は１．２［ＭＨｚ］になる。
　このように、本実施の形態に係る位相同期回路１では、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成したので、ＴＤＣ２２が非線形な変換特性を有する場合でも、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
（比較例２）
　本比較例２に係る位相同期回路１Ｓは、位相ローテーションワードＰＲＷの値が“－１／４”である場合において、本実施の形態に係る信号生成回路１６とは異なる動作を行う信号生成回路１６Ｓを有するものである。その他の構成は、本実施の形態（図１）と同様である。
　図１０は、位相同期回路１Ｓの動作を表すものである。この例では、周波数制御ワードＦＣＷの値を“４．３５”に設定しており、位相ローテーションワードＰＲＷの値を“－１／４”に設定している。
　まず、タイミングｔ６１において、期間ＰＲが開始する。信号生成回路１６Ｓは、タイミングｔ６１～ｔ６５の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６Ｓは、タイミングｔ６１～ｔ６２の期間において、クロック信号ＩＰを選択してクロック信号ＣＬＫとして出力し、タイミングｔ６２において、クロック信号をクロック信号ＩＰからクロック信号ＱＮに切り替える（図１０（Ａ），（Ｄ），（Ｆ））。
　そして、タイミングｔ６３において、期間ＰＲが終了し、位相検出回路２０は、値“４．３５”を示す位相ワードＰＷ２を生成する。このタイミングｔ６３では、基準位相ワードＰＷ１が示す値は“４．３５”（＝４．３５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“４．３５”と位相ワードＰＷ２の値“４．３５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｓでは位相同期が維持される。タイミングｔ６３以降の動作についても同様である。
　その際、位相同期回路１Ｓでは、タイミングｔ６２などにおいて、クロック信号を切り替える際、クロック信号ＣＬＫに幅の狭いパルス（部分Ｗ３）が現れる。このようなクロック信号ＣＬＫが入力された場合には、位相検出回路２０は、誤動作し、クロック信号ＣＬＫの位相を正常に検出できないおそれがある。このような場合には、位相誤差ワードＰＥＷの値が過渡的に揺れ、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれがある。
　一方、本実施の形態に係る位相同期回路１では、位相ローテーションワードＰＲＷの値が“－１／４”である場合に、信号生成回路１６は、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順に複数回（この例では３回）切り替えるようにした。すなわち、例えば、図６のタイミングｔ２１～ｔ２５の期間ＰＲにおいて、信号生成回路１６は、クロック信号をクロック信号ＩＰからクロック信号ＱＮに直接切り替えるのではなく、まず、クロック信号ＩＰからクロック信号ＱＰに切り替え、次にクロック信号ＱＰからクロック信号ＩＮに切り替え、次にクロック信号ＩＮからクロック信号ＱＮに切り替えるようにした。これにより、クロック信号ＣＬＫにおいてパルス幅が狭まるおそれを低減することができるため、位相検出回路２０が誤動作を行うおそれを低減することができ、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
［効果］
　以上のように本実施の形態では、４相のクロック信号を順次切り替えるようにしたので、ＴＤＣ２２が非線形な変換特性を有する場合でも、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
　本実施の形態では、位相ローテーションワードＰＲＷの値が“－１／４”である場合に、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順に複数回切り替えるようにしたので、クロック信号ＣＬＫにおいてパルス幅が狭まるおそれを低減することができるため、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
［変形例１］
　上記実施の形態では、位相ローテーションワードＰＲＷの値を“－１／４”に設定した場合（図６）において、信号生成回路１６が、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順にクロック信号を３回切り替えるようにしたが、これに限定されるものではない。例えば、図１１に示すように、信号生成回路１６は、各期間ＰＲにおいて、クロック信号を２回切り替えるようにしてもよい。この例では、信号生成回路１６は、タイミングｔ７１～ｔ７２の期間において、クロック信号ＩＰをクロック信号ＣＬＫとして出力し、タイミングｔ７２において、クロック信号をクロック信号ＩＰからクロック信号ＩＮに切り替え、タイミングｔ７３において、クロック信号をクロック信号ＩＮからクロック信号ＱＮに切り替える。このようにしても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例２］
　位相ローテーションワードＰＲＷの値を“－１／４”に設定した場合（図６）において、信号生成回路１６が、各期間ＰＲにおいて、クロック信号を複数回切り替える際の切替タイミングは、図６の例に限定されるものではない。例えば、図１２に示すように、タイミングｔ８２において、信号生成回路１６がクロック信号をクロック信号ＩＰからクロック信号ＱＰに切り替え、その後にクロック信号ＣＬＫが反転し、その後のタイミングｔ８３において、信号生成回路１６がクロック信号をクロック信号ＱＰからクロック信号ＩＮに切り替え、その後にクロック信号ＣＬＫが反転し、その後のタイミングｔ８４において、信号生成回路１６がクロック信号をクロック信号ＩＮからクロック信号ＱＮに切り替えるようにしてもよい。このようにしても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例３］
　上記実施の形態では、信号生成回路１６は４相のクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成したが、これに限定されるものではなく、３相以下のクロック信号を生成してもよいし、５相以上のクロック信号を生成してもよい。以下に、６相のクロック信号ＣＬＫ１～ＣＬＫ６を生成する場合を例に説明する。
　図１３は、本変形例に係る位相同期回路１Ｃの一動作例を表すものであり、（Ａ）～（Ｆ）は６つのクロック信号ＣＬＫ１～ＣＬＫ６の波形をそれぞれ示し、（Ｇ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｈ）はクロック信号ＣＬＫの波形を示す。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．９３３”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋１／６”に設定している。なお、この例では、周波数制御ワードＦＣＷの値および位相ワードＰＷ２の値を小数点以下第３位までの範囲で記している。
　まず、タイミングｔ９１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。位相同期回路１Ｃの信号生成回路１６Ｃは、タイミングｔ９１～ｔ９３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ９２において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ２に切り替える。
　そして、タイミングｔ９３において、期間ＰＲが終了し、位相検出回路２０は、値“３．９３３”（＝３＋０．９３３）を示す位相ワードＰＷ２を生成する。このタイミングｔ９３では、基準位相ワードＰＷ１が示す値は“３．９３３”（＝３．９３３×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．９３３”と位相ワードＰＷ２の値“３．９３３”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ９３以降の動作についても同様である。
　図１４は、位相同期回路１Ｃの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．２６７”に設定するとともに、位相ローテーションワードＰＲＷの値を“－１／６”に設定している。
　まず、タイミングｔ１０１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６Ｃは、タイミングｔ１０１～ｔ１０５の期間において、クロック信号を３回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ１０２，ｔ１０３，ｔ１０４において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ３，ＣＬＫ５，ＣＬＫ６の順に順次切り替える。
　そして、タイミングｔ１０５において、期間ＰＲが終了し、位相検出回路２０は、値“３．２６７”（＝３＋０．２６７）を示す位相ワードＰＷ２を生成する。このタイミングｔ１０５では、基準位相ワードＰＷ１が示す値は“３．２６７”（＝３．２６７×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．２６７”と位相ワードＰＷ２の値“３．２６７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ１０５以降の動作についても同様である。
　図１３，１４の例では、位相ローテーションワードＰＲＷの値を“±１／６”にしたが、これに限定されるものではなく、例えば、“±２／６”、“±３／６”などにしてもよい。以下に、位相ローテーションワードＰＲＷの値を“＋２／６”にする例と、“－２／６”にする例について説明する。
　図１５は、本変形例に係る位相同期回路１Ｃの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．７６７”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋２／６”に設定している。
　まず、タイミングｔ１１１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。位相同期回路１Ｃの信号生成回路１６Ｃは、タイミングｔ１１１～ｔ１１３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ１１２において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ３に切り替える。
　そして、タイミングｔ１１３において、期間ＰＲが終了し、位相検出回路２０は、値“３．７６７”（＝３＋０．７６７）を示す位相ワードＰＷ２を生成する。このタイミングｔ１１３では、基準位相ワードＰＷ１が示す値は“３．７６７”（＝３．７６７×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．７６７”と位相ワードＰＷ２の値“３．７６７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ１１３以降の動作についても同様である。
　図１６は、位相同期回路１Ｃの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．４３３”に設定するとともに、位相ローテーションワードＰＲＷの値を“－２／６”に設定している。
　まず、タイミングｔ１２１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６Ｃは、タイミングｔ１２１～ｔ１２４の期間において、クロック信号を２回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ１２２，ｔ１２３において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ３，ＣＬＫ５の順に順次切り替える。
　そして、タイミングｔ１２４において、期間ＰＲが終了し、位相検出回路２０は、値“３．４３３”（＝３＋０．４３３）を示す位相ワードＰＷ２を生成する。このタイミングｔ１２４では、基準位相ワードＰＷ１が示す値は“３．４３３”（＝３．４３３×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．４３３”と位相ワードＰＷ２の値“３．４３３”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ１２４以降の動作についても同様である。
　このように、位相同期回路１Ｃでは、信号生成回路１６Ｃが、６相のクロック信号ＣＬＫ１～ＣＬＫ６を生成することにより、位相ローテーションワードＰＲＷの設定の自由度を高めることができる。これにより、位相同期回路１Ｃでは、ＴＤＣ２２が非線形な変換特性を有する場合でも、式（２）を用いて、位相誤差ワードＰＥＷの揺れの周波数ｆｎ２をより自由に設定することができ、クロック信号ＤＣＯＣＬＫの位相雑音が低減できるようにより自由に調整することができる。
［変形例４］
　上記実施の形態では、クロック信号ＤＣＯＣＬＫの周波数ｆclkを基準クロック信号ＲＥＦＣＬＫの周波数ｆrefで割った値（周波数比ｆratio）を“４．１”にしたが、これに限定されるものではない。以下に、この周波数比ｆratioを“４．２５”にした場合の例を説明する。
　図１７は、本変形例に係る位相同期回路１Ｄの一動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“４”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋１／４”に設定している。
　まず、タイミングｔ１３１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ１３１～ｔ１３３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６は、タイミングｔ１３２において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰに切り替える。
　そして、タイミングｔ１３３において、期間ＰＲが終了し、位相検出回路２０は、値“４”（＝４＋０）を示す位相ワードＰＷ２を生成する。このタイミングｔ１３３では、基準位相ワードＰＷ１が示す値は“４”（＝４×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“４”と位相ワードＰＷ２の値“４”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｄでは位相同期が維持される。タイミングｔ１３３以降の動作についても同様である。
　図１８は、位相同期回路１Ｄの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．５”に設定するとともに、位相ローテーションワードＰＲＷの値を“－１／４”に設定している。
　まず、タイミングｔ１４１において、基準クロックＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ１４１～ｔ１４５の期間において、クロック信号を３回切り替える。具体的には、信号生成回路１６は、タイミングｔ１４２，ｔ１４３，ｔ１４４において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰ，ＩＮ，ＱＮの順に順次切り替える。
　そして、タイミングｔ１４５において、期間ＰＲが終了し、位相検出回路２０は、値“３．５”（＝３＋０．５）を示す位相ワードＰＷ２を生成する。このタイミングｔ１４５では、基準位相ワードＰＷ１が示す値は“３．５”（＝３．５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．５”と位相ワードＰＷ２の値“３．５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相比較回路１Ｄでは位相同期が維持される。タイミングｔ１４５以降の動作についても同様である。
　以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態等では、周波数制御ワードＦＣＷ、位相ローテーションワードＰＲＷ、周波数比ｆratioなどの様々なパラメータの値を例示したが、これに限定されるものではなく、適宜設定することができる。
　また、例えば、本技術を、例えば無線通信システムなどに用いられる周波数シンセサイザに適用してもよい。このとき、例えば、クロック信号ＤＣＯＣＬＫの周波数（チャンネル）に応じて、周波数制御ワードＦＣＷおよび位相ローテーションワードＰＲＷを切り替えてもよい。このように、本技術は、位相同期回路を含む様々な用途に適用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）基準位相値を順次生成する基準位相生成回路と、
　前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
　前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
　前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
　を備えた位相同期回路。
（２）前記第３のクロックにおける各パルスのパルス幅は、前記第１のクロックのパルス幅以上である
　前記（１）に記載の位相同期回路。
（３）前記信号生成回路は、前記複数の第２のクロックを切り替える際、現在選択しているクロックよりも位相が遅れたクロックに切り替える
　前記（１）または（２）に記載の位相同期回路。
（４）第１の設定値および第２の設定値を生成する制御回路をさらに備え、
　前記基準位相生成回路は、前記第１の設定値に基づいて前記基準位相値を順次生成し、
　前記信号生成回路は、各周期期間において、前記複数の第２のクロックを、前記第２の設定値に応じた順番パターンで複数回切り替える
　前記（１）から（３）のいずれかに記載の位相同期回路。
（５）前記制御回路は、前記第１の設定値および前記第２の設定値を含む設定値セットを複数セット生成可能に構成されたものである
　前記（４）に記載の位相同期回路。
（６）前記位相検出回路は、
　前記位相値の整数部分を求める第１の検出回路と、
　前記位相値の小数部分を求める第２の検出回路と
　を有する
　前記（１）から（５）のいずれかに記載の位相同期回路。
（７）前記第２の検出回路は、前記基準クロックの遷移タイミングと、前記第３のクロックの遷移タイミングとの時間差に基づいて、前記位相値の小数部分を求める
　前記（６）に記載の位相同期回路。
（８）前記第１の検出回路は、前記第３のクロックのパルス数をカウントすることにより、前記位相値の整数部分を求める
　前記（６）または（７）に記載の位相同期回路。
（９）第１の動作モードおよび第２の動作モードを有し、
　前記第１の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを複数回切り替え、
　前記第２の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを１回切り替える
　前記（１）から（８）のいずれかに記載の位相同期回路。
（１０）基準位相値を順次生成する基準位相生成回路と、
　前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
　前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
　前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
　を備えた周波数シンセサイザ。
　本出願は、日本国特許庁において２０１４年１０月２２日に出願された日本特許出願番号２０１４－２１５２７１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　基準位相値を順次生成する基準位相生成回路と、
    　前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
    　前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
    　前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
    　を備えた位相同期回路。
  2. 　前記第３のクロックにおける各パルスのパルス幅は、前記第１のクロックのパルス幅以上である
    　請求項１に記載の位相同期回路。
  3. 　前記信号生成回路は、前記複数の第２のクロックを切り替える際、現在選択しているクロックよりも位相が遅れたクロックに切り替える
    　請求項１に記載の位相同期回路。
  4. 　第１の設定値および第２の設定値を生成する制御回路をさらに備え、
    　前記基準位相生成回路は、前記第１の設定値に基づいて前記基準位相値を順次生成し、
    　前記信号生成回路は、各周期期間において、前記複数の第２のクロックを、前記第２の設定値に応じた順番パターンで複数回切り替える
    　請求項１に記載の位相同期回路。
  5. 　前記制御回路は、前記第１の設定値および前記第２の設定値を含む設定値セットを複数セット生成可能に構成されたものである
    　請求項４に記載の位相同期回路。
  6. 　前記位相検出回路は、
    　前記位相値の整数部分を求める第１の検出回路と、
    　前記位相値の小数部分を求める第２の検出回路と
    　を有する
    　請求項１に記載の位相同期回路。
  7. 　前記第２の検出回路は、前記基準クロックの遷移タイミングと、前記第３のクロックの遷移タイミングとの時間差に基づいて、前記位相値の小数部分を求める
    　請求項６に記載の位相同期回路。
  8. 　前記第１の検出回路は、前記第３のクロックのパルス数をカウントすることにより、前記位相値の整数部分を求める
    　請求項６に記載の位相同期回路。
  9. 　第１の動作モードおよび第２の動作モードを有し、
    　前記第１の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを複数回切り替え、
    　前記第２の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを１回切り替える
    　請求項１に記載の位相同期回路。
  10. 　基準位相値を順次生成する基準位相生成回路と、
    　前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
    　前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
    　前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
    　を備えた周波数シンセサイザ。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274629A (ja) * 1995-03-31 1996-10-18 Seiko Epson Corp ディジタルｐｌｌ回路
JPH11340819A (ja) * 1998-03-13 1999-12-10 Lucent Technol Inc 位相同期ル―プ回路
JP2005328138A (ja) * 2004-05-12 2005-11-24 Ricoh Co Ltd 位相調整器
JP2012257269A (ja) * 2007-11-29 2012-12-27 Qualcomm Inc 小数部の入出力位相に基づいたデジタル位相同期ループ動作

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2194646B1 (en) * 2008-12-04 2013-01-02 STMicroelectronics Srl Method of improving noise characteristics of an ADPLL and a relative ADPLL
JP2011205328A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 局部発振器
JP2011229028A (ja) * 2010-04-21 2011-11-10 Nec Corp デジタルｐｌｌ
JP5106583B2 (ja) * 2010-06-09 2012-12-26 株式会社半導体理工学研究センター 時間デジタル変換回路、及びその校正方法
JP2012060395A (ja) * 2010-09-08 2012-03-22 Panasonic Corp Ｐｌｌ周波数シンセサイザ
JP5609585B2 (ja) * 2010-11-25 2014-10-22 ソニー株式会社 Ｐｌｌ回路、ｐｌｌ回路の誤差補償方法及び通信装置
US8947172B2 (en) * 2012-01-20 2015-02-03 Mediatek Inc. Polar transmitter having frequency modulating path with interpolation in compensating feed input and related method thereof
US8692598B2 (en) * 2012-02-23 2014-04-08 Lsi Corporation Digital phase locked loop
US9014322B2 (en) * 2012-05-23 2015-04-21 Finisar Corporation Low power and compact area digital integrator for a digital phase detector
US9092067B2 (en) * 2013-02-25 2015-07-28 Teledyne Wireless, Llc Phase disciplined, direct digital synthesizer based, coherent signal generator
JP5748132B2 (ja) * 2013-03-23 2015-07-15 ヤマハ株式会社 Ｐｌｌ回路
JP5839291B2 (ja) * 2013-03-25 2016-01-06 ヤマハ株式会社 Ｐｌｌ回路
JP2016181735A (ja) * 2013-08-23 2016-10-13 株式会社東芝 位相−デジタル変換器および受信機
EP3096459A1 (en) * 2015-05-20 2016-11-23 Nxp B.V. Phase locked loop with reduced noise
EP3258603B1 (en) * 2016-06-15 2022-11-09 Nxp B.V. Phase locked loop with lock/unlock detector
US9893916B2 (en) * 2016-07-01 2018-02-13 Texas Instruments Incorporated Methods and apparatus for performing a high speed phase demodulation scheme using a low bandwidth phase-lock loop
DE102016115657A1 (de) * 2016-08-23 2018-03-01 Infineon Technologies Ag Phasenregelkreis
US10027333B2 (en) * 2016-11-18 2018-07-17 Stmicroelectronics International N.V. Phase locked loops having decoupled integral and proportional paths

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274629A (ja) * 1995-03-31 1996-10-18 Seiko Epson Corp ディジタルｐｌｌ回路
JPH11340819A (ja) * 1998-03-13 1999-12-10 Lucent Technol Inc 位相同期ル―プ回路
JP2005328138A (ja) * 2004-05-12 2005-11-24 Ricoh Co Ltd 位相調整器
JP2012257269A (ja) * 2007-11-29 2012-12-27 Qualcomm Inc 小数部の入出力位相に基づいたデジタル位相同期ループ動作

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
STASZEWSKI, R.B; ET AL.: "An all-digital offset PLL archtecture", IEEE RADIO FREQUENCY INTEGRATED CIRCUITS SYMPOSIUM (RFIC, 2010, pages 17 - 20, XP031684197 *

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