WO2016046959A1 - 撮像方法および撮像装置 - Google Patents

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WO2016046959A1
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cmos image
image sensor
vertical synchronization
phase
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PCT/JP2014/075655
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中村　和彦
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株式会社日立国際電気
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    • H04N1/502—Reproducing the colour component signals dot-sequentially or simultaneously in a single or in adjacent picture-element positions

Definitions

  • the present disclosure relates to an imaging apparatus, and can be applied to an imaging apparatus having a function of converting and outputting a video signal from an imaging element, for example.
  • a color TV camera is obtained by separating imaging light from a photographing lens into three colors of a red component, a green component, and a blue component by a color separation optical system, and imaging an object of each color component on an imaging device such as a CCD.
  • a color TV image is produced by an electrical signal (for example, JP 2000-270340 A).
  • the axial positions of the red image sensor and the blue image sensor are set to green for the typical value of axial chromatic aberration in order to facilitate the production of a zoom lens.
  • the image is offset from the axial position of the image sensor and bonded to the color separation optical system. For this reason, when a zoom lens for three lenses is combined with a single-plate color image sensor via an adapter with a dummy glass for the color separation optical system, the red image sensor and the blue image sensor are equivalent to the typical value of axial chromatic aberration.
  • the on-axis position is different from the on-axis position of the green image sensor, and the red and blue modulation degrees deteriorate.
  • An object of the present disclosure is to provide an imaging technology with a small dynamic plane shutter distortion and a wide dynamic range even when a CMOS imaging device is used.
  • focal plane shutter distortion can be reduced and the dynamic range can be widened.
  • movement of the imaging device which concerns on a 2nd comparative example It is a block diagram which shows the circuit of the imaging device which concerns on a 1st Example. It is a block diagram which shows the circuit of the imaging device which concerns on a 2nd Example. It is a block diagram which shows the circuit of the imaging device which concerns on a 3rd Example. It is a block diagram which shows the circuit of the imaging device which concerns on a 4th Example. It is a block diagram which shows the circuit of the imaging device which concerns on a 1st comparative example. It is a block diagram which shows the circuit of the imaging device which concerns on a 2nd comparative example.
  • a camera system 10 includes a lens 1 and an imaging device 2A.
  • the imaging device 2A includes a blue (B) CMOS image sensor 3B, a green (G) CMOS image sensor 3G, a red (R) CMOS image sensor 3R, a CPU 6, a timing generation circuit (TG), and a frame speed.
  • a video signal processing circuit 7 including conversion and a three-color separation optical system 8 are provided.
  • the video signal processing circuit 7 includes an FPGA and a frame memory.
  • the camera system 10 outputs an image having the same number of pixels as that of the image pickup on three RGB plates.
  • the CMOS image sensor 3B images B at an integer N times the number of output video frames.
  • the CMOS image sensor 3G images G at an integer M times the integer N + 1 or more of the number of output video frames.
  • the CMOS image sensor 3R images R at an integer M times greater than or equal to an integer N + 1 of the number of output video frames.
  • the TG of the video signal processing circuit 7 sets the vertical synchronization phase of the B, G, and R imaging frames to an even multiple speed so that the center phases of the B, G, and R imaging frames used for the output video are substantially the same vertical synchronization phase.
  • the vertical synchronizing signal offset by approximately half of the vertical synchronizing period is generated. Vertical effective images of B, G, and R imaging frames having substantially the same vertical synchronization phase are used as output images.
  • a configuration of a camera system according to the second embodiment will be described with reference to FIG. 1B.
  • a camera system 20 according to the second embodiment includes a lens 1 and an imaging device 2B.
  • the imaging device 2B includes a blue (B) CMOS image sensor 3B, a first green (G1) CMOS image sensor 3G1, a second green (G2) CMOS image sensor 3G1, and a red (R) CMOS.
  • An image pickup device 3R, a CPU 6, a video signal processing circuit 4 including TG, frame speed conversion and interpolation processing, and a four-color separation optical system 5 are provided.
  • the video signal processing circuit 4 includes an FPGA and a frame memory.
  • the camera system 20 outputs an image having a pixel number that is twice as long and horizontal as that of the image pickup by four RG1G2B plates.
  • the CMOS image sensor 3B images B at an integer N times the number of output video frames.
  • the CMOS image sensor 3G1 images G1 at a speed that is an integer M times greater than or equal to an integer N + 1 of the number of output video frames.
  • the CMOS image sensor 3G2 images G2 at a speed that is an integer M times greater than or equal to an integer N + 1 of the number of output video frames.
  • the CMOS image sensor 3R images R at an integer M times greater than or equal to an integer N + 1 of the number of output video frames.
  • the TG of the video signal processing circuit 4 performs vertical synchronization of the B, G1, G2, and R imaging frames so that the center phases of the B, G1, G2, and R imaging frames used for the output video are substantially the same vertical synchronization phase.
  • a vertical synchronizing signal whose phase is offset by approximately half of the even-times vertical synchronizing period is generated.
  • the vertical effective images of the B, G1, G2, and R imaging frames having substantially the same vertical synchronization phase are used as output images.
  • the CMOS imaging element is not only a global shutter CMOS imaging element but also a focal plane shutter (also called a rolling shutter) CMOS.
  • TG for generating and applying a vertical synchronization signal
  • B a CMOS image sensor that images B at an integer N times the number of output video frames in synchronization with a vertical synchronization signal that is offset by approximately half of the even-speed vertical synchronization period
  • C a CMOS image sensor that images G or (G1 and G2) at an integer M times greater than or equal to an integer N + 1 in synchronization with a non-offset vertical synchronization signal of an odd multiple speed vertical synchronization period
  • D a CMOS image sensor that images R at an integer M times greater than or equal to an integer N + 1 in synchronization with a non-offset vertical synchronization signal of an odd-times vertical synchronization period
  • E a video signal processing circuit including frame rate conversion means (frame memory);
  • An imaging apparatus 2A1 according to the first example is an imaging apparatus used in the camera system 10 according to the first embodiment, and operates at a double speed, a triple speed G, and a constant speed B. As shown in FIG.
  • the image pickup apparatus 2A1 includes a video signal processing circuit 7A including TG and frame speed conversion, a CMOS image pickup device (G CMOS image pickup device) 3G in which green (G) peripheral circuits are integrated, and red A CMOS image pickup device (R CMOS image pickup device) 3R integrated with (R) peripheral circuits and a CMOS image pickup device (B CMOS image pickup device) 3B integrated with blue (B) peripheral circuits are provided.
  • the video signal processing circuit 7A includes an FPGA and a frame memory.
  • the CMOS image sensor 3R inputs a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and a double-speed video shifted in phase.
  • a signal ( ⁇ 2RVi) is output.
  • the CMOS image sensor 3G inputs a triple speed clock ( ⁇ 3CLK), a triple speed horizontal synchronization signal ( ⁇ 3HD), and a triple speed vertical synchronization signal ( ⁇ 3VD), and a triple speed video signal ( ⁇ 3GVi). Is output.
  • the CMOS image sensor 3B receives a constant speed clock (CLK), a horizontal synchronization signal (HD), and a vertical synchronization signal (VD), and outputs a constant speed video signal (BVi).
  • the video signal processing circuit 7A inputs a double-speed video signal ( ⁇ 2RVi), outputs a video signal (RVo), inputs a triple-speed video signal ( ⁇ 3GVi), outputs a video signal (GVo), and outputs at a constant speed.
  • Video signal (BVi) is input and a video signal (BVo) is output.
  • a vertical synchronization signal obtained by offsetting the vertical synchronization phase of the R imaging frame approximately half of the vertical synchronization period of double speed (even multiple speed) is input to the CMOS image sensor 3R, and is thus used for the output video.
  • the center phases of the B, G, and R imaging frames are approximately the same vertical synchronization phase. If the video output vertical period is 24p (24 frames per second), the double-speed R imaging vertical period is 48p, the triple-speed G imaging vertical period is 72p, and the constant-speed B imaging vertical period is 24p. .
  • G ⁇ 1 dB, R: +2.8 dB, B: +10 dB, where B is constant speed, R is double speed, and G is triple speed, G: +8 dB , R: +9 dB, B: +10 dB, and error is 2 dB, and the dynamic range is maximum. This is because the eye resolution is the lowest in blue, red is the next lowest, and green is higher.
  • the image pickup apparatus may operate at a double speed of R, a triple speed of G1 and G2, and a constant speed of B.
  • the image pickup apparatus generates a vertical synchronization pulse having a half-frame offset of the center phase at a double speed and a half frame offset at a double speed on the R CMOS image pickup device, and picks up an image at a double speed.
  • a vertical sync pulse with the center phase aligned at 3x speed is generated and sent to the CMOS image sensor and imaged at 3x speed, and a vertical sync pulse with the center phase aligned at the same speed is generated on the B image sensor and sent at the same speed. To be done.
  • the configuration and operation of the imaging apparatus according to the second example will be described with reference to FIGS. 3B and 2B.
  • the image pickup apparatus 2B2 according to the second example is an image pickup apparatus used for the camera system 20 according to the second embodiment.
  • the image pickup apparatus 2B operates at a double speed, G1 is double speed, G2 is double speed, and B is constant speed. To do.
  • the image pickup apparatus 2B2 includes a CMOS image pickup device (CMOS image pickup of G1) in which a video signal processing circuit 4B including TG, frame speed conversion, and interpolation processing and a first green (G1) peripheral circuit are integrated.
  • CMOS image pickup of G1 CMOS image pickup of G1 in which a video signal processing circuit 4B including TG, frame speed conversion, and interpolation processing and a first green (G1) peripheral circuit are integrated.
  • CMOS image sensor 3G1 a CMOS image sensor (G2 CMOS image sensor) 3G2 in which peripheral circuits of the second green (G2) are integrated, an R CMOS image sensor 3R, and a B C or OS image sensor (B CMOS) Imaging device) 3B.
  • the video signal processing circuit 4B is composed of an FPGA and a frame memory.
  • the CMOS image sensor 3R inputs a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and a double-speed video shifted in phase.
  • a signal ( ⁇ 2RVi) is output.
  • the CMOS image sensor 3G1 inputs a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) with a phase shift, and a double-speed video with a phase shift.
  • a signal ( ⁇ 2G1Vi) is output.
  • the CMOS image sensor 3G2 inputs a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and a double-speed video shifted in phase.
  • a signal ( ⁇ 2G2Vi) is output.
  • the CMOS image sensor 3B receives a constant speed clock (CLK), a horizontal synchronization signal (HD), and a vertical synchronization signal (VD), and outputs a constant speed video signal (BVi).
  • the video signal processing circuit 4B inputs a double-speed video signal ( ⁇ 2RVi) and outputs a video signal (RVo), and inputs a double-speed video signal ( ⁇ 2G1Vi) and a double-speed video signal ( ⁇ 2G2Vi).
  • GVo is output, a constant-speed video signal (BVi) is input, and a video signal (BVo) is output.
  • a vertical synchronization signal in which the vertical synchronization phase of the R imaging frame is offset by approximately half of the vertical synchronization period of double speed (even multiple speed) is input to the CMOS image sensor 3R, and vertical synchronization of the G1 imaging frame is performed.
  • a vertical synchronization signal whose phase is offset by approximately half of the vertical synchronization period of double speed (even speed) is input to the CMOS image sensor 3G1, and the vertical synchronization phase of the G2 imaging frame is approximately half of the double speed (even speed) vertical synchronization period.
  • the center phases of the G and R imaging frames including B and G1G2 used for the output video are substantially the same vertical synchronization phase.
  • the video output vertical period is 60p (60 frames per second)
  • the double-speed R imaging vertical period is 120p
  • the double-speed G1 imaging vertical period is 120p
  • the double-speed G2 imaging vertical period is 120p, constant speed.
  • the imaging vertical period of B is 60p. From the actual measurement values of the CMOS image sensor, G1: 5 dB, G1: 5 dB, R: +2.8 dB
  • B is constant speed
  • R is double speed
  • G1 is double speed
  • G2 is double speed.
  • the dynamic range is maximum with G: +11 dB, R: +9 dB, B: +10 dB and an error of 2 dB. This takes advantage of the lowest blue resolution of the eyes.
  • the imaging apparatus according to the second example may operate at a double speed, R is double speed, and B is constant speed.
  • the image pickup apparatus generates a vertical synchronization pulse with a half-frame offset of the center phase at a double speed and a half frame offset at a double speed on the R CMOS image pickup device, and picks up an image at a double speed.
  • the imaging device 2A3 according to the third example is an imaging device used in the camera system 10 according to the first embodiment, and operates at a triple speed of R, a quadruple speed of G, and a double speed of B.
  • the imaging device 2A3 includes a video signal processing circuit 7C including TG and frame rate conversion, a G CMOS imaging device 3G, an R CMOS imaging device 3R, and a B CMOS imaging device 3B.
  • the video signal processing circuit 7C is composed of an FPGA and a frame memory.
  • the CMOS image sensor 3R receives a 3 ⁇ speed clock ( ⁇ 3CLK), a 3 ⁇ speed horizontal synchronization signal ( ⁇ 3HD), and a 3 ⁇ speed vertical synchronization signal ( ⁇ 3VD), and inputs a 3 ⁇ speed video signal ( ⁇ 3RVi). Is output.
  • the CMOS image sensor 3G receives a quadruple-speed clock ( ⁇ 4CLK), a quadruple-speed horizontal sync signal ( ⁇ 4HD), and a quadruple-speed vertical sync signal (Offset ⁇ 4VD) shifted in phase, and shifted the phase.
  • a quadruple speed video signal ( ⁇ 4 GVi) is output.
  • the CMOS image sensor 3B receives a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and shifted the phase.
  • a double-speed video signal ( ⁇ 2BVi) is output.
  • the video signal processing circuit 7C inputs a 3 ⁇ speed video signal ( ⁇ 3 RVi), outputs a video signal (RVo), inputs a 4 ⁇ speed video signal ( ⁇ 4 GVi), outputs a video signal (GVo), and outputs 2
  • a double-speed video signal ( ⁇ 2BVi) is input and a video signal (BVo) is output.
  • a vertical synchronization signal in which the vertical synchronization phase of the G imaging frame is offset by approximately half of the vertical synchronization period of quadruple speed (even number speed) is input to the CMOS image sensor 3G, and the vertical of the B imaging frame is vertical. Since the vertical synchronization signal whose synchronization phase is offset by approximately half of the vertical synchronization cycle of double speed (even multiple speed) is input to the CMOS image sensor 3B, the center phases of the B, G, and R imaging frames used for the output video are Approximately the same vertical sync phase.
  • the video output vertical period is 24p (24 frames per second)
  • the 3 ⁇ speed R imaging vertical period is 72p
  • the 4 ⁇ speed G imaging vertical period is 96p
  • the 2 ⁇ speed B imaging vertical period is 48p. is there.
  • G -1dB
  • R + 2.8dB
  • B + 10dB
  • B 2 times speed
  • R 3 times speed
  • G 4 times speed
  • the maximum dynamic range It is. This is because the eye resolution is the lowest in blue, red is the next lowest, and green is higher.
  • the imaging apparatus according to the third example may be operated at 3 times the speed of R, 4 times the speed of G, and 2 times the speed of B.
  • the image pickup apparatus generates a vertical synchronizing pulse having a center phase aligned at a triple speed on an R CMOS image pickup device and picks up an image at triple speed, and quadruple speed on a G1 and G2 or G CMOS image pickup device. Generates a vertical sync pulse with a center phase offset of approximately 4x half frame and sends it to capture images at 4x speed, and generates a vertical sync pulse with a Bx CMOS image sensor with a center phase offset at approximately 2x speed and a half frame offset. The image is taken at double feed speed.
  • the configuration and operation of the imaging apparatus according to the fourth example will be described with reference to FIGS. 3D and 2D.
  • the image pickup apparatus 2B4 according to the fourth example is an image pickup apparatus used in the camera system 20 according to the second embodiment.
  • the image pickup apparatus 2B4 operates at a quadruple speed, G1 is quadruple speed, G2 is quadruple speed, and B is double speed.
  • the imaging device 2B4 includes a video signal processing circuit 4D including TG, frame rate conversion, and interpolation processing, a G1 CMOS imaging device 3G1, a G2 CMOS imaging device 3G2, and an R CMOS imaging device. 3R and B CMOS image sensor 3B.
  • the video signal processing circuit 4D is composed of an FPGA and a frame memory.
  • the CMOS image sensor 3R inputs a quadruple-speed clock ( ⁇ 4CLK), a quadruple-speed horizontal sync signal ( ⁇ 4HD), and a quadruple-speed vertical sync signal (Offset ⁇ 4VD) shifted in phase, and shifts the phase.
  • a quadruple-speed video signal ( ⁇ 4 RVi) is output.
  • the CMOS image sensor 3G1 inputs a quadruple-speed clock ( ⁇ 4CLK), a quadruple-speed horizontal sync signal ( ⁇ 4HD), and a quadruple-speed vertical sync signal (Offset ⁇ 4VD) shifted in phase, and shifts the phase.
  • a 4 ⁇ video signal ( ⁇ 4G1Vi) is output.
  • the CMOS image sensor 3G2 inputs a quadruple-speed clock ( ⁇ 4CLK), a double-speed horizontal sync signal ( ⁇ 4HD), and a double-speed vertical sync signal (Offset ⁇ 4VD) shifted in phase, and a quadruple-speed shifted in phase.
  • Video signal ( ⁇ 4G2Vi).
  • the CMOS image sensor 3B receives a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and shifted the phase.
  • a double-speed video signal ( ⁇ 2BVi) is output.
  • the video signal processing circuit 4D inputs a 4 ⁇ video signal ( ⁇ 4RVi) and outputs a video signal (RVo), and inputs a 4 ⁇ video signal ( ⁇ 4G1Vi) and a 4 ⁇ video signal ( ⁇ 4G2Vi).
  • a video signal (GVo) is output, a double-speed video signal ( ⁇ 2BVi) is input, and a video signal (BVo) is output.
  • a vertical synchronization signal in which the vertical synchronization phase of the R imaging frame is offset by approximately half of the vertical synchronization period of quadruple speed (even number speed) is input to the CMOS image sensor 3R, and the vertical of the G1 imaging frame is vertical.
  • a vertical synchronization signal obtained by offsetting the synchronization phase by about half of the vertical synchronization period of quadruple speed (even multiple speed) is input to the CMOS image sensor 3G1, and the vertical synchronization phase of the G2 imaging frame is quadruple speed (even multiple speed) vertical synchronization period.
  • the center phases of the G and R imaging frames including B and G1G2 used for the output video are substantially the same vertical synchronization phase. If the video output vertical period is 24 p (24 frames per second), the quadruple-speed R imaging vertical period is 96 p, the quadruple-speed G1 imaging vertical period is 96 p, and the quadruple-speed G2 imaging vertical period is 95 p.
  • the double-speed B imaging vertical period is 48p.
  • the imaging apparatus according to the fourth example may be operated at 4 times the speed of R, 4 times the speed of G1, 4 times the speed of G2, and 2 times the speed of B. Good.
  • the image pickup apparatus generates a vertical synchronization pulse in which the center phase is offset at a quadruple speed and a half-frame offset of approximately four times the center phase on the R CMOS image pickup device, picks up an image at the quadruple speed, and captures G1, G2, or G
  • a vertical synchronization pulse with a center phase offset at about 4 ⁇ speed and a half frame offset at about 4 ⁇ speed is generated and sent to the CMOS image sensor and imaged at 4 ⁇ speed, and the center phase at the 2 ⁇ speed is approximately half speed at the B CMOS image sensor.
  • An offset vertical synchronizing pulse is generated and sent at a double speed.
  • the imaging device 2AR1 according to the first comparative example is an imaging device used in the camera system 10 according to the third embodiment, and operates at a double speed, R is double speed, and B is double speed.
  • the imaging device 2AR1 includes a video signal processing circuit 7E including TG and frame rate conversion, a G CMOS imaging device 3G, an R CMOS imaging device 3R, and a B CMOS imaging device 3B.
  • the video signal processing circuit 7E is composed of an FPGA and a frame memory.
  • the CMOS image sensor 3R inputs a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and shifts the phase.
  • a double-speed video signal (Offset ⁇ 2RVi) is output.
  • the CMOS image sensor 3G inputs a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and shifted the phase.
  • a double-speed video signal ( ⁇ 2 GVi) is output.
  • the CMOS image sensor 3B receives a double-speed clock ( ⁇ 2CLK), a double-speed horizontal synchronization signal ( ⁇ 2HD), and a double-speed vertical synchronization signal (Offset ⁇ 2VD) shifted in phase, and shifted the phase.
  • a double-speed video signal ( ⁇ 2BVi) is output.
  • the video signal processing circuit 7E inputs a double speed video signal ( ⁇ 2RVi), outputs a video signal (RVo), inputs a double speed video signal ( ⁇ 2GVi), outputs a video signal (GVo), and outputs 2
  • a double-speed video signal ( ⁇ 2BVi) is input and a video signal (BVo) is output.
  • a vertical synchronization signal in which the vertical synchronization phase of the R imaging frame is offset by approximately half of the vertical synchronization period of double speed (even number speed) is input to the CMOS image sensor 3R, and the vertical of the G imaging frame is vertical.
  • a vertical synchronization signal with the synchronization phase offset by approximately half of the vertical synchronization period of double speed (even speed) is input to the CMOS image sensor 3G, and the vertical synchronization phase of the B imaging frame is set to double speed (even speed).
  • the center phases of the B, G, and R imaging frames used for the output video are substantially the same vertical synchronization phase.
  • the double-speed R imaging vertical period is 120 p
  • the double-speed G imaging vertical period is 120 p
  • the double-speed B imaging vertical period is 120 p. is there.
  • G -1 dB
  • R +2.8 dB
  • B +10 dB
  • the configuration and operation of the imaging apparatus according to the second comparative example (Comparative Example 2) will be described with reference to FIGS. 3F and 2F.
  • the image pickup apparatus 2BR2 according to the fourth example is an image pickup apparatus used for the camera system 20 according to the second embodiment, and R operates at a triple speed, G1 at a triple speed, G2 at a triple speed, and B at a constant speed. To do.
  • the imaging device 2BR2 includes a video signal processing circuit 4F including TG, frame rate conversion, and interpolation processing, a G1 CMOS imaging device 3G1, a G2 CMOS imaging device 3G2, and an R CMOS imaging device. 3R and B CMOS image sensor 3B.
  • the video signal processing circuit 4F includes an FPGA and a frame memory.
  • the CMOS image sensor 3R receives a 3 ⁇ speed clock ( ⁇ 3CLK), a 3 ⁇ speed horizontal synchronization signal ( ⁇ 3HD), and a 3 ⁇ speed vertical synchronization signal ( ⁇ 3VD), and inputs a 3 ⁇ speed video signal ( ⁇ 3RVi). Is output.
  • the CMOS image sensor 3G1 inputs a 3 ⁇ speed clock ( ⁇ 3CLK), a 3 ⁇ speed horizontal synchronization signal ( ⁇ 3HD), and a 3 ⁇ speed vertical synchronization signal ( ⁇ 3VD), and inputs a 3 ⁇ speed video signal ( ⁇ 3G1Vi). Is output.
  • the CMOS image sensor 3G2 inputs a 3 ⁇ speed clock ( ⁇ 3CLK), a 3 ⁇ speed horizontal synchronization signal ( ⁇ 3HD), and a 3 ⁇ speed vertical synchronization signal ( ⁇ 3VD), and inputs a 3 ⁇ speed video signal ( ⁇ 3G2Vi). Is output.
  • the CMOS image sensor 3B receives a constant speed clock (CLK), a constant speed horizontal synchronization signal (HD), and a constant speed vertical synchronization signal (VD), and outputs a constant speed video signal (BVi).
  • the video signal processing circuit 4F inputs a 3 ⁇ speed video signal ( ⁇ 3RVi), outputs a video signal (RVo), and inputs a 3 ⁇ speed video signal ( ⁇ 3G1Vi) and a 3 ⁇ speed video signal ( ⁇ 3G2Vi).
  • a video signal (GVo) is output, a constant-speed video signal (BVi) is input, and a video signal (BVo) is output.
  • a vertical synchronization signal that is not offset which is approximately half of the vertical synchronization phase of the triple imaging speed (odd multiple speed)
  • the vertical imaging phase of the G1 imaging frame is vertical.
  • a vertical synchronization signal without offset which is approximately half of the vertical synchronization period of the triple speed (odd multiple speed)
  • the vertical synchronization phase of the G2 imaging frame is set to the triple speed (odd multiple speed) vertical synchronization period.
  • the vertical synchronization signal of the B image pickup frame is set to the CMOS image pickup device which is not offset and is approximately half of the vertical synchronization period of the constant speed (odd multiple speed). Since the signals are input to 3B, the center phases of the G and R imaging frames including B and G1G2 used for the output video are substantially the same vertical synchronization phase. If the video output vertical period is 24p (24 frames per second), the 3 ⁇ R imaging vertical period is 72p, the 3 ⁇ G1 imaging vertical period is 72p, and the 3 ⁇ speed G2 imaging vertical period is 72p. The imaging vertical period of B at constant speed is 24p.
  • G1 5 dB
  • B +10 dB
  • B is constant speed
  • R triple speed
  • G1 triple speed
  • G2 triple speed
  • B +10 dB
  • 4 dB error 2 dB degradation from maximum dynamic range, but acceptable.
  • CMOS imaging device 3G1 First green (G1) CMOS imaging device 3G2: Second green (G2) CMOS imaging device 3G : Green (G) CMOS image sensor 3R: Red (R) CMOS image sensor 3B: Blue (B) CMOS image sensor 4, 4B, 4D, 4F: Video signal processing circuit 5: Four color separation optical system 6: CPU 7, 7A, 7C, 7E: Video signal processing circuit 8: Three-color separation optical system 10: Camera system 20: Camera system

Abstract

　色分解光学系と３ケ以上のローリングシャッタＣＭＯＳ撮像素子を有する撮像装置の撮像方法は、（ａ）Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、（ｂ）出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、（ｃ）概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。

Description

撮像方法および撮像装置
　本開示は撮像装置に関し、例えば撮像素子からの映像信号を変換して出力する機能を有する撮像装置に適用可能である。
　一般にカラーＴＶカメラでは、撮影レンズからの撮像光を色分解光学系で赤色成分・緑色成分・青色成分の三色に分解し、各色成分の被写体をそれぞれＣＣＤなどの撮像素子に撮像して得られる電気信号によって、カラーＴＶ映像を作り出している（例えば、特開２０００－２７０３４０号公報）。
特開２０００－２７０３４０号公報
　色分解光学系と撮像素子を３枚用いるテレビジョンカメラは、ズームレンズの製作を容易にするため、軸上色収差の典型値分、赤の撮像素子と青の撮像素子の軸上位置を緑の撮像素子の軸上位置からオフセットさせて色分解光学系に貼り合せてある。
  そのため、３枚用ズームレンズを色分解光学系分のダミーガラス付のアダプタを介して、単板カラー撮像素子と組み合わせると、軸上色収差の典型値分、赤の撮像素子と青の撮像素子の軸上位置を緑の撮像素子の軸上位置が異なり、赤と青の変調度が劣化する。
  本開示の課題は、ＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪が少なく、ダイナミックレンジが広い撮像技術を提供することにある。
　本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
  すなわち、色分解光学系と３ケ以上の（ローリングシャッタ）ＣＭＯＳ撮像素子を有する撮像装置の撮像方法は、（ａ）Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、（ｂ）出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、（ｃ）概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
　本開示によれば、ＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。
第一の実施形態に係るカメラシステムの機能を示すブロック図である。 第二の実施形態に係るカメラシステムの機能を示すブロック図である。 第一の実施例に係る撮像装置の動作を示す模式図である。 第二の実施例に係る撮像装置の動作を示す模式図である。 第三の実施例に係る撮像装置の動作を示す模式図である。 第四の実施例に係る撮像装置の動作を示す模式図である。 第一の比較例に係る撮像装置の動作を示す模式図である。 第二の比較例に係る撮像装置の動作を示す模式図である。 第一の実施例に係る撮像装置の回路を示すブロック図である。 第二の実施例に係る撮像装置の回路を示すブロック図である。 第三の実施例に係る撮像装置の回路を示すブロック図である。 第四の実施例に係る撮像装置の回路を示すブロック図である。 第一の比較例に係る撮像装置の回路を示すブロック図である。 第二の比較例に係る撮像装置の回路を示すブロック図である。
　以下、実施形態、実施例、および比較例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
　第一の実施形態に係るカメラシステムの構成について図１Ａを用いて説明する。第一の実施形態に係るカメラシステム１０はレンズ１と撮像装置２Ａとを備える。撮像装置２Ａは、青（Ｂ）のＣＭＯＳ撮像素子３Ｂと、緑（Ｇ）のＣＭＯＳ撮像素子３Ｇと、赤（Ｒ）のＣＭＯＳ撮像素子３Ｒと、ＣＰＵ６と、タイミング発生回路（ＴＧ）とコマ速度変換とを含む映像信号処理回路７と、３色分解光学系８とを備える。映像信号処理回路７はＦＰＧＡとフレームメモリとで構成される。カメラシステム１０はＲＧＢの３板で撮像と同一の画素数の映像を出力する。
  ＣＭＯＳ撮像素子３Ｂは、Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｇは、Ｇを出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｒは、Ｒを出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。映像信号処理回路７のＴＧは、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及Ｇ及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号を生成する。概略同一垂直同期位相のＢ及びＧ及びＲの撮像コマの垂直有効映像を出力映像に用いる。
　第二の実施形態に係るカメラシステムの構成について図１Ｂを用いて説明する。第二の実施形態に係るカメラシステム２０はレンズ１と撮像装置２Ｂとを備える。撮像装置２Ｂは、青（Ｂ）のＣＭＯＳ撮像素子３Ｂと、第１の緑（Ｇ１）のＣＭＯＳ撮像素子３Ｇ１と、第２の緑（Ｇ２）のＣＭＯＳ撮像素子３Ｇ１と、赤（Ｒ）のＣＭＯＳ撮像素子３Ｒと、ＣＰＵ６と、ＴＧとコマ速度変換と補間処理を含む映像信号処理回路４と、４色分解光学系５とを備える。映像信号処理回路４はＦＰＧＡとフレームメモリとで構成される。カメラシステム２０はＲＧ１Ｇ２Ｂの４板で撮像の縦横倍の画素数の映像を出力する。
  ＣＭＯＳ撮像素子３Ｂは、Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｇ１は、Ｇ１を出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｇ２は、Ｇ２を出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｒは、Ｒを出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。映像信号処理回路４のＴＧは、出力映像に用いるＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及Ｇ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号を生成する。概略同一垂直同期位相のＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
　本実施形態の撮像方法では、色分解光学系と３ケ以上のＣＭＯＳ撮像素子を有する撮像装置において、前記ＣＭＯＳ撮像素子はグローバルシャッタＣＭＯＳ撮像素子だけでなく、フォーカルプレーンシャッタ（ローリングシャッタともいう）ＣＭＯＳ撮像素子でも構わなく、
（ａ）Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、
（ｂ）出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、
（ｃ）概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
　また、色分解光学系と３ケ以上のフォーカルプレーンシャッタであるＣＭＯＳ撮像素子を有する撮像装置では、
（ａ）Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号と奇数倍速の垂直同期周期のオフセットしない垂直同期信号とを生成し印加する手段（ＴＧ）と、
（ｂ）偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号に同期してＢを出力映像コマ数の整数Ｎ倍の速度で撮像するＣＭＯＳ撮像素子と、
（ｃ）奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＧ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
（ｄ）奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＲを整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
（ｅ）コマ速度度変換手段（フレームメモリ）含む映像信号処理回路と、
を有する。
　本実施の形態によれば、放送局やプロダクションハウスに広く普及している３枚用ズームレンズと色分解光学系と３枚以上のモノクロのローリングシャッタＣＭＯＳ撮像素子を用いても、フォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。
　つまり本実施の形態によれば、ローリングシャッタＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。そのため、高価なグローバルシャッタＣＭＯＳ撮像素子だけでなく、安価で低消費電力なローリングシャッタＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。
　第一の実施例（実施例１）に係る撮像装置の構成と動作について図３Ａおよび図２Ａを用いて説明する。第一の実施例に係る撮像装置２Ａ１は第一の実施の形態に係るカメラシステム１０に用いられる撮像装置で、Ｒが２倍速、Ｇが３倍速、Ｂが等速で動作する。
  図３Ａに示すように、撮像装置２Ａ１はＴＧとコマ速度変換とを含む映像信号処理回路７Ａと、緑（Ｇ）の周辺回路を集積したＣＭＯＳ撮像素子（ＧのＣＭＯＳ撮像素子）３Ｇと、赤（Ｒ）の周辺回路を集積したＣＭＯＳ撮像素子（ＲのＣＭＯＳ撮像素子）３Ｒと、青（Ｂ）の周辺回路を集積したＣＭＯＳ撮像素子（ＢのＣＭＯＳ撮像素子）３Ｂとを備える。映像信号処理回路７ＡはＦＰＧＡとフレームメモリとで構成される。
  ＣＭＯＳ撮像素子３Ｒは、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇは、三倍速のクロック（×３ＣＬＫ）と三倍速の水平同期信号（×３ＨＤ）と三倍速の垂直同期信号（×３ＶＤ）とを入力し、三倍速の映像信号（×３ＧＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、等速のクロック（ＣＬＫ）と水平同期信号（ＨＤ）と垂直同期信号（ＶＤ）とを入力し、等速の映像信号（ＢＶｉ）を出力する。映像信号処理回路７Ａは、倍速の映像信号（×２ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、三倍速の映像信号（×３ＧＶｉ）を入力し映像信号（ＧＶｏ）を出力し、等速の映像信号（ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。
　図２Ａに示すように、Ｒの撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力しているので、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、倍速のＲの撮像垂直周期は４８ｐ、３倍速のＧの撮像垂直周期は７２ｐ、等速のＢの撮像垂直周期２４ｐである。
  ＣＭＯＳ撮像素子の実測からの換算で、Ｇ：－1ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、であるものが、Ｂを等速、Ｒを２倍速、Ｇを３倍速とすると、Ｇ：＋８ｄＢ、Ｒ：＋９ｄＢ、Ｂ：＋１０ｄＢと誤差２ｄＢでダイナミックレンジ最大である。これは、目の解像度は青が最も低く、赤が次に低く、緑が高いことを利用したものである。
　第一の実施例に係る撮像装置は、第二の実施の形態に係るカメラシステム２０において、Ｒが２倍速、Ｇ１とＧ２が３倍速、Ｂが等速で動作するようにしてもよい。
　第一の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像するようにされる。
　第二の実施例（実施例２）に係る撮像装置の構成と動作について図３Ｂおよび図２Ｂを用いて説明する。第二の実施例に係る撮像装置２Ｂ２は第二の実施の形態に係るカメラシステム２０に用いられる撮像装置で、Ｒが２倍速、Ｇ１が２倍速、Ｇ２が２倍速、Ｂが等速で動作する。
  図３Ｂに示すように、撮像装置２Ｂ２はＴＧとコマ速度変換と補間処理とを含む映像信号処理回路４Ｂと、第１の緑（Ｇ１）の周辺回路を集積したＣＭＯＳ撮像素子（Ｇ１のＣＭＯＳ撮像素子）３Ｇ１と、第２の緑（Ｇ２）の周辺回路を集積したＣＭＯＳ撮像素子（Ｇ２のＣＭＯＳ撮像素子）３Ｇ２と、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣだいいちＯＳ撮像素子（ＢのＣＭＯＳ撮像素子）３Ｂとを備える。映像信号処理回路４ＢはＦＰＧＡとフレームメモリとで構成される。
  ＣＭＯＳ撮像素子３Ｒは、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ１は、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２Ｇ１Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ２は、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２Ｇ２Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、等速のクロック（ＣＬＫ）と水平同期信号（ＨＤ）と垂直同期信号（ＶＤ）とを入力し、等速の映像信号（ＢＶｉ）を出力する。映像信号処理回路４Ｂは、倍速の映像信号（×２ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、倍速の映像信号（×２Ｇ１Ｖｉ）および倍速の映像信号（×２Ｇ２Ｖｉ）を入力し映像信号（ＧＶｏ）を出力し、等速の映像信号（ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。
　図２Ｂに示すように、Ｒの撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇ１の撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ１に入力し、Ｇ２の撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ２に入力しているので、出力映像に用いるＢ及びＧ１Ｇ２を含むＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を６０ｐ（１秒間に６０コマ）とすると、倍速のＲの撮像垂直周期は１２０ｐ、倍速のＧ１の撮像垂直周期は１２０ｐ、倍速のＧ２の撮像垂直周期は１２０ｐ、等速のＢの撮像垂直周期６０ｐである。
  ＣＭＯＳ撮像素子の実測値の、Ｇ１：５ｄＢ、Ｇ１：５ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、から、Ｂを等速、Ｒを２倍速、Ｇ１を２倍速、Ｇ２を２倍速とすると、Ｇ：＋１１ｄＢ、Ｒ：＋９ｄＢ、Ｂ：＋１０ｄＢと誤差２ｄＢでダイナミックレンジ最大である。これは、目の解像度は青が最も低いことを利用したものである。
　第二の実施例に係る撮像装置は、第一の実施の形態に係るカメラシステム１０において、Ｒが２倍速、Ｇが２倍速、Ｂが等速で動作するようにしてもよい。
　第二の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像するようにされる。
　第三の実施例（実施例３）に係る撮像装置の構成と動作について図３Ｃおよび図２Ｃを用いて説明する。第三の実施例に係る撮像装置２Ａ３は第一の実施の形態に係るカメラシステム１０に用いられる撮像装置で、Ｒが３倍速、Ｇが４倍速、Ｂが２倍速で動作する。
  図３Ｃに示すように、撮像装置２Ａ３はＴＧとコマ速度変換とを含む映像信号処理回路７Ｃと、ＧのＣＭＯＳ撮像素子３Ｇと、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路７ＣはＦＰＧＡとフレームメモリとで構成される。
  ＣＭＯＳ撮像素子３Ｒは、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇは、４倍速のクロック（×４ＣＬＫ）と４倍速の水平同期信号（×４ＨＤ）と位相をずらした４倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４ＧＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＢＶｉ）を出力する。映像信号処理回路７Ｃは、３倍速の映像信号（×３ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、４倍速の映像信号（×４ＧＶｉ）を入力し映像信号（ＧＶｏ）を出力し、２倍速の映像信号（×２ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。
　図２Ｃに示すように、Ｇの撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇに入力し、Ｂの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、３倍速のＲの撮像垂直周期は７２ｐ、４倍速のＧの撮像垂直周期は９６ｐ、２倍速のＢの撮像垂直周期４８ｐである。
  ＣＭＯＳ撮像素子の実測からの換算で、Ｇ：－1ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、であるものが、Ｂを２倍速、Ｒを３倍速、Ｇを４倍速とすると、ダイナミックレンジ最大である。これは、目の解像度は青が最も低く、赤が次に低く、緑が高いことを利用したものである。
　第三の実施例に係る撮像装置は、第二の実施の形態に係るカメラシステム２０において、Ｒが３倍速、Ｇが４倍速、Ｂが２倍速で動作するようにしてもよい。
　第三の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像するようにされる。
　第四の実施例（実施例４）に係る撮像装置の構成と動作について図３Ｄおよび図２Ｄを用いて説明する。第四の実施例に係る撮像装置２Ｂ４は第二の実施の形態に係るカメラシステム２０に用いられる撮像装置で、Ｒが４倍速、Ｇ１が４倍速、Ｇ２が４倍速、Ｂが２倍速で動作する。
  図３Ｄに示すように、撮像装置２Ｂ４はＴＧとコマ速度変換と補間処理とを含む映像信号処理回路４Ｄと、Ｇ１のＣＭＯＳ撮像素子３Ｇ１と、Ｇ２のＣＭＯＳ撮像素子３Ｇ２と、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路４ＤはＦＰＧＡとフレームメモリとで構成される。
  ＣＭＯＳ撮像素子３Ｒは、４倍速のクロック（×４ＣＬＫ）と４倍速の水平同期信号（×４ＨＤ）と位相をずらした４倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ１は、４倍速のクロック（×４ＣＬＫ）と４倍速の水平同期信号（×４ＨＤ）と位相をずらした４倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４Ｇ１Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ２は、４倍速のクロック（×４ＣＬＫ）と倍速の水平同期信号（×４ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４Ｇ２Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＢＶｉ）を出力する。映像信号処理回路４Ｄは、４倍速の映像信号（×４ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、４倍速の映像信号（×４Ｇ１Ｖｉ）および４倍速の映像信号（×４Ｇ２Ｖｉ）を入力し映像信号（ＧＶｏ）を出力し、２倍速の映像信号（×２ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。
　図２Ｄに示すように、Ｒの撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇ１の撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ１に入力し、Ｇ２の撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ２に入力し、Ｂの撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ１Ｇ２を含むＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、４倍速のＲの撮像垂直周期は９６ｐ、４倍速のＧ１の撮像垂直周期は９６ｐ、４倍速のＧ２の撮像垂直周期は９５ｐ、２倍速のＢの撮像垂直周期４８ｐである。
  ＣＭＯＳ撮像素子の実測値の、Ｇ１：５ｄＢ、Ｇ１：５ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、から、Ｂを等速、Ｒを２倍速、Ｇ１を２倍速、Ｇ２を２倍速とすると、ダイナミックレンジ最大である。これは、目の解像度は青が最も低いことを利用したものである。
　第四の実施例に係る撮像装置は、第一の実施の形態に係るカメラシステム１０において、Ｒが４倍速、Ｇ１が４倍速、Ｇ２が４倍速、Ｂが２倍速で動作するようにしてもよい。
　第四の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子とに４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像するようにされる。
　＜比較例１＞
  第一の比較例（比較例１）に係る撮像装置の構成と動作について図３Ｅおよび図２Ｅを用いて説明する。第一の比較例に係る撮像装置２ＡＲ１は第三の実施の形態に係るカメラシステム１０に用いられる撮像装置で、Ｒが２倍速、Ｇが２倍速、Ｂが２倍速で動作する。
  図３Ｅに示すように、撮像装置２ＡＲ１はＴＧとコマ速度変換とを含む映像信号処理回路７Ｅと、ＧのＣＭＯＳ撮像素子３Ｇと、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路７ＥはＦＰＧＡとフレームメモリとで構成される。
  ＣＭＯＳ撮像素子３Ｒは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（Offset×２ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＧＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＢＶｉ）を出力する。映像信号処理回路７Ｅは、２倍速の映像信号（×２ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、２倍速の映像信号（×２ＧＶｉ）を入力し映像信号（ＧＶｏ）を出力し、２倍速の映像信号（×２ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。
　図２Ｅに示すように、Ｒの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇに入力し、Ｂの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を６０ｐ（１秒間に６０コマ）とすると、２倍速のＲの撮像垂直周期は１２０ｐ、２倍速のＧの撮像垂直周期は１２０ｐ、２倍速のＢの撮像垂直周期１２０ｐである。
  ＣＭＯＳ撮像素子の実測からの換算で、Ｇ：－1ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、であるものが、Ｂを２倍速、Ｒを２倍速、Ｇを２倍速とすると、誤差１１ｄＢでダイナミックレンジは改善しない。
　＜比較例２＞
  第二の比較例（比較例２）に係る撮像装置の構成と動作について図３Ｆおよび図２Ｆを用いて説明する。第四の実施例に係る撮像装置２ＢＲ２は第二の実施の形態に係るカメラシステム２０に用いられる撮像装置で、Ｒが３倍速、Ｇ１が３倍速、Ｇ２が３倍速、Ｂが等速で動作する。
  図３Ｆに示すように、撮像装置２ＢＲ２はＴＧとコマ速度変換と補間処理とを含む映像信号処理回路４Ｆと、Ｇ１のＣＭＯＳ撮像素子３Ｇ１と、Ｇ２のＣＭＯＳ撮像素子３Ｇ２と、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路４ＦはＦＰＧＡとフレームメモリとで構成される。
  ＣＭＯＳ撮像素子３Ｒは、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ１は、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３Ｇ１Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ２は、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３Ｇ２Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、等速のクロック（ＣＬＫ）と等速の水平同期信号（ＨＤ）と等速の垂直同期信号（ＶＤ）とを入力し、等速の映像信号（ＢＶｉ）を出力する。映像信号処理回路４Ｆは、３倍速の映像信号（×３ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、３倍速の映像信号（×３Ｇ１Ｖｉ）および３倍速の映像信号（×３Ｇ２Ｖｉ）を入力し映像信号（ＧＶｏ）を出力し、等速の映像信号（ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。
　図２Ｆに示すように、Ｒの撮像コマの垂直同期位相を３倍速（奇数倍速）の垂直同期周期の概略半分のオフセットしない垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇ１の撮像コマの垂直同期位相を３倍速（奇数倍速）の垂直同期周期の概略半分のオフセットしない垂直同期信号をＣＭＯＳ撮像素子３Ｇ１に入力し、Ｇ２の撮像コマの垂直同期位相を３倍速（奇数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ２に入力し、Ｂの撮像コマの垂直同期位相を等速（奇数倍速）の垂直同期周期の概略半分のオフセットしない垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ１Ｇ２を含むＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、３倍速のＲの撮像垂直周期は７２ｐ、３倍速のＧ１の撮像垂直周期は７２ｐ、３倍速のＧ２の撮像垂直周期は７２ｐ、等速のＢの撮像垂直周期２４ｐである。
  ＣＭＯＳ撮像素子の実測値の、Ｇ１：５ｄＢ、Ｇ１：５ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、から、Ｂを等速、Ｒを３倍速、Ｇ１を３倍速、Ｇ２を３倍速とすると、Ｇ１：＋１４ｄＢ、Ｇ２：＋１４ｄＢ、Ｒ：＋１３ｄＢ、Ｂ：＋１０ｄＢ、誤差４ｄＢでダイナミックレンジ最大から２ｄＢ劣化であるが許容範囲である。
　以上、本発明者によってなされた発明を実施形態および実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
１：レンズ
２Ａ，２Ａ１，２Ａ３，２ＡＲ１：撮像装置
２Ｂ，２Ｂ２，２Ｂ４，２ＢＲ２：撮像装置
３Ｇ１：第１の緑（Ｇ１）のＣＭＯＳ撮像素子
３Ｇ２：第２の緑（Ｇ２）のＣＭＯＳ撮像素子
３Ｇ：緑（Ｇ）のＣＭＯＳ撮像素子
３Ｒ：赤（Ｒ）のＣＭＯＳ撮像素子
３Ｂ：青（Ｂ）のＣＭＯＳ撮像素子
４，４Ｂ，４Ｄ，４Ｆ：映像信号処理回路
５：４色分解光学系
６：ＣＰＵ
７，７Ａ，７Ｃ，７Ｅ：映像信号処理回路
８：３色分解光学系
１０：カメラシステム
２０：カメラシステム

Claims (4)

  1. 　色分解光学系と３ケ以上のＣＭＯＳ撮像素子を有する撮像装置において、
    　Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、
    　出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、
    　概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる、
    撮像方法。
  2. 　請求項１において、
    （ａ）ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像することと、
    （ｂ）ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像することと、
    （ｃ）ＲのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像することと、
    （ｄ）ＲのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子とに４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像することと、
    のいずれか一つを行う撮像方法。
  3. 　色分解光学系と３ケ以上のフォーカルプレーンシャッタであるＣＭＯＳ撮像素子を有する撮像装置であって、
    　Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号と奇数倍速の垂直同期周期のオフセットしない垂直同期信号とを生成し印加するタイミング回路と、
    　偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号に同期してＢを出力映像コマ数の整数Ｎ倍の速度で撮像するＣＭＯＳ撮像素子と、
    　奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＧ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
    　奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＲを整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
    　コマ速度度変換手段含む映像信号処理回路と、
    を有する撮像装置。
  4. 　請求項３において、
    （ａ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は２倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は３倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は等速で撮像するようにされること、または、
    （ｂ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は２倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は２倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は等速で撮像するようにされること、または、
    （ｃ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は３倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は４倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は２倍速で撮像するようにされること、または、
    （ｄ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子とに４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は４倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は４倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は２倍速で撮像するようにされること、
    のいずれか一つの組合せを有する撮像装置。
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