WO2015190216A1 - デジタルフィルタ - Google Patents

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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
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    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/462—Details relating to the decimation process

Definitions

  • the present invention relates to a digital filter, and more particularly to a digital filter combining a SINC filter and a notch filter.
  • a SINC filter is well known as a decimation filter used in a ⁇ AD converter.
  • the SINC filter can be expressed by a transfer function of (1-z ⁇ N ) / (1-z ⁇ 1 ).
  • the order of the subsequent decimation filter (SINC filter) needs to be higher than the order of the ⁇ modulator. It is well known that there is.
  • the SINC filter As the SINC filter, a third-order filter is required as shown in FIG. If this SINC filter is expressed by a transfer function, ⁇ (1 ⁇ z ⁇ N ) / (1 ⁇ z ⁇ 1 ) ⁇ ⁇ 3.
  • this SINC filter is also possible to separate the integration calculation part constituting the denominator part of the transfer function and the difference calculation part constituting the numerator part of the transfer function, and to place the difference calculation part after down-sampling at a frequency of 1 / N.
  • the SINC filter has a configuration in which the integration calculator 100 connected in three stages and the difference calculator 101 connected in three stages are connected by a frequency converter 102.
  • the integration calculation unit 100 operates at the sampling frequency f S
  • a filter for removing 50 Hz / 60 Hz which is a commercial frequency is often required.
  • a filter for removing a specific frequency such as 50 Hz / 60 Hz
  • a band limit filter and a notch filter are known. These filters can be realized by an analog circuit, but a notch filter can be realized by a digital circuit as shown in FIGS.
  • the notch filter that removes the 50 Hz component included in the input data includes a difference calculation unit 200 and an integration calculation unit 201 as shown in FIG.
  • the delay unit constituting the difference calculation unit 200 is configured in a two-stage cascade connection so as to obtain the difference from the data two samples before.
  • the notch filter that removes the 60 Hz component included in the input data includes a difference calculation unit 300 and an integration calculation unit 301 as shown in FIG.
  • the delay unit configuring the difference calculation unit 300 is configured in a five-stage cascade connection so as to obtain the difference from the data before 5 samples, The frequency component can be removed.
  • the signal lines have a plurality of bit widths.
  • the bit width must be selected so as not to cause internal saturation.
  • the bit width depends on the frequency ratio N for downsampling, and K ⁇ log 2 (N) +1 [bit] is required (see “JCCandy and GCTemes,“ Oversampling Delta-Sigma Data Converters ”, IEEE Press, p. 1-29, 1991 ”).
  • N 256, 25 bits are required. Therefore, a register corresponding to the bit width is required.
  • the digital filter requires a register corresponding to the bit width of the data, but the circuit scale of the adder circuit and the subtractor circuit with the data in the register increases as the bit width increases.
  • the output of a digital filter is often 16 to 24 bits. For this reason, the increase in circuit scale becomes significant.
  • the chip area is increased, so that an economic burden has been imposed by increasing the chip unit price.
  • the present invention has been made to solve the above-described problems, and an object thereof is to reduce the circuit scale of a digital filter combining a SINC filter and a notch filter.
  • the digital filter of the present invention operates with a clock having the same sampling frequency f S as the sampling frequency of the input data, and integrates the multi-stage cascade connection configuration for integrating the input data for each sample, and the multi-stage cascade connection configuration
  • a multi-stage cascade connection configuration that operates with a clock of f D and subtracts data one sample before from the data input from the frequency converter or a first difference calculator of one stage and a clock with a sampling frequency f D
  • the first difference calculator of the last stage or the first difference calculator of the first stage of the first difference calculators of the multiple-stage cascade connection configuration It is characterized in that and a second difference calculator for specific frequency removal subtracting a plurality of samples before the data from the data input.
  • the digital filter includes an integration calculation unit having a multi-stage cascade connection configuration, a frequency conversion unit, a multi-stage cascade connection configuration or a first difference calculation unit of one stage, and a second difference calculation unit.
  • an integration calculation unit having a multi-stage cascade connection configuration, a frequency conversion unit, a multi-stage cascade connection configuration or a first difference calculation unit of one stage, and a second difference calculation unit.
  • FIG. 1A and 1B are diagrams illustrating the principle of combining a difference calculation unit of a SINC filter and an integration calculation unit of a notch filter in the present invention.
  • FIG. 2 is a diagram for explaining the principle of switching between valid / invalid of the notch filter in the present invention.
  • FIG. 3 is a block diagram showing the configuration of the digital filter according to the first embodiment of the present invention.
  • 4A, 4B, and 4C are diagrams for explaining the principle of simplifying the configuration in the second embodiment of the present invention.
  • FIG. 5 is a block diagram showing the configuration of the digital filter according to the second embodiment of the present invention.
  • FIG. 6 is a block diagram showing a digital filter integration calculation and frequency converter configuration according to the second embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a conventional SINC filter.
  • FIG. 8 is a block diagram showing the configuration of a conventional notch filter that removes 50 Hz.
  • FIG. 9 is a block diagram showing the configuration of a conventional notch filter that removes 60 Hz.
  • FIG. 10 is a block diagram showing a configuration in which a SINC filter and a notch filter are combined.
  • FIG. 1A shows a difference calculation unit 11 of the SINC filter, and a notch filter including a difference calculation unit 20 and an integration calculation unit 21 connected to the subsequent stage of the SINC filter.
  • the circuit scale of the digital filter is reduced by combining (cancelling) the difference calculation unit 11 of the SINC filter and the integration calculation unit 21 of the notch filter.
  • FIG. 1B by combining the difference calculation unit 11 and the integration calculation unit 21, only the difference calculation unit 20 of the 50 Hz removal notch filter remains.
  • the cut-off frequency of the filter can be changed depending on the sampling frequency, but the configuration of the notch filter is determined by the commercial frequency and thus is determined by the absolute value of the frequency. Therefore, the sampling frequency is uniquely determined by the hardware configuration.
  • the delay unit 22 and the delay unit 24 are connected in series, so that 20 in FIG. 2 functions as a difference calculation unit of the 50 Hz removal notch filter.
  • the delay unit 24 is out of the signal path, so that it does not function as a notch filter, and 20 in FIG. 2 functions as a difference calculation unit of the SINC filter.
  • FIG. 3 is a block diagram showing the configuration of the digital filter according to the first embodiment of the present invention.
  • the digital filter of the present embodiment operates with a clock having the same sampling frequency f S as the sampling frequency of data input to the digital filter, and has a multistage cascade connection configuration that integrates input data for each sample.
  • Each integration calculation unit 10 adds the data of the sampling frequency f S input to the integration calculation unit 10 and the integration result of one sample before, and the integration result output from the addition unit 13 for one sample.
  • the delay unit 14 is input to the adder unit 13 after being delayed by the amount corresponding to the clock frequency of the sampling frequency f S.
  • each integration calculation unit 10 integrates the data input to the integration calculation unit 10 for each clock of the sampling frequency f S.
  • the number of stages i of the integration calculation unit 10 Needs to be higher than the order of the ⁇ modulator.
  • the difference calculation unit of the SINC filter and the integration calculation unit of the 50 Hz removal notch filter are canceled out, and the difference calculation unit of the SINC filter and the integration calculation unit of the 60 Hz removal notch filter are canceled out. Therefore, the number of integration calculation units 10 corresponding to the difference calculation units canceled by the SINC filter is required at a minimum. Therefore, the minimum value of the number of steps (order) i of the integration calculation unit 10 is 2.
  • the difference calculation unit 11 delays the data of the sampling frequency f D input from the frequency conversion unit 12 to the difference calculation unit 11 by one sample (the clock cycle of the sampling frequency f D ), and the difference calculation And a subtractor 16 that subtracts the output data of the delay unit 15 from the data input to the unit 11. In this way, the difference calculation unit 11 subtracts the data one sample before from the data input to the difference calculation unit 11.
  • the integration calculation unit 10, the difference calculation unit 11, and the frequency conversion unit 12 constitute a SINC filter.
  • the number of stages i of the integration calculation unit 10 is 3 or more.
  • the difference calculation unit 20 includes a delay unit 22 that delays data of the sampling frequency f D input from the difference calculation unit 11 to the difference calculation unit 20 by one sample (a clock period of the sampling frequency f D ), and a delay unit. 22 outputs data to either the first output terminal or the second output terminal in accordance with the selection signal SEL, and the output data from the first output terminal of the multiplexer 23 corresponds to one sample (sampling frequency).
  • an adder 25 for adding the output data.
  • the difference calculation unit 11 having a multi-stage cascade connection configuration When the difference calculation unit 11 having a multi-stage cascade connection configuration is provided, the output data of the difference calculation unit 11 at the final stage is input to the difference calculation unit 20. Further, when the one-stage difference calculation unit 11 is provided as illustrated in FIG. 3, output data of the difference calculation unit 11 is input to the difference calculation unit 20. When the delay unit 24 having a multi-stage cascade connection configuration is provided, the output data of the final-stage delay unit 24 is input to the adder unit 25. When the one-stage delay unit 24 is provided as shown in FIG. 3, the output data of the delay unit 24 is input to the adder unit 25.
  • the multiplexer 23 selects the A side (first output terminal side) by the selection signal SEL, the delay unit 22 and the delay unit 24 are connected in series. It functions as a difference calculation unit of the notch filter.
  • the multiplexer 23 selects the B side (second output terminal side) by the selection signal SEL, it does not function as a notch filter, and the difference calculation unit 20 functions as a difference calculation unit of the SINC filter.
  • the number of stages of the delay unit 22 is always 1.
  • the difference calculation unit 30 includes a delay unit 32 that delays the data of the sampling frequency f D input from the difference calculation unit 20 to the difference calculation unit 30 by one sample (the clock cycle of the sampling frequency f D ), and a delay unit.
  • the multiplexer 33 that outputs the output data of 32 to either the first output terminal or the second output terminal according to the selection signal SEL, and the output data of the first output terminal of the multiplexer 33 for one sample (sampling frequency) a plurality of stages connected in cascade configuration or one stage of the delay unit 34 delays f period of the clock of the D) only data and a second output terminal of the output data and the multiplexer 33 of the delay section 34 to be input to the difference calculator 30 And an adder 35 for adding the output data.
  • the delay unit 34 having a multiple-stage cascade connection configuration When the delay unit 34 having a multiple-stage cascade connection configuration is provided, the output data of the final-stage delay unit 34 is input to the addition unit 35. When the one-stage delay unit 34 is provided, the output data of the delay unit 34 is input to the addition unit 35.
  • the difference calculation unit 30 uses the difference of the notch filter with 60 Hz removal. Functions as a calculation unit.
  • the multiplexer 33 selects the B side (second output terminal side) by the selection signal SEL, it does not function as a notch filter, and the difference calculation unit 30 functions as a difference calculation unit of the SINC filter.
  • the number of stages of the delay unit 32 is always 1.
  • the difference calculation unit of the SINC filter and the integration calculation unit of the 50 Hz removal notch filter are canceled out, and the difference calculation unit of the SINC filter and the integration calculation unit of the 60 Hz removal notch filter are canceled out.
  • the circuit scale of the digital filter combining the SINC filter and the notch filter can be reduced.
  • the difference calculator 20 and 30 providing the multiplexer 23 and 33, that need to be another frequency than the (100 Hz in this embodiment) frequency during designing the sampling frequency f D
  • the multiplexers 23 and 33 to select the B side by the selection signal SEL, a configuration in which the notch filter for 50 Hz removal and the notch filter for 60 Hz removal are not used can be obtained.
  • an integration calculation and frequency conversion unit 17 is used in place of the integration calculation unit 10, the frequency conversion unit 12, and the difference calculation unit 11 in the final stage of FIG. 3.
  • an integration calculation and frequency conversion unit 17 is provided instead of the final-stage integration calculation unit 10, the frequency conversion unit 12, and the first-stage difference calculation unit 11. That's fine.
  • Integrated calculations and the frequency converter 17 integrates the data of the sampling frequency f S which is input from the previous stage integrating calculator 10 for each clock of the sampling frequency f S, the difference calculation a accumulation result for each clock of the sampling frequency f D To the unit 20.
  • FIG. 6 is a block diagram showing the configuration of the integration calculation and frequency conversion unit 17.
  • the integration calculation and frequency conversion unit 17 adds the data of the sampling frequency f S input to the integration calculation and frequency conversion unit 17 and the integration result of one sample before, and the integration output from the addition unit 26 The result is delayed by one sample (sampling frequency f S clock period) and input to the adder 26, and the flip-flop 27, which is a delay unit, and the output data of the adder 26 are output for each clock of the sampling frequency f D.
  • a flip-flop 28 for holding and outputting.
  • the flip-flop 27, the reset signal R synchronized with the clock of the sampling frequency f D is input, the flip-flop 27 is reset every clock of the sampling frequency f D.
  • the digital filter of the first embodiment can be further simplified.
  • the integration calculation and frequency conversion unit 17 is used instead of the integration calculation unit 10, the frequency conversion unit 12, and the difference calculation unit 11 in the final stage of FIG. 3, (i-2-1) ⁇ 0
  • the total number of stages i of the integration calculation unit 10 and the integration calculation and frequency conversion unit 17 needs to be 3 or more.
  • (i-2-1) difference calculation units 11 may be inserted in series between the output of the integration calculation and frequency conversion unit 17 and the input of the difference calculation unit 20.
  • the digital filter of the first and second embodiments is not limited to the decimation filter provided in the ⁇ AD converter, and can be applied to any field that requires a combination of a SINC filter and a notch filter.
  • the bit width of each signal line from the input to the output of the digital filter in FIGS. 3 and 5 is not mentioned, but the bit width of each signal line is 16 bits to 24, for example. Is a bit.
  • a difference calculation unit 20 for 50 Hz removal is connected behind the difference calculation unit 11, and a difference calculation unit 30 for 60 Hz removal is placed behind the difference calculation unit 20 for 50 Hz removal.
  • the difference calculation part 30 for 60 Hz removal is connected behind the difference calculation part 11, and the difference calculation part for 50 Hz removal is behind the difference calculation part 30 for 60 Hz removal 20 may be connected.
  • both the difference calculation unit 20 for 50 Hz removal and the difference calculation unit 30 for 60 Hz removal are provided, but whichever of the difference calculation unit 20 and the difference calculation unit 30? Only one of them may be provided.
  • the number of stages of the difference calculation unit 11 is (i ⁇ 1).
  • the total number i of the integration calculation unit 10 and the integration calculation and frequency conversion unit 17 is 3 or more.
  • the (i ⁇ 2) difference calculation units 11 may be inserted in series between the output of the integration calculation and frequency conversion unit 17 and the input of the difference calculation unit 20 or the difference calculation unit 30.
  • a notch filter for removing commercial frequencies is provided as a notch filter for removing specific frequencies.
  • the present invention is not limited to this. If the number of stages j of the delay units 22 and 24 used in the difference calculation unit 20 is set so as to be able to remove a specific frequency component included in the input data, a notch filter capable of removing a desired frequency can be realized. . The same applies to the difference calculation unit 30.
  • the present invention can be applied to a digital filter.

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Abstract

　デジタルフィルタは、入力データのサンプリング周波数と同じサンプリング周波数ｆSのクロックで動作し、入力データを１サンプル毎に積算する積算計算部（１０）と、サンプリング周波数ｆSのデータをサンプリング周波数ｆD＝ｆS／Ｎで間引く周波数変換部（１２）と、サンプリング周波数ｆDのクロックで動作し、入力データから１サンプル前のデータを減算する差分計算部（１１）と、サンプリング周波数ｆDのクロックで動作し、入力データから複数サンプル前のデータを減算する５０Ｈｚ除去用の差分計算部（２０）と、サンプリング周波数ｆDのクロックで動作し、入力データから複数サンプル前のデータを減算する６０Ｈｚ除去用の差分計算部（３０）とを備える。

Description

デジタルフィルタ
　本発明は、デジタルフィルタに係り、特にＳＩＮＣフィルタとノッチフィルタを組み合わせたデジタルフィルタに関するものである。
　ΔΣＡＤ変換器で用いられるデシメーションフィルタとして、ＳＩＮＣフィルタが良く知られている。ＳＩＮＣフィルタは、（１－ｚ-N）／（１－ｚ-1）という伝達関数で表すことができる。ΔΣＡＤ変換器内で用いるΔΣ変調器の次数を高くすることで、ノイズシェーピングの効果を高めることができるが、後段のデシメーションフィルタ（ＳＩＮＣフィルタ）の次数をΔΣ変調器の次数よりも高くする必要があることはよく知られている。
　例えばここで２次のΔΣ変調器を用いたＡＤ変換器を考える。ＳＩＮＣフィルタとしては、図７に示すように３次のフィルタが必要になる。このＳＩＮＣフィルタを伝達関数で表現するならば、｛（１－ｚ-N）／（１－ｚ-1）｝＾３になる。ここで、伝達関数の分母部分を構成する積算計算部と伝達関数の分子部分を構成する差分計算部とを分離し、１／Ｎの周波数でダウンサンプリングさせた後に差分計算部を置くことも良く知られている。図７の例では、ＳＩＮＣフィルタは、積算計算部１００を３段縦続接続したものと差分計算部１０１を３段縦続接続したものとを周波数変換部１０２で接続した構成からなる。積算計算部１００はサンプリング周波数ｆSで動作し、差分計算部１０１と周波数変換部１０２とはサンプリング周波数ｆD＝ｆS／Ｎで動作する。
　ところで、産業用途など工業系のアプリケーションでは、商用周波数である５０Ｈｚ／６０Ｈｚを除去するためのフィルタが必要になる場合が多い。５０Ｈｚ／６０Ｈｚといった特定の周波数を取り除くフィルタとして、バンドリミットフィルタやノッチフィルタが知られている。これらのフィルタはアナログ回路でも実現できるが、図８、図９のようにデジタル回路でノッチフィルタを実現できる。
　入力データに含まれる５０Ｈｚの成分を除去するノッチフィルタは、図８に示すように差分計算部２００と積算計算部２０１とからなる。図８の例では、サンプリング周波数１００Ｈｚ、つまり周期１０ｍｓのデータに対して、差分計算部２００を構成する遅延部を２段縦続接続の構成とし、２サンプル前のデータとの差分を求めるようにすることにより、５０Ｈｚ（＝２０ｍｓ）の周波数成分を除去することができる（文献「中村尚五，“ビギナーズ　デジタルフィルタ”，東京電機大学出版局，p.154-165，1989年」参照）。
　入力データに含まれる６０Ｈｚの成分を除去するノッチフィルタは、図９に示すように差分計算部３００と積算計算部３０１とからなる。図９の例では、周期１０ｍｓのデータに対して、差分計算部３００を構成する遅延部を５段縦続接続の構成とし、５サンプル前のデータとの差分を求めるようにすることにより、６０Ｈｚの周波数成分を除去することができる。
　図７に示したＳＩＮＣフィルタの後段に、図８、図９に示した両方のノッチフィルタ、またはどちらかのノッチフィルタを組み合わせることで、商用周波数を除去した変換結果を得ることができる。我国のように５０Ｈｚと６０Ｈｚの商用周波数が混在する国では、５０Ｈｚと６０Ｈｚのどちらも除去できるようにする必要がある。このため、図１０に示すように、５０Ｈｚ除去のノッチフィルタと６０Ｈｚ除去のノッチフィルタとを直列接続する必要がある。商用周波数が５０Ｈｚか６０Ｈｚかを自動で判別してノッチフィルタの特性を選択したり、利用者が切り替えスイッチ等でノッチフィルタの特性を設定することも可能であるが、余分な検出回路やユーザへの負担が追加されることは好ましくない。
　図１０の構成では、積算計算部も差分計算部もデジタル回路で構成するため、信号線は複数ビット幅を持つ。ビット幅は内部飽和を起こさないように、選択する必要がある。ビット幅はダウンサンプリングする周波数比Ｎに依存し、Ｋ×ｌｏｇ２（Ｎ）＋１［ｂｉｔ］が必要になる（文献「J.C.Candy and G.C.Temes，“Oversampling Delta-Sigma Data Converters”，IEEE Press，p.1-29，1991」参照）。ここで、Ｋはフィルタの段数であり、図７、図１０のようにＳＩＮＣフィルタが３次のフィルタであれば、Ｋ＝３になる。例えば、Ｎ＝２５６の時に１６ビット精度が欲しい場合は、２５ビット必要になる。よって、そのビット幅に応じたレジスタが必要になる。
　以上のように、デジタルフィルタでは、データのビット幅に応じたレジスタが必要になるが、レジスタ内のデータとの加算回路および減算回路もビット幅が増えるに従って回路規模が大きくなる。産業用途では高ビット分解能や高精度要求が強いため、デジタルフィルタの出力は１６ビット～２４ビットになることが多い。このため、回路規模の増加は著しくなる。集積回路によってΔΣＡＤ変換器を実現する場合においても、チップ面積の増大になるために、チップ単価の上昇を招くことで経済的な負担を強いられてきた。
　本発明は、上記課題を解決するためになされたもので、ＳＩＮＣフィルタとノッチフィルタを組み合わせたデジタルフィルタの回路規模を削減することを目的とする。
　本発明のデジタルフィルタは、入力データのサンプリング周波数と同じサンプリング周波数ｆSのクロックで動作し、入力データを１サンプル毎に積算する複数段縦続接続構成の積算計算部と、前記複数段縦続接続構成の積算計算部のうちの最終段の積算計算部から入力されるサンプリング周波数ｆSのデータをサンプリング周波数ｆD＝ｆS／Ｎ（Ｎは２以上の整数）で間引く周波数変換部と、サンプリング周波数ｆDのクロックで動作し、前記周波数変換部から入力されるデータから１サンプル前のデータを減算する複数段縦続接続構成ないしは１段の第１の差分計算部と、サンプリング周波数ｆDのクロックで動作し、前記複数段縦続接続構成の第１の差分計算部のうちの最終段の第１の差分計算部または前記１段の第１の差分計算部から入力されるデータから複数サンプル前のデータを減算する特定周波数除去用の第２の差分計算部とを備えることを特徴とするものである。
　本発明によれば、デジタルフィルタを複数段縦続接続構成の積算計算部と、周波数変換部と、複数段縦続接続構成ないしは１段の第１の差分計算部と、第２の差分計算部とから構成することにより、ＳＩＮＣフィルタとノッチフィルタを組み合わせたデジタルフィルタの回路規模を削減することができる。
図１Ａ、図１Ｂは、本発明においてＳＩＮＣフィルタの差分計算部とノッチフィルタの積算計算部を合成する原理を説明する図である。 図２は、本発明においてノッチフィルタの有効／無効を切り替える原理を説明する図である。 図３は、本発明の第１実施例に係るデジタルフィルタの構成を示すブロック図である。 図４Ａ、図４Ｂ、図４Ｃは、本発明の第２実施例において構成を簡素化する原理を説明する図である。 図５は、本発明の第２実施例に係るデジタルフィルタの構成を示すブロック図である。 図６は、本発明の第２実施例に係るデジタルフィルタの積算計算および周波数変換部の構成を示すブロック図である。 図７は、従来のＳＩＮＣフィルタの構成を示すブロック図である。 図８は、５０Ｈｚを除去する従来のノッチフィルタの構成を示すブロック図である。 図９は、６０Ｈｚを除去する従来のノッチフィルタの構成を示すブロック図である。 図１０は、ＳＩＮＣフィルタとノッチフィルタを組み合わせた構成を示すブロック図である。
［発明の原理］
　図１Ａ、図１Ｂは本発明の原理を説明する図である。図１Ａは、ＳＩＮＣフィルタの差分計算部１１と、このＳＩＮＣフィルタの後段に接続された差分計算部２０と積算計算部２１とからなるノッチフィルタとを表している。本発明では、ＳＩＮＣフィルタの差分計算部１１とノッチフィルタの積算計算部２１とを合成（相殺）することにより、デジタルフィルタの回路規模を削減する。図１Ｂの例では、差分計算部１１と積算計算部２１とを合成したことにより、５０Ｈｚ除去のノッチフィルタの差分計算部２０のみが残る形となっている。この合成を伝達関数で表すと、次式のようになる。
　（１－ｚ-1）・｛（１－ｚ-2）／（１－ｚ-1）｝＝１－ｚ-2
　図１Ａ、図１Ｂの例のノッチフィルタでは、１０ｍｓ周期でのサンプリングを前提としている。フィルタのカットオフ周波数などはサンプリング周波数によって変えることができるが、ノッチフィルタの構成は商用周波数で決まるために周波数の絶対値で決まってしまう。そのため、サンプリング周波数は、ハードウェア構成によって一意に決まってしまう。
　つまり、サンプリング周波数を別の周波数にする必要があるときは、５０／６０Ｈｚ除去のノッチフィルタを使用しない構成にする必要がある。このようなアプリケーションの場合、図１Ａ、図１Ｂの構成のままでは、本来のＳＩＮＣフィルタの結果も得られなくなってしまう。そこで、図２のようにノッチフィルタの仕様有無に応じた選択信号ＳＥＬを用いることで、ノッチフィルタを利用するか否かを選択することができる。
　すなわち、選択信号ＳＥＬによりマルチプレクサ２３にＡ側を選択させると、遅延部２２と遅延部２４とが直列に接続されるので、図２の２０は５０Ｈｚ除去のノッチフィルタの差分計算部として機能する。一方、マルチプレクサ２３にＢ側を選択させると、遅延部２４が信号経路から外れるので、ノッチフィルタとして機能しなくなり、図２の２０はＳＩＮＣフィルタの差分計算部として機能する。
　６０Ｈｚ除去のノッチフィルタについても同様に、ノッチフィルタの積算計算部とＳＩＮＣフィルタの差分計算部とを合成することが可能である。
［第１実施例］
　以下、本発明の実施例について図面を参照して説明する。図３は本発明の第１実施例に係るデジタルフィルタの構成を示すブロック図である。本実施例のデジタルフィルタは、デジタルフィルタに入力されるデータのサンプリング周波数と同じサンプリング周波数ｆSのクロックで動作し、入力データを１サンプル毎に積算する複数段縦続接続構成の積算計算部１０と、サンプリング周波数ｆD＝ｆS／Ｎのクロックで動作し、入力データから１サンプル前のデータを減算する複数段縦続接続構成ないしは１段の差分計算部１１と、最終段の積算計算部１０の出力と初段の差分計算部１１の入力との間に設けられ、最終段の積算計算部１０から入力されるサンプリング周波数ｆSのデータをサンプリング周波数ｆDで間引く周波数変換部１２と、サンプリング周波数ｆDのクロックで動作し、差分計算部１１から入力されるデータから複数サンプル前のデータを減算する５０Ｈｚ除去用の差分計算部２０と、サンプリング周波数ｆDのクロックで動作し、差分計算部２０から入力されるデータから複数サンプル前のデータを減算する６０Ｈｚ除去用の差分計算部３０とを備えている。
　各積算計算部１０は、積算計算部１０に入力されるサンプリング周波数ｆSのデータと１サンプル前の積算結果とを加算する加算部１３と、加算部１３から出力される積算結果を１サンプル分（サンプリング周波数ｆSのクロックの周期分）だけ遅延させて加算部１３に入力する遅延部１４とから構成される。こうして、各積算計算部１０は、積算計算部１０に入力されるデータをサンプリング周波数ｆSのクロック毎に積算する。
　例えば本実施例のデジタルフィルタをΔΣ変調器の後段のデシメーションフィルタとして用いる場合、積算計算部１０の段数ｉ（すなわち、ＳＩＮＣフィルタの次数、ｉは２以上の整数で、本実施例ではｉ＝３）は、ΔΣ変調器の次数よりも高くする必要がある。また、本実施例では、ＳＩＮＣフィルタの差分計算部と５０Ｈｚ除去のノッチフィルタの積算計算部とを相殺し、ＳＩＮＣフィルタの差分計算部と６０Ｈｚ除去のノッチフィルタの積算計算部とを相殺しているので、ＳＩＮＣフィルタの相殺する差分計算部に応じた数の積算計算部１０が最低限必要となる。したがって、積算計算部１０の段数（次数）ｉの最低値は２である。
　周波数変換部１２は、サンプリング周波数ｆD＝ｆS／Ｎ（ダウンサンプリングする周波数比Ｎは２以上の整数）のクロックと同期してオンしデータを間引き（ダウンサンプリング）することにより、最終段の積算計算部１０から出力されるサンプリング周波数ｆSのデータをサンプリング周波数ｆDのデータに変換する。
　差分計算部１１は、周波数変換部１２から差分計算部１１に入力されるサンプリング周波数ｆDのデータを１サンプル分（サンプリング周波数ｆDのクロックの周期分）だけ遅延させる遅延部１５と、差分計算部１１に入力されるデータから遅延部１５の出力データを減算する減算部１６とから構成される。こうして、差分計算部１１は、差分計算部１１に入力されるデータから１サンプル前のデータを減算する。
　積算計算部１０と差分計算部１１と周波数変換部１２とはＳＩＮＣフィルタを構成しているが、上記のとおりＳＩＮＣフィルタの差分計算部と５０Ｈｚ除去のノッチフィルタの積算計算部とを相殺し、ＳＩＮＣフィルタの差分計算部と６０Ｈｚ除去のノッチフィルタの積算計算部とを相殺しているので、差分計算部１１の段数は（ｉ－２）である。したがって、ｉ＝２のときは差分計算部１１は不要となる。この場合は周波数変換部１２の出力と差分計算部２０の入力とを接続すればよい。差分計算部１１を設ける場合は、積算計算部１０の段数ｉは３以上となる。
　差分計算部２０は、差分計算部１１から差分計算部２０に入力されるサンプリング周波数ｆDのデータを１サンプル分（サンプリング周波数ｆDのクロックの周期分）だけ遅延させる遅延部２２と、遅延部２２の出力データを選択信号ＳＥＬに応じて第１の出力端子または第２の出力端子のいずれかに出力するマルチプレクサ２３と、マルチプレクサ２３の第１の出力端子の出力データを１サンプル分（サンプリング周波数ｆDのクロックの周期分）だけ遅延させる１段ないしは複数段縦続接続構成の遅延部２４と、差分計算部２０に入力されるデータと遅延部２４の出力データとマルチプレクサ２３の第２の出力端子の出力データとを加算する加算部２５とから構成される。複数段縦続接続構成の差分計算部１１を設ける場合は、最終段の差分計算部１１の出力データが差分計算部２０に入力される。また、図３に示したように１段の差分計算部１１を設ける場合は、この差分計算部１１の出力データが差分計算部２０に入力される。また、複数段縦続接続構成の遅延部２４を設ける場合は、最終段の遅延部２４の出力データが加算部２５に入力される。また、図３に示したように１段の遅延部２４を設ける場合は、この遅延部２４の出力データが加算部２５に入力される。
　上記のとおり、選択信号ＳＥＬによりマルチプレクサ２３にＡ側（第１の出力端子側）を選択させると、遅延部２２と遅延部２４とが直列に接続されるので、差分計算部２０は５０Ｈｚ除去のノッチフィルタの差分計算部として機能する。一方、選択信号ＳＥＬによりマルチプレクサ２３にＢ側（第２の出力端子側）を選択させると、ノッチフィルタとして機能しなくなり、差分計算部２０はＳＩＮＣフィルタの差分計算部として機能する。
　遅延部２２の段数は常に１である。一方、遅延部２２と遅延部２４の合計の段数ｊ（ｊは２以上の整数で、本実施例ではｊ＝２）は、入力データに含まれる５０Ｈｚの成分を除去可能なように設定すればよい。したがって、段数ｊはサンプリング周波数ｆDに応じて変化する。
　差分計算部３０は、差分計算部２０から差分計算部３０に入力されるサンプリング周波数ｆDのデータを１サンプル分（サンプリング周波数ｆDのクロックの周期分）だけ遅延させる遅延部３２と、遅延部３２の出力データを選択信号ＳＥＬに応じて第１の出力端子または第２の出力端子のいずれかに出力するマルチプレクサ３３と、マルチプレクサ３３の第１の出力端子の出力データを１サンプル分（サンプリング周波数ｆDのクロックの周期分）だけ遅延させる複数段縦続接続構成ないしは１段の遅延部３４と、差分計算部３０に入力されるデータと遅延部３４の出力データとマルチプレクサ３３の第２の出力端子の出力データとを加算する加算部３５とから構成される。複数段縦続接続構成の遅延部３４を設ける場合は、最終段の遅延部３４の出力データが加算部３５に入力される。また、１段の遅延部３４を設ける場合は、この遅延部３４の出力データが加算部３５に入力される。
　選択信号ＳＥＬによりマルチプレクサ３３にＡ側（第１の出力端子側）を選択させると、遅延部３２と遅延部３４とが直列に接続されるので、差分計算部３０は６０Ｈｚ除去のノッチフィルタの差分計算部として機能する。一方、選択信号ＳＥＬによりマルチプレクサ３３にＢ側（第２の出力端子側）を選択させると、ノッチフィルタとして機能しなくなり、差分計算部３０はＳＩＮＣフィルタの差分計算部として機能する。
　遅延部３２の段数は常に１である。一方、遅延部３２と遅延部３４の合計の段数ｋ（ｋは２以上の整数で、本実施例ではｋ＝５）は、入力データに含まれる６０Ｈｚの成分を除去可能なように設定すればよい。したがって、段数ｋはサンプリング周波数ｆDに応じて変化する。
　以上のように、本実施例では、ＳＩＮＣフィルタの差分計算部と５０Ｈｚ除去のノッチフィルタの積算計算部とを相殺し、ＳＩＮＣフィルタの差分計算部と６０Ｈｚ除去のノッチフィルタの積算計算部とを相殺することにより、ＳＩＮＣフィルタとノッチフィルタを組み合わせたデジタルフィルタの回路規模を削減することができる。
　また、本実施例では、差分計算部２０，３０にマルチプレクサ２３，３３を設けることにより、サンプリング周波数ｆDを設計時の周波数（本実施例では１００Ｈｚ）とは別の周波数にする必要があるときに、選択信号ＳＥＬによりマルチプレクサ２３，３３にＢ側を選択させることで、５０Ｈｚ除去のノッチフィルタおよび６０Ｈｚ除去のノッチフィルタを使用しない構成にすることができる。
［第２実施例］
　次に、本発明の第２実施例について説明する。第１実施例のデジタルフィルタにおいて、最終段の積算計算部１０と周波数変換部１２と差分計算部１１の部分の構成（図４Ａ）は、図４Ｂのように変換することができ、最終的に図４Ｃのように変換することができる。このような変換の原理を用いることにより、第１実施例のデジタルフィルタを図５のように簡素化することができる。
　本実施例では、図３の最終段の積算計算部１０と周波数変換部１２と差分計算部１１の代わりに、積算計算および周波数変換部１７を用いる。複数段縦続接続構成の差分計算部１１を設ける場合は、最終段の積算計算部１０と周波数変換部１２と初段の差分計算部１１の代わりに、積算計算および周波数変換部１７を設けるようにすればよい。
　積算計算および周波数変換部１７は、前段の積算計算部１０から入力されるサンプリング周波数ｆSのデータをサンプリング周波数ｆSのクロック毎に積算し、積算結果をサンプリング周波数ｆDのクロック毎に差分計算部２０に出力する。
　図６は積算計算および周波数変換部１７の構成を示すブロック図である。積算計算および周波数変換部１７は、積算計算および周波数変換部１７に入力されるサンプリング周波数ｆSのデータと１サンプル前の積算結果とを加算する加算部２６と、加算部２６から出力される積算結果を１サンプル分（サンプリング周波数ｆSのクロックの周期分）だけ遅延させて加算部２６に入力する遅延部であるフリップフロップ２７と、加算部２６の出力データをサンプリング周波数ｆDのクロック毎に保持して出力するフリップフロップ２８とから構成される。フリップフロップ２７には、サンプリング周波数ｆDのクロックに同期したリセット信号Ｒが入力され、サンプリング周波数ｆDのクロック毎にフリップフロップ２７がリセットされる。
　こうして、本実施例では、第１実施例のデジタルフィルタを更に簡素化することができる。なお、本実施例では、図３の最終段の積算計算部１０と周波数変換部１２と差分計算部１１の代わりに積算計算および周波数変換部１７を用いるので、（ｉ－２－１）≧０とする必要があり、積算計算部１０と積算計算および周波数変換部１７の合計の段数ｉを３以上とする必要がある。
　また、積算計算部１０と積算計算および周波数変換部１７の合計の段数ｉが４以上の場合には、（ｉ－２－１）≧１となるので、複数段縦続接続構成ないしは１段の差分計算部１１を設ける必要がある。この場合には、積算計算および周波数変換部１７の出力と差分計算部２０の入力との間に、（ｉ－２－１）個の差分計算部１１を直列に挿入すればよい。
　第１、第２実施例のデジタルフィルタは、ΔΣＡＤ変換器に設けられるデシメーションフィルタに限らず、ＳＩＮＣフィルタとノッチフィルタの組み合わせが必要な分野であれば適用することができる。
　また、第１、第２実施例では、図３、図５のデジタルフィルタの入力から出力までの各信号線のビット幅について言及していないが、各信号線のビット幅は例えば１６ビット～２４ビットである。
　また、第１、第２実施例では、差分計算部１１の後ろに５０Ｈｚ除去用の差分計算部２０を接続し、５０Ｈｚ除去用の差分計算部２０の後ろに６０Ｈｚ除去用の差分計算部３０を接続しているが、これに限るものではなく、差分計算部１１の後ろに６０Ｈｚ除去用の差分計算部３０を接続し、６０Ｈｚ除去用の差分計算部３０の後ろに５０Ｈｚ除去用の差分計算部２０を接続するようにしてもよい。
　また、第１、第２実施例では、５０Ｈｚ除去用の差分計算部２０と６０Ｈｚ除去用の差分計算部３０の両方を設けるようにしているが、差分計算部２０と差分計算部３０のうちどちらか一方のみを設けるようにしてもよい。第１実施例において差分計算部２０と差分計算部３０のうちどちらか一方のみを設ける場合、差分計算部１１の段数は（ｉ－１）となる。また、第２実施例において差分計算部２０と差分計算部３０のうちどちらか一方のみを設ける場合、積算計算部１０と積算計算および周波数変換部１７の合計の段数ｉが３以上の場合には、積算計算および周波数変換部１７の出力と、差分計算部２０または差分計算部３０の入力との間に、（ｉ－２）個の差分計算部１１を直列に挿入すればよい。
　また、第１、第２実施例では、特定周波数除去用のノッチフィルタとして、商用周波数除去用のノッチフィルタを設けているが、これに限るものではない。差分計算部２０に用いる遅延部２２，２４の段数ｊを、入力データに含まれる特定周波数の成分を除去可能なように設定すれば、所望の周波数を除去可能なノッチフィルタを実現することができる。差分計算部３０についても同様である。
　本発明は、デジタルフィルタに適用することができる。
　１０…積算計算部、１１，２０，３０…差分計算部、１２…周波数変換部、１３，２５，２６，３５…加算部、１４，１５，２２，２４，３２，３４…遅延部、１６…減算部、２３，３３…マルチプレクサ、１７…積算計算および周波数変換部、２７，２８…フリップフロップ。

Claims (7)

  1. 　入力データのサンプリング周波数と同じサンプリング周波数ｆSのクロックで動作し、入力データを１サンプル毎に積算する複数段縦続接続構成の積算計算部と、
    　前記複数段縦続接続構成の積算計算部のうちの最終段の積算計算部から入力されるサンプリング周波数ｆSのデータをサンプリング周波数ｆD＝ｆS／Ｎ（Ｎは２以上の整数）で間引く周波数変換部と、
    　サンプリング周波数ｆDのクロックで動作し、前記周波数変換部から入力されるデータから１サンプル前のデータを減算する複数段縦続接続構成ないしは１段の第１の差分計算部と、
    　サンプリング周波数ｆDのクロックで動作し、前記複数段縦続接続構成の第１の差分計算部のうちの最終段の第１の差分計算部または前記１段の第１の差分計算部から入力されるデータから複数サンプル前のデータを減算する特定周波数除去用の第２の差分計算部とを備えることを特徴とするデジタルフィルタ。
  2. 　請求項１記載のデジタルフィルタにおいて、
    　前記特定周波数は、商用周波数であることを特徴とするデジタルフィルタ。
  3. 　請求項２記載のデジタルフィルタにおいて、
    　２つの前記第２の差分計算部が縦続接続され、一方の第２の差分計算部が第１の特定周波数除去用で、他方の第２の差分計算部が前記第１の特定周波数と異なる第２の特定周波数除去用であることを特徴とするデジタルフィルタ。
  4. 　請求項３記載のデジタルフィルタにおいて、
    　前記第１の特定周波数が５０Ｈｚで、前記第２の特定周波数が６０Ｈｚであることを特徴とするデジタルフィルタ。
  5. 　請求項１記載のデジタルフィルタにおいて、
    　前記第２の差分計算部は、
    　前段の第１の差分計算部から入力されるデータを１サンプル分遅延させる第１の遅延部と、
    　この第１の遅延部の出力データを選択信号に応じて第１の出力端子または第２の出力端子のいずれかに出力するマルチプレクサと、
    　このマルチプレクサの第１の出力端子の出力データを１サンプル分遅延させる１段ないしは複数段縦続接続構成の第２の遅延部と、
    　前段の第１の差分計算部から入力されるデータと前記１段の第２の遅延部または前記複数段縦続接続構成の第２の遅延部のうちの最終段の第２の遅延部の出力データと前記マルチプレクサの第２の出力端子の出力データとを加算する加算部とから構成されることを特徴とするデジタルフィルタ。
  6. 　請求項１記載のデジタルフィルタにおいて、
    　前記複数段縦続接続構成の積算計算部のうちの最終段の積算計算部と、前記周波数変換部と、前記複数段縦続接続構成の第１の差分計算部のうちの初段の第１の差分計算部または前記１段の第１の差分計算部との代わりに、
    　前段の前記積算計算部から入力されるサンプリング周波数ｆSのデータをサンプリング周波数ｆSのクロック毎に積算し、積算結果をサンプリング周波数ｆDのクロック毎に出力する積算計算および周波数変換部を備えることを特徴とするデジタルフィルタ。
  7. 　請求項３記載のデジタルフィルタにおいて、
    　２つの前記第２の差分計算部のうち前記第１の差分計算部の後ろに接続される第２の差分計算部は、
    　前段の第１の差分計算部から入力されるデータを１サンプル分遅延させる第１の遅延部と、
    　この第１の遅延部の出力データを選択信号に応じて第１の出力端子または第２の出力端子のいずれかに出力する第１のマルチプレクサと、
    　この第１のマルチプレクサの第１の出力端子の出力データを１サンプル分遅延させる１段ないしは複数段縦続接続構成の第２の遅延部と、
    　前段の第１の差分計算部から入力されるデータと前記１段の第２の遅延部または前記複数段縦続接続構成の第２の遅延部のうちの最終段の第２の遅延部の出力データと前記第１のマルチプレクサの第２の出力端子の出力データとを加算する第１の加算部とから構成され、
    　２つの前記第２の差分計算部のうち残りの第２の差分計算部は、
    　前段の第２の差分計算部から入力されるデータを１サンプル分遅延させる第３の遅延部と、
    　この第３の遅延部の出力データを選択信号に応じて第１の出力端子または第２の出力端子のいずれかに出力する第２のマルチプレクサと、
    　この第２のマルチプレクサの第１の出力端子の出力データを１サンプル分遅延させる１段ないしは複数段縦続接続構成の第４の遅延部と、
    　前段の第２の差分計算部から入力されるデータと前記１段の第４の遅延部または前記複数段縦続接続構成の第４の遅延部のうちの最終段の第４の遅延部の出力データと前記第２のマルチプレクサの第２の出力端子の出力データとを加算する第２の加算部とから構成されることを特徴とするデジタルフィルタ。
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CHEN RUJUN; ET AL.: "Customized Decimation and Multi-Fold Notch Filters Realized by DSP56309", ICCEE 2008. INTERNATIONAL CONFERENCE ON COMPUTER AND ELECTRICAL ENGINEERING, 22 December 2008 (2008-12-22), pages 327 - 330, XP031403377 *
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