WO2015163619A1 - 그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터 - Google Patents

그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터 Download PDF

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WO2015163619A1
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wafer
transistor
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이윤택
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이윤택
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    • C01B2204/00—Structure or properties of graphene
    • C01B2204/02—Single layer graphene

Definitions

  • the present invention relates to a graphene bending transistor having a graphene manufacturing method, a graphene manufacturing method and a wafer bonding method in which the graphene atomic layer is etched, and a graphene bending transistor.
  • Graphene is a hexagonal material made up of a single layer of carbon atoms that transfers electrons more than 100 times faster than silicon.
  • the method of growing graphene mainly uses a chemical vapor deposition method using a catalyst layer.
  • the method of manufacturing the graphene transistor is difficult to solve such a method of forming a graphene by directly growing on the substrate (compared with the configuration temperature constituting the CMOS circuit) because it is difficult to solve the same way as the configuration of CMOS circuits together.
  • the transfer process was mainly used.
  • the 10-nano class is considered to be the limit of the micro process.
  • graphene which is 100 times faster than electrons, can be used to make semiconductors in the 7-nano and 3-nano bands.
  • transistors To improve semiconductor performance, transistors must be reduced in size to shorten the electron's travel distance or use electrons with higher electron mobility to make the electron move faster.
  • Graphene which has high electron mobility, is drawing attention as a substitute material for silicon, but the problem is that graphene has a 'conductor' characteristic.
  • Graphene is metallic and can't block current.
  • Transistors represent the digital signals 0 and 1 with the flow and interruption of current. So, to use graphene, we had to go through the process of 'semiconducting' it.
  • the oxygen plasma manufacturing method for etching the graphene has a problem such that the graphene layer is not accurately etched during etching.
  • CMOS complementary metal oxide semiconductor
  • the surface quality of graphene was very important for semiconductorizing graphene, which made it difficult to have graphene transistors.
  • the method for producing graphene according to the present invention includes a metal layer on a substrate, and thereafter, supplying a carbon-comprising gas and an etching gas at a low temperature of 500 ° C.
  • ICP- inductively coupled plasma chemical vapor deposition
  • the method using the SIC substrate has generated a lot of high cost.
  • the method for producing graphene according to the present invention includes a metal layer (or deposition) on a substrate (for example, a silicon dioxide thin film or a thin film), and thereafter, a carbon layer is provided to dissolve carbon in the metal.
  • a metal layer or deposition
  • a substrate for example, a silicon dioxide thin film or a thin film
  • a carbon layer is provided to dissolve carbon in the metal.
  • substrate is carbon. It is called the dissolution layer.
  • the present invention provides a method for producing graphene, in which carbon grows to graphene on a carbon soluble layer by heating the carbon soluble layer.
  • the present invention provides a method for manufacturing a substrate directly grown multi-layer graphene, in which carbon is continuously sublimed by heating a carbon soluble layer to continuously grow with graphene and directly contact the substrate.
  • the present invention provides a method for manufacturing the remaining preliminary layer of a single layer graphene by removing the multi-layer graphene.
  • the method for producing graphene 1) after the growth of multi-layer graphene proposes a method for producing a single layer graphene or multi-layer graphene by irradiating an energy source.
  • a graphene manufacturing method in which the graphene atomic layer is etched is 1) self-assembled monolayer (SAM) on the multi-layer graphene after growth of the multi-layer graphene of the carbon dissolving layer After providing (or adsorbed or attached), the present invention provides a method for producing patterned graphene by etching with an energy source. Or 2) preparing (or adsorbing or attaching) a self-assembled monolayer (SAM) on a multi-layer graphene, and then etching the energy source into a patterned graphene.
  • SAM self-assembled monolayer
  • the multilayer graphene may provide a graphene manufacturing method in which a graphene atomic layer is etched even with a single layer graphene.
  • a graphene bend transistor is a face-to-face (wafer to face) graphene bend circuit wafer and CMOS wafer having a single layer graphene or multi-layer graphene or patterned graphene.
  • CMOS wafer having a single layer graphene or multi-layer graphene or patterned graphene.
  • the conventional method of utilizing the direct point is difficult to accurately control the On / Off ratio of the current, but also difficult to provide a lot in manufacturing, the utilization value of the transistor has dropped.
  • the method of manufacturing a transistor with a very high surface quality of graphene was a very difficult problem in the mass production process.
  • the present invention addresses the standby power problem by selecting one or more of one or more bend strains, displacements, and the like of the height of one or more Schottky Barriers, Graphene bending transistor based on the graphene bending circuit that solves by adjusting one or more of the work function by selecting one or more of the height of the Fermi level (Fermi level), and a technique for manufacturing the same.
  • At least one of the heights of one or more Schottky Barriers, the height of the Fermi level, and the choice of graphene are selected from the standby power problem that has been recognized as a challenge while maintaining the movement speed of the graphene.
  • One or more flexural deformations, position shifts, etc. are selected to solve one or more of the work functions.
  • Transistors that control one or more work functions by using one or more bend deformations, position shifts, or ones of graphene made of graphene differ from conventional transistors in terms of charge control (graphene transistor type).
  • graphene transistor type charge control
  • the height of one or more Schottky Barriers, the height of the Fermi level, or the choice of one or more of the Schottky Barriers, rather than the channel potential control (silicon transistor type) allows the electronic current to be blocked at high speed. This is solved by adjusting one or more work functions using one or more bend deformations, position shifts, or one of graphene made of graphene.
  • a transistor that controls one or more work functions by using one or more of bending graphs, position shifts, and one or more bends of graphene made of graphene has one or more Schottky Barrier heights and fermi levels.
  • one or more of the work function is adjusted so that one or more work functions can be used to cut off the current at a high rate of electron movement.
  • a transistor that controls one or more work functions by using one or more bend deformation, position shift, or one of graphene made of graphene may have one or more heights of one or more Fermi levels. By adjusting one or more of the work functions, it is possible to cut off the current even though the electron moving speed is high.
  • Graphene which has high electron mobility, is drawing attention as a substitute material for silicon, but the problem is that graphene has a 'conductor' characteristic.
  • Graphene is metallic and can't block current.
  • Transistors represent the digital signals 0 and 1 with the flow and interruption of current.
  • Graphene can be used to 'semiconductor' it, or to provide a sufficient vacuum gap, gap (which can mean, for example, an insulating layer), air gap, vacuum layer, air layer, Must have one of them selected.
  • At least one of the heights of one or more Schottky Barriers, the height of the Fermi level, and the choice of graphene are selected from the standby power problem that has been recognized as a challenge while maintaining the movement speed of the graphene.
  • One or more bending deformations, position shifts, and the like are selected to solve one or more of the work functions.
  • graphene is elastically deformed without losing its mechanical properties even at 40% bending deformation. This is a very important fact. That is, it is difficult for the bending deformation and position shift of graphene used in graphene bending transistors to exceed the mechanical fatigue limit. In addition, graphene has excellent mechanical properties that are 200 times stronger than steel. Thus, one or more of the height of one or more Schottky Barriers, the height of the Fermi level, or the like, may be selected to include one or more bend deformations, position shifts, or the like of graphene. Graphene is a very ideal material for solving one or more work functions.
  • the graphene bending transistor is:
  • the curved sheet of graphene may be selected using one or more of Piezo materials, graphene having Piezo properties, magnetic particles, charged particles or charged particles, to select one or more of the graphene materials.
  • One or more selected one or more of the graphene, one or more bend deformation, position shift, one or more of the Work function (work function) is adjusted, but one or more Fermi level (adjust the height of one or more) Transistors to adjust one or more Work functions; It presents a graphene bending transistor characterized in that it comprises a.
  • the graphene bending transistor is:
  • Graphene's flexural paper may be used to select one or more of Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, and the like. One or more Piezo materials, graphene with Piezo characteristics, magnetic particles, charged particles or charged particles, One or more selected one or more of the graphene one or more bend deformation, position shift, one or more of the work function (work function) is controlled,
  • One or more work functions including one or more height adjustments of one or more Schottky Barriers, one or more height adjustments of one or more Fermi levels, A transistor to adjust abnormally; It presents a graphene bending transistor characterized in that it comprises a.
  • the graphene bending transistor is:
  • a transistor for adjusting one or more Work functions by adjusting one or more heights of one or more selected from graphene to one or more Schottky Barrier, Fermi level, and Fermi level; It presents a graphene bending transistor characterized in that it comprises a.
  • the present invention provides a method for producing a low temperature substrate direct growth graphene that grows directly on a substrate at low temperature.
  • the present invention also provides a method for producing a single layer or a multi-layer graphene.
  • the present invention also provides a method for producing a multilayer graphene that grows directly on a substrate.
  • the present invention also provides a method for producing a single layer graphene.
  • the single layer graphene after forming a preliminary layer made of carbon on the top layer of the carbon melt layer from which the multi-layer graphene is manufactured, and removing the multi-layer graphene on the preliminary layer, only the preliminary layer remains on the top layer of the carbon melt layer. Converting this preliminary layer into single layer graphene provides a single layer graphene that is uniformly distributed over the carbon soluble layer.
  • the present invention also provides a method for producing graphene.
  • the method for producing graphene provides a method for preparing 1-layer graphene or multi-layer graphene by irradiating an energy source after multi-layer graphene growth.
  • the present invention provides a graphene manufacturing method of etching the graphene atomic layer.
  • Graphene manufacturing method in which the graphene atomic layer is etched 1) After the multi-layer graphene growth of the carbon dissolving layer, the self-assembled monolayer (SAM) on the multi-layer graphene (or adsorbed or attached), the energy source By etching to provide a method for producing a patterned graphene.
  • the multilayer graphene may provide a graphene manufacturing method in which a graphene atomic layer is etched even with a single layer graphene.
  • the present invention provides a graphene bending transistor having a face-to-face coupling method.
  • Graphene bending transistors having a face-to-face coupling method include: 1) a face between a graphene bending circuit wafer including a graphene and a circuit connected with graphene, and a barrier adjustment circuit (CMOS wafer) that controls the graphene bending circuit wafer; Two-face coupling method, 2).
  • CMOS wafer barrier adjustment circuit
  • the graphene bending transistor is a graphene bending transistor based on the graphene and the standby power to control the problem of one or more of the height adjustment of one or more Fermi Level (Fermi Level), Schottky Barrier, It can be meant as a technique for its manufacture.
  • the graphene bending transistor fabrication technique solves the aforementioned problems associated with incompatible CMOS / graphene processing temperatures during fabrication.
  • the present invention a method of manufacturing a single layer or multi-layer graphene, a graphene manufacturing method in which the graphene atomic layer is etched, a face-to-face bonding method, a low-temperature substrate growth graphene manufacturing method, one or more selected from Provided is a graphene bending transistor or an electronic component having the graphene bending transistor.
  • the standby power problem is selected from one or more of the height of one or more Schottky Barrier, the height of the Fermi level, the one or more Piezo material, Piezo (Piezo) characteristics Graphene, magnetic particles, charged particles or charged particles, one or more of the graphene is selected from one or more of bending deformation, position shift, using a work function (work function) Solving by adjusting one or more provides a graphene bending transistor 100 times faster than the conventional transistor.
  • one or more bending strains, position shifts, and the like of graphene are selected from one or more of a height of at least one Schottky Barrier, a Fermi level, and a standby power problem. Solving by adjusting one or more Work function (work function) by using the above selection provides a graphene bending transistor that is 100 times faster than the conventional transistor.
  • FIG. 1 is a view of a method for producing a low-temperature substrate direct growth graphene. 1) 2) on the substrate 10. With metal layer 31 (or deposition) thereafter 3). Supplying carbon-comprising gas and etching gas at a temperature below 500 ° C. and performing inductively coupled plasma chemical vapor deposition (ICP-CVD), 4). By supplying the etching gas of the metal together in the carbon-comprising gas supply, graphene (32) is grown on the metal layer, 5). In the above 4) process, continuous inductively coupled plasma chemical vapor deposition (ICP-CVD) is performed, but due to the etching gas (or by continuously supplying the etching gas), the metal layer 31 is continuously removed from the substrate. It is provided with a method for producing a low-temperature substrate direct growth graphene in direct contact with the graphene 32 on (10).
  • ICP-CVD inductively coupled plasma chemical vapor deposition
  • the substrate layer 10 is provided first, and 2). After that, the metal layer 11 is provided, 3). With carbon layer 12, 4). The metal layer 11 and the carbon layer 12 are heated to provide a carbon soluble layer 13 in which carbon is dissolved in the metal, and then, optionally, a mechanical chemical polishing (CMP) process is performed.
  • CMP mechanical chemical polishing
  • FIG. 3 is a diagram of face to face bonding after mono or multi-layer graphene production.
  • One After the carbon dissolving layer 13 is additionally subjected to a mechanical chemical polishing (CMP) process, 2). Single or multi-layer graphene (20) formation, 3). Etching (or removing) the carbon soluble layer 13, and then forming a graphene bending circuit, 4).
  • the graphene bending circuit wafer is combined with a barrier adjustment circuit (CMOS) wafer or a CMOS wafer in a face-to-face coupling manner.
  • CMOS barrier adjustment circuit
  • FIG. 4 is a view of face to face bonding after monolayer graphene production.
  • One After the carbon dissolving layer 13 is additionally subjected to a mechanical chemical polishing (CMP) process, 2). Single or multi-layer graphene (20) formation, 3). Single or multi-layer graphene (20) removal, 4). Monolayer graphene (21) formation, 5). Etching (or removing) the carbon soluble layer 13, and then forming a graphene bending circuit, 6).
  • the graphene bending circuit wafer is combined with a barrier adjustment circuit (CMOS) wafer or a CMOS wafer in a face-to-face coupling manner.
  • CMOS barrier adjustment circuit
  • One or more selected from 110 one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, and graphene, consisting of 1 to 3
  • b. 110 one or more Piezo materials, graphene with Piezo properties, graphene, magnetic particles, charge-bearing particles, due to the electrostatic level of 300 (hatched areas) passing through, consisting of 1 to 3 Or charged particles, one or more of which are selected and one or more of graphene having one or more selected graphene, wherein the one or more selected from one or more of bending strain, displacement, or the like.
  • One or more graphenes consisting of one to three, constitute the height of one or more Schottky Barriers with one or more 300 (unhatched) and cross over 300 (hatched areas) electrostatic Due to the level, at least one of 110 (one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, and graphene is provided on top) ) Is connected to one or more adjustments of the work funiction to one or more 300, having one or more graphenes selected from one or more of bending strain, position shift, and the like.
  • One or more graphenes consisting of 1 to 3, capable of adjusting one or more heights of one or more Schottky Barriers with one or more 300 (not hatched), adjusting the height of the Fermi level.
  • One or more controllable one or more of which are selected, and which have 110 (one or more Piezo), Piezo properties due to the electrostatic level of 300 (hatched) passing through them.
  • One or more selected from 110 one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, and graphene At least one of the one or more bend strains, position shifts, and one or more graphenes, which are provided at the top, connected to one or more adjustments of the work funiction to one or more 300, here one or more It can be connected to the circuit.
  • This is a general transistor principle, which means that only one circuit can move electrons.
  • one or more of the height of one or more of the Schottky Barrier, one or more of the height of the Fermi level (Fermi level), one or more selected from 110 One or more piezo materials, one or more selected from graphene having Piezo properties, magnetic particles, charged particles or charged particles, and having graphene on top
  • One or more flexural deformations, position shifts, and one or more of the pins may be selected to refer to one or more 300 connected to one or more adjustments of the work funiction (work function).
  • the components presented in this drawing have one or more physical dimensions set forth in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • One or more graphenes 200 constitute the height of one or more Schottky Barriers with one or more 300, one or more Piezo materials, graphene with Piezo properties, magnetic particles, charges At least one selected from among particles having a particle or a charged particle, and at least one of bending strain, position shifting, at least one graphene 200, at least one of 300 or more work funictions (work function) Drawings connected by regulation, which means that they can be connected by one or more circuits. This is a general transistor principle, which means that only one circuit can move electrons.
  • One or more graphenes 200 constitute the height of one or more Schottky Barriers with one or more 300, and at an electrostatic level of 300 (not shown in the drawing but included in the drawing) intersecting and passing through Bending one or more of the graphene 200 due to one or more selected from one or more of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, One or more of the following: one or more of the following: one or more of 300, one or more of the Schottky Barriers, one or more of which is selected, and connected to one or more adjustments of the work funiction, in this case one or more circuits. It can be connected. This is a general transistor principle, which means that only one circuit can move electrons.
  • the free electrode function means that one or more of magnetic particles, charged particles or charged particles are selected.
  • Piezo function means that at least one of the piezo material and graphene having Piezo properties is selected.
  • One or more graphenes 200 constitute the height of one or more Schottky Barriers with one or more 300, one or more Piezo materials, graphene with Piezo properties, magnetic particles, charges At least one selected from among particles having a charge or particles having a charge, and at least one of the at least one graphene 200 is bent, shifted, or at least one height of one or more Fermi levels (Fermi level) is selected.
  • one or more 300 diagrams are connected to one or more adjustments of a work funiction, meaning that they can be connected to one or more circuits. This is a general transistor principle, which means that only one circuit can move electrons.
  • the configuration of the drawings can be described as follows.
  • the one or more graphenes 200 constitute one or more selected from the height of one or more Schottky Barriers with one or more 300, the height of one or more Fermi levels, and the one or more Piezos.
  • One or more of the materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, one or more of the one or more graphene (200) bend deformation, position shift,
  • By selecting one or more of the height of one or more Fermi level (Fermi level) is adjusted to one or more of the 300 connected to one or more adjustments of Work funiction (work function), which means that can be connected to one or more circuits here .
  • This is a general transistor principle, which means that only one circuit can move electrons.
  • One or more graphenes 200 constitute the height of one or more Fermi levels with one or more 300, one or more Piezo materials, graphene having a Piezo (piezo) characteristics, magnetic particles, charge At least one selected from among particles having a charge or particles having a charge, and at least one of the at least one graphene 200 is bent, shifted, or at least one height of one or more Fermi levels (Fermi level) is selected.
  • one or more 300 diagrams are connected to one or more adjustments of a work funiction, meaning that they can be connected to one or more circuits. This is a general transistor principle, which means that only one circuit can move electrons.
  • the components shown in the drawings have one or more physical dimensions presented in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • One or more of 90 or 100 (one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, consisting of 1-3,
  • a pin connected to the one or more adjustments of the work funiction to one or more 300, wherein the pin is provided on top of the one or more graphenes, wherein one or more of one or more bending strains, position shifts, and the like are selected. It can be connected to more than one circuit. This is a general transistor principle, which means that only one circuit can move electrons.
  • 90 or 100 one or more Piezo materials, graphene with Piezo properties, graphene with magnetic properties, particles with charge, due to electrostatic levels of 300 (hatched areas), consisting of 1 to 3, or One or more of the charged particles, having one or more selected from graphene on top of the one or more graphene, one or more selected from one or more of bending strain, displacement, A drawing which is connected by one or more adjustments of a work function, which means that it can be connected by one or more circuits.
  • the passage in the drawings consisting of 1 to 3, means that the adhesive material, elastomer, liquid polymer, insulator, insulating layer, selected from among, in one embodiment of the present invention, the empty space in the drawing is a vacuum layer, Air layer ( Air layer), one or more of the height of the Schottky Barrier, one or more of the height of the Fermi level (Fermi level) means that one or more of the selected.
  • One or more graphenes consisting of one to three, constitute the height of one or more Schottky Barriers with one or more 300 (unhatched) and cross over 300 (hatched areas) electrostatic Due to the level, at least one selected from 90 or 100 (one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, and graphene A drawing connected with one or more adjustments of the work funiction to one or more 300, having one or more graphenes selected from one or more of bending strain, position shift, and the like.
  • One or more graphene consisting of 1 to 3, is one of 90 or 100 (one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles, or charged particles, Although the above selection is made, it will be described as 90 or 100 in the drawings. The operation is described as follows. 90 or 100 (one or more Piezo materials, graphene with Piezo properties, one or more selected from magnetic particles, charged or charged particles, one or more graphenes)
  • the components presented in this drawing have one or more physical dimensions set forth in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • One or more graphenes 200 constitute the height of one or more Schottky Barriers with one or more 300 (unhatched), one or more Piezo materials, graphene having Piezo properties , At least one of magnetic particles, charged particles, or charged particles, one or more of the graphene 200, one or more of bending strain, position shift, or the like is selected as one or more 300 Work funiction ( A drawing which is connected by one or more adjustments of a work function, which means that it can be connected by one or more circuits. This is a general transistor principle, which means that only one circuit can move electrons.
  • One or more graphenes 200 constitute the height of one or more Schottky Barriers with one or more 300 (not hatched), and cross over 300 (not shown in the drawing but included in the drawing intersecting) Due to the electrostatic level of one or more Piezo materials, one or more of graphene (Piezo) having piezo properties, magnetic particles, charged particles or charged particles, At least one of the bending deformation, the position shift, and at least one of 200 is selected as one or more 300 of the work funiction (work function), which means that it can be connected to one or more circuits.
  • work funiction work function
  • the free electrode function means that one or more of magnetic particles, charged particles or charged particles are selected.
  • Piezo function means that at least one of the piezo material and graphene having Piezo properties is selected.
  • One or more graphenes 200 constitute the height of one or more Schottky Barriers with one or more 300 (unhatched), one or more Piezo materials, graphene having Piezo properties , At least one of magnetic particles, charged particles, or charged particles, one or more of the graphene 200, one or more bend deformation, position shift, is selected one or more Fermi level (Fermi level By controlling one or more heights of), one or more 300 connections to one or more adjustments of Work funiction (work function), which means that one or more circuits can be connected here. This is a general transistor principle, which means that only one circuit can move electrons.
  • the configuration of the drawings can be described as follows.
  • the one or more graphenes 200 constitute one or more selected from the height of one or more Schottky Barriers with one or more 300, the height of one or more Fermi levels, and the one or more Piezos.
  • One or more of the materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, one or more of the one or more graphene (200) bend deformation, position shift,
  • By selecting one or more of the height of one or more Fermi level (Fermi level) is adjusted to one or more of the 300 connected to one or more adjustments of Work funiction (work function), which means that can be connected to one or more circuits here .
  • This is a general transistor principle, which means that only one circuit can move electrons.
  • One or more graphenes 200 constitute a height of one or more Fermi levels with one or more 300 (not hatched), one or more Piezo materials, graphene having Piezo properties , At least one of magnetic particles, charged particles, or charged particles, one or more of the graphene 200, one or more bend deformation, position shift, is selected one or more Fermi level (Fermi level By controlling one or more heights of), one or more 300 connections to one or more adjustments of Work funiction (work function), which means that one or more circuits can be connected here. This is a general transistor principle, which means that only one circuit can move electrons.
  • the components shown in the drawings have one or more physical dimensions presented in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • a. 110 one or more selected from one or more of Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, consisting of 1 to 3
  • One or more pins 200 are selected from one or more bending strains, position shifts, and one or more 300 to be connected by one or more adjustments of the work funiction (work function), which means that they can be connected by one or more circuits.
  • work funiction work function
  • b. 110 one or more Piezo materials, Piezo
  • properties due to the electrostatic level of the crossed 300 Hatched areas-barrier adjustments included in the drawing
  • At least one selected from graphene, magnetic particles, charged particles or charged particles at least one selected from the group consisting of at least one of bent deformation, position shifting, and at least 300.
  • a work funiction which means that it can be connected to one or more circuits. This is a general transistor principle, which means that only one circuit can move electrons.
  • the passage in the drawings consisting of 1 to 3, means selected from among adhesive material, elastomer, liquid polymer, insulator, insulating layer, and in one embodiment of the present invention, the empty space in the drawing is a vacuum layer, an air layer ( Air layer), one or more of the height of the Schottky Barrier, one or more of the height of the Fermi level (Fermi level) means that one or more of the selected.
  • One or more graphenes consisting of 1 to 3, constitute the height of one or more Schottky Barriers with one or more 300 (unhatched), and cross over 300 (hatched areas) electrostatic At least one selected from 110 (one or more of Piezo material, graphene with Piezo properties, magnetic particles, charged or charged particles, or more)
  • a pin connected to one or more adjustments of a work funiction to one or more 300, having one or more bend deformations, position shifts, and one or more selected
  • e. 110 consisting of one to three, one or more selected from one or more of Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, More than 200 (graphene) having one or more bend deformation, position shift, one or more of the selected, and connected to one or more 300 of one or more control of the work funiction (work function), here can be connected to one or more circuits It means that there is.
  • This is the principle of a general transistor, which means that only one circuit can move electrons.
  • the components presented in this drawing have one or more physical dimensions set forth in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • a. 110 one or more selected from one or more of Piezo materials, graphene with Piezo characteristics, magnetic particles, charged particles or charged particles, consisting of 1 to 4) More than 200 (graphene) having at least one of bending deformation, position shift, and at least one of 300 (not written in the drawing, but includes the circuit configuration of the drawing)
  • Work funiction work function
  • the drawings are connected by one or more adjustments of, which means that they can be connected by one or more circuits. This is a general transistor principle, which means that only one circuit can move electrons.
  • a drawing that is connected to one or more adjustments of a work funiction to one or more 300 (not written in the drawing but containing the circuit configuration of the drawing), including one or more of bending deformation, position shift, or the like. can do.
  • a drawing that is connected to one or more adjustments of a work funiction to one or more 300 (not written in the drawing but containing the circuit configuration of the drawing), including one or more of bending deformation, position shift, or the like. can do.
  • one or more of 110 select one or more of Piezo material, graphene with Piezo properties, magnetic particles, charged particles or charged particles, one or more 200
  • Graphene one or more of bending deformation, position shift, and at least one selected from 300 or more (not shown in the drawings, but includes the circuit configuration of the drawing In) in the drawing is connected to one or more of the control Work funiction (work function).
  • a drawing that is connected to one or more adjustments of a work funiction to one or more 300 (not written in the drawing but containing the circuit configuration of the drawing), including one or more of bending deformation, position shift, or the like. can do.
  • the components shown in the drawings have one or more physical dimensions presented in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • the applied upper layer is one or more of bending deformation, position shift, and one or more of the selected circuits connected to the control of the work funiction (work function) to the circuit on the right side, which means that it can be connected to one or more circuits.
  • This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • one or more heights of one or more Schottky Barriers can be adjusted, the height of the Fermi level being one One or more of the ones that can be controlled, one or more of which are selected, one or more of magnetic particles, charged or charged particles, and one or more selected (at the bottom of the bottom) are graphene (modified
  • the upper layer) having one or more bend deformations, position shifts, and one or more selected may refer to drawings connected by one or more adjustments of the work funiction. This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • one or more heights of one or more Schottky Barriers can be adjusted, the height of the Fermi level being one At least one selected from one or more of piezo materials, graphene with piezo properties, magnetic particles, charged particles or charged particles, Graphene (upper layer at the bottom) is provided with at least one selected from one or more of bending strain, position shift, and the like, which leads to one or more adjustments of the work funiction. It may mean a drawing. This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • this figure shows that in one embodiment of the present invention, due to the electrostatic level of the circuit (barrier adjustment) and graphene are crossed to pass through the circuit (barrier adjustment) and the crossing circuit (barrier adjustment).
  • One or more of the heights of one or more Schottky Barriers, one or more of the heights of the Fermi level, one or more magnetic particles, one or more of those charged Or at least one of the charged particles, which is provided at the bottom, at least one of graphene (the upper layer to which deformation is applied) is selected as one or more of bending deformation, shifting, It may mean a drawing that is connected by one or more adjustments of funiction. This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • this figure shows that in one embodiment of the present invention, due to the electrostatic level of the circuit (barrier adjustment) and graphene are crossed to pass through the circuit (barrier adjustment) and the crossing circuit (barrier adjustment).
  • One or more of the graphene (magnetic), magnetic particles, charged particles, or charged particles, (with the bottom portion at the bottom), has graphene (upper layer with deformation).
  • drawing is connected to one or more adjustment of the work funiction (work function) by being provided with one or more of the above bending deformation, position movement, and the like.
  • work funiction work function
  • This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • one or more heights of one or more Schottky Barriers can be adjusted, Fermi level One or more of the height of the (Fermi level) can be adjusted, one or more of the selected one or more of the graphene (deformed top layer) of one or more bend deformation, position shifting, selected one or more of the work funiction It may mean a drawing which is connected by one or more adjustments of (work function). This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • the components presented in this drawing have one or more physical dimensions set forth in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • the applied upper layer is one or more of bending deformation, position shift, and one or more of the selected circuits connected to the control of the work funiction (work function) to the circuit on the right side, which means that it can be connected to one or more circuits.
  • This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • one or more heights of one or more Schottky Barriers can be adjusted, the height of the Fermi level being one One or more of the ones that can be controlled, one or more of which are selected, one or more of magnetic particles, charged or charged particles, and one or more selected (at the bottom of the bottom) are graphene (modified
  • the upper layer) having one or more bend deformations, position shifts, and one or more selected may refer to drawings connected by one or more adjustments of the work funiction. This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • one or more heights of one or more Schottky Barriers can be adjusted, the height of the Fermi level being one At least one selected from one or more of piezo materials, graphene with piezo properties, magnetic particles, charged particles or charged particles, Graphene (upper layer at the bottom) is provided with at least one selected from one or more of bending strain, position shift, and the like, which leads to one or more adjustments of the work funiction. It may mean a drawing. This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • this figure shows that in one embodiment of the present invention, due to the electrostatic level of the circuit (barrier adjustment) and graphene are crossed to pass through the circuit (barrier adjustment) and the crossing circuit (barrier adjustment).
  • One or more of the heights of one or more Schottky Barriers, one or more of the heights of the Fermi level, one or more magnetic particles, one or more of those charged Or at least one of the charged particles, which is provided at the bottom, at least one of graphene (the upper layer to which deformation is applied) is selected as one or more of bending deformation, shifting, It may mean a drawing that is connected by one or more adjustments of funiction. This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • this figure shows that in one embodiment of the present invention, due to the electrostatic level of the circuit (barrier adjustment) and graphene are crossed to pass through the circuit (barrier adjustment) and the crossing circuit (barrier adjustment).
  • One or more of the graphene (magnetic), magnetic particles, charged particles, or charged particles, (with the bottom portion at the bottom), has graphene (upper layer with deformation).
  • drawing is connected to one or more adjustment of the work funiction (work function) by being provided with one or more of the above bending deformation, position movement, and the like.
  • work funiction work function
  • This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • one or more heights of one or more Schottky Barriers can be adjusted, Fermi level One or more of the height of the (Fermi level) can be adjusted, one or more of the selected one or more of the graphene (deformed top layer) of one or more bend deformation, position shifting, selected one or more of the work funiction It may mean a drawing which is connected by one or more adjustments of (work function). This is the principle of a general transistor, which means that electrons can be moved to more than one circuit.
  • the components presented in this drawing have one or more physical dimensions set forth in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • the curved sheet of graphene uses one or more thermally expandable materials at the lower end of the graphene by using one or more thermally expandable materials to thermally expand one or more graphene due to the barrier control circuit intersecting.
  • Adjusting one or more Work Functions by selecting one or more of the positions, moving them, and adjusting one or more Work Heights by adjusting one or more heights of one or more Fermi Levels. It is a figure explaining the main circuit diagram of a transistor to be described.
  • the curved sheet of graphene uses one or more thermally expandable materials at the lower end of the graphene by using one or more thermally expandable materials to thermally expand one or more graphene due to the barrier control circuit intersecting.
  • Adjust one or more Work functions by selecting one or more of the following positions, but move one or more heights of one or more Schottky Barriers and one or more heights of one or more Fermi levels. It can also be understood as a diagram illustrating the main circuit diagram of a transistor for controlling one or more of the work function, having one or more selected from among the adjustments.
  • the components shown in the drawings have one or more physical dimensions presented in the present invention within the scope of the description presented in one aspect and the size or The appearance may vary.
  • the configuration of this figure may be described as one or more reconstructed as one or more Coulomb blockades.
  • Piezo materials 90 One or more Piezo materials, graphene having Piezo properties, magnetic particles, charged particles or charged particles, and at least one selected, and graphene.
  • Piezo material 100 at least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, and at least one selected, and graphene.
  • Piezo material 110 at least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, and at least one selected from graphene.
  • 200 one or more graphene.
  • 300 may mean that at least one of silicon, semiconductor, is selected.
  • the applied upper layer may be a circuit connected to one or more adjustments of a work funiction by having one or more selected from one or more bending strains, position shifts, and the like.
  • one or more of the height of one or more of the Schottky Barrier, one or more of the height of the Fermi level (Fermi level), one or more selected from the electrostatic One or more graphenes may be selected by one or more of bending strain, position shift, or the like, and may refer to a circuit connected to one or more adjustments of a work funiction.
  • 500 in one embodiment of the present invention, it means the surrounding environment (for example, a material including one or more selected from 90, 100, 110, etc.) in which the configuration of the drawings is included. In one embodiment of the invention, 500 may mean silicon.
  • Piezo function means that one or more of piezo material and graphene having piezo properties are selected.
  • Free electrode function means that at least one of magnetic particles, particles with charge, and particles with charge is selected.
  • a method for producing low temperature substrate direct growth graphene is provided on a substrate 1). With metal layer (or deposition) thereafter 2). Supplying a carbon-comprising gas and an etching gas at a temperature below 500 ° C. and performing Inductively Coupled Plasma-Chemical Vapor Deposition (ICP-CVD), 3). 4). Graphene grows on the metal layer by supplying the etching gas of the metal together in the carbon-comprising gas supply.
  • ICP-CVD Inductively Coupled Plasma-Chemical Vapor Deposition
  • ICP-CVD Inductively Coupled Plasma-Chemical Vapor Deposition
  • the metal layer is continuously All are removed, and the manufacturing method of the low temperature board
  • the metal layer is provided with a removal process of supplying the carbon-comprising gas and the etching gas at a low temperature below 500 ° C. and removing the metal layer with the etching gas while maintaining the inductively coupled plasma chemical vapor deposition (ICP-CVD).
  • ICP-CVD inductively coupled plasma chemical vapor deposition
  • ICP-CVD Inductively Coupled Plasma-Chemical Vapor Deposition
  • a method for producing a low-temperature substrate direct growth graphene is performed by removing a metal layer while maintaining ICP-CVD, while maintaining a high mobility of carbon that cannot grow on the removed metal. It can be grown to graphene in the layer (or substrate).
  • the carbon having high mobility moves into the graphene first nucleated by removing the metal layer (metal)
  • nucleation of new graphene can be suppressed,
  • the grain size of the pin can be large.
  • the nucleation of the new graphene can be suppressed, the graphene provided by performing the step of increasing the grain size of the graphene may mean single crystal graphene.
  • the etching gas is supplied and the metal layer may be removed. If etching is performed for a sufficient time until all the metal layers are removed according to the present production method, the graphene is in contact with the substrate without interposing the metal layer therebetween.
  • the method for producing the low temperature substrate direct growth graphene is also described as follows. While holding ICP-CVD, the metal layer is removed by etching gas such as chlorine. Then, carbon grows as graphene on the surface of the metal layer. If the etching is continued as it is, the grown graphene grows further. Since etching is performed while ICP-CVD is maintained, for this reason, carbon grows to form a crystal structure with graphene which has already grown. Finally, all metal layers are removed and graphene comes into direct contact with the surface of the substrate.
  • etching gas such as chlorine
  • graphene can be grown directly on a substrate without containing a metal. Moreover, by setting the shape of a metal layer suitably, the pattern of a graphene can be formed finely rather than the method by the transfer of the graphene produced by the conventional manufacturing method.
  • the metal of the metal layer is provided with at least one of copper, nickel, and chlorine may be used as the etching gas.
  • any metal capable of growing carbon and an etching gas for the metal may be used.
  • the optional metal may mean a metal selected from among a single crystal metal, a polycrystalline metal, and the like.
  • any of the metals may refer to a metal in which atoms are aligned.
  • the metal layer in the method for producing the low temperature substrate direct growth graphene, may mean a metal layer in which atoms are aligned.
  • the metal layer means a germanium or germanium (Ge) layer, and concentrated sulfuric acid and nitric acid may be used as the etching gas, but are not limited thereto.
  • the germanium or germanium (Ge) layer may mean a germanium or germanium (Ge) layer in which atoms are aligned.
  • the germanium or germanium (Ge) layer in which the atoms are aligned may mean a single crystal germanium or germanium (Ge) layer.
  • the structure of the metal layer in which atoms are aligned to one side is a graphene seed grown by the method for producing the low-temperature substrate direct growth graphene on the structure ( Seeds may also be connected in a predetermined direction to provide single crystal graphene.
  • the metal of the metal layer may use a pure metal composed of one metal element capable of growing graphene or an alloy composed of a plurality of metal elements.
  • carbon may be used as long as it can be grown into graphene and can be removed by etching gas.
  • the substrate in the method for producing the low temperature substrate direct growing graphene, the substrate may be placed into the ICP-CVD chamber with the metal layer provided to perform the method for producing the substrate direct growing graphene.
  • the positioning of the substrate is performed by selecting a load-locked chamber positioning process, a roll-to-roll positioning process, A process method can be provided.
  • the step of providing a metal layer provided on the substrate is a deposition, electron beam deposition, sputtering, atomic layer deposition (Atomic Layer Deposition): ALD), Physical Vapor Deposition (PVD), and Chemical Vapor Deposition (CVD).
  • ALD atomic layer deposition
  • PVD Physical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • forming graphene by ICP-CVD means generating graphene by generating a plasma of high density at low pressure.
  • the chamber of the ICP-CVD apparatus is formed by injecting the carbon-comprising gas and etching gas, for example, while maintaining a vacuum degree of several to several hundred mTorr, and applying high frequency power of several hundred kHz to several hundred MHz.
  • Plasma is formed in the chamber by an induction magnetic field, and graphene is formed by reaction of a carbon-containing gas on a metal layer formed on a substrate in the chamber.
  • ICP-CVD Inductively Coupled Plasma-Chemical Vapor Deposition
  • the metal layer is completely removed, thereby providing a substrate
  • ICP-CVD Inductively Coupled Plasma-Chemical Vapor Deposition
  • the carbon-containing gas it is important that the carbon-containing gas is uniformly sprayed to form a uniform plasma throughout the metal layer region, and in addition, it is important that the etching gas is uniformly sprayed.
  • the temperature of the substrate may be maintained at a low temperature of 500 ° C. or lower, and a low temperature substrate directly grown graphene in which graphene is directly in contact with the substrate may be formed.
  • the cooling method is a method for allowing the formed graphene to grow uniformly and be uniformly arranged. Since the rapid cooling may cause cracking of the graphene, it is preferable to gradually cool it at a constant speed. It is also possible to use a method such as natural cooling. The natural cooling simply removes the heat source used for the heat treatment, and thus it is possible to obtain a sufficient cooling rate even by removing the heat source.
  • the ICP-CVD process includes a etch process of a metal layer in an ICP-CVD process to grow graphene directly onto a substrate, a low temperature substrate direct growth graph, referred to herein as a novel technique. It may mean an ICP-CVD process as a manufacturing method of the fin.
  • the method for producing the low temperature substrate direct growth graphene may include further supplying a reducing gas together with the carbon-comprising gas and the etching gas.
  • the reducing gas may include hydrogen, helium, argon, or nitrogen.
  • the metal layer in the method for producing the low-temperature substrate direct growth graphene, may mean a metal layer selected from one or more of a patterned metal layer, a metal layer subjected to a CMP process, and the like.
  • the etching gas in the method for producing the low temperature substrate direct growth graphene, may mean an etching gas including acid, chlorine, or a combination thereof.
  • the etching gas is not limited to one or more selected from acid, chlorine, and may be used as long as it is a gas capable of etching the metal layer.
  • the number of layers of graphene may include at least 1 to 50 layers, but is not limited thereto.
  • the ICP-CVD process, the removal process, and the cooling method for providing the graphene layer number mean that the process is performed one or more times.
  • carbon gas in the method for producing the low temperature substrate direct growth graphene, may mean, but is not limited to, a carbon-comprising compound having about 1 to about 10 carbon atoms.
  • the carbon gas may be cyclopentane, cyclopentadiene, hexane, hexene, cyclohexane, cyclohexadiene, benzene, toluene, carbon monoxide, carbon dioxide, methane, ethane, ethylene, ethanol, acetylene, propane, propylene, butane, Butylene, butadiene, pentane, pentene, pentine, pentadiene, and combinations thereof may be included, but is not limited thereto.
  • the carbon-comprising gas and the etching gas in the chamber of the ICP-CVD apparatus are present only the carbon gas and the etching gas, or argon, helium It is also possible to exist with inert gases such as, and the like.
  • the carbon-comprising gas and the etching gas may include hydrogen in addition to the carbon gas and the etching gas.
  • the thickness of the metal layer in the method for producing a low temperature substrate direct growth graphene, may have a thickness in the range selected from 1 nm to about 1000 nm.
  • a large area of graphene may be provided by freely adjusting the size of the metal layer.
  • various types of graphene may be provided. For example, graphene having a three-dimensional shape may be provided.
  • the method for manufacturing the low temperature substrate direct growth graphene may control the thickness of the graphene by simultaneously adjusting the ICP-CVD execution time and the etching execution time.
  • a method for producing low temperature substrate direct growth graphene includes a metal layer on a substrate, and then
  • ICP-CVD Inductively Coupled Plasma-Chemical Vapor Deposition
  • the substrate in the method for producing a low-temperature substrate direct growth graphene, is a silicon dioxide substrate or a silicon substrate having a silicon dioxide film on its surface; It is provided with a method for producing a low-temperature substrate direct growth graphene characterized in that.
  • the substrate in the method for producing the low temperature substrate direct growth graphene, is provided with one or more selected from magnetic particles, charged particles or charged particles, and optionally a thin film or silicon dioxide film. Or (deposition).
  • the metal of the metal layer includes one selected from the group consisting of nickel, iron, copper, cobalt, and combinations thereof, wherein the etching gas is chlorine. that; It is provided with a method for producing a low-temperature substrate direct growth graphene characterized in that.
  • the method for producing the low temperature substrate direct growth graphene
  • the substrate is sequentially loaded into the deposition chamber and the ICP-CVD chamber using a load-locked chamber; It is provided with a method for producing a low-temperature substrate direct growth graphene characterized in that.
  • the method may further comprise cooling the low temperature substrate direct growth graphene.
  • the method for manufacturing a low temperature substrate direct growth graphene may be applied in place of one or more of them, whenever a process part including graphene of the graphene bending transistor manufacturing process of the present invention is given. .
  • the low-temperature substrate direct growth graphene manufacturing method it may be provided with a graphene patterned by a graphene manufacturing method in which the graphene atomic layer is etched.
  • the method for producing a low temperature substrate direct growth graphene may further include several steps, but basically includes a metal layer to supply and induce a carbon-containing gas and an etching gas at a low temperature of 500 ° C or lower. And removing the metal layer with an etching gas while maintaining the combined plasma chemical vapor deposition (ICP-CVD), and growing the graphene on the substrate without the metal layer.
  • a metal layer to supply and induce a carbon-containing gas and an etching gas at a low temperature of 500 ° C or lower.
  • ICP-CVD combined plasma chemical vapor deposition
  • a method comprising a single layer or a multi-layer graphene is a carbon soluble layer provided with a metal layer (or deposition) after the metal layer (or deposition), and then heated to dissolve the carbon layer Forming a; And heating the carbon soluble layer to sublimate the metal of the carbon soluble layer to produce single layer or multi-layer graphene. It provides a method for producing graphene, characterized in that provided with.
  • a method comprising single layer graphene is provided with a carbon layer (or vapor deposition) after metal layer deposition (or deposition), and then heated to form a carbon soluble layer in which the carbon layer is dissolved. step; And heating the carbon soluble layer to sublimate the metal of the carbon soluble layer to produce multi-layer graphene. And removing the multi-layer graphene from the preliminary layer made of carbon, which is the uppermost layer of the carbon dissolving layer. And converting the preliminary layer into single layer graphene. It comprises a method for producing a single layer graphene, characterized in that provided with.
  • a method comprising single or multi-layer graphene is carbon soluble, while maintaining the high mobility of carbon that cannot grow on the sublimed metal due to the sublimation of the metal of the carbon soluble layer. It can grow to graphene in layers.
  • the carbon having high mobility moves into the graphene nucleated first by sublimation of the metal of the carbon dissolving layer, nucleation of new graphene can be suppressed.
  • the grain size of graphene can be increased.
  • the nucleation of the new graphene can be suppressed, the graphene provided by performing the step of increasing the grain size of the graphene may mean single crystal graphene.
  • the metal layer may include a germanium or germanium (Ge) layer.
  • the carbon layer may mean selected from among amorphous, crystal.
  • the carbon layer may be selected from carbon alone or a mixture of metals including carbon.
  • a carbon layer after the metal layer (or deposition), and then heating to form a carbon soluble layer that is provided by dissolving the carbon layer; Wherein the step is 1).
  • Step 2) located in the reactor. Performing vacuum evacuation, 3). Inputting the mixed gas, 4). Heating the reactor to a melting temperature zone (approximately 800 to 900 degrees Celsius) in a constant Torr atmosphere, and maintaining the temperature for approximately several to tens of minutes. By performing the above process, a carbon soluble layer can be formed.
  • the thickness of the graphene layer grown by the manufacturing method of the single layer or multi-layer graphene is from several nanometers to several tens of nanometers, or 0.5 to 200 nanometers, single layer graphene to multi-layer Graphene, it is possible to form a thickness of the selected range.
  • the substrate 10 may be a silicon dioxide substrate or a silicon substrate having a silicon dioxide film attached to its surface, and a multilayer structure is also possible.
  • a multilayer structure for example, it is possible to appropriately arrange a barrier adjustment circuit, a conductor, a semiconductor, and an insulator in a layer, and to form a semiconductor circuit, an electronic circuit, an electric circuit, and the like.
  • the metal layer provided on the substrate 10 has a carbon dissolving layer in which the lower portion of the metal layer is not dissolved but only the upper portion is dissolved, so that the metal layer / carbon dissolving layer may have a lamination form. Can be. Thereafter, single or multi-layer graphene is formed. Thereafter, the step of etching (or etching) the metal layer and the carbon dissolving layer together may be provided.
  • the metal layer provided on the substrate 10 may mean a multilayer metal layer. In one embodiment, it may be provided with a multilayer metal layer composed of tungsten / nickel.
  • the multi-layered metal layer may have only a top layer of the multi-layered metal layer in order to provide a carbon dissolving layer.
  • the multilayer metal layer may have a stacked form in the order of tungsten / carbon dissolving layer. Thereafter, single or multi-layer graphene is formed. Thereafter, the step of etching (or etching) the metal layer and the carbon dissolving layer together may be provided.
  • the carbon soluble layer may be exhausted during the growth of the single or multi-layer graphene, and if the carbon soluble layer is exhausted, the graphene is a metal layer of the lower layer (for example, tungsten in one embodiment). Layer). Thereafter, the metal layer is etched (or etched).
  • the carbon soluble layer may be exhausted during the growth of the single layer or the multi-layer graphene, and the multilayer graphene is directly in contact with the substrate 10 when the carbon soluble layer is exhausted.
  • producing a multi-layered graphene of the present invention characterized in that the method, as a method for producing a substrate direct growth multi-layer graphene in which the graphene is in direct contact with the substrate 10 when all of the carbon soluble layer presented on the one side is exhausted. I can understand.
  • the step of providing a metal layer and a carbon layer provided on the substrate 10 is sputtering, atomic layer deposition (ALD), physical vapor deposition (Physical Vapor Deposition): PVD) and Chemical Vapor Deposition (CVD).
  • ALD atomic layer deposition
  • PVD Physical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • the step of providing a carbon layer comprises: 1) after providing a carbon layer, then a metal layer, and then a heated layer (and thus carbon The carbon dissolving layer which is provided by dissolving the layer). Or 2) after providing a mixture layer of metal containing carbon, followed by a metal layer, and then a heated layer (the carbon dissolving layer in which the carbon layer is dissolved). 2) can be provided.
  • the method for producing multi-layer graphene may further include several steps, but basically includes a metal layer, a carbon layer, and a carbon dissolving layer by heating to sublimate the metal, It is to perform the step having graphene.
  • the monolayer graphene manufacturing method may further include several steps, but basically includes a metal layer, a carbon layer, heated to provide a carbon soluble layer, sublimation of the metal, and multi-layer With graphene, to remove the multi-layer graphene, to prepare a top layer of the preliminary layer to a single layer graphene, to perform the step.
  • the removal of the carbon layer or the carbon soluble layer may be performed including plasma mashing using a gas containing oxygen or the like.
  • a method of providing a single layer graphene that can be used in the transistor of the present invention is described.
  • the carbon soluble layer is used, and the carbon soluble layer is a mixture of metal and carbon, and means a layer in which carbon is dissolved in a metal by heating the mixture of carbon and metal (a certain level or more).
  • the carbon layer is provided, and then the heated layer (the carbon dissolving layer in which the carbon layer is dissolved), and then, further using the chemical mechanical polishing (CMP), the thickness and flatness of the carbon dissolving layer Can be adjusted to the desired level).
  • the metal may mean selected from iron, nickel, cobalt, but excludes Si or SiC.
  • graphene in addition to metals composed of a single element (except for Si), various alloys may be used.
  • graphene in using single layer graphene in the transistor of the present invention, graphene can be grown and used directly. The method is described as follows. After preparing the carbon-soluble layer, the temperature of the atmosphere is added. The graphene is then formed in a single layer or multiple layers. When the carbon soluble layer is heat-treated at a constant torr pressure and above a certain temperature, the metal soluble on the carbon soluble layer (for example, selected from iron, nickel, cobalt, or alloy-Si) is sublimated, Multi-layer graphene is formed on the layer. The number of graphene layers in the multilayer graphene may vary depending on the heat treatment conditions.
  • Multilayer graphene breaks the bond between carbon-metals (eg, iron, nickel, cobalt, or alloys), causing approximately 3-4 layers of carbon to be rearranged to form single layer graphene. .
  • carbon-metals eg, iron, nickel, cobalt, or alloys
  • multilayer graphene is formed.
  • the uppermost layer in contact with the multi-layer graphene is made of carbon, and the lower layer is relatively strong in bonding with a metal (for example, iron, nickel, cobalt, or alloy). It does not have the electrical inherent properties of the graphene layer.
  • This layer is hereinafter referred to as a preliminary layer (in addition, a reducing agent capable of reducing oxides of metals which may occur may be provided in the course of graphene production).
  • the multi-layer graphene having a weak bonding force with the preliminary layer is removed from the carbonaceous layer.
  • the preliminary layer is then converted to monolayer graphene.
  • the preliminary layer is bonded to the metal below it (for example, iron, nickel, cobalt, or an alloy thereof).
  • the metal eg, selected from iron, nickel, cobalt, or an alloy-single metal or alloy
  • the metal combined with the preliminary layer (eg For example iron, nickel, cobalt, or an alloy) and hydrogen, for example, with a nickel-hydrogen bond, and of a metal (eg iron, nickel, cobalt, or an alloy)
  • a gas in one embodiment of the invention combined with a preliminary layer, for example, since the gas of nickel and iron forms a nickel-iron bond, the preliminary layer breaks the bonding force with nickel, and thus, the preliminary The layer consists of a single layer of graphene with graphene properties (in addition, a reducing agent capable of reducing oxides of metals that may be generated may be provided in the course of graphene production).
  • the method for removing the multi-layer graphene (a). Inserting an acid or an alkali metal between the multilayer graphene and the preliminary layer; And removing the multilayer graphene by an adhesive material or ultrasonic waves; (b). Forming a polymer support member on the multi-layer graphene; And pulling the polymer support member in a direction facing the carbon solution layer. (c). Removing using an adhesive material, may be provided with a method of at least one selected from (a) to (c).
  • the oxide of the metal may be formed in the carbon soluble layer due to various reasons.
  • the oxide of the metal remains on the carbon soluble layer by supplying a reducing agent. By preventing throwing away, good graphene can be obtained.
  • a method of removing multi-layer graphene for producing single-layer graphene comprising: inserting an acid or an alkali metal between the multi-layer graphene and the preliminary layer; In the method,
  • Acid or alkali metal vapor is inserted between the multi-layer graphene and the preliminary layer; may comprise a to c of steps consisting of.
  • a method of removing multi-layer graphene for producing single-layer graphene comprising: inserting an acid between the multi-layer graphene and between the preliminary layers; In the method,
  • An acid may be inserted between the multilayer graphene and the preliminary layer.
  • Raman spectra are used to confirm that no graphene layer is formed on the preliminary layer.
  • the compressive strain of the graphene layer decreases, thereby moving in the direction of decreasing the wave number of the 2D peak, that is, checking the presence of the 2D peak that is the graphene peak in the Raman spectrum. Without 2D peaks, it can be seen that all of the multilayer graphene has been removed from the preliminary layer.
  • the multi-layer graphene growth method uses a carbon soluble layer, the carbon soluble layer is a mixture of metal and carbon, by heating the mixture of carbon and metal (temperature above a certain level), Means a layer in which carbon is dissolved in (with a metal layer (or evaporation), followed by a carbon layer, and then a heated layer (and thus a carbon soluble layer in which the carbon layer is dissolved), followed by additional chemical mechanical polishing. (CMP)) can be used to adjust the thickness and flatness of the carbon melt layer to a desired level). Thereafter, an atmospheric temperature is applied to the carbon melted layer. Graphene is then formed in a single layer or multiple layers.
  • CMP chemical mechanical polishing
  • Multi-layer graphene is formed on the layer.
  • the number of graphene layers in the multilayer graphene may vary depending on the heat treatment conditions. Multilayer graphene breaks the bond between carbon-metals (eg, iron, nickel, cobalt, or alloys), causing approximately 3-4 layers of carbon to be rearranged to form single layer graphene. .
  • multi-layer graphene is formed (in addition, a reducing agent capable of reducing oxides of metals that may be generated may be provided in the graphene production process), and then the remaining carbonaceous layer is etched (or (Or etching) may be provided by a transfer process after the multilayer graphene is formed in the carbon dissolving layer.
  • carbon dissolving during the growth of the multilayer graphene is performed. The layers may be exhausted, and when the carbon soluble layer is exhausted, the multilayer graphene is in direct contact with the substrate 10.
  • a manufacturing method comprising a single layer or a multi-layer graphene is a metal (or alloy) on the carbon soluble layer in the reactor, when heat treatment for 10 minutes at approximately 10 -9 torr pressure, 1400 °C or more While subliming, a single layer or multi-layer graphene is formed on the carbon soluble layer.
  • the thickness of the metal layer and / or carbon layer deposited on the substrate may be formed from 10 nm to 1000 nm thick, or 100 nm to 10 micrometers.
  • a method of manufacturing a graphene bending transistor or an electronic component is (1). With graphene, (2). Metal layer deposition, (3). With carbon layer (4). Heated to provide a carbon dissolving layer (5). With single layer graphene or multi layer graphene (method is described in one page), (6). Patterning of monolayer or multilayer graphene, (7). Etching (patterning) of the carbon melt layer (or patterning in the state in which the multi-layer graphene is grown directly on the graphene used as a substrate) comprising a manufacturing method comprising a quantum dot (Quantum dot) of graphene A quantum dot may be provided. Thereafter, in one embodiment of the invention, an electronic component including a graphene bending transistor or a graphene bending transistor may be provided using a face-to-face (wafer to wafer) coupling method.
  • the metal of the carbon soluble layer is Ni, Co, Fe, Pt, Pd, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U,
  • One or more metals or alloys selected from the group consisting of V and Zr can be used.
  • self-assembled monolayer may refer to an alkanthiol self-assembled monolayer (SAM of Alkanethiols).
  • self-assembled monolayer may mean alkyl (Alkyl) self-assembled monolayer (SAM).
  • Alkyl alkyl self-assembled monolayer
  • self-assembled monolayer may mean an alkylsiloxane self-assembled monolayer (SAM).
  • self-assembled monolayer may refer to alkanephosphonic acid self-assembled monolayer (SAM).
  • SAM alkanephosphonic acid self-assembled monolayer
  • self-assembled monolayer may mean Dihydroxyphenylethylamine (Dopamine) (dihydroxy phenyl ethyl amine-dopamine) self-assembled monolayer (SAM).
  • Dihydroxyphenylethylamine (Dopamine) (dihydroxy phenyl ethyl amine-dopamine) can have a strong anchoring force on the graphene surface.
  • the graphene manufacturing method of etching the graphene atomic layer proposed in the present invention (a) a self-assembled monolayer (SAM) on a single layer graphene or multi-layer (multi-layer) graphene layer ) (Or adsorption or attachment); (b) etching (eg, irradiating an energy source) the monolayer graphene or multi-layer (multilayer) graphene layer using the self-assembled monolayer (SAM) as a mask; (d).
  • SAM self-assembled monolayer
  • the method of (a) to (d) above consists of removing the self-assembled monolayer (SAM) (e.g., washing with a solvent (or sonication after soaking in a solvent), or removing with heat). It may be partly included in the manufacturing method.
  • SAM self-assembled monolayer
  • the graphene manufacturing method of etching the graphene atomic layer presented in the present invention (a). Providing polymethyl methacrylate (PMMA) as a mask on the graphene surface having one or more layers; (b). Irradiating an energy source on graphene having one or more layers provided with the polymethyl methacrylate (PMMA); (c). Removing the polymethyl methacrylate (PMMA) with acetone, the method of (a) to (c) consisting of may be partially included in the production method of the present invention.
  • PMMA polymethyl methacrylate
  • the adsorbing the self-assembled monolayer may comprise adsorbing the self-assembled monomolecule on a single layer or multi-layer graphene.
  • the step of providing a self-assembled monolayer may optionally include a self-assembled monolayer (SAM) on a single layer or multi-layer graphene using a printing method.
  • the printing method includes both an inkjet printing method, a contact printing method, and the like.
  • inkjet printing is described as follows. First, ink is prepared using a self-assembled monomolecular solution. In the process of preparing the ink, the viscosity, surface tension, and solubility of the ink may be adjusted to control the formation of ink droplets and the size of the self-assembled monolayer (SAM) pattern. Next, the prepared ink is provided in the inkjet printing machine, and the voltage pulse is adjusted to eject the ink. By adjusting the viscosity, surface tension, solubility or voltage pulse of the ink, the size and physical properties of the pattern are finally determined.
  • SAM self-assembled monolayer
  • the width of the pattern line of the self-assembled monolayer (SAM) pattern can be adjusted to several nm to several hundred ⁇ m, and the interval between the self-assembled monolayer (SAM) pattern lines can be adjusted from several nm to several hundred ⁇ m.
  • the inkjet printing machine which has adjusted the voltage pulse, is used to spray ink onto the single-layer or multi-layer graphene in the shape of a desired pattern, followed by sintering to form a self-assembled monolayer (SAM).
  • the singular layer of graphene having at least one layer may be etched by performing the graphene manufacturing method in which the graphene atomic layer of the present invention is etched once, and the graphene atomic layer of the present invention is etched.
  • the plurality of layers of graphene having one or more layers may be adjusted and etched.
  • the structure of the graphene layer includes a layer of the graphene layer is overlapped in addition to the layer layer in the planar overlap.
  • the cascade is overlapped, only about one layer of the graphene layer of the uppermost layer is etched by performing the atomic layer etching method of the graphene about once, and the partially exposed lower graphene layers are also etched together. It may be.
  • the "singular layer" of the graphene layer contained in the graphene is Although expressed as being etched, it is not limited thereto.
  • the graphene manufacturing method of etching the graphene atomic layer of the present invention may further include a number of steps, but basically using a self-assembled monolayer (SAM) as a mask on the graphene surface having one or more layers And graphene having one or more layers with (or adsorbed or attached to) a self-assembled monolayer (SAM).
  • SAM self-assembled monolayer
  • a graphene manufacturing method in which a graphene atomic layer is etched comprises: providing (or adsorbing or attaching) a self-assembled monolayer (SAM) to a graphene surface having one or more layers; And irradiating an energy source with graphene having one or more layers provided with (or adsorbed or attached to) a self-assembled monolayer (SAM), thereby providing a graphene atomic layer etching method.
  • SAM self-assembled monolayer
  • the energy source may be one selected from the group consisting of laser, plasma, neutral beam, ion beam, thermal energy, and combinations thereof.
  • the neutral beam may be one comprising a neutral beam containing an unreactive gas.
  • the graphene manufacturing method of the graphene atomic layer is etched may be to include repeating 1 to 100 or more times.
  • the neutral beam may be a neutral beam containing a gas selected from the group consisting of Xe, He, Ar, N2, Ne, and combinations thereof.
  • the graphene manufacturing method in which the graphene atomic layer is etched is an organic solvent (SAM) along with the self-assembled monolayer (SAM) by etching the by-product generated by irradiating the energy source after irradiation with the energy source ( Or a removal material not limited thereto).
  • SAM organic solvent
  • SAM self-assembled monolayer
  • the graphene manufacturing method in which the graphene atomic layer is etched, after the step of etching (or adsorbed or attached) a graphene having at least one layer with a self-assembled monolayer (SAM) Further comprising removing the self-assembled monolayer (SAM) with an organic solvent or heat; It provides a graphene manufacturing method of etching the graphene atomic layer characterized in that it comprises a.
  • the removal with the organic solvent may be a method of sonication after soaking in the organic solvent.
  • the graphene manufacturing method in which the graphene atomic layer is etched may further include heat treating the graphene having one or more layers after removing the etch byproducts.
  • a process of removing the self-assembled monolayer (SAM) together in the heat treatment may be added.
  • the graphene manufacturing method in which the graphene atomic layer is etched further comprises heat treating the graphene having one or more layers after removing the self-assembled monolayer (SAM) and etching by-products. It may be to include.
  • the heat treatment is a different kind of heat energy as the energy source.
  • the heat treatment may be performed by an annealing process.
  • the step of irradiating an energy source can be performed by using various types of energy source generators.
  • the energy source may be irradiated using various kinds of energy source generators capable of applying energy above 0 eV to about 40 eV, but is not limited thereto.
  • the graphene manufacturing method of etching the graphene atomic layer proposed in the present invention is given in the specification of the present invention patterning the graphene, etching the graphene, patterned graphene, given each time It may be carried out by replacing the process.
  • a method comprising monolayer or multilayer graphene may further comprise several steps, but basically comprises (or grows) multilayer graphene; And irradiating an energy source on the multilayer graphene. And irradiating an energy source on the multi-layer graphene to adjust the number of layers of the graphene to provide a single-layer or multi-layer graphene. It can be provided with a method for producing graphene characterized in that it comprises.
  • the annealing may be performed by those skilled in the art by selecting annealing methods known in the art.
  • the annealing may be performed under a gas atmosphere including one selected from the group consisting of Ar, O 2, N 2, O 3, N 2 O, H 2 O 2, H 2 O, and a combination thereof.
  • the annealing may be performed by rapid heat treatment.
  • the rapid heat treatment may be performed for the purpose of increasing the oxidation quality.
  • the energy source with high energy in the irradiation process of the energy source may inflict some physical damage not only on the graphene surface but also on the underlying graphene, and such physical damage may be achieved by further performing the annealing.
  • the physical damage occurring in the lower graphene layer can be more compensated for.
  • the energy source is irradiated to one or more graphene layers without the provision (or adsorption or adhesion) of a self-assembled monolayer (SAM) through an energy source irradiation process, thereby controlling the thickness of the graphene layer
  • SAM self-assembled monolayer
  • the method for producing the graphene bending transistor is ⁇ I>.
  • Substrate cleaning (2).
  • Substrate etching (3).
  • the thin film or the silicon dioxide film may be optionally provided (or deposited), (4).
  • PMMA layer drop-coating or spin-coating
  • Ni deposition (6).
  • Ni-side etching, or ion beam hole etch, or etching can sufficiently dissolve the lower PMMA, and is equipped with a mask to adjust its position
  • the mask is polymethyl methacrylate (poly methyl methacrylate (PMMA)).
  • CMP chemical mechanical polishing
  • Mask removal can be removed in step 7), (9).
  • a gaseous carbon source is introduced to form activated carbon.
  • the activated carbon is graphene grown on both sides of Ni. (10).
  • the top side graphene patterning filling (or depositing) the hole into which the acetone solution flows before the graphene patterning, (11) .
  • the process sequence of (1) to (11) consists of Ni etching (or etching). Or ⁇ II>, (1) cleaning the substrate, (2) etching the substrate, or (3) at least one of magnetic particles, charged particles or charged particles at the etching site.
  • the charged particles or the charged particles may be optionally selected (or deposited) a thin film or silicon dioxide film, (4 Cu or Ni deposition, optionally with chemical mechanical polishing (CMP), can be used to adjust the thickness and flatness of the Cu or Ni layer to desired levels (5).
  • CMP chemical mechanical polishing
  • the carbon is graphene grown on the Cu or Ni top surface (6), top graphene patterning, (7), Cu or Ni etching (or etching), consisting of (1) to (7) Or ⁇ III> (1) cleaning the substrate, (2) etching the substrate, (3) at least one of magnetic particles, charged particles, or charged particles, is selected.
  • the one or more selected from magnetic particles, charged particles or charged particles may optionally be provided (or deposited) with a thin film or silicon dioxide film, ( 4) depositing a metal layer (e.g., iron, nickel, or the like), (5) with a carbon layer, (6) a carbon layer in the metal layer (e.g., iron, nickel, or the like)
  • a metal layer e.g., iron, nickel, or the like
  • CMP chemical mechanical polishing
  • Etching or etching, etching gas, immersion
  • the multilayer graphene is in contact with the substrate.
  • a further choice is patterning the multilayer graphene, (9).
  • With a barrier adjustment circuit in one embodiment, after dissolving the PMMA layer with the barrier adjustment circuit), (11). Face to face coupling, the process sequence of (1) to (11) provided with.
  • a source layer (left part connected with graphene) Source) is composed of a metal (A).
  • the drain layer (the right side-drain, which is equipped with graphene and a physical gap, here means height-fermi level height control), consists of copper (Cu), which can be adhered to later in the wafer bonding step. (Of course, graphene or other metal is provided, and only the barrier adjusting circuit wafer and the contact portion can be made of Cu), (B).
  • the drain layer (the right side-drain to form the graphene and Schottky Barrier) constitutes the graphene and Schottky Barrier from silicon or semiconductor and can also be referred to as the height adjustment of the Fermi level.
  • copper (Cu) is provided in silicon or semiconductor (possibly adhesion later in the wafer bonding step), (C).
  • Drain layer (The right-drain to form graphene and Schottky Barrier is a silicon or semiconductor with a physical gap with graphene (in this case means height-fermi level height control) Schottky barrier (Schottky Barrier)
  • the silicon or semiconductor is provided with copper (Cu) (which can be adhered to in the wafer bonding step later), which is selected from (A) to (C) Equipped.
  • the metal contacts only the exposed portions of the graphene layer (s) and the left-source that is in contact with the graphene (of course, the drain may be provided with a metal but the contacts are copper layers).
  • the source layer is deposited to have a thickness of about 1 nanometer to 100 nanometers by e-beam evaporation and sputtering, and the drain layer Cu is chemically (or vapor-chemical) deposition. Can be deposited to a thickness of about 5 nanometers to 800 micrometers ( ⁇ m). After this (a).
  • Insulation layer deposition evaporation method, thermal ALD (thermal atomic layer deposition), thermal chemical vapor deposition (CVD), chemical vapor deposition (CVD), initiated chemical vapor deposition (ICVD) ), Atomic layer deposition, or the method of choice, which may be added to the graphene (or graphene patterning may be added but not described for brevity—patterned graphene) / substrate on a substrate. Deposited), (b). Chemical mechanical polishing (CMP) is used to remove excess metal and to reduce the thickness of the insulating layer to a desirable level, for example, from about 5 nanometers to about 100 nanometers, or (a).
  • CMP Chemical mechanical polishing
  • Graphene (or graphene patterning may be added but not explained for brevity-patterned graphene) / PMMA drop-coating (or spin-coating) on (b) .
  • Insulation layer deposition evaporation method, thermal ALD (thermal atomic layer deposition), thermal chemical vapor deposition (CVD), chemical vapor deposition (CVD), initiated chemical vapor deposition (ICVD) ), Atomic layer deposition, the production method selected from), (c).
  • Chemical mechanical polishing (CMP) is used to remove excess metal and to reduce the thickness of the insulating layer to a desirable level, for example, from about 5 nanometers to about 100 nanometers, ( d).
  • a process sequence consisting of dissolving the PMMA layer to form a vacuum layer (the method described in one aspect) may be provided.
  • the method presented in the above aspect is called a 'graphene bending circuit wafer'.
  • the graphene is grown without a transfer process, and thus the transistor can be manufactured in a form having no problem in the quality of graphene.
  • the face-to-face coupling method is then used to integrate the graphene bend circuit wafer and the barrier adjustment circuit wafer.
  • the barrier adjustment circuit wafer is inverted to face to face bond with the graphene bend circuit wafer.
  • the graphene bending circuit wafer may be flipped to face to face bond with the barrier adjustment circuit wafer.
  • the copper and copper bonds are coupled between the corresponding source and drain metal contacts of the two wafers. Typical bonding temperatures are below 400 ° C. Therefore, the graphene bending transistors are not destroyed during the process. In one embodiment of the invention, conductive materials that are bonded near 400 ° C. may be used instead of copper to copper bonds.
  • 3D integration is a very promising technology to fill the gaps in packaging and integrated circuit technology for graphene bend transistors.
  • Techniques for stacking CMOS device layers are known.
  • 3D integration can be a new way to improve system performance without scaling.
  • the parasitic resistance and parasitic capacitance of the interconnects will become more important in determining the performance of the overall circuit.
  • 3D integration offers great advantages for graphene bending circuits. Such advantages include (a) the reduction in overall wiring length and thus the interconnect latency, (b) the significant increase in interconnects between chips, and (c) the ability to integrate dissimilar materials, process technologies and functions. Include. Among these advantages, item (c) may be a good way to solve the thermal budget issue that arises when graphene is provided in the present invention.
  • the advantages of the present technology for producing graphene bending circuits are as follows: 1) A wide variety of methods (e.g., copper catalyst growth method, nickel catalyst growth method, multi The graphene may be provided by a layer graphene growth method or a single layer graphene growth method). 2) Composite circuits (eg barrier circuits (CMOS circuits)) including barrier regulation circuits can be prefabricated in standard clean-room facilities without potential contamination from carbon materials. 3) Alignment in the wafer bonding process includes one or more of the choices of graphene and standby power, one or more of the Fermi Level adjustments, the Schottky Barrier adjustments, and the like. In a graphene bending circuit, it is always ensured to be coupled to the desired position of the graphene bending circuit.
  • CMOS circuits barrier circuits
  • CMOS devices eg barrier control circuit wafers
  • temperature during processing, wet etching, and gas ambient can still be maintained because of graphene and standby power issues.
  • the graphene bending circuit in which at least one of the above-described height adjustment of the Fermi Level, adjustment of the height of the Schottky Barrier, and at least one selected from the above, is manufactured separately from another substrate.
  • the circuit delay time which is dominated by the interconnects, is significantly reduced.
  • the graphene bending circuit wafer includes a barrier adjustment circuit, after which the COMS wafer can be face to face coupled. In one embodiment of the present invention, after the COMS wafer is face to face bonded to the graphene bending circuit wafer, the barrier adjustment circuit may be provided.
  • the graphene bending transistor of the present invention 1) to manufacture the graphene bending transistor of the present invention, 2) for the face-to-face coupling technology, consisting of 1) to 2)
  • One or more alignment maintaining elements may be used for one or more of the selected.
  • the remaining portions of the two wafers except for the corresponding source and drain metal contacts (eg, have been subjected to a CMP process).
  • the insulating layer may be provided with one or more selected from the adhesive layer, the adhesive, the adhesive precursor.
  • a van der Waals force is provided at a selected portion of the remaining portions (eg, an insulating layer that has undergone a CMP process) except between the corresponding source and drain metal contacts of the two wafers. It may be provided with a face to face coupling method.
  • an adhesive layer, an adhesive, an adhesive precursor, and van der Waals forces may be additionally provided to provide a face-to-face coupling method.
  • the selected portion of the remaining portions of the two wafers except for the corresponding source and drain metal contacts e.g., an insulating layer that has undergone a CMP process
  • the adhesive layer is meant to be selected from among the adhesives, vibration bonding, thermal bonding, adhesion presented in a series of processes capable of bonding in the atmosphere of the semiconductor process.
  • the face to face bonding method is provided, wherein the bonding method is presented as a series of processes capable of bonding in an atmosphere of adhesive, vibration bonding, thermal bonding, and semiconductor processing. It can be provided that the adhesion is selected from.
  • the source and drain metal contacts may have a structure in which copper is provided on one wafer, or dividedly provided on both wafers to contact.
  • the graphene bending transistor of the present invention is prepared by separating the graphene and the barrier adjustment circuit (CMOS wafer) of the upper layer of graphene and then bending the graphene using wafer bonding processes. Incorporating a graphene bending circuit and a barrier adjustment circuit (CMOS wafer) comprising one or more of the following adjustments: height adjustment of one or more Fermi Levels, height adjustment of Schottky Barrier through modification.
  • CMOS wafer barrier adjustment circuit
  • Graphene formation temperature graphene
  • CMOS wafers barrier conditioning circuits
  • problems related to formation temperatures can be solved.
  • Graphene bending circuit and barrier adjusting circuit having one or more of the height adjustment of one or more Fermi Level, the height adjustment of the Schottky Barrier, through the bending deformation of the graphene, ( 2).
  • CMOS wafer it is of course possible to have a fabrication method that separates and manufactures a CMOS wafer and then later incorporates the two (1) and (2) in a wafer bonding process.
  • a graphene bending circuit having at least one of a height adjustment of at least one Fermi Level, a height adjustment of a Schottky Barrier, and a selection of at least one through bending deformation of graphene, (2).
  • the graphene bending transistor of the present invention is a graphene bending circuit having at least one of the height adjustment of one or more Fermi Level (Fermi Level), the height adjustment of the Schottky Barrier, And a semiconductor device having both and a barrier adjustment circuit (CMOS circuit).
  • Fermi Level Fermi Level
  • CMOS circuit barrier adjustment circuit
  • the graphene bending circuit of one or more of the height adjustment of one or more Fermi Levels, the height adjustment of the Schottky Barrier, and the one or more selected of the active circuits of one or more transistor devices It is configured to function as. (Also referred to herein as "graphene bend transistor” or “graphene bend circuit transistor”).
  • graphene bend transistor or “graphene bend circuit transistor”
  • the next step in the method is to select one or more of the graphene layers as the layout of one or more circuits, one or more of the height adjustment of the graphene and one or more Fermi Levels, the height adjustment of the Schottky Barrier, and the problem of standby power. It is provided as a circuit provided by it.
  • the graphene layer uses a self-assembled monolayer (SAM) as a mask.
  • SAM self-assembled monolayer
  • the mask may be composed of self-assembled monolayer (SAM) or polymethyl methacrylate (PMMA). Then, by etching (around the mask), patterning or patterning the graphene, thereby selecting one or more of the stand-by power problems by adjusting the height of one or more Fermi Levels, the height of the Schottky Barrier, It is limited.
  • the graphene is etched by the oxygen plasma (oxygen plasma) or the energy source proposed in the present invention.
  • the insulating layer is then deposited (or coated) to surround the patterned graphene layer (s).
  • the insulating layer is evaporation (thermal evaporation method, thermal atomic layer deposition (ALD), thermal chemical vapor deposition (CVD), chemical vapor deposition (CVD), initiation chemical vapor deposition).
  • a process selected from Initiated Chemical Vapor Deposition (ICVD), Atomic layer deposition, and the like, and is deposited on the patterned graphene / substrate.
  • This insulating layer or PMMA layer or thin film layer or adhesive layer performs the following functions.
  • the insulating layer is performed to provide quantum tunneling of single-electron transistors, using the bending strain of graphene, or to adjust the height of one or more Fermi Levels, or the height of the Schottky Barrier. It is carried out to have a height adjustment of the above selected.
  • the thin film layer is performed to have quantum dots (patterned to have quantum dots), utilizing bending strain of graphene.
  • the adhesive layer is performed to have one or more Fermi Level height adjustments, a Schottky Barrier height adjustment, or a height adjustment of one or more selected.
  • the PMMA layer is performed to form an air layer, a vacuum layer, or the like selected on the graphene with an insulating layer on the PMMA layer.
  • the air layer, the vacuum layer is selected from one or more of the height adjustment of one or more Fermi Level (Fermi Level), the height adjustment of the Schottky Barrier, by bending the graphene enough bending deformation is selected. It is necessary to solve.
  • Fermi Level Fermi Level
  • the graphene and semiconductor are joined to form a Schottky Barrier to configure the height control of the Schottky Barrier, and the graphene is bent and strained to solve the standby power problem.
  • the graphene bending circuit is provided only with the patterned graphene layer without the insulating layer or the PMMA layer or the thin film layer.
  • bending deformation of graphene may be interpreted to include moving the graphene. Alternatively, it may be interpreted as a substitute for position movement (to prevent complexity of the specification). Therefore, what is presented as bending strain of graphene may be interpreted as one or more selected from bending strain, position shift, and the like of graphene.
  • portions of the graphene layer (s) may be exposed by lithographic processing techniques into an insulating layer or a PMMA layer.
  • the source layer (left-source connected with graphene) is made of metal (A).
  • the drain layer (the right side-drain, which is equipped with graphene and a physical gap, here means height-fermi level height control), consists of copper (Cu), which can be adhered to later in the wafer bonding step. (Of course, graphene or other metal is provided, and only the barrier adjusting circuit wafer and the contact portion can be made of Cu), (B).
  • the drain layer (the right side-drain to form the graphene and Schottky Barrier) constitutes the graphene and Schottky Barrier from silicon or semiconductor and can also be referred to as the height adjustment of the Fermi level.
  • drain layer The right-drain to form graphene and Schottky Barrier is a silicon or semiconductor with a physical gap with graphene (in this case means height-fermi level height control) Schottky barrier (Schottky Barrier)
  • the silicon or semiconductor is provided with copper (Cu) (which can be adhered to in the wafer bonding step later), which is selected from (A) to (C) Equipped.
  • the metal contacts only the exposed portions of the graphene layer (s) and the left-source that is in contact with the graphene (of course, the drain may be provided with a metal but the contacts are copper layers).
  • the source layer is deposited to have a thickness of about 1 nanometer to 100 nanometers by e-beam evaporation and sputtering, and the drain layer Cu is chemically (or vapor-chemical) deposition. Can be deposited to a thickness of about 5 nanometers to 800 micrometers ( ⁇ m). After this (a).
  • Insulation layer deposition evaporation method, thermal ALD (thermal atomic layer deposition), thermal chemical vapor deposition (CVD), chemical vapor deposition (CVD), initiated chemical vapor deposition (ICVD) ), Atomic layer deposition, or the method of choice, which may be added to the graphene (or graphene patterning may be added but not described for brevity—patterned graphene) / substrate on a substrate. Deposited), (b). Chemical mechanical polishing (CMP) is used to remove excess metal and to reduce the thickness of the insulating layer to a desirable level, for example, from about 5 nanometers to about 100 nanometers, or (a).
  • CMP Chemical mechanical polishing
  • Graphene (or graphene patterning may be added but not explained for brevity-patterned graphene) / PMMA drop-coating (or spin-coating) on (b) .
  • Insulation layer deposition evaporation method, thermal ALD (thermal atomic layer deposition), thermal chemical vapor deposition (CVD), chemical vapor deposition (CVD), initiated chemical vapor deposition (ICVD) ), Atomic layer deposition, the production method selected from), (c).
  • Chemical mechanical polishing (CMP) is used to remove excess metal and to reduce the thickness of the insulating layer to a desirable level, for example, from about 5 nanometers to about 100 nanometers, ( d).
  • a process sequence consisting of dissolving the PMMA layer to form a vacuum layer (the method described in one aspect) may be provided.
  • the method presented in the above aspect is called a 'graphene bending circuit wafer'.
  • the graphene is grown without a transfer process, and thus the transistor can be manufactured in a form having no problem in the quality of graphene.
  • the face-to-face coupling method is then used to integrate the graphene bend circuit wafer and the barrier adjustment circuit wafer.
  • the barrier adjustment circuit wafer is inverted to face to face bond with the graphene bend circuit wafer.
  • the graphene bending circuit wafer may be flipped to face to face bond with the barrier adjustment circuit wafer.
  • the copper and copper bonds are coupled between the corresponding source and drain metal contacts of the two wafers. Typical bonding temperatures are below 400 ° C. Therefore, the graphene bending transistors are not destroyed during the process. In one embodiment of the invention, conductive materials that are bonded near 400 ° C. may be used instead of copper to copper bonds.
  • a barrier adjustment circuit (CMOS device) wafer includes barrier adjustment circuits and wiring and other CMOS structures and / or devices, which are generally formed on a wafer.
  • the barrier adjustment circuit (CMOS device) layer may comprise CMOS transistors and / or circuits for digital signal processing and / or digital to analog signal conversion and / or analog to digital signal conversion.
  • a barrier adjustment circuit (CMOS device) wafer may be formed with CMOS wirings, structures and / or devices, which is well known.
  • Possible CMOS wirings, structures, and / or devices may include, but are not limited to, logic transistors such as metal lines, vias, memory, and / or FETs.
  • CMOS interconnects, structures and / or devices and them on bulk silicon or SOI wafers are well known.
  • the graphene bending transistor has one of an insulating layer, an air layer, a vacuum layer, an adhesive layer, and a barrier adjustment circuit (gate) separated from the graphene, the bending of one or more graphene.
  • the graphene bend transistor is provided with 1) metal contacts for graphene bend circuits of the graphene bend transistor to a barrier adjustment circuit (CMOS device) wafer. 2) Metal contacts to the graphene bend circuit and barrier adjustment circuits of the graphene bend transistor are provided to the CMOS device wafer. 3) Metal contacts to the graphene bending circuits of the graphene bending transistor are provided to the CMOS device wafer. Face to Face Coupling Thereafter, a barrier adjustment circuit is provided, which is selected from 1) to 3) above.
  • CMOS device barrier adjustment circuit
  • the contacts of the graphene bending circuit are connected with various CMOS wirings, structures and / or devices in the CMOS device layer.
  • the present invention uses a new 3D integration method that includes integrating a graphene bending circuit and a barrier adjustment circuit (CMOS circuit) using wafer bonding processes.
  • CMOS circuits Graphene bending circuits and barrier conditioning circuits
  • CMOS circuits are fabricated separately and later integrated into the wafer bonding process to ensure that the graphene formation temperatures and graphene formation temperatures are exceeded.
  • Related problems can be solved.
  • (1). Graphene bending circuit and barrier adjusting circuit of graphene top layer (2). It is of course possible to have a fabrication method that separates and manufactures a CMOS wafer and then later incorporates the two (1) and (2) in a wafer bonding process.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below In one or more of the graphene having one or more bend deformation, position shift, or at least one of the choice, the position of the barrier adjustment circuit in principle indicated that the top of the graphene, but may also be provided on the bottom of the graphene Is provided on the bottom of the graphene, one or more of the piezo (piezo) material, one or more selected from the graphene having a piezo (piezo) properties, magnetic particles, charged particles or charged particles, is provided on the top
  • One or more of the graphene may be provided with one or more selected from one or more bending deformation, shifting.
  • the barrier adjustment circuit provided in the lower portion of the graphene is provided with a graphene bending circuit and then reversed by face to face coupling, and then the barrier adjustment circuit is applied to the substrate provided with the graphene bending circuit. Can be formed.
  • the present invention a single layer graphene manufacturing method, a multi-layer graphene manufacturing method, a graphene manufacturing method of the graphene atomic layer is etched, a face-to-face bonding method, low temperature substrate direct growth graphene And a graphene bending transistor having a method of at least one selected from the group consisting of: a CPU, a memory, a microprocessor, an electronic device, an electronic component, and at least one selected from the group consisting of at least one graphene bending transistor. Can be.
  • the graphene bending transistor of the present invention includes: at least one graphene formed on the first wafer, and the standby power problem of the graphene at least one Fermi Level ( Fermi level), the height of the Schottky Barrier, the graphene bending circuit, which is provided by solving one or more of the selected,
  • a first wafer having a first insulating layer surrounding the graphene bending circuit and source and drain contacts extending in the graphene bending circuit;
  • CMOS barrier adjustment circuit
  • CMOS barrier adjustment circuit
  • the first wafer and the second wafer are coupled between the first insulating layer and the second insulating layer, and one or more contacts to the barrier device circuit (CMOS) device layer are connected to the graphene bending circuit.
  • CMOS barrier device circuit
  • CMOS barrier adjustment circuit
  • the barrier adjustment circuit (CMOS) device layer, the CMOS device layer, the inverted graphene bending circuit wafer, of the present invention includes one or more CMOS wirings, structures and devices. step; It is provided with a graphene bending transistor characterized in that it comprises.
  • the first wafer comprises a wafer having a selected one of an insulating wafer, an insulating overlayer, a carbon melt layer substrate; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor of the present invention each of the source and drain contacts to the graphene bending circuit and the contacts to the barrier adjustment circuit (CMOS) device layer comprises copper, the first A wafer and the second wafer are coupled by copper to copper coupling between source and drain contacts to the graphene bending circuit and one or more contacts to the barrier adjustment circuit (CMOS) device layer ; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor of the present invention each of the source and drain contacts and barrier adjustment circuit for the graphene bending circuit and the contacts for the CMOS device layer comprises copper, the first wafer And the second wafer is coupled by copper to copper coupling between source and drain contacts to the graphene bending circuit and barrier adjustment circuit and one or more contacts to the CMOS device layer; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor of the present invention comprises the steps of coupling the first wafer and the second wafer to each other in a face-to-face direction; It is provided with a graphene bending transistor characterized in that it comprises.
  • the face-to-face direction means a direction selected among up and down directions, left and right directions.
  • the first wafer and the second wafer are the first wafer and the second wafer.
  • Bonding layer adhesive, adhesive precursor, van der Waals force, surface tension, interfacial tension, vibration bonding, thermal bonding, bonding selected from a series of processes that can be bonded in the atmosphere of the semiconductor process; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor of the present invention is:
  • At least one graphene formed on the first wafer and the standby power problem of the graphene is solved by selecting at least one of height adjustment of one or more Fermi Level, height adjustment of Schottky Barrier, Equipped with graphene bending circuit,
  • a first wafer having a first insulating layer surrounding the graphene bending circuit and source and drain contacts extending in the graphene bending circuit;
  • CMOS barrier adjustment circuit
  • the first wafer and the second wafer are coupled between the first insulating layer and the barrier adjustment circuit (CMOS) device layer, and the first wafer and the second wafer are connected to the barrier adjustment circuit (CMOS) device layer.
  • CMOS barrier adjustment circuit
  • CMOS barrier adjustment circuit
  • CMOS barrier adjustment circuit
  • Bonding layer adhesive, adhesive precursor, van der Waals force, surface tension, interfacial tension, vibration bonding, thermal bonding, bonding selected from a series of processes that can be bonded in the atmosphere of the semiconductor process; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor of the present invention is:
  • At least one graphene formed on the first wafer and the standby power problem of the graphene is solved by selecting at least one of height adjustment of one or more Fermi Level, height adjustment of Schottky Barrier, Equipped with graphene bending circuit,
  • the first wafer and the second wafer are coupled between the second insulating layer and the third insulating layer, and one or more contacts to the CMOS device layer are the source and drain contacts to the graphene bending circuit.
  • one or more other contacts to the CMOS device layer are contacts for the graphene bending circuit and the barrier adjustment circuit; It is provided with a graphene bending transistor characterized in that it comprises.
  • Bonding layer adhesive, adhesive precursor, van der Waals force, surface tension, interfacial tension, vibration bonding, thermal bonding, bonding selected from a series of processes that can be bonded in the atmosphere of the semiconductor process; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor in the graphene bending transistor, is:
  • At least one graphene formed on the first wafer and the standby power problem of the graphene is solved by selecting at least one of height adjustment of one or more Fermi Level, height adjustment of Schottky Barrier, Equipped with graphene bending circuit,
  • a first wafer having a first insulating layer surrounding the graphene bending circuit and source and drain contacts extending from the graphene bending circuit;
  • the first wafer and the second wafer are coupled between the first insulating layer and the second insulating layer, and one or more contacts to the CMOS device layer are the source and drain contacts to the graphene bending circuit. In contact with the field,
  • one or more other contacts to the CMOS device layer are contacts for the graphene bending circuit; It is provided with a graphene bending transistor characterized in that it comprises.
  • the first wafer and the second wafer are in one embodiment of the invention.
  • the step of including a barrier adjustment circuit on the first wafer, and further including a CMOS circuit or a CMOS circuit and a device may mean that the device includes a device, a transistor, a wiring, and the like. have.
  • the graphene bending transistor of the present invention each of the source and drain contacts for the graphene bending circuit and the contacts for the CMOS device layer comprises copper, the first wafer and the second A wafer is bonded by copper to copper bonding between source and drain contacts to the graphene bending circuit and one or more contacts to the CMOS device layer; It is provided with a graphene bending transistor characterized in that it comprises.
  • the graphene bending transistor of the present invention at least one graphene formed on the first wafer, and the standby power problem of the graphene to adjust the height of one or more Fermi Level (Fermi Level),
  • the graphene bending circuit provided with one or more of the height adjustment of the Schottky Barrier which may be selected, may mean one or more graphene bending circuits on the first wafer of a large area, although not described separately.
  • the barrier adjustment circuit may also mean one or more barrier adjustment circuits.
  • a CMOS wafer may mean a large area CMOS wafer.
  • the graphene bending circuit provided in the first wafer may mean a quantum dot graphene bending circuit.
  • the face-to-face coupling of the present invention is a combination of one or more selected from the first insulating layer, barrier adjustment circuit (CMOS) device layer, second insulating layer, third insulating layer described in one aspect. It means that the face to face is combined with a step of face to face bonding after performing a mechanical chemical polishing (CMP) process.
  • CMP mechanical chemical polishing
  • the first insulating layer described in one aspect is meant to include at least one selected from an AIR layer, a vacuum layer, an adhesive layer, a thin film layer on the graphene.
  • the first insulating layer described in one aspect is one of the height adjustment of one or more Fermi Level, the height adjustment of the Schottky Barrier, which solves the problem of standby power of graphene It is meant to include at least one circuit configuration having one selected above.
  • the first insulating layer described in one aspect may collectively mean a layer capable of adjusting, as a Young's modulus, at least one selected from one or more bend strains, shifts, and the like of graphene.
  • the first insulating layer described in one aspect may mean selected from among an adhesive layer, an elastomer layer, a non-conductive layer, an insulating layer.
  • the first insulating layer described in one aspect may mean any one selected from the adhesive layer, the elastomer layer, the non-conductive layer, the insulating layer, one or more of the bending deformation, position shift, of the graphene
  • the above-selected layer can mean integrally the layer which can be adjusted as Young's modulus.
  • the first insulating layer described in one aspect is the first insulating layer described in one aspect
  • Adhesive layer selected from
  • One or more layers of graphene that can be controlled by modulus of one or more of the choices of bending strain, displacement, and
  • Insulation layer including one selected from AIR layer, vacuum layer, adhesive layer, insulation layer
  • At least one layer selected from a to d comprising a thin film layer, the insulating layer further comprising an AIR layer, a vacuum layer, selected on top of the thin film layer; Characterized in having a.
  • the first wafer and the second wafer may be provided with a method of face to side bonding the first wafer to the second wafer while performing face to face bonding.
  • the face to face bonding method may further comprise several steps, but basically includes a graphene bend circuit wafer, a CMOS wafer, a face to face graphene bend circuit wafer and a CMOS wafer. Is to perform the step of combining.
  • the barrier adjustment circuit is 1) provided on the graphene bending circuit wafer, 2) provided on the CMOS wafer, 3) after face to face bonding, 1) to 3 consisting of the graphene bending circuit wafer or CMOS wafer, ) Is provided at a selected position.
  • graphene bending transistor a transistor that adjusts one or more work functions using one or more of one or more bending strains, position shifts, and the like of graphene is referred to in the specification of the present invention (“graphene bending transistor”). Means.
  • the curved sheet of graphene may be selected using one or more of Piezo materials, graphene having Piezo properties, magnetic particles, charged particles or charged particles, to select one or more of the graphene materials.
  • One or more Piezo materials, graphene with Piezo properties, graphene, magnetic particles, charged or charged particles One or more selected one or more of the graphene, one or more bend deformation, position shift, one or more of the Work function (work function) is adjusted, but one or more Fermi level (adjust the height of one or more) Transistors to adjust one or more Work functions;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • Graphene's flexural paper may be used to select one or more of Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, and the like. One or more Piezo materials, graphene with Piezo characteristics, magnetic particles, charged particles or charged particles, One or more selected one or more of the graphene one or more bend deformation, position shift, one or more of the work function (work function) is controlled,
  • One or more work functions including one or more height adjustments of one or more Schottky Barriers, one or more height adjustments of one or more Fermi levels, A transistor to adjust abnormally;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the curve of graphene is characterized by the characteristics of at least one of magnetic particles, charged particles, or charged particles, and at least one selected from the bottom of the graphene to the electrostatic level of the barrier control circuit intersected. Due to one or more of magnetic particles, charged particles or charged particles, one or more of the graphene is selected by one or more of bending deformation, position shift, one or more of the work function (work function) A transistor for controlling one or more, but controlling one or more Work functions by adjusting one or more heights of one or more Fermi levels; One or more bend deformation of the graphene, characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the curve of graphene is characterized by the characteristics of at least one of magnetic particles, charged particles, or charged particles, and at least one selected from the bottom of the graphene to the electrostatic level of the barrier control circuit intersected. Due to one or more of magnetic particles, charged particles or charged particles, one or more of the graphene is selected by one or more of bending deformation, position shift, one or more of the work function (work function) Adjust over,
  • One or more work functions including one or more height adjustments of one or more Schottky Barriers, one or more height adjustments of one or more Fermi levels, A transistor to adjust abnormally;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the curved sheet of graphene uses one or more magnetic particles to have one or more magnetic particles at the lower end of the graphene so that one or more magnetic particles bend or deform one or more graphenes due to the electrostatic level of the barrier control circuit.
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the curved sheet of graphene uses one or more magnetic particles to have one or more magnetic particles at the lower end of the graphene so that one or more magnetic particles bend or deform one or more graphenes due to the electrostatic level of the barrier control circuit. Adjust one or more Work functions by selecting one or more of Move,
  • One or more work functions including one or more height adjustments of one or more Schottky Barriers, one or more height adjustments of one or more Fermi levels, A transistor to adjust abnormally;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • At least one layer of at least one of an adhesive layer, a liquid polymer layer, an elastomer layer, an insulator layer, an insulating layer, a vacuum layer, an air layer (air layer), and at least one graphene layer Adjusting one or more work functions using one or more of the following methods: bending deformation, position shift, or the like; One or more bending strain of the graphene, characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • a transistor for controlling one or more work functions by using one or more of bend deformation, position shift, and at least one of graphene and at least one silicon One or more of the heights of one or more Schottky Barriers, one or more Fermi levels, and one or more heights of one or more Schottky Barriers, one or more Fermi a transistor for controlling one or more of one or more selected from the group consisting of one or more heights of level (fermi level);
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • a transistor for controlling one or more work functions by using one or more of bend deformation, position shift, and at least one of graphene and at least one silicon At least one of the semiconductors, at least one of the heights of at least one Schottky Barrier, at least one height of the Fermi level, and at least one of the heights of at least one Schottky Barrier.
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • At least one graphene and at least one semiconductor in a transistor for controlling at least one work function by using at least one of bending strain, position shift, and the like of graphene At least one selected from the group consisting of metal, silicon, conductor, and conductive material constitutes a height of at least one Fermi level, and controls at least one height of at least one Fermi level;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • a transistor for adjusting one or more of the work function by using one or more of bend deformation, position shift, or at least one of graphene one or more graphenes and one or more shokes Adjusting one or more heights of the Schottky Barrier is described as adjusting one or more heights of one or more Fermi levels;
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • One or more of the one or more bending deformations, position shifts, is selected is provided as one or more Young's modulus
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • At least one magnetic particle is provided with at least one selected from at least one of graphene and at least one bending strain, position shift,
  • the at least one magnetic particle is at least one selected from at least one of magnets, nano magnet particles, synthetic materials with nano magnet properties, synthetic materials with magnet properties, and at least one selected. Equipped,
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • One or more of the graphene and one or more contact angles, while adjusting one or more work functions, the one or more contact angles of one or more regular point contact, irregular shape At least one of point contact, regular form of line contact, irregular form of line contact, regular form of surface contact, irregular form of surface contact, regular form of contact, irregular form of contact, While having more than
  • a transistor for controlling one or more work functions One or more bending strain of the graphene, characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • a transistor for controlling one or more work functions wherein the one or more contact angles comprise at least one magnetic particle having at least one point contact, a surface contact, a sharp contact, a round contact, a sharp surface contact, and a rule.
  • Regular point contact, irregular point contact, regular form line contact, irregular form line contact, regular form contact, irregular form contact, regular form contact, irregular form At least one selected from at least one graphene, at least one of bending deformation, shifting, and at least one selected from the group consisting of one or more selected ones;
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • One or more of the graphene and one or more contact angles, while adjusting one or more work functions, the one or more contact angles of one or more regular point contact, irregular shape At least one of point contact, regular form of line contact, irregular form of line contact, regular form of surface contact, irregular form of surface contact, regular form of contact, irregular form of contact, Provided above, but described with continuum mechanics,
  • one or more bending strains or displacements may be selected, resulting in the selection of one or more bending strains or displacements.
  • a transistor for adjusting one or more Work functions by adjusting one or more heights of one or more selected from graphene to one or more Schottky Barrier, Fermi level, and Fermi level;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the bending deformation is in the state of one or more layers selected from one layer, multi-layer state,
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • the height of one or more Fermi levels is solved by adjusting one or more work functions using one or more of bend deformation, position shift, and the like of graphene. In doing that,
  • one or more of the height of one or more Schottky Barriers, the height of the Fermi level, and the one or more of one or more bending strains, position shifts, or the like of graphene are selected.
  • Fermi level goes up.
  • Graphene is provided with at least one surface roughness (surface roughness), but at least one Fermi level (Fermi level) configuration is provided with at least one,
  • Graphene is provided with at least one surface structure (Surface texture), but at least one Fermi level (Fermi level) configuration is provided with at least one,
  • Graphene is provided with one or more deviations from the average surface position, one or more that is provided by one or more of the height adjustment of one or more Fermi level (Fermi level), comprising one or more selected from a to g selected from ;
  • Fermi level Fermi level
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • first electrode At least one selected from at least one of graphene (first electrode) and at least one selected from closely adjacent, adjoining, and adjacently adjacent conductive materials (second electrode).
  • second electrode At least one selected from closely adjacent, adjoining, and adjacently adjacent conductive materials
  • Graphene is provided with at least one surface roughness (surface roughness), but at least one Fermi level (Fermi level) configuration is provided with at least one,
  • Graphene is provided with at least one surface structure (Surface texture), but at least one Fermi level (Fermi level) configuration is provided with at least one,
  • Graphene is provided with one or more deviations from the average surface position, one or more of the one or more selected from the a to h configuration consisting of one or more by adjusting the height of one or more Fermi level (Fermi level) ;
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • first electrode At least one selected from at least one of graphene (first electrode) and at least one selected from closely adjacent, adjoining, and adjacently adjacent conductive materials (second electrode).
  • second electrode At least one selected from closely adjacent, adjoining, and adjacently adjacent conductive materials
  • Graphene is provided with at least one surface structure (Surface texture), but at least one Fermi level (Fermi level) configuration is provided with at least one,
  • Graphene is provided with one or more deviations from the average surface position, one or more that is provided by one or more of the height adjustment of one or more Fermi level (Fermi level), comprising one or more selected from a to g selected from ;
  • Fermi level Fermi level
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • first electrode one or more heights of conductive material (second electrode) and one or more Fermi levels, one as DiscreTe charging effecTs in small sysTems
  • second electrode one or more Fermi levels
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • first electrode is described in the form of one or more Coulomb blockades with a conductive material (second electrode), and has one or more electrical contacts;
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • first electrode is described in the form of a conductive material (second electrode) and at least one Single electron transistor, having at least one configuration in electrical contact with at least one;
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • the bending deformation is in the state of one or more layers selected from one layer, multi-layer state,
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • the bending deformation is in the state of one or more layers selected from one layer, multi-layer state,
  • One or more wave forms selected from one or more of sine waves, square waves, Aries functions, Gaussian waves, Lorentzian waves, periodic waves, aperiodic waves, and the like;
  • One or more bending strain of the graphene characterized in that it comprises a position shift, having a transistor to adjust one or more of the work function (work function) by using one or more of the selected.
  • the graphene is selected from graphene, patterned graphene, and quantum dots of the patterned graphene, and one or more end portions of the deformation of one or more of the bending strain, position shift, and the quantum dot (Quantum dot) Is understood as;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the patterned ultra thin film or deposited film quantum dots, patterned graphene, patterned graphene quantum dots are provided, and the bending deformation, position shift, medium
  • the end of the uppermost part of the variant of one or more being selected is understood as a quantum dot;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • Transistors that adjust one or more work functions (work function) by using one or more selected from one or more of the bending strain, position shift, of the graphene
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the Fermi level described in the present invention is (a). An energy level with a probability that the electron will be filled in half (b). The energy height of the outermost electron at zero degrees of absolute temperature, (c). It is understood that it has the meaning of selecting one or more of (a) to (c) consisting of the weakest bound energy level in graphene.
  • the Schottky Barrier means a barrier to electrons formed in the potential energy due to the metal-semiconductor junction.
  • the charged or charged particles may mean that at least one selected from endohedral fullerene, positively charged particles, negatively charged particles, positive and negatively charged particles.
  • Piezo means the reverse piezoelectric effect.
  • the application of an electric field causes a mechanical deformation of the crystal.
  • one or more magnetic particles are selected from one or more of bending deformation and position shifting of graphene.
  • One or more motions of one or more magnetic particles provided when adjusting one or more work functions can be described by the Ampere law (Ampere's circuital law) or the Ampere-Maxwell equation.
  • the selection of one or more of magnetic particles, charged particles or charged particles That is, one or more bending strains or displacements are selected, and one or more bending strains or displacements are selected, and one or more Schottky Barrier, or Fermi level (Fermi level) At least one of one or more magnetic particles, charged particles or charged particles, which is provided when adjusting one or more of the work function (work function) by adjusting the height of one or more selected
  • One or more motions of things can be described by Schrodinger's Schrodinger equation.
  • the electrostatic level may mean an electrostatic level derived from Hertz.
  • the electrostatic level is selected from at least one of one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles,
  • One or more graphenes are selected from one or more of bending deformation and position shifting, and thus, in controlling one or more heights of one or more Fermi levels, the electrostatic levels are considered to be useful for explaining the Fermi levels. Described in the invention.
  • the electrostatic level is at least one of one or more Piezo materials of the invention, graphene with Piezo properties, magnetic particles, charged particles or charged particles, What is chosen is the electrical force required to have one or more of the graphenes selected for one or more of bending deformation, position shifting, any action that can generate an electric field, any action that can generate a magnetic field, and any electrostatic action Integral means that at least one of the two is selected.
  • the electrostatic level is the electrical force required to have one or more of the graphene selected from one or more of bending deformation, position shift, any action that can generate an electric field, any action of electrostatic Integral means that at least one of the two is selected.
  • the graphene having one or more bend deformation, selection of one or more of the position shift can be described as only the bending deformation, but the end of the bending deformation of the graphene in the form of the position shift Since it can also be described in order to supplement the detailed description has been described as having one or more selected from one or more bending deformation, position movement.
  • adjusting one or more heights of the Fermi level is useful to illustrate adjusting one or more heights of the Schottky Barrier.
  • the Fermi level can be simply measured with a voltmeter (which can be equipped with the circuit configuration of the present invention to be measurable with a voltmeter), and also temperature sensitive (quasi fermi) due to piezo (reverse piezoelectric effect). Level) can be provided in the specification of the present invention has been described in detail the Fermi level.
  • the material provided in the lower portion of the graphene may be provided with only a particle having a charge or a particle having a charge.
  • an elastomeric layer or an insulating layer is also provided under the graphene (for example, for insulation), so that one or more magnetic particles, charged particles or charged particles in a multilayer state,
  • One or more of the selected may include one or more of the one or more bending deformation, position shift, selected.
  • the magnetic particles may mean that one or more of organic radicals, magnetic metal complexes, single molecule magnets, and the like are selected as organic molecules showing magnetic properties.
  • the work function refers to the energy required to bring an electron out of a solid at the surface of a solid.
  • the graphene is at least one selected from one or more of bending deformation, shifting, at a low temperature state, at least one of the height of the at least one Schottky Barrier, It may mean that one or more of the above-described Fermi level (Fermi level) to adjust the height of one or more, consisting of one or more of the work function (work function) to be adjusted.
  • Fermi level Fermi level
  • the graphene selects one or more of one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, at low temperature
  • One or more graphenes are selected by one or more of bending deformation and shifting.
  • One or more conductive materials, one or more heights of one or more Schottky Barriers, and one or more Fermi levels By adjusting one or more heights, it may mean that one or more of the work function is to be adjusted by having one or more selected.
  • At least one graphene upper end is provided with at least one layer selected from at least one of an adhesive layer, a liquid polymer layer, an elastomer layer, an insulator layer, an insulating layer, a vacuum layer, an Air layer (air layer), And controlling one or more work functions by using one or more of one or more bending strains, position shifts, and one or more of graphene.
  • the above description means that the vacuum layer and the insulating layer or the vacuum layer and the thin film layer may be provided at the upper end of the graphene at the same time.
  • the flexure of the graphene utilizes the characteristics.
  • One or more Piezo (piezo) material, one or more selected from graphene having a Piezo (piezo) characteristics, magnetic particles, particles having a charge or charged particles, and having at least one at the bottom of the graphene is crossed Due to the electrostatic level of the barrier control circuit, one or more piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, one or more selected End of one or more bending strains, position shifts, or one of the pins selected (the shape at the highest position to be strained, e.g.
  • the most vertex of a hill can be understood and utilized as a quantum dot.
  • the graphene is the end point of one or more of the one or more bending strains, position shifts, or one of the selected ones (e.g., the hill at the highest position to be deformed, e.g. Most vertex) is on top of graphene (1).
  • the ultra-thin film, the deposited film, the ultra-thin film or the deposited film is provided with a patterned ultra-thin film or quantum dots of the deposited film, the patterned graphene
  • the selected one of the quantum dots can be understood and utilized as a quantum dot (Quantum dot) is the highest vertex provided by the deformation in the state provided with the top of the graphene.
  • quantum dot is the highest vertex provided by the deformation in the state provided with the top of the graphene.
  • the end of the uppermost portion of the deformation of one or more of the bent strain, the position shift, and the choice of graphene is understood as a quantum dot.
  • the graphene bending transistor of the present invention is provided with a quantum dot of graphene on the graphene, ⁇ 1>. After transferring the graphene on top of the graphene is patterned, or by transferring the patterned graphene provided with a quantum dot (Quantum dot) of the graphene, or ⁇ 2>. (One). With graphene, (2). After the deposition of a conventional catalyst layer on the graphene using a graphene growth field method, (3). Patterning after growing graphene, (4). The catalyst layer is etched to include quantum dots of graphene, ⁇ 3>. (One). With graphene, (2).
  • the method of manufacturing the ⁇ 1> to ⁇ 4> including the quantum dots of the graphene may be provided to provide a quantum dot (Quantum dot) of the graphene.
  • the method of manufacturing the ⁇ 1> to ⁇ 4> including the quantum dots of the graphene may be provided to provide a quantum dot (Quantum dot) of the graphene.
  • face-to-face bonding other methods of fabrication may be used
  • one or more of bending strain, position shift, and the like of graphene may be selected to An upper end portion includes a transistor provided as a quantum dot.
  • the quantum dots of the patterned graphene on top of the graphene it is one of the bending deformation, position shift, of the graphene basically proposed in the present invention It may be interpreted as meaning included in the graphene in having the one selected above.
  • nanoparticles one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, graphene
  • There may be several ways to arrange regularly on a solid substrate. One). Dispersing the nanoparticles in a volatile organic solvent to evaporate the organic solvent on the substrate to leave only the nanoparticles on the substrate. In order to disperse the nanoparticles, it is necessary to make the surface of the nanoparticles hydrophobic.
  • the self-assembled monomolecular film (SAM) of dodecanethiol is preferably attached to the surface of the particles to make it hydrophobic.
  • HOPG and mica are used for the board
  • Surfaces can be created using a scanning probe microscope and self-assembled monolayer (SAM) technology. For example, a dip pen nanolithography in which nanoparticles are planted only using a probe of an atomic force microscope like a pen, and further covered with a probe, may be provided with a manufacturing method described in (1) to (4).
  • SAM self-assembled monolayer
  • a transistor that adjusts one or more Work functions using one or more of one or more bending strains, position shifts, of graphene is selected from (I).
  • G. The integrated one or more integrated), I. (a) one or more of one, one, two, three, or n dimensional, (b) in one or more directions, (c) one or more continous, non-persistent at least one of at least one of total, partial, and (e) at least one of regular, irregular, uniform, non-uniform, porous, and at least one of (a) to (e). It is provided with one or more selected, and II. At least one selected from (a) to (e) in I is provided, but a.
  • each of the one or more methods selected is a spatially controlled characteristic of one or more processes having one or more virtually any type of semiconductor process, such as spatially controlled doping, to be carried out in a manufacturing step separate from the manufacturing step, b. Duration of each of the one or more methods selected, c. Temperature of the environment in which each of the selected one or more methods is applied, d. Pressure of the environment in which each of the selected one or more methods is applied, e. Power of the environment to which each of the selected one or more methods is applied, f. The concentration of at least one selected from gas, liquid, and solid in the environment to which each selected one or more methods are applied, g. Space where each of the one or more methods selected is applied, h.
  • At least one selected from a to g is provided with at least one selected from at least one of (a) to (e), (II). Including at least one method selected from the above (I), 1. One or more of one or two-dimensional, three-dimensional, n-dimensional is selected, 2. In more than one direction, 3. One or more of being persistent or non-persistent, 4. At least one of the whole or the partial is selected, 5. One or more of at least one of regular, irregular, uniform, non-uniform, porous, is selected, characterized in that provided with one or more selected from 1 to 5 consisting of.
  • a method comprising at least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, It may be provided in combination with one or more of the methods set forth in the specification of the present invention (eg printing and flotation).
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below In the one or more graphene having one or more bend deformation, position shift, and at least one of the selected in the drawings, in the embodiment of the present invention, although expressed as one or more, at least one or more provided on top of the graphene
  • the graphene may be provided with one or more selected from one or more bend deformation, position shift, to the bottom.
  • at least one side of one or more graphene may be provided with one or more selected from one or more bend deformation, position shift, to the side opposite the graphene.
  • At least one of the graphene may be provided with one or more side and bottom one or more of the graphene is selected one or more of bending deformation, position shift, and the like.
  • at least one selected from one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, 1) at the bottom (or bottom), having one or more graphenes selected from one or more of bending strain, shifting, and the like.
  • Barrier adjustment circuit is provided in the selected position of the top, bottom, side, of the graphene, 3).
  • the barrier adjustment circuit is a position where the height of the Fermi Lever of the graphene can be adjusted together with (in addition to one or more Piezo materials, graphene having Piezo characteristics, magnetic particles, charged particles, or charged) 4).
  • the particles may be selected from at least one of) bend deformation, shifting of the graphene, 4).
  • the barrier adjustment circuit is on top of graphene (one or more of one or more Piezo materials, graphene with Piezo characteristics, magnetic particles, charged or charged particles, etc.) Provided at a position selected from among lower, side, and 7).
  • the barrier adjustment circuit being provided at a position where at least one of magnetic particles, charged particles or charged particles, the graphene can be selected from at least one of bending strain, displacement, and the like, 8 ).
  • the selection of one or more of the bending deformation, position shift, the graphene, the bending deformation, the bending deformation of the reflective outer portion provided at a position where the deformable portion or the reflective position movement portion of the outer portion can be provided.
  • the barrier adjustment circuit is provided at a position where at least one of magnetic particles, charged particles, or charged particles, the graphene may be selected from at least one of bending deformation, position shifting, and bending deformation. 10.
  • a structure including a reflective bending deformation portion of the outer shell portion or a reflective position shifting portion of the outer shell portion.
  • the bending bent deformation is provided in a position that can be provided with a reflective bending deformation portion, or a reflective position shifting portion of the outer portion, wherein 1) to 10), It may be interpreted as meaning that may include the configuration of one or more selected or one or more of the above 1) to 10), the important point is that the graphene is one or more of bending deformation, position shift, What is chosen above is provided.
  • At least one selected from one or more Piezo materials, graphene having Piezo properties, is selected from the bottom (or bottom), one or more graphene It is expressed as having one or more of the above-described bending deformation, position shift, and the like 1).
  • Barrier adjustment circuit is provided in the selected position of the top, bottom, side, of the graphene, 3).
  • One or more of Piezo materials, graphene having Piezo properties, one or more selected may be provided with one or more of bent deformation, displacement, shifting the graphene, 4) .
  • the barrier adjustment circuit is provided at a position selected from among the top, bottom, side, and the like of graphene (one or more Piezo materials, graphene having Piezo characteristics), 6 ).
  • the barrier adjustment circuit is provided at a position where at least one of the piezo material, the graphene having Piezo properties, and at least one selected from the graphene may be bent, shifted, or at least selected from the graphene. It can be interpreted as meaning that can include the configuration of one or more of the selected 1) to 6), or at least one selected from 1) to 6), the main point is
  • the graphene is to be provided with one or more selected from one or more bending deformation, position shift.
  • the position of the barrier adjustment circuit is shown in principle in the upper portion of the graphene, but may also be provided in the lower portion of the graphene, and provided in the lower portion of the graphene, one or more Piezo (piezo) At least one selected from the group consisting of a material, a piezo-type graphene, a magnetic particle, a charged particle or a charged particle, at least one graphene having at least one bending deformation, shifting, or One or more may be selected.
  • the position of the barrier adjustment circuit may be located at a position selected from the top or bottom or side of the graphene, the angle formed with the graphene bending circuit is an angle of 0 degrees to 90 degrees in the horizontal state , Having an inclination in a vertical state may be provided with one or more selected.
  • the angle formed with the graphene bending circuit is an angle of 0 degrees to 90 degrees in the horizontal state , Having an inclination in a vertical state may be provided with one or more selected.
  • An important point is that due to the electrostatic level of the barrier control circuit, one or more of the Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles, is selected. At least one bending deformation, position movement, and at least one of which is selected.
  • the substrate is provided with at least one selected from at least one Piezo material, graphene with Piezo properties, magnetic particles, charged or charged particles, and the like.
  • a technique for forming a gap a lithography technique having conventionally used organic nanowire printing can be applied.
  • the technique is that using the aligned organic nanowires as a shadow mask for metal deposition, it is possible to form nano-gaps of the same size as the diameter of the nanowires. This is called organic nanowire lithography.
  • the wire may be removed by using an adhesive tape, or may be sonicated after soaking the wire material in a solvent.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more of the graphene having at least one of bending deformation, position shifting, or at least one selected from among the multilayered state that is, an adhesive material, an elastomer, a liquid polymer, an insulator, an insulator (insulation layer), and an upper part of the graphene.
  • the state provided with a multi-layered elasticity and at least one of the bending deformation, position movement it may be meant to have one or more selected.
  • the elasticity of the multi-layered state that is selected from among a multi-layered state, that is, an adhesive material, an elastomer, a liquid polymer, an insulator, an insulator (insulating layer), is selected such as a vacuum layer, an air layer, or the like. It may be meant to include having one or more of the one or more bending deformation, position movement, selected.
  • the elasticity of the multilayered state can be understood to have one or more Young's modulus.
  • the bending strain can be described as Young's modulus.
  • the bending strain is a radius of curvature 1/2 R value (one or more selected among the thin film, ultra thin film, and ultra thin film whose surface strain is determined by dividing by twice the radius of curvature r related to bending). It can also be understood as.
  • magnetic particles means one or more nano magnetic particles.
  • At least one selected from magnetic particles, charged particles or charged particles, at least one of the one or more bent strain, position shift, is selected Having it is described as mobility.
  • the unit of u is cm2 s-1 V-1. In one embodiment of the invention, this proportionality holds when E is not very large, and in isotropic media u is a scalar constant.
  • the unit of u is cm2 s-1 V-1. In particular, it is called flow mobility when distinguished from Hall mobility.
  • mobility refers to the inverse of the impedance.
  • the complex ratio with the force of a point or other point in a single oscillating mechanical system is called mobility.
  • the ratio V / E of the average moving speed V and E is called mobility when the charged particles are energized in the electric field of intensity E.
  • a type of frequency response function which is the ratio of the speed of a point to the excitation force of that point or another point.
  • the inverse of the mechanical impedance which is a complex function of frequency.
  • one or more Piezo materials, graphene having Piezo properties, magnetic particles, charged particles or charged particles, one or more selected from the graphene may have one or more complex shapes, one or more layouts associated with non-linear elastic physics principles, and as the magnitude of one or more prestrains increases ( ⁇ pre), One or more selected from one or more complex, one or more complex shapes associated with the non-linear elastic physics principle.
  • one or more Piezo materials, graphene having Piezo properties, magnetic particles, charged particles or charged particles, one or more selected from the graphene The selection of one or more of the ideal bending strains, position shifts, and the like is the basic bending dynamics in the selection of one or more of thin films, ultra thin films, and ultra thin films whose surface strain is determined by dividing the radius of curvature (r) by bending. Ideally, one or more of set theory, combinatorics, geometry, groups, and control is selected.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more graphenes with one or more bend strains, position shifts, or one or more of the choice of one or more of thin films, ultrathins, and ultrathins whose surface strain is determined by dividing the curvature radius (r) by bending It can be interpreted as the basic bending mechanics in being.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Adjusting the height of one or more of the one or more choices of one or more Schottky Barrier, Fermi level, having one or more graphene, one or more of bending strain, shifting, It is provided with the characteristic which is not spatially uniform.
  • having one or more of the one or more bending strains, position shifts, or the like already selected as one or more graphenes may be interpreted as having spatially uniform characteristics.
  • the spatially uniform property, the spatially uniform property, is described as (plane-strain) coefficients.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Adjusting the height of one or more of the one or more choices of one or more Schottky Barrier, Fermi level, having one or more graphene, one or more of bending strain, shifting, At least one of one or more spatially non-uniform properties, one or more spatially uniform properties, and one or more selected properties.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more graphenes selected from one or more of one or more bending strains, displacements, is described as the distance d at which the deformation occurred from one or more located geometric planes of one or more of the optional small curvature radii r, Bending at least one graphene with at least one selected from at least one of Piezo material, graphene with Piezo properties, magnetic particles, charged particles or charged particles, One or more Shoki fields that result in the selection of one or more of deformation, displacement, or more than one bending deformation, or displacement.
  • the distance at which deformation occurs from the geometric plane located at one or more of the one or more arbitrary small curvature radii (d) d It is described as controlling one or more heights of one or more of the choices of one or more Schottky Barrier, Fermi level.
  • the distance d described above can be designed as a composite beam (or beam, or plate) with an effective stretch stiffness.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more of the graphene having one or more of one or more bending strains, position shifts, or the like, is described as the bending mechanics of a composite beam (or beam or plate) having one or more bending stiffnesses and effective extensibility.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having at least one graphene having at least one bending deformation, shifting, or at least one selected from among at least one multilayer structure, having at least one selected from the group consisting of: equivalent tensile strength and equivalent bending strength It can be described as (Equivalent bending strength).
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having at least one graphene with at least one bend deformation, displacement, or selection of at least one of at least one material, structure, form, device, or component that satisfies at least one finite element simulation Equipped.
  • finite element simulation may be performed using a cube element having one or more selected from one or more 8-node, 4-node multilayer shell elements.
  • the finite element simulation includes one or more finite element methods (FEM), finite difference methods (FDM), finite volume methods, Taguchi method, to act in a dynamically independent manner. ), One or more of robust design is selected.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more of the one or more graphenes selected from one or more bend strains, position shifts, may comprise one or more buckling strains. In one embodiment of the present invention, one or more buckling strains may occur as small multiple wavelengths are fused together.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more graphenes, one or more bends, shifts, one or more selected may be one or more points, ribbons, strips, disks, corrugations, hills, plates, small lines, plates, lines, blocks, columns, Cylindrical, may be provided with one or more selected forms.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more of the graphene is selected from one or more of bending strain, displacement, a.
  • Strain thickness is approximately 0.1 nanometers to 100 microns, b. Strain ranges from approximately 1 nanometer to 1 millimeter c. Strain length approximately 1 nanometer to 100 microns, d. Strain length is greater than or equal to 1 micron or less, e. At least 1 micron or less, f. Microstrip deformation (340 nanometers thick, 5 microns wide, 1 millimeter or less in length), g.
  • Strain spacing (above or below 1 micron), h.
  • the above physical dimension is 0.1 nanometers to 200 microns, but it is provided with one or more selected from the one consisting of a to h, which is composed of may be provided with one or more without being limited to the one or more physical dimensions.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more of the graphene is selected from one or more of bending strain, displacement, a.
  • one or more deviations from one or more average surface locations of less than 1 Angstrom (angstroms) are provided, and one or more selected from the ones consisting of a to d above.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more of the one or more graphenes, one or more of bending strain, position shift, and the like may be selected from one or more sine waves, square waves, Aries functions, Gaussian waves, Lorentzian waves, periodic waves, and aperiodic waves.
  • At least one of the wave may be provided with a wave form selected.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more of the graphene is selected from one or more of bending strain, displacement, a.
  • a transistor for adjusting one or more work functions using one or more of bend strain, position shift, and the like of graphene is selected from a.
  • Graphene's flexural paper may be used to select one or more of Piezo materials, graphene with Piezo properties, magnetic particles, charged or charged particles, and the like.
  • One or more choices are made of one or more graphenes, one or more of bending deformation, position shifting, and one or more of the work function adjustments are designed in consideration of Fermi-level pinning. Can lose.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • one or more of the graphene is provided with one or more of one or more of bending strain, position shifting, one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charges
  • One or more of the bands, which are selected may be described as one or more graphenes and one or more contact angles.
  • An important point is to have one or more contact angles with graphene, thereby controlling the height of one or more of the choices of one or more Schottky Barrier, Fermi level, or Work. It has a transistor that controls one or more functions.
  • the one or more contact angles are one or more magnetic particles, one or more point contact, surface contact, sharp contact, spherical contact, sharp surface contact, regular point contact, irregular shape At least one of point contact, regular form of line contact, irregular form of line contact, regular form of surface contact, irregular form of surface contact, regular form of contact, irregular form of contact, It can be understood that one or more of the graphene having one or more bend deformation, position shift, selected from one or more. In one embodiment of the present invention, the at least one graphene and at least one contact angle means at least one contact angle in nano units.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more of the graphene having one or more selected from one or more bending strains, position shifts, can be explained by one or more bending theory by introducing continuum mechanics.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below At least one of the one or more bending strains, position shifts, and one or more graphenes is selected to have the elasticity of the one or more graphenes.
  • the elasticity is an inherent property of graphene, and it may be meant that one or more deformations of graphene are returned after one or more of the one or more bending deformations, position shifts, and the like are selected.
  • the elasticity can be understood to have one or more Young's modulus.
  • Fermi level is a. If you supply a state (shape or shape) and electrons at a higher level than the Fermi level, the Fermi level goes up. b. It provides state and shape at the same time above Fermi level. c. Distorts the graphene spatially but simultaneously provides electrons, d. It distorts the graphene spatially but simultaneously provides state (shape or shape) and electrons, and at least one selected from a to d consisting of a.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below
  • One or more bends, one or more bends, shifts, or selections of one or more graphenes are selected from one or more of regular, irregular, uniform, nonuniform and porous one or more surface structures that increase the contact area.
  • one or more "Surface textures” may collectively be used for any technique, function, action, operation, form, or feature that appears functionally in an increased surface area.
  • the one or more "Surface textures" are selected one or more of the internal or external, and may have one or more relief features or another surface roughness. .
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below At least one of the one or more bending strains, displacements, or one or more of the graphenes has one or more surface roughnesses.
  • the surface roughness is (a). One or more selected ranges of 1 micron rms (Root mean square) or less, (b). One or more selected ranges of 100 nm rms (Root mean square) or less, (c). At least one selected range of 10 nm rms (Root mean square) or less, (d).
  • One or more selected ranges of 0.1 nm rms (Root mean square) or less, one or more of the above (a) to (e) is selected.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more of the one or more graphenes selected from one or more of bending strain, shifting, and the like may mean adjusting the one or more graphenes (first electrode) to the one or more conductive materials (second electrode). have.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more of the graphene having one or more bend deformations, position shifts, and one or more selected may be described as one or more bending kinetics, wherein the one or more bending kinetics are defined by one or more structures to be claimed and claimed in the present invention. It may be considered in terms of one or more designs and one or more efficiencies.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having at least one graphene having at least one bend deformation, position shift, or at least one selected from among one or more of regular, irregular, uniform, non-uniform, porous, structural shapes capable of mechanical deformation, One or more one-dimensional, two-dimensional, three-dimensional, at least one selected from, it can be understood to have one or more.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below Having one or more graphenes selected from one or more of one or more bend strains, shifts, etc. may mean at least one or more layers having one or more spatially non-uniform properties as compared to prior to operation. .
  • At least one bending strain is due to the electrostatic level of the cross-circuit for barrier adjustment passing through at least one of the graphene (which has an adhesive layer, a van der Waals bond, at the bottom) intersecting at the top.
  • One or more transistors may be provided to control one or more work functions.
  • one or more graphene one or more Piezo materials, graphene having Piezo properties, magnetic particles, charged or charged particles, an adhesive layer is formed on the bottom
  • At least one bend deformation, position shift, or at least one bend deformation, due to the electrostatic level of the cross-circuit for the adjustment of the barrier passing through the top of the van der Waals bond Adjusting one or more Work Functions by adjusting the height of one or more of the graphenes that have been selected for one or more of the shifts, one or more of Schottky Barrier, Fermi level, or more.
  • a transistor can be provided.
  • At least one of the piezo (piezo) material, graphene having Piezo (piezo) characteristics, magnetic particles, charged particles or charged particles, selected from at least one is provided below At least one bend deformation, position shift, or at least one of the graphene in a multi-layered state in which at least one selected from insulators, adhesive materials, elastomers, liquid polymers, insulators, insulators (insulation layers), and the like on top of at least one graphene.
  • a transistor for adjusting one or more work functions by adjusting one or more heights of one or more selected from one or more Schottky Barrier, Fermi level, or the like.
  • Figure 300 of the present invention may mean 300 in a multi-layered state.
  • At least one of the Piezo materials presented herein, graphene having Piezo properties, magnetic particles, charged particles or charged particles is selected from It can be interpreted to mean a state (in the manufacturing method proposed in the present invention) is provided with an ultra-thin film or a deposition film on the upper portion of the one or more selected each time is given.
  • the manufacturing method of the present invention may be meant to include a manufacturing method of various modifications.
  • deposition may include thermal thermal layer deposition (ALD), thermal chemical vapor deposition (CVD), evaporation, chemical vapor deposition (CVD), and initiated chemical vapor deposition (Initiated Chemical Vapor Deposition).
  • ALD thermal thermal layer deposition
  • CVD thermal chemical vapor deposition
  • CVD chemical vapor deposition
  • ICVD initiated chemical vapor deposition
  • atomic layer deposition and the like may be selected from deposition.
  • a plasma that can damage graphene is produced.
  • Unused processes such as thermal ALD (thermal atomic layer deposition), thermal CVD (thermal chemical vapor deposition), evaporation, chemical vapor deposition (CVD), initiated chemical vapor deposition (Initiated Chemical Vapor) Deposition, ICVD), atomic layer deposition, or a process selected from may be used.
  • the formation temperature of the ultra-thin film on the insulating layer or graphene for example, may be about 100 ⁇ 400 °C.
  • the Initiated Chemical Vapor Deposition is a process that does not use a solvent, and can greatly improve the purity of the polymer thin film.
  • a method that does not use plasma for example, Wet etch or lift-off processes may be used.
  • a gate electrode may be formed on the layer (vacuum layer, air layer, insulating layer, adhesive layer, or the like) provided on one or more graphene layers. .
  • a vacuum electrode, an air layer, an insulating layer, an adhesive layer, and a drain electrode (conductive material) may be formed on the source electrode (graphene) and the source electrode, and the gate electrode (crossed barrier adjusting circuit) may be formed on top of the source electrode.
  • the gate electrode (intersecting barrier adjustment circuit) and the drain electrode (conductive material) may be formed of a metal or a metal compound.
  • the metal may include at least one selected from the group consisting of Au, Cu, Ni, Ti, Pt, Ru, and Pd, and may be formed in a single layer or a multilayer structure.
  • the metal compound may be, for example, a conductive metal oxide or a metal alloy.
  • the gate electrode (intersecting barrier adjustment circuit) may include graphene.
  • the drain electrode (conductive material) may also include at least one graphene.
  • the drain electrode (conductive material) may be formed of the same material as the gate electrode (intersecting barrier adjustment circuit) or may be formed of another material.
  • the invention comprises one or more selected from a substrate (one or more magnetic particles, charged particles or charged particles, or in one embodiment of the invention, one or more magnetic particles And, optionally, one or more of the charged or charged particles, and then optionally (or deposited) a thin film or silicon dioxide film thereafter (a).
  • a substrate one or more magnetic particles, charged particles or charged particles, or in one embodiment of the invention, one or more magnetic particles And, optionally, one or more of the charged or charged particles, and then optionally (or deposited) a thin film or silicon dioxide film thereafter
  • a substrate one or more magnetic particles, charged particles or charged particles, or in one embodiment of the invention, one or more magnetic particles And, optionally, one or more of the charged or charged particles, and then optionally (or deposited) a thin film or silicon dioxide film thereafter
  • a substrate one or more magnetic particles, charged particles or charged particles, or in one embodiment of the invention, one or more magnetic particles And, optionally, one or more of the charged or charged particles, and then optionally (or deposited)
  • one corner cut (eg, deposition) is followed by patterning the top layer graphene, followed by removal of Ni.
  • PMMA is then dropped-coated (or spin-coated) on top of the graphene, solidified (e.g., at room temperature), with an insulating layer (or deposition), and After the barrier adjustment circuit is provided (or deposited) on the insulating layer, thereafter, holes (or holes) are generated in the insulating layer by ion beam (or partial removal process) (or the insulating layer is provided on one side in a structure that does not cover the PMMA layer. The following process sequence is possible), and then acetone may be flowed (or immersed) into a hole (or a hole) to dissolve the PMMA layer on top of the graphene.
  • the drain electrode (conductive material), the gate electrode (intersecting barrier adjustment circuit), and the source electrode (connected to graphene) are each independently Au, Al, Ag, Be, Bi, Co, Cu , Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, and Zn It may be made of one or more. In this case, when the electrode is composed of a mixed metal, it may be applied in the form of an alloy or, in some cases, bonded.
  • the source electrode (connected to graphene) or the drain electrode (conductive material) may be made of a metal that maintains good contact with graphene such as, for example, palladium (Pd) and titanium (Ti).
  • the purpose of the palladium layer or titanium layer is to facilitate adhesion (or contact) with the graphene sheets.
  • At least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, and at least one selected from Equipped with one or more graphene may be provided with the following manufacturing method.
  • a solvent solution eg acetone
  • At least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, and at least one selected from Equipped with one or more graphene may be provided with the following manufacturing method.
  • Polymethyl methacrylate (PMMA) or the like is coated on the graphene (or an insulating layer is deposited instead of PMMA in step 9).
  • a barrier adjustment circuit intersecting the upper portion is provided.
  • the polymethyl methacrylate (PMMA) layer is dissolved in a solvent solution (eg acetone). It may be provided with one or more selected from the (1) to (9) manufacturing method, the manufacturing method leading to (1) to (11), which is provided as.
  • At least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, and at least one selected from Equipped with one or more graphene may be provided with the following manufacturing method.
  • An insulating layer is provided over the graphene (eg, deposited).
  • a barrier adjustment circuit intersecting the upper portion is provided.
  • All polymethyl methacrylate (PMMA) layers are dissolved in a solvent solution (eg acetone). It may be provided with one or more selected from the (1) to (9) manufacturing method, the manufacturing method leading to (1) to (11), which is provided as.
  • the graphene bending transistor of the present invention includes (eg, deposits) an insulating layer or a thin film layer (or ultra thin layer) on top of graphene, and then (1).
  • PMMA polymethylmethacrylate
  • (2) Providing a barrier adjustment circuit intersecting thereon (3).
  • the barrier adjustment circuit of step (2) may be meant to include an insulating layer at the bottom.
  • At least one selected from at least one of Piezo material, graphene having Piezo properties, magnetic particles, charged particles or charged particles, provided on top Having one or more graphene to be selected, one or more selected may be provided with a nano imprint lithography process.
  • the insulating layer, PMMA layer and resist layer may be formed using spin coating method.
  • a cross circuit (or crossed barrier adjustment circuit or barrier adjustment circuit) presented in the present invention is basically a cross circuit (or crossed barrier adjustment circuit or barrier adjustment circuit). (A) at the bottom. An insulating layer, or (b). Selected from the above (a) to (b) consisting of a vacuum layer, an air layer and an insulating layer provided, and in addition, the process of providing a CMOS circuit in the cross circuit is optional. It may be used as, but the gist of the invention is not described because it is too complicated to be blurred.
  • the crossing circuit (or crossing barrier adjustment circuit or barrier adjustment circuit) proposed in the present invention may be provided under the graphene layer, for example, 1).
  • the sacrificial layer for forming a vacuum layer on the top, bottom or side of the graphene may be made of a material dissolved in an organic solvent such as acetone, benzene or chloroform. Therefore, when using an organic solvent, the sacrificial layer can be removed.
  • the sacrificial layer may be a polymethyl methacrylate (PMMA) layer.
  • PMMA polymethyl methacrylate
  • the present invention is not limited thereto, and any material that is soluble in an organic solvent may be possible.
  • the production process of dissolving the PMMA layer in the present invention when the production process of dissolving the PMMA layer in the present invention is presented, for example, (1). Securing a passage (eg, etching, ion beam, etc.) through which acetone can flow into the PMMA layer (2). After dissolving the PMMA layer (3).
  • the fabrication process of refilling the passageway e.g., evaporation
  • the description of the fabrication process of the present invention may be understood as not described in detail, but as described (to prevent the specification from becoming too complex).
  • each of the manufacturing processes presented herein may optionally add a chemical mechanical polishing (CMP) manufacturing process prior to the start of the process (thickness and flatness to a desired level).
  • CMP chemical mechanical polishing
  • the chemical mechanical polishing (CMP) manufacturing process may be replaced by a manufacturing method capable of performing planarization.
  • the step of having at least one selected from magnetic particles, particles having a charge or particles having a charge in the manufacturing process for manufacturing the structure of the transistor of the present invention, the step of having at least one selected from magnetic particles, particles having a charge or particles having a charge;
  • the process sequence may be described in which a process of selectively (or depositing) a thin film or silicon dioxide film is added after the step, but the description of the manufacturing process of the present invention may be understood as being described, although not described in detail. To prevent getting down).
  • the process sequence may be described in which a process of selectively (or depositing) a thin film (or ultra thin film) is added after the above step, but it may be understood that the description of the manufacturing process of the present invention is described in detail, although not described in detail. To prevent getting too complicated).
  • the graphene bending transistor may further include several forms, but basically has one or more Piezo material, Piezo (Piezo) properties as the electrostatic level of the barrier regulation circuit intersected. At least one of pins, magnetic particles, charged particles, or charged particles, wherein the at least one Schottky Barrier comprises at least one of bent deformation, displacement, and at least one of the graphenes.
  • One or more of the height control, one or more of the height of one or more Fermi level (Fermi level), having a selection of one or more of the consisting of a transistor that controls one or more work function (work function) means will be.
  • the graphene bending transistor may further include various forms, but basically one or more of one or more bend strains, position shifts, or the like in the electrostatic level of the barrier regulating circuit that is crossed.
  • Curved sheet of graphene uses one or more thermally expandable materials at the bottom of the graphene by using one or more thermally expandable materials due to the barrier control circuit intersecting by at least one thermally expansive material. Adjust one or more Work functions by selecting one or more of
  • a transistor for controlling one or more Work functions by adjusting one or more heights of one or more Fermi levels One or more bend deformation of the graphene, characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • Curved sheet of graphene uses one or more thermally expandable materials at the bottom of the graphene by using one or more thermally expandable materials due to the barrier control circuit intersecting by at least one thermally expansive material. Adjust one or more Work functions by selecting one or more of
  • One or more work functions including one or more height adjustments of one or more Schottky Barriers, one or more height adjustments of one or more Fermi levels, A transistor to adjust abnormally;
  • One or more bend deformation of the graphene characterized in that it comprises a position shift, having a transistor for adjusting one or more of the work function (work function) by using one or more selected.
  • the thermally expandable material provided in the graphene bending transistor may mean a material selected from nickel, iron, copper, aluminum, zinc, mercury, but is not limited thereto.
  • the thermal expansion material included in the graphene bending transistor has a coefficient of thermal expansion.
  • a transistor that modulates one or more work functions using one or more of bend strain, position shift, and the like of graphene may be understood as a single electron transistor.
  • Electrons (act 1), at least one of the graphene with at least one thermally expandable material, at least one of bending deformation, position shifting, and at least one selected together with the insulating layer provided on the graphene (action 2) Will occupy a tunnel (3 actions) on the island, previously vacancies energy level. You can do it from there. Tunnel onto the drain electrode (4 actions). It will inelastically reach the Fermi level of the scattering and drain electrodes (5 actions), which means performing steps from (1 action) to (5 actions).
  • the thermally expandable material provided in the graphene bending transistor may be used to provide quantum dots.
  • the thermally expandable material is provided with one or more selected from one or more bend deformation, position shift, at least one graphene, in the one side it is expressed that the thermally expandable material is provided below
  • one or more graphene may be provided on one or more of the graphene may be provided with one or more selected from one or more of the bending deformation, position shift, to the bottom.
  • at least one side of one or more graphene may be provided with one or more selected from one or more bend deformation, position shift, to the side opposite the graphene.
  • At least one thermally expandable material in the present invention represented by having at least one of the one or more bent strain, position shift, selected from one or more graphene at the bottom (or lower end) Is 1).
  • Barrier adjustment circuit is provided in the selected position of the top, bottom, side, of the graphene, 3).
  • One or more thermally expandable material may be provided with one or more selected from the bending strain, position shift, graphene, 4).
  • One or more thermally expandable material is provided in a position selected from the top, bottom, side, of the graphene, 5).
  • Barrier adjustment circuit is provided in the selected position of the top, bottom, side, of the graphene (one or more thermally expandable material), 6). At least one of the above 1) to 6), wherein the thermally expandable material is provided with a barrier adjustment circuit at a position where the graphene may be one or more selected from bending strain, position shift, or the above 1) to 6), which may be interpreted as meaning that may include the configuration of one or more selected, an important point is that the graphene is provided with one or more bend deformation, position shift, is selected.
  • the graphene bending transistor may further include various forms, but basically one or more thermally expandable materials cause one or more graphenes to be deformed, shifted, or shifted due to the intersecting barrier adjustment circuit.
  • one or more graphene bending transistors of the present invention may be provided on a large area wafer to be face to face coupled with a barrier adjustment circuit (CMOS wafer).
  • CMOS wafer barrier adjustment circuit
  • a single electronic transistor can significantly lower the power consumption, thereby significantly increasing the battery's use time, thereby significantly reducing the size of the battery.
  • the graphene bending circuit configuration of the present invention may also be meant as a two-dimensional circuit in which the three-dimensional circuit configuration is in plan (for example, the three-dimensional configuration is two in the plane). Dimensional layered structure-easy to understand when you see it lying down)
  • the graphene of the present invention may mean a bilayer graphene, or may mean a multilayer graphene (multilayer graphene).
  • the method comprising graphene of the present invention may comprise an epitaxial growth process.
  • a transistor that adjusts one or more of the work function using one or more of bend strain, position shift, or the like of graphene is defined as “(Fermi level in the transistor (Fermi). One or more levels) ⁇ ) ". (Fermi level in the transistor) is described as follows.
  • Fermi level is the total chemical potential of an electron (or electrochemical potential for an electron) and is usually expressed in ⁇ or EF.
  • the Fermi level in the body is a thermodynamic amount, which means that it does not need to add one electron to the body (does not calculate the work required to remove the electron from where it came from).
  • the electronic band structure is related to voltage.
  • the flow of charge that determines the electronic properties is essential to the understanding of solid state physics, the Fermi level in circuit electrons is that the thermodynamic equilibrium has a 50% probability that the energy level is occupied at any given time, Can be considered an energy level.
  • the Fermi level does not necessarily correspond to the actual energy level (the Fermi level in the insulator depends on the band gap), and even requires the presence of a band structure.
  • Fermi levels are precisely defined as thermodynamic quantities, and the difference in Fermi levels can be simply measured with a voltmeter.
  • electrostatic potential is not the only factor that affects the flow of charge in a material. Pauli repulsion and thermal effects also play an important role.
  • the amount called "voltage” measured in an electronic circuit is simply about the chemical potential for electrons (Fermi level).
  • the voltage displayed is the basis for the overall work that can be obtained per unit cost, which is obtained by allowing a small amount of charge to flow at one point in the other.
  • a simple wire (forming a short): When connected between two points of different voltages, current will flow from the positive voltage to negative voltage, converting the possible work into heat.
  • the Fermi level of the body refers to the work necessary to express the work required to add electrons to it or to remove the electrons.
  • This flow of electrons can cause the low ⁇ to increase (because of the charge or other repulsive effect), as well as the high ⁇ to decrease.
  • Fermi level EF lies in at least one band. Insulators and semiconductors have a Fermi level in the band gap, but the thermal electron or hole filling in the semiconductor band is close enough to the Fermi level.
  • electrons are considered to be a series of bands in which the single particle energy is intrinsic, and are each labeled by ⁇ .
  • Fermi-Dirac distribution Gives the probability of occupying the energy state ⁇ of the electron (in thermodynamic equilibrium).
  • T is the absolute temperature and K is the Boltzmann constant.
  • the position of ⁇ in the band structure of the material is important for determining the electrical behavior of the material.
  • ⁇ lies in the large band gap.
  • ⁇ lies within the delocalized band. Many nearby ⁇ s of the state are thermally active and easily carry current.
  • ⁇ is close to the edge of the band, so that ⁇ is in the dilution number of the thermally excited carrier that resides near the edge of the band.
  • the semimetals can be controlled to a considerable extent by the doping or gating of the position of ⁇ in the semiconductor and band structures (theories are useful for constructing conductive material circuits in electrical contact with graphene).
  • the quality of the material e.g., surface roughness at least one selected from one or more bend strains, displacements, etc.
  • the device is said to be in quasi-equilibrium.
  • the quasi-equilibrium approach can simply build up some non-equilibrium effects, such as the electrical or thermal conductivity of a piece of metal (such as caused by a gradient of ⁇ ) (as a result of gradients in T).
  • the zero point of energy can be arbitrarily defined.
  • the observable phenomenon depends on the difference in energy.
  • the vacuum electrostatic potential ⁇ may show an uneven work function due to its difference.
  • thermodynamic equilibrium it is a typical thermodynamic equilibrium for the difference of 1 V to be in an electrical potential vacuum (Volta potential).
  • the source of this vacuum potential change may be a change in work function between other conductive materials exposed to vacuum (conductive material in electrical contact with graphene).
  • the external conductor is not only sensitive to the material, but also the surface selected. (Its crystal orientation, and other details)
  • Fermi level is the above proposal. This also has the advantage of being able to measure with a voltmeter.
  • the definition should be clear if the single charging effect is non-negligible for a single electron.
  • it is considered as in the form of a capacitor, made from two identical parallel plates.
  • the Fermi level is the same on both sides, so you can think of it as having no energy to move electrons from one plate to another.
  • Normally capacitors which are negligible, but nanoscale capacitors (in the form in which they are equipped with one or more bend deformations, displacements, etc. of graphene and conductive materials) may be more important.
  • thermodynamic definition of the chemical potential but also the exact electrical isolation of the state of the device, or it is connected to an electrode.
  • the value ⁇ of the chemical potential can be fixed by the electrode, and the body of the number N of electrons can fluctuate.
  • the chemical potential of the body is very small, which is the smallest amount of work required to increase the average number of electrons (although the number of electrons is always constant, even if the number of electrons is an integer, the average number changes continuously).
  • F (N, T) is the free energy feature of the grand formal ensemble.
  • the number of electrons in the body is fixed (but if the body is still connected to a heat bath), it is in a formal ensemble.
  • adjusting one or more heights of the Fermi level can be described as a form of Coulomb blockade.
  • the Fermi level was not defined by a charging event determined by one electron charge, rather it is a statistical charging event with a trace amount of electrons.
  • the element is called a beam.
  • Shells are of the same size in length and width, but are also very small geometrical shapes (also called 'walls').
  • the bending deformation of the shell can be described as the bending deformation of the plate.
  • This bending moment shows a strong resistance to bending sag deformation in the beam.
  • the stress distribution in the beam can be very accurately predicted even when some simple assumptions are used.
  • the definition of the beamforming function is that one dimension (or dimension) is larger than the other two dimensions (or dimensions).
  • the thickness of the plate does not change during deformation.
  • Dynamic bending of plaTes means Dynamics of Thin Kirchhoff plaTes.
  • the dynamic theory of the plate determines the propagation of waves of the plates and applies the standing waves vibration modes.
  • Young's modulus is described as follows.
  • Young's modulus E can be calculated by dividing the tensile stress by elongation deformation of the elastic (initial linear) portion of the stress-strain curve:
  • E is the Young's modulus (elastic modulus).
  • F is the force acting on the object in tension
  • a 0 is the original cross section of the cross section through which a force is applied
  • ⁇ L is the amount of individual alteration
  • L 0 is the original length of the object.
  • the Young's modulus of the material can be used to calculate the force exerted by a specific strain (force exerted in a modified state of graphene or multilayers containing graphene).
  • F is the force exerted by the material when contracted or stretched by ⁇ L.
  • Hook's law can be derived from this formula that describes the ideal spring stiffness:
  • Elastic potential energy modified graphene or elastic potential energy provided in a multilayered state containing graphene
  • the potential elastic energy per unit volume is as follows:
  • Meaning that at least one selected from (001-1) to (004-1) to be described above is composed of (a). Meaning of explanation of the selection of one or more of the above (001-1) to (004-1), (b). Meaning for the selection of one or more of the commonly used (001-1) to (004-1), (c). A description of the theory of what is selected from one or more of (001-1) to (004-1), the full scope of the description, a partial scope of the description, and at least one of (d). One or more of the above (a) to (d) consisting of one or more of the total elements, partial elements, selected from one or more of (001-1) to (004-1) The above is provided.
  • adjusting one or more heights of the Fermi level may be described as Coulomb blockade.
  • Coulomb blockade is described as follows.
  • the Coulomb blockade (abbreviated CB), named after the electrical force of Charles-Aug de Coulomb, means the increased resistance of a small bias voltage in an electronic device containing at least one low capacitance tunnel junction.
  • Tunnel junctions are the simplest form, meaning in an insulating barrier where the conductivity between the electrodes is thin.
  • nonvanishing has a probability (greater than zero), and there are electrons on one side of the barrier that reach the other (see quantum tunneling).
  • the tunneling current is proportional to the bias voltage.
  • a tunnel junction acts as a resistor with a constant resistance known as an ohmic resistor.
  • the resistance is exponentially dependent on the barrier thickness (in the present invention, the barrier thickness is one or more Piezo materials, graphene with Piezo properties, magnetic particles, charged particles or charged particles). It may be understood that at least one selected from the graphene is one or more bent deformation, position shifting, and the insulating layer provided at the upper end of the graphene is adjusted.)
  • Typical barrier thickness is in nanometers.
  • Insulators are also called dielectrics in this context, tunnel junctions act as capacitors.
  • Tunnel junction capacitors increase charge voltage at one base charge by causing tunneling electrons
  • e is the charge 1.6 x 10 -19 Coulomb
  • the capacitance is very small, the voltage rise can be large enough to prevent other electrons from tunneling.
  • the current is then suppressed at the low bias voltage, and the resistance of the device is no longer constant.
  • the gate capacitance can be adjusted by a third electrode (cross circuit described in the present invention, i.e., barrier adjustment circuit intersected) whose coupling to the island is known as the electrical potential of the island.
  • a third electrode cross circuit described in the present invention, i.e., barrier adjustment circuit intersected
  • Energy levels that are not accessible in the blocking state are within the tunneling range of electrons at the source junction.
  • One or more bend deformations of graphene with at least one selected from electrons (one action), at least one magnetic particle, charged particles or charged particles, with an insulating layer provided on the graphene Equipped with one or more of the following choices: move, position (action 2), electrons will occupy the tunnel vacancy on the island (action 3), previously vacancies energy level.
  • the graphene having a Piezo (piezo) characteristics after at least one of the piezo (piezo) material, the graphene having a Piezo (piezo) characteristics, after the achievement of the (5 behavior), the graphene provided on top of one or more selected from the graphene, In addition to the insulation layer provided, one or more of bending deformation, position shifting, and at least one selected may be provided (6 actions).
  • the energy levels of the island electrodes are spaced at equal intervals Indicates. This is the self capacitance
  • the definition is island,
  • the bias voltage should be lower than the charge divided by the island's magnetic capacitance
  • Thermal energy in the source contact plus thermal energy in the island Should be below the charging energy. Otherwise electrons will be able to pass through the insulation layer through thermal stimulation, and
  • Tunneling resistance Must be greater than Is Heisenberg's originating uncertainty principle.
  • Meaning that one or more selected from (001-1) to (003-7-3) described above is composed of, but (a). Meaning of explanation of the selection of one or more of the above (001-1) to (003-7-3), (b). Meaning for the selection of one or more of the commonly used (001-1) to (003-7-3), (c). A description of the theory of one or more of (001-1) to (003-7-3) selected above, a full range of description, a partial range of description, and at least one selected from (d). At least one selected from (a) to (d), consisting of one or more selected from among the total elements, partial elements, and one or more of (001-1) to (003-7-3). One or more.
  • the present invention may mean that the graphene prepared by the method for producing graphene presented in the specification of the present invention is selected from single crystal graphene, polycrystalline graphene.
  • the present invention is one of the methods of producing graphene (single layer graphene manufacturing method, multi-layer graphene manufacturing method, low-temperature substrate direct growth graphene manufacturing method, presented in the specification of the present invention,
  • the present invention includes an electronic component comprising a graphene manufacturing method in which the graphene atomic layer presented in the specification of the present invention is etched.
  • the present invention is characterized in that the graphene bending transistor provided in the specification of the present invention comprises at least one selected from one or more of one-dimensional, two-dimensional, three-dimensional, An electronic component is provided.
  • the electronic component presented in the above aspect means that at least one selected from the group consisting of a CPU, a memory, a microprocessor, an electronic component, an electronic device, an electronic device, and the like.
  • the method of the present invention and apparatus useful for the method may include various optional configuration and procedure components and steps.
  • one or more magnets select one or more of magnets, magnetic atoms, magnetic particles, magnetic nanoparticles, magnetic compounds, magnetic combinations, magnetic alloys, nano magnetic compounds, nano magnetic combinations, nano magnetic alloys, nano magnetic molecules, It can be understood that it can be replaced by being.
  • magnetic particles may refer to one or more magnetic particles.
  • a synthetic material comprising the provided synthetic material (eg, a magnet composite material), which is available and known in the Applicant's prior art, is an important combination claimed herein. It is to be understood that it is not intended to include.

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Abstract

본 발명은 단일층 또는 멀티층 그래핀의 제조방법， 그래핀 원자층이 식각되는 그래핀 제조방 법， 페이스 투 페이스 결합방법， 저온 기판 직성장 그래핀의 제조방법， 중 하나 이상 선택되 는 것을 수행하여 제조하는 그래핀 굽힘 트랜지스터 또는 상기 그래핀 굽힘 트랜지스터를 구 비하는 전자부품을 제공한다.

Description

그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터
본 발명은, 그래핀의 제조방법 및 그래핀 원자층이 식각되는 그래핀 제조방법 및 웨이퍼결합방법을 구비하는 그래핀 굽힘 트랜지스터, 및 그래핀 굽힘 트랜지스터에 관한 것이다.
그래핀은 탄소 원자 한층으로 이뤄진 육각형 구조의 물질로 실리콘보다 100배 이상 빠르게 전자를 전달하는 특성을 지니고 있다.
그래핀을 제조하는 제조방법에는 각종 기판에서 성장시키는 제조방법이 종래에 행해지고 있다.
또한, 그래핀을 성장하는 방법은 촉매층을 이용한 화학 기상 증착 방법을 주로 사용하고 있다.
또한, SIC기판을 에피텍셜 성장(epitaxial growth)하는 방법으로서, 고온에서 실리콘 카바이드를 열처리하여 실리콘이 승화된 후 남은 탄소층만 남겨 기판상에 그래핀박막을 형성하는 방법이 있다.
또한, 성장된 그래핀을 식각하는 방법에는 산소 플라즈마를 사용하는 방법이 있다.
또한, 그래핀 트랜지스터를 제조하는 방법은 그래핀을 기판에서 직접성장해서 구비하는 방법이 CMOS 회로를 함께 구성하는 방법과 같이 해결되기 어려웠기에(CMOS 회로를 구성하는 구성온도를 훨씬 뛰어넘음) 그래핀 전사공정을 주로 사용하였다.
또한, 그래핀의 전류의 On/Off비를 해결하는 방법은 디렉포인트를 활용하는 방법이 대다수였다.
또한, 종래의 그래핀 트랜지스터는 아래와 같이 설명된다.
실리콘(Si) 소재의 트랜지스터가 수십 억개씩 들어가 있는 현행 반도체로는 `10나노급`이 미세공정의 한계로 꼽힌다. 하지만 전자 이동속도가 100배 이상 빠른 그래핀을 활용하면 7나노, 3나노대의 반도체를 만드는 데 힘을 받을 수 있다는 게 전자업계 설명이다.
또한 그래핀 소재로 반도체의 용량과 처리속도를 확 높이면 차세대 반도체 시장의 주도권을 쥘 수 있다. 그래핀은 값비싼 물질이 아니어서 생산원가에 부담이 없는 반면 반도체 공급가격을 높일 수 있는 여지가 큰 것으로 파악된다.
반도체 성능을 높이려면 트랜지스터 크기를 줄여 전자의 이동거리를 좁히거나 전자의 이동도가 더 높은 소재를 사용해 전자가 빠르게 움직이도록 해야 한다.
높은 전자 이동도를 갖고 있는 그래핀은 실리콘을 대체할 물질로 주목받고 있지만 문제는 그래핀이 `도체` 특성을 갖고 있다는 점이다. 그래핀이 금속성을 지니고 있어 전류를 차단할 수 없다는 얘기다. 트랜지스터는 전류의 흐름과 차단으로 디지털 신호인 0과 1을 나타낸다. 그래서 그래핀을 사용하려면 이를 `반도체화`하는 과정을 거쳐야 했다.
[선행기술문헌]
[문헌1] Published Online, May 17 2012, Science 1 June 2012:Vol. 336 no. 6085 pp. 1140-1143, DOI: 10.1126/science.1220527, Graphene Barristor, a Triode Device with a Gate-Controlled Schottky Barrier, Heejun Yang, Jinseong Heo, Seongjun Park, Hyun Jae Song, David H. Seo, Kyung-Eun Byun, Philip Kim, InKyeong Yoo, Hyun-Jong Chung, Kinam Kim
그러나, 종래에 그래핀을 성장시키는 방법중 가장 많이 이용하는 촉매를 사용하는 그래핀 성장 방법은 일단 그래핀이 형성되어 버리면, 촉매의 금속은 그래핀과 기판사이에 끼워지게 되기 때문에, 금속의 제거에는, 많은 노력이 필요하며, 완전한 제거도 쉽지가 않다.
또한, 그래핀을 전사할 때 결함이 생기기도 쉽다.
따라서, 기판상에 촉매 금속을 남기지 않고, 직접 기판의 표면에 접하는 그래핀을 제조하는 기술이 필요하다. 더하여, CMOS 프로세스에 열버짓문제를 발생하지 않아야 하기에 CMOS 프로세스가 형성될 수 있는 온도인 저온에서 그래핀을 성장(구비)할 기술이 필요했다.
또한, 그래핀을 성장시키는 방법에 있어서 SIC 기판을 사용하는 방법은 고 비용성이 많이 발생하였다.
또한, 사용하고자 하는 기판의 특성에 맞는 고품질의 단일층 또는 멀티층 그래핀을 직접 제조하기에는 많은 어려움이 있었다.
또한, 그래핀을 식각하는 산소 플라즈마 제조방법은 식각시 그래핀층이 정확하게 식각되지 못하는 등의 문제점이 있었다.
또한, 그래핀을 포함하는 디바이스들 및 복잡한 회로들을 이용하는데 한가지 중요한 도전은 그래핀 성장조건의 비호환성과 현재 상보형 금속 산화물 반도체 (CMOS) 기술의 프로세스 한계였다. 예를 들면, SIC 기판들로부터 에피택셜하게 성장되는 그래핀층은 적어도 1,200°C 이상의 반응온도를 필요로 하는데, 이것은 CMOS 프로세스를 위한 약 350°C 에서 400°C 정도의 온도의 한계를 훨씬 뛰어넘는 것이다. 그러므로, 그래핀 트랜지스터를 만드는데 있어서, 전사공정을 주로 사용해야 했으나 전사공정 같은 종래의 공정으로는 그래핀이 정확하게 구비되기 어려웠으며 전사공정시 결함도 많이 발생하였다. 더하여 코팅, 인쇄, 등과 같은 공정으로는 그래핀의 표면품질을 높이기가 매우 어려웠다. 그래핀의 표면품질은 그래핀을 반도체화 하기에 매우 중요했으며, 이러한 점으로 인하여 그래핀 트랜지스터를 구비하는데 어려웠던 것이 사실이다. 더하여, 선행기술문건에서도 살펴볼 수 있듯이, 그래핀의 표면품질을 대단히 높여서 구비하는 것(페르미레벨 피닝을 고려하는 것)은 상당히 어려웠으며, 이러한 점은 트랜지스터의 양산을 매우 어렵게 하였다.
또한, 그래핀의 대기전력문제를 해결하는 방법은 디렉포인트를 활용하는 방법이 주로 사용되었으며, 이러한 점은 전류의 On/Off비를 정확히 조절하기 어렵기도 하지만, 제조상으로도 구비가 어려운 점이 많았기에(양산이 어려웠다-그래핀의 품질 유지가 어려웠다) 트랜지스터로서 활용가치가 떨어졌다.
기판상에 촉매 금속을 남기지 않고, 직접 기판의 표면에 접하는 그래핀을 제조하는 기술이 필요하다. 더하여, CMOS 프로세스에 열버짓문제를 발생하지 않아야 하기에 CMOS 프로세스가 형성될 수 있는 온도인 저온에서 그래핀을 성장(구비)할 기술이 필요했다. 그러한 이유로, 본 발명에서 제시하는 그래핀의 제조 방법은, 기판상에 금속층을 구비, 그 이후, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 제시한다.
또한, SIC 기판을 사용하는 방법은 고 비용성이 많이 발생하였다. 더하여 사용자가 사용하고자 하는 기판의 특성에 맞는 고품질의 단일층 또는 멀티층 그래핀을 직접 제조하기에는 많은 어려움이 있었다. 그러한 이유로, 본 발명에서 제시하는 그래핀의 제조 방법은, 기판(예를들어, 이산화규소박막 또는 박막이 구비된)에 금속층 구비(또는 증착) 그 이후, 탄소층을 구비하여 금속에 탄소가 용해 가능한 온도로의 가열을 하고, 해당 용해층을 해당 기판상에 형성하는 형성 공정, 여기서, 상기 금속에 탄소가 용해 가능한 온도로의 가열을 하고, 해당 용해층을 해당 기판상에 형성한 층을 탄소용해층이라 부른다. 탄소용해층을 형성한 이 후, 기계적 화학적 연마(CMP)를 수행하여 탄소용해층의 두께 및 평탄도를 조절한다. 그 이후, 가열하여 탄소용해층의 해당 금속을 승화하는 제거 공정을 구비하도록 구성한다. 여기서, 탄소용해층을 가열하여 금속을 승화시킴으로써, 탄소가 탄소용해층 상에 그래핀으로 성장(grow)하게 되는 그래핀의 제조방법을 제시한다. 또는 탄소용해층을 가열하여 금속을 계속적으로 승화시킴으로써, 탄소가 그래핀으로 계속적으로 성장(grow)해 기판에 직접 접하게 되는 기판 직성장 멀티층 그래핀의 제조방법을 제시한다. 또한, 탄소용해층의 멀티층 그래핀 성장 후, 멀티층 그래핀을 제거하여 남은 예비층을 단일층 그래핀으로 제조하는 방법을 제시한다.
또한, 그래핀의 제조방법에는 1) 멀티층 그래핀 성장 후, 에너지원을 조사하여 단일층 그래핀이나 멀티층 그래핀을 제조하는 방법을 제시한다.
또한, 그래핀을 식각하는 산소 플라즈마 제조방법은 식각시 그래핀층이 정확하게 식각되지 못하는 등의 문제점이 있었다. 그러한 이유로, 본 발명의 한 실시형태에서 제시하는, 그래핀 원자층이 식각되는 그래핀 제조방법은 1) 탄소용해층의 멀티층 그래핀 성장 후, 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제시한다. 또는 2) 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제시한다. 또는 3) 멀티층 그래핀 위에 PMMA를 구비한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제시한다. 상기 멀티층 그래핀은 단일층 그래핀으로도 그래핀 원자층이 식각되는 그래핀 제조방법을 제공할 수 있다.
또한, 종래에는 그래핀 트랜지스터를 만드는데 있어서, 전사공정을 주로 사용해야 했으나 전사공정 같은 종래의 공정으로는 그래핀이 정확하게 구비되기 어려웠으며 전사공정시 결함도 많이 발생하였다. 더하여 코팅, 인쇄, 등과 같은 공정으로는 그래핀의 표면품질을 높이기가 매우 어려웠다. 따라서, 그래핀의 표면품질을 좋게하고, 그래핀에 결함이 없는 양산공정이 필요했다. 그러한 이유로, 본 발명의 한 실시형태에서 제시하는, 그래핀 굽힘 트랜지스터는 단일층 그래핀 또는 멀티층 그래핀 또는 패터닝된 그래핀을 구비하는 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 페이스 투 페이스(웨이퍼 대 웨이퍼) 결합방식으로 구비하는 그래핀 굽힘 트랜지스터를 제시한다.
또한, 종래의 디렉포인트를 활용하는 방법은 전류의 On/Off비를 정확히 조절하기 어렵기도 하지만, 제조상으로도 구비가 어려운 점이 많았기에 트랜지스터로서 활용가치가 떨어졌다. 더하여 선행기술의 문건에서도 살펴볼 수 있듯이(페르미레벨 피닝을 고려하는 것) 그래핀의 표면품질을 매우 높여서 트랜지스터를 제조하는 방법은 양산공정에 매우 어려운 문제점이였다. 그러한 이유로, 본 발명의 한 실시형태에서 제시하는, 본 발명은 대기 전력 문제를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하여 해결하는 그래핀 굽힘 회로 기반의 그래핀 굽힘 트랜지스터와 그의 제조를 위한 기술을 제시한다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 대한 설명은 아래에서 제시된다.
그래핀이 자랑하는 전자의 이동속도를 유지하면서도 그동안 난제로 인식됐던 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있다.
그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터가 기존 트랜지스터와 다른 점은 전하량 조절(그래핀 트랜지스터 방식)이나 채널 전위조절(실리콘 트랜지스터 방식)이 아닌 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것의 높이를 통해 전자 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이며 이는 그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있다.
또한 그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터가 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하여 전자 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이다.
또한 그래핀으로 만든 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터가 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하여 전자 이동속도가 빠르면서도 전류를 차단할 수 있게 한 것이다.
높은 전자 이동도를 갖고 있는 그래핀은 실리콘을 대체할 물질로 주목받고 있지만 문제는 그래핀이 `도체` 특성을 갖고 있다는 점이다. 그래핀이 금속성을 지니고 있어 전류를 차단할 수 없다는 얘기다. 트랜지스터는 전류의 흐름과 차단으로 디지털 신호인 0과 1을 나타낸다. 그래핀을 사용하려면 이를 `반도체화`하는 과정이나 충분한 진공 gap(진공층), gap(갭, 예를들어 절연층을 의미할 수 있음), Air gap(에어갭), 진공층, 에어층, 중 선택되는 것을 가져야 한다.
그래핀이 자랑하는 전자의 이동속도를 유지하면서도 그동안 난제로 인식됐던 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있다.
덧붙여 설명하자면, 그래핀은 자체적으로 40%의 굽힘변형에도 그 기계적인 성질을 잃지않고 탄성변형하게 됩니다. 이점은 매우 중요한 사실입니다. 바로 그래핀 굽힘 트랜지스터에서 사용되는 그래핀의 굽힘변형이나 위치이동이 기계적으로 피로한도를 초과하는 일이 발생하기 어렵다는 사실입니다. 또한, 그래핀은 강철보다 200배이상 강한 우수한 기계적 성질을 가지고 있습니다. 따라서, 대기 전력 문제를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하여 해결하는데 있어서, 그래핀은 매우 이상적인 재질입니다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는:
그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 제시한다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는:
그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 제시한다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는:
하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적인 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 제시한다.
본 발명은, 저온에서 기판에 직성장 하는 저온 기판 직성장 그래핀의 제조방법을 제공한다.
또한 본 발명은, 단일층 또는 멀티층 그래핀의 제조방법을 제공한다.
또한 본 발명은, 기판에 직성장 하는 멀티층 그래핀의 제조방법을 제공한다.
또한 본 발명은, 단일층 그래핀의 제조방법을 제공한다. 단일층 그래핀은, 멀티층 그래핀을 제조한 탄소용해층 최상층에 탄소로 이루어진 예비층을 형성한 다음, 예비층 상의 멀티층 그래핀을 제거하면, 탄소용해층의 최상층에는 예비층만 남는다. 이 예비층을 단일층 그래핀으로 변환하면, 탄소용해층 상부에 균일하게 분포된 단일층 그래핀을 제공하게 된다.
또한 본 발명은, 그래핀의 제조방법을 제공한다. 그래핀을 제조하는 방법에는 1) 멀티층 그래핀 성장 후, 에너지원을 조사하여 단일층 그래핀이나 멀티층 그래핀으로 제조하는 방법을 제공한다.
또한 본 발명은, 그래핀 원자층이 식각되는 그래핀 제조방법을 제공한다. 그래핀 원자층이 식각되는 그래핀 제조방법은 1) 탄소용해층의 멀티층 그래핀 성장 후, 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제공한다. 또는 2) 멀티층 그래핀 위에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제공한다. 또는 3) 멀티층 그래핀 위에 PMMA를 구비한 후, 에너지원으로 식각하여 패터닝된 그래핀으로 제조하는 방법을 제공한다. 상기 멀티층 그래핀은 단일층 그래핀으로도 그래핀 원자층이 식각되는 그래핀 제조방법을 제공할 수 있다.
또한 본 발명은, 페이스 투 페이스 결합방법을 구비하는 그래핀 굽힘 트랜지스터를 제공한다. 페이스 투 페이스 결합방법을 구비하는 그래핀 굽힘 트랜지스터는 1) 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼와 그래핀굽힘회로웨이퍼를 조절하는 장벽조정회로(CMOS웨이퍼)와의 페이스 투 페이스 결합방법, 2). 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼 및 장벽조정회로와 CMOS웨이퍼와의 페이스 투 페이스 결합방법, 3) 그래핀 및 그래핀과 연결되는 회로를 구비하는 그래핀굽힘회로 웨이퍼와 CMOS웨이퍼와의 페이스 투 페이스 결합방법 그 이후, 장벽조정회로 또는 장벽조정회로 및 CMOS 회로 또는/및 디바이스, 트랜지스터, 등을 구비하는 제조방법, 로 구성되는 1) 내지 3) 의 제조방법을 구비하는 그래핀 굽힘 트랜지스터을 제공한다. 상기 그래핀 굽힘 트랜지스터는 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 조절하는 기반의 그래핀 굽힘 트랜지스터와 그의 제조를 위한 기술로 의미될 수 있다. 상기 그래핀 굽힘 트랜지스터 제조기술은 제조과정에서 CMOS/그래핀 처리온도가 양립할 수 없는 것과 관련한 전술한 문제들을 해결한다.
또한 본 발명은, 단일층 또는 멀티층 그래핀의 제조방법, 그래핀 원자층이 식각되는 그래핀 제조방법, 페이스 투 페이스 결합방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 것을 수행하여 제조하는 그래핀 굽힘 트랜지스터 또는 상기 그래핀 굽힘 트랜지스터를 구비하는 전자부품을 제공한다.
또한, 본 발명에 따르면, 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하면 종래의 트랜지스터보다 100배 이상 처리속도가 빠른 그래핀 굽힘 트랜지스터를 제공한다.
또한, 본 발명에 따르면, 대기 전력 문제를 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하면 종래의 트랜지스터보다 100배 이상 처리속도가 빠른 그래핀 굽힘 트랜지스터를 제공한다.
도 1 은 저온 기판 직성장 그래핀의 제조방법에 관한 도면이다. 1) 기판(10)상에 2). 금속층(31) 구비(또는 증착) 그 이후, 3). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)를 수행하되, 4). 상기 탄소-포함 가스 공급에서 금속의 에칭가스를 같이 공급하여, 상기 금속층 상에서 그래핀(32)이 성장하며, 5). 상기 4) 공정에서, 계속적인 유도결합플라즈마 화학기상증착(ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층(31)이 계속적으로 전부 제거되어, 기판(10)상에 그래핀(32)이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
도 2 는 단일층 또는 멀티층 그래핀의 제조방법에 관한 도면이다. 1). 기판층(10)이 우선 구비되고, 2). 그 이후 금속층(11)이 구비, 3). 탄소층(12) 구비, 4). 금속층(11) 및 탄소층(12)을 가열하여, 금속에 탄소를 용해한 탄소용해층(13)을 구비한 이후 추가적인 선택적으로, 기계적 화학적 연마(CMP)공정을 수행한다.
도 3 은 단일층 또는 멀티층 그래핀 제조 후 페이스 투 페이스 결합에 관한 도면이다. 1). 탄소용해층(13)을 구비한 후 추가적인 선택적으로, 기계적 화학적 연마(CMP)공정을 수행한다, 2). 단일층 또는 멀티층 그래핀(20) 형성, 3). 탄소용해층(13)을 에칭(또는 제거), 이 후 그래핀 굽힘 회로를 형성, 4). 그래핀 굽힘 회로웨이퍼를 장벽조정회로(CMOS)웨이퍼 또는 CMOS웨이퍼와 페이스 투 페이스 결합방식으로 결합을 수행한다.
도 4 는 단일층 그래핀 제조 후 페이스 투 페이스 결합에 관한 도면이다. 1). 탄소용해층(13)을 구비한 후 추가적인 선택적으로, 기계적 화학적 연마(CMP)공정을 수행한다, 2). 단일층 또는 멀티층 그래핀(20) 형성, 3). 단일층 또는 멀티층 그래핀(20) 제거, 4). 단일층 그래핀(21) 형성, 5). 탄소용해층(13)을 에칭(또는 제거), 이 후 그래핀 굽힘 회로를 형성, 6). 그래핀 굽힘 회로웨이퍼를 장벽조정회로(CMOS)웨이퍼 또는 CMOS웨이퍼와 페이스 투 페이스 결합방식으로 결합을 수행한다.
도 5 는,
a. 1 내지 3으로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 1 내지 3으로 구성되는, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 1 내지 3으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
d. 1 내지 3으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
e. 1 내지 3 으로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
f. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 6 은,
a. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(도면에는 없지만 도면속의 구성이 교차되어 포함되어 있는)의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 전극자유회로기능은 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 의미한다. 피에조기능은 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 의미한다.
d. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
e. 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
f. 도면의 설명과는 무관하게 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 Fermi level(페르미레벨)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 7 은,
a. 1 내지 3으로 구성되는, 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 1 내지 3으로 구성되는, 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 1 내지 3으로 구성되는, 도면에서 통로는 접착물질, 엘라스토머, 액체고분자, 부도체, 절연층, 중 선택되는 것을 의미하며, 본 발명의 한 실시형태에서, 도면에서 빈공간은 진공층, Air층(에어층), 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 의미한다.
d. 1 내지 3으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀이 상부에 구비된)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
e. 1 내지 3 로 구성되는, 하나 이상의 그래핀은 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)의 위에 구비되어 있지만 도면에는 90 또는 100으로 같이 설명한다. 작동내용은 아래와 같이 설명된다. 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 90 또는 100(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
f. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 8 은,
a. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(도면에는 없지만 도면속의 구성이 교차되어 포함되어 있는)의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 전극자유회로기능은 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 의미한다. 피에조기능은 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 의미한다.
d. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
e. 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
f. 도면의 설명과는 무관하게 도면의 구성이 다음과 같이 설명될 수 있다. 하나 이상의 그래핀(200)이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 Fermi level(페르미레벨)의 높이를 구성하고, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 9 는,
a. 1 내지 3 으로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
b. 1 내지 3 으로 구성되는, 교차되어 지나가는 300(도면속의 구성이 교차되어 포함되어 있는 빗금쳐져 있는 부위-장벽조정)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀(200)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다.
c. 1 내지 3 으로 구성되는, 도면에서 통로는 접착물질, 엘라스토머, 액체고분자, 부도체, 절연층, 중 선택되는 것을 의미하며, 본 발명의 한 실시형태에서, 도면에서 빈공간은 진공층, Air층(에어층), 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 의미한다.
d. 1 내지 3 으로 구성되는, 하나 이상의 그래핀이 하나 이상의 300(빗금쳐져 있지 않은)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 구성하고, 교차되어 지나가는 300(빗금쳐져 있는 부위)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면
e. 1 내지 3 로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
f. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 10 은,
a. 1 내지 4 로 구성되는, 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
b. 1 내지 4 로 구성되는, 교차되어 지나가는 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나의 회로로만도 전자의 이동이 가능함을 의미한다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
c. 1 내지 4 로 구성되는, 하나 이상의 200(그래핀)이 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)과의 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 구성하고, 교차되어 지나가는 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)의 정전기적 준위로 인하여 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 110(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하나 이상의 200(그래핀)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 300(도면에 작성되어 있지는 않으나 도면의 회로구성이 포함되어 있는)으로 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다.
d. 상기 a 내지 c 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 11 은,
a. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 우측면의 회로로 Work funiction(일함수)의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
b. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
c. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
d. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
e. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
f. 본 도면의 설정과 관계없이, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다.
h. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 12 는,
a. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 우측면의 회로로 Work funiction(일함수)의 조절으로 연결되는 도면, 여기서는 하나 이상의 회로로 연결될 수 있음을 의미한다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
b. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
c. 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여, Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
d. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
e. 상기 a 내지 c 에서, 본 도면은 교차되어 지나가는 회로(장벽조정)과 그래핀이 하나의 전지에 연결되어 있으며, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
f. 본 도면의 설정과 관계없이, 교차되어 지나가는 회로(장벽조정)의 정전기적 준위로 인하여 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 도면을 의미할 수 있다. 이는 일반적인 트랜지스터의 원리로서 하나 이상의 회로로도 전자의 이동이 가능함을 의미한다.
g. 상기 a 내지 f 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다.
h. 상기 a 내지 e 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
도 13 :은,
a. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면이다.
b. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면으로도 이해될 수 있다.
c. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면이다.
d. 본 도면은, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터의 주요 회로도를 설명하는 도면으로도 이해될 수 있다.
e. 상기 a 내지 d 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다.
f. 상기 a 내지 d 중 하나 이상 선택되는 것에서, 본 발명의 한 실시형태에서, 본 도면에서 제시되는 구성요소는 일면에서 제시하는 설명의 범위 안에서 본 발명에서 제시하는 물리적 치수를 하나 이상 구비하며 그 크기나 모양이 달라질 수 있다. 본 발명의 한 실시형태에서, 본 도면의 구성은 하나 이상의 쿨롱 봉쇄(Coulomb blockade)로서 하나 이상 재구성되어 설명될 수 있다.
[부호의 설명]
10 : 기판 또는 기판층
31 : 금속층
32 : 그래핀
11 : 금속층
12 : 탄소층
13 : 탄소용해층
20 : 단일층 또는 멀티층 그래핀
21 : 단일층 그래핀
90 : 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀을 의미한다.
100 : 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀을 의미한다.
110 : 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 그래핀을 의미한다.
200 : 하나 이상의 그래핀을 의미한다.
300 : 그래핀과 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절할 수 있게 구성되는 물질, 본 발명의 한 실시형태에서 다층상태의 300을 의미할 수 있다. 본 발명의 한 실시형태에서, 300 은 실리콘, 반도체, 중 하나 이상 선택되는 것을 의미할 수 있다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것(맨 밑에 하단부에 구비되어 있는)이 그래핀(변형이 가해져 있는 상부층)을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 회로를 의미 할 수 있다. 본 발명의 한 실시형태에서, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절할 수 있는 것, Fermi level(페르미레벨)의 높이를 하나 이상 조절할 수 있는 것, 중 하나 이상 선택되는 것을 정전기적 준위에 의하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 구비하여 Work funiction(일함수)의 하나 이상의 조절으로 연결되는 회로를 의미 할 수 있다.
500 : 본 발명의 한 실시형태에서, 도면의 구성이 포함되어 있는 주위 환경(예를들어 90, 100, 110, 중 하나 이상 선택되는 것이 포함되는 물질)을 의미한다. 본 발명의 한 실시형태에서, 500 은 실리콘을 의미할 수 있다.
피에조기능 : Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것을 의미한다.
전극자유회로기능 : 자성입자, 전하를 갖는 입자, 전하를띠는입자, 중 하나 이상 선택되는 것을 의미한다.
(◆300, 500◆) : 300 또는 500을 의미한다.
하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 일반적으로 통용되는 용어들로서 이는 생산자의 의도 또는 관계에 따라 달라질 수 있으므로 그 정의는 본 명세서에서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은, 기판상에 1). 금속층 구비(또는 증착) 그 이후, 2). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 3). 상기 탄소-포함 가스 공급에서 금속의 에칭가스를 같이 공급하여, 상기 금속층 상에서 그래핀이 성장하며, 4). 상기 3) 공정에서, 계속적인 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 계속적으로 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 다시 설명하자면, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
본 명세서에서 사용되는 "유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)"은 "ICP-CVD"로 표기될 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD를 유지한 상태에서 금속층의 제거로, 상기 제거되는 금속에 성장할 수 없게 된 탄소가 높은 모빌리티를 유지한 채로, 금속층상(또는 기판상)에서 그래핀으로 성장하게 될 수 있다. 본 발명의 한 실시형태에서, 금속층(금속) 제거에 의해서 최초로 핵발생(nucleate)한 그래핀에, 높은 모빌리티를 가진 탄소가 이동하여 들어가게 되므로, 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커질 수 있다. 본 발명의 한 실시형태에서, 상기 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커지는 단계를 수행하여 구비되는 그래핀은 단결정 그래핀을 의미할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서 해당 제거 공정에서는, 에칭 가스를 공급하며, 해당 금속층을 제거하도록 구성할 수 있다. 본 제조 방법에 따라 금속층이 모두 제거될 때까지, 충분한 시간동안 에칭을 하면, 그래핀은, 사이에 금속층을 개재하지 않고, 기판에 접하게 된다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 또한, 아래와 같이 서술된다. ICP-CVD을 유지한 채로, 금속층을, 염소 등의 에칭 가스에 의해 제거한다. 그러면, 금속층의 표면에, 탄소가 그래핀으로서 성장한다. 이대로 에칭을 계속하면, 성장한 그래핀이 한층 더 성장한다. ICP-CVD를 유지한 채로 에칭을 하므로, 이 때문에, 탄소는, 이미 성장을 끝낸 그래핀과 결정 구조를 이루도록 성장한다. 최종적으로는 금속층이 모두 제거되고, 그래핀이, 기판의 표면에 직접 접하게 된다.
그러므로, 종래의 금속 촉매를 이용한 제조방법과는 달리, 금속을 포함하지 않은 상태로 그래핀을 기판상에 직접 성장시킬 수 있다. 또한, 금속층의 형상을 적절히 설정하는 것으로, 종래의 제조방법으로 제작한 그래핀의 전사에 의한 방법보다, 그래핀의 패턴을 세밀하게 형성할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은 구리, 니켈, 중 하나 이상 선택되는 것을 구비하고, 에칭 가스로서 염소를 이용할 수 있다. 그렇지만, 탄소를 성장시킬 수 있는 임의의 금속과, 해당 금속에 대한 에칭 가스를 이용할 수도 있다. 본 발명의 한 실시형태에서, 상기 임의의 금속은 단결정 금속, 다결정 금속, 중 선택되는 금속을 의미할 수 있다. 본 발명의 한 실시형태에서, 상기 임의의 금속은 원자들이 가지런히 정렬된 금속을 의미할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 원자들이 가지런히 정렬된 금속층을 의미할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 게르마늄 또는 저마늄(Ge)층을 의미하고, 에칭 가스로서 진한 황산과 질산을 이용할 수 있으나 이에 한정되지는 않는다. 본 발명의 한 실시형태에서, 상기 게르마늄 또는 저마늄(Ge)층은 원자들이 가지런히 정렬된 게르마늄 또는 저마늄(Ge)층을 의미할 수 있다. 본 발명의 한 실시형태에서, 상기 원자들이 가지런히 정렬된 게르마늄 또는 저마늄(Ge)층은 단결정 게르마늄 또는 저마늄(Ge)층을 의미할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 원자들이 한쪽으로 가지런히 정렬된 금속층의 구조는 상기 구조 위에 저온 기판 직성장 그래핀의 제조방법으로 성장시키는 그래핀 씨앗(seed)들도 일정한 방향으로 연결돼 단결정 그래핀을 구비할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은, 그래핀을 성장시킬 수 있는 1개의 금속 원소로 이루어진 순금속이나 복수의 금속 원소로 이루어진 합금을 이용할 수 있다. 다만, 탄소가 그래핀으로 성장가능하고, 에칭 가스에 의해 제거가 가능하면 이용해도 좋다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은 금속층이 구비되어 있는 상태로 ICP-CVD 챔버내로 위치되어, 기판 직성장 그래핀의 제조방법을 수행할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판을 위치시키는 공정은 로드-잠금 챔버(load-locked chamber) 위치결정공정, 롤투롤 위치결정공정, 중 선택되는 위치결정공정방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판의 상부에 구비되는 금속층을 구비하는 단계는 증착, 전자 빔 증착, 스퍼터링(sputtering), 원자층증착(Atomic Layer Deposition: ALD), 물리적기상증착(Physical Vapor Deposition: PVD), 화학적기상증착(Chemical Vapor Deposition: CVD) 중 선택되는 방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, ICP-CVD에 의하여 그래핀을 형성하는 것은 낮은 압력 에서 높은 밀도의 플라즈마를 발생시켜 그래핀을 형성하는 것을 의미한다. 상기 ICP-CVD 장치의 챔버를, 예를 들어, 수 내지 수백 mTorr 정도의 진공도를 유지하면서 상기 탄소-포함 가스 및 에칭 가스를 주입하고, 수 백 kHz 내지 수 백 MHz의 고주파 전력을 인가함으로써 형성되는 유도자장에 의해 상기 챔버 내에 플라즈마를 형성하게 되어 상기 챔버 내의 기판 상에 형성된 금속층 상에 탄소-포함 가스의 반응에 의하여 그래핀이 형성된다. 그 이후, 계속적인 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 상기 ICP-CVD 과정은 상기 금속층 영역 전체에서 상기 탄소-포함 가스가 균일하게 분사되어 균일한 플라즈마를 형성되도록 하는 것이 중요하며, 더하여, 에칭 가스 또한 균일하게 분사되는 것이 중요하다. 상기 과정을 수행하면 상기 기판의 온도를 500℃ 이하의 저온으로 유지하며 상기 기판상에 그래핀이 직접 접하는 저온 기판 직성장 그래핀을 형성할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서 ICP-CVD 공정 이후에, 상기 형성된 그래핀에 대하여 냉각방법을 수행할 수 있다. 상기 냉각방법은 형성된 그래핀이 균일하게 성장하여 일정하게 배열될 수 있도록 하기 위한 방법으로서, 급격한 냉각은 그래핀의 균열 등을 야기할 수 있으므로, 일정 속도로 서서히 냉각시키는 것이 좋으며, 예를 들어, 자연 냉각 등의 방법을 사용하는 것도 가능하다. 상기 자연 냉각은 열처리에 사용된 열원을 단순히 제거한 것으로서, 이와 같이 열원의 제거만으로도 충분한 냉각 속도를 얻는 것이 가능하다.
본 발명의 한 실시형태에서, ICP-CVD 공정은 금속층의 에칭공정을 ICP-CVD 공정에 포함하여 그래핀을 기판상에 직접 성장시키는, 본 발명의 명세서에서 새로운 기술로 명칭하는 저온 기판 직성장 그래핀의 제조방법으로서의 ICP-CVD 공정을 의미할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 상기 탄소-포함 가스 및 에칭 가스와 함께 환원가스를 더 공급하는 것을 포함하는 것일 수 있다. 예를 들어, 상기 환원가스는 수소, 헬륨, 아르곤, 또는 질소를 포함하는 것일 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층은 패터닝된 금속층, CMP 공정을 수행한 금속층, 중 하나 이상 선택되는 금속층을 의미할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 에칭 가스는 산, 염소, 또는 이들의 조합을 포함하는 에칭 가스를 의미할 수 있다. 본 발명의 한 실시형태에서, 에칭 가스는 산, 염소, 중 하나 이상 선택되는 것에 한정되지 않으며, 금속층을 에칭 할 수 있는 가스라면 이용가능하다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 그래핀의 층수는 최소 1층 내지 50 층을 구비할 수 있으나 이에 한정되지는 않는다. 상기 그래핀 층수를 구비하기 위한 ICP-CVD 공정과 제거공정 및 냉각 방법은 1 회 이상 수행되는 것을 의미한다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 탄소 가스는 탄소수 약 1 내지 약 10을 가지는 탄소-포함 화합물을 의미할 수 있으나 이에 한정되지는 않는다. 예를 들어, 상기 탄소 가스는 사이클로펜탄, 사이클로펜타디엔, 헥산, 헥센, 사이클로헥산, 사이클로헥사디엔, 벤젠, 톨루엔, 일산화탄소, 이산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부틸렌, 부타디엔, 펜탄, 펜텐, 펜틴, 펜타디엔, 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 한정되지는 않는다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, ICP-CVD 장치의 챔버 내에서 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스만 존재하거나, 또는 아르곤, 헬륨, 등과 같은 불황성 가스와 함께 존재하는 것도 가능하다. 또한, 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스와 더불어 수소를 포함할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 두께는 1 nm 내지 약 1000 nm, 중 선택되는 범위의 두께를 구비할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 크기를 자유롭게 조절함으로써 대면적의 그래핀이 구비될 수 있다. 또한 탄소-포함 가스 및 에칭 가스가 기상으로 공급되어 금속층의 형상에 대한 제약이 존재하지 않으므로, 다양한 형태의 그래핀이 구비될 수 있다. 예를들어, 3 차원 입체 형상을 갖는 그래핀도 구비될 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 ICP-CVD 수행 시간과 에칭 수행 시간을 동시에 조절하여 그래핀의 두께를 제어할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은, 기판상에 금속층을 구비, 그 이후,
500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은, 이산화규소 기판, 또는, 이산화규소막을 표면에 구비한 규소 기판인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 기판은 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법에서, 금속층의 금속은 니켈, 철, 구리, 코발트, 및 이들의 조합으로 이루어진 군으로부터 선택된 것을 포함하는 것이며, 에칭 가스는 염소인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은,
상기 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 증착하는 단계; 및
상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,
상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 상기 증착 챔버 및 ICP-CVD 챔버 내로 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은, 본 발명에서 제시하는 그래핀 굽힘 트랜지스터 제조공정의 그래핀을 구비하는 공정부분이 주어질때마다 하나 이상 전체적으로 대체되어 적용될 수 있다. 본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법 이후, 그래핀 원자층이 식각되는 그래핀 제조방법을 구비하여 패터닝된 그래핀을 구비할 수 있다.
본 발명의 한 실시형태에서, 저온 기판 직성장 그래핀의 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 단계를 수행하는 것이다.
본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 방법은, 금속층 구비(또는 증착) 후 탄소층 구비(또는 증착), 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및 탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 단일층 또는 멀티층 그래핀을 생성하는 단계; 를 구비한 것을 특징으로 하는 그래핀의 제조 방법을 구비한다.
본 발명의 한 실시형태에서, 단일층 그래핀을 구비하는 방법은, 금속층 구비(또는 증착) 후 탄소층 구비(또는 증착), 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및 탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 멀티층 그래핀을 생성하는 단계; 및 상기 탄소용해층의 최상층인 탄소로 이루어진 예비층으로부터 상기 멀티층 그래핀을 제거하는 단계; 및 상기 예비층을 단일층 그래핀으로 변환하는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법을 구비한다.
본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 방법은, 탄소용해층의 금속의 승화로, 상기 승화되는 금속에 성장할 수 없게 된 탄소가 높은 모빌리티를 유지한 채로, 탄소용해층상에서 그래핀으로 성장하게 될 수 있다. 본 발명의 한 실시형태에서, 탄소용해층의 금속의 승화에 의해서 최초로 핵발생(nucleate)한 그래핀에, 높은 모빌리티를 가진 탄소가 이동하여 들어가게 되므로, 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커질 수 있다. 본 발명의 한 실시형태에서, 상기 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커지는 단계를 수행하여 구비되는 그래핀은 단결정 그래핀을 의미할 수 있다.
본 발명의 한 실시형태에서, 상기 금속층은 게르마늄 또는 저마늄(Ge)층을 포함할 수 있다.
본 발명의 한 실시형태에서, 상기 탄소층은 비정질, 결정, 중 선택되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 상기 탄소층은 탄소만, 또는 탄소를 포함한 금속의 혼합체, 중 선택되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 금속층 구비(또는 증착) 후 탄소층 구비(또는 증착), 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 에서, 상기 단계는 1). 반응기 내에 위치하는 단계 2). 진공 배기를 수행하는 단계, 3). 혼합기체를 투입하는 단계, 4). 일정 토르(Torr)의 분위기에서, 반응기를 용해온도대(대략 온도는 섭씨 800~900도)까지 가열하여, 이 온도를 대략 수 에서 수십분간 지속유지하는 단계, 로 구성되는 단계를 구비한다. 상기 과정을 수행하면, 탄소용해층을 형성할 수 있다.
본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀의 제조방법으로 성장 구비된 그래핀층의 두께는, 수 나노미터 에서 수십 나노미터, 또는 0.5 내지 200 나노미터, 단일층 그래핀 내지 멀티층 그래핀, 중 선택되는 범위의 두께로 형성이 가능하다.
본 발명의 한 실시형태에서, 기판(10)은, 이산화규소 기판이나 이산화규소막을 표면에 부착한 규소 기판으로 할 수 있는 것 외에, 다층 구조 또한 가능하다. 다층 구조로 했을 경우에는, 예를 들어, 층에 장벽조정회로, 도체, 반도체나 절연체를 적절히 배치하고, 반도체 회로, 전자 회로, 전기 회로 등을 형성하는 것이 가능하다.
본 발명의 한 실시형태에서, 기판(10)상부에 구비되는 금속층은 탄소용해층을 구비하는데 있어서 금속층의 하부가 용해되지 않고 상부만 용해되어, 금속층/탄소용해층 의 순서로 적층형태를 구비할 수 있다. 그 이후, 단일층 또는 멀티층 그래핀을 형성한다. 그 이후, 금속층과 탄소용해층을 함께 식각(또는 에칭)하는 공정을 구비할 수 있다.
본 발명의 한 실시형태에서, 기판(10)상부에 구비되는 금속층은 다층의 금속층을 의미할 수 있다. 일 실시적인 형태로 텅스텐/니켈로 구성되는 다층의 금속층을 구비할 수 있다. 상기 다층의 금속층은 탄소용해층을 구비하는데 있어서 다층의 금속층의 상부층만 용해되어, 예를들어, 텅스텐/탄소용해층의 순서로 적층형태를 구비할 수 있다. 그 이후, 단일층 또는 멀티층 그래핀을 형성한다. 그 이후, 금속층과 탄소용해층을 함께 식각(또는 에칭)하는 공정을 구비할 수 있다.
본 발명의 한 실시형태에서, 상기 단일층 또는 멀티층 그래핀 성장과정에서 탄소용해층이 모두 소진될 수 있으며, 탄소용해층이 모두 소진될 경우 그래핀이 하부층의 금속층(일면에서는 예를들어 텅스텐층)에 직접 접하게 된다. 그 이후, 금속층을 식각(또는 에칭)시킨다.
본 발명의 한 실시형태에서, 상기 단일층 또는 멀티층 그래핀 성장과정에서 탄소용해층이 모두 소진될 수 있으며, 탄소용해층이 모두 소진될 경우 멀티층 그래핀이 기판(10)에 직접 접하게 된다.
본 발명의 한 실시형태에서, 본 발명의 제시하는 멀티층 그래핀을 생성하는 단계; 를 구비한 것을 특징으로 하는 그래핀의 제조 방법은, 상기 일면에서 제시하는 탄소용해층이 모두 소진될 경우 그래핀이 기판(10)에 직접 접하게 되는 기판 직성장 멀티층 그래핀의 제조방법으로도 이해할 수 있다.
본 발명의 한 실시형태에서, 기판(10)의 상부에 구비되는 금속층 및 탄소층을 구비하는 단계는 스퍼터링(sputtering), 원자층증착(Atomic Layer Deposition: ALD), 물리적기상증착(Physical Vapor Deposition: PVD), 화학적기상증착(Chemical Vapor Deposition: CVD) 중 선택되는 방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 기판(10)의 상부에 구비되는 금속층 구비한 후, 탄소층을 구비하는 단계는 1) 탄소층을 구비한 후, 금속층을 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층)을 의미할 수 있다. 또는 2) 탄소를 포함한 금속의 혼합체층을 구비한 후, 금속층을 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층)을 의미할 수 있다., 로 구성되는 1) 또는 2) 를 구비할 수 있다.
본 발명의 한 실시형태에서, 멀티층 그래핀 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 탄소층을 구비, 가열하여 탄소용해층을 구비, 금속을 승화시켜, 멀티층 그래핀을 구비하는 단계를 수행하는 것이다.
본 발명의 한 실시형태에서, 단일층 그래핀 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 탄소층을 구비, 가열하여 탄소용해층을 구비, 금속을 승화시켜, 멀티층 그래핀을 구비, 멀티층 그래핀 제거, 예비층 최상부를 단일층 그래핀으로 제조, 하는 단계를 수행하는 것이다.
본 발명의 한 실시형태에서, 탄소층 또는 탄소용해층의 제거에는, 산소를 포함한 가스를 이용한 플라즈마 매싱 등을 포함하여 수행할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 트랜지스터에 사용할 수 있는 단일층 그래핀을 구비하는 방법을 설명하고자 한다. 탄소용해층이 사용되며, 탄소용해층은 금속과 탄소와의 혼합체로, 탄소와 금속의 혼합체를 가열(일정수준 이상의 온도)함으로서, 금속에 탄소가 용해한 층을 의미한다(금속층 구비(또는 증착) 후 탄소층 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층), 그 이후, 추가적으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다). 본 발명의 한 실시적인 형태로 상기 금속은 철, 니켈, 코발트, 중 선택되는 것을 의미할 수 있되 Si 또는 SiC는 제외한다. 그리고 단일의 원소(Si는 제외)로 이루어진 금속 외, 각종 합금도 이용 가능하다. 본 발명의 한 실시형태에서, 단일층 그래핀을 본 발명의 트랜지스터에서 사용하는데 있어서, 그래핀을 바로 성장해서 사용할 수 있다. 방법은 아래와 같이 설명된다. 탄소용해층을 준비 한 후 분위기 온도를 가한다. 그러면 그래핀이 단일층 혹은 멀티층으로 형성된다. 탄소용해층을 일정 torr 압력, 일정 온도 이상에서 열처리하면, 탄소용해층에서 위에 있는 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금-Si는 제외) 이 승화하면서, 탄소용해층 상에 멀티층 그래핀이 형성된다. 멀티층 그래핀에서 그래핀층의 수는 열처리 조건에 따라 달라질 수 있다. 멀티층 그래핀은 탄소-금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금) 사이의 결합이 깨지면서 대략 3-4층의 탄소층이 재배열되어서 단일층 그래핀을 형성한다. 이러한 승화과정이 계속되면서 멀티층 그래핀이 형성된다. 탄소용해층에서 멀티층 그래핀과 접촉하는 최상층은 탄소로 이루어져 있으며, 그 아래의 층은 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)과의 결합력이 상대적으로 강하나, 그래핀층의 전기적 고유 특성을 가지지 않는다. 이 층을 이하에서는 예비층이라 칭한다(추가적으로, 발생 할 수 있는 금속의 산화물을 환원 가능한 환원제가 그래핀 생성과정에서 구비될 수 있다). 이어서, 예비층과의 결합력이 약한 멀티층 그래핀을 탄소용해층로부터 제거한다.
이어서, 예비층을 단일층 그래핀으로 전환한다. 예비층은 그 아래의 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)과 결합을 하고 있다. 탄소용해층을 수소 또는 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금-단일 금속 또는 합금을 의미할 수 있음)의 개스 분위기에서 열처리하면 상기 예비층과 결합된 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)과 수소가 예를들어, 니켈-수소 결합을 하며, 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금)의 개스를 사용하는 경우 예비층과 결합된 본 발명의 한 실시형태에서 예를들어, 니켈과 철의 개스가 니켈-철 결합을 하므로, 상기 예비층은 니켈과의 결합력이 깨지며, 따라서, 상기 예비층은 그래핀 특성을 가진 단일층 그래핀으로 된다(추가적으로, 발생 할 수 있는 금속의 산화물을 환원 가능한 환원제가 그래핀 생성과정에서 구비될 수 있다). 그 이후, 남은 탄소용해층을 식각(또는 에칭)으로 제거하는 공정을 구비하여, 단일층 그래핀을 구비한다(또는 예비층에서 단일층 그래핀이 형성된 후 전사공정으로 구비할 수도 있다.)그 이후, 본 발명에서 제시하는 장벽조정회로를 구비한다. 본 발명의 한 실시적인 형태로, 상기 멀티층 그래핀을 제거하는 방법에는 (a). 상기 멀티층 그래핀 사이와 상기 예비층 사이로 산 또는 알칼리 금속을 삽입시키는 단계; 및 상기 멀티층 그래핀을 접착물질 또는 초음파로 제거하는 단계;, (b). 상기 멀티층 그래핀 상으로 폴리머 지지부재를 형성하는 단계; 및 상기 폴리머 지지부재를 상기 탄소용해층과 마주보는 방향으로 당기는 단계; (c). 접착물질를 사용하여 제거하는 단계, 로 구성되는 (a) 내지 (c), 중 하나 이상 선택되는 방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 여러 가지 원인에 의해, 금속의 산화물이 탄소용해층에 생겨 버리는 일이 있을 수 있는데, 본 제조 방법에서는, 환원제를 공급함으로써, 금속의 산화물이 탄소용해층상에 잔류해 버리는 것을 방지하는 것으로, 양호한 그래핀을 얻을 수 있다.
본 발명의 한 실시형태에서, 단일층 그래핀을 제조하기 위한 멀티층 그래핀을 제거하는 방법에서, 멀티층 그래핀 사이와 상기 예비층 사이로 산 또는 알칼리 금속을 삽입시키는 단계; 에 있어서, 상기 방법은,
a. 탄소용해층 상에 멀티층 그래핀 성장 단계; 및
b. 성장된 멀티층 그래핀 성장웨이퍼를 산 또는 알칼리금속 증기 분위기 상에 위치시키거나, 증기를 투입하는 단계; 및
c. 산 또는 알칼리금속 증기가 멀티층 그래핀 사이와 상기 예비층 사이로 삽입되는 단계;로 구성되는 a 부터 c 의 단계를 구비할 수 있다.
본 발명의 한 실시형태에서, 단일층 그래핀을 제조하기 위한 멀티층 그래핀을 제거하는 방법에서, 멀티층 그래핀 사이와 상기 예비층 사이로 산을 삽입시키는 단계; 에 있어서, 상기 방법은,
a. 탄소용해층 상에 멀티층 그래핀 성장 단계; 및
b. 성장된 멀티층 그래핀 성장웨이퍼를 산 용액에 투입하는 단계; 및
c. 산이 멀티층 그래핀 사이와 상기 예비층 사이로 삽입되는 단계;로 구성되는 a 부터 c 의 단계를 구비할 수 있다.
본 발명의 한 실시형태에서, 예비층 상에 그래핀층이 형성되지 않은 것을 확인하는 방법에는 라만 스펙트럼을 이용한다. 멀티층 그래핀의 층수가 낮아짐에 따라서 그래핀층의 압축 스트레인이 감소하며, 이에 따라 2D 피크의 파수가 감소되는 방향으로 이동한다, 즉 라만 스펙트럼에서 그래핀 피크인 2D 피크의 존재여부를 확인한다. 2D 피크가 없으면 멀티층 그래핀이 모두 예비층으로부터 제거된 것으로 확인할 수 있다.
본 발명의 한 실시형태에서, 멀티층그래핀성장방법은 탄소용해층이 사용되며, 탄소용해층은 금속과 탄소와의 혼합체로, 탄소와 금속의 혼합체를 가열(일정수준 이상의 온도)함으로서, 금속에 탄소가 용해한 층을 의미한다(금속층 구비(또는 증착) 후 탄소층 구비, 그 후 가열된 층(그리하여 탄소층이 용해되어 구비되는 탄소용해층), 그 이후, 추가적으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다). 그 이후, 탄소용해층에 분위기 온도를 가한다. 그러면 그래핀이 단일층 혹은 멀티층으로 형성한다. 탄소용해층을 일정 torr 압력, 일정 온도 이상에서 열처리하면, 탄소용해층에서 위에있는 금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금-Si는 제외) 이 승화하면서, 탄소용해층 상에 멀티층 그래핀이 형성된다. 멀티층 그래핀에서 그래핀층의 수는 열처리 조건에 따라 달라질 수 있다. 멀티층 그래핀은 탄소-금속(예를들어, 철, 니켈, 코발트, 중 선택되는 것 또는 합금) 사이의 결합이 깨지면서 대략 3-4층의 탄소층이 재배열되어서 단일층 그래핀을 형성한다. 이러한 승화과정이 계속되면서 멀티층 그래핀이 형성된다(추가적으로, 발생 할 수 있는 금속의 산화물을 환원 가능한 환원제가 그래핀 생성과정에서 구비될 수 있다), 이 후, 남은 탄소용해층을 식각(또는 에칭)으로 제거하는 공정을 구비하여(또는 탄소용해층에서 멀티층 그래핀이 형성된 후 전사공정으로 구비할 수도 있다.), 본 발명의 한 실시형태에서, 상기 멀티층 그래핀 성장과정에서 탄소용해층이 모두 소진될 수 있으며, 탄소용해층이 모두 소진될 경우 멀티층 그래핀이 기판(10)에 직접 접하게 된다. 상기 일면에서 멀티층 그래핀을 구비한 이후, 본 발명에서 제시하는 장벽조정회로를 구비하기 위한 제조공정이 구비된다.
본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 제조방법은 반응기에서, 대략 10-9 torr 압력, 1400 ℃ 이상에서, 수십분 열처리하면, 탄소용해층 위에 있는 금속(또는 합금)이 승화하면서, 탄소용해층상에 단일층 또는 멀티층 그래핀이 형성된다.
본 발명의 한 실시형태에서, 기판에 증착되는 금속층 또는/및 탄소층의 두께는 10nm 내지 1000nm 두께, 또는 100nm 내지 10 마이크로미터, 로 형성될 수 있다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터 또는 전자부품을 제조하는 방법은, (1). 그래핀 구비, (2). 금속층 증착, (3). 탄소층 구비, (4). 가열하여 탄소용해층 구비, (5). 단일층 그래핀이나 멀티층 그래핀 구비(방법은 일면에서 설명하였음), (6). 단일층 그래핀이나 멀티층 그래핀의 패터닝, (7). 탄소용해층 식각(패터닝)하여(또는 멀티층 그래핀이 기판으로 사용된 그래핀에 직성장한 상태에서 패터닝하여) 그래핀의 양자점(Quantum dot)을 구비로 구성되는 제조방법을 구비하여 그래핀의 양자점(Quantum dot)을 구비할 수 있다. 그 이후, 발명의 한 실시형태에서, 페이스 투 페이스(웨이퍼 대 웨이퍼) 결합방식을 사용하여 그래핀 굽힘 트랜지스터 또는 그래핀 굽힘 트랜지스터를 구비하는 전자부품을 구비할 수 있다.
본 발명의 한 실시형태에서, 탄소용해층의 금속은 Ni, Co, Fe, Pt, Pd, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 및 Zr로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 합금을 사용할 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알칸싸이올 자기조립단분자막(SAM of Alkanethiols)을 의미할 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알킬(Alkyl) 자기-조립 단분자막(SAM)을 의미할 수 있다. 그래핀 표면에서, 안정하고 밀집된 유기 단분자막은 사용이 용이하며, 자유로운 조정이 가능한 박막 또는 마스크로서 유용하게 사용될 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알킬실록산 자기조립단분자막(SAM of Alkylsiloxanes)을 의미할 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 알칸인산(Alkanephosphonic Acid) 자기-조립 단분자막(SAM)을 의미할 수 있다. 알칸인산의 산(acid) 부분은 약간의 가열을 통해 그래핀 표면 위에 강하게 고정되는데, 이를 통해 정렬된 알칸사슬 박막을 얻을 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)은 Dihydroxyphenylethylamine(Dopamine)(디 하이드 록시 페닐 에틸 아민-도파민) 자기-조립 단분자막(SAM)을 의미할 수 있다. Dihydroxyphenylethylamine(Dopamine)(디 하이드 록시 페닐 에틸 아민-도파민)은 그래핀 표면에 대해 강한 고정력을 갖을 수 있다.
본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, (a) 단일층 그래핀 또는 멀티층(다층) 그래핀층 상에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)하는 단계; (b) 상기 자기-조립 단분자막(SAM)을 마스크로 이용하여 상기 단일층 그래핀 또는 멀티층(다층) 그래핀층을 식각(예를들어, 에너지원을 조사)하는 단계; (d). 자기-조립 단분자막(SAM)을 제거(예를들어, 용매로 세척(또는 용매에 침잠 후 초음파로 제거), 또는 열로 제거), 로 구성되는 상기 (a) 내지 (d) 의 방법을 본 발명의 제조방법에 부분적으로 포함할 수 있다.
본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, (a). 하나 이상의 층을 구비하는 그래핀 표면에 폴리메틸 메타크릴레이트(PMMA)을 마스크로 구비하는 단계; (b). 상기 폴리메틸 메타크릴레이트(PMMA)이 구비된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 단계; (c). 상기 폴리메틸 메타크릴레이트(PMMA)을 아세톤으로 제거하는 단계, 로 구성되는 상기 (a) 내지 (c) 의 방법을 본 발명의 제조방법에 부분적으로 포함할 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)을 흡착시키는 단계는 자기조립 단분자를 단일층 또는 멀티층 그래핀에 프린팅 시켜 흡착시키는 단계를 구비할 수 있다.
본 발명의 한 실시형태에서, 자기-조립 단분자막(SAM)을 구비하는 단계는 프린팅 방법을 이용하여 선택적으로 자기-조립 단분자막(SAM)을 단일층 또는 멀티층 그래핀에 구비할 수 있다.
본 발명의 한 실시형태에서, 프린팅 방법은 잉크젯 프린팅 방법, 컨택 프린팅 방법 등을 모두 포함한다.
본 발명의 한 실시형태에서, 잉크젯 프린팅은 아래와 같이 설명된다. 먼저 자기-조립 단분자 용액을 이용하여 잉크를 준비한다. 그리고 잉크를 준비하는 과정에서 잉크의 점도, 표면장력, 용해도 등을 조절하여 잉크 방울의 형성과 자기-조립 단분자막(SAM) 패턴의 크기를 조절할 수 있다. 다음으로 준비된 잉크를 잉크젯 프린팅 기계에 구비하고, 잉크를 분사시키기 위하여 전압 펄스를 조절한다. 잉크의 점도, 표면장력, 용해도 또는 전압 펄스를 조절하여 최종적으로 패턴의 크기와 물성이 결정된다. 이에 따라 자기-조립 단분자막(SAM) 패턴의 패턴 라인의 폭을 수 nm 내지 수백㎛로 조절할 수 있으며, 자기-조립 단분자막(SAM) 패턴 라인 사이의 간격을 수 ㎚에서 수백 ㎛까지 조절할 수 있다. 전압 펄스의 조절이 끝난 잉크젯 프린팅 기계를 이용하여 원하는 패턴의 형상으로 단일층 또는 멀티층 그래핀 상에 잉크를 분사한 뒤 소결과정을 실시하여 자기-조립 단분자막(SAM)을 형성한다.
본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, 자기-조립 단분자막(SAM)을 마스크로 이용하여, 그래핀 식각을 원자 단위로 제어하면서 그래핀의 식각 깊이를 용이하게 선택적으로 제어할 수 있다. 예를 들어, 본 발명의 그래핀 원자층이 식각되는 그래핀 제조방법을 1 회 수행함으로써 하나 이상의 층을 구비하는 그래핀의 단수 층을 식각할 수 있으며, 상기 본 발명의 그래핀 원자층이 식각되는 그래핀 제조방법을 2 회 이상 수행함으로써 하나 이상의 층을 구비하는 그래핀의 복수 층을 조절하며 식각할 수 있다.
본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법에 있어서, 상기 그래핀층의 구조에는 상기 그래핀층이 평면으로 층층이 중첩된 것 이외에도 계단식으로 중첩된 것이 포함될 수 있고, 상기 계단식으로 중첩된 경우에는 상기 그래핀의 원자층 식각 방법을 약 1 회 수행함으로써 최상층의 그래핀층 약 1 개 층만 이 식각되는 것이 아니라, 일부 노출되어 있는 하부 그래핀층들도 함께 식각되는 것일 수 있다. 이와 같은 경우들을 모두 포함하기 위하여, 본 발명의 한 실시예에서는, 상기 그래핀의 원자층이 식각되는 그래핀 제조방법을 약 1 회 수행함으로써 상기 그래핀에 포함된 그래핀층의 "단수 층"이 식각된다고 표현하였으나, 이에 한정되지는 않는다.
또한, 본 발명의 그래핀 원자층이 식각되는 그래핀 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로는 하나 이상의 층을 구비하는 그래핀 표면에 자기-조립 단분자막(SAM)을 마스크로 이용하는 것, 및 상기 자기-조립 단분자막(SAM)이 구비(또는 흡착 또는 부착)된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 것을 통해 경제적으로 수행될 수 있다.
본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은, 하나 이상의 층을 구비하는 그래핀 표면에 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)하는 것; 및 상기 자기-조립 단분자막(SAM)이 구비(또는 흡착 또는 부착)된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 것을 포함하는, 그래핀 원자층이 식각되는 그래핀 제조방법을 제공한다.
본 발명의 한 실시형태에서, 에너지원은 레이저, 플라즈마, 중성빔, 이온빔, 열에너지, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있다.
본 발명의 한 실시형태에서, 중성빔은 비반응성 기체를 함유하는 중성빔을 포함하는 것일 수 있다.
본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 1 회 내지 100회 이상 반복 수행되는 것을 포함하는 것일 수 있다.
본 발명의 한 실시형태에서, 중성빔은, Xe, He, Ar, N2, Ne, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 기체를 함유하는 중성빔을 포함하는 것일 수 있다.
본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 에너지원을 조사하는 것 이후에 에너지원을 조사함으로써 발생된 식각 부산물을 자기-조립 단분자막(SAM)과 함께 유기용매(또는 이에 한정되지 않는 제거물질)로 제거하는 것을 추가 포함하는 것일 수 있다.
본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은, 자기-조립 단분자막(SAM)을 구비(또는 흡착 또는 부착)하여 하나 이상의 층을 구비하는 그래핀을 식각시키는 단계 이후에, 자기-조립 단분자막(SAM)을 유기용매 또는 열로 제거하는 것을 추가 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법을 구비한다. 본 발명의 한 실시형태에서, 상기 유기용매로 제거하는 것은 유기용매에 담근 후 초음파 분해(sonication)하는 방법을 사용할 수 있다.
본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 식각 부산물을 제거하는 것 이후에 상기 하나 이상의 층을 구비하는 그래핀을 열처리하는 것을 추가 포함하는 것일 수 있다. 한 실시적인 예로, 상기 열처리에서 자기-조립 단분자막(SAM)을 같이 제거하는 공정이 추가 될 수 있다.
본 발명의 한 실시형태에서, 그래핀 원자층이 식각되는 그래핀 제조방법은 자기-조립 단분자막(SAM)과 식각 부산물을 제거하는 것 이후에 상기 하나 이상의 층을 구비하는 그래핀을 열처리하는 것을 추가 포함하는 것일 수 있다. 여기에서, 상기 열처리는 상기 에너지원으로서의 열에너지와는 다른 종류의 것이다. 본 발명의 한 실시형태에서, 상기 열처리는 어닐링 공정으로 수행되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 에너지원을 조사하는 공정은 다양한 형태의 에너지원 발생 장치를 사용함으로써 수행될 수 있다. 본 발명의 한 실시형태에서, 0 eV 초과 내지 약 40 eV의 에너지를 적용 할 수 있는 다양한 종류의 에너지원 발생 장치를 이용하여 상기 에너지원이 조사될 수 있지만 이에 한정되지는 않는다.
본 발명의 한 실시형태에서, 본 발명에서 제시하는 그래핀 원자층이 식각되는 그래핀 재조방법은 본 발명의 명세서에서 그래핀을 패터닝, 그래핀을 식각, 패터닝된 그래핀, 이 주어질 때마다 주어지는 공정을 대체하여 수행될 수 있다.
본 발명의 한 실시형태에서, 단일층 또는 멀티층 그래핀을 구비하는 방법은, 여러 단계들을 추가 포함할 수 있으나, 기본적으로 멀티층 그래핀을 구비(또는 성장)하는 단계; 및 멀티층 그래핀에 에너지원을 조사하는 단계; 및 멀티층 그래핀에 에너지원을 조사하여 그래핀의 층수를 조절하여 단일층 또는 멀티층 그래핀을 구비하는 단계; 구비하는 것을 특징으로 하는 그래핀의 제조 방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 어닐링은, 업계에 공지된 어닐링 방법을 당업자가 선택하여 수행할 수 있다. 예를 들어, 상기 어닐링은 Ar, O2, N2, O3, N2O, H2O2, H2O, 및 이들의 조합으로 이루어지는 군에서 선택되는 것을 포함하는 기체 분위기 하에서 수행되는 것일 수 있다. 또는, 상기 어닐링은 급속 열처리함으로써 수행되는 것일 수 있다. 예를 들어, 상기 급속 열처리는 산화품질을 높이기 위한 목적으로 수행되는 것일 수 있다.
본 발명의 한 실시형태에서, 에너지원의 조사 공정에서 높은 에너지를 가진 에너지원이 그래핀 표면뿐만 아니라 하부의 그래핀에도 일부 물리적 손상을 가할 수 있으며, 이와 같은 물리적 손상은 상기 어닐링을 추가 수행함으로써 상기 하부의 그래핀층에서 일어난 물리적 손상을 좀더 보완 가능하다.
본 발명의 한 실시형태에서, 에너지원의 조사 공정을 통해 자기-조립 단분자막(SAM)의 구비(또는 흡착 또는 부착)없이 하나 이상의 그래핀층에 에너지원을 조사를 하여, 그래핀층의 두께를 조절하여 구비하는 단일층 또는 멀티층 그래핀을 제조하는 방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터를 제조하는 방법은, <Ⅰ>. (1). 기판세척, (2). 기판식각, (3). 식각 부위에 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다, (4). PMMA층 drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)), (5). Ni 증착, (6). Ni 한쪽면 식각, 또는 이온빔 홀뚫기, 또는 에칭(하부의 PMMA를 충분히 용해할 수 있으며, 마스크가 구비되어 위치를 조절함), 본 발명의 한 실시예에서, 마스크는 폴리메틸 메타크릴레이트 (poly methyl methacrylate (PMMA)) 로 만들어진다. 추가적인 선택으로(또는 Ni 증착단계 이후) 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (7). PMMA층 아세톤으로 용해, (8). 마스크 제거(7번공정에서 같이 제거될 수 있음), (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소는 Ni의 양쪽면에 그래핀 성장이 이루어진다. (10). 상부측 그래핀 패터닝(그래핀 패터닝전에 아세톤 용액이 흘러들어간 구멍을 매꾼다(또는 증착한다), (11). Ni 식각(또는 에칭), 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다. 또는 <Ⅱ>. (1). 기판세척, (2). 기판식각, (3). 식각 부위에 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다, (4). Cu 또는 Ni 증착, 추가적인 선택으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 Cu 또는 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소는 Cu 또는 Ni 상부면에 그래핀 성장이 이루어진다. (6). 상부측 그래핀 패터닝, (7). Cu 또는 Ni 식각(또는 에칭), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다. 또는 <Ⅲ>. (1). 기판세척, (2). 기판식각, (3). 식각부위에 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다, (4). 금속층(예를들어, 철, 니켈, 중 선택되는 것) 증착, (5). 탄소층 구비, (6). 금속층(예를들어, 철, 니켈, 중 선택되는 것)에 탄소층을 용해(탄소용해층-가열공정), 추가적으로 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 바람직한 수준으로 조절한다. (7). 이후 다층 그래핀(또는 멀티층그래핀) 또는 단일층그래핀을 구비한다(본 발명의 명세서 일면에 자세히 설명하였음), 그 이후 추가적인 선택으로 그래핀층을 패터닝한다. (8). 식각(또는 에칭, 에칭가스, 담금)로 남은 탄소용해층 제거, 또는 7 번 과정에서 탄소용해층이 완전히 제거되며, 멀티층 그래핀이 기판에 접한다. 그 이후 추가적인 선택으로 멀티층 그래핀을 패터닝한다, (9). 절연층 또는 PMMA층 또는 절연층과 PMMA층 구비, (10). 장벽조정회로 구비(일 실시예로, 장벽조정회로 구비 후 PMMA층을 용해), (11). 페이스 투 페이스(face to face) 결합, 로 구비되는 (1) 내지 (11)의 공정순서를 구비한다.
발명의 한 실시형태에서, 일면에서 제시하는 공정(<Ⅰ>의 공정, <Ⅱ>의 공정, <Ⅲ>의 (1) 내지 (8) 공정) 그 이후, 소스층 (그래핀과 연결되는 좌측부-소스) 은, 메탈로 구성되며, (A). 드레인층 (그래핀과 물리적으로 갭(여기서는 높낮이-페르미레벨의 높이조절을 의미한다)이 구비되어 있는 우측부-드레인) 은 추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한 구리 (Cu) 로 구성된다(물론, 그래핀 또는 다른 메탈이 구비되고 장벽조정회로 웨이퍼와 컨텍부분만 Cu로 구비가 가능하다), (B). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체로 그래핀과 쇼키 장벽(Schottky Barrier)을 구성하고-페르미레벨의 높이조절로도 의미될 수 있다) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), (C). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체가 그래핀과 물리적인 갭을 구비하며(여기서는 높낮이-페르미레벨의 높이조절을 의미한다) 쇼키 장벽(Schottky Barrier)을 구성하고) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), 로 구성되는 (A) 내지 (C) 중 선택되는 것을 구비한다.
따라서, 상기 메탈은 그래핀층(들)의 노출된 부분들과 그래핀과 연결되는 좌측부-소스만 컨택한다(물론, 드레인도 메탈이 구비될 수 있지만 컨택은 구리층이다). 소스층은 전자빔 증착 (e-beam evaporation) 과 스퍼터링(sputtering) 을 이용하여 두께가 약 1 나노미터에서 100 나노미터정도가 되도록 증착되고, 드레인층(Cu)은 화학적(또는 기상화학적) 증착을 이용하여 두께가 약 5 나노미터에서 800 마이크로미터 (μm) 정도가 되도록 증착될 수 있다. 이 후 (a). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법)을 사용하여 상기 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/기판 위에 증착된다), (b). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, 또는 (a). 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/위에 PMMA drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)), (b). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법), (c). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, (d). PMMA층 용해하여 진공층 형성(방법은 일면에서 설명하였음), 로 구성되는 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제작이 가능하다. 이 후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로 웨이퍼 를 통합하는데 사용되는 페이스 투 페이스(face to face) 결합방식을 사용한다. 장벽조정회로 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어져 있다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 장벽조정회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어질 수도 있다.
상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 그래핀 굽힘 트랜지스터들은 상기 프로세스 동안에 파괴되지 않는다. 발명의 한 실시형태에서, 구리 대 구리 결합 대신에 400°C 근처로 결합되는 전도성 물질이 사용될 수 있다.
3D 통합은 그래핀 굽힘 트랜지스터를 위해 패키징과 집적회로 기술의 갭을 충족하기 위한 매우 유망한 기술이다. CMOS 디바이스 층들을 쌓는 기술은 알려져 있다. 3D 통합기술 은 스케일링 없이도 시스템의 성능을 향상시킬 수 있는 새로운 방법이 될 수 있다. 또한, 그래핀내에서 이동성이 매우 높은 캐리어들과 함께, 인터커넥트들의 기생저항과 기생용량이 전체 회로의 성능을 결정하는데 더욱 중요하게 될 것이다. 이런 관점에서, 3D 통합은 그래핀 굽힘 회로에 큰 장점을 제공한다. 그러한 장점들로는 (a) 전체 배선길이의 감소 및 그로 인한 인터커넥트 지연시간의 감소, (b) 칩들간 인터커넥트들의 현저한 증가 그리고 (c) 이질적인 (dissimilar) 재료들, 프로세스 기술들 및 기능들의 통합 능력 등을 포함한다. 이들 장점들 중에서, 상기 항목 (c) 는 본 발명에서, 그래핀을 구비할때 발생하는 열버짓 문제 (thermal budget issue) 를 해결하는 좋은 방법이 될 수 있다.
따라서, 그래핀 굽힘 회로들을 생산하기 위한 본 발명 기술의 장점들은 다음과 같다: 1) 전술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 구리촉매성장방법, 니켈촉매성장방법, 멀티층그래핀성장방법, 단일층그래핀성장방법)에 의해서 그래핀이 구비될 수 있다. 2) 탄소재료들로부터의 잠재적 오염 없이 표준 클린룸 (standard clean-room) 시설에서 장벽조정회로가 포함된 복합회로(예를들어, 장벽조정회로(CMOS 회로))가 사전 제조될 수 있다. 3) 웨이퍼 결합 프로세스에서의 정렬 (alignment) 은 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것들이 하나 이상 구비되는 그래핀 굽힘 회로에 있어서, 항상 그래핀 굽힘 회로의 바람직한 위치에 결합되게 해 준다. 4) 프로세스 중의 온도, 습식 식각, 가스 분위기 (gas ambient) 와 같이 기존 CMOS 디바이스(예를들어, 장벽조정회로 웨이퍼)에서 요구되는 것들이 여전히 유지될 수 있는데 그 이유는 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것들이 하나 이상 구비되는 그래핀 굽힘 회로가 다른 기판에서 별도로 제조되기 때문이다. 5) 그래핀 굽힘 회로들의 경우 인터커넥트들에 의해 지배되는, 회로 지연시간이 상당히 감소된다.
더하여, 상기 그래핀 굽힘 회로웨이퍼와 (구리 대 구리(copper-to-copper)) 결합된 장벽조정회로 웨이퍼는 일정이상 제거한 후, 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될수 있다. 또는 장벽조정회로 웨이퍼와 (구리 대 구리(copper-to-copper))결합된 그래핀 굽힘 회로웨이퍼에서도 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될 수 있다. 본 발명의 한 실시형태에서, 그래핀 굽힘 회로웨이퍼에 장벽조정회로를 구비하고 그 이후에 COMS 웨이퍼가 페이스 투 페이스(face to face) 결합할 수 있다. 본 발명의 한 실시형태에서, 그래핀 굽힘 회로웨이퍼에 COMS 웨이퍼가 페이스 투 페이스(face to face) 결합한 이후, 장벽조정회로를 구비할 수 있다.
본 발명의 한 실시예에서, 본 발명의 그래핀 굽힘 트랜지스터는, 1) 본 발명의 그래핀 굽힘 트랜지스터를 제조하기 위해서, 2) 페이스 투 페이스 결합기술을 위해서, 로 구성되는 상기 1) 내지 2) 중 하나 이상 선택되는 것을 위해서 하나 이상의 정렬 유지 소자를 사용할 수 있다.
본 발명의 한 실시형태에서, 일면에서 제시하는 페이스 투 페이스(face to face) 결합방식에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분(예를들어, CMP 공정을 거친 절연층)중 선택되는 부분에는 접착층, 접착제, 접착전구체, 중 하나 이상 선택되는 것이 구비될 수 있다. 또한 본 발명의 한 실시형태에서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분(예를들어, CMP 공정을 거친 절연층) 중 선택되는 부분에는 반데르발스 힘이 구비되어 페이스 투 페이스(face to face) 결합방식을 구비 할 수 있다. 또는 접착층, 접착제, 접착전구체, 중 하나 이상 선택되는 것과 반데르발스 힘이 같이 추가로 구비되어 페이스 투 페이스(face to face) 결합방식을 구비 할 수 있다. 발명의 한 실시형태에서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분(예를들어, CMP 공정을 거친 절연층) 중 선택되는 부분에는 표면장력, 계면장력, 중 선택되는 힘이 대체되어 구비될 수 있다.
발명의 한 실시형태에서, 상기 접착층은 접착제, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것을 의미한다. 발명의 한 실시형태에서, 상기 페이스 투 페이스(face to face) 결합방식을 구비하는데 있어서, 상기 결합방식은 접착제, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것을 구비할 수 있다.
본 발명의 한 실시형태에서, 상기 소스와 드레인 메탈 컨택은 구리가 한쪽 웨이퍼에 모두 구비되거나, 양쪽 웨이퍼에 나눠서 구비되어 컨택되는 구조를 구비할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 그래핀과 그래핀의 상부층의 장벽조정회로(CMOS 웨이퍼)를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스들을 이용하여 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로와 장벽조정회로(CMOS 웨이퍼)를 통합하는 단계를 포함하는 3D 통합방법을 사용한다. 그래핀과 그래핀의 상부층의 장벽조정회로(CMOS 웨이퍼)를 분리하여 제조한 다음 나중에 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(CMOS 웨이퍼)의 프로세스 한계를 넘는 그래핀 형성 온도 (graphene formation temperatures) 와 관련된 문제들이 해결될 수 있다. 본 발명의 한 실시형태에서, (1). 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로와 장벽조정회로를 구비하고, (2). CMOS 웨이퍼를 분리하여 제조한 다음 나중에 그 둘을<(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법을 구비할 수 있음은 물론이다. 또는, 본 발명의 한 실시형태에서, (1). 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로를 구비하고, (2). CMOS 웨이퍼를 분리하여 제조한 다음 나중에 그 둘을 <(1)과(2)를> 페이스 투 페이스(웨이퍼 결합 프로세스)에서 통합하는 제조방법 이후, (3). 상기 페이스 투 페이스 결합으로 뒤집어서 결합 단계 이후, 그래핀 굽힘 회로가 구비되어 있는 기판(1)에 장벽조정회로 및 CMOS회로를 형성할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 그래핀 굽힘 회로와 장벽조정회로(CMOS 회로)를 모두 갖는 반도체 디바이스를 의미할 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것의 그래핀 굽힘 회로는 하나 혹은 그 이상의 트랜지스터 디바이스의 능동 회로로서 기능 하도록 구성된다. (여기에서는 또한 "그래핀 굽힘 트랜지스터" 또는“그래핀 굽힘 회로 트랜지스터”로 칭함). 따라서, 상기 방법에서 다음 단계는 하나 이상의 회로의 레이아웃 으로 그래핀층을 그래핀과 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 구비하는 회로로서 구비하는 것이다.
본 발명의 한 실시형태에서, 그래핀층은 자기-조립 단분자막(SAM)을 마스크로 사용한다. 상기 마스크는 단일층 그래핀 또는 멀티층 그래핀의 원하지 않는 부분들을 식각해 버리기 위해 사용될 것이다. 본 발명의 한 실시예에서, 마스크는 자기-조립 단분자막(SAM) 또는 폴리메틸 메타크릴레이트(PMMA)로 구성될 수 있다. 그 다음, (마스크 주변을) 식각해서 그래핀을 패터닝 또는 패턴하며, 이에 의해서 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 한정한다. 본 발명의 한 실시예에서, 상기 그래핀은 산소 플라즈마 (oxygen plasma) 또는 본 발명에서 제시하는 에너지원 에 의하여 식각된다.
그 다음, 절연층 또는 PMMA층 또는 박막층이 증착(또는 코팅)되어 상기 패턴된 그래핀층(들)을 둘러싼다. 본 발명의 한 실시예에서, 절연층은 (증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법) 을 사용하여 상기 패턴된 그래핀/기판 위에 증착된다. 이 절연층 또는 PMMA층 또는 박막층 또는 접착층 은 아래의 목적의 기능을 수행한다. 1) 절연층은 그래핀의 굽힘변형을 이용하는, 단일전자트랜지스터의 양자터널링을 구비하기 위하여 수행된다 또는 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것의 높이조절을 구비하기 위하여 수행된다. 2) 박막층은 그래핀의 굽힘변형을 이용하는, 양자점을 구비하기 위하여 수행된다(양자점을 구비하기 위해 패터닝된다). 3). 접착층은 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것의 높이조절을 구비하기 위하여 수행된다. 4) PMMA층은 PMMA층 상부에 절연층을 구비한 상태로 그래핀위에 AIR층, 진공층, 중 선택되는 것을 형성하기 위하여 수행된다. 상기 AIR층, 진공층, 중 선택되는 것은 그래핀을 충분히 굽힘변형하여 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결하는데 필요하다. 발명의 한 실시형태에서, 쇼키 장벽(Schottky Barrier)의 높이조절을 구성하기 위해 그래핀과 반도체를 접합하여 쇼키 장벽(Schottky Barrier)을 구성하고, 그래핀을 굽힘변형하여 대기전력문제를 해결한다. 본 발명의 한 실시형태에서, 절연층 또는 PMMA층 또는 박막층이 구비되지 않고 상기 패턴된 그래핀층으로만도 그래핀 굽힘 회로가 구비된다.
본 발명의 한 실시형태에서, 그래핀을 굽힘변형하는 것은 그래핀을 위치이동 하는 것을 포함하는 의미로 해석될 수 있다. 또는 위치이동으로 대체하여 해석될 수도 있다(명세서의 복잡함을 방지하기 위하여). 따라서, 그래핀의 굽힘변형이라고 제시한 것은 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 해석될 수 있다.
그 다음, 메탈 컨택의 형성을 위한 그래핀층(들)의 영역들을 노출시킨다(예를들어, 리소그래피 공정). 발명의 한 실시형태로, 절연층 또는 PMMA층 내로 그래핀층(들) 의 부분들을 리소그래피 공정기술로 노출할 수 있다.
그 이후, 소스층 (그래핀과 연결되는 좌측부-소스) 은, 메탈로 구성되며, (A). 드레인층 (그래핀과 물리적으로 갭(여기서는 높낮이-페르미레벨의 높이조절을 의미한다)이 구비되어 있는 우측부-드레인) 은 추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한 구리 (Cu) 로 구성된다(물론, 그래핀 또는 다른 메탈이 구비되고 장벽조정회로 웨이퍼와 컨텍부분만 Cu로 구비가 가능하다), (B). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체로 그래핀과 쇼키 장벽(Schottky Barrier)을 구성하고-페르미레벨의 높이조절로도 의미될 수 있다) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), (C). 드레인층 (그래핀과 쇼키 장벽(Schottky Barrier)을 구성하기 위한 우측부-드레인은 실리콘, 또는 반도체가 그래핀과 물리적인 갭을 구비하며(여기서는 높낮이-페르미레벨의 높이조절을 의미한다) 쇼키 장벽(Schottky Barrier)을 구성하고) 그 후에, 실리콘 또는 반도체에 구리 (Cu)가 구비된다(추후 웨이퍼 결합 단계에서 접착(adhesion) 이 가능한), 로 구성되는 (A) 내지 (C) 중 선택되는 것을 구비한다.
따라서, 상기 메탈은 그래핀층(들)의 노출된 부분들과 그래핀과 연결되는 좌측부-소스만 컨택한다(물론, 드레인도 메탈이 구비될 수 있지만 컨택은 구리층이다). 소스층은 전자빔 증착 (e-beam evaporation) 과 스퍼터링(sputtering) 을 이용하여 두께가 약 1 나노미터에서 100 나노미터정도가 되도록 증착되고, 드레인층(Cu)은 화학적(또는 기상화학적) 증착을 이용하여 두께가 약 5 나노미터에서 800 마이크로미터 (μm) 정도가 되도록 증착될 수 있다. 이 후 (a). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법)을 사용하여 상기 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/기판 위에 증착된다), (b). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, 또는 (a). 그래핀(또는 그래핀 패터닝이 추가될 수 있으나 간략한 설명을 위해 설명하지 않았음-패터닝된 그래핀)/위에 PMMA drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)), (b). 절연층 증착(증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법), (c). 화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 5 나노미터에서 100 나노미터 정도가 되도록 줄이기 위하여 연마된다, (d). PMMA층 용해하여 진공층 형성(방법은 일면에서 설명하였음), 로 구성되는 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제작이 가능하다. 이 후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로 웨이퍼 를 통합하는데 사용되는 페이스 투 페이스(face to face) 결합방식을 사용한다. 장벽조정회로 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어져 있다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 장벽조정회로 웨이퍼와 페이스 투 페이스(face to face) 결합을 하기 위하여 뒤집어질 수도 있다.
상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 그래핀 굽힘 트랜지스터들은 상기 프로세스 동안에 파괴되지 않는다. 발명의 한 실시형태에서, 구리 대 구리 결합 대신에 400°C 근처로 결합되는 전도성 물질이 사용될 수 있다.
본 발명의 한 실시형태에서, 장벽조정회로(CMOS 디바이스)웨이퍼 는 장벽조정회로와 배선 (wiring) 과 기타 CMOS 구조 및/또는 디바이스를 포함하며, 그것은 일반적으로 웨이퍼상에 형성된다. 본 발명의 한 실시예에서, 상기 장벽조정회로(CMOS 디바이스)층은 CMOS 트랜지스터 및/또는 디지털 신호처리 및/또는 디지털 대 아날로그 신호변환 및/또는 아날로그 대 디지털 신호변환용 회로를 포함할 수있다.
본 발명의 한 실시예에서, 장벽조정회로(CMOS 디바이스)웨이퍼은 CMOS 배선, 구조 및/또는 디바이스가 형성될 수 있으며, 이는 잘 알려져 있다. 가능한 CMOS 배선, 구조들 및/또는 디바이스들에는 메탈 라인들, 비아들(vias), 메모리 및/또는 FET와 같은 논리 트랜지스터들이 포함될 수 있으나, 이에 한정되는 것은 아니다. CMOS 배선, 구조들 및/또는 디바이스들과 그리고 벌크 실리콘 혹은 SOI 웨이퍼 상에서 그것들을 형성하는 기술은 잘 알려져 있다. 본 발명의 한 실시예에서, 그래핀 굽힘 트랜지스터는 절연층, Air층, 진공층, 접착층, 중 선택되는 것을 구비하며, 그래핀로부터 분리된, 장벽조정회로(게이트)는 하나 이상의 그래핀의 굽힘변형을 통하여 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이 선택되는 것으로 전자의 흐름을 조절한다. 본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 1) 그래핀 굽힘 트랜지스터의 그래핀 굽힘 회로들에 대한 메탈 컨택들이 장벽조정회로(CMOS 디바이스) 웨이퍼에 제공된다. 2) 그래핀 굽힘 트랜지스터의 그래핀 굽힘 회로 및 장벽조정회로들에 대한 메탈 컨택들이 CMOS 디바이스 웨이퍼에 제공된다. 3) 그래핀 굽힘 트랜지스터의 그래핀 굽힘 회로들에 대한 메탈 컨택들이 CMOS 디바이스 웨이퍼에 제공된다. 페이스 투 페이스 결합 그 이후, 장벽조정회로가 구비된다, 로 구성되는 상기 1) 내지 3) 중 선택되는 것을 구비한다.
본 발명의 한 실시형태에서, 그래핀굽힘회로의 컨택들은 CMOS 디바이스층 내에서 여러 CMOS 배선, 구조들 및/또는 디바이스들과 연결되어 있다.
본 발명의 한 실시형태에서, 본 발명은 웨이퍼 결합 프로세스들을 이용하여 그래핀 굽힘 회로와 장벽조정회로(CMOS 회로)를 통합하는 단계를 포함하는 새로운 3D 통합방법을 사용한다. 그래핀 굽힘 회로와 장벽조정회로(CMOS 회로)를 분리하여 제조한 다음 나중에 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(CMOS 웨이퍼)의 한계를 넘는 그래핀 형성 온도 (graphene formation temperatures) 와 관련된 문제들이 해결될 수 있다. 본 발명의 한 실시형태에서, (1). 그래핀 굽힘 회로와 그래핀의 상부층의 장벽조정회로와 (2). CMOS 웨이퍼를 분리하여 제조한 다음 나중에 그 둘을<(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법을 구비할 수 있음은 물론이다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 장벽조정회로의 위치는 그래핀의 상부에 있는 것을 원칙적으로 표한하였지만, 그래핀의 하부에도 구비될 수 있으며, 그래핀의 하부에 구비되어, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 본 발명의 한 실시형태에서, 그래핀의 하부에 구비되는 장벽조정회로는 그래핀 굽힘 회로를 구비한 후에 페이스 투 페이스 결합으로 뒤집어서 결합 후, 그래핀 굽힘 회로가 구비되어 있는 기판에 장벽조정회로를 형성할 수 있다.
본 발명의 한 실시형태에서, 본 발명은, 단일층 그래핀 제조방법, 멀티층 그래핀 제조방법, 그래핀 원자층이 식각되는 그래핀 제조방법, 페이스 투 페이스 결합방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 방법을 구비하는 그래핀 굽힘 트랜지스터, 및 상기 그래핀 굽힘 트랜지스터를 하나 이상 구비하는 CPU, 메모리, 마이크로프로세서, 전자장치, 전자부품, 중 하나 이상 선택되는 것을 구비할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는: 제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
제 2 웨이퍼에 형성된 장벽조정회로(CMOS)디바이스층, 상기 장벽조정회로(CMOS)디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 및 상기 장벽조정회로(CMOS)디바이스층까지 연장되는 복수의 컨택들을 포함하되,
상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,
그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 장벽조정회로(CMOS)디바이스층, CMOS디바이스층, 뒤집혀진 그래핀 굽힘 회로 웨이퍼, 중 선택되는 것은 하나 혹은 그 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 제 1 웨이퍼는 절연 웨이퍼, 절연 상층 (insulating overlayer), 탄소용해층기판, 중 선택되는 것을 갖는 웨이퍼를 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 장벽조정회로(CMOS)디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 제 1 웨이퍼 및 상기 제 2 웨이퍼가 페이스 투 페이스 방향으로 서로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다. 본 발명의 한 실시형태에서, 상기 페이스 투 페이스 방향은, 상하 방향이거나, 좌우측방향, 중 선택되는 방향을 의미한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서,
제 1 웨이퍼 및 상기 제 2 웨이퍼는,
상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 하나를 상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 다른 하나와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서,
제 1 절연층 및 상기 제 2 절연층 사이가 결합되는 방식은
페이스 투 페이스 결합방식에 있어서,
접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
제 2 웨이퍼에 형성된 장벽조정회로(CMOS)디바이스층, 및 상기 장벽조정회로(CMOS)디바이스층까지 연장되는 복수의 컨택들을 포함하되,
상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 장벽조정회로(CMOS)디바이스층 사이가 결합되고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼에서 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,
그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 제 1 절연층 및 상기 장벽조정회로(CMOS)디바이스층 사이가 결합되는 방식은
페이스 투 페이스 결합방식에 있어서,
접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하고 상기 그래핀 굽힘 회로 상부에 장벽조정회로를 구비하고 장벽조정회로를 둘러싸는 제 2 절연층을 구비하는 제 1 웨이퍼; 및
제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 3 절연층 그리고 상기 제 3 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,
상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들 및 장벽조정회로와 접촉하며,
그리고 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로 및 장벽조정회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서,
제 2 절연층 및 상기 제 3 절연층 사이가 결합되는 방식은
페이스 투 페이스 결합방식에 있어서,
접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하는 제 1 웨이퍼; 및
제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,
상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,
그리고 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택들인 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 제 1 웨이퍼 및 상기 제 2 웨이퍼는,
상기 제 1 웨이퍼를 상기 제 2 웨이퍼와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 단계; 및 상기 뒤집혀서 결합된 제 1 웨이퍼에 장벽조정회로를 구비하고, 더하여 CMOS 회로 또는 CMOS회로와 디바이스를 추가로 구비하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다. 본 발명의 한 실시형태에서, 상기 제 1 웨이퍼에 장벽조정회로를 구비하고, 더하여 CMOS 회로 또는 CMOS회로와 디바이스를 추가로 구비하는 단계는 디바이스, 트랜지스터, 배선 등을 포함하여 구비되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터에서, 제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로는 별도로 설명을 기재하지는 않았지만 대면적의 제 1 웨이퍼에 하나 이상의 그래핀 굽힘 회로를 의미할 수 있다. 본 발명의 한 실시형태에서, 장벽조정회로 또한 하나 이상의 장벽조정회로로 의미될 수 있다.
본 발명의 한 실시형태에서, CMOS웨이퍼는 대면적의 CMOS 웨이퍼를 의미할 수 있다.
본 발명의 한 실시형태에서, 제 1 웨이퍼에 구비되는 그래핀 굽힘 회로는 양자점 그래핀 굽힘 회로를 의미할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 페이스 투 페이스 결합은 일면에서 설명하는 제 1 절연층, 장벽조정회로(CMOS)디바이스층, 제 2 절연층, 제 3 절연층, 중 하나 이상 선택되는 것의 페이스 투 페이스 결합되는 면을 기계적 화학적 연마(CMP)공정으로 수행한 후, 페이스 투 페이스 결합으로 결합하는 공정을 포함하고 있음을 의미한다.
본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 그래핀 상부에 AIR층, 진공층, 접착층, 박막층, 중 선택되는 것을 하나 이상 포함하는 것으로 의미된다.
본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 그래핀의 대기전력문제를 해결하는 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것을 구비하는 회로구성을 하나 이상 포함하는 것으로 의미된다.
본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층을 통합적으로 의미할 수 있다.
본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것을 의미할 수 있되, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층을 통합적으로 의미할 수 있다.
본 발명의 한 실시형태에서, 일면에서 설명하는 제 1 절연층은
a. 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것
b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층
c. AIR층, 진공층, 접착층, 절연층 중 선택되는 것을 포함하고 있는 절연층
d. 박막층을 포함하고, 박막층 상부에 AIR층, 진공층, 중 선택되는 것을 더 포함하고 있는 절연층으로 구성되는 상기 a 내지 d 중 하나 이상 선택되는 층을 의미하는 단계; 를 구비하는 것을 특징으로 한다.
본 발명의 한 실시형태에서, 제 1 웨이퍼 및 제 2 웨이퍼는, 상기 제 1 웨이퍼를 상기 제 2 웨이퍼와 페이스 투 페이스 결합을 수행하되, 측면 대 측면으로 결합하는 방법을 구비할 수 있다.
본 발명의 한 실시형태에서, 페이스 투 페이스 결합방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 그래핀 굽힘 회로 웨이퍼를 구비, CMOS 웨이퍼를 구비, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 페이스 투 페이스 결합하는 단계를 수행하는 것이다. 상기 단계에서 장벽조정회로는 1) 그래핀 굽힘 회로 웨이퍼에 구비, 2) CMOS 웨이퍼에 구비, 3) 페이스 투 페이스 결합이후, 그래핀 굽힘 회로 웨이퍼 또는 CMOS 웨이퍼에 구비, 로 구성되는 1) 내지 3) 중 선택되는 위치에 구비된다.
본 명세서에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 본 발명의 명세서에서의 (“그래핀 굽힘 트랜지스터”)를 의미한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자를 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자를 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀 상단부에 하나 이상의 접착층, 액체고분자층, 엘라스토머층, 부도체층, 절연층, 진공층, Air층(에어층), 중 하나 이상 선택되는 층을 구비하며, 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 실리콘이 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 실리콘, 반도체, 중 하나 이상 선택되는 것이 하나 이상의 쇼키장벽(Schottky Barrier)의 높이, 하나 이상의 Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 구성하고, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 반도체, 금속, 실리콘, 도체, 전도성 물질, 중 하나 이상 선택되는 것이 하나 이상의 Fermi level(페르미레벨)의 높이를 구성하고, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀과 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절하는 것은 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것으로 설명되는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,
b. 상기 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 영률(Young's modulus)로서 하나 이상 구비되며,
c. 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 하나 이상의 자성입자가 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 하나 이상 구비하되,
b. 하나 이상의 자성입자는 하나 이상의 Magnet(자석), 나노 Magnet(자석) 입자, 나노 Magnet(자석) 성질을 구비하는 합성물질, Magnet(자석) 성질을 구비하는 합성물질, 중 하나 이상 선택되는 것을 하나 이상 구비하며,
c. 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 하나 이상 구비하되,
b. 하나 이상의 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, Work function(일함수)을 하나 이상 조절하되, 상기 하나 이상의 접촉각(Contect Angle)은 하나 이상의 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것을 하나 이상 구비하면서,
c. Work function(일함수)을 하나 이상 조절하는 트랜지스터; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,
b. 하나 이상의 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, Work function(일함수)을 하나 이상 조절하되,
c. Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비하되, 상기 하나 이상의 접촉각(Contect Angle)은 하나 이상의 자성입자가 하나 이상의 점 접촉, 면 접촉, 날카로운 접촉, 둥근면접촉, 날카로운면접촉, 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것으로 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,
b. 하나 이상의 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, Work function(일함수)을 하나 이상 조절하되, 상기 하나 이상의 접촉각(Contect Angle)은 하나 이상의 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 연속체 역학이 구비되어 설명되며,
c. 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적인 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
상기 굽힘변형은 하나의 층, 다층상태, 중 하나 이상 선택되는 층의 상태로
a. 하나 이상의 Beam(빔)의 굽힘변형
b. 하나 이상의 Plate(플레이트)의 굽힘변형
c. 하나 이상의 층의 굽힘변형
d. QuasisTaTic bending of beams(빔 QuasisTaTic(준정적) 굽힘)
e. QuasisTaTic bending of plaTes(판 Quasistatic(준정적) 굽힘)
f. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론)
g. Mindlin-Reissner Theory of plaTes(판 Mindlin-Reissner(민드린-레이스너) 이론)
h. Dynamic bending of plaTes(동적 판 굽힘)
i. Dynamics of Thin Kirchhoff plaTes(얇은 키르히 호프 판의 역학)
j. 하나 이상의 곡률로 구성되는 a 내지 j 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 대기 전력 문제를 해결하는데 있어서, 하나 이상의 Fermi level(페르미레벨)의 높이를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있어서,
b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 해결하는 것; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 대기 전력 문제를 해결하는데 있어서, 하나 이상의 쇼키 장벽(Schottky Barrier)의 높이, Fermi level(페르미레벨)의 높이, 중 하나 이상 선택되는 것을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하여 해결하는데 있어서,
b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 해결하는 것; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은
a. 매 변수
Figure PCTKR2015003663-appb-I000001
를 조절
b. 페르미 레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 공급해주면 페르미 레벨은 올라간다,
c. 페르미레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 제공한다.
d. 그래핀을 공간적인 왜곡시키되 전자를 동시에 제공한다,
e. 그래핀을 공간적으로 왜곡시키되 state(모양 또는 형세)와 전자를 동시에 제공한다,로 구성되는 상기 a 내지 e 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,
a. 하나 이상 물리적으로 접촉하지 않고 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
b. 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
c. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
d. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
e. 그래핀이 표면 거칠기(surface roughness)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
f. 그래핀이 표면 구조(Surface texture)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
g. 그래핀이 평균 표면 위치에서 편차를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,로 구성되는 상기 a 내지 g 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,
a. 하나 이상 물리적으로 접촉하지 않고 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
b. 하나 이상 물리적으로 접촉하고, 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
c. 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
d. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
e. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
f. 그래핀이 표면 거칠기(surface roughness)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
g. 그래핀이 표면 구조(Surface texture)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
h. 그래핀이 평균 표면 위치에서 편차를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,로 구성되는 상기 a 내지 h 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되,
a. 하나 이상 물리적으로 접촉하지 않고 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
b. 하나 이상 물리적으로 접촉하고, 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
c. 하나 이상의 그래핀(제 1 전극) 및 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
d. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
e. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 하나 이상 선택되는 것을 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
f. 그래핀이 표면 구조(Surface texture)를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,
g. 그래핀이 평균 표면 위치에서 편차를 하나 이상 구비하되, 하나 이상의 Fermi level(페르미레벨)의 높이조절로 하나 이상 구비되는 구성,로 구성되는 상기 a 내지 g 중 하나 이상 선택되는 것을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,
a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 데 있어서, DiscreTe charging effecTs in small sysTems(작은 시스템에서 개별 충전 효과)로서 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,
a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 쿨롱 봉쇄(Coulomb blockade)의 형태로서 설명되며, 전기적으로 하나 이상 접촉되는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,
a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 Single electron transistor(단일 전자 트랜지스터)의 형태로서 설명되며, 전기적으로 하나 이상 접촉되는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
상기 굽힘변형은 하나의 층, 다층상태, 중 하나 이상 선택되는 층의 상태로
a. 하나 이상의 점, 리본, 띠, 디스크, 파형, 언덕(hill), 작은 판, 작은 선, 판, 선, 블럭, 기둥, 원통, 중 하나 이상 선택되는 형태를 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
상기 굽힘변형은 하나의 층, 다층상태, 중 하나 이상 선택되는 층의 상태로
a. 하나 이상의 사인파, 스퀘어파, 아리에스(Aries) 함수, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 주기적인파, 비주기적인파, 중 하나 이상 선택되는 파 형태를 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은
상기 그래핀이 그래핀, 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것이며, 상기 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 이해되어 지는 단계; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은
그래핀 상부에 초박막, 증착막, 초박막이나 증착막이 구비된 후 패터닝된 초박막이나 증착막의 양자점, 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것이 구비된 후 상기 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 이해되어 지는 단계; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
상기 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는
CPU, 메모리, 반도체 집적회로, 마이크로프로세서, 베터리, 전자부품, 전자장치, 로 구성되는 것 중 하나 이상 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비되는 것; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 본 과제에서 설명하는 Fermi level(페르미레벨)은 (a). 전자가 체워질 확률이 1/2인 에너지 준위, (b). 절대온도 0도에서 최외각 전자가 가지는 에너지 높이, (c). 그래핀 내에서 가장 약하게 속박되어 있는 에너지 준위, 로 구성되는 (a) 내지 (c) 중 하나 이상 선택되는 것의 의미를 가지는 것으로 이해된다.
본 발명의 한 실시형태에서, 쇼키 장벽(Schottky Barrier)는 금속 - 반도체 접합으로 인한 잠재적 인 에너지 에 형성된 전자에 대한 장벽을 의미한다.
본 발명의 한 실시형태에서, 전하를갖는입자 또는 전하를 띠는 입자는 내향플러렌(Endohedral fullerene), 양전하입자, 음전하입자, 양과음전하입자, 중 하나 이상 선택되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, Piezo(피에조)는 역압전효과(converse piezoelectric effect)를 의미한다. 즉 전기장을 가해주면 결정의 기계적인 변형이 일어난다.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상의 자성입자가 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절할때 구비되는 하나 이상의 자성입자의 하나 이상의 운동은 암페어법칙(앙페르 회로 법칙(Ampere's circuital law)) 또는 앙페르-맥스웰 방정식으로 설명될 수 있다.
본 발명의 한 실시예에서, 하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상의 자성입자, 전하를갖는입자 또는 전하를띠는입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절할때 구비되는 하나 이상의 하나 이상의 자성입자, 전하를갖는입자 또는 전하를띠는입자, 중 하나 이상 선택되는 것의 하나 이상의 운동은 슈룅딩거의 파동 방정식(Schrodinger equation)으로 설명될 수 있다.
본 발명의 한 실시예에서, 정전기적 준위는 헤르쯔로부터 파생되는 정전기적 준위를 의미할 수 있다.
본 발명의 한 실시예에서, 정전기적 준위는 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하여 하나 이상의 페르미레벨의 높이를 하나 이상 조절하는데 있어서, 상기 페르미레벨을 설명하는데 유용하기에 정전기적 준위를 구비하는 것으로 본 발명에서 설명하였다.
본 발명의 한 실시예에서, 정전기적 준위는 본 발명의 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는데 필요한 전기적인 힘, 전기장을 발생시킬 수 있는 어떠한 작용, 자기장을 발생시킬 수 있는 어떠한 작용, 정전기적인 어떠한 작용, 중 하나 이상 선택되는 것을 통합적으로 의미한다.
본 발명의 한 실시예에서, 정전기적 준위는 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는데 필요한 전기적인 힘, 전기장을 발생시킬 수 있는 어떠한 작용, 정전기적인 어떠한 작용, 중 하나 이상 선택되는 것을 통합적으로 의미한다.
본 발명의 한 실시예에서, 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는 것은 굽힘변형으로만도 설명될 수 있지만, 그래핀의 굽힘변형되는 끝단부를 위치이동이 되는 형태로도 설명할 수 있기에 자세한 설명을 보충하기 위해 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 구비하는 것으로 설명하였다.
본 발명의 한 실시예에서, 페르미레벨의 높이를 하나 이상 조절하는 것은 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절하는 것을 설명하는데 유용하다.
본 발명의 한 실시예에서, 페르미레벨은 전압계로 간단히 측정될 수 있으며(본 발명의 회로 구성이 전압계로 측정가능하도록 구비가 가능한), 또한 피에조(역압전효과)로 인해 온도에 민감한(준 페르미레벨)이 구비될 수 있기에 본 발명의 명세서에서는 페르미레벨을 자세히 설명하였다.
본 발명의 한 실시예에서, 그래핀의 하부에 구비되는 물질은 전하를갖는입자 또는 전하를띠는입자 만으로도 구비 될 수 있다.
본 발명의 한 실시예에서, 그래핀의 하부에도 엘라스토머층이나 절연층이 구비되어(예를들어, 절연을 위한), 다층상태로 하나 이상의 자성입자, 전하를갖는입자 또는 전하를띠는입자, 중 하나 이상 선택되는 것이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다.
본 발명의 한 실시예에서, 자성입자는 자성을 나타내는 유기 분자로 유기라디칼, 자성 금속 복합체, 단일 분자 자석, 중 하나 이상 선택되는 것을 의미할 수 있다.
본 발명의 한 실시예에서, Work function(일함수)는 어떤 고체의 표면에서 한 개의 전자를 고체 밖으로 빼내는 데 필요한 에너지를 의미합니다.
발명의 한 실시형태에서, 그래핀이 낮은 온도 상태에서 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상의 전도성 물질에, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 것으로 되는 것을 의미할 수 있다.
발명의 한 실시형태에서, 그래핀이 낮은 온도 상태에서 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀이 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것으로 하나 이상의 전도성 물질에, 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 것으로 되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 그래핀 상단부에 하나 이상의 접착층, 액체고분자층, 엘라스토머층, 부도체층, 절연층, 진공층, Air층(에어층), 중 하나 이상 선택되는 층을 구비하며, 하나 이상의 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 것을 구비한다. 예를들어, 상기 설명은 진공층과 절연층 또는 진공층 과 박막층이 그래핀의 상단부에 동시에 구비될 수 있음을 의미한다.
본 발명의 한 실시형태에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서, 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 끝점(변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 변형형태인 언덕(hill)의 가장 꼭지점)은 양자점(Quantum dot)으로서 이해되어 활용 될 수 있다. 본 발명의 한 실시형태에서, 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 끝점(변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 변형형태인 언덕(hill)의 가장 꼭지점)은 그래핀 상부에 (1). 초박막, (2). 증착막, (3). 초박막이나 증착막이 구비된 후 패터닝된 초박막이나 증착막의 양자점, (4). 패터닝된 그래핀의 양자점, 중 선택되는 것이 구비된 후(본 발명에서 제시하는 제조방법으로), 상기 초박막, 증착막, 초박막이나 증착막이 구비된 후 패터닝된 초박막이나 증착막의 양자점, 패터닝된 그래핀의 양자점, 중 선택되는 것이 그래핀의 상부에 같이 구비되어 있는 상태에서의 변형으로 구비되는 가장 높은 꼭지점인 양자점(Quantum dot)으로서도 이해되어 활용 될 수 있다. 본 발명의 한 실시형태에서, 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것의 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 이해되어 지는 것은 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것의 변형으로 구비되는 가장 높은 꼭지점인 양자점(Quantum dot)으로서도 이해되어 활용 될 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 그래핀 위에 그래핀의 양자점(Quantum dot)을 구비하기 위하여, <1>. 그래핀의 상부에 그래핀을 전사한 후 패터닝하거나, 패터닝된 그래핀을 전사하여 그래핀의 양자점(Quantum dot)을 구비, 또는 <2>. (1). 그래핀 구비, (2). 그래핀 위에 종래에 사용하는 촉매층 증착 후 그래핀 성장장법을 사용, (3). 그래핀을 성장시킨 후 패터닝, (4). 촉매층을 식각하여 그래핀의 양자점(Quantum dot)을 구비, <3>. (1). 그래핀 구비, (2). 그래핀 위에 종래에 사용하는 그라파이트층 증착 후 촉매층을 승화시켜 그래핀 성장방법을 사용, (3). 그라파이트층 식각(그라파이트층이 남았을 경우만), (4). 그래핀을 성장시킨 후 패터닝, (5). 그래핀의 양자점(Quantum dot)을 구비, <4>. (1). 그래핀 구비, (2). 금속층 증착, (3). 탄소층 구비, (4). 가열하여 탄소용해층 구비, (5). 단일층 그래핀이나 멀티층 그래핀 구비(방법은 일면에서 설명하였음), (6). 단일층 그래핀이나 멀티층 그래핀의 패터닝, (7). 탄소용해층 식각하여 그래핀의 양자점(Quantum dot)을 구비로 구성되는 상기 <1> 내지 <4>의 제조방법을 구비하여 그래핀의 양자점(Quantum dot)을 구비할 수 있다. 그 이후, 발명의 한 실시형태에서, 페이스 투 페이스 결합방식을 사용하여(다른 형태의 제조방법이 사용될 수 있음), 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 그 변형의 가장 상위부분의 끝부분이 양자점(Quantum dot)으로 구비되는 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 그래핀의 상부에 패터닝된 그래핀, 패터닝된 그래핀의 양자점, 중 선택되는 것을 구비하는 것은 본 발명에서 기본적으로 제시하는 그래핀의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것에서의 상기 그래핀에 포함되는 의미로 해석될 수 있다.
본 발명의 한 실시형태에서, 설명을 줄이기 위해 나노입자(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 그래핀, 중 하나 이상 선택되는 것)로 표기한다를 고체 기판에 규칙적으로 배열하는 데는 몇가지 방법이 있을 수 있다. (1). 나노입자를 휘발성 유기 용매에 분산시켜 기판상에서 유기 용매를 증발시켜 기판에 나노입자만 남기는 방법이다. 나노입자를 유기상에 분산시키기 위해서는 나노입자 표면을 소수성으로 할 필요가 있다. 본 발명의 한 실시형태에서, 도데케인싸이올의 자기-조립 단분자막(SAM)을 입자 표면에 부착시켜 소수성으로 하는 것이 좋다. (2). 기판을 수시간 나노입자 용액에 담가 놓고 기판과 나노입자의 물리적, 화학적 상호작용에 따라 나노입자를 흡착시켜 집합시키는 방법. 입자를 배열하는 기판에는 HOPG나 운모가 사용된다. (3). 자장에 의한 배열로 코발트 초자성 나노입자, 산화철 초자성 나노입자, 같은 초자성 나노입자를 자장안에서 자기장의 방향에 따라 끈모양으로 집합시키는 방법. (4). 주사탐침현미경과 SAM(self-assembled monolayer) 기술을 이용한 표면을 만들 수 있다. 예를 들어, 원자힘 현미경의 탐침을 펜과 같이 이용하여 탐침으로 더 씌운 곳만 나노입자를 심는 딥펜 나노리소그래피., 로 구성되는 (1) 내지 (4) 로 설명되는 제조방법을 구비할 수 있다.
본 발명의 한 실시형태에서,그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 (Ⅰ). 하나 이상의 가공, 증착, 스퍼터증착, 음극 아크 증착, 전자빔 물리 기상 증착, 증발 증착, 펄스 레이저 증착, 진동증착, 마스크, 광학적필터, 마스킹, 에칭, 등방성에칭, 이방성에칭, 습식에칭, 패터닝, 측면 패터닝, 한 방향 이상의 패터닝, 전사, 전이, 재생, 오버레이(over lay), 전자기 방사, 프린팅, 3D 프린트, 샘플회전, 기울기, 산화, 롤러, 주조, 나노주조, 인쇄, 캐스팅, 경화, 응고, 부유, 발열체사용, 프레싱, 롤 프레싱, 연마, 예비 변형, 트렌치(trench)의 시리즈, 큐어링, 몰딩, 회로를들어올림, 혼합, 채움, 반데르발스 결합, 봉지화(둘러쌓음), METAL(메탈), CLEAN(클린), IMP(임프), DIFF(디프), PHOTO(포토), CVD(씨브이디), CMP(씨엠피), DEPOSITION(디포지션), ANNEALING(어닐링), WET(웨트), 식각, 레이저, 용접, 응축, FUSI, 이중확산, packaging(페키징), Bangding Wire(와이어본딩), Wide Square(와이드스퀘어), Bonding(본딩), Soldering(숄더링), wave Soldering(웨이브숄더링), BRAZING(브레이징), 리프트오프(lift off), 물질 성장, 도핑, 코팅, 증발, 담금, 금속증발, 용융, 분말코팅, 함침, 침전, 젤화, 필터, 절단, 용해, 세척, 건조, 전처리, 자기조직화, 포토리소그래피, 리소그래피, 리토그라피(석판인쇄술), 광학적 리토그라피, 형상식각, 금속증착, 절연막 형성, 선택적 식각, 마스크를 사용하지 않는 전자빔 리토그라피, FIB(focused-ion-beam(포커스드온빔)공정, 제거, HMDS, BOE, 스핀-온-도판트, PECVD, RIE, 피라나처리, HF, 스핀코팅, 자외선오존처리, PR패턴, PR제거, 아세톤세척, 에탄올세척, 융합, UVO처리, 배열제조, 전자빔, 이온빔, 성형, 초음파, 빛, 노광, 광, 집광, 램프, 레이저 파동 시리즈(광핀셋)로 위치이동, 리플로우(reflow) 현상, 플라즈마, 접착, 정전기력, 자기력, 정자기력, 음파, 압착, 압축, 전자파, 변형, 고주파, 침투, 확산, 산란, 분리, 분해, 화학적활성, 분열, 노출, 가열, 흡수, 방출, 냉각, 균열, 하나 이상의 고정 및 지지 구조(fixture), 비결합, 결합, 분사, 부착(또는 흡착), 접촉, 밀착, 메니스커스원리, 박리, DNA사슬접기, 배열, 배치, 합성, 연결, 적층, 형상만들기, 조립, 조합, 형태변형, 위치시킴, 조직화, 자기조립(self-assembled), 자기조립단분자막(Self-assembled monolayer), Niemeyer-Dolan technique(니에메예르-고언 기술-그림자증착법), 터널접합, 교차, 근접, 밀접, 밀착, 패턴, 집적, 부각, 위치결정공정, 용액 인쇄, 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 도핑과 같은 반도체 공정의 사실상 어떠한 유형, 중 선택되는 것으로 구성되는 것은 각각의 선택되는 방법이 하나 이상 구비되는 각각의 선택되는 하나 이상의 방법(예를들어, 상기 집적은 하나 이상의 집적)을 의미하되, Ⅰ. (a) 하나 이상 1차원적, 2차원적, 3차원적, n차원적 중 하나 이상 선택되는 것으로, (b) 한 방향 이상에서, (c) 하나 이상 지속적, 비지속적 중 하나 이상 선택되는 것으로, (d) 하나 이상 전체적, 부분적 중 하나 이상 선택되는 것으로, (e) 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 로 구성되는 상기 (a) 내지 (e) 중 하나 이상 선택되는 것으로 하나 이상 구비되며, Ⅱ. 상기 Ⅰ 에서 (a) 내지 (e) 중 하나 이상 선택되는 것으로 하나 이상 구비하되, ⓐ. 상기 각각의 선택되는 하나 이상의 방법은 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 도핑과 같은 반도체 공정의 사실상 어떠한 유형도 하나 이상 구비하는 하나 이상의 공정의 공간적으로 제어되는 특성, ⓑ. 상기 각각의 선택되는 하나 이상의 방법의 지속시간, ⓒ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 온도, ⓓ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 압력, ⓔ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 전력, ⓕ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 기체, 액체, 고체 중 하나 이상 선택되는 것의 농도, ⓖ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 공간, ⓗ. 상기 ⓐ 내지 ⓖ 중 하나 이상 선택되는 것이 상기 (a) 내지 (e) 중 하나 이상 선택되는 것에 하나 이상 구비되는 단계, (Ⅱ). 상기 (Ⅰ) 에서 하나 이상 선택된 방법을 하나 이상 구비하여, ①. 하나 이상 1차원적, 2차원적, 3차원적, n차원적 중 하나 이상 선택되는 것으로, ②. 한 방향 이상에서, ③. 하나 이상 지속적, 비지속적 중 하나 이상 선택되는 것으로, ④. 하나 이상 전체적, 부분적 중 하나 이상 선택되는 것으로, ⑤. 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 로 구성되는 상기 ① 내지 ⑤ 중 하나 이상 선택되는 것으로 구비되는 것을 특징으로 한다.
본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비하는 방법에는 본 발명의 명세서에서 제시하는 방법을 하나 이상 조합하여(예를들어, 인쇄와 부유) 구비할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 도면에서 보았을때 하부라 표현하였지만 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 상부에 하나 이상 구비되어 그래핀이 하부로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 또한 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 그래핀이 반대되는 측면으로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 또한 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 측면 및 하부에 하나 이상 구비되어 그래핀이 측면 및 하부로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 하부(또는 하단부)에서, 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 표현하는 것은 1). 그래핀의 상부, 하부, 측면, 중 선택되는 위치를 의미하는 것, 2). 장벽조정회로가 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 3). 장벽조정회로가 그래핀의 Fermi Lever의 높이를 같이 조절할 수 있는 위치이며, 더하여 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 것, 4). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 있고, 상기 구성에 장벽조정회로가 위치하는 것, 5). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 6). 장벽조정회로가 그래핀과 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, 7). 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 8). 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 굽힘변형되되, 굽힘변형되는 외각부의 반사적 굽힘변형부나, 외각부의 반사적 위치이동부를 구비할 수 있는 위치에 구비되는 것, 9). 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되되, 굽힘변형되는 외각부의 반사적 굽힘변형부나, 외각부의 반사적 위치이동부를 구비하는 구성인 것, 10). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 굽힘변형되되, 굽힘변형되는 외각부의 반사적 굽힘변형부나, 외각부의 반사적 위치이동부를 구비할 수 있는 위치에 구비되는 것, 로 구성되는 상기 1) 내지 10), 중 하나 이상 선택되는 것 또는 상기 1) 내지 10), 중 하나 이상 선택되는 것의 구성상황을 포함할 수 있는 의미로 해석될 수 있으며, 중요한 요점은 그래핀이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다. 본 발명에서 본 발명의 한 실시예적으로 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)이 하부(또는 하단부)에서, 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 표현하는 것은 1). 그래핀의 상부, 하부, 측면, 중 선택되는 위치를 의미하는 것, 2). 장벽조정회로가 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 3). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 것, 4). (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)이 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 5). 장벽조정회로가 그래핀과 (하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것)의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, 6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 1) 내지 6), 중 하나 이상 선택되는 것 또는 상기 1) 내지 6), 중 하나 이상 선택되는 것의 구성상황을 포함할 수 있는 의미로 해석될 수 있으며, 중요한 요점은 그래핀이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다.
본 발명의 한 실시예에서, 장벽조정회로의 위치는 그래핀의 상부에 있는 것을 원칙적으로 표한하였지만, 그래핀의 하부에도 구비될 수 있으며, 그래핀의 하부에 구비되어, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다.
본 발명의 한 실시예에서, 장벽조정회로의 위치는 그래핀의 상부 또는 하부 또는 측면, 중 선택되는 장소에 위치할 수 있으며, 그래핀 굽힘 회로와 이루는 각도는 수평상태에서 0도 내지 90도의 각도, 수직상태에서 기울기를 갖으며 구비하는 각도, 중 하나 이상 선택되는 것을 구비할 수 있다. 중요한 요점은 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다.
본 발명의 한 실시형태에서, 기판에 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비하기 위한 갭을 형성하기 위한 기술로, 종래의 사용되고 있는 유기 나노와이어 프린팅을 구비하는 리소그래피 기술을 응용 할 수 있다. 상기 기술은 정렬된 유기 나노와이어를 금속 증착용 쉐도우 마스크(shadow mask)로 사용하면, 나노와이어의 지름과 동일한 크기의 나노 갭(nano-gap)을 형성할 수 있는 것이다. 이를‘유기 나노와이어 리소그래피’라 한다. 금속층 증착 후 와이어를 제거하는 방법은 접착테이프를 이용하여 직접 떼어내거나, 와이어 재료를 녹이는 용매에 담근 후 초음파 분해(sonication)하는 방법을 사용할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 다층상태 즉, 접착물질, 엘라스토머, 액체고분자, 부도체, 절연체(절연층), 중 선택되는 것이 그래핀의 상단부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하며 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 의미될 수 있다. 본 발명의 한 실시형태에서, 다층상태 즉, 접착물질, 엘라스토머, 액체고분자, 부도체, 절연체(절연층), 중 선택되는 것이 진공층, 에어층, 중 선택되는 것과 같이 구비되는 다층상태의 탄성을 구비하며 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 의미될 수 있다. 상기 다층상태의 탄성은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.
본 발명의 한 실시예에서, 굽힘변형은 영률(Young's modulus)로서 설명될 수 있다. 본 발명의 한 실시예에서, 굽힘변형은 곡률반경 1/2 R 값(구부러짐과 관계된 곡률 반경(r)의 두배로 나누어줌으로써 표면 변형률이 결정되는 박막, 초박막, 초경박 중 하나 이상 선택되는 것)으로서도 이해되어 질 수 있다.
본 발명의 한 실시예에서, 자성입자는 하나 이상의 나노 자성입자를 의미한다.
본 발명의 한 실시예에서, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 mobility(이동도)로서 설명된다.
본 발명의 한 실시예에서, mobility(이동도)는 에어층, 진공층, 기체층, 액체층, 고체층, 중 선택되는 것 내에서 이온, 전자, 콜로이드입자 등 전하를 가진 입자가 전기장 때문에 힘을 받을 때, 그 평균이동속도 v와 전기장의 세기 E의 관계 v=uE로 정의되는 계수 u이다. 전기장의 세기가 크지 않을 때만 성립하며, u의 단위는 cm2 s-1 V-1이다. 본 발명의 한 실시예에서, 이 비례관계는 E가 그다지 크지 않을 때 성립하며, 등방성 매질에서는 u는 스칼라상수이다. u의 단위는 cm2 s-1 V-1이다. 특히 홀이동도(Hall mobility)와 구분할 때는 유동이동도라 한다. 단위부피당의 입자수를n, 입자의 전하를 e라 하면, 입자의 운동에 따른 전기전도도 σ는 σ=neu이다. 입자의 확산계수 D는 일반적으로 아인슈타인의 관계식 u=eD/kT(k는 볼츠만상수, T는 절대온도)가 성립한다.
본 발명의 한 실시예에서, mobility(이동도)는 임피던스의 역수를 말한다. 단(單)진동하는 기계시스템의 어떤 점 속도와 같은 점 또는 다른 점의 힘과의 복소수 비를 이동도라 한다. (1) 세기 E의 전장에서 전하를 갖는 입자가 힘을 받을 때 평균 이동속도 V와 E의 비 V/E를 이동도 라고 한다. (2) 주파수 응답 함수의 일종이며, 어떤 점의 속도와 그와 같은 점 또는 다른 점의 여자력의 비이다. 기계 임피던스의 역수이며 주파수의 복소 함수가 된다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 비선형 탄성 물리학적 원리와 관련된 복잡한 하나 이상의 형태, 하나 이상의 레이아웃를 하나 이상 구비할 수 있으며, 하나 이상의 초기변형률(prestrain)의 크기(εpre)가 증가할수록 상기 비선형 탄성 물리학적 원리와 관련된 복잡한 하나 이상의 형태, 하나 이상의 레이아웃 중 하나 이상 선택되는 것을 하나 이상 구비한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 구부러짐과 관계된 곡률 반경(r)의 두배로 나누어줌으로써 표면 변형률이 결정되는 박막, 초박막, 초경박 중 하나 이상 선택되는 것에서의 기초적인 굽힘 역학을 하나 이상 set theory(조합이론), Combinatorics(조합론), Geometry(기하학), Group(그룹), 조절 중 하나 이상 선택되는 것으로 하나 이상 구비하여 유도된다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 비동일 평면을 하나 이상 구비하고 하나 이상 상호연결된 형태를 구비할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 구부러짐과 관계된 곡률 반경(r)의 두배로 나누어줌으로써 표면 변형률이 결정되는 박막, 초박막, 초경박 중 하나 이상 선택되는 것에서의 기초적인 굽힘 역학으로 해석되어 질 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것은 공간적으로 균일하지 않은 특성을 구비하여 구비된다. 본 발명의 한 실시예에서, 이미 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 공간적으로 균일한 특성을 구비하는 것으로 해석되어 질 수 있다. 상기 공간적으로 균일한 특성, 공간적으로 뷸균일한 특성은 (평면-변형) 계수들로서 설명되어 진다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것은 하나 이상 공간적으로 균일하지 않은 특성, 하나 이상 공간적으로 균일한 특성, 중 하나 이상 선택되는 특성을 하나 이상 구비한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 임의의 적은 곡률반경(r)의 하나 이상 위치한 기하학적 면에서부터 변형이 발생한 거리(d)로서 설명되며, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것에서, 하나 이상의 임의의 적은 곡률반경(r)의 하나 이상 위치한 기하학적 면에서부터 변형이 발생한 거리(d)로 인하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 설명되어 진다. 본 발명의 한 실시예에서, 상기에서 설명하는 거리(d)는 효과적인 신장성 강성도를 가지는 합성보(또는 보, 또는 플레이트)로서 설계되어질 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 구부림 강성도 및 효과적인 신장성을 가지는 합성보(또는 보, 또는 플레이트)의 굽힘역학으로 설명되어 진다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 다층구조, 단일, 중 하나 이상 선택되는 것으로 구비하되, 등가 장력 강도(Equivalent tensile strength) 및 등가 굽힘 강도(Equivalent bending strength)로서 설명될 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 유한 요소 시뮬레이션을 만족하는 하나 이상의 재질, 구조, 형태, 장치, 구성요소 중 하나 이상 선택되는 것을 하나 이상 구비한다. 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 하나 이상의 8-노드, 4-노드 다층 쉘 요소 중 하나 이상 선택되는 것을 가진 육면체 요소를 이용하여 실행될 수 있다. 본 발명의 한 실시형태에서, 유한 요소 시뮬레이션은, 역학적으로 독립적 방식으로 행동하기 위해 하나 이상의 유한요소법(FEM), 유한차분법(FDM), 유한체적법(Finite Volume Method), 다구찌 기법(Taguchi method), 로버스트 설계(Robust Design) 중 하나 이상 선택되는 것을 구비한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 버클링변형을 구비할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 버클링변형은 작은 다수의 파장들이 함께 융합되는 것과 같이 발생할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 점, 리본, 띠, 디스크, 파형, 언덕(hill), 작은 판, 작은 선, 판, 선, 블럭, 기둥, 원통, 중 하나 이상 선택되는 형태를 구비할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 a. 변형두께가 대략 0.1 나노미터 ~ 100 미크론, b. 변형폭이 대략 1 나노미터 ~ 1 밀리미터 c. 변형길이가 대략 1 나노미터 ~ 100 미크론, d. 변형길이가 1 미크론 이상 또는 이하, e. 변형폭이 1 미크론 이상 또는 이하, f. 마이크로스트립변형(두께 340 나노미터, 폭 5 미크론, 길이 1밀리미터 이하), g. 변형간격(1 미크론 이상 또는 이하), h. 하나 이상의 변형길이, 변형넓이, 변형면적, 변형부피, 변형폭, 변형높이, 변형두께, 변형단면적, 변형간격, 표면 거칠기, 표면 변형범위, 표면 비변형범위, 편평도, 중 하나 이상 선택되는 것의 하나 이상의 물리적 치수가 0.1 나노미터 ~ 200 미크론, 로 구성되는 상기 a 내지 h, 로 구성되는 것중 하나 이상 선택되는 것을 구비하지만 상기 하나 이상의 물리적 치수에 한정되지 않고 하나 이상 구비될 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 a. 적어도 하나 이상의 100 나노미터 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, b. 바람직하게는 하나 이상의 10 나노미터 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, c. 좀더 바람직하게는 하나 이상의 1 나노미터 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, d. 더 바람직하게는 일부 제품을 위해 하나 이상의 1 Angstrom(옹스트롬) 미만의 평균 표면 위치에서 편차를 하나 이상 구비하며, 로 구성되는 상기 a 내지 d 로 구성되는 것 중 하나 이상 선택되는 것을 하나 이상 구비한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 사인파, 스퀘어파, 아리에스(Aries) 함수, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 주기적인파, 비주기적인파, 중 하나 이상 선택되는 파 형태를 구비할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 a. 하나 이상 물리적으로 접촉하지 않고(즉, 밀접하게 붙거나 오버랩되지 않는), 하나 이상의 제1 및 제2 전극과 전기적으로 하나 이상 접촉하는 구성, b. 하나 이상 물리적으로 접촉하고, 하나 이상의 제1 및 제2 전극과 전기적으로 하나 이상 접촉하는 구성, c. 하나 이상의 제1 및 제2 전극과 전기적으로 하나 이상 접촉하는 구성, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것으로 이해될 수 있다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하는 것은 Fermi-level pinning(페르미레벨피닝)이 고려되어 설계되어 질 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할때 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것은 하나 이상의 그래핀과 하나 이상의 접촉각(Contect Angle)로서 설명되어 질 수 있다. 중요한 요점은 그래핀과 접촉각(Contect Angle)을 하나 이상 구비하면서, 이것으로 인하여 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다는 점이다. 본 발명의 한 실시예에서, 하나 이상의 접촉각(Contect Angle)은 하나 이상의 자성입자가 하나 이상의 점 접촉, 면 접촉, 날카로운 접촉, 둥근면접촉, 날카로운면접촉, 규칙적인 형태의 점접촉, 불규칙적인 형태의 점접촉, 규칙적인 형태의 선접촉, 불규칙적인 형태의 선접촉, 규칙적인 형태의 면접촉, 불규칙적인 형태의 면접촉, 규칙적인 형태의 접촉, 불규칙적인 형태의 접촉, 중 하나 이상 선택되는 것으로 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 이해되어 질 수 있음이다. 본 발명의 한 실시예에서, 상기 하나 이상의 그래핀과 하나 이상의 접촉각(Contect Angle)은 나노단위에서의 하나 이상의 접촉각(Contect Angle)을 의미한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 연속체 역학을 도입하여 하나 이상의 굽힘변형(Bending)이론으로 설명 될 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 그래핀의 탄성을 구비한다. 상기 탄성은 그래핀의 고유한 성질이며, 상기 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것이 구비된 이후 그래핀의 하나 이상의 형태변형이 되돌아 오는 것으로 의미될 수 있다. 상기 탄성은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것에서, Fermi level(페르미레벨)은 a. 페르미 레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 공급해주면 페르미 레벨은 올라간다. b. 페르미레벨보다 높은 곳에 state(모양 또는 형세)와 전자를 동시에 제공한다. c. 그래핀을 공간적인 왜곡시키되 전자를 동시에 제공한다, d. 그래핀을 공간적으로 왜곡시키되 state(모양 또는 형세)와 전자를 동시에 제공한다, 으로 구성되는 a 내지 d 로 구성되는 것중 하나 이상 선택되는 것을 하나 이상 구비한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 접촉 면적을 증가시키는 표면 구조를 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비한다. 본 발명의 한 실시예에서, 하나 이상의 "표면 구조(Surface texture)"는 증가된 표면 영역에 작용상 나타나는 어떠한 기술, 기능, 작용, 작동, 형태, 특징을 총칭하여 사용할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 "표면 구조(Surface texture)"는 내적, 외적 중 하나 이상 선택되는 것으로 돌출 형상(relief feature) 또는 또 다른 표면 거칠기(surface roughness)를 하나 이상 구비할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것은 하나 이상의 표면 거칠기(surface roughness)를 구비한다. 본 발명의 한 실시예에서, 표면 거칠기(surface roughness)는, (a). 1 미크론 rms(Root mean square) 이하의 하나 이상 선택되는 범위, (b). 100 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, (c). 10 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, (d). 1 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, (e). 0.1 nm rms(Root mean square) 이하의 하나 이상 선택되는 범위, 로 구성되는 상기 (a) 내지 (e) 중 하나 이상 선택되는 것을 구비한다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 상기 하나 이상의 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상 간격조정하는 것으로 의미될 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 하나 이상의 굽힘 역학으로 설명될 수 있으며, 상기 하나 이상의 굽힘 역학은 본 발명에서 제시, 청구하고자 하는 하나 이상의 구조의 하나 이상의 설계 및 하나 이상의 효율의 관점에 있어서 고려될 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 기계적 변형을 도모할 수 있는 구조적 모양을 하나 이상 규칙적, 불규칙적, 균일, 불균일, 다공성 중 하나 이상 선택되는 것으로, 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로, 하나 이상 구비하는 것으로 이해되어 질 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것은 작동하기 전과 비교하여, 하나 이상 공간적으로 균일하지 않은 특성을 하나 이상 구비하는 적어도 하나이상의 층을 의미할 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 그래핀(하부에 접착층, 반데르발스 결합, 중 선택되는 것이 형성된)을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비할 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 그래핀(하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 하부에 접착층이 형성, 반데르발스 결합, 중 하나 이상 선택되는 것)을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비할 수 있다.
본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하부에 구비되는 하나 이상의 그래핀의 상부에 부도체, 접착물질, 엘라스토머, 액체고분자, 부도체, 절연체(절연층), 중 선택되는 것이 구비되는 다층상태에서, 상기 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것이 구비되어, 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하는 것으로 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다. 이는 도면에서 접착물질, 엘라스토머, 액체고분자, 부도체, 절연층, 중 선택되는 것이 통로로 이어지는 것을 의미할 수 있다. 본 발명의 한 실시예에서, 본 발명의 도면 300은 다층상태의 300을 의미할 수 있다.
본 발명의 한 실시형태에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 주어질 때마다 상기 하나 이상 선택되는 것의 상부에 초박막이나 증착막이 같이 구비되어 있는 상태(본 발명에서 제시하는 제조방법으로)를 의미하는 것으로 해석할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 제조방법은 다양한 변형형태의 제조방법을 포함하는 것으로 의미될 수 있다. 예를들어, 증착은 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 증발(evaporation) 법, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 증착을 의미할 수 있다. 중요한 요점은, 본 발명에서 제시하는 그래핀의 대기전력문제를 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 해결하는 구조라는 점이다. 그러한 의미에서 제조방법 및 제조순서는 다양한 방법들이 사용 될 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 그래핀 상부에 절연층 또는 그래핀 상부에 초박막을 구비하는데 있어서(예를들어, 단일 전자 트랜지스터를 제작하는데 있어서), 그래핀에 손상을 줄 수 있는 플라즈마를 사용하지 않는 공정, 예컨대, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 증발(evaporation) 법, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 공정을 이용할 수 있다. 본 발명의 한 실시형태에서, 상기 절연층 또는 그래핀 상부에 초박막의 형성 온도는, 예컨대, 100∼400℃ 정도일 수 있다.
본 발명의 한 실시형태에서, 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD)은 용매를 사용하지 않는 공정으로서, 고분자 박막의 순도를 크게 개선할 수 있다.
본 발명의 한 실시형태에서, 그래핀은 플라즈마에 약하기 때문에, 게이트전극(교차되는 장벽조정회로)과 소오스전극(그래핀이 연결되는 물질) 및 드레인전극(전도성물질)을 형성할 때, 플라즈마를 사용하지 않는 증착 방법, 예컨대, 증발(evaporation) 법, 열 ALD(thermal atomic layer deposition), 열 CVD(thermal chemical vapor deposition), 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, ICVD), 원자층증착(Atomic layer deposition), 중 선택되는 제조방법이 사용될 수 있다.
본 발명의 한 실시형태에서, 게이트전극(교차되는 장벽조정회로)과 소오스전극(그래핀이 연결되는) 및 드레인전극(전도성물질)을 형성하기 위한 패터닝 공정에서는 플라즈마를 사용하지 않는 방법, 예컨대, 습식 식각(wet etch) 또는 리프트-오프(lift-off) 공정 등이 사용될 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 그래핀 상부에 구비된 층(진공층, 에어층, 절연층, 접착층, 중 선택되는 것) 상부에 게이트전극(교차되는 장벽조정회로)을 형성할 수 있다. 또는 소오스전극(그래핀) 및 소오스전극 상부에 진공층, 에어층, 절연층, 접착층, 중 선택되는 것 및 측면에 드레인전극(전도성물질)을 형성하고 게이트전극(교차되는 장벽조정회로)이 상부에 형성 될 수 있다. 게이트전극(교차되는 장벽조정회로) 및 드레인전극(전도성물질)은 금속이나 금속화합물로 형성할 수 있다. 상기 금속은 예컨대, Au, Cu, Ni, Ti, Pt, Ru, Pd 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 상기 금속화합물은, 예컨대, 도전성 금속산화물 또는 금속합금일 수 있다. 게이트전극(교차되는 장벽조정회로)은 그래핀을 포함할 수도 있다. 드레인전극(전도성물질) 또한 적어도 하나 이상의 그래핀을 포함할 수 있다. 드레인전극(전도성물질)은 게이트전극(교차되는 장벽조정회로)과 동일한 물질로 형성하거나, 다른물질로 형성할 수 있다.
본 발명의 한 실시형태에서, 본 발명은 기판(하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, 또는 본 발명의 한 실시형태에서, 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비 후 선택적으로 박막 또는 이산화규소막을 구비(또는 증착)할 수 있다) 그 이후 (a). PMMA를 코팅 후, (b). Ni를 증착 후, (c). Ni에 마스크(예를들어, PMMA)를 구비한 후, (d). Ni의 하부의 PMMA층을 제거 할 수 있도록 Ni의 한쪽 모서리를 제거 후(또는 식각공정 후), (e). 아세톤으로 Ni층 하부 및 상부의 PMMA층을 용해한다. 그 이후 그래핀을 Ni층 양쪽에 성장시킨다. 그 이후 한쪽 모서리 매꿈(예를들어, 증착), 그 이후 상부층 그래핀을 패터닝, 더하여 Ni 을 제거한다. 그 후 다시 PMMA를 그래핀 상부에 drop-coating(드랍코팅)(또는 spin-coating(스핀코팅)) 하고, 굳힌 후(예를들어, 상온에서 굳힌후), 절연층 구비(또는 증착), 이 후 장벽조정 회로를 절연층 위에 구비(또는 증착), 그 이후 절연층에 이온빔(또는 부분 제거공정)으로 홀(또는 구멍) 생성(또는 절연층이 PMMA층을 모두 덥지 못하는 구조에서 일면에서 제시하는 다음 공정순서가 가능하다), 이 후 아세톤을 홀(또는 구멍)로 흘려보내(또는 담궈) 그래핀의 상부에 있는 PMMA층을 용해시키는 공정을 구비할 수 있다.
본 발명의 한 실시형태에서, 드레인 전극(전도성물질), 게이트전극(교차되는 장벽조정회로), 소오스전극(그래핀에 연결된)은 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, 및 Zn으로 이루어진 군으로부터 선택된 1종 이상으로 이루어질 수 있다. 이때, 혼합금속으로 전극을 구성할 경우, 합금이거나 경우에 따라, 접합된 형태로 적용할 수도 있다. 더하여 소오스전극(그래핀에 연결된) 또는 드레인전극(전도성물질)은 예를 들어, 팔라듐 (Pd) 과 티타늄 (Ti) 과 같은 그래핀과 좋은 접촉을 유지하는 메탈로 구성될 수 있다. 본 발명의 한 실시형태에서, 팔라듐층 또는 티타늄층의 목적은 그래핀 시트들과 접착(또는 접촉)을 잘하도록 하는 것이기 때문이다.
본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 상부에 구비된 하나 이상의 그래핀을 하나 이상 구비하는 것은 아래와 같은 제조방법을 구비할 수 있다. (1). 기판 세정, (2). 금속증착, 레지스터 도포, (3). 노광, (4). 현상, (5). 에칭(등방성이나 이방성 에칭, 또는 습식에칭), (6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, (7). 레지스터, 금속제거, (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(또는 인쇄) 후 패터닝, 일 예로 촉매층이 있을경우 패터닝 후 에칭한다, (9). 그래핀 위에 폴리메틸메타크릴레이트(PMMA)등을 코팅한다.(또는 9번 공정에서 PMMA대신 절연층을 증착한다) (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 하나 이상 선택되는 것을 하나 이상 구비할 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 상부에 구비된 하나 이상의 그래핀을 하나 이상 구비하는 것은 아래와 같은 제조방법을 구비할 수 있다. (1). 기판 세정, (2). 금속증착, 레지스터 도포, (3). 노광, (4). 현상, (5). 에칭(등방성이나 이방성 에칭, 또는 습식에칭), (6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, (7). 레지스터, 금속제거, (8). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 구비(예를들어, 코팅) 후 열(또는 상온에서)로 증발시키는 단계;그 이후 패터닝 공정을 구비한다, (9). 그래핀 위에 폴리메틸메타크릴레이트(PMMA)등을 코팅한다(또는 9번 공정에서 PMMA대신 절연층을 증착한다). (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 하나 이상 선택되는 것을 하나 이상 구비할 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것과 상부에 구비된 하나 이상의 그래핀을 하나 이상 구비하는 것은 아래와 같은 제조방법을 구비할 수 있다. (1). 기판 세정, (2). 금속증착, 레지스터 도포, (3). 노광, (4). 현상, (5). 에칭(등방성이나 이방성 에칭, 또는 습식에칭), (6). 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 구비, (7). 레지스터, 금속제거, (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(또는 인쇄) 후 패터닝, 일 예로 촉매층이 있을경우 패터닝 후 에칭한다, (9). 그래핀 위에 절연층을 구비한다(예를들어, 증착). (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 하나 이상 선택되는 것을 하나 이상 구비할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는, 그래핀 상부에 절연층 또는 박막층(또는 초박막층)을 구비하고(예를들어, 증착하고), 그 이후에 (1). 폴리메틸메타크릴레이트(PMMA)를 구비하는 단계, (2). 상부에 교차되는 장벽조정회로를 구비하는 단계, (3). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시키는 단계, 로 구성되는 (1) 내지 (3) 의 제조공정이 본 발명에서 제시하는 제조방법에 부분적으로 전부 기재 될 수 있다. 본 발명의 한 실시형태에서, 상기 (2) 공정의 장벽조정회로는 하부에 절연층을 포함하는 것으로 의미될 수 있다.
본 발명의 한 실시형태에서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것, 상부에 구비되는 그래핀을 하나 이상 구비하는 것, 중 하나 이상 선택되는 것은 나노 임프린트 리소그래피 공정을 구비하여 구비될 수 있다.
본 발명의 한 실시형태에서, 절연층, PMMA층 및 레지스트층은 스핀코팅법을 이용하여 형성될 수 있다.
본 발명의 한 실시형태에서, 본 발명에서 제시되는 교차회로(또는 교차되는 장벽조정회로 또는 장벽조정회로)가 구비되는 것이 주어질 때마다 기본적으로 교차회로(또는 교차되는 장벽조정회로 또는 장벽조정회로) 하부에 (a). 절연층, 또는 (b). 진공층, 에어층 중 선택되는 것과 절연층이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것;을 의미할 수 있으며, 더하여 교차회로에 CMOS 회로를 구비하는 공정이 선택적으로 사용될 수 있으나, 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기재하지는 않았다. 본 발명의 한 실시형태에서, 본 발명에서 제시되는 교차회로(또는 교차되는 장벽조정회로 또는 장벽조정회로)는 그래핀층 하부에 구비될 수 있으며, 예를들어, 1). 절연층/그래핀/자성입자/절연층(또는 기판층)/장벽조정회로, 2). 절연층/진공층/그래핀/자성입자/절연층(또는 기판층)/장벽조정회로, 3). 절연층/그래핀/전하를갖는입자/절연층(또는 기판층)/장벽조정회로, 4). 절연층/진공층/그래핀/전하를갖는입자/절연층(또는 기판층)/장벽조정회로의 순서를 구비할 수 있다.
본 발명의 한 실시형태에서, 그래핀의 상부 또는 하부 또는 측면에 진공층을 형성하기 위한 희생층은 아세톤, 벤젠 또는 클로로포름 등 유기용매에 용해되는 물질로 이루어질 수 있다. 따라서, 유기용매를 사용하는 경우, 상기 희생층은 제거될 수 있다. 일 예로, 상기 희생층은 PMMA(poly-methylmethacrylate)층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 유기용매에 녹는 물질이라면 어느 것이든 가능할 수 있다.
본 발명의 한 실시형태에서, 본 발명에서 PMMA층을 용해하는 제조공정이 제시되는 때에는 예를들어, (1). 아세톤이 PMMA층으로 흘러들어갈 수 있는 통로를 확보(예를들어, 식각, 이온빔 등)하고, (2). PMMA층을 용해한 후 (3). 통로를 다시 매꾸는(예를들어, 증착) 제조공정이 부분적으로 전부기재 될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기재하지는 않았지만 기재된 것으로 이해할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).
본 발명의 한 실시형태에서, 본 발명에서 제시하는 각각의 제조공정에는 공정 시작전에 화학적 기계적 연마 (chemical mechanical polishing(CMP) 제조공정이 이 선택적으로 추가될 수 있다(두께 및 평탄도를 바람직한 수준으로 조절하기 위하여). 본 발명의 한 실시형태에서, 화학적 기계적 연마 (chemical mechanical polishing(CMP) 제조공정은 평탄화를 수행 할 수 있는 제조방법으로 대체될 수 있다.
본 발명의 한 실시형태에서, 본 발명의 트랜지스터의 구조를 제조하는 제조공정에 있어서, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 하나 이상 구비하는 단계;는 상기 단계 이후 박막 또는 이산화규소막을 구비(또는 증착) 하는 공정이 선택적으로 추가되는 공정순서가 기재 될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기재하지는 않았지만 기재된 것으로 이해 할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).
본 발명의 한 실시형태에서, 본 발명의 트랜지스터의 구조를 제조하는 제조공정에 있어서, 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 하나 이상 구비하는 단계; 는 상기 단계 이후 박막(또는 초박막)을 구비(또는 증착) 하는 공정이 선택적으로 추가되는 공정순서가 기재 될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기재하지는 않았지만 기재된 것으로 이해 할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 여러 형태들을 추가 포함할 수 있으나, 기본적으로 교차되는 장벽조정회로의 정전기적 준위로 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 의미하는 것이다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 여러 형태들을 추가 포함할 수 있으나, 기본적으로 교차되는 장벽조정회로의 정전기적 준위로 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 의미하는 것이다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
b. 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터에 있어서,
a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 구비한다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 구비되는 열팽창물질은 니켈, 철, 구리, 알루미늄, 아연, 수은, 중 선택되는 물질을 의미할 수 있으나 이에 한정되지는 않는다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 구비되는 열팽창물질은 열팽창계수를 구비한다.
본 발명의 한 실시형태에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 단일 전자 트랜지스터로 이해될 수 있으며, 상기 단일 전자 트랜지스터는,
전자(1행동), 하나 이상의 열팽창물질이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비(2행동), 전자가 아일랜드 상에 터널(3행동), 이전에 공석 에너지 레벨을 점유 할 것입니다. 거기서부터 할 수 있습니다. 터널이 드레인 전극 상에 위치(tunnel onto the drain electrode) (4행동). 비탄성적으로 산란 및 드레인 전극의 페르미 레벨 에 도달할 것입니다(5행동)., 로 구성되는 (1행동) 부터 (5행동)에 이르는 단계를 수행하는 것을 의미한다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터에 구비되는 열팽창물질은 양자점을 구비하는데 이용될 수 있다.
본 발명의 한 실시예에서, 열팽창물질이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는데 있어서, 상기 일면에서는 열팽창물질이 하부에 구비되는 것이라 표현하였지만 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 상부에 하나 이상 구비되어 그래핀이 하부로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 또한 본 발명의 한 실시형태에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 그래핀이 반대되는 측면으로 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 (하나 이상의 열팽창물질)이 하부(또는 하단부)에서, 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것으로 표현하는 것은 1). 그래핀의 상부, 하부, 측면, 중 선택되는 위치를 의미하는 것, 2). 장벽조정회로가 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 3). (하나 이상의 열팽창물질)이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 것, 4). (하나 이상의 열팽창물질)이 그래핀의 상부, 하부, 측면, 중 선택되는 위치로 구비되는 것, 5). 장벽조정회로가 그래핀과 (하나 이상의 열팽창물질)의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, 6). 열팽창물질이 그래핀을 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 1) 내지 6), 중 하나 이상 선택되는 것 또는 상기 1) 내지 6), 중 하나 이상 선택되는 것의 구성상황을 포함할 수 있는 의미로 해석될 수 있으며, 중요한 요점은 그래핀이 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하는 것이다.
본 발명의 한 실시형태에서, 그래핀 굽힘 트랜지스터는 여러 형태들을 추가 포함할 수 있으나, 기본적으로 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터를 의미하는 것이다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 트랜지스터는 대면적 웨이퍼에 하나 이상 구비되어 장벽조정회로(CMOS 웨이퍼)와 페이스 투 페이스 결합 할 수 있다.
본 발명의 한 실시형태에서, 단일전자트랜지스터는 소비전력을 매우 낮출 수 있으므로 배터리의 사용시간을 현저히 늘릴 수 있으며, 그러함으로 인하여 배터리의 크기도 현저히 줄일 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀 굽힘 회로구성은 3차원적인 회로구성이 평면에서 이루어지는 2차원적인 회로로도 의미될 수 있다.(예를들어, 3차원적인 구성이 평면에 2차원적인 층으로 이루어지는 구조-눕혀서 본다고 생각하면 이해가 쉽다)
본 발명의 한 실시형태에서, 본 발명의 그래핀은 이중층 그래핀을 의미하거나, 다층 그래핀(멀티층 그래핀)을 의미할 수 있다.
본 발명의 한 실시형태에서, 본 발명의 그래핀을 구비하는 방법은 에피텍셜 성장공정을 구비할 수 있다.
본 발명의 한 실시형태에서, 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터는 "(◆트랜지스터에서의 Fermi level(페르미레벨)◆)"을 하나 이상 구비한다. 상기 (◆트랜지스터에서의 Fermi level(페르미레벨)◆)은 아래와 같이 설명된다.
Fermi level(페르미레벨)
페르미 레벨은 전자 (또는 전자에 대한 전기 화학 전위)의 총 화학 포텐셜이며 일반적으로 μ 또는 EF로 표시됩니다.
신체의 페르미 레벨은 열역학적 양이며, 그 의미는 (그것이 나온 곳에서 전자를 제거하는 데 필요한 작업을 계산하지 않음) 본체에 전자를 하나 추가 할 필요 열역학적 일입니다.
페르미 레벨 방법에 대한 정확한 이해는 다음과 같이 설명됩니다, 전자 밴드 구조는 전압과 관련이 있습니다. 더하여 전자 성질을 결정하는 전하의 흐름은 고체 물리학의 이해에 필수적이며, 회로 전자에서 페르미 레벨은 열역학적 평형이, 에너지 레벨이 임의의 주어진 시간에 점유되는 50 %의 확률을 가질 것으로, 전자의 가상의 에너지 레벨로 간주 될 수 있습니다.
페르미 레벨은 반드시 실제 에너지 레벨 (절연체에 페르미 준위가 밴드 갭에 달려있다)에 대응하지 않으며, 심지어 밴드 구조의 존재를 요구합니다.
그럼에도 불구하고, 페르미 레벨은 정확하게 열역학적 양으로 정의되며, 페르미 레벨의 차이는 전압계로 간단히 측정 할 수 있습니다.
페르미 레벨과 전압
전자 회로의 과도하게 단순화 된 설명으로는 전류는 정전기 전위(electrostatic potential)의 차이에 의해 구동되는 것으로 알려져 있습니다, 하지만 정확한 설명은 아래에서 설명됩니다.
분명히, 정전기 전위(electrostatic potential)가 물자의 전하의 흐름에 영향을 미치는 유일한 요인은 아닙니다 파울리 반발 및 열 효과 또한 중요한 역할을 합니다.
사실, 전자 회로에서 측정 한 "전압"이라고 하는 양은 단순히 전자 (페르미 레벨)를 위한 화학 포텐셜에 관한 것입니다.
전압계의 리드가 회로의 두 지점에 연결되어 있는 경우, 표시되는 전압은 전하의 작은 양이 다른 한 지점에서 유동 할 수 있도록 하여 구하는, 단위 비용 당 얻을 수있는 전체 작업의 기준입니다.
간단한 와이어 (단락을 형성) : 서로 다른 전압의 두 지점 사이에 접속되는 경우, 전류는 열로 가능한 업무를 변환 네거티브 전압에 포지티브 전압(positive voltage to negative voltage)으로부터 흐를 것입니다.
신체의 페르미 레벨은 그것에 전자를 추가하는 데 필요한 작업을 표현하거나 전자를 제거하는데 필요한 작업을 의미합니다.
따라서, 관찰 된 차이는 화학식으로 페르미 레벨 - 다른 - (μB-μA) 전자 회로에서, 두 지점 "A"와 "B"사이의 전압 (VA-VB)가 정확히 대응 차이에 관련되어 아래와 같이 설명됩니다,
Figure PCTKR2015003663-appb-I000002
여기서 -e 는 전자 충전 입니다.
간단한 경로가 제공되는 경우 위의 논의에서 그것은 전자가 낮은 μ (고전압)에 높은 μ (낮은 전압)의 신체에서 움직일 것이다는 것을 알 수 있습니다.
전자의 이 흐름은 낮은 μ가 (충전 또는 다른 반발 효과 때문에) 증가의 원인이 될 수 있고, 마찬가지로 높은 μ가 감소하게 되는 원인이 됩니다.
결국, μ는 두 기관(both bodies)에서 같은 값으로 정착됩니다.
이 평형 전자 회로 (해제) 상태에 관한 중요한 사실에 이르게합니다(아래설명) :
열역학적 평형 상태에서의 전자 회로는, 그 접속 부분에 걸쳐 일정한 페르미 레벨을 갖습니다.
이것은 또한 임의의 두 점 사이 (전압계로 측정) 전압이 평형에서는 0이 되는 것을 의미합니다.
페르미 레벨과 밴드 구조
금속 및 반 금속에서 페르미 레벨 EF는 적어도 하나의 밴드 안에 놓여있습니다. 절연체 및 반도체는 페르미 레벨이 밴드 갭 내에 있습니다, 그러나 반도체 밴드에서 열적 전자 또는 정공 채워야 하는 것은, 페르미 레벨에 충분히 가까이 있습니다.
고체의 밴드 이론에서는, 전자가 단일 입자 에너지 고유 상태에서 이루어지는 밴드 일련 점유로 여겨지며, ε에 의해 각각 표지 됩니다.
이러한 단일 입자 픽쳐가 근사치이지만, 크게 전자 행동의 이해를 단순화하며 올바르게 적용될 때 전체적으로 올바른 결과를 제공합니다.
페르미-디랙 분포
Figure PCTKR2015003663-appb-I000003
는 (열역학적 평형에서) 전자가 갖는 에너지 상태 ε을 점유할 확률을 줍니다.
대안으로, 파울리 배타 원리에 의해 부과 된 제한을 주어 그 상태를 차지할 전자의 평균 수를 줍니다 :
Figure PCTKR2015003663-appb-I000004
여기서 T는 절대 온도 와 K는 볼츠만 상수를 의미합니다.
상태가 페르미 레벨 (ε = μ)에 있을 경우, 이 상태는 임의의 주어진 시간에 점유 될 확률이 50 %가 있을 것입니다.
물질의 밴드 구조 내의 μ의 위치는 재료의 전기적 거동을 결정하는데 중요합니다.
절연체에서, μ는, 큰 밴드 갭 내에 자리잡습(lies)니다.
금속, 반 금속 또는 퇴화 반도체(degenerate semiconductor)에서, μ는 비편 재화 밴드(delocalized band) 내에 자리 잡고 있습니다. 상태의 많은 인근 μ는 열적으로 활성화되고 쉽게 전류(current)를 수행(carry)합니다.
내장(intrinsic)이나 도핑 된(lightly doped) 반도체에서, μ는 그 밴드의 가장자리 근처에 거주하는 열적으로 여기 된(thermally excited) 캐리어의 희석 수에 있다는 것을, 그리하여, 밴드의 가장자리에 가까이 있습니다.
반도체와 밴드 구조에서 μ의 위치를 반 금속은 일반적으로 도핑 또는 게이팅에 의해 상당한 정도로 제어 할 수 있습니다(그래핀과 전기적으로 접촉하는 전도성 물질 회로 구성에 상기 이론들은 유용하게 사용됩니다).
이러한 컨트롤은 변경되지 않습니다 μ를 전극에 의해 고정 된 것이 아니라 그들은 전체 밴드 구조가 아래로 이동 (때로는 밴드 구조의 모양을 변경)하는 원인이 됩니다.
로컬 전도대 내부 화학 포텐셜, 및 매개 변수
Figure PCTKR2015003663-appb-I000005
심볼 경우 E 은 , 그 바깥 쪽 밴드 바닥의 에너지를 기준으로 측정 된 전자 에너지 레벨을 나타 내기 위해
Figure PCTKR2015003663-appb-I000006
후 일반적으로 우리가 E =
Figure PCTKR2015003663-appb-I000007
가지고 사용됩니다, 특히 우리 파라미터 정의 할
Figure PCTKR2015003663-appb-I000008
를 밴드 가장자리에 페르미 레벨을 참조하여 아래와 같이 표기합니다:
Figure PCTKR2015003663-appb-I000009
이 페르미 - 디랙 분포 함수는 또한 다음과 같이 표기합니다.
Figure PCTKR2015003663-appb-I000010
Figure PCTKR2015003663-appb-I000011
는 직접 활성 전하 캐리어(active charge carriers)의 갯수뿐만 아니라 전형적인 운동 에너지에 관련되며, 따라서 그것은 직접적으로 (전기적으로 전도성) 재료의 지역 특성을 결정하는데 관여합니다.
이러한 이유로 단일 균질 전도성 물질 내의 전자의 특성에 집중 때
Figure PCTKR2015003663-appb-I000012
의 값에 집중하는 일반적인 이유가 됩니다.
자유 전자의 에너지 상태와 유사하여, E 상태가 있습니다 운동 에너지 상태와
Figure PCTKR2015003663-appb-I000013
는 잠재적 인 에너지인 것입니다.
이것을 염두에 두고, 매개 변수
Figure PCTKR2015003663-appb-I000014
는 또한 "페르미 (Fermi) 운동 에너지"로 표시 할 수 있습니다.
μ는 달리, 매개 변수
Figure PCTKR2015003663-appb-I000015
는
Figure PCTKR2015003663-appb-I000016
의 변화로 인해 여러 값을 가지며, 평형 상수가 아닙니다.
Figure PCTKR2015003663-appb-I000017
는 대개 재료의 품질(예를들어, 그래핀의 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 하나 이상 구비되는 표면 거칠기(surface roughness))의 요인에 따라, 재료에 지역마다(location to location) 다릅니다.
그래핀의 표면 근방,
Figure PCTKR2015003663-appb-I000018
는 강하게 외부인가 전계(교차되는 장벽조정회로)에 의해 제어 될 수 있습니다.
Figure PCTKR2015003663-appb-I000019
는 멀티 밴드 소재에서 한 곳에서 여러 값에 걸릴 수 있습니다.
페르미 준위와 평형 중 온도
준 페르미 준위
페르미 레벨 μ 및 온도 T의 예는 아무것도 하지 않고 선반(shelf)에 앉아(sitting)있는 경우로서, 열역학적 평형 상태에서 고체 상태 장치에 대한 상수를 정의합니다.
장치가 평형 상태에서 빠져 나올 경우 및 사용에 투입 될 경우, 엄격하게 페르미 레벨과 온도를 말하는 것은 더 이상 잘 정의되지 않습니다.
다행히, 정확하게 열 분배의 측면에서 국가(상태)의 점령을 설명하는, 특정 위치에 대한 준 페르미 준위와 준 온도를 정의하는 것이 가능합니다.
이때, 이 장치는 '준 평형 상태'에 있다고 합니다.
준 평형 접근 방식은 하나의 (T에서 그라디언트의 결과로) (μ의 그라데이션으로 인해 발생과 같은) 금속 조각의 전기 전도도나 열전도와 같은 일부 비 평형 효과를 간단하게 구축 할 수 있습니다.
준 μ 와 준 T는 변화 (또는 전혀 존재한다)와 같은 비 평형 상태에 있습니다. 아래의 두개로 예시됩니다.
장치가 변경(altered)되었지만, 다시 평형(re-equilibrate)을 구비하기 위한 충분한 시간을 가지고 있지 않을 때. (압전(piezoelectric) 또는 초전(pyroelectric) 물질에서와 같이).
시스템은 전자기장을 변화에 노출되어있는 경우(콘덴서 등)
페르미 레벨 - 참조 제로 페르미 레벨의 위치
많은 좌표계의 원점의 선택처럼, 에너지의 영점을 임의로 정의 할 수 있습니다.
관찰 할 수있는 현상은 에너지의 차이에 따라 달라집니다.
별개의 신체를 비교할 때, 그러나, 그들은 모두 제로 에너지의 위치를 자신의 선택에 일치하거나, 다른 무의미한 결과를 얻을 수 있는 것이 중요합니다.
따라서 명시 적으로 다른 구성 요소가 계약(agreement)을 보장하기 위해 공통 지점의 이름을 하는 것이 도움이 될 수 있습니다.
기준점 (예컨대 "진공" 아래를 참조)를 모호하게 선택되는 경우에, 다른 한편으로는, 더 많은 문제를 야기 할 것입니다.
일반적인 점(point)의 실제(practical)와 잘된 정렬 선택(well-justified choice)은 전기 접지 또는 접지(Earth)와 같은 부피가 큰 물리적 도체입니다. 이러한 도체는 좋은 열역학적 평형 상태에 있는 것으로 간주 될 수 있고, 그래서 그것의 μ 는 잘 정의됩니다.
그것은 전하의 저장을 제공하여 전자의 많은 수의 충전 효과를 발생시키지 않고 추가하거나 제거 할 수 있습니다.
또한 다른 개체의 페르미 레벨이 전압계로 간단히 측정 할 수 있도록, 액세스되는 장점이 있습니다.
두 개의 금속(그래핀과 전기적으로 접촉되는 전도성 물질). 그러나, "진공"의 정확히 위치를 정의하여 주의하지 않는 한 이 방법은 권장되지 않습니다.
두 개의 금속(그래핀과 전기적으로 접촉되는 전도성 물질)이 열역학적 평형 (동일 페르미 레벨)에 같이 있을 때, 진공 정전기 전위 φ이 때문에 그것의 차이에서 평평하지 않은 일 함수를 보여줄 수 있습니다.
원칙적으로, 하나의 에너지에 대한 기준점으로 진공 고정 전자의 상태를 고려할 수 있습니다. 그러나, "진공"의 정확히 위치를 정의하여 주의하지 않는 한 이 방법은 권장되지 않습니다. 문제는 진공에서 모든 지점이 동일하다는 것입니다.
열역학적 평형, 그것은 전위(electrical potential) 진공 (볼타 전위)에 존재하기 위해 1 V의 차이에 대한 전형적인 열역학적 평형입니다.
발명의 한 실시형태에서, 이 진공 전위 변동의 소스는 진공에 노출 된 다른 전도성 물질 사이(그래핀과 전기적으로 접촉되는 전도성 물질)의 일 함수의 변화일 수 있습니다.
다만 외부 도체, 정전기 전위는 물질에 민감하게 의존할 뿐만 아니라, 어떤면(surface)이 선택됩니다. (그 결정 배향, 및 다른 세부 사항)
보편성에 가장 근사치를 제공하는 매개 변수는 접지(Earth)를 참조할 수 있습니다. 페르미 준위는 위의 제안입니다. 이것은 또한 전압계로 측정 할 수 있다는 장점을 갖습니다.
DiscreTe charging effecTs in small sysTems(작은 시스템에서 개별 충전 효과)
작은 시스템에서 개별충전효과로 인해 싱글 일렉트론에 "대전 효과"비 무시(non-negligible)할 경우에, 상기 정의는 명확해야 합니다. 예를 들어, 커패시터, 두 개의 동일한 평행 판으로 만든 것과 같은 형식에서처럼 고려됩니다.
커패시터가 충전되지 않은 경우, 페르미 레벨은 양쪽에 동일하므로, 다른 한 플레이트에서 전자를 이동하는 no 에너지를 가지는 것으로 생각할 수 있습니다.
전자가 이동되었을 때, 커패시터 (약간) 충전이 되었습니다, 그래서 이것은 에너지의 약간의 금액(amount)을 거쳐야합니다.
통상 콘덴서, 이것은 무시할 만하지만 나노 스케일 커패시터(그래핀과 전도성 물질을 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하여, 구비되는 형태에서)는 더 중요 할 수 있습니다.
이 경우 하나는 화학 포텐셜의 열역학적 정의뿐만 아니라, 장치의 상태에 대한 정확한 전기적 절연 이여야 합니다, 또는 그것은 전극에 접속(connected to an electrode)입니다.
신체 전극 (리저버)와 전자 에너지를 교환 할 수 있는 경우, 그것은 정식 그랜드 앙상블(grand canonical ensemble)에 의해 설명됩니다.
화학 전위의 값 μ은 전극에 의해 고정 될 수 있다고 할 수 있고, 전자의 개수 N 의 신체는 변동될 수 있습니다.
이 경우, 본체의 화학 포텐셜은 극미량으로서, 전자의 평균 개수를 증가시키기 위해 필요한 작업의 극미량입니다 (비록 언제든지 전자의 수는 정수일지라도, 그 것의 평균 개수가 연속적으로 변화합니다.)
Figure PCTKR2015003663-appb-I000020
F (N, T)는 그랜드 정식 앙상블의 자유 에너지 기능입니다.
체내에서의 전자의 개수가 고정됩니다 (그러나 몸은 여전히 열적 가열 욕(heat bath)에 접속되어 있으면), 그것은 정식 앙상블에 있습니다.
일은 이미 전자가, 정확히 N이 신체에 전자를 하나 추가 할 필요에 따라 우리는 문자 그대로 이 경우에 "화학 포텐셜"을 정의 할 수 있습니다.
Figure PCTKR2015003663-appb-I000021
F (N, T)의 자유 에너지 정규 앙상블의 함수, 또는 대안 적으로 그 신체에서 전자를 제거함으로써 얻어진 작품으로서,
Figure PCTKR2015003663-appb-I000022
이러한 화학 전위는 동일하지 않습니다 μ ≠ μ ' ≠ 'μ 를 제외하고, 열역학적 제한입니다.
상기 차이는 쿨롱 봉쇄를 보여주는 것과 같은 작은 시스템에서 중요합니다. 본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은 쿨롱 봉쇄(Coulomb blockade)의 형태로서 설명될 수 있습니다.
파라미터 μ (즉, 전자의 개수가 변동하는 것이 허용되는 경우)에도 작은 시스템에서, 정확히 전압계 전압이 관련되어 남아 있습니다.
정확히 말하면, 다음, 페르미 레벨은 하나의 전자 전하에 의해 결정 충전 이벤트에 의해 정의되지 않았습니다, 오히려 전자의 극미량으로 통계 충전 이벤트입니다.
Bending(굽힘)
공정 역학에서, (또는 굴곡라고도 함)는 벤딩 요소의 종 방향 축에 수직으로 인가되는 외부 하중을 받는 가느다란 구조 요소(element)의 동작을 특징 짓습니다.
길이가 폭과 두께보다 훨씬 더 긴 경우, 요소는 빔이라고 합니다.
한편, 쉘(shell)은 길이와 폭이 동일한 정도의 크기로 되어 있지만, ( '벽'이라고도 함) 구조의 두께가 상당히 작은 기하학적 형태의 구조입니다
그것의 끝에서 지원 측면으로 로드되어 큰 변형하지만, 얇은 벽, 벤딩 경험은 쉘(shell)의 예입니다. 본 발명의 한 실시형태에서, 쉘(shell)의 벤딩변형은 플레이트의 굽힘변형으로 설명 될 수 있습니다.
QuasisTaTic bending of beams(빔 QuasisTaTic(준정적) 굽힘)
가로 하중이 그것에 인가 될 때 빔 변형과 응력은 그 안에 전개됩니다. quasistatic(준정적) 경우, 굽힘편향(bending deflection) 및 굽힘 응력(bending stresses)의 양은 시간에 걸쳐 변하지 않는 것으로 가정합니다.
빔의 밑면에서 재료가 연신되는 동안 단부에서 지지되고 중간에 아래쪽으로 로드(loaded)되어 수평 빔에서 빔의 과잉 측 재료가 압축됩니다. 횡 방향 하중에 의한 내부 응력의 두 가지 형태가 있습니다 :
하중 방향에 수직 인 횡 방향 하중, 더하기(plus) 평면에 상보 전단 응력, 응력에 평행 한 전단응력;
빔의 상부에 직접 압축 응력, 및 빔의 하부 영역에 직접적인 인장 응력.
그들은 크기가 같고 방향은 반대로이며, 상기 각각의 설명에서 마지막 두 힘은 몇 모멘트를 형성합니다. 이 굽힘 모멘트는 빔에 발생하는 굽힘 늘어짐 변형 특성에 강한저항을 보여줍니다. 빔 내의 응력 분포는 매우 정확하게 몇몇 간단한 가정이 사용되는 경우에도 예측 될 수 있습니다.
QuasisTaTic bending of plaTes(판 Quasistatic(준정적) 굽힘)
변위를 강조하는 얇은 판의 변형
빔 형성 기능의 정의는 하나의 치수(또는 차원)이 다른 2개의 치수(또는 차원)보다 큰것입니다.
상기에서 평평하며 그 치수(또는 차원) 중 하나가 많으면 구조가 플레이트라고 할 수 있습니다. 널리 사용되어 것 중에, 적용 하중에 따라 판의 변형 및 응력을 설명하는 여러 가지 이론이 있습니다. 이들은
판의 키르히 호프 - 사랑 이론 (또한 고전 판 이론이라고 함)
Mindlin-Reissner 판 이론 (또한 플레이트의 1 차 전단 이론이라고도 함)
Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론)
키르히 호프 - 사랑 이론의 가정은
중간 표면에 수직 인 직선(straight lines)이 직선 변형 후(straight after deformation)에 남습니다.
중간 표면에 수직(normal)인 직선을 변형 한 후 중간 표면에 수직(normal)을 유지합니다.
판의 두께는 변형 동안 변경되지 않습니다.
이러한 가정은 아래와 같이 의미됩니다.
Figure PCTKR2015003663-appb-I000023
Figure PCTKR2015003663-appb-I000024
여기서
Figure PCTKR2015003663-appb-I000025
는 판에 한 점의 변위이고
Figure PCTKR2015003663-appb-I000026
는 중간 표면의 변위입니다.
변형률 - 변위 관계는 아래와 같습니다.
Figure PCTKR2015003663-appb-I000027
Figure PCTKR2015003663-appb-I000028
Figure PCTKR2015003663-appb-I000029
평형 방정식은 아래와 같습니다.
Figure PCTKR2015003663-appb-I000030
상기 식에서
Figure PCTKR2015003663-appb-I000031
는 판의 표면에 통상 가해지는 힘입니다.
변위의 관점에서, 외부 부하가 없는 상태에서 등방성 선형 탄성 플레이트 평형 방정식은 다음과 같이 쓸 수 있습니다
Figure PCTKR2015003663-appb-I000032
직접 텐서 표시법으로는,
Figure PCTKR2015003663-appb-I000033
Mindlin-Reissner Theory of plaTes(판 Mindlin-Reissner(민드린-레이스너) 이론)
이 이론의 특별한 가정은 중간 표면에 법선이 직선과 비 신축성하지만 변형 후 중간 표면에 반드시 정상(normal)이 남아 있다는 것입니다
플레이트의 변위가 주어집니다.
Figure PCTKR2015003663-appb-I000034
Figure PCTKR2015003663-appb-I000035
상기 식에서
Figure PCTKR2015003663-appb-I000036
는 정상(normal)의 회전입니다.
이러한 가정에서 발생 하는 변형-변위 관계는 아래와 같습니다.
Figure PCTKR2015003663-appb-I000037
Figure PCTKR2015003663-appb-I000038
Figure PCTKR2015003663-appb-I000039
상기 식에서
Figure PCTKR2015003663-appb-I000040
는 전단 보정 계수입니다. 평형 방정식 에서는 아래와 같이 설명됩니다.
Figure PCTKR2015003663-appb-I000041
Figure PCTKR2015003663-appb-I000042
여기에서,
Figure PCTKR2015003663-appb-I000043
입니다.
Dynamic bending of plaTes(동적 판 굽힘), Dynamic bending of plaTes(동적 판 굽힘)는 Dynamics of Thin Kirchhoff plaTes(얇은 키르히 호프 판의 역학)을 의미합니다.
Dynamics of Thin Kirchhoff plaTes(얇은 키르히 호프 판의 역학)
플레이트의 동적 이론은 플레이트(plates)의 전파(propagation of waves)를 결정하고, 정상파(standing waves) 진동 모드(vibration modes)를 적용합니다.
키르히 호프 판의 동적 굽힘변형을 지배하는 방정식은
Figure PCTKR2015003663-appb-I000044
입니다.
상기 식에서, 밀도와 plate(판)는
Figure PCTKR2015003663-appb-I000045
Figure PCTKR2015003663-appb-I000046
그리고
Figure PCTKR2015003663-appb-I000047
원형 판의 몇몇 진동 모드 표시.
모드 k = 0, p = 1,
모드 k = 0, p = 2,
모드 k = 1, p = 2, 로 구성되는 상기 설명하는 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것을 하나 이상 구비되어 있는 것을 의미하되, (a). 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것의 이론에 대한 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 하나 이상 선택되는 것, (d). 상기 (001-001) 내지 (002-007-04-3) 중 하나 이상 선택되는 것의 전체적인 요소, 부분적인 요소, 중 하나 이상 선택되는 것, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 하나 이상 구비한다.
본 발명의 한 실시예에서, 영률(Young's modulus)은 아래와 같이 설명된다.
영률 E는 응력 - 변형 곡선의 탄성 (초기 선형) 부분의 신장 변형에 의해 인장 응력을 나눔으로써 계산 될 수 있습니다　:
Figure PCTKR2015003663-appb-I000048
여기에서,
E는　영률 (탄성 계수)입니다.
F는　긴장(tension)에서 물체에 작용하는 힘입니다;
A　0은 힘이 적용되는 것을 통하는 단면적의 원래의 단면적입니다
ΔL은 개체 변경의 길이의 양(amount)입니다
L　0은 객체의 원래 길이입니다.
늘어나거나 수축 물질에 의해 가해지는 힘　
재료의 영률은 특정 변형률에 따라 발휘되는 힘을 계산하는데 사용될 수 있습니다.(변형이 된 그래핀이나 그래핀이 포함된 다층상태에서 발휘되는 힘)
Figure PCTKR2015003663-appb-I000049
F는 ΔL에 의해 계약 된(contracted) 또는 기지개(stretched) 될 때, 물질에 의해 가해지는 힘입니다.
후크의 법칙은 이상적인 스프링의 강성을 설명하는 이 공식에서 파생 될 수 있습니다:
Figure PCTKR2015003663-appb-I000050
(002-4). 그것은 포화 상태(saturation)에 오는 곳
과
Figure PCTKR2015003663-appb-I000052
입니다.
탄성 위치 에너지(변형이 된 그래핀이나 그래핀이 포함된 다층상태에서 구비되는 탄성 위치 에너지)　
저장된 탄성 위치 에너지는 L에 대해 이 식의 적분에 의해 주어집니다:
Figure PCTKR2015003663-appb-I000053
여기서　U의　E는　탄성 퍼텐셜 에너지(elastic potential energy) 입니다.
단위 부피당 잠재적 탄성 에너지는 다음과 같습니다 :
Figure PCTKR2015003663-appb-I000054
여기서
Figure PCTKR2015003663-appb-I000055
는 material(재료)의 변형입니다
이 공식은 또한 후크의 법칙의 정수로 표현 될 수 있습니다 :
Figure PCTKR2015003663-appb-I000056
탄성 상수 사이의 관계　
균질 등방성 재료에 대한 간단한 관계는 한 두 가지가 알려진대로 그들 모두를 계산을 허용하는 탄성 상수 (영률 E, 전단 계수(shear modulus) G, 대량 계수(bulk modulus) K, 푸 아송의 비(Poisson's ratio) v), 사이에 존재합니다:
Figure PCTKR2015003663-appb-I000057
로 구성되는 상기 설명하는 (001-1) 내지 (004-1) 중 하나 이상 선택되는 것을 하나 이상 구비되어 있는 것을 의미하되, (a). 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것의 이론에 대한 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 하나 이상 선택되는 것, (d). 상기 (001-1) 내지 (004-1)중 하나 이상 선택되는 것의 전체적인 요소, 부분적인 요소, 중 하나 이상 선택되는 것, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 하나 이상 구비한다.
본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은 쿨롱 봉쇄(Coulomb blockade)로서 설명될 수 있다. 쿨롱 봉쇄(Coulomb blockade)는 아래와 같이 설명된다.
물리학에서, 찰스 - 오거 드 쿨롱의 전기 힘의 이름을 따서 명명 쿨롱 봉쇄 (약칭 CB)는, 적어도 하나의 낮은 정전 용량 터널 접합을 포함하는 전자 장치의 작은 바이어스 전압의 증가 저항을 의미합니다.
소수 전자가 관여하고 외부의 정적 자계(여기서는 정전기적 준위를 의미한다)가 인가되는 경우, 쿨롱 봉쇄 전자 사이의 상호 작용에 의한 스핀 양자 역학적 효과를 포함합니다 (또는 파울리 봉쇄(Pauli blockade)로 불리는). 쿨롱봉쇄(Coulomb blockade)는 스핀 봉쇄(spin blockade) 위한 접지(ground)를 제공합니다.
Coulomb blockade in a tunnel junction(터널 접합의 쿨롱 봉쇄)
터널 접합은 가장 간단한 형태로, 전극 간의 도전성이 얇은 절연 배리어에서를 의미합니다.
고전 전기 역학의 법칙에 따르면, 전류가 절연 장벽을 통과 할 수 없습니다.
그러나 양자 역학의 법칙에 따르면, nonvanishing(논배니슁)가 (0보다 큰) 확률를 갖으며, 다른쪽에 도달하는 배리어의 한쪽에서의 전자 (양자 터널링 참조)가 있습니다.
바이어스 전압이 인가되는 경우, 이 전류가, 그리고, 추가 효과를 무시하는 것을 의미합니다, 터널링 전류가 바이어스 전압에 비례합니다.
전기적인 관점에서, 터널 접합은 오믹 저항(ohmic resistor)으로 알려진 일정한 저항을 갖는 저항으로서 행동합니다.
저항은 장벽 두께에 기하 급수적으로 의존합니다.(본 발명에서는 장벽의 두께가 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 시켜 그래핀의 상단부에 구비된 절연층이 조정되는 것으로 이해할 수 있다.)
일반적인 장벽의 두께는 수(several) 나노 미터에 있습니다.
뿐만 아니라, 두 도체(그래핀과 전도성물질)의 배열 사이에 절연층을 가지지만 저항을 가지지 않으며, 그것은 유한 한 커패시턴스로 해석될 수 있습니다.
절연체도 이러한 맥락에서 유전체라고 합니다, 터널 접합은 커패시터로 동작합니다.
때문에 전기 요금의 불연속성에, 터널 접합을 통해 전류가 다음과 같이 설명됩니다. 정확히 하나의 전자가 (두 개의 전자가 터널하는 동시에(simultaneously)에서, 우리는 cotunneling(코터널링) 을 무시합니다) 터널 장벽을 통해 (터널)을 통과하는 일련의 이벤트입니다.
터널 접합 커패시터는 원인이 되는 터널링 전자에 의해 하나의 기본 요금으로 충전　전압　상승
Figure PCTKR2015003663-appb-I000058
입니다,　여기서 e 는　전하량　1.6 x 10　-19 　　쿨롱을 의미하며,　및　
Figure PCTKR2015003663-appb-I000059
는 접합의 정전 용량을 의미합니다.
커패시턴스가 매우 작은 경우, 전압 상승은 터널링로부터 다른 전자를 방지하기에 충분한 클 수 있습니다.
전류는 그 다음 낮은 바이어스 전압에서 억제되며, 소자의 저항은 더 이상 일정하지 않게 됩니다.
제로 바이어스 주변의 차동 저항의 증가는 쿨롱 봉쇄라고 합니다.
Single electron transistor(단일 전자 트랜지스터)의 형태로서 설명
그것은 섬으로 알려진 낮은 자체 커패시턴스으로 하나의 공통 전극(본 발명에서 설명하는 교차회로)에 터널 접합을 통해 연결된 드레인(전도성 물질)과 소스(그래핀)로 알려진 두 개의 전극으로 구성됩니다.
게이트　용량은 섬에 결합이 섬의 전기적 전위로 알려진 제 3 전극(본 발명에서 설명하는 교차회로 즉, 교차되는 장벽조정회로)에 의해 조정될 수 있습니다.
블로킹 상태에서 액세스 가능하지 않은 에너지 준위는 소스 접점에서 전자의 터널링 범위 내에 있습니다.
섬 전극(island electrode)에 있는 모든 에너지 준위는 낮은 에너지와 함께 점유하고 있습니다.
양의 전압이 게이트 전극(본 발명에서 설명하는 교차회로 즉, 교차되는 장벽조정회로)에 인가되면 섬 전극의 에너지 준위가 낮아집니다.
전자(1행동), 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비(2행동), 전자가 아일랜드 상에 터널(3행동), 이전에 공석 에너지 레벨을 점유 할 것입니다.
거기서부터 할 수 있습니다. 터널이 드레인 전극 상에 위치(tunnel onto the drain electrode) (4행동). 비탄성적으로 산란 및 드레인 전극의 페르미 레벨 에 도달할 것입니다(5행동).
발명의 한 실시예에서, 상기 (5 행동) 달성 후 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 중 하나 이상 선택되는 것이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비(6행동) 할 수 있습니다.
섬 전극의 에너지 준위가 균등의 간격으로 이격되어
Figure PCTKR2015003663-appb-I000060
를 나타냅니다. 이것이 자기 커패시턴스를　
Figure PCTKR2015003663-appb-I000061
를 일으킵니다, 정의는 섬(island) 입니다,
Figure PCTKR2015003663-appb-I000062
쿨롱 봉쇄를 달성하기 위해, 세 가지 조건이 충족되어야 할 것입니다 :
바이어스 전압은 섬의 자기 커패시턴스로 나눈 전하량보다 낮아야 합니다
Figure PCTKR2015003663-appb-I000063
소스접촉 열 에너지(thermal energy in the source contact) 더하기 섬에 있는 열에너지(thermal energy in the island), 즉
Figure PCTKR2015003663-appb-I000064
는 충전 에너지 이하로 해야합니다.
Figure PCTKR2015003663-appb-I000065
그렇지 않으면 전자는 열 자극을 통해 절연층을 통과 할 수있을 것입니다, 그리고
터널링 저항은
Figure PCTKR2015003663-appb-I000066
보다 커야합니다.
Figure PCTKR2015003663-appb-I000067
는 하이젠 베르크의 유래되는　불확정성 원리입니다.
로 구성되는 상기 설명하는 (001-1) 내지 (003-7-3) 중 하나 이상 선택되는 것을 하나 이상 구비되어 있는 것을 의미하되, (a). 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것의 이론에 대한 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 하나 이상 선택되는 것, (d). 상기 (001-1) 내지 (003-7-3)중 하나 이상 선택되는 것의 전체적인 요소, 부분적인 요소, 중 하나 이상 선택되는 것, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 하나 이상 구비한다.
본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀의 제조방법으로 제조되는 그래핀은 단결정 그래핀, 다결정 그래핀, 중 선택되는 것을 의미할 수 있다.
본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀의 제조 방법(단일층 그래핀 제조방법, 멀티층 그래핀 제조방법, 저온 기판 직성장 그래핀의 제조방법, 중 하나 이상 선택되는 것) 을 포함하여 구비되는 것을 특징으로 하는 전자부품을 구비한다.
본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀 원자층이 식각되는 그래핀 제조방법을 포함하여 구비되는 것을 특징으로 하는 전자부품을 구비한다.
본 발명의 한 실시형태에서, 본 발명은 본 발명의 명세서에서 제시하는 그래핀 굽힘 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.
본 발명의 한 실시형태에서, 상기 일면에서 제시하는 전자부품은 CPU, 메모리, 마이크로프로세서, 전자부품, 전자장치, 전자소자, 로 구성되는 것 중 하나 이상 선택되는 것을 의미한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 일면에서 상세하게 서술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 일면에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
본 발명에 특별히 기술된 것보다, 일반적으로 알려진 방법, 알려진 수학식, 알려진 법칙, 알려진 논문, 알려진 설명, 장치, 장치 소자, 재료, 순서 및 기술은 불필요한 실험에 의지하지 않고 넓게 드러나 있는 본 발명의 실시에 적용될 수 있다. 여기서 기술된 방법, 장치, 장치 소자, 재료, 순서 그리고 특히 기술적으로 동일하게 알려진 모든 기술은 본 발명에 의해 포함되는 경향이 있다.
여기서 채용된 용어 및 표현들은 발명의 상세한 설명의 용어로써 사용되나 의미를 제한하는 것은 아니며, 설명되거나 도시된 특징과의 임의의 등가물의 용어나 표현을 제한할 의도는 없다. 다만, 본 발명의 청구된 범위 안에서 다양한 변형들이 가능하다. 그러므로, 본 발명이 몇몇 바람직한 실시예들에 의해 개시되었음에 불구하고 대표적 실시예 및 선택적 특징들, 여기서 개시된 개념의 수정 및 변화가 종래 기술등에 의해 재분류될 수 있다고 이해되어야 하며, 이러한 수정 및 변화들은 첨부된 청구항에 의해 정의된 바와 같이 본 발명의 범위 안에서 고려될 수 있다.
여기서 제공된 특정 실시예는 본 발명의 유용한 실시예의 예시이고, 본 발명이 장치들, 장치 구성요소들, 방법단계들의 많은 변화들을 사용하여 수행되어질 수 있다는 것은 명백하다.
본 발명의 방법 및 상기 방법을 위해 유용한 장치는 다양한 선택적 구성 및 절차 구성요소 및 단계들을 포함할 수 있다.
여기서 치환된 구성요소들이 개시될 때, 그것은 모든 하위 그룹 및 그룹의 모든 개별 멤버들이 각각 개시된 것으로 이해되어야 한다.
여기서 마쿠쉬 그룹 또는 다른 그룹들이 사용될 때, 상기 그룹의 모든 개별 멤버들 및 모든 조합과 상기 그룹의 가능한 하위 조합은 개시된 범위 안에서 개별적으로 포함된다.
부가적으로, 다른 설명이 필요하지 않은 경우, 본 발명의 한 실시형태에서, 개시된 혼합물의 모든 동이원소 변이체는 개시된 바에 의해 망라되는 것으로 의도된다. 예를 들어 하나 이상의 자석은 자석, 자석 원자, 자석 입자, 자석 나노 입자, 자석 화합물, 자석 결합물, 자석 합금, 나노 자석 화합물, 나노 자석 결합물, 나노 자석 합금, 나노 자석 분자, 중 하나 이상 선택되는 것으로 대체될 수 있는 것으로 이해될 수 있다.
본 발명의 한 실시형태에서, 단수개로 설명된 것은 복수개를 의미할 수 있다. 본 발명의 한 실시형태에서, 자성입자는 하나 이상의 자성입자를 의미할 수 있다.
여기서 개시되거나 설명된 구성요소의 화합물이나 구성요소의 구체적인 명칭은 본 발명이 속하는 기술분야의 일반적 기술을 가진자가 같은 구성요소의 화합물이나 구성요소의 구체적인 명칭을 다르게 부를 수도 있는 점에서 임의의 예시로서 불려질 수 있다.
여기서 개시되거나 설명된 구성요소의 모든 조합은 달리 언급되지 않더라도 본 발명을 실시하기 위하여 사용되어질 수 있다. 예를 들어 온도, 시간, 농도, 전압, 전기, 분위기 등과 같은 범위가 상세하게 주어질 때 뿐만 아니라 상기 범위들에 포함된 모든 개별 값들은 개시된 범위에 포함되는 것으로 의도된다.
본 발명의 한 실시형태에서, 여기서 개시되거나 설명된 구성요소의 모든 분자구조 또는 합성분자조합 또는 합성물은 달리 언급되지 않더라도 본 발명을 실시하기 위하여 사용되어질 수 있다.
여기서 개시된 설명에 포함된 설명의 범위, 임의의 범위 또는 범위, 하위 범위, 포함범위 내의 개별 값들은 여기서 청구된 청구항에는 나타나지 않을 수 있다고 이해되어질 수 있다.
본 발명의 한 실시형태에서, 본 발명의 내용은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자의 레벨에서 설명되었다. 더하여, 중요한 조합이 청구된 때, 본 발명의 한 실시형태에서, 제공되는 합성물질(예를들어, 자석합성물질)을 포함하며 출원인의 종래 기술에서 활용가능하고 알려진 합성물질은 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다.
본 발명의 한 실시형태에서, 여기서 임의의 범위 또는 범위, 하위 범위, 포함범위로 설명된 본 발명은 임의의 구성요소 또는 구성요소들, 상세하게 개시되지 않은 제한 또는 제한들이 없는 경우에도 실현될 수 있다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명을 실시하기위한 다양한 방법들이 과도한 실험에 기대지 않고도 본 발명의 실시에 채용될 수 있다는 것을 알 수 있을 것이다. 임의의 재료들 및 방법들의 기능적으로 등가인 알려진 모든 기술들은 본 발명의 한 실시형태에서, 포함되어질 수 있다.
이상, 본 발명을 상세하게 설명하였으나, 본 발명은 상기 내용에 한정되지 않으며, 여러 가지 하나 이상의 형태로 변형될 수 있으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함이 명백하다.
또한 적당하게 도식적으로 설명된 본 발명은 임의의 구성요소 또는 구성요소들, 상세하게 개시되지 않은 제한 또는 제한들이 없는 경우에도 실현될 수 있다.
임의의 재료들 및 방법들의 기능적으로 등가인 알려진 모든 기술들은 본 발명에서 포함되어질 수 있다.

Claims (69)

  1. 금속층 구비 후 탄소층 구비, 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및
    탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 단일층 또는 멀티층 그래핀을 생성하는 단계; 를 구비한 것을 특징으로 하는 그래핀의 제조 방법.
  2. 금속층 구비 후 탄소층 구비, 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및
    탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 멀티층 그래핀을 생성하는 단계; 및
    상기 탄소용해층의 최상층인 탄소로 이루어진 예비층으로부터 상기 멀티층 그래핀을 제거하는 단계; 및
    상기 예비층을 단일층 그래핀으로 변환하는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  3. 금속층 구비 후 탄소층 구비, 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및
    화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 조절하는 단계; 및
    탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 단일층 또는 멀티층 그래핀을 생성하는 단계; 를 구비한 것을 특징으로 하는 그래핀의 제조 방법.
  4. 금속층 구비 후 탄소층 구비, 그 후 가열하여 탄소층이 용해되어 구비되는 탄소용해층을 형성하는 단계; 및
    화학적 기계적 연마 (chemical mechanical polishing(CMP)) 를 이용하여 상기 탄소용해층의 두께 및 평탄도를 조절하는 단계; 및
    탄소용해층을 가열하여 탄소용해층의 금속을 승화시켜 멀티층 그래핀을 생성하는 단계; 및
    상기 탄소용해층의 최상층인 탄소로 이루어진 예비층으로부터 상기 멀티층 그래핀을 제거하는 단계; 및
    상기 예비층을 단일층 그래핀으로 변환하는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  5. 청구항 2 항 또는 청구항 4 항에 있어서,
    상기 멀티층 그래핀을 제거하는 단계는,
    상기 멀티층 그래핀 사이와 상기 예비층 사이로 산 또는 알칼리 금속을 삽입시키는 단계; 및
    상기 멀티층 그래핀을 접착물질 또는 초음파로 제거하는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  6. 청구항 5 항에 있어서,
    상기 알칼리 금속을 삽입시키는 단계는,
    알칼리금속 증기 분위기 상에 위치시키거나, 증기를 투입하는 단계; 및
    알칼리금속 증기가 멀티층 그래핀 사이와 상기 예비층 사이로 삽입되는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  7. 청구항 5 항에 있어서,
    상기 산을 삽입시키는 단계는,
    산 증기 분위기 상에 위치, 산 증기를 투입, 산 용액을 투입, 중 선택되는 수행단계를 구비하는 단계; 및
    산 증기 또는 산이 멀티층 그래핀 사이와 상기 예비층 사이로 삽입되는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  8. 청구항 2 항 또는 청구항 4 항에 있어서,
    상기 예비층을 단일층 그래핀으로 변환하는 단계는,
    수소 개스 분위기에서 열처리 하는 단계; 및
    상기 예비층과 결합된 금속과 수소가 금속-수소 결합하는 단계; 및
    상기 예비층이 금속과의 결합력이 깨지며, 그래핀 특성을 가진 단일층 그래핀으로 되는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  9. 청구항 2 항 또는 청구항 4 항에 있어서,
    상기 예비층을 단일층 그래핀으로 변환하는 단계는,
    금속의 개스 분위기에서 열처리 하는 단계; 및
    상기 예비층과 결합된 금속과 금속의 개스가 금속-금속 결합하는 단계; 및
    상기 예비층이 금속과의 결합력이 깨지며, 그래핀 특성을 가진 단일층 그래핀으로 되는 단계; 를 구비한 것을 특징으로 하는 단일층 그래핀의 제조 방법.
  10. 기판상에 금속층을 구비, 그 이후,
    500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법.
  11. 청구항 10 항에 있어서,
    상기 기판은, 이산화규소 기판, 또는, 이산화규소막을 표면에 구비한 규소 기판인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법.
  12. 청구항 10 항에 있어서,
    상기 금속층의 금속은 니켈, 철, 구리, 코발트, 및 이들의 조합으로 이루어진 군으로부터 선택된 것을 포함하는 것이며,
    상기 에칭 가스는 염소인 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법.
  13. 청구항 10 항에 있어서,
    상기 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 증착하는 단계; 및
    상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,
    상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 상기 증착 챔버 및 ICP-CVD 챔버 내로 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법.
  14. 청구항 10 항에 있어서,
    상기 저온 기판 직성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비하는 것; 을 특징으로 하는 저온 기판 직성장 그래핀의 제조방법.
  15. 하나 이상의 층을 구비하는 그래핀 표면에 자기-조립 단분자막(SAM)을 구비하는 단계; 및
    상기 자기-조립 단분자막(SAM)이 구비된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  16. 청구항 15 항에 있어서,
    상기 자기-조립 단분자막(SAM)은,
    a. 알칸싸이올 자기조립단분자막(SAM of Alkanethiols)
    b. 알킬(Alkyl) 자기-조립 단분자막(SAM)
    c. 알킬실록산 자기조립단분자막(SAM of Alkylsiloxanes)
    d. 알칸인산(Alkanephosphonic Acid) 자기-조립 단분자막(SAM)
    e. Dihydroxyphenylethylamine(Dopamine)(디 하이드 록시 페닐 에틸 아민-도파민) 자기-조립 단분자막(SAM)로 구성되는 상기 a 내지 e 중 선택되는 것을 의미하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  17. 청구항 15 항에 있어서,
    상기 그래핀 원자층이 식각되는 그래핀 제조방법은,
    1 회 이상 수행되는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  18. 청구항 15 항에 있어서,
    상기 그래핀 원자층이 식각되는 그래핀 제조방법을 1 회 수행함으로써 상기 하나 이상의 층을 구비하는 그래핀에 포함된 그래핀의 단수 층을 식각하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  19. 청구항 15 항에 있어서,
    상기 자기-조립 단분자막(SAM)을 구비하여 하나 이상의 층을 구비하는 그래핀을 식각시키는 단계 이후에,
    자기-조립 단분자막(SAM)을 유기용매 또는 열로 제거하는 것을 추가 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  20. 청구항 15 항에 있어서,
    상기 에너지원은,
    레이저, 플라즈마, 중성빔, 이온빔, 열에너지, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  21. 청구항 20 항에 있어서,
    상기 중성빔은,
    비반응성 기체를 함유하는 중성빔을 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  22. 청구항 20 항에 있어서,
    상기 중성빔은,
    Xe, He, Ar, N2, Ne, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 기체를 함유하는 중성빔을 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  23. 청구항 15 항에 있어서,
    상기 자기-조립 단분자막(SAM)을 구비하여 하나 이상의 층을 구비하는 그래핀을 식각시키는 단계 이후에,
    자기-조립 단분자막(SAM) 및 상기 에너지원을 조사함으로써 발생된 식각 부산물을 제거하는 것을 추가 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  24. 청구항 23 항에 있어서,
    상기 자기-조립 단분자막(SAM) 및 상기 에너지원을 조사함으로써 발생된 식각 부산물을 제거하는 단계 이후에, 상기 하나 이상의 층을 구비하는 그래핀을 열처리하는 것을 추가 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  25. 청구항 24 항에 있어서,
    상기 하나 이상의 층을 구비하는 그래핀을 열처리하는 것은 어닐링 공정으로 수행되는 것을 포함하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  26. 청구항 1 항 또는 청구항 3 항에 있어서,
    상기 멀티층 그래핀을 생성하는 단계 이후에,
    상기 멀티층 그래핀에 에너지원을 조사하는 단계; 및
    멀티층 그래핀에 에너지원을 조사하여 그래핀의 층수를 조절하여 단일층 또는 멀티층 그래핀을 구비하는 단계; 를 추가 구비하는 것을 특징으로 하는 그래핀의 제조 방법.
  27. 멀티층 그래핀을 구비하는 단계; 및
    멀티층 그래핀에 에너지원을 조사하는 단계; 및
    멀티층 그래핀에 에너지원을 조사하여 그래핀의 층수를 조절하여 단일층 또는 멀티층 그래핀을 구비하는 단계; 를 구비하는 것을 특징으로 하는 그래핀의 제조 방법.
  28. 하나 이상의 층을 구비하는 그래핀 표면에 폴리메틸 메타크릴레이트(PMMA)을 마스크로 구비하는 단계; 및
    상기 폴리메틸 메타크릴레이트(PMMA)이 구비된 하나 이상의 층을 구비하는 그래핀에 에너지원을 조사하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 원자층이 식각되는 그래핀 제조방법.
  29. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 장벽조정회로(CMOS)디바이스층, 상기 장벽조정회로(CMOS)디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 및 상기 장벽조정회로(CMOS)디바이스층까지 연장되는 복수의 컨택들을 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,
    그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택터가 포함되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  30. 청구항 29 항에 있어서,
    상기 장벽조정회로(CMOS)디바이스층은 하나 혹은 그 이상의 CMOS 배선, 구조들 및 디바이스를 포함하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  31. 청구항 29 항에 있어서,
    상기 제 1 웨이퍼는 절연 웨이퍼, 절연 상층 (insulating overlayer), 탄소용해층기판, 중 선택되는 것을 갖는 웨이퍼를 포함하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  32. 청구항 29 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  33. 청구항 29 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 페이스 투 페이스 방향으로 서로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  34. 청구항 29 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는,
    상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 하나를 상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 다른 하나와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  35. 청구항 29 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되는 방식은
    페이스 투 페이스 결합방식에 있어서,
    접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  36. 청구항 29 항에 있어서,
    제 1 절연층은
    a. 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것
    b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층
    c. AIR층, 진공층, 접착층, 절연층 중 선택되는 것을 포함하고 있는 절연층
    d. 박막층을 포함하고, 박막층 상부에 AIR층, 진공층, 중 선택되는 것을 더 포함하고 있는 절연층로 구성되는 상기 a 내지 d 중 하나 이상 선택되는 층을 의미함을 특징으로 하는 그래핀 굽힘 트랜지스터.
  37. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 장벽조정회로(CMOS)디바이스층, 및 상기 장벽조정회로(CMOS)디바이스층까지 연장되는 복수의 컨택들을 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 장벽조정회로(CMOS)디바이스층 사이가 결합되고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼에서 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,
    그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택터가 포함됨을 특징으로 하는 그래핀 굽힘 트랜지스터.
  38. 청구항 37 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 장벽조정회로(CMOS)디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로(CMOS)디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  39. 청구항 37 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는,
    상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 하나를 상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 다른 하나와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  40. 청구항 37 항에 있어서,
    상기 제 1 절연층 및 상기 장벽조정회로(CMOS)디바이스층 사이가 결합되는 방식은
    페이스 투 페이스 결합방식에 있어서,
    접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  41. 청구항 37 항에 있어서,
    제 1 절연층은
    a. 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것
    b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층
    c. AIR층, 진공층, 접착층, 절연층 중 선택되는 것을 포함하고 있는 절연층
    d. 박막층을 포함하고, 박막층 상부에 AIR층, 진공층, 중 선택되는 것을 더 포함하고 있는 절연층,로 구성되는 상기 a 내지 d 중 하나 이상 선택되는 층을 의미하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  42. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하고 상기 그래핀 굽힘 회로 상부에 장벽조정회로를 구비하고 장벽조정회로를 둘러싸는 제 2 절연층을 구비하는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 3 절연층 그리고 상기 제 3 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들 및 장벽조정회로와 접촉하며,
    그리고 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로 및 장벽조정회로를 위한 컨택터가 포함되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  43. 청구항 42 항에 있어서,
    상기 CMOS 디바이스층은 하나 혹은 그 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  44. 청구항 42 항에 있어서,
    상기 제 1 웨이퍼는 절연 웨이퍼, 절연 상층 (insulating overlayer), 탄소용해층기판, 중 선택되는 것을 갖는 웨이퍼를 포함하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  45. 청구항 42 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  46. 청구항 42 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 페이스 투 페이스 방향으로 서로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  47. 청구항 42 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는,
    상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 하나를 상기 제 1 웨이퍼 또는 상기 제 2 웨이퍼 중 다른 하나와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  48. 청구항 42 항에 있어서,
    상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되는 방식은
    페이스 투 페이스 결합방식에 있어서,
    접착층, 접착제, 접착전구체, 반데르발스 힘, 표면장력, 계면장력, 진동접착, 열접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의 공정으로 제시되는 접착, 중 선택되는 것으로 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  49. 청구항 42 항에 있어서,
    제 1 절연층은
    a. 접착층, 엘라스토머층, 부도체층, 절연층, 중 선택되는 것
    b. 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 영률로서 조절할 수 있는 층
    c. AIR층, 진공층, 접착층, 절연층 중 선택되는 것을 포함하고 있는 절연층
    d. 박막층을 포함하고, 박막층 상부에 AIR층, 진공층, 중 선택되는 것을 더 포함하고 있는 절연층,로 구성되는 상기 a 내지 d 중 하나 이상 선택되는 층을 의미하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  50. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀과, 상기 그래핀의 대기전력문제를 하나 이상의 Fermi Level(페르미레벨)의 높이조절, 쇼키 장벽(Schottky Barrier)의 높이조절, 중 하나 이상 선택되는 것으로 해결 구비하는 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 접촉하며,
    그리고 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 다른 컨택들은 상기 그래핀 굽힘 회로를 위한 컨택터를 포함하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  51. 청구항 50 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는,
    상기 제 1 웨이퍼를 상기 제 2 웨이퍼와 페이스 투 페이스 결합을 할 수 있도록 뒤집는 (flipping)것을 포함하여 페이스 투 페이스 방향으로 서로 결합되는 단계; 및
    상기 뒤집혀서 결합된 제 1 웨이퍼에 장벽조정회로를 구비하고, 더하여 CMOS 회로 또는 CMOS회로와 디바이스를 추가로 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  52. 청구항 50 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 하나 혹은 그 이상의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  53. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를 갖는 입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터;를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  54. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 Piezo(피에조) 물질, Piezo(피에조) 특성을 갖는 그래핀, 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
    b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  55. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  56. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자, 전하를갖는입자 또는 전하를 띠는 입자, 중 하나 이상 선택되는 것이 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
    b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  57. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자를 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  58. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 자성입자를 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로의 정전기적 준위로 인하여 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
    b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  59. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는;
    a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
    b. 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  60. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    a. 그래핀의 굴곡지는 특성을 이용하여 하나 이상의 열팽창물질을 그래핀의 하단부에 하나 이상 구비하여 교차되는 장벽조정회로로 인하여 하나 이상의 열팽창물질이 열팽창하여 하나 이상의 그래핀을 하나 이상 굽힘변형, 위치이동, 중 하나 이상 선택되는 것으로 Work function(일함수)을 하나 이상 조절하되,
    b. 하나 이상의 쇼키장벽(Schottky Barrier)의 높이를 하나 이상 조절, 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절, 로 구성되는 것 중 하나 이상 선택되는 것을 구비하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  61. 청구항 53 항 또는 청구항 55 항 또는 청구항 57 항 또는 청구항 59 항중 어느 하나의 항에 있어서,
    하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,
    a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 Single electron transistor(단일 전자 트랜지스터)의 형태로서 설명되며, 전기적으로 하나 이상 접촉되는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터.
  62. 청구항 54 항 또는 청구항 56 항 또는 청구항 58 항 또는 청구항 60 항중 어느 하나의 항에 있어서,
    하나 이상의 그래핀과 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 구비하되, 상기 하나 이상의 Fermi level(페르미레벨)의 높이를 하나 이상 조절하는 것은,
    a. 그래핀(제 1 전극)을 전도성 물질(제 2 전극)과 하나 이상의 Single electron transistor(단일 전자 트랜지스터)의 형태로서 설명되며, 전기적으로 하나 이상 접촉되는 구성을 하나 이상 구비하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형, 위치이동, 중 하나 이상 선택되는 것을 이용하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터.
  63. 그래핀 굽힘 트랜지스터에서, 상기 그래핀 굽힘 트랜지스터는:
    하나 이상의 그래핀을 상부에 교차되어 지나가는 장벽조정용인 교차회로의 정전기적인 준위로 인하여, 하나 이상 굽힘변형, 위치이동 중 하나 이상 선택되는 것을 일으켜 하나 이상의 굽힘변형, 위치이동 중 하나 이상 선택되는 것이 가해진 그래핀이 하나 이상의 쇼키장벽(Schottky Barrier), Fermi level(페르미레벨), 중 하나 이상 선택되는 것의 높이를 하나 이상 조절하여 Work function(일함수)을 하나 이상 조절하는 트랜지스터; 를 구비하는 것을 특징으로 하는 그래핀 굽힘 트랜지스터.
  64. 청구항 1 항 또는 청구항 2 항 또는 청구항 3 항 또는 청구항 4 항에 또는 청구항 10 항중 어느 하나의 항에 따른 그래핀의 제조 방법을 포함하여 구비되는 것을 특징으로 하는 전자부품.
  65. 청구항 15 항에 따른 그래핀 원자층이 식각되는 그래핀 제조방법을 포함하여 구비되는 것을 특징으로 하는 전자부품.
  66. 청구항 27 항에 따른 그래핀의 제조 방법을 포함하여 구비되는 것을 특징으로 하는 전자부품.
  67. 청구항 28 항에 따른 그래핀 원자층이 식각되는 그래핀 제조방법을 포함하여 구비되는 것을 특징으로 하는 전자부품.
  68. 청구항 29 항 또는 청구항 37 항 또는 청구항 42 항 또는 청구항 50 항중 어느 하나의 항에 따른 그래핀 굽힘 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품.
  69. 청구항 53 항 또는 청구항 54 항 또는 청구항 55 항 또는 청구항 56 항 또는 청구항 57 항 또는 청구항 58 항 또는 청구항 59 항 또는 청구항 60 항 또는 청구항 63 항중 어느 하나의 항에 따른 그래핀 굽힘 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 하나 이상 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품.
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