WO2015133350A1 - 撮像素子、撮影装置、及び計測装置 - Google Patents

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WO2015133350A1
WO2015133350A1 PCT/JP2015/055473 JP2015055473W WO2015133350A1 WO 2015133350 A1 WO2015133350 A1 WO 2015133350A1 JP 2015055473 W JP2015055473 W JP 2015055473W WO 2015133350 A1 WO2015133350 A1 WO 2015133350A1
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voltage
gate
signal
inverter
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PCT/JP2015/055473
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江藤　剛治
エドアルド シャルボン
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江藤　剛治
エドアルド シャルボン
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
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    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof

Definitions

  • the present invention relates to a solid-state imaging device and an imaging apparatus that can capture a plurality of continuous images with a time resolution of 1 nanosecond or less.
  • Patent Document 1 and Non-Patent Document 1 disclose a “multi-charge collecting gate imaging device”.
  • the image sensor is a back-illuminated image sensor, and has a structure for collecting charges generated by photons incident on the entire back surface of each pixel (hereinafter referred to as “signal charge”) at the center of the pixel on the front side, and around the center of the pixel.
  • K charge collection gates K ⁇ 3).
  • high-sensitivity imaging can be performed with an aperture ratio (light receiving area / pixel area) close to 100%.
  • VH When a high voltage VH is applied to the electrode of one of the plurality of charge collection gates and a low voltage VL is applied to the other (K-1) charge collection gate electrodes, Collect under the charge collection gate loaded with VH.
  • the time for the signal charge to reach one of the charge collection gates from the back surface is about 1 nanosecond. Accordingly, if a pulse voltage is sequentially applied to the electrodes of the K charge collection gates at a time interval of 1 nanosecond or less, K images can be continuously captured at a time interval of 1 nanosecond or less.
  • the multi-charge collection gate image sensor is an ultra-high speed and high-sensitivity image sensor capable of continuous imaging with a time resolution of 1 nanosecond or less.
  • Ring oscillator is one of the oscillation technologies.
  • the simplest ring oscillator is the single-ended ring oscillator 100 shown in FIG. This is formed by connecting L inverters 101 shown in FIG. 2 in a loop.
  • FIG. 3 shows the waveform of the output pulse 104 from the inverter.
  • the transistor 246 is for synchronization correction of a large number of inverters, as will be described later.
  • a pulse voltage is output with the power supply voltage Vdd102 as the high voltage VH and the ground voltage Gnd103 as the low voltage VL.
  • VH is symbolized as 1
  • VL is symbolized as 0.
  • L 7.
  • L pulse voltages 104 can be output during a time ⁇ 105 in which the voltage signal of the ring oscillator goes around the ring oscillator.
  • the oscillation period is 2 ⁇ and the individual pulse length is ⁇ .
  • the outputs of two adjacent inverters are a pair of an upward pulse 106 and a downward pulse 107 that are temporally adjacent.
  • the set of pulses has an overlapping portion 109 with a length of (L ⁇ 1) ⁇ ⁇ 2 .
  • the time delay of pulses output from adjacent inverters is ⁇ / 7, and the overlap time is 6/7 ⁇ ⁇ .
  • ring oscillators There are several different types of ring oscillators. In addition to the single-ended ring oscillator, there are a differential ring oscillator and a ring oscillator using a three-state inverter.
  • Phase-locked loop circuit In order to operate a plurality of ring oscillators in synchronization, a phase locked loop (hereinafter referred to as “PLL”) circuit 110 as shown in FIG. 4 is used.
  • PLL phase locked loop
  • the entire PLL circuit is composed of a group of ring oscillators 111 and a synchronous correction circuit 112.
  • the synchronization correction circuit includes one ring oscillator of the same circuit as one of the group of ring oscillators. This is called a replica ring oscillator 113.
  • All the ring oscillators generate a pulse voltage in synchronization with the bias voltage V B 114 output from the synchronization correction circuit. Further, fluctuations in the cycle due to temperature change, voltage change, etc. are corrected, and all ring oscillators maintain a predetermined cycle with high accuracy.
  • a standard stacked image sensor includes a light receiving chip (or “light receiving circuit chip”) 139 and a signal processing chip 142.
  • the signal processing chip 142 includes two chips 140 and 141.
  • the light receiving chip has photoelectric conversion means.
  • the light receiving circuit chip includes circuits such as a means for converting the generated signal charge into a voltage and a means for transferring a signal converted into a voltage.
  • the signal processing chip includes a signal processing circuit for processing a signal charge or a signal voltage sent from the light receiving chip or the light receiving circuit chip, and a driving circuit for the light receiving circuit chip.
  • the light receiving circuit chip receives light on the back surface.
  • a bump for transferring signal charges of each pixel, a voltage conversion circuit, a signal transfer circuit, and the like are provided on the front side.
  • a signal processing chip is laminated on the surface side. Therefore, a normal multilayer imaging device is a backside illuminated multilayer type.
  • Back-illuminated stacked image sensors have been used for X-ray image sensors and the like.
  • the light receiving surface is small. Therefore, even when the drive voltage pulse is sent from the outside of the light receiving surface, the drive voltage pulse can be synchronized with an accuracy that does not cause a problem in practice.
  • the spatial resolution becomes small.
  • the pixel unit drive circuit includes one drive circuit for one pixel or one adjacent pixel group. In order to reduce the pixel area, it is practically preferable to use a back-illuminated stacked image sensor structure and to make a pixel unit drive circuit on a signal processing chip.
  • one pixel unit driving circuit When the area of one pixel unit driving circuit is larger than the pixel area, a plurality of pixels are driven by one pixel unit driving circuit.
  • each pixel of the multi-charge collecting gate image pickup device is driven by one pixel unit driving circuit, K driving voltage pulses for driving K charge collecting gates in each pixel are used as the pixel unit driving circuit. To reach each charge collection gate must be equal.
  • Non-Patent Document 1 Takeharu G. Etoh, et al, Toward One Giga Frames per Second-Evolution of In-Situ Storage Image Sensors, Sensors, 2013, 13, pp. 4640-4658, 2013.
  • the problem to be solved by the present invention is to introduce a pixel unit drive circuit to the backside-illuminated stacked multi-charge collection gate imaging device, and to minimize the degradation of the spatial resolution and to increase the time resolution as much as possible. That is.
  • K pulse trains that do not overlap in time or have a small overlap are necessary.
  • the waveform becomes smooth and the voltage amplitude becomes small when the pixel reaches each pixel.
  • the pulse width is equal to or less than a certain limit value, that is, when the drive frequency is equal to or greater than a certain limit value, the charge collection gate cannot be driven with a pulse voltage generated outside the imaging device.
  • One solution to this problem is to incorporate a circuit that generates K voltage pulses in each pixel unit driving circuit.
  • a clock pulse for generating a voltage pulse is sent from the outside of the image sensor to each pixel unit drive circuit, it is not possible to perform high-speed imaging at a frequency higher than the limit frequency corresponding to the smoothing of the clock pulse. Therefore, in order to achieve a photographing speed equal to or higher than the limit frequency, the voltage pulse generation circuit in each pixel unit drive circuit needs to be an automatic pulse generation circuit that does not depend on clock pulses sent from the outside.
  • a means for driving in the same phase is necessary.
  • the transition time is determined by the relationship between system capacity and load.
  • the amplitude gradually transitions from a low amplitude to a high amplitude and reaches a steady state.
  • imaging technology there are two uses of imaging technology in science and technology. One is photographing and observing the object. The other is an application as a scientific instrument or technology sensor. In particular, the latter application has a high specific gravity with respect to imaging techniques with time resolution of nanoseconds or lower.
  • an image pickup apparatus including the image pickup device of the present invention may be incorporated in a scientific and technological measuring instrument and may not be clearly seen as an image pickup apparatus.
  • the imaging function based on the present invention is used and the imaging function based on the present invention is replaced with another imaging technology, if the function deteriorates to the extent that impairs practicality, the new technology according to the present invention it is conceivable that.
  • One of the standard equidistant wiring techniques is fractal H-type wiring. Connect the small H-shaped wiring to the four terminals of the H-shaped wiring. By repeating this, equidistant wiring is realized. However, the wiring length increases. In a local field such as in a pixel or a pixel unit drive circuit, it is necessary to employ a suitable wiring for each.
  • each pixel includes K charge collection gates, and each pixel or one adjacent pixel group includes a pixel unit drive circuit.
  • One such circuit is a circuit in which K inverters are joined in series. When a 1 (or 0) signal is output from one inverter, the adjacent second inverter does not receive a signal from the outside, and automatically receives 0 (or 0) as an input. The signal of 1) is output.
  • Such a circuit that automatically generates sequentially is not limited to an inverter.
  • each inverter includes an additional circuit for generating a pulse train having a small overlap in time.
  • an exclusive NOR circuit As an additional circuit for generating a pulse waveform from the output of the connected inverter, an exclusive NOR circuit (XNOR circuit) is adopted.
  • the XNOR circuit has two input terminals and outputs 1 when (1, 1) or (0, 0) is input to both terminals.
  • 1 (or 0) When 1 (or 0) is input to an inverter, 0 (or 1) is automatically output immediately after that. Therefore, the input signal and output signal of the inverter are (1, 1) or (0, 0) only for a short time between when the signal is input to the inverter and when it is output. Therefore, if the input terminal of the XNOR circuit is connected to the input line and output line of the inverter, a voltage pulse having a pulse width corresponding to the time delay of the input / output of the inverter can be automatically generated.
  • each circuit element that generates K signals may include a power supply capacitor, and a transistor switch between the power supply capacitor and the charge collection gate may be turned on when the inverter changes to 1 or 0.
  • the XNOR circuit has a higher degree of freedom of control. For example, when a voltage different from that of the inverter is input to the power supply voltage of the XNOR circuit, a voltage pulse train is generated in which the input voltage is VH (a high voltage corresponding to 1), that is, a voltage level shifter function is also provided.
  • VH a high voltage corresponding to 1
  • inverters are joined in a loop to form a ring oscillator.
  • the ring oscillator is stabilized to some extent when the signal goes around once or twice. After stabilization, a drive voltage is sent from the XNOR circuit connected to each inverter to each charge collection gate. As a result, it is possible to avoid the transition state at the initial stage of circuit startup and drive the charge collection gate after entering the steady state.
  • a PLL circuit is used so that all ring oscillators operate in synchronization.
  • This technology is also effective in the case of measuring the decay characteristics of fluorescence excited by a single pulse laser, such as FLIM (Fluorescence Life-time Imaging Microscope), from several continuous images.
  • FLIM Fluorescence Life-time Imaging Microscope
  • each inverter is arranged on each side of the square.
  • continuous images can be taken at a very high speed with a relatively compact pixel size.
  • an auxiliary power supply capacitor is inserted in the power supply wiring of each inverter so as not to cause a voltage drop at the moment when the drive voltage is sent to the charge collection gate.
  • the circuit operation time is very short, so a short capacitor can compensate for the shortage of current.
  • means for inputting a pulse voltage generated by an external circuit not included in the image sensor may be provided.
  • the charge collecting gate can be driven by the latter means when the imaging speed is slow compared to the ultra-high speed imaging.
  • a means for sending a driving pulse generated by an external circuit to the charge collecting gate may be provided separately.
  • An imaging device including one driving circuit for each of a set of M rows ⁇ N columns (M ⁇ 1, N ⁇ 2) and adjacent m (m ⁇ 1) pixels, Each of the pixels collects the photoelectric conversion means for generating charges by electromagnetic waves or charged particles (hereinafter referred to as “incident rays”) incident on the pixels and the generated charges (hereinafter referred to as “signal charges”).
  • An image pickup device comprising image signal collecting means (K ⁇ 3) and at least K circuit elements for generating at least one pulse voltage.
  • an imaging means capable of capturing continuous K images with a high time resolution that cannot be achieved with an existing imaging device.
  • the imaging device when one of the circuit elements generates a pulse voltage, another one generates a pulse voltage without receiving a signal generated by an external circuit of the driving circuit.
  • an imaging device comprising means, By sequentially inputting the pulse voltage to the image signal collecting means, it is possible to capture continuous images at a time interval much shorter than the limit of the imaging time interval caused by smoothing of the drive signal sent from the external circuit.
  • Each of the circuit elements includes at least one inverter, and the inverter is connected in a linear manner.
  • the inverter When one of the inverters outputs a signal, the inverter connected to the output side of the signal automatically outputs a signal, and this repetition is a continuous signal that repeats 1 and 0 in a very short time interval.
  • a drive circuit that generates continuous pulses at extremely short time intervals by inputting the signal into a circuit that converts the signal into a pulse signal.
  • An image pickup device comprising an exclusive NOR circuit (hereinafter referred to as “XNOR circuit”) connected to the inverter, A continuous signal repeating 1 and 0 output sequentially from the inverter is converted into a continuous pulse having a pulse width of the time interval between the adjacent signals, and this is input to the image signal collecting means in a very short time.
  • An imaging means capable of capturing continuous images is provided.
  • the drive circuit forms a ring oscillator.
  • the charge collection gate can be driven after reaching the steady state, and the signal charge collection can be stopped after a predetermined time.
  • an imaging means capable of stably capturing an integral number of images or K images obtained by integrating image signals for every K images with very high time resolution.
  • the imaging device characterized in that all of the drive circuits constitute a phase-locked loop circuit,
  • the period of the drive voltage output from all the drive circuits can be made the same.
  • the image pickup device wherein two or more IC chips are stacked, and one IC chip includes photoelectric conversion means at a position where a pixel exists, and at least one of the other IC chips
  • the image sensor comprising one drive circuit for the set of pixels,
  • the chip is independently manufactured in an IC process suitable for each of imaging, signal processing, and driving circuit, and electrically bonded in a later process, A high-performance imaging means is provided.
  • the number of pixels and driving circuits is the same, and the circuit elements are arranged substantially on a circumference or a square side in a plan view.
  • the wiring length from each circuit element to each image signal collecting means can be substantially minimized.
  • an imaging device including any of the above-described imaging elements, it is possible to realize ultra high-speed imaging that cannot be achieved with existing imaging devices.
  • the purpose of using an imaging device that can continuously shoot with time resolution of nanoseconds or less is not limited to shooting. By incorporating them into various advanced measuring devices as sensors, the performance of these devices is dramatically improved. Although these devices as a whole are not imaging devices, the incorporated imaging device is a device that utilizes the imaging function.
  • An ultra-high-speed continuous photographing means with a high spatial resolution and a temporal resolution of 1 nanosecond or less is provided by the imaging system including the imaging element.
  • FIG. A stacked imaging device in which three chips are stacked. Schematic diagram of a light-receiving circuit chip (view through the circuit on the front surface from the back (from top to bottom)). Pixel configuration of light receiving circuit chip (same as above). The structure of the circuit area of each pixel of the light receiving circuit chip and the wiring of the peripheral structure (same as above). The structure of the circuit area of each pixel of the light receiving circuit chip and the wiring of the inner structure (same as above). A pad layer for electrically connecting the light receiving circuit chip and the driving circuit chip (same as above). FIG.
  • FIG. 5 shows a configuration diagram 117 of the photographing apparatus.
  • Incident light 118 enters the image sensor 123 via an optical system, that is, a filter 119, a lens 120, a diaphragm 121 and a shutter 122.
  • the image sensor is attached to the tip of the camera unit 124.
  • the imaging element is controlled by the imaging control circuit 125 and the signal readout circuit 126.
  • a buffer memory 127 for temporarily storing digital image signals is connected to the signal readout circuit.
  • the buffer memory is connected to the communication circuit 128 and further to the image processing device 129 in the control computer.
  • the control computer incorporates a control circuit 130 and an internal recording device 131 for controlling the entire system. Also connected to the control computer are an external recording device 132, a display 133, a console 134, a mouse 135, a trigger device 136 for starting and stopping shooting in synchronization with the occurrence of a shooting target phenomenon, and an illumination device 137. .
  • FIG. 6 shows the outer shape of the image sensor.
  • 3 IC chips are stacked to form one image sensor 138.
  • the chip on the light receiving side is called a light receiving circuit chip 139.
  • a chip stacked on the light receiving circuit chip is referred to as a drive circuit chip 140.
  • a chip stacked on the drive circuit chip is referred to as a digital circuit chip 141. That is, in this imaging device, the two chips of the drive circuit chip 140 and the digital circuit chip 141 constitute the signal processing chip 142.
  • the light receiving circuit chip in the uppermost layer in FIG. 6 is viewed from the back side 143 on which light is incident.
  • An aluminum wiring 144 for supplying a back surface voltage is disposed on the back surface side.
  • Bonding pads 145 are provided at the four corners for wire bonding to send a voltage to the aluminum wiring on the back surface.
  • FIG. 7 shows a plan view 146 of the light receiving circuit chip. This figure is a view from the back side. The view from the front is reversed.
  • the surface of the drive circuit chip is the upper surface, but the surface of the light receiving surface circuit chip is the lower surface. That is, the front side of the light receiving circuit chip is bonded to face the front side of the drive circuit chip.
  • FIG. 7 In order to make the relationship on the drawing easy to understand, not only FIG. 7 but also all future drawings of the light receiving circuit chip are viewed from the back side (from top to bottom).
  • the digital circuit chip is the same as the drive circuit chip in FIG.
  • a light receiving surface 147 composed of 512 ⁇ 512 pixels in the center of FIG.
  • a gate control circuit 148 other than the charge collection gate is placed.
  • selection circuits 149 for sending signal charges stored in the post-photographing pixels to the digital circuit chip.
  • the size of one pixel is 20 ⁇ m ⁇ 20 ⁇ m. Therefore, the light receiving surface is 10.24 m ⁇ 10.24 mm.
  • the chip size including the control circuit and the like is 13 mm ⁇ 13 mm.
  • the light receiving circuit chip is a backside illumination type. That is, light is received on the back surface, and a light receiving circuit is on the front surface side. Furthermore, pads for electrical connection with the drive circuit chip are arranged on the surface.
  • FIG. 8 shows a pixel configuration 150 on the pixel structure of the light receiving circuit chip.
  • One pixel 151 (indicated by a shape of a pendulum clock rotated by 135 ° surrounded by a dotted line) is a regular octagonal circuit region 152 and a square analog image sharing one side with the regular octagon.
  • a signal transmission area 153 is also included in FIG. 8.
  • FIG. 9 and 10 show the circuit structure of each pixel of the light receiving circuit chip.
  • the structure shown in one figure is usually divided into two figures.
  • FIG. 9 shows the structure 154 in the peripheral portion of the pixel and the wiring related thereto
  • FIG. 10 shows the structure 155 in the central portion of the pixel and the wiring corresponding thereto.
  • the horizontal wiring in the figure is actually arranged on the pixel surface, for the sake of clarity, the horizontal wiring is shown separately above and below the pixel surface so as not to overlap with the pixel surface.
  • the wiring consists of a silicide electrode and metal wiring.
  • the metal wiring has five layers. Four of them are wiring layers.
  • the fifth layer is composed of a part of the wiring and a pad for electrical connection with the drive circuit chip.
  • the circuit area is composed of a small octagonal potential adjustment gate 156 at the center of the pixel and eight trapezoidal areas with one side as the upper side. Seven of them have an image signal collecting circuit 157 on them, and the other has a drain circuit 158 (both are shown surrounded by dotted lines).
  • One image signal collection circuit 157 includes a charge collection gate 159, a charge accumulation gate 160, an output gate 161, a floating diffusion 162, a reset gate 163, a source follower transistor 164, a selection transistor 165, and a wiring.
  • the wiring includes an output gate line 166 for applying a constant voltage, an address line 167 for selecting one of the seven floating diffusions when reading a signal, and a reset gate line 168 for resetting the charge of the floating diffusion.
  • the drain circuit 158 includes a drain charge collection gate 169 and a drain 170.
  • the source follower lane line 171 and the reset drain line 172 are connected to the drain 170. Further, the drain is connected to the pad of the fifth metal layer (uppermost layer).
  • the power supply wiring 173 also serves as a signal line for reading out the potential change of the floating diffusion from this layer to the outside.
  • FIG. 10 shows a drive voltage sending line 174 for the charge collection gate generated by the drive circuit chip, a charge storage gate drive voltage sending line 175 for sending the drive voltage for the charge accumulation gate from the outside of the light receiving surface, and a voltage send for the potential adjustment gate.
  • Line 176 and drain wiring 177 are shown.
  • FIG. 11 shows the fifth metal layer, that is, the pad layer 178, which is the uppermost layer of the light receiving circuit chip.
  • An analog signal transmission pad 179 is on the square analog image signal transmission area 153.
  • the octagonal circuit region 152 includes seven pads 180 for sending drive voltage from the drive circuit chip to the charge collection gate of the light receiving circuit chip, and one piece for sending drive voltage to the drain charge collection gate.
  • Pad 181 is on board.
  • FIG. 8 shows three masks 182, 183, and 184 for forming a p-well. These are combined to form a p-well mask 185.
  • the potential barrier to signal charges (electrons in this embodiment) is strengthened.
  • the p-well density decreases toward the center of the pixel, and a p-well hole 187 is opened at the center.
  • the charge collection area of each pixel that is, the optical pixel area becomes an area 188 surrounded by a dotted line in FIG.
  • FIG. 12 conceptually shows the potential distribution 190 of the AB section 189 in FIG.
  • the back surface is the lower side, and light 118 is incident from the back surface.
  • a back surface voltage of ⁇ 35V is loaded on the back surface.
  • FIG. 8 shows a plan view of the p-well 185
  • FIG. 12 shows a cross-sectional view. From the plan view and the cross-sectional view, it is better understood that the p-well 185 forms a deep potential barrier 191 in the peripheral portion and becomes weaker toward the pixel center 192, and a hole 187 is opened in the potential barrier in the pixel central portion. .
  • FIG. 13 shows a specific example 193 of the potential distribution calculated by the simulation. Further, an example 195 of a path in which the signal charge generated near the back surface moves to one of the charge collecting gates 194 on the front surface side is shown.
  • the signal charge generated at the right end is collected by the left charge collection gate to which a high voltage is applied. That is, selective charge collection by only the charge collection gate to which VH is added is realized.
  • the channels to the potential adjustment gate 156, the charge collection gate 159, the charge storage gate 160, and the output gate 161, that is, the signal charge transfer path are all depleted.
  • the signal charge that has reached the surface side is transported in this channel.
  • FIG. 14 to FIG. 19 are diagrams illustrating the transfer of the gate electrode voltage, channel potential, and signal charge in this path. In these figures, the ordinate is positive downward.
  • FIG. 14, FIG. 15 and FIG. 16 show the process until seven consecutive images are taken and the signal is read out.
  • FIGS. 14, 17, 18, and 19 show the case where 14 consecutive images are taken.
  • FIGS. 14 to 19 are conceptual diagrams showing a three-dimensional phenomenon in two dimensions. By changing the gate number according to the load voltage, the relationship between the figure and the explanatory text can be easily understood.
  • the charge collection gates 196 and 197 are both charge collection gates (159 in FIG. 9), but the numbers are changed because the electrodes are loaded with VH and VL, respectively.
  • VH and VL are loaded on the electrodes of the charge storage gates 198 and 199 and the electrodes of the reset gates 200 and 201, respectively.
  • the output gate 161 is loaded with a constant voltage VM that is higher than VL and lower than VH.
  • the drain charge collection gate 169 in FIG. 9 is also loaded with VH or VL, and the drain 170 is loaded with a constant voltage of 3.3 V (Vdrain) (these are not shown in FIGS. 14 to 19). ).
  • the signal charge generated by the light 118 incident on the back surface is collected at the center of the pixel by the potential distribution formed by the p-well, and is guided to the front side through the hole 187 of the potential barrier.
  • VH is loaded on the drain charge collection gate
  • VL is loaded on the seven charge collection gates.
  • the traveling direction of the signal charge guided to the center of the pixel on the front side is shifted from the center in the direction of the drain charge collecting gate loaded with VH.
  • the signal charge collected by the drain charge collection gate is automatically transferred to the drain and further discharged outside the device (not shown).
  • VH is loaded on the seven charge storage gates. However, since it is a little away from the pixel center and is formed under the P-well, the signal charge is collected at the pixel center and does not flow directly into the charge accumulation gate.
  • VL is loaded on the drain collection gate (not shown) at the same time as the start of shooting.
  • one charge collection gate 196 is loaded with VH, and the other six charge collection gates 197 are loaded with VL.
  • the traveling direction of the signal charge guided to the pixel center on the front side is shifted toward the charge collection gate 196 loaded with VH, and the signal charge is guided to the channel below it.
  • the charge collection gate 196 to the charge accumulation gate 198 are depleted, and the charge accumulation gate has a larger area and a higher potential, the signal charge introduced to the charge collection gate is automatically charged. And will be accumulated there.
  • VH is loaded on the drain charge collection gate and VL is loaded on the seven charge collection gates (not shown).
  • VH is loaded on the drain charge collection gate and VL is loaded on the seven charge collection gates (not shown).
  • VL is loaded on the seven charge collection gates 197, VL is loaded on the charge storage gates 199 all at once. As a result, the signal charge passes through the output gate 161 and flows into the floating diffusion 162.
  • the potential of the floating diffusion 162 decreases due to the inflow of electrons. This is detected as an image signal converted into a voltage.
  • the image signal converted into voltage is current amplified by the source follower transistor 164 of FIG.
  • VH is applied to the reset gate 200 to clear the floating diffusion. Thereby, the signal charge in the floating diffusion is discharged out of the element through the reset drain line 172.
  • the structure and operation of the light receiving circuit chip are not limited to the above structure and operation.
  • signal charges are accumulated by one charge accumulation gate 198.
  • the signal charges are accumulated by the other six charge accumulation gates 199, and immediately, the adjacent floating diffusion (located at the left end of the figure, only the arrow is shown in the figure).
  • the charge storage gate 198 is emptied and the charge can be stored again (this state in the figure). Is shown).
  • Digitally stored instead of analog memory For example, after collecting signal charges with one charge collection gate, the signal charges accumulated in the original charge collection gate are transferred to the floating diffusion while signal charges are collected with the other six charge collection gates. Further, the voltage-converted image signal is sent to a digital signal processing circuit and recorded as a digital signal. Then clear the floating diffusion. Repeat above.
  • image signal integration can also be performed when shooting a phenomenon with high reoccurrence. If signal charges are accumulated in the seven charge accumulation gates and then taken again without transferring the signal to the floating diffusion, the seven image signals in the first and second photography are respectively stored in the charge accumulation gate. Then, while maintaining the time order, they are added to the charge accumulation gate and accumulated. Thus, image signal integration within the pixel can be performed. By repeating this many times, a detectable signal intensity can be obtained even if the incident light intensity is weak.
  • Drive circuit chip (Drive circuit chip structure) There are 512 ⁇ 512 drive circuits corresponding to each pixel in the center of the drive circuit chip 140 of FIG. FIG. 4 shows eight of them 111. There is a synchronization correction circuit 112 using a PLL circuit in the peripheral portion.
  • the synchronization correction circuit includes one replica ring oscillator 113, a clock generation circuit 202, a period detection circuit 203, a charge pump 204, and a low-pass filter 205 that are the same as the ring oscillators of the ring oscillator group 111 that operate in synchronization.
  • a clock designating / detecting circuit 206 is provided for designating the number of clocks to be added from the outside and for outputting the necessary pulses by counting the clocks.
  • the clock designation / detection circuit is connected with a clock designation wiring 207 for designating the number of clocks to be added and a transmission wiring 208 for sending the charge collection gate reset voltage for each designated number of clocks.
  • An auxiliary power supply capacitor 209 is added to each ring oscillator.
  • each drive circuit area is also composed of an octagonal circuit area corresponding to each pixel and a square analog image signal transmission area similar to those shown in FIGS.
  • FIG. 20 shows one drive circuit 210 arranged in the octagonal circuit area.
  • FIG. 21 shows a drain charge collection gate and a charge collection gate reset voltage transmission wiring 208 for controlling a drive voltage waveform to the charge collection gate.
  • the charge collection gate reset voltage transmission wiring is connected to the seven charge collection gate line pads 180 and the drain charge collection gate line pad 181.
  • an inverter 211 for inverting the charge collection gate reset voltage.
  • ring oscillator 100 including seven single-ended inverters shown in FIG. Each inverter is connected to an NXOR circuit 212 shown in FIG.
  • the wiring length between the inverter 220 and the inverter 222 is slightly longer than the wiring length between the other seven inverters.
  • the wiring resistance during this period is originally very small and can be ignored compared to the resistance due to the switch.
  • the wiring for sending the drive voltage generated by the ring oscillator to the pixels on the light receiving circuit chip is much longer than the wiring length between the inverters. Therefore, the influence of this wiring length difference can be ignored for the requirement of equidistant wiring in the entire circuit.
  • Each drive circuit 210 has two types of switches.
  • One type is a switch 213 for turning on / off communication between inverters. If you only want to make it oscillate, you can connect a series-connected inverter separated by a switch into a loop. Therefore, only one inverter switch is required.
  • the time from the output of the first inverter to the output of the seventh inverter If the delay is constant, the time delay between the outputs of the seventh to first inverters may be long. Therefore, a single switch may be inserted between the first and seventh inverters.
  • the switch 213 is a transistor. This transistor has a function other than a switch. As will be described later, it functions as a resistor by adjusting the gate voltage. Thereby, the period of a ring oscillator can be lengthened.
  • the switch 213 is on while the ring oscillator is operating. Therefore, although it becomes a resistance component between the inverters, the time delay due to this is much smaller than the time delay between the input and output between the inverters.
  • Another switch is included in the drive voltage transmission line from each NXOR circuit 212 to the corresponding charge collection gate. This switch is the charge collection gate voltage reset switch 214. This switch connects to VL in the off state.
  • FIG. 20 a part of the wiring is omitted.
  • the voltage amplitude of the drive circuit chip is 3V.
  • the voltage reference level Gnd is set to 0V
  • the high voltage VH is set to 3V.
  • pads 180 and 181 are placed on the outermost surface (fifth metal layer) of the drive circuit chip as shown in FIG. Seven of them are pads 180 to the charge collection gate. The remaining one is a pad 181 to the drain charge collection gate. These are arranged in an octagonal region.
  • a source follower current source from the drive circuit chip to the light receiving circuit chip and a through wiring pad 179 for sending an image signal from the light receiving circuit chip to the digital circuit chip are arranged. It is.
  • FIG. 22 shows the input / output relationship of the NXOR circuit
  • FIG. 23 shows the output voltage pulse from the circuit in which the NXOR circuit is attached to each inverter of the ring oscillator.
  • the inverter switch 213 in FIG. 20 is turned on. As a result, the ring oscillator goes from the transition state 232 to the stable oscillation 233. This is the standby mode 217.
  • the signal that controls the entire imaging is the charge collection gate reset voltage.
  • the charge collection gate reset voltage is zero. Shooting starts as soon as 1 is reached, and shooting ends when 0 is reached again.
  • the charge collection gate reset voltage is input to the drain charge collection gate pad 181 through the inverter 211. Accordingly, the drain charge collecting gate is supplied with 1 in the standby mode before imaging, 0 during imaging, and 1 again in the standby mode after imaging.
  • the charge collection gate reset switch When the charge collection gate reset voltage is 0, the charge collection gate reset switch is turned off, and a constant voltage 0 is supplied from the VL wiring 216 to the charge collection gate. Therefore, no signal charge enters the charge collection gate 159 of FIG. All signal charges are introduced into the drain 170 through the drain charge collecting gate 169 loaded with 1 and continuously discharged to the outside of the image sensor.
  • the charge collection gate reset voltage becomes 1
  • the shooting mode is entered.
  • the voltage of the drain charge collection gate is 0, and no charge enters the drain.
  • the charge collection gate reset switch becomes 1, and a drive voltage pulse is supplied from the NXOR circuit to each charge collection gate.
  • FIG. 22 shows the input / output relationship 219 of the NXOR circuit. Only when (1, 1) or (0, 0) is supplied from the two input glands A and B, 1 is output from the output gland C.
  • the phase of the voltage output from the inverter adjacent to the ring oscillator in FIG. 20 changes to 1, 0, 1, 0 with a time delay 224 ( ⁇ / 7).
  • the pulse voltage 226 having a width ⁇ / 7 is sequentially output from each NXOR circuit. This is input to the corresponding charge collection gate.
  • the NXOR circuit also has a time delay ⁇ or 225. Due to the time delay 225 of the NXOR circuit, a delay (jitter) of all pulses occurs. However, since this time delay is offset by the time delay between adjacent output pulses, the time interval between pulses is constant. Therefore, it does not affect the time resolution of shooting.
  • FIG. 24 is a timing chart 227 for capturing seven consecutive images.
  • the waveform of the power supply voltage 245 is represented by one, but in reality, a large number of power supplies are sequentially raised. However, the drive circuit is still in the stopped state 231.
  • the relationship between the charge collection gate reset voltage 228 and the drain charge collection gate voltage 229 is a diagram that considers the influence of the delay 230 caused by the inverter 211.
  • the voltage pulse 234 is already stably output from each inverter.
  • the output voltages from the inverters 220, 221,..., 222 in FIG. In this state, a pulse voltage is also output from the NXOR circuit connected to each inverter (not shown).
  • the switch 214 is still off and 0 is sent to the charge collection gate. Therefore, in the standby state 217, the voltages 238 of the seven charge collection gates are 0 and constant.
  • the drive voltage 229 of the drain charge collection gate is constant and 1 from the beginning to the standby mode.
  • the drain charge collection gate voltage 229 becomes zero.
  • the signal charge does not go to the drain charge collection gate 169 but is collected in the charge collection gates 242, 243, 244 (FIG. 10) to which the charge collection gate pulses 239, 240,.
  • the signal charge collected at each charge collection gate is automatically moved to the charge accumulation gates 247, 248,.
  • the charge collection gate reset gate is set to 1 earlier by the time difference 230 in consideration of this.
  • the ring oscillator voltage makes one round. During this time, seven images are taken.
  • the shooting start / stop trigger 136 shown in FIG. 5 detects the occurrence of a phenomenon to be shot and issues a shooting start trigger.
  • a shooting start signal is sent to the image sensor 123 through the control circuit 130 and the shooting control circuit 125 of the entire system. This signal is sent from the clock designation wiring 207 of FIG.
  • the clock designation / detection circuit 206 changes the signal of the charge collection gate reset voltage 228 from 0 to 1 and transmits it from the charge collection gate reset wiring 208, and starts counting the clock until the end of imaging. At the same time as the number of clocks corresponding to time ⁇ , the signal of the charge collection gate reset voltage 228 is changed from 1 to 0.
  • One method is a method of minimizing the time of the standby mode 217 (FIG. 24).
  • the ring oscillator becomes a relatively stable oscillation state 233 in one to two cycles. If a sufficient drive capacity is provided for the charge collection gate, a drive voltage waveform close to a stable oscillation state is output at the moment when the ring oscillator switch is turned on. In these cases, the imaging can be completed before the phase shift becomes apparent.
  • the other method is a method of applying a voltage that varies periodically from the outside to the main elements constituting the ring oscillator.
  • the simplest method is to turn on / off the inter-inverter switch 213. Even if it is not completely turned on and off, a sine fluctuation voltage having a frequency close to the natural frequency of the ring oscillator is applied to the gate electrode of the inverter switch transistor 213, and the electric resistance is periodically changed to synchronize the ring oscillators. Can be made.
  • the cycle of the ring oscillator becomes longer and the maximum shooting speed is lowered.
  • this method a stable oscillation state is created at a speed slower than the maximum oscillation frequency, and the inverter switch 213 is instantaneously turned on (set to the minimum resistance value) immediately before the phenomenon to be photographed is expected to occur. It is also possible to operate at the maximum oscillation frequency with substantially no time delay (without standby mode).
  • the period correction circuit shown in the inverter of FIG. The bias voltage V B 114 applied to the transistor 246 automatically changes. V B is automatically sent to each ring oscillator group of the ring oscillator group 111. If V B is changed, the voltage supplied to the inverter circuits is changed, it changes the period of the generated pulses to produce a predetermined frequency of pulses generated by the clock generating means.
  • Vdd decreases due to the electrical resistance from the power supply outside the light receiving surface to the ring oscillator.
  • a power capacitor 209 is attached to each ring oscillator. The shooting time for seven images is very short. Therefore, even with a small auxiliary capacitor, a necessary current can be supplied while each ring oscillator outputs pulses for seven consecutive sheets.
  • the readout operation is similar to that of a normal image sensor. Further, the operation of the light receiving circuit chip has been described with reference to FIGS. Therefore, the description using the timing chart is omitted for the read operation.
  • the structure and operation of the drive circuit chip are not limited to the above structure and operation.
  • the difference is the operation of the charge storage gate. Immediately after the first charge accumulation in each charge accumulation gate, the gate voltage is set to 0, and the accumulated signal charge is transferred to the adjacent floating diffusion. Next, the gate voltage is returned to 1 before the order of charge accumulation comes around. As a result, a second charge product can be obtained.
  • an in-pixel signal accumulation operation in photographing of a phenomenon with strong reproducibility. This is an operation of photographing a repeated phenomenon of weak light emission many times, accumulating 7 or 14 image signals by the number of times of photography to increase the signal strength, smoothing random noise, and raising the SN ratio.
  • an NXOR circuit is used to convert a voltage pulse having an overlapping portion of (6/7) ⁇ output from each inverter into a voltage pulse having no overlapping.
  • a differential ring oscillator may be used, and a pulse generating capacitor may be provided at the output of each inverter, and the capacitor may be discharged simultaneously with the output from the inverter (not shown).
  • a more stable drive can be achieved by using a ring oscillator consisting of a 3-state inverter.
  • FIG. 25 shows a case where four pixels of 2 rows ⁇ 2 columns on the light receiving circuit chip are driven by one driving circuit on the driving circuit chip.
  • the pitch of the inter-chip contact pads is equal to the pixel pitch, and one drive circuit in FIGS. 9 and 10 and the four pixels on the light receiving circuit chip can be connected without waste.
  • the related wiring length is also simple and short when a plurality of pixels are driven by a single drive circuit.
  • the seven ring oscillators are arranged on concentric circles, but they may be arranged at seven of the eight intersections on the outer periphery of the rice field.
  • the digital circuit chip 141 also includes 512 ⁇ 512 digital pixel circuits in the center, and a digital circuit control circuit and a digital signal sending circuit in the periphery.
  • the digital image signal read out of the image sensor is once recorded in the buffer memory 127 shown in FIG. Further, it is transferred to the image processing device 129 and reconstructed as a series of continuous images. This image is recorded in the internal recording device 131 and also in the external recording device 132 as necessary. Further, a moving image can be reproduced on the display 133 as necessary.
  • NXOR circuit 224 connected to inverter 220 224 Output time from adjacent inverter Delay 225 Time delay between input and output of the NXOR circuit 226 Output pulse from the NXOR circuit associated with the ring oscillator 227 Timing diagram for photographing seven consecutive images 228 Load collection gate reset voltage 229 Drain voltage collection gate drive pulse voltage 230 Delay of drain charge collection gate voltage due to inverter with respect to charge collection gate reset voltage 231 Stop state of drive circuit 232 Transition state of single-ended ring oscillator 233 Single-ended ring Oscillator stable oscillation operation state 234 Output voltage from seven inverters 235, 236, 237 Output voltage from inverters 220, 221, 222 Pulse voltage 239, 240, 241 output from drive circuit Charge collection gate pulse 242, 243, 244 Charge collection gate 245 Power supply voltage waveform 246 Inverter synchronization correction transistor 247, 248, 249 Charge storage gate 250 One drive inverter for 2 ⁇ 2 pixels Charge collection gate voltage sending pad 25

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Abstract

２枚以上のＩＣチップを積層して成る撮像素子である。裏面照射撮像素子である。各画素の裏面全体に入射した入射線で生成する信号電荷を表面側の画素中心に集める手段と画素中央部に円周上に配置された複数個の電荷収集手段を備える。駆動回路はリングオシレータと、各インバータからの出力波形をパルスに変換する手段を備える。該電荷収集手段と該インバータは同心円上に配置される。

Description

撮像素子、撮影装置、及び計測装置
 本発明は、１ナノ秒以下の時間分解能で、連続する複数枚の画像を撮影できる固体撮像素子および撮像装置に関する。
［マルチ電荷収集ゲート撮像素子］
　特許文献１、非特許文献１は、「マルチ電荷収集ゲート撮像素子」を開示している。前記の撮像素子は、裏面照射撮像素子で、各画素の裏面全体に入射した光子で発生した電荷（以後「信号電荷」と呼ぶ）を表面側の画素中心に集める構造と、画素中心のまわりにＫ個（Ｋ≧３）の電荷収集ゲートとを備えることを特徴とする。
　裏面照射であるので１００％に近い開口率（受光面積／画素面積）で高感度撮影ができる。
　また前記の複数の電荷収集ゲートのうちの１個の電荷収集ゲートの電極に高い電圧ＶＨをかけ、他の（Ｋ－１）個の電荷収集ゲートの電極に低い電圧ＶＬをかけると、信号電荷はＶＨを負荷した電荷収集ゲートの下に集まる。
信号電荷が裏面から電荷収集ゲートの一つに到達する時間は１ナノ秒程度である。したがって、Ｋ個の電荷収集ゲートの電極に、順次、１ナノ秒以下の時間間隔でパルス電圧をかければ、１ナノ秒以下の時間間隔でＫ枚の画像を連続撮影できる。
　すなわち、マルチ電荷収集ゲート撮像素子は、１ナノ秒以下の時間分解能で連続撮影できる超高速高感度撮像素子である。
［リングオシレータ］
　リングオシレータは発振技術の一つである。最も単純なリングオシレータは図１に示すシングルエンディッドリングオシレータ１００である。これは図２に示すインバータ１０１をＬ個、ループ状に接続してなる。
　図３には前記インバータからの出力パルス１０４の波形を示している。トランジスタ２４６は、後述するように、多数のインバータの同期補正用である。このトランジスタがない通常のインバータでは、電源電圧Ｖｄｄ１０２を高電圧ＶＨ、グランド電圧Ｇｎｄ１０３を低電圧ＶＬとするパルス電圧が出力される。図３では、ＶＨを１、ＶＬを０とシンボル化して表している。
　図１のシングルエンディッドリングオシレータが連続発振するためには、Ｌは奇数でなければならない。したがってＬ≧３である。図１の例ではＬ＝７である。
　リングオシレータの各インバータから電圧を出力することにより、リングオシレータの電圧信号がリングオシレータを一周する時間τ１０５の間に、Ｌ個のパルス電圧１０４を出力することができる。
　このとき、発振周期は２τで、個々のパルス長はτである。
　隣接する２個のインバータの出力は、時間的に隣り合う上向きパルス１０６と下向きパルス１０７の組になる。その間の時間遅れ１０８はτ２＝τ／Ｌである。前記のパルスの組は（Ｌ－１）×τ２の長さの重複部分１０９を持つ。図１、図３の例では隣接するインバータから出力されるパルスの時間遅れはτ／７、重複時間は６／７・τである。
　リングオシレータは２τ＝１ナノ秒程度の周期で発振させることができる。すなわち各インバータからは、τ＝１／２ナノ秒の間にＬ個のパルスを発生することができる。Ｌ≧３であるから、パルスの発生間隔は１／２×１／３＝１／６ナノ秒以下にすることができる。すなわち時間間隔１ナノ秒以下の、全体の６／７が重複するパルス列を提供することができる。
　リングオシレータには、いくつかの異なる種類がある。シングルエンディドリングオシレータの他に、ディフェレンシャルリングオシレータや３ステートインバータを使ったリングオシレータなどがある。
［フェーズロックドループ回路］
　複数のリングオシレータを同期させて動作させるには図４に示すようなフェーズロックドループ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ：以後「ＰＬＬ」と書く）回路１１０を用いる。
　ＰＬＬの全回路は１群のリングオシレータ１１１と同期補正回路１１２からなる。同期補正回路は、前記の１群のリングオシレータの１個と同一の回路の、１個のリングオシレータを備える。これをレプリカリングオシレータ１１３と呼ぶ。
　同期補正回路が出力するバイアス電圧ＶＢ１１４により全てのリングオシレータが同期してパルス電圧を生成する。また温度変化、電圧変化等による周期の変動が補正され、全リングオシレータが高い精度で所定の周期を保つ。
［積層型撮像素子］
　複数の半導体チップを積層してなる撮像素子を「積層型撮像素子」と呼ぶ。図６にその例を示す。標準的な積層型撮像素子は受光チップ（または「受光回路チップ」）１３９と信号処理チップ１４２からなる。図６の例では信号処理チップ１４２は２枚のチップ１４０、１４１からなる。
　受光チップは光電変換手段を備える。受光回路チップは、光電変換手段に加えて、生成した信号電荷の電圧への変換手段や、電圧に変換された信号の転送手段等の回路を備える。
　信号処理チップは、受光チップまたは受光回路チップから送られた信号電荷、もしくは信号電圧を処理する信号処理回路や、受光回路チップの駆動回路を備える。
　積層型撮像素子では受光回路チップは裏面で受光する。表面側に各画素の信号電荷を転送するためのバンプや、電圧への変換回路、信号転送回路等を備える。表面側に信号処理チップを積層する。したがって通常の積層型撮像素子は裏面照射積層型である。
裏面照射積層型撮像素子はＸ線撮像素子等に対して使われてきた。
［画素単位駆動回路］
　超高速連続撮影を行うためには、全画素に対して、正確に同期した駆動電圧パルスを送付する必要がある。しかし、駆動電圧送付配線の抵抗等により、受光面周辺に位置する画素と、受光面中央部に位置する画素に届く駆動電圧パルスの間には時間遅れが生じる。
　画素数が小さい場合、受光面が小さいので、受光面の外部から駆動電圧パルスを送付する場合でも、実用上問題にならない範囲の精度で駆動電圧パルスを同期させることができる。しかし画素数が小さいと空間分解能が小さくなる。十分大きい空間解像力で、各画素間の同期を高い精度で保ちつつ超高速度撮影を行う手段として画素単位駆動回路がある。
　画素単位駆動回路は、1個の画素、または隣接する１個の画素群に対して１個の駆動回路を備える。画素面積を小さくするために、実用的には、裏面照射積層型撮像素子構造とし、画素単位駆動回路を信号処理チップ上に作るのが好適である。
　１個の画素単位駆動回路の面積が、画素面積よりも大きいときは、１個の画素単位駆動回路で複数の画素を駆動する。
［等距離配線］
　複数の同一の回路群を正確に同期して駆動させる基本技術の一つは等距離配線である。
　画素単位駆動回路を導入する場合、全ての画素単位駆動回路を正確に同期して駆動させることが必要である。すなわち受光面内の全画素への駆動電圧パルスの同期信号の到達時間が等しくなければならない。
　また、マルチ電荷収集ゲート撮像素子の各画素を１個の画素単位駆動回路で駆動する場合は、各画素内のＫ個の電荷収集ゲートを駆動するＫ個の駆動電圧パルスが、画素単位駆動回路から各電荷収集ゲートに到達する時間も等しくなければならない。
　かつ、隣接する駆動パルス間の時間遅れも等しくなければばらない。
　これらを実現するためには高次の等距離配線が必要である。
国際公開第ＷＯ２０１３／１２９５５９号
非特許文献１：Ｔａｋｅｈａｒｕ　Ｇ．　Ｅｔｏｈ，ｅｔ　ａｌ，　Ｔｏｗａｒｄ　Ｏｎｅ　Ｇｉｇａ　Ｆｒａｍｅｓ　ｐｅｒ　Ｓｅｃｏｎｄ－Ｅｖｏｌｕｔｉｏｎ　ｏｆ　Ｉｎ－Ｓｉｔｕ　Ｓｔｏｒａｇｅ　Ｉｍａｇｅ　Ｓｅｎｓｏｒｓ，　Ｓｅｎｓｏｒｓ，　２０１３，　１３，ｐｐ．　４６４０－４６５８，　２０１３．
　本発明が解決しようとする課題は、裏面照射積層型マルチ電荷収集ゲート撮像素子に対して、画素単位駆動回路を導入し、かつ空間分解能の低下を最小限に抑えつつ、時間分解能をできるだけ高くすることである。
　マルチ電荷収集ゲートで順次電荷を収集するためには、時間的に重複しない、もしくは重複の小さいＫ個のパルス列が必要である。撮像素子の外部で生成したパルス電圧を送ると、各画素に到達した時点では、波形が滑らかになり、電圧振幅が小さくなる。このため、パルス幅がある限界値以下、すなわち駆動周波数がある限界値以上になると、撮像素子の外部で生成したパルス電圧で電荷収集ゲートを駆動できない。
　この課題の解決手段の一つは、各画素単位駆動回路内にＫ個の電圧パルスを生成する回路を組み入れる方法である。しかし電圧パルスを生成するクロックパルスを撮像素子の外部から各画素単位駆動回路に送る方法でも、クロックパルスの平滑化に対応する限界周波数以上の高速度撮影を行うことはできない。したがって前記限界周波数以上の撮影速度を達成するためには、各画素単位駆動回路内の電圧パルス生成回路を、外部から送られるクロックパルスによらない自動パルス発生回路とする必要がある。
　この場合は、全駆動回路を同一の周波数で駆動する手段が必要である。
　さらに、同位相で駆動するための手段が必要である。もしくは位相がずれても撮影後に位相のずれを補正できる手段があると好適である。
　全てのシステムは、起動信号入力後、遷移動作を経て、定常動作に至る。遷移時間は、システムの能力と負荷の関係で決まる。負荷が大きい場合、低い振幅から徐々に高い振幅に遷移し、定常状態に至る。
　マルチ電荷収集ゲート撮像素子の場合にも、駆動波形が定常状態にいたってから電荷収集ゲートを駆動する手段があると好適である。
　科学技術における撮像技術の用途は２つある。一つは対象の撮影と観察である。他の一つは、科学技術用計測機器もしくは技術のセンサとしての用途である。とくにナノ秒、さらにはそれ以下の時間分解能による撮影技術については後者の用途の比重が高い。この場合には、本発明の撮像素子を備える撮像装置が科学技術計測機器中に組み込まれ、明示的には撮像装置とは見えない場合もある。この場合も本発明に基づく撮像機能を使用しており、かつ本発明に基づく撮像機能を他の撮像技術に置き換えた場合、実用性を損なう程度に機能が低下する場合は、本発明による新技術と考えられる。
　標準的な等距離配線技術の一つは、フラクタルＨ型配線である。Ｈ型配線の４つのターミナルに小さいＨ型配線を接続する。これを繰り返すことで等距離配線は実現する。ただし配線長が大きくなる。画素内または画素単位駆動回路内のような局所的な場ではそれぞれに好適な配線を採用する必要がある。
［課題の解決方針］
　各画素がＫ個の電荷収集ゲートを備え、各画素もしくは隣接する１個の画素群が画素単位駆動回路を備える撮像素子構造を採用する。
　まず1個の画素に対して1個の画素単位駆動回路を備える撮像素子構造について説明する。
　各画素単位駆動回路に対して、指定した時間間隔でＫ個の電荷収集ゲートを駆動するための信号パルスを外部から送ると、時間間隔がある限界値より短い場合は、信号の平滑化により、駆動ができなくなる。このため、画素単位駆動回路が、Ｋ個の電荷収集ゲートのうち、1個の電荷収集ゲートの駆動パルスを生成すると、外部からの信号を受けることなく、自動的に次の駆動パルスを生成する回路を採用する。
　このような回路の一つに、Ｋ個のインバータを直列に接合した回路がある。１個のインバータから１（または０）の信号が出力されると、隣接する２番目のインバータは外部から信号を受けることなく、１（または０）の信号を入力として、自動的に０（または１）の信号を出力する。このような順次自動的に生成する回路はインバータに限らない。
　インバータを採用する場合、あるインバータは、１を出力すると、次に１が入力されるまでは出力は１のままである。したがって、２番目のインバータが０を出力する前に、出力が１から０に変わり、出力をパルス波形にするための付加的回路が必要である。２番目のインバータについても付加的回路が必要である。この付加的回路は、２番目のインバータが０を出力したとき、１を出力し、３番目のインバータが１を出力する前に０を出力する。すなわち各インバータは、時間的に重複の小さいパルス列を生成するための付加的回路を備える。
連結したインバータの出力からパルス波形を生成する付加的な回路として、排他的否定論理和回路（ＸＮＯＲ回路）を採用する。ＸＮＯＲ回路は２個の入力端子を備え、両端子に（１，１）または（０，０）が入力されると１を出力する。あるインバータに１（または０）が入力されると直後に自動的に０（または１）が出力される。従ってインバータの入力信号と出力信号は、インバータに信号が入力された時間と出力される間の短い時間の間のみ（１，１）または（０，０）となる。従ってＸＮＯＲ回路の入力端子をインバータの入力線と出力線に接続すれば、インバータの入出力の時間遅れをパルス幅とする電圧パルスを自動的に生成できる。
　このような付加的回路は、ＸＮＯＲ回路に限らない。例えば、Ｋ個の信号を生成する各回路要素が電源コンデンサを備え、インバータが１もしくは０に変わったときに電源コンデンサと電荷収集ゲートの間のトランジスタスイッチがオンする回路でも良い。
　しかしＸＮＯＲ回路の方が制御の自由度が高い。例えばＸＮＯＲ回路の電源電圧にインバータのそれと異なる電圧を入力すると、この入力電圧をＶＨ（１に相当する高い電圧］とする電圧パルス列を生成する。すなわち電圧レベルシフタの機能も備える。
　さらにこれらのインバータをループ状に接合し、リングオシレータとする。
　リングオシレータは信号が１周または２周するとある程度安定する。安定した後に、各インバータに接続したＸＮＯＲ回路から各電荷収集ゲートに駆動電圧を送る。これにより、回路の立ち上げ初期の遷移状態を避け、定常状態に入ってから電荷収集ゲートを駆動できる。
　また全てのリングオシレータが同期して作動するようにＰＬＬ回路とする。
　リングオシレータにすることにはもう一つの利点がある。各画素単位駆動回路で自動的に連続パルス波形を生成する場合、時間間隔が極度に短くなると、異なる画素単位駆動回路の出力間の位相のずれを無くすことは困難になる。全画素単位駆動回路が同一の周期で作動しているが、位相が全くずれている場合を想定する。例えばＫ＝７の場合、１周期内に１／７の時間間隔で７個の短パルスレーザで被写体を照射する。１枚目の画像の画像信号を収集する電荷収集ゲートが７個のうちどれであるかは前もって想定できない。しかし、撮影画像を見れば、画像の順序と電荷収集ゲートの対応関係は明らかである。このような場合でも、撮影後に各画素の撮影時刻の検出を行い、順序を並べ直すことで、位相のズレに妨げられることなく、究極の超高速撮影ができる。
　この技術は、ＦＬＩＭ（Ｆｌｕｏｒｅｓｃｅｎｃｅ　Ｌｉｆｅ－ｔｉｍｅ　Ｉｍａｇｉｎｇ　Ｍｉｃｒｏｓｃｏｐｙ）のように、１回の単パルスレーザで励起した蛍光の減衰特性を、数枚の連続画像から計測するような場合にも有効である。
　前記電荷収集ゲートとリングオシレータのインバータの距離は同一であることが望ましい。できれば同心円上に配置する。しかし、ＩＣの設計ツールは、自由な角度での設計に対するサポートは十分でないので、次善の策としては、正方形の各辺上に各インバータを配置する。
以上により、比較的コンパクトな画素サイズで超高速で連続画像を撮影することができる。
以上の方針の全てが満たされている必要はない。そのいくつかが実現されていれば、従来の超高速撮像素子よりもはるかに速い速度で動作する撮像素子を提供できる。また、以上の方針以外に様々な工夫を加えることでより高性能の撮像システムとなる。
　例えば、電荷収集ゲートに駆動電圧を送った瞬間に電圧低下等を起こさないように、各インバータの電源配線に補助電源コンデンサを入れる。超高速撮影では回路の作動時間は非常に短いので小さいコンデンサで瞬間的な電流不足を補える。
また、Ｋ個の電荷収集ゲートに、前記の駆動回路で生成したパルス電圧を入力する手段の他に、撮像素子に含まれない外部回路で生成したパルス電圧を入力する手段を備えても良い。超高速撮影に比較して、撮影速度が遅い場合には後者の手段で電荷収集ゲートを駆動できる。
またインバータ間にスイッチを入れることで、幅広い撮影速度で撮影できるようにすることもできる。低速駆動のために、外部回路で生成した駆動パルスを電荷収集ゲートへ送付する手段を別途設けても良い。
［課題の解決手段］
　Ｍ行×Ｎ列（Ｍ≧１、Ｎ≧２）の画素と、隣接するｍ個（ｍ≧１）の画素の組のそれぞれに対して１個の駆動回路を備える撮像素子であって、前記の各画素が、各画素に入射した電磁波や荷電粒子（以後「入射線」と呼ぶ）により電荷を生成する光電変換手段と、生成した前記電荷（以後「信号電荷」と呼ぶ）を収集するＫ個（Ｋ≧３）の画像信号収集手段を備えるとともに、前記の駆動回路が、少なくとも１個のパルス電圧を生成する回路要素を少なくともＫ個備えることを特徴とする撮像素子によって、
既存の撮像素子では達成しえなかった高い時間分解能で連続Ｋ枚の画像を撮影できる撮像手段を提供する。
　前記の撮像素子であって、前記の回路要素の内の１個がパルス電圧を生成すると、別の１個が、前記の駆動回路の外部回路が生成した信号を受けることなくパルス電圧を生成する手段を備えることを特徴とする撮像素子により、
前記のパルス電圧を前記の画像信号収集手段に順次入力することにより、外部回路から送付する駆動信号の平滑化によって生じる撮影時間間隔の限界よりもはるかに短い時間間隔で連続する画像を撮影できる。
　前記の回路要素のそれぞれが、少なくとも1個のインバータを備え、前記のインバータが線状に連結していることを特徴とすることにより、
前記のインバータの内の１個が信号を出力すると、前記の信号の出力側に接続しているインバータが自動的に信号を出力し、この繰り返しが極めて短い時間間隔で１と０を繰り返す連続信号を生成し、前記の信号をパルス信号に変換する回路に入力することにより、極めて短い時間間隔の連続パルスを生成する駆動回路を提供する。
　前記のインバータに接続する排他的否定論理和回路（以後「ＸＮＯＲ回路」と呼ぶ）を備えることを特徴とする撮像素子により、
インバータから順次出力される１と０を繰り返す連続信号が、隣り合う前記の信号の時間間隔をパルス幅とする連続パルスに変換され、これを画像信号収集手段に順次入力することにより極めて短時間で連続画像を撮影できる撮像手段を提供する。
前記の線状に連結しているインバータがループ状に連結していることを特徴とする撮像素子により、
　前記の駆動回路がリングオシレータを形成する。これによりリングオシレータの発振直後の遷移状態を避けて、定常状態に達してから電荷収集ゲートを駆動でき、かつ所定の時間後に信号電荷収集を停止することができ、Ｋ枚の画像、もしくはＫの整数倍の枚数の画像、もしくはＫ枚ごとに画像信号を積算したＫ枚の画像を、非常に高い時間分解能で安定的に撮影することができる撮像手段を提供する。
　前記の駆動回路の全てがフェーズロックドループ回路を成すことを特徴とする撮像素子により、
　全ての駆動回路から出力される駆動電圧の周期を同一にできる。
　前記の撮像素子であって、２枚以上のＩＣチップを積層してなり、１枚のＩＣチップは、画素が存在する位置に光電変換手段を備え、他のＩＣチップのうち、少なくとも１枚は、前記の画素の組に対して、1個の駆動回路を備えることを特徴とする撮像素子により、
　平面的に見て画素密度の高い撮像素子を提供するとともに、撮像、信号処理、駆動回路のそれぞれに適したＩＣ工程で独立にチップを製造し、後工程で電気的に接合することにより、より高性能の撮像手段を提供する。
　前記の撮像素子であって、画素と駆動回路の数が同じで、かつ前記の回路要素が、平面的に見て、実質的に円周または正方形の辺上に配置されていることを特徴とする撮像素子により、
　各回路要素から各画像信号収集手段にいたる配線長を実質的に最短化できる。
　前記の撮像素子のいずれかを備える撮像装置により、既存の撮像装置では達成できなかった超高速撮影を実現できる。
　ナノ秒やそれ以下の時間分解能で連続撮影できる撮像装置の利用目的は、撮影だけではない。様々の先端的な計測装置にセンサとして組み入れることにより、これらの装置の性能を飛躍的に高める。これらの装置全体としては撮像装置ではないが、組み入れている撮像装置は撮像機能を活用する装置である。
　前記の撮像素子を備える撮像システムにより、高い空間分解能で、１ナノ秒以下の時間分解能の超高速連続撮影手段を提供する。
シングルエンディッドリングオシレータ。 インバータ。 インバータの出力波形。 フェーズロックドループ回路（ＰＬＬ）。 撮影装置の全体図。 ３枚のチップが積層した積層型撮像素子。 受光回路チップの概形図（表面の回路を裏面から（上から下に）透視した図）。 受光回路チップの画素構成（同上）。 受光回路チップの各画素の回路領域の構造と周辺構造の配線（同上）。 受光回路チップの各画素の回路領域の構造と内側構造の配線（同上）。 受光回路チップと駆動回路チップを電気的に接続するパッド層（同上）。 図８のＡ－Ｂ断面の電位分布の説明図。 電位分布のシミュレーションと画素端部で生成した信号電荷のパスの例。 ７枚撮影時の信号電荷の転送の説明。 ７枚撮影時の信号電荷の転送の説明。 ７枚撮影時の信号電荷の転送の説明。 １４枚撮影時の信号電荷の転送の説明（最初は図１４）。 １４枚撮影時の信号電荷の転送の説明（最初は図１４）。 １４枚撮影時の信号電荷の転送の説明（最初は図１４）。 １個の駆動回路 電荷収集ゲートとドレーン電荷収集ゲート制御配線。 ＮＸＯＲ回路。 ＮＸＯＲ回路を備えたシングルエンディッドリングオシレータからの出力波形。 連続７枚撮影する場合のタイミング図。 ３×３画素と１個のリングオシレータ駆動回路の関係。
［実施例］
　以下、本発明の実施の形態を図に基づいて説明する。
（撮影装置）
　図５は撮影装置の構成図１１７を示す。入射光１１８は光学系、すなわちフィルター１１９、レンズ１２０、絞り１２１およびシャッター１２２を経由して撮像素子１２３に入射する。
　撮像素子はカメラ部１２４の先端についている。撮像素子は撮影制御回路１２５と信号読み出し回路１２６で制御される。信号読み出し回路にはデジタル画像信号を一時保存するためのバッファメモリ１２７が接続している。バッファメモリは通信回路１２８、さらに制御コンピュータ内の画像処理装置１２９に接続している。制御コンピュータはこの他に全システムを制御するための制御回路１３０と内部記録装置１３１を内蔵している。また制御コンピュータには外部記録装置１３２、ディスプレイ１３３、コンソール１３４、マウス１３５、および撮影対象現象の生起と同期して撮影を開始および停止するためのトリガー装置１３６、および照明装置１３７が接続されている。
（積層型撮像素子）
　図６は撮像素子の外形を示す。
　３枚のＩＣチップが積層し、１個の撮像素子１３８をなしている。受光側のチップを受光回路チップ１３９と呼ぶ。受光回路チップに積層されているチップを駆動回路チップ１４０と呼ぶ。駆動回路チップに積層されているチップをデジタル回路チップ１４１と呼ぶ。すなわちこの撮像素子では、駆動回路チップ１４０とデジタル回路チップ１４１の２枚のチップが信号処理チップ１４２を構成している。
　図６の最上層にある受光回路チップは光の入射する裏面側１４３から見ている。裏面側には裏面電圧を供給するためのアルミニウム配線１４４が配置されている。また裏面のアルミニウム配線に電圧を送るためのワイヤボンディングのために、４隅にボンディングパッド１４５を備えている。
［受光回路チップ］
（受光回路チップの構造）
　図７は受光回路チップの平面図１４６を示す。この図は裏側から見た図である。表面から見た図は左右が逆になる。
　図６で駆動回路チップの表面は上面であるが、受光面回路チップの表面は下面である。すなわち受光回路チップの表側は、駆動回路チップの表側と向かい合わせて貼りあわせる。図上の関係をわかり易くするために、図７だけでなく、今後の受光回路チップの図は全て裏側（上から下向きに）見た図とする。
　デジタル回路チップは駆動回路チップと同じく、図６では上面が表面である。
　図７の中央部に５１２×５１２画素からなる受光面１４７がある。その上下に、電荷収集ゲート以外のゲートの制御回路１４８が乗っている。左右に、撮影後画素内に保存されている信号電荷をデジタル回路チップに送るための選択回路１４９が乗っている。
　１画素のサイズは２０μｍ×２０μｍである。したがって受光面は１０．２４ｍ×１０．２４ｍｍである。制御回路等を含むチップサイズは１３ｍｍ×１３ｍｍである。
　受光回路チップは裏面照射型である。すなわち裏面で受光し、表面側に受光回路が乗っている。さらにその表面には駆動回路チップと電気的に接合するためのパッドが配置されている。
　図８は受光回路チップの画素構造上の画素構成１５０を示す。１画素１５１（点線で囲まれた、振り子時計を１３５°回転させた形状で示されている）は、正８角形の回路領域１５２と、この正８角形と１辺を共有する正方形のアナログ画像信号送付領域１５３とからなる。
　図９、図１０は受光回路チップの各画素の回路構造を示している。複雑な図になるのを避けるために通常は１枚の図で示す構造を、２枚の図に分けて示している。図９は、画素の周辺部の構造１５４と、それに関係する配線を、図１０では画素の中央部の構造１５５と、それに対する配線を示している。
　また、図中の水平配線も実際は画素面に配置されるが、わかりやすくするために画素面と重複しないように、画素面の上下に離して配置して示している。
　配線はシリサイド電極と、金属配線からなる。金属配線は５層である。そのうち４層は配線層である。第５層は、配線の一部と、駆動回路チップとの電気的接合のためのパッドからなる。
　回路領域は、画素中心の小さな８角形の電位調整ゲート１５６と、その１辺を上辺とする８個の台形領域からなる。そのうち７個には画像信号収集回路１５７が乗っており、他の１個にはドレーン回路１５８が乗っている（ともに点線で囲んで示している）。
　１つの画像信号収集回路１５７は、電荷収集ゲート１５９、電荷蓄積ゲート１６０、アウトプットゲート１６１、フローティングディフュージョン１６２、リセットゲート１６３、ソースフォロワートランジスタ１６４、選択トランジスタ１６５、および配線から成る。
　配線は一定電圧を与えるアウトプットゲート線１６６、信号読み出し時に７個のフローティングディフュージョンのうち１個を選択するアドレス線１６７、フローティングディフュージョンの電荷をリセットするためのリセットゲート線１６８がある。
　ドレーン回路１５８はドレーン電荷収集ゲート１６９とドレーン１７０から成る。
　また本実施例では、ソースフォロワードレーン線１７１、リセットドレーン線１７２はドレーン１７０に接続している。さらにドレーンから第５金属層（最上層）のパッドに接続している。
　これら３つのドレーンがつながっている必要はない。設計条件によっては切り離して、それぞれ別の一定電圧を与えても良い。
　電源配線１７３はフローティングディフュージョンの電位変化をこの層から外部に読み出すための信号線を兼ねている。
　図１０には駆動回路チップで生成した電荷収集ゲートの駆動電圧送付線１７４と、受光面の外部から電荷蓄積ゲートの駆動電圧を送付する電荷蓄積ゲート駆動電圧送付線１７５、電位調整ゲートの電圧送付線１７６およびドレーン配線１７７が示されている。
　図１１は受光回路チップの最上層である第５金属層、すなわちパッド層１７８を示している。正方形のアナログ画像信号送付領域１５３にはアナログ信号送付パッド１７９が乗っている。８角形の回路領域１５２には、駆動回路チップから、受光回路チップの電荷収集ゲートに駆動電圧を送付するための７個のパッド１８０と、ドレーン電荷収集ゲートに駆動電圧を送るための１個のパッド１８１が乗っている。
　図８にはｐ－ｗｅｌｌを形成するための３枚のマスク１８２、１８３、１８４示している。これらが合成されてｐ－ｗｅｌｌマスク１８５となる。
　画素の周辺部のｐ－ｗｅｌｌ１８６は３枚のマスクを使い３重のインプラントで形成されているので、信号電荷（本実施例では電子）への電位バリアが強くなる。ｐ－ｗｅｌｌ濃度は画素中央に向かって低くなり、中心部にはｐ－ｗｅｌｌの孔１８7が開いている。このｐ－ｗｅｌｌにより、各画素の電荷収集域、すなわち光学上の画素領域は図８に点線で囲んだ領域１８8となる。
（受光回路チップの動作）
　次に受光回路チップの動作について説明する。
　図１２は図８のＡ－Ｂ断面１８９の電位分布１９０を概念的に示している。この図では裏面が下側で、裏面から光１１８が入射している。裏面には－３５Ｖの裏面電圧が負荷されている。
　図８ではｐ－ｗｅｌｌ１８５の平面図を示しているが、図１２では断面図が示されている。平面図と断面図から、ｐ－ｗｅｌｌ１８５により周辺部には深い電位バリア１９１が形成され、画素中心１９２に向かって弱くなり、画素中央部では電位バリアに孔１８７が開いていることがよりよくわかる。
　図１３はシミュレーションにより計算された電位分布の具体例１９３を示している。また裏面付近で生成した信号電荷が表面側の電荷収集ゲートの一つ１９４に移行するパスの例１９５を示している。
　右端で生成した信号電荷が高い電圧をかけられた左側の電荷収集ゲートに集められていることがわかる。すなわちＶＨを付加した電荷収集ゲートのみによる選択的電荷収集が実現している。
　図９で電位調整ゲート１５６、電荷収集ゲート１５９、電荷蓄積ゲート１６０、アウトプットゲート１６１までのチャンネル、すなわち信号電荷の転送経路は全て空乏化されている。表面側に達した信号電荷は、このチャンネル内を移送される。
　この経路におけるゲート電極の電圧、チャンネルの電位および信号電荷の転送の説明図を図１４から図１９に示す。これらの図では縦座標は下向きが正である。
　図１４、図１５、図１６は連続７枚撮影し、信号を読み出すまでを示す。図１４、図１７、図１８、図１９は連続１４枚撮影する場合を示す。
　以下、ＶＨ（－２Ｖ）とＶＬ（－５Ｖ）を負荷する電荷収集ゲート、電荷蓄積ゲート、リセットゲートの符号はＶＨをかける場合とＶＬをかける場合で変える。したがって同一のゲートであっても、電圧条件の異なる図では符号が異なる。図１４から図１９は３次元の現象を２次元で示す概念図であるが、負荷電圧によってゲートの番号を変えることで、図と説明文の関係をわかり易くする。
　例えば図１４で、電荷収集ゲート１９６、１９７はともに電荷収集ゲート（図９の１５９）であるが、その電極にはそれぞれＶＨ，ＶＬが負荷されているので番号を変えている。同様に以下の図では、電荷蓄積ゲート１９８、１９９の電極、リセットゲート２００、２０１の電極にはＶＨ，ＶＬが負荷されている。アウトプットゲート１６１にはＶＬよりも高く、ＶＨよりも低い一定の電圧ＶＭが負荷されている。
　また図９のドレーン電荷収集ゲート１６９にもＶＨまたＶＬが負荷され、ドレーン１７０には３．３Ｖ（Ｖｄｒａｉｎ）の一定電圧が負荷されている（これらについては図１４から図１９では図示していない）。
　まず、撮影動作について説明する。
　図１２に示すように、裏面に入射した光１１８により生じた信号電荷はｐ－ｗｅｌｌにより形成された電位分布により画素中心に集められ、電位バリアの孔１８７を通って表面側に導かれる。
　撮影開始時点までの待機状態では、ドレーン電荷収集ゲートにＶＨが負荷され、７個の電荷収集ゲートにはＶＬが負荷されている。表面側の画素中心に導かれた信号電荷の進行方向は、ＶＨが負荷されているドレーン電荷収集ゲートの方向に中心からシフトする。ドレーン電荷収集ゲートに収集された信号電荷は、自動的にドレーンに移行し、さらに素子外部に排出される（図示していない）。
　この間７個の電荷蓄積ゲートにはＶＨが負荷されている。しかし、画素中心から少し離れており、Ｐ－ｗｅｌｌの下に作られているため、信号電荷は画素中心に集まり、直接電荷蓄積ゲートに流入することはない。
　撮影開始と同時に、ドレーン収集ゲートにはＶＬが負荷される（図示していない）。
　一方、図１４に示すように１個の電荷収集ゲート１９６にＶＨが負荷され、他の６個の電荷収集ゲート１９７にはＶＬが負荷される。表面側の画素中心に導かれた信号電荷の進行方向は、ＶＨが負荷された電荷収集ゲート１９６の方にシフトし、信号電荷はその下のチャンネルに導かれる。
　電荷収集ゲート１９６から電荷蓄積ゲート１９８までは空乏化されており、かつ電荷蓄積ゲートの方が面積が大きく、電位が高いので、電荷収集ゲートに導かれた信号電荷は自動的に電荷蓄積ゲート１９８に移行し、そこで蓄積される。
　ＶＨを付加する電荷収集ゲートを変えて、この過程を７回繰り返すことで連続７枚分の画像信号が得られる。
　７枚の撮影が終わると、ドレーン電荷収集ゲートにＶＨを、７個の電荷収集ゲートにＶＬを負荷する（図示していない）。これによりもとの待機状態となり、信号電荷は全て素子外に排出される。
　次に図１5により、信号読み出し時の受光回路チップの動作を説明する。
　７個の電荷収集ゲート１９７にＶＬを負荷したままで、電荷蓄積ゲート１９９に一斉にＶＬを負荷する。これにより信号電荷はアウトプットゲート１６１を超えて、フローティングディフュージョン１６２に流れ込む。
　電子の流入でフローティングディフュージョン１６２の電位が下がる。これを電圧に変換された画像信号として検出する。
　電圧に変換された画像信号は、図９のソースフォロアートランジスタ１６４で電流増幅される。
　選択トランジスタ１６５の一つに接続するアドレス線１６７を通して、外部からその選択トランジスタにオン信号を送ると、対応するフローティングディフュージョン１６２の電圧信号が信号読み出し線１７３、信号読み出しパッド１７９を通り、さらに駆動回路チップの垂直配線とパッドを通って、デジタル回路チップ１４１に送られる。
　図１６に示すように、1個のフローティングディフュージョンから信号を読み出した後、フローティングディフュージョンをクリアするには、リセットゲート２００にＶＨを負荷する。これにより、フローティングディフュージョンにあった信号電荷はリセットドレーン線１７２を通って素子外に排出される。
（受光回路チップのその他の構造と動作）
　受光回路チップの構造と動作は上記の構造と動作に限らない。
　他の動作の例として、連続１４枚分の画像信号を取得する場合を、図１４、図１７、図１８、図１９を用いて説明する。
　図１４では１個の電荷蓄積ゲート１９８で信号電荷を蓄積された。
　図１７に示すように、直後にこの電荷蓄積ゲート１９９の電圧をＶＬにし、信号電荷を隣接するフローティングディフュージョン１６２に移す。電荷蓄積ゲート１９９は空になる。この間に、他の電荷収集ゲート１９６にＶＨをかけ電荷蓄積ゲート１９８で次の信号電荷を蓄積する。
　ここで重要なことは、裏面付近で生成した1個の信号電荷が空乏層を電位勾配によるドリフトのみにより、電荷収集ゲートを通って電荷蓄積ゲートに移動する時間は、信号蓄積ゲートに蓄積された多数の信号電荷をフローティングディフュージョンに移す時間がはるかに長いことである。したがって、他の６個の電荷収集ゲート１９６に順次ＶＨを負荷し、信号電荷を集めている間に信号蓄積ゲートから隣接するフローテフィングディフュージョンに蓄積した信号電荷群を転送する。
　これにより、図１８に示すように、他の６個の電荷蓄積ゲート１９９で信号電荷を蓄積して、即、隣接するフローティングディフュージョン（図の左端に位置し、図には矢印のみが示されている）に電荷転送を行っている間に、元の電荷収集ゲート１９６に再びＶＨを負荷する順番が来た時には、電荷蓄積ゲート１９８は空になり、再び電荷蓄積ができる状態（図ではこの状態を示している）になる。
　図１９に示すように、この結果、７個のフローティングディフュージョン１６２と７個の電荷蓄積ゲート１９８の全てに信号電荷が蓄積された状態となる。すなわち１４枚分の画像信号が保存された。
　この動作においては、７個のフローティングディフュージョンもアナログメモリとして機能している。各電荷蓄積ゲートにアナログメモリを接続しておけば、さらに多数の枚数の画像信号を蓄積することも可能である。
　アナログメモリでの保存ではなく、デジタル化して保存しても良い。例えば、1個の電荷収集ゲートで信号電荷を収集したのち、他の６個の電荷収集ゲートで信号電荷を収集する間に、元の電荷収集ゲートで蓄積した信号電荷をフローティングディフュージョンに転送する。さらに電圧変換された画像信号をデジタル信号処理回路に送ってデジタル信号として記録する。その後、フローティングディフュージョンをクリアする。以上を繰り返す。
　これにより、画素内デジタル画像信号メモリの数だけの画像信号を記録できる。
　ただしこの方法では画像信号の転送と変換に時間がかかる。したがって撮影速度が落ちる。
　さらに、再起性の高い現象の撮影において画像信号積算を行うこともできる。７個の電荷蓄積ゲートに信号電荷が蓄積された後、信号をフローティングディフュージョンに転送することなく、そのまま再度撮影を行えば、電荷蓄積ゲートに最初と２番目の撮影における各７枚の画像信号が、時間順序を保ったまま、電荷蓄積ゲートに加算されて蓄積される。これにより画素内での画像信号積算ができる。これを多数回繰り返すことで、入射光強度が弱い現象であっても検出可能な信号強度を得ることができる。
［駆動回路チップ］
（駆動回路チップの構造）
　図６の駆動回路チップ１４０の中央部に各画素に対応した５１２×５１２個の駆動回路がある。図４ではそのうちの８個１１１を示している。周辺部にはＰＬＬ回路による同期補正回路１１２がある。
　同期補正回路は同期作動するリングオシレータ群１１１のリングオシレータと同一の１個のレプリカリングオシレータ１１３、クロック生成回路２０２、周期検出回路２０３、チャージポンプ２０４、およびローパスフィルター２０５からなる。また外部から加算するクロック数等を指定するためと、クロックをカウントして必要なパルスを出力するためのクロック指定・検出回路２０６を備える。クロック指定・検出回路には加算するクロック数等を指定するためのクロック指定配線２０７と、指定されたクロック数ごとに電荷収集ゲートリセット電圧を送付するための送付配線２０８が接続している。また各リングオシレータには補助電源コンデンサ２０９が付加されている。
　図示していないが、各駆動回路領域も図８、図９と同様の各画素に対応した８角形の回路領域と正方形のアナログ画像信号送付領域からなる。
　図２０に前記８角形の回路領域内に配置されている１個の駆動回路２１０を示す。
　図２１に、ドレーン電荷収集ゲートと、電荷収集ゲートへの駆動電圧波形を制御するための電荷収集ゲートリセット電圧送付配線２０８を示している。電荷収集ゲートリセット電圧送付配線は、７個の電荷収集ゲート線パッド１８０と、ドレーン電荷収集ゲート線パッド１８１とに接続している。
　ドレーン電荷収集ゲート線パッドの手前には、電荷収集ゲートリセット電圧を反転するためのインバータ２１１が入っている。
　図２０の回路領域には、図１に示す７個のシングルエンディッドインバータからなるリングオシレータ１００が乗っている。各インバータには図２２に示すＮＸＯＲ回路２１２が接続している。
　図２０ではインバータ２２０とインバータ２２２間の配線長が他の７本のインバータ間の配線長に比べて少し長い。しかしこの間の配線抵抗はもともと非常に小さくスイッチによる抵抗などに比べて無視できる。また、リングオシレータで生成される駆動電圧を受光回路チップ上にある画素に送るための配線は、インバータ間の配線長よりはるかに長い。したがって回路全般の等距離配線の要求に対してはこの配線長さの違いによる影響は無視できる。
　各駆動回路２１０は２種類のスイッチを備えている。１種類はインバータ間の連絡をオン・オフするスイッチ２１３である。発振させるだけであれば、スイッチで切り離した直列接続のインバータをつないでループにすれば良い。したがってインバータスイッチは１個で良い。また各インバータからの出力電圧を使って受光回路内の電荷収集ゲートを駆動する場合でも、連続７枚のみを撮影する場合には、第１のインバータの出力から第７のインバータの出力までの時間遅れが一定であれば、第７から第１のインバータの出力間の時間遅れは長くても良い。したがって第１と第７のインバータ間に１個のスイッチを入れれば良い。
　ただし、連続１４枚撮影する場合は、電圧信号がリングオシレータを２周するので、隣接するインバータからの出力時間間隔を一定にするために、全てのインバータ間に同一のインバータスイッチ２１３を入れている。
　スイッチ２１３はトランジスタからなる。このトランジスタにはスイッチ以外の機能がある。後述するようにゲート電圧を調整することにより抵抗として機能する。これにより、リングオシレータの周期を長くすることができる。
　しかしまずは説明を簡明にするために、スイッチとして使う場合のみについて説明する。
　この場合、リングオシレータが作動中はスイッチ２１３はオンである。したがってインバータ間の抵抗成分となるが、これによる時間遅れはインバータ間の入力と出力の間の時間遅れよりはるかに小さいので、以後は近似的に無視して説明する。
　もう一つのスイッチは、各ＮＸＯＲ回路２１２から対応する電荷収集ゲートへの駆動電圧送付線に入っている。このスイッチが電荷収集ゲート電圧リセットスイッチ２１４である。このスイッチは、オフ状態ではＶＬに接続する。
　図２０では配線の一部が省略されている。例えばＶＨ配線２１５、ＶＬ配線２１６からインバータやＮＸＯＲ回路への配線がある。またスイッチはトランジスタで構成されているので、その入力線もある。これらは自明であるので、図を簡明にするために省略している。
　駆動回路チップの電圧振幅は３Ｖである。通常は電圧の基準レベルＧｎｄを０Ｖとし、ハイ電圧ＶＨを３Ｖにする。しかし本発明では受光回路チップの電荷収集ゲートや電荷蓄積ゲートの駆動電圧が（ＶＬ，ＶＨ）＝（－５Ｖ，－２Ｖ）である。したがって、駆動回路チップはＧｎｄ＝０Ｖ、Ｖｄｄ＝３Ｖで設計し、３枚のチップを接合後、駆動回路チップに基準電圧として０Ｖのかわりに－５Ｖを与えて、チップ全体の基準電圧を－５Ｖシフトしている。受光回路チップと駆動回路チップは全く別のチップとして作られ、配線だけで結合するので、受光回路チップと駆動回路チップの間の異なる基準電圧は実用上問題にならない。
　駆動回路チップの最表面（第５金属層）には、受光回路チップと電気的に接合するために、図２１に示すように、パッド１８０、１８１が置かれている。そのうち７個は電荷収集ゲートへのパッド１８０である。残りの１個はドレーン電荷収集ゲートへのパッド１８１である。これらは８角形領域内に配置されている。
　また図２０に示すように、正方形領域には、駆動回路チップから受光回路チップへのソースフォロア電流源と、受光回路チップからデジタル回路チップに画像信号を送付するための貫通配線のパッド１７９が置かれている。
（駆動回路チップの動作）
　まず動作の概要を説明し、その後、図２４のタイミング図を用いて、駆動パルスの間の時間的関係を具体的に説明する。以下（ＶＨ，ＶＬ）を（０、１）で表す。
　図２２はＮＸＯＲ回路の入出力関係、図２３はリングオシレータの各インバータにＮＸＯＲ回路を付けた回路からの出力電圧パルスを示している。
　まず図２０のインバータスイッチ２１３をオンする。これによりリングオシレータが遷移状態２３２から安定発振２３３にいたる。この時が待機モード２１７である。
　撮影全体を制御する信号は電荷収集ゲートリセット電圧である。待機モードでは、電荷収集ゲートリセット電圧は０である。１になると同時に撮影が開始され、再び０になると撮影が終了する。
　図２１に示すように、ドレーン電荷収集ゲートパッド１８１にはインバータ２１１を通して電荷収集ゲートリセット電圧が入力される。したがってドレーン電荷収集ゲートには撮影前の待機モードには１、撮影中は０、撮影後の待機モードには再び１が供給される。
　電荷収集ゲートリセット電圧が０のときは、電荷収集ゲートリセットスイッチはオフ状態となり、電荷収集ゲートにはＶＬ配線２１６から一定電圧０が供給される。したがって図９の電荷収集ゲート１５９には信号電荷は入らない。信号電荷は全て１が負荷されているドレーン電荷収集ゲート１６９を通してドレーン１７０に導入され、連続的に撮像素子の外部に排出される。
　電荷収集ゲートリセット電圧が１になると撮影モードになる。このときドレーン電荷収集ゲートの電圧は０で、ドレーンには電荷は入らない。一方、電荷収集ゲートリセットスイッチは１になり、ＮＸＯＲ回路から各電荷収集ゲートに駆動電圧パルスが供給される。
　図２２に、ＮＸＯＲ回路の入出力関係２１９を示す。２本の入力腺Ａ，Ｂから、（１，１）もしくは（０，０）が供給された場合のみ出力腺Ｃから１が出力される。
　図２０で、ある１個のインバータ２２０からの出力が１であると、２番目のインバータ２２１は０を出力する。同様に奇数番目のインバータは１を、偶数番目のインバータは０を出力する。７番目のインバータ２２２が１を出力した瞬間、すなわち１番目のインバータに１が入力された瞬間には１番目のインバータ２２０の出力はまだ１のままである。本例ではＮＸＯＲ回路２２３の入力腺は１番目のインバータの入力腺と出力腺に接続しているので、ＮＸＯＲ回路２２３への２本の入力線からの入力電圧はともに１となる。したがってＮＸＯＲ回路２２３は１を出力する。
　図２０のインバータ２２０の入力と出力には図２３に示す時間遅れ２２４がある。電圧信号がインバータを一周する時間１０５はτであるｏしたがってインバータにおける入出力間の時間遅れは近似的にτ／７となる。実際にはインバータ間にスイッチ２１３があるのでτは、各インバータの入出力の遅れ時間と、各スイッチを信号が通過する時間の和となる。ただし、既に説明したように、スイッチ２１３による時間遅れはインバータによる時間遅れよりもはるかに小さいので、近似的にこの影響は無視して説明を続ける。
　図２０のリングオシレータの隣接するインバータから出力される電圧の位相が時間遅れ２２４（τ／７）で１、０、１、０と変わる。これにより各ＮＸＯＲ回路から幅τ／７のパルス電圧２２６が順次出力される。これが対応する電荷収集ゲートに入力される。
　図２０、図２３に示すように、ＮＸＯＲ回路にも時間遅れτｏｒ２２５がある。ＮＸＯＲ回路の時間遅れ２２５により全パルスの遅れ（ジッター）が生じる。ただしこの時間遅れは隣り合う出力パルス間の時間遅れで相殺されるので、パルス間の時間間隔は一定となる。したがって撮影の時間分解能には影響しない。
　以下、タイミング図を使って説明する。図２４は連続７枚の画像を撮影する場合のタイミング図２２７を示す。
　まず電源を入れる。電源電圧２４５の波形は１本で表しているが、実際は多数の電源を順次上げる。ただし駆動回路はまだ停止状態２３１である。
　ＮＸＯＲ回路の時間遅れτｏｒ２２５の影響については図２３で説明したとおり、全出力電圧に共通のジッターが生じるだけであるから図２４では省略している。
　一方、電荷収集ゲートリセット電圧２２８と、ドレーン電荷収集ゲート電圧２２９の関係はインバータ２１１による遅れ２３０の影響を考慮した図となっている。
　駆動回路の停止状態２３１から、図２０のインバータスイッチ２１３を１にする。この直後リングオシレータが遷移状態２３２を経て安定発振動作２３３に移る。
　この時点で電荷収集ゲートリセットスイッチ２１４はまだ０で、電荷収集ゲートリセット電圧２２８は０である。この状態が待機モード２１７である。
　待機モードでは既に、各インバータから安定的に電圧パルス２３４が出力されている。図２０のインバータ２２０、２２１、・・・、２２２からの出力電圧が電圧２３５、２３６、・・・、２３７である。この状態で各インバータに接続するＮＸＯＲ回路からもパルス電圧が出力されている（図示されていない）。しかしスイッチ２１４がまだオフで、電荷収集ゲートには０が送られている。したがって待機状態２１７では７個の電荷収集ゲートの電圧２３８は０で一定である。
　一方、ドレーン電荷収集ゲートの駆動電圧２２９は最初から待機モードまで一定で１である。
　電荷収集ゲートリセット電圧２２８が１になるとで電荷収集ゲートリセットスイッチ２１４がオンになり、各ＮＸＯＲから順次τ／７のパルス幅の電荷収集ゲート駆動電圧２３８がパッド１８０を通じて電荷収集ゲート１５９（図９）に送られる。
　このとき、ドレーン電荷収集ゲート電圧２２９は０となる。これにより、信号電荷はドレーン電荷収集ゲート１６９に向かわず、順次、電荷収集ゲートパルス２３９、２４０、・・・、２４１が加えられる電荷収集ゲート２４２、２４３、２４４（図１０）に集まる。
　各電荷収集ゲートに集まった信号電荷は、自動的に電荷蓄積ゲート２４７、２４８、・・・、２４９に移動し、そこで蓄積される。
　電荷収集ゲートリセット電圧２２８に対してドレーン電荷収集ゲート電圧は少し遅れるので、それを考慮して時差２３０だけ電荷収集ゲートリセットゲートを早く１にする。
　時間τ後にリングオシレータの電圧が１周する。この間に７枚の画像が撮影される。
　次に電荷収集ゲートリセット電圧２２８が０になるとドレーン電荷収集ゲート電圧は１になり、その後に生成する信号電荷は全てドレーンから素子外に排出される。
　以上の駆動とカメラの制御系の関係について説明する。
　まず図５の撮影開始・停止トリガー１３６が撮影対象現象の生起を検出し、撮影開始トリガーを発する。全システムの制御回路１３０、撮影制御回路１２５を通って撮影開始信号が撮像素子１２３に送られる。この信号は図４のクロック指定配線２０７からクロック生成検出回路２０６に送られる。クロック指定・検出回路２０６は電荷収集ゲートリセット電圧２２８の信号を０から１に変えて、電荷収集ゲートリセット配線２０８から送信するとともに、撮影終了までのクロックのカウントを始める。時間τに相当するクロック数になると同時に、電荷収集ゲートリセット電圧２２８の信号を１から０に変える。
　次に複数のリングオシレータの同期動作について説明する。
　近年は製造時のトランジスタの性能のバラつきは非常に小さい。したがってリングオシレータを形成した場合の周期のバラつきは１００ピコ秒程度である。しかしそのまま発振を続けると、リングオシレータの出力間の位相がずれてくる。
　一つの方法は、待機モード２１７（図２４）の時間を最小化する方法である。負荷を適切に設定すると、リングオシレータは１から２周期で比較的安定な発振状態２３３になる。また電荷収集ゲートの駆動容量に十分余裕を持たせておけば、リングオシレータスイッチを入れた瞬間に安定発振状態に近い駆動電圧波形を出力する。これらの場合には位相のずれが顕在化するまでに撮影を終えることができる。
　この場合、待機状態で撮影対象現象が生起するのを待ち、生起と同時に撮影を開始することができない。したがって、外部からトリガー信号を与えると同時に撮影対象現象が生起する場合にしか使えない。
　他の方法はリングオシレータを構成する主要な要素に外部から周期変動する電圧を与える方法である。最も単純な方法はインバータ間スイッチ２１３をオン・オフする方法である。完全にオン・オフしなくても、インバータスイッチトランジスタ２１３のゲート電極に、リングオシレータの固有周波数に近い周波数を持つ正弦変動電圧を加え、電気抵抗を周期的に変えることでリングオシレータ間を同期動作させることができる。
　前記の方法を用いるとリングオシレータの周期が長くなり、最高撮影速度が下がる。この方法で最高発振周波数よりは遅い速度で安定発振状態を作っておき、撮影対象現象が生起すると予想される直前にインバータスイッチ２１３を瞬間的にオンにする（最低抵抗値にする）方法で、実質的に時間遅れなく（待機モードなく）最高発振周波数で動作させるにすることもできる。
　次にリングオシレータの温度や電源電圧のシフト等によって生じる発振周期のシフトの補正動作について説明する。図４のＰＬＬ回路１１２を用いて、これを所定の周期に保つことができる。
　別途、水晶発振器等と分周手段等からなるクロック生成手段２０２で生成したクロックと、レプリカリングオシレータとの周期の差を周期検出回路２０３で検出すると、図２のインバータに示す周期補正のためのトランジスタ２４６に加わるバイアス電圧ＶＢ１１４が自動的に変わる。ＶＢが自動的にリングオシレータ群１１１の各リングオシレータ群に送られる。ＶＢが変わると、各インバータ回路に供給される電圧が変わり、発生パルスの周期が変わり、クロック生成手段で生成する所定の周波数のパルスを生成する。
　次にリングオシレータの補助電源について説明する。
　受光面外の電源から当該リングオシレータまでの電気抵抗によりＶｄｄが低下する。各リングオシレータに電源コンデンサ２０９が付いている。７枚の画像の撮影時間は非常に短い。したがって、小さな補助コンデンサであっても、各リングオシレータが連続７枚分パルスを出力する間、必要な電流を供給することができる。
　読み出し動作については通常の撮像素子の動作と類似の動作である。また受光回路チップの動作の項で図１５、図１６を用いて説明した。したがって読み出し動作についてはタイミング図を用いた説明は省略する。
（駆動回路チップのその他の構造と動作）
　駆動回路チップの構造と動作は前記の構造と動作に限らない。
　連続１４枚撮影することもできる。このときの受光回路チップの動作は図１４、図１７、図１８、図１９を用いて既に説明した。この場合の駆動回路チップの動作も連続７枚撮影する場合と大きくは変わらない。
　異なる点は、電荷蓄積ゲートの動作である。各電荷蓄積ゲートで１回目の電荷蓄積の直後に、ゲート電圧を０にして、蓄積した信号電荷を隣接するフローティングディフュージョンに移す。次に電荷蓄積の順番が回って来る前にゲート電圧を１に戻す。これにより２回目の電荷特積ができる。
　他の動作の例としては、再現性の強い現象の撮影における画素内信号蓄積動作がある。発光の弱い繰り返し現象を多数回撮影して、７個または１４個の画像信号を撮影回数分だけ積算して信号強度を上げるとともに、ランダムノイズを平滑化してＳＮ比を上げる動作である。
　次に他の構造の例を示す。
　本発明の最初の実施例では、各インバータが出力する（６／７）τの重複部分を持つ電圧パルスを重複のない電圧パルスに変換するためにＮＸＯＲ回路を用いた。
　ディフェレンシャルリングオシレータを用い、各インバータの出力にパルス生成用のコンデンサを備え、インバータからの出力と同時にコンデンサが放電する構造としてもよい（図示していない）。
　この場合、３ステートインバータから成るリングオシレータを使うとより安定な駆動ができる。
（１駆動回路で複数の画素の受光回路を駆動する場合）
　図２５は駆動回路チップ上の１駆動回路で受光回路チップ上の２行×２列の４個の画素を駆動する場合を示す。
　図に示すように、２×２画素に対して図１１の正方形領域１５３が９個ある。各正方領域に１個のチップ間コンタクトパッドが乗っている。
　９個のチップ間コンタクトパッドがあると、７個を電荷収集ゲートの駆動パルスの送信パッド２５０として使い、１個をドレーン電荷収集ゲートの駆動パルスの送信パッド２５１に使い、１個を電流源と信号送付配線パッド２５２に使える。
　ただし図２５の場合、図中の２×２画素の上下左右の２×２画素の組とパッドを共用する。
　このとき、チップ間コンタクトパッドのピッチと、画素ピッチは等しくなり、図９、図１０の１個の駆動回路と受光回路チップ上の４個の画素を無駄なく接続することができる。
　関係する配線長も、複数の画素を１個の駆動回路で駆動する場合としては単純で短くなる。
　図２５では７個のリングオシレータは同心円上に配置されているが、田の字型の外周の８個の交点のうちの７個の交点に配置しても良い。
［デジタル回路チップ］
　デジタル回路チップの構造と動作は、本発明の要点ではないので、簡単に説明する。
　デジタル回路チップ１４１も受光回路チップに対応して、中央部に５１２×５１２個のデジタル画素内回路を備え、周辺にデジタル回路制御回路とデジタル信号送付回路を備える。
［信号の読み出しと画像の構成］
　撮像素子外に読み出されたデジタル画像信号は、一旦、図５に示すバッファメモリ１２７に記録される。さらに画像処理装置１２９に転送され、一連の連続画像として再構成される。この画像は内部記録装置１３１に記録されるとともに、必要に応じて外部記録装置１３２に記録される。また必要に応じて、ディスプレイ１３３上で動画再生することができる。
　１００　シングルエンディッドリングオシレータ
　１０１　インバータ
　１０２　Ｖｄｄ（電源電圧）
　１０３　Ｇｎｄ（グランド電圧）
　１０４　インバータからのパルス出力（Ｌ個）
　１０５　リングオシレータを電圧信号が一周する時間τ（周期は２τ）
　１０６　あるインバータが出力する上向きパルス
　１０７　次のインバータが出力する下向きパルス
　１０８　連続する上向きおよび下向きパルスの間の時間遅れ（τ２＝τ／Ｋ）
　１０９　連続する上向きおよび下向きパルスの重複部分の長さ（（Ｋ－１）×τ２）
　１１０　フェーズロックドループ回路（ＰＬＬ）
　１１１　フェーズロックドループで駆動されるリングオシレータ群
　１１２　同期補正回路
　１１３　同期補正回路内のレプリカリングオシレータ
　１１４　同期補正回路が出力するバイアス電圧ＶＢ
　１１５　画素ピッチ
　１１６　積層チップ間の電気的コンタクトポイントのピッチ
　１１７　撮影装置の構成図を示す。
　１１８　入射光
　１１９　フィルター
　１２０　レンズ
　１２１　絞り
　１２２　シャッター
　１２３　撮像素子
　１２４　カメラ部
　１２５　撮影制御回路
　１２６　信号読み出し回路
　１２７　バッファメモリ
　１２８　通信回路
　１２９　制御コンピュータ内の画像処理装置
　１３０　全システムを制御するための制御回路
　１３１　内部記録装置
　１３２　外部記録装置
　１３３　ディスプレイ
　１３４　コンソール
　１３５　マウス
　１３６　撮影開始・停止トリガー装置
　１３７　照明装置
　１３８　本発明の撮像素子の外形
　１３９　受光回路チップ
　１４０　駆動回路チップ
　１４１　デジタル回路チップ
　１４２　信号処理チップ
　１４３　撮像素子（受光回路チップ）の裏面
　１４４　裏面電圧供給配線
　１４５　裏面電圧供給用パッド
　１４６　受光回路チップの平面図（裏側から見た図、表面から見た図は左右が逆）
　１４７　受光面
　１４８　電荷収集ゲート以外のゲートの制御回路
　１４９　信号電荷をデジタル回路チップに送るためのフローティングディフュージョンの選択回路
　１５０　画素構造上の画素構成
　１５１　画素構造上の1画素
　１５２　８角形の回路領域
　１５３　アナログ画像信号送付領域　からなる。
　１５４　画素の周辺部の構造とそれに関係する配線
　１５５　画素の中央部の構造とそれに関係する配線
　１５６　電位調整ゲート
　１５７　画像信号収集回路
　１５８　ドレーン回路
　１５９　電荷収集ゲート
　１６０　電荷蓄積ゲート
　１６１　アウトプットゲート
　１６２　フローティングディフュージョン
　１６３　リセットゲート
　１６４　ソースフォロアートランジスタ
　１６５　選択トランジスタ
　１６６　アウトプットゲート電圧送付線
　１６７　フローティングディフュージョンのうち１個を選択するアドレス線
　１６８　リセットゲート線
　１６９　ドレーン電荷収集ゲート
　１７０　ドレーン
　１７１　ソースフォロワードレーン線
　１７２　リセットドレーン線
　１７３　電源配線／信号読み出し線
　１７４　駆動回路チップで生成した電荷収集ゲートの駆動電圧送付線
　１７５　受光面外部からの電荷蓄積ゲート駆動電圧送付線
　１７６　電位調整ゲートの電圧送付線
　１７７　ドレーン配線
　１７８　パッド層
　１７９　信号読み出し兼ソースフォロアアンプの電流源パッド
　１８０　受光回路チップの電荷収集ゲートに駆動電圧を送付するパッド
　１８１　受光回路チップのドレーン電荷収集ゲートに駆動電圧を送付するパッド
　１８２、１８３、１８４　ｐ－ｗｅｌｌを形成するための３枚のマスク
　１８５　合成されたｐ－ｗｅｌｌマスク
　１８６　画素境界付近のｐ－ｗｅｌｌ
　１８７　ｐ－ｗｅｌｌの孔
　１８８　光学上の画素領域（各画素の電荷収集域）
　１８９　図８のＡ－Ｂ断面
　１９０　Ａ－Ｂ断面の電位分布
　１９１　電位バリアーの最深部
　１９２　画素中心
　１９３　シミュレーションにより計算された電位分布の例
　１９４　裏面付近で生成した信号電荷が収集される表面側の電荷収集ゲート
　１９５　生成した信号電荷が表面側の電荷収集ゲートの一つに移行するパスの例
　１９６　ＶＨが負荷された電荷収集ゲート
　１９７　ＶＬが負荷された電荷収集ゲート
　１９８　ＶＨが負荷された電荷蓄積ゲート
　１９９　ＶＬが負荷された電荷蓄積ゲート
　２００　ＶＨが負荷されたリセットゲート
　２０１　ＶＬが負荷されたリセットゲート
　２０２　クロック生成回路
　２０３　周期検出回路
　２０４　チャージポンプ
　２０５　ローパスフィルタ
　２０６　クロック指定・検出回路
　２０７　クロック指定配線
　２０８　電荷収集ゲートリセット電圧送付配線
　２０９　リングオシレータの補助電源コンデンサ
　２１０　１個の駆動回路
　２１１　ドレーンゲート電荷収集電圧のための電荷収集ゲートリセット電圧を反転するためのインバータ
　２１２　ＮＸＯＲ回路
　２１３　インバータスイッチ
　２１４　電荷収集ゲートリセットスイッチ
　２１５　ＶＨ配線
　２１６　ＶＬ配線
　２１７　駆動回路の待機モード
　２１８　撮影モード
　２１９　ＮＸＯＲ回路への入出力
　２２０、２２１、２２２　図２０のリングオシレータのインバータ
　２２３　インバータ２２０に接続するＮＸＯＲ回路
　２２４　隣接するインバータからの出力の時間遅れ
　２２５　ＮＸＯＲ回路の入出力間の時間遅れ
　２２６　リングオシレータに付随するＮＸＯＲ回路からの出力パルス
　２２７　連続７枚撮影する場合のタイミング図
　２２８　電荷収集ゲートリセット電圧
　２２９　ドレーン電圧収集ゲートの駆動パルス電圧
　２３０　電荷収集ゲートリセット電圧に対するドレーン電荷収集ゲート電圧のインバータによる遅れ
　２３１　駆動回路の停止状態
　２３２　シングルエンディッドリングオシレータの遷移状態
　２３３　シングルエンディッドリングオシレータの安定発振動作状態
　２３４　７個のインバータからの出力電圧
　２３５、２３６、２３７　インバータ２２０、２２１、２２２からの出力電圧
　２３８　駆動回路から出力されるパルス電圧
　２３９、２４０、２４１　電荷収集ゲートパルス
　２４２、２４３、２４４　電荷収集ゲート
　２４５　電源電圧波形
　２４６　インバータの同期補正トランジスタ
　２４７、２４８、２４９　電荷蓄積ゲート
　２５０　２×２画素に対して１個の駆動インバータの場合の電荷収集ゲート電圧送付パッド
　２５１　２×２画素に対して１個の駆動インバータの場合のドレーン電荷収集ゲート電圧送付パッド
　２５２　２×２画素に対して１個の駆動インバータの場合の電流源と信号送付配線パッド

Claims (10)

  1. 　Ｍ行×Ｎ列（Ｍ≧１、Ｎ≧２）の画素と、隣接するｍ個（ｍ≧１）の画素の組のそれぞれに対して１個の駆動回路を備える撮像素子であって、前記の各画素が、各画素に入射した電磁波や荷電粒子（以後「入射線」と呼ぶ）により電荷を生成する光電変換手段と、生成した前記電荷（以後「信号電荷」と呼ぶ）を収集するＫ個（Ｋ≧３）の画像信号収集手段を備えるとともに、前記の駆動回路が、少なくとも１個のパルス電圧を生成する回路要素を少なくともＫ個備えることを特徴とする撮像素子。
  2. 　請求項１の撮像素子であって、前記の回路要素の内の１個がパルス電圧を生成すると、別の１個が、前記の駆動回路の外部回路が発生した信号を受けることなくパルス電圧を生成する手段を備えることを特徴とする撮像素子。
  3. 　請求項１または請求項２の撮像素子であって、前記の回路要素のそれぞれが、少なくとも１個のインバータを備え、前記のインバータが線状に連結していることを特徴とする撮像素子。
  4. 　請求項３の撮像素子であって、前記のインバータに接続する排他的否定論理和回路（以後「ＸＮＯＲ回路」と呼ぶ）を備えることを特徴とする撮像素子。
  5. 　請求項３の撮像素子であって、前記の線状に連結しているインバータがループ状に連結していることを特徴とする撮像素子。
  6. 　請求項２から請求項５までのいずれかの撮像素子であって、前記の駆動回路の全てがフェーズロックドループ回路を成すことを特徴とする撮像素子。
  7. 　請求項１から請求項６までのいずれかの撮像素子であって、２枚以上のＩＣチップを積層してなり、１枚のＩＣチップは、画素が存在する位置に前記の光電変換手段を備え、他のＩＣチップのうち、少なくとも１枚は、前記の画素の組に対して、1個の前記の駆動回路を備えることを特徴とする撮像素子。
  8. 　請求項２から請求項７までのいずれかの撮像素子であって、前記の画素と前記の駆動回路の数が同じで、かつ前記の回路要素が、平面的に見て、実質的に前記の画素を中心とする円周または正方形の辺上に配置されていることを特徴とする撮像素子。
  9. 　請求項１から請求項８までのいずれかの撮像素子を備える撮像装置。
  10. 　請求項９の撮像装置を備えており、前記撮像装置を他の手段に置き換えると、著しく機能が低下する計測装置。
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