WO2015104810A1 - Ｆｐｇａ及び該ｆｐｇａを用いた高信頼システム - Google Patents

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fpga
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output
signal
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金川　信康
雄介 菅野
島村　光太郎
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株式会社日立製作所
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources

Definitions

  • the present invention relates to an FPGA, and more particularly to an FPGA having an error detection function and a highly reliable system using the FPGA.
  • a logic circuit is often realized by an application specific integrated circuit (ASIC) or a gate array based on a CBIC (cell-based integrated circuit) that provides fixed logic.
  • ASIC application specific integrated circuit
  • CBIC cell-based integrated circuit
  • the design and manufacturing cost of a mask for manufacturing an ASIC tends to increase, and it is predicted that the ASIC cannot be applied unless it is a very mass-produced product.
  • the production volume is naturally limited due to the particularity of the application.
  • FPGA Field Programmable Gate Array
  • a logic circuit realized by a CBIC or a gate array has a fixed logic and limited failure patterns, so that the number of test patterns to be detected is also limited.
  • the logic circuit realized by the FPGA in addition to the logic used for the original purpose, the logic for the programmable function is included in the LUT, so it is necessary to assume more failure patterns. Therefore, this problem arises because the number of test patterns for detecting them increases greatly.
  • a method of detecting a failure by duplicating a logic unit and comparing its output has been conventionally taken.
  • a duplicated logic A pin arrangement suitable for mounting a comparator for comparing a part and its output in one chip is disclosed.
  • the programmable gate array includes a test subsystem for testing various functional subsystems of the programmable gate array.
  • a series of test methods that use the test subsystem is a method that allows fault isolation there by testing the functionality of the programmable gate array taking into account the interdependencies of the various subsystems. Is disclosed.
  • Prior Art Document 4 Japanese Patent Laid-Open No. 1-136415
  • means for independently checking information programmed in an electrically programmable element and whether the bit memory circuit normally operates A method of providing a bit memory circuit is disclosed.
  • Prior art document 5 Japanese Patent Publication No. 2005-518749 discloses an FPGA including fixed logic.
  • JP 2011-138852 A JP 2000-315767 A JP-A-9-178822 JP-A-1-136415 JP 2005-518749
  • a failure detection means for the comparator that is the above-mentioned problem The purpose is to provide.
  • the FPGA is configured by a plurality of logic units, the first logic unit is configured with low programmability (programmability), and the other second logic unit is programmable.
  • a highly configurable structure A logic circuit (hereinafter referred to as a “functional block”) that is originally intended for use is duplicated and mounted in the second logic unit, and a comparator that determines whether the input signals match or does not match is provided in the first logic unit. After mounting, the output of the duplicated function block is compared by the comparator, so that it is determined that the function block is normal when they match, and that the function block is abnormal when they do not match.
  • the present invention prepares the first and second logic units having different programmability (or failure detectability), and implements the functional block in the second logic unit having high programmability. Fault detection can be realized more easily by configuring a circuit more flexibly and mounting a comparator, which is necessary for fault detection, in the first logic unit having high fault detection ease.
  • the present invention it is possible to avoid the LUT test pattern explosion problem, which is a problem peculiar to the FPGA, and to achieve both the programmability and the ease of fault detection as the entire FPGA.
  • FIG. 1 is a configuration diagram of a first embodiment of an FPGA according to the present invention.
  • FIG. 2 is a configuration diagram of the FPGA according to the second embodiment in which four second logic units are provided.
  • FIG. 3 is a diagram comparing configurations of the functional block logic element 110 and the comparator logic element 110 ′ according to the third embodiment.
  • FIG. 4 is a diagram illustrating a configuration of the functional block logic element 110 according to the third embodiment.
  • FIG. 5 is a diagram illustrating details of the LUT of the functional block logical element 110 according to the third embodiment.
  • FIG. 6 is a diagram illustrating the configuration of the comparator logic element 110 ′ according to the third embodiment.
  • FIG. 7 is a diagram in which the comparator logic element 110 ′ according to the third embodiment is configured by an AND-OR tree.
  • FIG. 8 is a diagram in which the comparator logic element 110 ′ according to the third embodiment is configured by exclusive OR.
  • FIG. 9 is a diagram in which the comparator logic element 110 ′ according to the third embodiment is configured with a comparator based on fixed logic.
  • FIG. 10 is a diagram comparing the configurations of the functional block interconnect structure 130 and the comparator interconnect structure 130 ′ according to the fourth embodiment.
  • FIG. 11 is a diagram illustrating a configuration of the functional block interconnect structure 130 or the comparator interconnect structure 130 ′ according to the fourth embodiment.
  • FIG. 12 is a diagram illustrating another configuration of the functional block interconnection structure 130 or the comparator interconnection structure 130 ′ according to the fourth embodiment.
  • FIG. 13 is a diagram illustrating another configuration of the comparator interconnection structure 130 ′ according to the fourth embodiment.
  • FIG. 14 is a configuration diagram of the FPGA of the fifth embodiment provided with self-checking logic.
  • FIG. 15 is a diagram illustrating a configuration applied to a highly reliable system according to the fifth embodiment.
  • FIG. 16 is a block diagram of a sixth embodiment in which the FPGA according to the present invention is applied to a railway brake control system.
  • Example 1 is shown in FIG. 1 as a basic embodiment of the FPGA according to the present invention.
  • the FPGA 100 includes a first logic unit 190-ab with low programability but high failure detectability and second logic units 180-a and 180-b with high programmability.
  • the first logic unit 190-ab is mounted with a comparator
  • the second logic units 180-a and 180-b are mounted with duplicated function blocks.
  • the second logic unit 180-a and 180-b By comparing the outputs of the duplicated functional blocks, that is, the second logic units 180-a and 180-b with a comparator mounted on the first logic unit 190, the second logic unit 180-a And a failure of a duplicated functional block implemented in 180-b can be detected.
  • the first logic unit 190-ab is composed of a comparator logic element (comparator LE) 110 ′, a comparator interconnect structure 130 ′, and a wiring element 140 that have low programmability but high fault detectability.
  • the second logic units 180-a and 180-b are composed of a function block logic element 110 (function block LE), a function block interconnect structure 130, and a wiring element 140 that have high programmability.
  • the first logic unit 190-ab and the second logic units 180-a and 180-b are connected via a comparator interconnection structure 130 ′.
  • the second logic unit is composed of two.
  • the second logic unit is 180-a, b, c, and d.
  • the case where it consists of four is shown. Accordingly, a configuration in which the first logic units 190-ab, bc, cd, and da are arranged between the four second logic units is also possible, and the number of the second logic units 180 is any number of two or more. Configuration is possible.
  • the first logic units 190-ab, bc, cd, and da detect the failure of the duplicated functional block by comparing the outputs of the two second logic units as in the first embodiment.
  • a majority circuit that compares the outputs of three or more second logic units and detects a failure of a functional block that is tripled by majority (in FIG. 2, in parentheses).
  • a majority circuit LE By configuring the majority circuit with the first logic unit in this way, failure detection is facilitated.
  • FIG. 3 shows a comparison of the configurations of the functional block logic element 110 and the comparator logic element 110 ′.
  • the functional block logic element 110 is configured by an LUT including a volatile element such as a configuration RAM (in the drawing, a configuration RAM) having high programmability.
  • the comparator logic element 110 ′ is configured by a non-volatile element (EPROM, EEPROM, flash memory, fuse type element, antifuse type element, etc.) LUT, AND-OR tree, fixed logic EOR, fixed logic comparator, and the like. . As a result, the failure mode is limited, so that the failure detection is easy.
  • the functional block logic element 110 generally includes an LUT 111, a latch 112, and a selector 113.
  • the selector 113 selects an output signal from the LUT 111 or an output signal synchronized with CLK via the latch 112 and outputs it as an output from the logic element 110.
  • the LUT 111 outputs a signal according to the program information based on the input signal.
  • storage device 115 outputs a value corresponding to the decoded entry .
  • the LUT 111 having an n-bit input is equivalent to a memory having an n-bit address input.
  • the data of each entry in the storage element 115 is often realized by data stored in a configuration RAM (configuration RAM) in many FPGAs.
  • the comparator logic element 110' can be obtained. According to this, when a comparator is necessary, a comparator having a higher fault detectability than the second logic unit can be realized by setting the logic of the predetermined comparator in the storage element 115 ′. Is not necessary, another logic circuit can be realized by setting a predetermined logic mode in the memory element 115 ′.
  • FIG. 7 is a specific example of the comparator logic element 110 ′ configured by an AND-OR tree.
  • a connection selection element 117 is provided at the intersection of the wiring element 140 and the input line of the AND-OR tree 116.
  • Each connection selection element 117 can be realized by a fuse type that is burned out by flowing a large current, or an anti-fuse type element that conducts by causing a phase change by flowing a large current. According to this, when a comparator is necessary, a comparator having a higher fault detectability than the second logic unit can be realized by setting the logic of a predetermined comparator in each connection selection element 117. When a device is not required, another logic circuit can be realized by setting a predetermined logic mode in each connection selection element 117.
  • FIG. 8 is a specific example of the comparator logic element 110 ′ including the exclusive OR EOR 118 based on fixed logic.
  • the exclusive OR EOR 118 also serves as a constituent element of the comparator, and in addition, serves as a constituent element such as an adder or a parity generator. Therefore, when a comparator is necessary, a comparator with higher fault detectability than the second logic unit can be realized, and when the comparator is unnecessary, other logic circuits are added by an addition function or a parity generation function. Can be realized.
  • FIG. 9 is a specific example of the comparator logic element 110 ′ including the comparator 119 based on fixed logic.
  • the comparator 119 based on fixed logic is configured by combining an exclusive OR EOR based on fixed logic and a logical OR OR based on fixed logic as shown in FIG. According to this, it is possible to realize a comparator having a higher fault detectability than the second logic unit.
  • FIG. 10 shows a comparison of each configuration of the functional block interconnection structure 130 and the comparator interconnection structure 130 ′.
  • the functional block interconnection structure 130 is configured by a switch using a volatile element such as a configuration RAM (configuration RAM in the drawing) having high programmability.
  • the comparator interconnection structure 130 ′ is composed of a fixed logic comparator such as a switch using a nonvolatile element (EPROM, EEPROM, flash memory, fuse element, antifuse type element, etc.), and the like. As a result, the failure mode is limited, so that the failure detection is easy.
  • the functional block interconnection structure 130 or the comparator interconnection structure 130 ′ A specific configuration of the functional block interconnection structure 130 or the comparator interconnection structure 130 ′ is shown in FIGS.
  • the switch is controlled by a volatile element
  • the switch is controlled by a non-volatile element.
  • FIG. 11 is a specific example in which the connection can be switched between all the wiring elements 140.
  • FIG. 12 is a specific example in which the connection can be switched only between the wiring elements 140 that intersect at a diagonal portion.
  • the degree of freedom of connection is higher, but the number of switches increases accordingly, and the amount of hardware increases.
  • the connection control by the switch is often realized by data stored in a configuration RAM (configuration RAM) in many FPGAs.
  • FIG. 13 is a specific example of the comparator interconnection structure 130 ′ in which the switch portion is configured by the connection selection element 117.
  • Each connection selection element 117 is a fuse-type element that is burned out by flowing a large current, or an anti-fuse type that causes a dielectric breakdown by applying a predetermined voltage or causes a change in crystal structure by flowing a current. Realized by an element.
  • FIG. 14 is a configuration diagram of Embodiment 5 in which self-checking logic is provided in the FPGA according to the present invention described above.
  • a comparator more preferably, a self-checking comparator
  • a first logic unit is arranged at the center of the chip 100 which is an FPGA, and the second logic unit is arranged on both sides thereof.
  • Duplicated functional block A (180-a) and functional block B (180-b) are arranged. According to this configuration, the failure of the functional block A (180-a) or the functional block B (180-b) can be detected by the self-checking comparator 190 as a mismatch between both outputs.
  • the self-checking comparator 190 is sandwiched between the functional block A (180-a) and the functional block B (180-b), the functional block A (180-a) and the functional block B ( 180-b) can be ensured, and the probability of correlation failure can be reduced. Furthermore, the structure in which the self-checking comparator is sandwiched between the functional blocks can be applied between two functional blocks even in a configuration in which four functional blocks are arranged as shown in FIG.
  • a method of configuring a self-checking comparator is disclosed in, for example, Japanese Patent Application Laid-Open No. 7-234801. By configuring, a self-checking comparator can be realized more easily than a conventional FPGA.
  • FIG. 15 is a specific example of a highly reliable system according to the fifth embodiment.
  • the functional block is duplicated by the functional block A (180-a) and the functional block B (180-b), and both outputs Are compared by a self-checking comparator 190 which is a first logic part.
  • the output of the FPGA is stopped or a command signal for ensuring the safety of the operation of the system is output.
  • a method of stopping the output of the FPGA or outputting a signal for ensuring the safety of the operation of the system a method of controlling the output circuit 400 by the output of the self-checking comparator 190, an output from the output circuit 400 Examples thereof include a method of shutting off the signal at the output of the self-checking comparator 190 and a method of shutting off the power supply to the output circuit 400 at the output of the self-checking comparator 190.
  • the command signal for ensuring the safety of the operation of the system for example, there is a method of outputting a deceleration command signal in a railway brake control system and outputting a command signal for interrupting a level crossing in a railroad crossing control device. Conceivable.
  • FIG. 16 is a block diagram of a sixth embodiment in which the FPGA according to the present invention is applied to a railway brake control system.
  • the following two signals are input to the frequency comparator 190 configured by the first logic unit in the chip 100 which is an FPGA.
  • an actual speed signal 503 having a frequency proportional to the speed of the railway vehicle 500 is output from the frequency generator 502 attached to the wheel 501 of the railway vehicle 500 and input to the chip 100.
  • a signal having a frequency proportional to the speed limit of the railway vehicle 500 sent from the ground unit 504 is received by the antenna 505 attached to the railway vehicle 500 and input to the chip 100 as the speed limit signal 506.
  • the solid line actual speed signal 503 and the solid line speed limit signal 506 are respectively input to the frequency comparator 190 with the function block B (180-b) and the function block A (180-a) as interfaces.
  • a broken line actual speed signal 503 and a broken line speed limit signal 506 indicate cases where each is directly input to the frequency comparator 190.
  • the actual speed signal 503 and the speed limit signal 506 input to the chip 100 which is an FPGA are compared by the frequency comparator 190 configured by the first logic unit, and the actual speed signal 503 is compared with the speed limit signal.
  • the brake command is output, and when the actual speed signal 503 does not exceed the speed limit signal 506, the brake command is not output.
  • the brake is automatically operated to reduce the speed below the speed limit, so that safety is ensured.

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Abstract

ＦＰＧＡのチップ内で論理部を２重化してその出力を比較することにより故障を検出する場合であっても、比較器自体もＦＰＧＡ内部に持つため、故障検出のためのテストパターン数が大幅に増えるという問題があった。ＦＰＧＡ（１００）を複数の論理部（１８０，１９０）により構成し、第１の論理部（１９０）をプログラム可能性の低い構成とし、第２の論理部（１８０）はプログラム可能性が高い構成とする。本来の使用目的とする論理回路を２重化して第２の論理部（１８０）に実装し、入力信号の一致／不一致を判定する比較器を第１の論理部（１９０）に実装して、該２重化した論理回路の出力を該比較器で比較することにより、一致時にはその論理回路は正常、不一致時にはその論理回路は異常であると判定する。

Description

ＦＰＧＡ及び該ＦＰＧＡを用いた高信頼システム
　本発明は、ＦＰＧＡに係り、特に誤り検出機能を有するＦＰＧＡ及び該ＦＰＧＡを用いた高信頼システムに関する。
　制御の自動化が進み、電子制御装置の安全性、信頼性の要求が高まってきている。その電子制御装置の安全性を確保するために、異常発生時に直ちにその異常を検出して動作を停止することが求められている。
　従来、論理回路は、固定論理を提供するＣＢＩＣ（Ｃｅｌｌ－ｂａｓｅｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）によるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｅｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やゲートアレイにより実現されることが多い。しかし、近年ではムーアの法則にしたがった集積度の向上に伴い、ＡＳＩＣを製造するためのマスクの設計製造コストが高騰する傾向にあり、よほどの量産品でない限りＡＳＩＣを適用できなくなることが予測される。
　特に、本発明の対象とする高い信頼性及び高い安全性が求められるシステム（例えば、鉄道の信号保安システムなど）では、用途の特殊性から自ずと生産量が限られる状況にある。そこで、そのような製造に際して初期費用を抑えられるＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の利用が期待される。
　しかし、ＦＰＧＡの特有の問題として、ＦＰＧＡを構成するＬＵＴ（Ｌｏｏｋ－Ｕｐ　Ｔａｂｌｅ）のテストパターン爆発問題がある。これについては、ＬＵＴをブラックボックスとする「Ｃｅｌｌ　Ｆａｕｌｔ　Ｍｏｄｅｌ」によると、ｘ入力のＬＵＴについて全ての故障を検出するためには、２ｘのテストパターンが必要である。
　例えば、ｎビットの２組の信号同士を比較する比較器を想定すると、最終出力のみを観測した場合にはＦＰＧＡ全体がブラックボックスと見做されるので、ＦＰＧＡ内の故障を検出するためには２２ｎ（ただし、ｎ：比較ビット数）のテストパターンが必要となる。
　ＣＢＩＣやゲートアレイにより実現した論理回路は、固定された論理であり故障パターンも限定されるために、検出するためのテストパターンも数も限定される。これに対して、ＦＰＧＡにより実現した論理回路では、本来の目的のために使用する論理に加えて、プログラマブル機能のための論理をＬＵＴが含むため、より多くの故障パターンを想定する必要がある。そのために、それらを検出するためのテストパターン数が大幅に増えるということに起因してこの問題が生じるのである。
　論理部を２重化してその出力を比較することにより故障を検出する方法が、従来から取られており、例えば、先行技術文献１（特開２０１１－１３８８５２号公報）では、２重化した論理部とその出力を比較する比較器を１チップ内に実装するのに好適なピン配置を開示している。
　ＦＰＧＡのテスト方法に関して、例えば、先行技術文献２（特開２０００－３１５７６７号公報）では、半導体チップ上に、複数の基本論理セル（ＣＬＢ）とこれらの基本論理セル間の信号線の接続を切替え可能な可変スイッチ回路（ＣＳＷ）とを備え、上記各基本論理セルごとに、回路が正常か異常かを示す信号を出力可能とする方法が開示されている。
　また、先行技術文献３（特開平９－１７８８２２号公報）では、プログラマブル・ゲート・アレイが、このプログラマブル・ゲート・アレイの様々な機能サブシステムをテストするためのテスト・サブシステムを含む。そのテスト・サブシステムを使用する一連のテスト方法は、様々なサブシステムの相互依存度を考慮に入れてプログラマブル・ゲート・アレイの機能性をテストすることにより、そこでの障害分離を可能にする方法が開示されている。
　さらに、先行技術文献４（特開平１－１３６４１５号公報）では、電気的にプログラム可能な素子にプログラムされている情報、及びビットメモリ回路が正常に動作するかどうかを互いに独立に検査する手段を、ビットメモリ回路に設ける方法が開示されている。
　そして、先行技術文献５（特表２００５－５１８７４９号公報）では、固定論理を含むＦＰＧＡが開示されている。
特開２０１１－１３８８５２号公報 特開２０００－３１５７６７号公報 特開平９－１７８８２２号公報 特開平１－１３６４１５号公報 特表２００５－５１８７４９号公報
　以上で述べた従来技術により、ＦＰＧＡのチップ内で論理部を２重化してその出力を比較することにより故障を検出する場合であっても、比較器自体もＦＰＧＡ内部に持つため、先に述べた故障検出のためのテストパターン数が大幅に増えるという問題の解決には至らない。
　そこで、本発明では、ＦＰＧＡのチップ内の論理部を２重化してその出力を比較することにより故障を検出するセルフチェッキング比較器を実現するにあたって、上記の課題となる比較器の故障検出手段を提供することを目的とする。
　上記目的を達成するために、本発明では、ＦＰＧＡを複数の論理部により構成し、第１の論理部をプログラム可能性（プログラマビリティ）の低い構成とし、他方の第２の論理部をプログラム可能性の高い構成とする。本来の使用目的とする論理回路（以下、「機能ブロック」と呼ぶ）を２重化して第２の論理部に実装し、入力信号の一致／不一致を判定する比較器を第１の論理部に実装して、該２重化した機能ブロックの出力を該比較器で比較することにより、一致時にはその機能ブロックは正常、不一致時にはその機能ブロックは異常であると判定する。
　先に述べたように、ＦＰＧＡによる論理回路の故障検出の阻害要因として、プログラム可能性を高めるために余分な機能を、論理エレメント、さらにはＬＵＴが有することが挙げられる。したがって、プログラム可能性の高い論理部は故障検出容易性が劣り、逆に、故障検出容易性の高い論理部はプログラム可能性が劣り、実装面積が増加するといったデメリットがある。つまり、ＦＰＧＡでは、プログラム可能性と故障検出容易性とは相反する関係にある。
　そこで、本発明は、プログラム可能性（または、故障検出容易性）が異なる第１及び第２の論理部を用意し、機能ブロックをプログラム可能性が高い第２の論理部に実装することで、より柔軟に回路を構成し、かつ、故障検出の要となる比較器を故障検出容易性の高い第１の論理部に実装することで、より容易に故障検出を実現する。
　本発明によれば、ＦＰＧＡ特有の課題であったＬＵＴのテストパターン爆発問題を回避し、ＦＰＧＡ全体としてプログラム可能性と故障検出容易性の両立を図ることができる。
図１は、本発明に係るＦＰＧＡの実施例１の構成図である。 図２は、第２の論理部を４つ設けた実施例２のＦＰＧＡの構成図である。 図３は、実施例３に係る機能ブロック用論理エレメント１１０と比較器用論理エレメント１１０’の構成を比較した図である。 図４は、実施例３に係る機能ブロック用論理エレメント１１０の構成を示す図である。 図５は、実施例３に係る機能ブロック用論理エレメント１１０のＬＵＴの詳細を示すである。 図６は、実施例３に係る比較器用論理エレメント１１０’の構成を示す図である。 図７は、実施例３に係る比較器用論理エレメント１１０’をＡＮＤ－ＯＲツリーで構成した図である。 図８は、実施例３に係る比較器用論理エレメント１１０’を排他的論理和で構成した図である。 図９は、実施例３に係る比較器用論理エレメント１１０’を固定論理による比較器で構成した図である。 図１０は、実施例４に係る機能ブロック用相互接続構造１３０と比較器用相互接続構造１３０’の構成を比較した図である。 図１１は、実施例４に係る機能ブロック用相互接続構造１３０または比較器用相互接続構造１３０’の構成を示す図である。 図１２は、実施例４に係る機能ブロック用相互接続構造１３０または比較器用相互接続構造１３０’の別の構成を示す図である。 図１３は、実施例４に係る比較器用相互接続構造１３０’の別の構成を示す図である。 図１４は、セルフチェッキング論理を設けた実施例５のＦＰＧＡの構成図である。 図１５は、実施例５による高信頼システムに適用した構成を示す図である。 図１６は、本発明に係るＦＰＧＡを鉄道のブレーキ制御システムに適用した実施例６の構成図である。
　以下、本発明の実施形態として、実施例１～実施例６について図面と照らし合わせながら順に説明する。
　本発明に係るＦＰＧＡの基本的な実施形態として、実施例１を図１に示す。
　ＦＰＧＡ１００は、プログラム可能性は低いが故障検出容易性の高い第１の論理部１９０－ａｂとプログラム可能性が高い第２の論理部１８０－ａ及び１８０－ｂとから構成されている。第１の論理部１９０－ａｂには比較器、第２の論理部１８０－ａ、１８０－ｂには２重化した機能ブロックが実装される。２重化した機能ブロック、すなわち、第２の論理部１８０－ａ及び１８０－ｂの出力を第１の論理部１９０に実装された比較器で比較することにより、第２の論理部１８０－ａ及び１８０－ｂに実装された２重化した機能ブロックの故障を検出することができる。
　第１の論理部１９０－ａｂは、プログラム可能性は低いが故障検出容易性の高い比較器用論理エレメント（比較器用ＬＥ）１１０’、比較器用相互接続構造１３０’及び配線要素１４０から構成されている。
　第２の論理部１８０－ａ及び１８０－ｂは、プログラム可能性が高い機能ブロック用論理エレメント１１０（機能ブロック用ＬＥ）、機能ブロック用相互接続構造１３０及び配線要素１４０から構成されている。
　なお、第１の論理部１９０－ａｂと第２の論理部１８０－ａ及び１８０－ｂとの間は、比較器用相互接続構造１３０’を介して接続されている。
　実施例１では、第２の論理部が２つで構成される場合を示したが、実施例２では、図２に示すように、第２の論理部が１８０－ａ、ｂ、ｃ及びｄと４つで構成される場合を示す。これにより、４つの第２の論理部の間に第１の論理部１９０－ａｂ、ｂｃ、ｃｄ及びｄａを配置した構成も可能となり、２以上の任意の数の第２の論理部１８０を有する構成が可能となる。
　なお、第１の論理部１９０－ａｂ、ｂｃ、ｃｄ及びｄａには、実施例１のように、２つの第２の論理部の出力を比較して２重化した機能ブロックの故障を検出する比較器だけでなく、３つ以上の第２の論理部の出力を比較し多数決により３重化等した機能ブロックの故障を検出する多数決回路を実装することも可能である（図２では、括弧書きで多数決回路用ＬＥとして示す）。このように多数決回路を第１の論理部で構成することにより、故障検出が容易となる。
　図３に、機能ブロック用論理エレメント１１０と比較器用論理エレメント１１０’の各構成の比較を示す。
　機能ブロック用論理エレメント１１０は、プログラム可能性が高いコンフィギュレーションＲＡＭ（図中は、コンフィグＲＡＭ）などの揮発性素子によるＬＵＴで構成される。
　比較器用論理エレメント１１０’は、不揮発性素子（ＥＰＲＯＭ、ＥＥＰＲＯＮ、フラッシュメモリ、ヒューズ型素子及びアンチヒューズ型素子など）によるＬＵＴ、ＡＮＤ－ＯＲツリー、固定論理ＥＯＲ及び固定論理比較器等で構成される。これにより、故障モードが限定されるため、故障検出が容易な構造となっている。
　機能ブロック用論理エレメント１１０の具体的な構成を図４、図５に示す。
　機能ブロック用論理エレメント１１０は、一般的に、ＬＵＴ１１１、ラッチ１１２及びセレクタ１１３から構成される。セレクタ１１３は、ＬＵＴ１１１からの出力信号またはラッチ１１２を介してＣＬＫに同期した出力信号を選択して、論理エレメント１１０からの出力とする。
　ＬＵＴ１１１は、入力信号に基づきプログラム情報に従って信号を出力する。その手段として、一般的には、図５に示すように、入力信号（ｎビット）をデコーダー１１４で２ｎのエントリーにデコードし、記憶素子１１５はそのデコードされたエントリーに対応する値を出力する。見方を変えれば、ｎビットの入力を持つＬＵＴ１１１は、ｎビットのアドレス入力を持つメモリと等価である。
　なお、記憶素子１１５の各エントリーのデータは、多くのＦＰＧＡではコンフィギュレーションＲＡＭ（構成ＲＡＭ）に記憶されたデータで実現されることが多い。
　また、図６に示すように、記憶素子１１５’として不揮発性メモリを用いれば比較器用論理エレメント１１０’とすることができる。これによれば、比較器が必要である時には、所定の比較器の論理を記憶素子１１５’に設定すれば第２の論理部よりも高い故障検出性を備えた比較器を実現でき、比較器が不要である時には、所定の論理態様を記憶素子１１５’に設定すれば他の論理回路を実現することができる。
　次に、比較器用論理エレメント１１０’のその他の具体例を、図７、図８及び図９に示す。
　図７は、ＡＮＤ－ＯＲツリーにより構成した比較器用論理エレメント１１０’の具体例である。配線要素１４０とＡＮＤ－ＯＲツリー１１６の入力線との交点に接続選択要素１１７を有する。各接続選択要素１１７は、大電流を流すことにより焼き切るヒューズ型、または大電流を流すことにより相変化を引き起こして導通させるアンチヒューズ型素子により実現できる。これによれば、比較器が必要である時には、所定の比較器の論理を各接続選択要素１１７に設定すれば第２の論理部よりも高い故障検出性を備えた比較器を実現でき、比較器が不要である時には、所定の論理態様を各接続選択要素１１７に設定すれば他の論理回路を実現することができる。
　図８は、固定論理による排他的論理和ＥＯＲ１１８を含む比較器用論理エレメント１１０’の具体例である。排他的論理和ＥＯＲ１１８は、比較器の構成要素ともなり、加えて、加算器やパリティ生成器等の構成要素ともなる。そのため、比較器が必要である時には、第２の論理部よりも高い故障検出性を備えた比較器を実現でき、比較器が不要である時には、加算機能やパリティ生成機能により他の論理回路を実現することができる。
　図９は、固定論理による比較器１１９を含む比較器用論理エレメント１１０’の具体例である。この固定論理による比較器１１９は、図８で示したような固定論理による排他的論理和ＥＯＲや固定論理による論理和ＯＲを組み合わせることにより構成される。これによれば、第２の論理部よりも高い故障検出性を備えた比較器を実現することができる。
　図１０に、機能ブロック用相互接続構造１３０と比較器用相互接続構造１３０’の各構成の比較を示す。
　機能ブロック用相互接続構造１３０は、プログラム可能性の高いコンフィギュレーションＲＡＭ（図中は、コンフィグＲＡＭ）などの揮発性素子によるスイッチで構成される。
　比較器用相互接続構造１３０’は、不揮発性素子（ＥＰＲＯＭ、ＥＥＰＲＯＮ、フラッシュメモリ、ヒューズ素子及びアンチヒューズ型素子など）によるスイッチ等の固定論理比較器等で構成される。これにより、故障モードが限定されるため、故障検出が容易な構造となっている。
　機能ブロック用相互接続構造１３０または比較器用相互接続構造１３０’の具体的な構成を図１１及び図１２に示す。
　ＦＰＧＡのチップ上においては、縦横に伸びる配線要素１４０の各交点に相互接続構造１３０または１３０’があり、図１１及び図１２に示すように、スイッチにより配線要素１４０間の接続を切り替えている。ここで、機能ブロック用相互接続構造１３０の場合には揮発性素子によりスイッチを制御し、比較器用相互接続構造１３０’の場合には不揮発性素子によりスイッチを制御している。
　図１１は、全ての配線要素１４０間で接続の切り替えが可能な具体例である。図１２は、対角部分で交差する配線要素１４０間でのみ接続の切り替えが可能な具体例である。
　図１１の具体例の方が、接続自由度は高いがその分スイッチの数も多くなり、ハードウェア量が大きくなる。なお、スイッチによる接続の制御は、多くのＦＰＧＡではコンフィギュレーションＲＡＭ（構成ＲＡＭ）に記憶されたデータで実現されることが多い。
　また、図１３は、スイッチ部分を接続選択要素１１７で構成した比較器用相互接続構造１３０’の具体例である。各接続選択要素１１７は、大電流を流すことにより焼き切るヒューズ型素子、または、所定の電圧を印加して絶縁破壊を起こすか、電流を流すことにより結晶構造の変化を引き起こして導通させるアンチヒューズ型素子により実現される。
　図１４は、以上で述べた本発明に係るＦＰＧＡにセルフチェッキング論理を設けた実施例５の構成図である。図に示すように、ＦＰＧＡであるチップ１００の中央部に第１の論理部である比較器（さらに望ましくは、セルフチェッキング比較器）１９０を配置し、その両側に第２の論理部である２重化した機能ブロックＡ（１８０－ａ）及び機能ブロックＢ（１８０－ｂ）を配置する。この構成によれば、機能ブロックＡ（１８０－ａ）または機能ブロックＢ（１８０－ｂ）の故障は、両者の出力の不一致としてセルフチェッキング比較器１９０で検出することができる。
　また、機能ブロックＡ（１８０－ａ）及び機能ブロックＢ（１８０－ｂ）の間にセルフチェッキング比較器１９０を挟む構造を採用することで、機能ブロックＡ（１８０－ａ）と機能ブロックＢ（１８０－ｂ）間の距離を確保でき、相関故障の確率を下げることができる。さらに、このセルフチェッキング比較器を機能ブロック間に挟む構造は、例えば、図２のように、４つの機能ブロックを配置した構成においても各２つの機能ブロック間に適用できるものである。
　なお、セルフチェッキング比較器の構成方法としては、例えば、特開平７－２３４８０１号公報に開示されているが、本発明に係るＦＰＧＡにより故障検出容易性の高い第１の論理部に比較器を構成することで、従来のＦＰＧＡに比べてより容易にセルフチェッキング比較器を実現することができる。
　図１５は、実施例５による高信頼システムの具体例である。第２の論理部で構成され、高信頼システムとして本来の機能を担うために、機能ブロックは機能ブロックＡ（１８０－ａ）及び機能ブロックＢ（１８０－ｂ）により２重化され、両方の出力は第１の論理部であるセルフチェッキング比較器１９０で比較される。
　実施例５による高信頼システムは、セルフチェッキング比較器１９０で異常が検出された場合には、ＦＰＧＡの出力を停止するかまたはこのシステムの動作の安全を確保する指令信号を出力する。ここで、ＦＰＧＡの出力を停止するかまたはシステムの動作の安全を確保する信号を出力する方法としては、出力回路４００をセルフチェッキング比較器１９０の出力で制御する方法、出力回路４００からの出力信号をセルフチェッキング比較器１９０の出力で遮断する方法及び出力回路４００への電源をセルフチェッキング比較器１９０の出力で遮断する方法などが挙げられる。また、システムの動作の安全を確保する指令信号の具体例として、例えば、鉄道のブレーキ制御システムにおいては減速指令信号を出力し、踏切制御装置においては踏切を遮断する指令信号を出力する方法などが考えられる。
　図１６は、本発明に係るＦＰＧＡを鉄道のブレーキ制御システムに適用した実施例６の構成図である。
　ＦＰＧＡであるチップ１００内の第１の論理部で構成する周波数比較器１９０には、以下の２つの信号が入力される。片方は、鉄道車両５００の車輪５０１に取り付けられた周波数発電機５０２から鉄道車両５００の速度に比例した周波数の実速度信号５０３が出力され、チップ１００に入力される。他方は、地上子５０４から送られる鉄道車両５００の制限速度に比例した周波数の信号が、鉄道車両５００に取り付けられたアンテナ５０５で受信されて、制限速度信号５０６としてチップ１００に入力される。
　図１６において、実線の実速度信号５０３及び実線の制限速度信号５０６は、それぞれが機能ブロックＢ（１８０－ｂ）及び機能ブロックＡ（１８０－ａ）をインタフェースとして周波数比較器１９０に入力されるケースを示し、破線の実速度信号５０３及び破線の制限速度信号５０６は、それぞれがダイレクトに周波数比較器１９０に入力されるケースを示している。
　以上のようにして、ＦＰＧＡであるチップ１００に入力された実速度信号５０３及び制限速度信号５０６は、第１の論理部で構成される周波数比較器１９０で比較され、実速度信号５０３が制限速度信号５０６を上回る場合にはブレーキ指令が出力され、実速度信号５０３が制限速度信号５０６を上回らない場合にはブレーキ指令は出力されない。これにより、鉄道車両５００の速度が制限速度を上回る場合には、ブレーキが自動的に動作して制限速度以下にまで速度を下げるので安全性が確保される。
　なお、フェールセーフな周波数比較器の構成方法としては、例えば、特開平８－２３７８０１号公報に開示されているが、本発明に係るＦＰＧＡにより故障検出容易性の高い第１の論理部により周波数比較器を構成することで、従来のＦＰＧＡに比べてより容易に安全性の高いフェールセーフな周波数比較器を実現することができる。
１００……ＦＰＧＡ
１１０……機能ブロック用論理エレメント
１１０’……比較器用論理エレメント
１３０……機能ブロック用相互接続構造
１３０’……比較器用相互接続構造
１４０……配線要素
１８０……第２の論理部（機能ブロック）
１９０……第１の論理部（セルフチェッキング比較器、周波数比較器）
１１１……ＬＵＴ
１１２……ラッチ
１１３……セレクタ
１１４……デコーダー
１１５……記憶素子
１１６……ＡＮＤ－ＯＲツリー
１１７……接続選択要素
１１８……排他的論理和ＥＯＲ
１１９……固定論理による比較器
４００……出力回路
５００……鉄道車両
５０１……車輪
５０２……周波数発電機
５０３……実速度信号
５０４……地上子
５０５……アンテナ
５０６……制限速度信号

Claims (9)

  1. 　比較器として機能する論理エレメントを複数個有する第１の論理部と、
    　前記比較器による比較対象となるデータ信号を生成または保持する論理エレメントを複数個有する第２の論理部を複数個と
    を備え、
    　前記第１の論理部内の各論理エレメントの相互接続構造及び前記第１の論理部と前記複数個の第２の論理部それぞれを結ぶ相互接続構造を不揮発性素子により構成し、
    　前記複数個の第２の論理部内の各論理エレメントの相互接続構造を揮発性素子により構成する
    ことを特徴とするＦＰＧＡ。
  2. 　請求項１記載のＦＰＧＡであって、
    　前記第１の論理部は、当該ＦＰＧＡであるチップの中央部分に配置され、
    　前記複数個の第２の論理部は、少なくとも２つの領域として前記第１の論理部を挟むように該第１の論理部の各両端側にそれぞれ配置される
    ことを特徴とするＦＰＧＡ。
  3. 　請求項１記載のＦＰＧＡであって、
    　前記比較器は、前記複数個の第２の論理部それぞれからの出力データを入力し、それらの一致不一致を判定する
    ことを特徴とするＦＰＧＡ。
  4. 　請求項１記載のＦＰＧＡであって、
    　前記比較器は、前記複数個の第２の論理部それぞれからの出力信号を入力し、少なくとも２つの入力信号の周波数の大小関係を判定する
    ことを特徴とするＦＰＧＡ。
  5. 　請求項１記載のＦＰＧＡであって、
    　前記比較器は、前記複数個の第２の論理部の内から３つ以上の出力を比較してその多数決を採る多数決回路を構成する
    ことを特徴とするＦＰＧＡ。
  6. 　請求項１記載のＦＰＧＡであって、
    　前記第１の論理部内の論理エレメントは、固定論理による比較器またはＡＮＤ－ＯＲアレイを含むプログラム可能な論理回路またはルックアップテーブルを含むプログラム可能な論理回路のいずれかにより構成され、
    　前記第２の論理部内の論理エレメントは、ルックアップテーブルを含むプログラム可能な論理回路により構成される
    ことを特徴とするＦＰＧＡ。
  7. 　請求項６記載のＦＰＧＡであって、
    　前記第１の論理部内の論理エレメントを構成する前記プログラム可能な論理回路には不揮発性素子を用い、
    　前記第２の論理部内の論理エレメントを構成する前記プログラム可能な論理回路には揮発性素子を用いる
    ことを特徴とするＦＰＧＡ。
  8. 　請求項３記載のＦＰＧＡを用いる高信頼システムであって、
    　前記比較器の出力が不一致を示す場合には、当該ＦＰＧＡの出力を停止するかまたは当該システムの動作の安全を確保するための指令信号を出力する
    ことを特徴とする高信頼システム。
  9. 　請求項４記載のＦＰＧＡを鉄道車両のブレーキ制御に用いる高信頼システムであって、
    　前記比較器への前記２つの入力信号の内の第１の入力信号は、前記複数個の第２の論理部の１つから出力される車両の制限速度に比例した周波数の信号であり、
    　前記比較器への前記２つの入力信号の内の第２の入力信号は、前記複数個の第２の論理部の１つから出力される車両の実速度に比例した周波数の信号であり、
    　前記第２の入力信号の周波数が前記第１の入力信号の周波数を上回るとブレーキ指令を出力する
    ことを特徴とする高信頼システム。
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