WO2015100782A1 - 三阶驱动的阵列基板行驱动电路 - Google Patents

三阶驱动的阵列基板行驱动电路 Download PDF

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driving unit
substrate row
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徐向阳
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TCL China Star Optoelectronics Technology Co Ltd
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines

Definitions

  • Liquid crystal display has many advantages such as thin body, power saving, no radiation, etc. It has been widely used, and with the development of the liquid crystal display device industry, its performance is also getting higher and higher, such as High resolution, high brightness, wide viewing angle, low power consumption, etc., and their corresponding technologies have been continuously developed.
  • Most of the liquid crystal display devices on the market are backlight type liquid crystal display devices, which include a liquid crystal display panel and a baddight module.
  • the working principle of the liquid crystal display panel is to place liquid crystal molecules in two parallel glass substrates, and the liquid crystal molecules are controlled to change direction by applying a driving voltage on the two glass substrates by using a driving circuit, and the light of the backlight module is refracted to generate a picture.
  • the feedthrough voltage generated by the parasitic capacitance C gd generated by the gate line and the data line. Therefore, it is also necessary to adjust the voltage of the common electrode in the second-order driving to improve the gray scale quality.
  • the liquid crystal capacitor C k is not a fixed parameter, the purpose of improving the image quality by adjusting the voltage on the common electrode is not easy to achieve, so that the design of the third-order driving is desired, and it is desirable to avoid changing the voltage on the common electrode. , the feedthrough voltage is compensated back.
  • the basic principle of the third-order driving is to compensate the feedthrough voltage generated by the parasitic capacitance c gd by using the feedthrough voltage generated by the storage capacitor c s , that is, because the storage capacitor C s needs to be used for compensation, so the third-order drive
  • the method can only be used in the structure of the panel structure is C s on gate (the storage capacitor is one electrode and the gate line is common).
  • FIG. 1 is the waveform of the gate driver voltage of the third-order driving in the prior art. From the waveform of the third-order driving, we can know that the third-order driving waveform is different from the second-order driving. There are three different voltages in the drive waveform of its gate driver. When the * driver drive is turned off, the voltage is pulled to the lowest voltage. When the next drain driver trace is also turned off, the voltage is pulled back, as shown in Figure 1A. The voltage pulled back is to compensate for the feedthrough voltage of the next gate driver trace. That is to say, when each ⁇ -pole driver is turned off, the feed-through voltage generated via the parasitic capacitance C gd is generated by the storage capacitor c s when the voltage is pulled back by the previous gate driver trace. Feedthrough voltage Compensated.
  • V gd V g — hlgh - V gJow The feedthrough voltage V gd V g — hlgh - V gJow ) * c gd / (C gd + C k + C s ) generated by the parasitic capacitance C gd , wherein V g high and V g low are gate driver traces, respectively Turn the voltage on and off.
  • the gate switch circuit is integrated on the array substrate of the liquid crystal display panel by using the array substrate row driving technology, so that the gate driving integrated circuit portion can be omitted, and the pole switching circuit on the integrated array substrate is also called the array substrate row driving circuit.
  • the array substrate row driving circuit comprises a plurality of array substrate row driving units, each array substrate row driving unit corresponds to one gate line, and each array substrate row driving unit circuit is connected to each array substrate row driving unit. a gate line, and an output end of an array substrate row driving unit is connected to an input end of the next array substrate row driving unit. Please refer to FIG.
  • FIG. 2 which is a circuit diagram of a two-stage driving 4T1C array substrate row driving circuit in the prior art, which specifically includes: four thin film transistors Q100, Q200, Q300, Q400, and a capacitor C b , a gate of the thin film transistor Q100
  • One end of the capacitor C b , the drain of the thin film transistor Q400 and the source of the thin film transistor Q300 are electrically connected, and the drains thereof are electrically connected to the other end of the capacitor C b and the source of the thin film transistor Q200 respectively;
  • the thin film transistor Q200 The source is electrically connected to the other end of the capacitor C b , the drain of the thin film transistor QI 00 , and the gate of the thin film transistor Q300 is electrically connected; the source of the thin film transistor Q300 is respectively connected to the gate of the thin film transistor Q100, One end of the capacitor Cb and the drain of the thin film transistor Q400 are electrically connected.
  • the thin film transistor Q100 is a driving transistor, which mainly controls the high potential output of the gate line; the thin film transistor Q200 and the thin film transistor Q300 are reset thin film transistors, the main The thin film transistor Q400 is an output control transistor, and its main function is to charge the capacitor Cb to turn on the thin film transistor Q100; the main function of the capacitor Cb is to store the charge and maintain the potential of the gate of the thin film transistor Qi100.
  • FIG. 3 which is a driving timing diagram of the second-order driving 4T1C array substrate row driving circuit, the STV is an activation pulse signal, and the input signal is the output signal of the gate line of the previous row (gate[n ] ), the film.
  • the output signal of the transistor Q100 is gate[n], the reset signal is gate[n+l] (ie, the output signal of the gate line of the next row), and the output of the thin film transistor Q100 is a clock signal.
  • array substrate driving technology is adopted in some high-end products.
  • the current array substrate driving technology is mainly applied to the second-order driving. Summary of the invention
  • the object of the present invention is to provide a third-order driving array substrate row driving circuit, which is advantageous for reducing the production cost of the liquid crystal display panel and realizing a narrow bezel, and applying the array substrate row driving technology to the third-order driving through the third-order array.
  • the substrate row driving can effectively eliminate the influence of the feedthrough voltage generated by the data line and the cabinet line on the liquid crystal display device of the thin film transistor, and improve the display quality.
  • the present invention provides a third-order driven array substrate row driving circuit.
  • the method includes a cascaded multi-level array substrate row driving unit, and each of the array substrate row driving units includes ':
  • a pull-up driving unit having a first input end and a first output end
  • a pull-up unit having a second input end, a third input end, and a second output end, wherein the second input end is electrically connected to the first output end;
  • the first pull-down unit has a third output end, a fourth output end, a fourth input end, and a fifth input end, wherein the third output end is electrically connected to the first output end and the second input end respectively.
  • the fourth output end is electrically connected to the second output end;
  • the second pull-down unit has a fifth output end, a sixth input end, and a seventh input end, and the fifth output end is electrically connected to the second output end and the fourth output end respectively.
  • the n-th array substrate row driving unit of the multi-level array substrate row driving unit further has a clock signal input end, an n-th level signal input end, a rH-1 level signal input end, and an n-th grade signal An input terminal, a first low level input terminal, a second low level input terminal, and a signal output terminal;
  • the clock signal input end is electrically connected to the third input end of the pull-up unit, and the n-1th stage signal input end is electrically connected to the first input end of the pull-up drive unit,
  • the n-fl level signal input end is electrically connected to the fourth input end of the first pull-down unit, and the n-th-3th level signal input end is electrically connected to the sixth input of the second pull-down unit
  • the first low level input is electrically connected to the fifth input end of the first pull down unit, and the second low level input is electrically connected to the seventh bottom of the second pull down unit
  • the signal output end is electrically connected to the second output end of the pull-up unit, the fourth output end of the first pull-down unit, and the fifth output end of the second pull-down unit, respectively;
  • the first low level input terminal is configured to input a first low level
  • the second low level input end is configured to input a second low level
  • the first low level is lower than the second low level
  • the n-th array substrate row driving unit is any one of the array substrate driving units of the second stage to the fourth last stage, the n-th stage signal input end of the n-th stage array substrate driving unit is electrically Connected to the signal output end of the n1-th array substrate row driving unit, the n+i-th stage signal input end of the ri-level array substrate row driving unit is electrically connected to the n+1th-order array substrate row driving unit a signal output end, the ⁇ -3 level signal input end of the nth stage array substrate row driving unit is electrically connected to the signal output end of the ⁇ - ⁇ level array. the substrate row driving unit;
  • the n-th stage signal input end of the n-th array substrate driving unit is configured to input an activation pulse signal
  • the n+ith stage signal input end of the nth stage array substrate row driving unit is electrically connected to the signal output end of the n1-th stage array substrate row driving unit, and the 11th stage of the nth stage array substrate row driving unit
  • the signal input end is electrically connected to the output terminal of the row driving unit of the n+3th array substrate;
  • the n-th stage signal input end of the n-th array substrate driving unit is electrically connected to the first a signal output end of the n-i-level array substrate row driving unit, wherein the nth-th level signal input end of the second-level array substrate row driving unit is electrically connected to the signal output end of the n-th array substrate row driving unit, The n+3th stage signal input end of the nth stage array substrate row driving unit is suspended; when the nth stage array substrate row driving unit is a reciprocal first stage array substrate row driving unit, the nth stage The n-1th stage signal input end of the array substrate row driving unit is electrically connected to the signal output end of the n-1th stage array substrate row driving unit, and the nth stage signal input end of the nth stage array substrate row driving unit And the ⁇ level signal input terminal is suspended.
  • the pull-up driving unit further includes a first electrical switch, the first electrical switch has first to third pins, and the first and second pins are electrically connected together to form the first input end The third pin forms the first output.
  • the pull-up unit further includes a second electrical switch and a storage capacitor, and the second electrical switch has a Four to sixth pins, the fourth! One end of the pin and the storage capacitor are electrically connected together to form the second input end, the fifth pin forms the third input end, and the sixth pin is electrically connected to the other end of the storage capacitor Forming the second output.
  • the first pull-down unit further includes: a third electrical switch and a fourth electrical switch, the third electrical switch has seventh to ninth pins, and the fourth electrical switch has tenth to twelfth pins
  • the eighth pin forms the third output end, and the seventh pin and the tenth pin are electrically connected together to form the fourth input end, and the eleventh pin forms the first pin
  • the fourth output terminal is electrically connected to the twelfth pin to form a fifth input end.
  • the second pull-down unit further includes a fifth electrical switch, the fifth electrical switch has a thirteenth to fifteenth pins, and the thirteenth pin forms the sixth input end, the fourteenth A pin forms the fifth output, and the fifteenth pin forms the seventh input.
  • the first electrical switch is a first thin film transistor, the first thin film transistor has a first gate, a first source and a first drain, the first pin is a first gate, and the second The pin is a first source.
  • the third pin is a first drain.
  • the second electrical switch is a second thin film transistor, the second thin film transistor has a second gate, a second source and a second drain, and the fourth pin is a second gate, the fifth The pin is a second source, and the sixth pin is a second drain.
  • the third electrical switch is a third thin film transistor, the third thin film transistor has a third gate, a third source and a third drain, and the seventh pin is a third gate, the eighth The pin is a third source, and the ninth pin is a third drain;
  • the fourth electrical switch is a fourth thin film transistor, the fourth thin film transistor has a fourth ⁇ -pole, a fourth source, and a fourth drain, and the tenth pin is a fourth gate, the The eleventh pin is a fourth source, and the twelfth pin is a fourth drain.
  • the fifth electrical switch is a fifth thin film transistor, the fifth thin film transistor has a fifth drain, a fifth source, and a fifth drain, and the thirteenth pin is a fifth gate, the The fourteenth pin is a fifth source, and the fifteenth pin is a fifth drain.
  • the present invention further provides a third-order driven array substrate row driving circuit, comprising a cascaded multi-level array substrate row driving unit, each of the array substrate row driving units comprising:
  • a pull-up driving unit having a first input end and a first output end
  • a pull-up unit having a second input end, a third input end, and a second output end, wherein the second input end is electrically connected to the first output end;
  • the first pull-down unit has a third output end, a fourth output end, a fourth input end, and a fifth input end, wherein the third output end is electrically connected to the first output end and the second input end respectively.
  • the fourth output end is electrically connected to the second output end;
  • a second pull-down unit having a fifth output end, a sixth input end, and a seventh input end, wherein the fifth output end is electrically connected to the second output end and the fourth output end respectively;
  • the 11th-level array substrate row driving unit of the multi-level array substrate row driving unit further has a clock signal input end, a n -1th level signal input end, a n +1th level signal input end, and a Ti+3 a signal input terminal, a first low level input terminal, a second low level input terminal, and a signal output terminal;
  • the clock signal input end is electrically connected to the third input end of the pull-up unit, and the n-1th stage signal input end is electrically connected to the first input end of the pull-up drive unit,
  • the ⁇ - ⁇ -1 stage signal input end is electrically connected to the fourth input end of the first pull-down unit, and the TI+3 level signal input end is electrically connected to the sixth input of the second pull-down unit
  • the first low level input is electrically connected to the fifth input end of the first pull down unit, and the second low level input is electrically connected to the seventh bottom of the second pull down unit
  • the signal output end is electrically connected to the second output end of the pull-up unit, the fourth output end of the first pull-down unit, and the fifth output end of the second pull-down unit, respectively;
  • the first low level input terminal is configured to input a first low level
  • the second low level input end is configured to input a second low level
  • the first low level is lower than the second low level
  • the n-th stage signal input end of the n-th stage array substrate driving unit is electrically Connected to the signal output end of the n-1th stage substrate row driving unit, the ⁇ th level 1 signal input end of the 11th stage array substrate row driving unit is electrically connected to the 11+1th order array substrate row driver a signal output end of the unit, the n+3th stage signal input end of the nth stage array substrate row driving unit is electrically connected to the signal output end of the ⁇ stage array substrate row driving unit;
  • the n-th stage signal input end of the n-th array substrate driving unit is used for inputting an activation pulse signal.
  • the +1st stage signal input end of the 11th stage array substrate row driving unit is electrically connected to the signal output end of the ri+l level array substrate row driving unit, and the 11th stage array base line driving unit
  • the input terminal of the ⁇ +3 level ⁇ is electrically connected to the signal output end of the row driving unit of the nth thirteenth array substrate;
  • the substrate row driving unit of the n-1th level signal input end Electrically connected to the signal output end of the n-1th stage array row driving unit, the +1th stage signal input end of the nth stage array substrate row driving unit is electrically connected to the n+1th array substrate row a signal output end of the driving unit, wherein the nth thirteenth level signal input end of the nth stage array substrate driving unit is suspended; wherein the nth stage array substrate driving unit is a reciprocal first stage array In the substrate row driving unit, the n-1th stage signal input end of the nth stage array substrate row driving unit is electrically connected to the signal output end of the n-1th stage array substrate row driving unit, the 11th stage array
  • the ninth-order signal input terminal and the ⁇ +3-level signal input terminal of the substrate row driving unit are suspended therein, wherein the pull-up driving unit further includes a
  • the pull-up unit further includes a second electrical switch and a storage capacitor, the second electrical switch has a sixth to sixth pins, and the first pin and one end of the storage capacitor are electrically connected together to form the first a second input end, the fifth pin is formed to be the third input end, and the sixth pin is electrically connected to the other end of the storage capacitor to form the second output end;
  • the first pull-down unit further includes: a third electrical switch and a fourth electrical switch, the third electrical switch has seventh to ninth pins, and the fourth electrical switch has tenth to twelfth a pin, the eighth pin forms the third output end, the seventh pin and the tenth pin are electrically connected together to form the first input end, and the eleventh pin forms the a fourth output end, the ninth pin and the twelfth pin are electrically connected together to form a fifth input end;
  • the second pull-down unit further includes a fifth electrical switch, the fifth electrical switch has a thirteenth to fifteenth pins, and the thirteenth pin forms the sixth input end, where the The fourteen pins form the fifth output, and the fifteenth pin forms the seventh input.
  • the first electrical switch is a first thin film transistor, the first thin film transistor has a first gate, a first source, and a first drain, and the first pin is a first gate, and the second The pin is a first source, and the third pin is a first drain.
  • the second electrical switch is a second thin film transistor, the second thin film transistor has a second gate, a second source and a second drain, and the fourth pin is a second* pole, the fifth The pin is a second source, and the sixth pin is a second drain.
  • the third electrical switch is a third thin film transistor, the third thin film transistor has a third gate, a third source and a third drain, and the seventh pin is a third gate, the eighth The pin is a third source, the ninth pin is a third drain; the fourth electrical switch is a fourth thin film transistor, and the fourth thin film transistor has a fourth gate, a fourth source, and a a fourth drain, the tenth pin is a fourth gate, the eleventh pin is a fourth source, and the twelfth pin is a fourth drain.
  • the fifth electrical switch is a fifth thin film transistor, the fifth thin film transistor has a fifth gate, a fifth source, and a fifth drain, and the thirteenth pin is a fifth gate, the The fourteenth pin is a fifth source, and the fifteenth pin is a fifth drain.
  • the third-order driven array substrate row driving circuit of the present invention utilizes The array substrate row driving technology integrates the gate switching circuit on the array substrate of the liquid crystal display panel, which is beneficial to reducing the production cost of the liquid crystal display panel and realizing a narrow bezel; and simultaneously applying the array substrate row driving technology to the third-order driving,
  • the first pull-down unit resets the signal output end to the first low level, and then resets the signal output end to the second low level through the second pull-down unit, so that the data line and the gate line generated feed can be effectively eliminated.
  • the pass voltage is applied to the thin film transistor liquid crystal display device, and the r3 ⁇ 4 is displayed.
  • 1 is a waveform of a gate driver voltage of a third-order driving in the prior art
  • FIG. 2 is a circuit diagram of a two-stage driving 4T1C array substrate row driving circuit in the prior art
  • FIG. 3 is a driving timing diagram of the two-stage driving 4T1C array substrate row driving circuit shown in FIG. 2
  • FIG. 4 is a third-order driving array of the present invention
  • FIG. 5 is a timing chart of driving of the array driving circuit of the array substrate of the third-order driving shown in FIG. 4. Specific travel mode
  • the present invention provides a third-order driven array substrate row driving circuit, including a cascaded multi-level array substrate row driving unit, and the connection of the cascade array substrate row driving units has the same structure.
  • Each of the array substrate row driving units includes:
  • the pull-up driving unit 32 has a first input end and a first output end
  • the pull-up unit 34 has a second input end, a third input end, and a second output end, and the second input end is electrically connected to the first output end;
  • the first pull-down unit 36 has a third output end, a fourth output end, a fourth input end, and a fifth input end, wherein the third output end is electrically connected to the first output end and the second input end respectively The fourth output end is electrically connected to the second output end;
  • a second pull-down unit 38 having a fifth output terminal, a sixth input terminal, and a seventh input terminal, The fifth output end is electrically connected to the second output end and the fourth output end respectively.
  • the n-th array substrate row driving unit of the multi-level array substrate row driving unit further has a clock signal input end, an n-1th level signal input end, an 11+1th level signal input end, and an n+3th stage signal input a first low level input terminal, a second low level input terminal, and a signal output terminal;
  • the clock signal input end is electrically connected to the third input end of the pull-up unit 34, and the n- th stage signal input end is electrically connected to the first input end of the pull-up driving unit 32,
  • the first-stage signal input terminal is electrically connected to the fourth input end of the first pull-down unit 36, and the 11+3-level signal input terminal is electrically connected to the sixth input end of the second pull-down unit 38.
  • the first low level input terminal is electrically connected to the fifth input end of the first pull down unit 36, and the second low level input end is electrically connected to the second pull down unit 38 a seventh input end, wherein the signal output end is electrically connected to the second output end of the pull-up unit 34, the fourth output end of the first pull-down unit 36, and the fifth output end of the second pull-down unit 38;
  • the first low level input terminal is configured to input a first low level V ss1
  • the second low level input end is configured to input a second low level V ss2
  • the first low level V ss1 When the nth stage array substrate row driving unit is any one of the array substrate driving units of the second to the last fourth stage, the nth stage of the nth stage array substrate driving unit
  • the first-stage signal input end is electrically connected to the signal output end of the 11th-level array substrate row driving unit, and the nth-th order signal input end of the 11th-level array substrate driving unit is electrically connected to the 11th+ a signal output end of the row driving unit of the 1st stage array substrate, wherein the n +3th stage signal input end of the nth stage array substrate row driving unit is electrically connected to the signal output end of the ⁇ level array substrate row driving unit;
  • the n-th stage signal input end of the n-th array substrate driving unit is used for inputting an activation pulse signal STV
  • the activation pulse signal is provided by a timing controller TCON (not shown), and the +1st stage signal input end of the n-th stage array substrate row driving unit is electrically connected to the ri+l-level array substrate row driver a signal output end of the unit, the nf-3th stage signal input end of the nth stage array substrate row driving unit is electrically connected to the signal output end of the nth stage array substrate row driving unit;
  • the n-th stage substrate row driving unit of the n1-th stage signal input end is electrically Connected to the signal output end of the 11th-1th array substrate row driving unit, the n+1th stage signal input end of the second stage array substrate row driving unit is electrically connected to the n+th order array substrate row a signal output end of the driving unit, the n+3 level letter of the n-th stage array substrate row driving unit
  • the input terminal is suspended;
  • the nth-level array substrate row driving unit is a reciprocal first-level array substrate row driving unit
  • the n-th stage signal input end of the second-order array substrate row driving unit is electrically connected to the 11th-1
  • the signal output end of the row array substrate row driving unit, the n+1th level signal input end of the ri-level array substrate row driving unit and the n+3th level signal input terminal are suspended.
  • the pull-up driving unit 32 further includes a first electrical switch 21, the first electrical switch 21 has first to third pins 1, 2, 3, and the first and second pins 1. 2 electrically connected together to form the first input end, and the third pin 3 forms the first output end.
  • the first and second pins 1, 2 are electrically connected to the n-1th stage signal input end, and the third pin 3 is respectively connected to the first pull down unit 36, and
  • the pull-up unit 34 is electrically connected.
  • the pull-up unit 34 further includes a second electrical switch 22 and a storage capacitor C S.
  • the second electrical switch 22 has fourth to sixth pins 4, 5, 6, the fourth pin 4 and a storage capacitor ( One end of the ⁇ is electrically connected to form the second input end, the fifth pin 5 forms the third input end, and the sixth pin 6 is electrically connected to the other end of the storage capacitor C st Forming the second output terminal together.
  • the fourth pin 4 is electrically connected to the third pin 3.
  • the first pull-down unit 36 and the storage capacitor C S The fifth pin 5 is electrically connected to the clock signal input end, and the sixth pin is respectively connected to the other end of the storage capacitor C st , the first pull-down unit 36 , the second pull-down unit 38 and the signal output end. connection.
  • the first pull-down unit 36 further includes: a third electrical switch 23 and a fourth electrical switch 24, wherein the third electrical switch 23 has seventh to ninth pins 7, 8, 9, and the fourth electrical switch 24 has tenth to twelfth pins 10, 11, 12, the eighth pin 8 forms the third output end, and the seventh pin 7 and the tenth pin 10 are electrically connected together to form The fourth input end, the eleventh pin 11 forms the fourth output end, and the ninth pin 9 and the twelfth pin 12 are electrically connected together to form a fifth input end.
  • the seventh pin 7 and the tenth pin 10 are respectively.
  • the n+1th stage signal input terminal is electrically connected, and the eighth pin 8 is electrically connected to the third pin 3, the fourth pin 4, and one end of the storage capacitor C st , respectively.
  • the pin 9 is electrically connected to the first low level input end and the twelfth pin 12, respectively, and the tenth pin 10 is electrically connected to the nth first level signal input end and the seventh pin 7 respectively.
  • the eleventh pin 11 is electrically connected to the sixth pin 6, the other end of the storage capacitor C st , the signal output end, and the second pull-down unit 38 , and the twelfth pin 12 and the A low level input terminal and a ninth pin 9 are electrically connected.
  • the second pull-down unit 38 further includes a fifth electrical switch 25 having thirteenth to fifteenth pins 13, 14, 15 , and the thirteenth pin 13 forms the first a six-input terminal, the fourteenth pin 14 forms the fifth output terminal, and the fifteenth pin 15 forms a The seventh input is described.
  • the thirteenth pin 13 is electrically connected to the 11th - 3rd stage signal input end, and the fourteenth pin 14 is respectively connected to the other end of the storage capacitor C st
  • the sixth pin 6, the eleventh pin 11, and the signal output end are electrically connected, and the fifteenth pin 15 is electrically connected to the second low level input end.
  • the first to fifth electrical switches 21, 22, 23, 24, 25 are first to fifth thin film transistors, respectively.
  • the specific pin correspondence is: the first thin film transistor has a first gate, a first source, and a first drain, the first pin 1 is a first gate, and the second pin 2 is a first source, the third pin 3 is a first drain; the second thin film transistor has a second cabinet, a second source and a second drain, and the fourth pin 4 is a second gate, the fifth pin 5 is a second source, the sixth pin 6 is a second drain; the third thin film transistor has a third gate, a third source, and a third a drain, the seventh pin 7 is a third slab-pole, the eighth pin 8 is a third source, and the ninth pin 9 is a third drain; the fourth electrical switch is a fourth thin film transistor, the fourth thin film transistor has a first drain, a fourth source, and a fourth drain, the tenth pin 10 is a fourth drain, and the eleventh pin 11 is a fourth a source, the
  • CLKA and CLKB refer to two clock signals whose high and low potentials are opposite in the same time.
  • the signal input to the clock signal input is one of them, and STV is an active pulse signal, and the active pulse signal STV.
  • STV is an active pulse signal
  • the active pulse signal STV Provided by the timing controller TCON, when the nth-level array substrate row driving unit is a first-stage array substrate row driving unit, the activation pulse signal STV is applied to the n-1th stage of the n-th array substrate row driving unit. Signal input.
  • the operation principle of the n-th array substrate row driving unit of the array substrate row driving circuit is: when the signal input to the n-1th stage signal input terminal is a high level, the first electrical switch 21 is turned on, the high The level charges the storage capacitor C st , and then turns on the second electric switch 22 , and the clock signal input from the clock signal input end is transmitted to the signal output end, and is externally outputted, and the n+1th stage signal input end and the nth point are The signals input on the +3 level signal input are all low, and the third to fifth electric switches 23, 24, 25 are all in the off state; when the signal input to the n-1th stage signal input is low At the level, the first electrical switch 21 is turned off, the signal input from the input signal of the ⁇ stage is turned to a high level, and the signal input to the input end of the ⁇ - ⁇ stage signal is at a low level, The third and fourth electrical switches 23, 24 are both turned on, the fifth electrical switch 25 is turned off, the output level of the signal output terminal is placed
  • V ssl further implements third-order driving of the array substrate row driving circuit, and then the signal input from the n+3th stage signal input terminal also turns to a low level, and the fifth electrical switch 25 is turned off.
  • the third-order driving array substrate row driving circuit of the present invention uses the array substrate row driving technology to integrate the gate switching circuit on the array substrate of the liquid crystal display panel, which is beneficial to reducing the production cost of the liquid crystal display panel and A narrow bezel is realized; at the same time, the array substrate row driving technology is applied to the third-order driving, the signal output end is reset to the first low level by the first pull-down unit, and the signal output end is reset to the second pull-down unit to The second low level can effectively eliminate the influence of the feedthrough voltage generated by the data line and the gate line on the liquid crystal display device of the thin film transistor, and improve the display quality.

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Abstract

一种三阶驱动的阵列基板行驱动电路，包括级联的多级阵列基板行驱动单元，其中，该阵列基板行驱动电路的第n级阵列基板行驱动单元具有时钟信号输入端、第n-1级信号输入端、第n+1级信号输入端、第n+3级信号输入端、第一低电平输入端、第二低电平输入端及信号输出端；该第n级阵列基板行驱动单元还包括：上拉驱动单元（32）；上拉单元（34）；第一下拉单元（36）；第二下拉单元（38）。该三阶驱动的阵列基板行驱动电路有利于降低液晶显示面板的生产成本和实现窄边框，通过三阶阵列基板行驱动可以有效地消除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响，提高显示质量。

Description

三阶驱动的阵列基板行驱动电路
Figure imgf000003_0001
液晶显示装置 ( LCD, Liquid Crystal Display )具有机身薄、 省电、 无 辐射等众多优点， 得到了广泛的应用， 并随着液晶显示装置产业的发展， 其要求性能也越来越高， 如高分辨率、 高亮度、 广视角、 低功耗等性能， 且其相应的技术也持续被开发出来。 现有市场上的液晶显示装置大部分为 背光型液晶显示装置， 其包括液晶显示面板及背光模组 （baddight module ) 。 液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液 晶分子， 通过利用驱动电路在两片玻璃基板上施加驱动电压来控制液晶分 子改变方向， 将背光模组的光线折射出来产生画面。
驱动电路的二阶驱动的原理中， 虽然有各种不同的馈通 （ feed through ) 电压， 但是影响最大的仍是经由寄生电容 Cgd (由栅线与数据线 产生） 所产生的馈通电压， 因此在二阶驱动时也需要调整公共电极的电 压， 以改进灰阶品质。 但是由于液晶电容 Ck并非是一个固定的参数， 通过 调整公共电极上的电压以便改进影像品质的目的不易达成， 因此便有了三 阶驱动的设计， 期望在不必变动公共电极上电压的情形下， 将馈通电压给 补偿回来。 三阶驱动的基本原理是利用经由储存电容 cs所产生的馈通电 压， 来补偿经由寄生电容 cgd所产生的馈通电压， 也就是因为需要利用储存 电容 Cs来补偿， 所以三阶驱动的方法只能使用于面板架构为 Cs on gate (存 储电容€的一个电极与栅极线共电位） 的结构。
请参阅图 〗， 其为现有技术中三阶驱动的柵极驱动器（gate driver ) 电 压的波形， 从这个三阶驱动的波形中我们可以知道， 三阶驱动波形跟二阶 驱动不一样的是， 它的柵极驱动器驱动波形之中会有三种不一样的电压。 当 *极驱动器走线关闭时， 会将电压拉到最低的电压， 等到下一条的槲极 驱动器走线也关闭后， 再将电压拉回， 如图 1 中 A处所示。 而这个拉回的 电压， 就是为了去补偿下一条栅极驱动器走线的馈通电压。 也就是说， 每 一条楣 -极驱动器走线关闭时， 经由寄生电容 Cgd所产生的馈通电压， 是由上 一条柵极驱动器走线将电压拉回时， 经由储存电容 cs所产生的馈通电压来 补偿的。
经寄生电容 Cgd产生的馈通电压 Vgd Vg— hlgh - VgJow) * cgd / (Cgd+Ck+Cs) , 其中 Vg high与 Vg low分别为柵极驱动器走线打开与关闭的电 压。
经储存电容 Cs产生的馈通电压 V (Vp2 - Vpi) * Cs / (Cgd+Cie+Cs) ； 其 中 vpi与 vp2分别为上一条棚极驱动器走线拉回前与拉回后的电压。
如果需要两者互相抵消， 则经寄生电容 cgd产生的馈通电压需要等于经 储存电容 产生的馈通电压„ 所以需拉回的电压为 Ve=Vp2- Vpl Vg— hlgh - g iow) * Cgd / Cs ， 而从图 1中我^知道 V£ hlgh - Vg k)w= Vg + ve， 所以需拉 回的电压 Ve= (Vg + Ve)*Cgd I Cs, 也就是 Ve= Vg * Cgd I (Cs― Cgd)o
从上述的公式推导^， 我们发现虽然液晶电容 ck:会影响馈通电压的大 小。 但是藉由三阶驱动的方式， 液晶电容 cic的影响就不见了。 因此， 当我 们在面板制程与栅极驱动器的打开电压确定之后， 就可以精确的计算出所 需要拉回的电压 ve了。
近些年来液晶显示装置的发展呈现出高集成度。 低成本的发展趋势。 其中一项非常重要的技术就是阵列基板行驱动 ( Gate Driver On Arra ， GOA )技术量产化的实现。 利用阵列基板行驱动技术将柵极开关电路集成 在液晶显示面板的阵列基板上， 从而可以省掉栅极驱动集成电路部分， 以 术集成 阵列基板上的 极开关电路也称为阵列基板行驱动 路。 其中， 阵列基板行驱动电路包括若千个阵列基板行驱动单元， 每一阵列基板行驱 动单元对应一条柵线， 具体的每一阵列基板行驱动单元电路中的每一阵列 基板行驱动单元连接一条柵线， 且一阵列基板行驱动单元的输出端连接下 一阵列基板行驱动单元的输入端。 请参阅图 2 , 其为现有技术中两阶驱动 4T1C阵列基板行驱动电路的电路图， 具体包括： 四个薄膜晶体管 Q100、 Q200、 Q300 , Q400、 以及一电容 Cb, 薄膜晶体管 Q100 的栅极分别与电容 Cb的一端、 薄膜晶体管 Q400 的漏极及薄膜晶体管 Q300 的源极电性连接， 其漏极分别与电容 Cb的另一端、 薄膜晶体管 Q200 的源极电性连接； 薄膜 晶体管 Q200 的源极分别与电容 Cb的另一端、 薄膜晶体管 QI 00 的漏极电性 其柵极与薄膜晶体管 Q300 的槲极电性连接； 薄膜晶体管 Q300 的源 极分别与薄膜晶体管 Q100的柵极、 电容 Cb的一端及薄膜晶体管 Q400的漏 极电性连接。 其中， 薄膜晶体管 Q100 为驱动晶体管， 主要作用控制栅线 高电位输出； 薄膜晶体管 Q200 和薄膜晶体管 Q300是重置薄膜晶体管， 主 处于关闭状态； 薄膜晶体管 Q400 为输出控制晶体管， 主要作用是给电容 Cb充电， 以将薄膜晶体管 Q100 打开； 电容 Cb的主要作用是存储电荷， 保 持薄膜晶体管 QiOO柵极的电位。 请参阅图 3 , 其为二阶驱动 4T1C阵列基 板行驱动电路的驱动时序图 , STV为一激活脉冲信号， 输入（input )信号 为上一行的柵线的输出信号 （gate[n ] ) ， 薄膜晶体管 Q100 的输出信号为 gate[n] , 重置信号为 gate[n+l] (即下一行柵线的输出信号） ， 薄膜晶体管 Q100的输 端为时钟信号。
为了降低液晶显示面板生产成本和实现窄边框， 目前一些高端产品上 都采用了阵列基板行驱动技术， 但， 目前的阵列基板行驱动技术主要还是 应用在二阶驱动上。 发明内容
本发明的目的在于提供一种三阶驱动的阵列基板行驱动电路， 有利于 降低液晶显示面板的生产成本和实现窄边框， 同时将阵列基板行驱动技术 应用在三阶驱动上， 通过三阶阵列基板行驱动可以有效地消除数据线与櫥 线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响， 提高显示质 为实现上述目的， 本发明提供一种三阶驱动的阵列基板行驱动电路， 包括级联的多级阵列基板行驱动单元， 每一所述阵列基板行驱动单元包 括'：
上拉驱动单元， 具有第一输入端及第一输出端；
上拉单元， 具有第二输入端、 第三输入端及第二输出端， 所述第二输 入端与所述第一输出端电性连接；
第一下拉单元， 具有第三输出端, 第四输出端、 第四输入端及第五输 入端， 所述第三输出端分别与所述第一输出端及第二输入端电性连接， 所 述第四输出端与所述第二输出端电性连接；
第二下拉单元， 具有第五输出端、 第六输入端及第七输入端， 所述第 五输出端分别与所述第二输出端及第四输出端电性连接。
所述多级阵列基板行驱动单元中的第 η级阵列基板行驱动单元还具有 时钟信号输入端、 第 n- 1级信号输入端、 第 rH- 1级信号输入端、 第 η- β级 信号输入端、 第一低电平输入端、 第二低电平输入端及信号输出端； 其 中，
所述时钟信号输入端电性连接至所述上拉单元的第三输入端， 所述第 n-1 级信号输入端电性连接至所述上拉驱动单元的第一输入端， 所述第 n-fl 级信号输入端电性连接至所述第一下拉单元的第四输入端， 所述第 η-ί-3 级信号输入端电性连接至所述第二下拉单元的第六输入端， 所述第一 低电平输入端电性连接至所述第一下拉单元的第五输入端， 所述第二低电 平输入端电性连接至所述第二下拉单元的第七输入端， 所述信号输出端分 别与所述上拉单元的第二输出端、 第一下拉单元的第四输出端及第二下拉 单元的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平， 所述第二低电平输入端 用于输入第二低电平， 且所述第一低电平小于第二低电平；
当所述第 η级阵列基板行驱动单元为第二级至倒数第四級的任一阵列 基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η- 1 级信号输入 端电性连接至第 η 1级阵列基板行驱动单元的信号输出端， 所述第 ri级阵 列基板行驱动单元的第 n+i级信号输入端电性连接至第 n+1级阵列基板行 驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 ιΗ- 3级信号 输入端电性连接至第 η- β级阵列.基板行驱动单元的信号输出端；
当所述第 η级阵列基板行驱动单元为第一级阵列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η 1 级信号输入端用于输入一激活脉 沖信号， 所述第 η级阵列基板行驱动单元的第 n+i级信号输入端电性连接 至第 n 1级阵列基板行驱动单元的信号输出端， 所述第 n级阵列基板行驱 动单元的第 11+3級信号输入端电性连.接至第 n+3级阵列基板行驱动单元的 言号输出端；
当所述第 ！1级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵 列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 n- 1 级信号输 入端电性连接至第 n- i 级阵列基板行驱动单元的信号输出端， 所述第 II级 阵列基板行驱动单元的第 nH- i级信号输入端电性连接至第 n 级阵列基板 行驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 n+3级信 号输入端悬空设置； 当所述第 n级阵列基板行驱动单元为倒数第一级阵列 基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- 1 级信号输入 端电性连接至第 η- 1级阵列基板行驱动单元的信号输出端， 所述第 n级阵 列基板行驱动单元的第 n 级信号输入端与第 η·β级信号输入端均悬空设 置。
所述上拉驱动单元还包括一第一电开关， 所述第一电开关具有第一至 第三引脚， 所述第一与第二引脚电性连接在一起形成所述第一输入端， 所 述第三引脚形成所述第一输出端。
所述上拉单元还包括第二电开关及储存电容， 所述第二电开关具有第 四至第六引脚， 所述第四 ！脚及储存电容的一端电性连接在一起形成所述 第二输入端， 所述第五引脚形成所述第三输入端， 所述第六引脚与储存电 容的另一端电性连 在一起形成所述第二输出端。
所述第一下拉单元还包括： 第三电开关及第四电开关， 所述第三电开 关具有第七至第九引脚， 所述第四电开关具有第十至第十二引脚， 所述第 八引脚形成所述第三输出端 , 所述第七引脚与第十引脚电性连接在一起形 成所述第四输入端， 所述第十一引脚形成所述第四输出端， 所述第九引脚 与第十二引脚电性连接在一起形成第五输入端。
所述第二下拉单元还包括第五电开关， 所述第五电开关具有第十三至 第十五引脚， 所述第十三引脚形成所述第六输入端， 所述第十四引脚形成 所述第五输出端， 所述第十五引脚形成所述第七输入端。
所述第一电开关为第一薄膜晶体管， 所述第一薄膜晶体管具有第一柵 极， 第一源极及第一漏极， 所述第一引脚为第一栅极， 所述第二引脚为第 一源极.， 所述第三引脚为第一漏极。
所述第二电开关为第二薄膜晶体管， 所述第二薄膜晶体管具有第二栅 极、 第二源极及第二漏极， 所述第四引脚为第二柵极， 所述第五引脚为第 二源极， 所述第六引脚为第二漏极。
所述第三电开关为第三薄膜晶体管， 所述第三薄膜晶体管具有第三栅 极、 第三源极及第三漏极， 所述第七引脚为第三栅极， 所述第八引脚为第 三源极， 所述第九引脚为第三漏极；
所述第四电开关为第四薄膜晶体管， 所述第四薄膜晶体管具有第四楣- 极、 第四源极及第四漏极， 所述第十引脚为第四柵极， 所述第十一引脚为 第四源极， 所述第十二引脚为第四漏极。
所述第五电开关为第五薄膜晶体管， 所述第五薄膜晶体管具有第五槲 极、 第五源极及第五漏极， 所述第十三引脚为第五柵极， 所述第十四引脚 为第五源极， 所述第十五引脚为第五漏极。
本发明还提供一种三阶驱动的阵列基板行驱动电路， 包括级联的多级 阵列基板行驱动单元， 每一所述阵列基板行驱动单元包括：
上拉驱动单元， 具有第一输入端及第一输出端；
上拉单元， 具有第二输入端、 第三输入端及第二输出端， 所述第二输 入端与所述第一输出端电性连接；
第一下拉单元， 具有第三输出端、 第四输出端、 第四输入端及第五输 入端， 所述第三输出端分别与所述第一输出端及第二输入端电性连接， 所 述第四输出端与所述第二输出端电性连接； 第二下拉单元， 具有第五输出端、 第六输入端及第七输入端， 所述第 五输出端分别与所述第二输出端及第四输出端电性连接；
其中， 所述多级阵列基板行驱动单元中的第 11级阵列基板行驱动单元 还具有时钟信号输入端、 第 n— 1级信号输入端、 第 n+l级信号输入端、 第 Ti+3 级信号输入端、 第一低电平输入端、 第二低电平输入端及信号输出 端； 其中，
所述时钟信号输入端电性连接至所述上拉单元的第三输入端， 所述第 n-1 级信号输入端电性连接至所述上拉驱动单元的第一输入端， 所述第 η-ί-1 级信号输入端电性连接至所述第一下拉单元的第四输入端， 所述第 TI+3 级信号输入端电性连接至所述第二下拉单元的第六输入端， 所述第一 低电平输入端电性连接至所述第一下拉单元的第五输入端， 所述第二低电 平输入端电性连接至所述第二下拉单元的第七输入端， 所述信号输出端分 别与所述上拉单元的第二输出端、 第一下拉单元的第四输出端及第二下拉 单元的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平， 所述第二低电平输入端 用于输入第二低电平， 且所述第一低电平小于第二低电平；
当所述第 η级阵列基板行驱动单元为第二级至倒数第四级的任一阵列 基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η- 1 级信号输入 端电性连接至第 n-1級阵列基板行驱动单元的信号输出端， 所述第 11級阵 列基板行驱动单元的第 η十 1级信号输入端电性连接至第 11+1级阵列基板行 驱动单元的信号输出端， 所述第 η级阵列基板行驱动单元的第 η+3级信号 输入端电性连接至第 η·β级阵列基板行驱动单元的信号输出端；
当所述第 η级阵列基板行驱动单元为第一级阵列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η- 1 级信号输入端用于输入一激活脉 冲信号， 所述第 11级阵列基板行驱动单元的第 Ώ+1级信号输入端电性连接 至第 ri+l级阵列基板行驱动单元的信号输出端， 所述第 11级阵列基^!行驱 动单元的第 η+3级^ Τ号输入端电性连接至第 n十 3级阵列基板行驱动单元的 信号输出端；
当所述第 n级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵 列基板行驱动单元时， 所述第 11級阵列.基板行驱动单元的第 n- 1 級信号输 入端电性连接至第 n- 1级阵列基板行驱动单元的信号输出端， 所述第 n级 阵列基板行驱动单元的第 Ώ+1级信号输入端电性连接至第 n+1级阵列基板 行驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 n十 3级信 号输入端悬空设置； 当所述第 n级阵列基板行驱动单元为倒数第一级阵列 基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- 1 级信号输入 端电性连接至第 n- 1級阵列基板行驱动单元的信号输出端， 所述第 11級阵 列基板行驱动单元的第 ΰ十 1级信号输入端与第 η+3级信号输入端均悬空设 其中， 所述上拉驱动单元还包括一第一电开关， 所述第一电开关具有 第一至第三引脚， 所述第一与第二引脚电性连接在一起形成所述第一输入 端， 所述第三引脚形成所述第一输出端；
其中， 所述上拉单元还包括第二电开关及储存电容， 所述第二电开关 具有第 至第六引脚， 所述第 引脚及储存电容的一端电性连接在一起形 成所述第二输入端， 所述第五引脚形成所述第三输入端， 所述第六引脚与 储存电容的另一端电性连接在一起形成所述第二输出端；
其中， 所述第一下拉单元还包括： 第三电开关及第四电开关， 所述第 三电开关具有第七至第九引脚， 所述第四电开关具有第十至第十二引脚， 所述第八引脚形成所述第三输出端， 所述第七引脚与第十引脚电性连接在 一起形成所述第 输入端， 所述第十一引脚形成所述第四输出端， 所述第 九引脚与第十二引脚电性连接在一起形成第五输入端；
其中， 所述第二下拉单元还包括第五电开关， 所述第五电开关具有第 十三至第十五引脚， 所述第十三引脚形成所述第六输入端， 所述第十四引 脚形成所述第五输出端， 所述第十五引脚形成所述第七输入端。
所述第一电开关为第一薄膜晶体管， 所述第一薄膜晶体管具有第一栅 极、 第一源极及第一漏极， 所述第一引脚为第一栅极， 所述第二引脚为第 一源极， 所述第三引脚为第一漏极。
所述第二电开关为第二薄膜晶体管， 所述第二薄膜晶体管具有第二柵 极、 第二源极及第二漏极， 所述第四引脚为第二 *极， 所述第五引脚为第 二源极， 所述第六引脚为第二漏极。
所述第三电开关为第三薄膜晶体管， 所述第三薄膜晶体管具有第三柵 极、 第三源极及第三漏极， 所述第七引脚为第三栅极， 所述第八引脚为第 三源极， 所述第九引脚为第三漏极； 所述第四电开关为第四薄膜晶体管， 所述第四薄膜晶体管具有第四柵极、 第四源极及第四漏极， 所述第十引脚 为第四栅极， 所述第十一引脚为第四源极， 所述第十二引脚为第四漏极。
所述第五电开关为第五薄膜晶体管， 所述第五薄膜晶体管具有第五柵 极、 第五源极及第五漏极， 所述第十三引脚为第五柵极， 所述第十四引脚 为第五源极， 所述第十五引脚为第五漏极。
本发明的有益效果： 本发明的三阶驱动的阵列基板行驱动电路， 利用 阵列基板行驱动技术， 将栅极开关电路集成在液晶显示面板的阵列基板 上， 有利于降低液晶显示面板的生产成本和实现窄边框； 同时将阵列基板 行驱动技术应用在三阶驱动上， 通过第一下拉单元将信号输出端重置至第 一低电平， 再通过第二下拉单元将信号输出端重置至第二低电平， 如此可 以有效地消除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带 来的衫响， 拔 r¾显 ΛΤ ¾~。
为了能更进一步了解本发明的特征以及技术内容， 请参阅以下有关本 发明的详细说明与酎图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。 附图说明
下面结合附图， 通过对本发明的具体实施方式详细描述， 将使本发明 的技术方案及其它有益效果显而易见
附图中，
图 1为现有技术中三阶驱动的柵极驱动器电压的波形；
图 2为现有技术中两阶驱动 4T1C阵列基板行驱动电路的电路图； 图 3为图 2所示两阶驱动 4T1C阵列基板行驱动电路的驱动时序图； 图 4为本发明三阶驱动的阵列基板行驱动电路的电路图；
图 5为图 4所示三阶驱动的阵列基板行驱动电路的驱动时序图。 具体实旅方式
为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进行、详细描述。
请参阅图 4, 本发明提供一种三阶驱动的阵列基板行驱动电路， 包括 级联的多级阵列基板行驱动单元， 所述级联阵列基板行驱动单元的连接具 有相同的结构。
每一所述阵列基板行驱动单元包括：
上拉驱动单元 32, 具有第一输入端及第一输出端；
上拉单元 34, 具有第二输入端、 第三输入端及第二输出端， 所述第二 输入端与所述第一输出端电性连接；
第一下拉单元 36, 具有第三输出端、 第四输出端、 第四输入端及第五 输入端， 所述第三输出端分别与所述第一输出端及第二输入端电性连接， 所述第四输出端与所述第二输出端电性连接；
第二下拉单元 38， 具有第五输出端、 第六输入端及第七输入端， 所述 第五输出端分别与所述第二输出端及第四输出端电性连接。
所述多級阵列基板行驱动单元中的第 n級阵列基板行驱动单元还具有 时钟信号输入端、 第 n 1级信号输入端、 第 11+1级信号输入端、 第 n+3级 信号输入端、 第一低电平输入端、 第二低电平输入端及信号输出端； 其 中，
所述时钟信号输入端电性连接至所述上拉单元 34 的第三输入端， 所 述第 n i级信号输入端电性连接至所述上拉驱动单元 32的第一输入端， 所 述第 n i 级信号输入端电性连接至所述第一下拉单元 36 的第四输入端， 所述第 11+3 級信号输入端电性连接至所述第二下拉单元 38 的第六输入 端， 所述第一低电平输入端电性连接至所述第一下拉单元 36 的第五输入 端， 所述第二低电平输入端电性连接至所述第二下拉单元 38 的第七输入 端， 所述信号输出端分别与所述上拉单元 34 的第二输出端、 第一下拉单 元 36的第四输出端及第二下拉单元 38的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平 Vssl , 所述第二低电平输 入端用于输入第二低电平 Vss2， 且所述第一低电平 Vssl小于第二低电平 当所述第 n级阵列基板行驱动单元为第二级至倒数第四级的任一阵列 基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- 1 级信号输入 端电性连接至第 11-1級阵列基板行驱动单元的信号输出端， 所述第 11級阵 列基板行驱动单元的第 n十 1级信号输入端电性连接至第 11+1级阵列基板行 驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 n+3级信号 输入端电性连接至第 η·β级阵列基板行驱动单元的信号输出端；
当所述第 η级阵列基板行驱动单元为第一级阵列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η- 1 级信号输入端用于输入一激活脉 冲信号 STV, 该激活脉冲信号由时序控制器 TCON (未图示）提供， 所述 第 η级阵列基板行驱动单元的第 Ώ+1级信号输入端电性连.接至第 ri+l級阵 列基板行驱动单元的信号输出端， 所述第 η级阵列基板行驱动单元的第 n-f-3 级信号输入端电性连接至第 η· 级阵列基板行驱动单元的信号输出 端；
当所述第 η級阵列基板行驱动单元为倒数第三级或倒数第二級任一阵 列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η 1 级信号输 入端电性连.接至第 11-1 级阵列基板行驱动单元的信号输出端， 所述第 Ώ级 阵列基板行驱动单元的第 η+1级信号输入端电性连接至第 η+】级阵列基板 行驱动单元的信号输出端， 所述第 η级阵列基板行驱动单元的第 n+3级信 号输入端悬空设置；
当所述第 n级阵列基板行驱动单元为倒数第一级阵列基板行驱动单元 时， 所述第 Ώ级阵列基板行驱动单元的第 n- 1 级信号输入端电性连接至第 11— 1 级阵列基板行驱动单元的信号输出端， 所述第 ri级阵列基板行驱动单 元的第 n+1级信号输入端与第 n+3级信号输入均端悬空设置。 进一步， 所 述上拉驱动单元 32还包括一第一电开关 21， 所述第一电开关 21具有第一 至第三引脚 1、 2、 3， 所述第一与第二引脚 1、 2电性连接在一起形成所述 第一输入端， 所述.第三引脚 3 形成所述第一输出端。 换而言之， 即， 所述 第一与第二引脚 1、 2均与第 n- 1级信号输入端电性连接， 所述第三引脚 3 分别与第一下拉单元 36、 及上拉单元 34电性连接。
所述上拉单元 34还包括第二电开关 22及储存电容 CS 所述第二电开 关 22具有第四至第六引脚 4、 5、 6, 所述第四引脚 4及储存电容 (^的一端 电性连接在一起形成所述第二输入端， 所述第五引脚 5 形成所述第三输入 端， 所述第六引脚 6与储存电容 Cst的另一端电性连接在一起形成所述第二 输出端。 换而言之， 即， 所述第四引脚 4分别与第三引脚 3。 第一下拉单 元 36及储存电容 CS —端电性连接， 所述第五引脚 5 与所述时钟信号输 入端电性连接， 所述第六引脚分别与储存电容 Cst的另一端、 第一下拉单元 36 , 第二下拉单元 38及信号输出端电性连接。
所述第一下拉单元 36还包括： 第三电开关 23及第四电开关 24， 所述 第三电开关 23具有第七至第九引脚 7、 8, 9, 所述第四电开关 24具有第 十至第十二引脚 10、 11、 12， 所述第八引脚 8形成所述第三输出端， 所述 第七引脚 7 与第十引脚 10 电性连接在一起形成所述第四输入端， 所述第 十一引脚 11形成所述第四输出端， 所述第九引脚 9与第十二引脚 12电性 连接在一起形成第五输入端。 换而言之， 即， 所述第七引脚 7分别与第十 引脚 10。 第 n+1级信号输入端电性连.接， 所述第八引脚 8分别与第三引脚 3 , 第四引脚 4及储存电容 Cst的一端电性连接， 所述第九引脚 9分别与第 一低电平输入端、 及第十二引脚 12电性连接， 所述第十引脚 10分别与第 n- l级信号输入端、 及第七引脚 7电性连接， 所述第十一引脚 11分别与第 六引脚 6、 储存电容 Cst的另一端， 信号输出端、 及第二下拉单元 38电性连 接， 所述第十二引脚 12 分别与第一低电平输入端、 及第九引脚 9 电性连 接。
所述第二下拉单元 38还包括第五电开关 25， 所述第五电开关 25具有 第十三至第十五引脚 13、 14、 15 , 所述第十三引脚 13 形成所述第六输入 端， 所述第十四引脚 14形成所述第五输出端， 所述第十五引脚 15形成所 述第七输入端。 换而言之， 即， 所述第十三引脚 13与所述第 11-— 3級信号输 入端电性连接， 所述第十四引脚 14 分别与所述储存电容 Cst的另一端、 第 六引脚 6、 第十一引脚 11、 及信号输出端电性连接， 所述第十五引脚 15 与第二低电平输入端电性连接。
在本实施例中， 所述第一至第五电开关 21、 22、 23、 24、 25 分别为 第一至第五薄膜晶体管。 具体的引脚对应关系为： 所述第一薄膜晶体管具 有第一栅极、 第一源极.及第一漏极， 所述第一引脚 1 为第一栅极， 所述第 二引脚 2为第一源极， 所述第三引脚 3为第一漏极； 所述第二薄膜晶体管 具有第二櫥极、 第二源极及第二漏极， 所述第四引脚 4为第二柵极， 所述 第五引脚 5为第二源极， 所述第六引脚 6为第二漏极； 所述第三薄膜晶体 管具有第三栅极、 第三源极及第三漏极， 所述第七引脚 7为第三棚-极， 所 述第八引脚 8为第三源极， 所述第九引脚 9为第三漏极； 所述第四电开关 为第四薄膜晶体管， 所述第四薄膜晶体管具有第 槲极、 第四源极及第四 漏极， 所述第十引脚 10为第四槲极， 所述第十一引脚 11 为第四源极， 所 述第十二引脚 12 为第四漏极； 所述第五薄膜晶体管具有第五柵极、 第五 源极及第五漏极， 所述第十三引脚〗3为第五栅极， 所述第十四引脚 14为 第五源极， 所述第十五引脚 15为第五漏极。
请参阅图 5 , 图中 CLKA和 CLKB是指高低电位在同样时间内相反的两 个时钟信号， 所述时钟信号输入端输入的信号为其中一个， STV为一激活 脉冲信号， 该激活脉冲信号 STV由时序控制器 TCON提供， 当所述第 n级阵 列基板行驱动单元为第一级阵列基板行驱动单元， 该激活脉冲信号 STV施 加于该第 n级阵列基板行驱动单元的第 n-1 级信号输入端。 所述阵列基板行 驱动电路的第 η级阵列基板行驱动单元的工作原理为： 当所述第 η-1 级信号 输入端输入的信号为高电平时， 第一电开关 21 导通， 该高电平对储存电 容 Cst进行充电， 进而导通第二电开关 22， 时钟信号输入端输入的时钟信号 传送至信号输出端， 并对外输出， 此时第 n+1 級信号输入端与第 n+3 級信 号输入端上输入的信号均为低电平， 第三至第五电开关 23、 24、 25 均处 于断开状态； 当所述第 n- 1 级信号输入端输入的信号为低电平时， 第一电 开关 21 断开， 所述第 η·Η 级信号输入端输入的信号转为高电平， 所述第 η-β级信号输入端输入的信号为低电平， 所述第三与第四电开关 23、 24均 导通， 所述第五电开关 25 断开， 将信号输出端的输出电平置于第一低电 平 Vss；, 并对储存电容 Cst进行放电， 随后， 所述第 n+1 级信号输入端输入 的信号转为低电平， 所述第15+3 级信号输入端输入的信号为高电平， 所述 第三与第四电开关 23、 24均断开， 所述第五电开关 25导通， 将信号输出 端的输出电平置于第二低电平 vss2 , 且第二低电平 vss2大于第一低电平
Vssl , 进而实现阵列基板行驱动电路的三阶驱动， 之后， 所述第 n+3级信号 输入端输入的信号也转为低电平， 所述第五电开关 25断开。
综上所述， 本发明的三阶驱动的阵列基板行驱动电路， 利用阵列基板 行驱动技术， 将柵极开关电路集成在液晶显示面板的阵列基板上， 有利于 降低液晶显示面板的生产成本和实现窄边框； 同时将阵列基板行驱动技术 应用在三阶驱动上， 通过第一下拉单元将信号输出端重置至第一低电平， 再通过第二下拉单元将信号输出端重置至第二低电平， 如此可以有效地消 除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响， 提高显示质量。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围„

Claims

权 利 要 求
】、 一种三阶驱动的阵列基板行驱动电路， 包括级联的多级阵列基板 行驱动单元， 每一所述阵列基板行驱动单元包括：
上拉驱动单元， 具有第一输入端及第一输出端；
上拉单元, 具有第二输入端、 第三输入端及第二输出端， 所述第二输 入端与所述第一输出端电性连接；
第一下拉单元， 具有第三输出端、 第四输出端、 第四输入端及第五输 入端， 所述第三输出端分别与所述第一输出端及第二输入端电性连接， 所 述第四输出端与所述第二输出端电性连接；
第二下拉单元， 具有第五输出端 第六输入端及第七输入端， 所述第 五输出端分别与所述第二输出端及第四输出端电性连接。
2、 如权利要求 1 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述多级阵列基板行驱动单元中的第 η级阵歹基板行驱动单元还具有时钟信 号输入端、 第 n- 1 级信号输入端、 第 n+1 级信号输入端、 第 n+3级.信号输 入端、 第一低电平输入端、 第二低电平输入端及信号输出端； 其中，
所述时钟信号输入端电性连接至所述上拉单元的第三输入端， 所述第 n-l 级信号输入端电性连接至所述上拉驱动单元的第一输入端， 所述第 n+1 级信号输入端电性连接至所述第一下拉单元的第四输入端， 所述第 rH-3 级信号输入端电性连接至所述第二下拉单元的第六输入端， 所述第一 低电平输入端电性连接至所述第一下拉单元的第五输入端， 所述第二低电 平输入端电性连接至所述第二下拉单元的第七输入端， 所述信号输出端分 别与所述上拉单元的第二输出端、 第一下拉单元的第四输出端及第二下拉 单元的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平， 所述第二低电平输入端 用于输入第二低电平， 且所述第一低电平小于第二低电平；
当所述第 n级阵列基板行驱动单元为第二级至倒数第四级的任一阵列 基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- 1 级信号输入 端电性连接至第 n 1级阵列基板行驱动单元的信号输出端， 所述第 n级阵 列基.板行驱动单元的第 n+1级信号输入端电性连接至第 n十 1级阵列基板行 驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 11+3级信号 输入端电性连接至第 n+3级阵列基板行驱动单元的信号输出端；
当所述第 n级阵列基板行驱动单元为第一级阵列基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- i级信号输入端用于输入一激活脉 冲信号， 所述第 n级阵列.基板行驱动单元的第 n- H级信号输入端电性连接 至第 n+l级阵列基板行驱动单元的信号输出端， 所述第 n级阵列基板行驱 动单元的第 n+3级信号输入端电性连接至第 n+3级阵列基板行驱动单元的 信号输出端；
当所述第 η级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵 列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η 1 级信号输 入端电性连接至第 η-1级阵列基板行驱动单元的信号输出端， 所述第 η级 阵列基板行驱动单元的第 η+1级信号输入端电性连接至第 11+1级阵列基板 行驱动单元的信号输出端， 所述第 η级阵列基板行驱动单元的第 n+3级.信 号输入端悬空设置； 当所述第 n级阵列基 £行驱动单元为倒数第一级阵列 基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- 1 级信号输入 端电性连接至第 n 1级阵列基板行驱动单元的信号输出端， 所述第 n级阵 列基板行驱动单元的第 11- H级信号输入端与第 η- β级信号输入端均悬空设
3、 如权利要求 2 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述上拉驱动单元还包括一第一电开关， 所述第一电开关具有第一至第三引 脚， 所述第一与第二引脚电性连接在一起形成所述第一输入端， 所述第三 引脚形成所述第一输出端。
4、 如权利要求 2 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述上拉单元还包括第二电开关及储存电容， 所述第二电开关具有第四至第 六引脚， 所述第四引脚及储存电容的一端电性连接在一起形成所述第二输 入端， 所述第五引脚形成所述第三输入端， 所述第六引脚与储存电容的另 一端电性连接在一起形成所述第二输出端。
5、 如权利要求 2 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述第一下拉单元还包括： 第三电开关及第四电开关， 所述第三电开关具有 第七至第九引脚， 所述第四电开关具有第十至第十二引脚， 所述第八引脚 形成所述第三输出端， 所述第七引脚与第十引脚电性连接在一起形成所述 第四输入端， 所述第十一引脚形成所述第四输出端， 所述第九引脚与第十 二引脚电性连接在一起形成第五输入端。
6、 如权利要求 2 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述第二下拉单元还包括第五电开关， 所述第五电开关具有第十三至第十五 引脚， 所述第十三引脚形成所述第六输入端， 所述第十四引脚形成所述第 五输出端， 所述第十五 ！脚形成所述第七输入端。 Ί、 如权利要求 3 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述第一电开关为第一薄膜晶体管， 所述第一薄膜晶体管具有第一栅极、 第 一源极及第一漏极， 所述第一引脚为第一柵极， 所述第二引脚为第一源 极， 所述第三引脚为第一漏极。
8、 如权利要求 4 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述第二电开关为第二薄膜晶体管， 所述第二薄膜晶体管具有第二柵极、 第 二源极及第二漏极， 所述第四引脚为第二栅极， 所述第五引脚为第二源 极， 所述第六引脚为第二漏极。
9、 如权利要求 5 所述的三阶驱动的阵列基板行驱动电路， 其中， 所 述第三电开关为第三薄膜晶体管， 所述第三薄膜晶体管具有第三柵极、 第 三源极及第三漏极， 所述第七引脚为第三栅极， 所述第八引脚为第三源 极， 所述第九引脚为第三漏极； 所述第四电开关为第四薄膜晶体管， 所述 第四薄膜晶体管具有第四柵极、 第四源极及第四漏极， 所述第十引脚为第 四栅极， 所述第十一引脚为第四源极， 所述第十二引脚为第四漏极。
10、 如权利要求 6所述的三阶驱动的阵列基板行驱动电路， 其中， 所 所述第五薄膜晶体管具有第五橋极、 第
Figure imgf000017_0001
所述第十三引脚为第五櫥极， 所述第十四引脚为第五 源极， 所述第十五引脚为第五漏极。
11、 一种三阶驱动的阵列基板行驱动电路， 包括级联的多级阵列基板 上 驱动 元， 1具 第 输 ^及第一输出端；
上拉单元， 具有第二输入端、 第三输入端及第二输出端， 所述第二输 入端与所述第一输出端电性连接；
第一下拉单元， 具有第三输出端, 第四输出端、 第四输入端及第五输 入端， 所述第三输出端分别与所述第一输出端及第二输入端电性连接， 所 述第四输出端与所述第二输出端电性连接；
-下拉- 具有寿 端、 第六输入端及第七输入端， 所述: 五输出端分别与所述 -输出端及第四输出端电性连接；
其中， 所述多级阵 ！基板行驱动单元中的第 η级阵列基板行驱动单元 还具有时钟信号输入 第 n- i 级信号输入端、 第 n- H级信号输入端， 第 -ί-3 号输入端、 低电平输入端、 第二低电平输入端及信号输出
Figure imgf000017_0002
所述时钟信号输入端电性连接至所述上拉单元的第三输入端， 所述第 n-1 级信号输入端电性连接至所述上拉驱动单元的第一输入端， n-fl 级信号输入端电性连接至所述第一下拉单元的第四输入端， 所述第 η-ί-3 级信号输入端电性连接至所述第二下拉单元的第六输入端， 所述第一 低电平输入端电性连接至所述第一下拉单元的第五输入端， 所述第二低电 平输入端电性连接至所述第二下拉单元的第七输入端， 所述信号输出端分 别与所述上拉单元的第二输出端、 第一下拉单元的第四输出端及第二下拉 单元的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平， 所述第二低电平输入端 用于输入第二低电平， 且所述第一低电平小于第二低电平；
当所述第 η级阵列基板行驱动单元为第二级至倒数第四級的任一阵列 基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η- 1 级信号输入 端电性连接至第 η 1级阵列基板行驱动单元的信号输出端， 所述第 ri级阵 列基板行驱动单元的第 n+i级信号输入端电性连接至第 n+1级阵列基板行 驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 ιΗ- 3级信号 输入端电性连接至第 η- β级阵列.基板行驱动单元的信号输出端；
当所述第 η级阵列基板行驱动单元为第一级阵列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 η 1 级信号输入端用于输入一激活脉 沖信号， 所述第 η级阵列基板行驱动单元的第 n+i级信号输入端电性连接 至第 n 1级阵列基板行驱动单元的信号输出端， 所述第 n级阵列基板行驱 动单元的第 11+3級信号输入端电性连.接至第 n+3级阵列基板行驱动单元的 言号输出端；
当所述第 ！1级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵 列基板行驱动单元时， 所述第 η级阵列基板行驱动单元的第 n- 1 级信号输 入端电性连接至第 n- i 级阵列基板行驱动单元的信号输出端， 所述第 II级 阵列基板行驱动单元的第 nH- i级信号输入端电性连接至第 n 级阵列基板 行驱动单元的信号输出端， 所述第 n级阵列基板行驱动单元的第 n+3级信 号输入端悬空设置； 当所述第 n级阵列基板行驱动单元为倒数第一级阵列 基板行驱动单元时， 所述第 n级阵列基板行驱动单元的第 n- 1 级信号输入 端电性连接至第 η- 1级阵列基板行驱动单元的信号输出端， 所述第 n级阵 列基板行驱动单元的第 n 级信号输入端与第 η·β级信号输入端均悬空设 置；
其中， 所述上拉驱动单元还包括一第一电开关， 所述第一电开关具有 第一至第三引脚， 所述第一与第二引脚电性连接在一起形成所述第一输入 端， 所述第三引脚形成所述第一输出端；
其中， 所述上拉单元还包括第二电开关及储存电容， 所述第二电开关 具有第四至第六引脚， 所述第四 I脚及储存电容的一端电性连接在一起形 成所述第二输入端， 所述第五引脚形成所述第三输入端， 所述第六引脚与 储存电容的另一端电性连接在一起.形成所述第二输出端；
其中， 所述第一下拉单元还包括： 第三电开关及第四电开关， 所述第 三电开关具有第七至第九引脚， 所述第四电开关具有第十至第十二 ]脚， 所述第八引脚形成所述第三输出端， 所述第七引脚与第十引脚电性连接在 一起形成所述第四输入端， 所述第十一引脚形成所述第四输出端， 所述第 九引脚与第十二引脚电性连接在一起形成第五输入端；
其中， 所述第二下拉单元还包括第五电开关， 所述第五电开关具有第 十三至第十五引脚， 所述第十三引脚形成所述第六输入端， 所述第十四引 脚形成所述第五输出端， 所述第十五引脚形成所述第七输入端。
12 , 如权利要求 1 1 所述的三阶驱动的阵列基板行驱动电路， 其中， 所述第一电开关为第一薄膜晶体管， 所述第一薄膜晶体管具有第一栅极、 第一源极及第一漏极， 所述第一引脚为第一櫥极， 所述第二引脚为第一源 极， 所述第三引脚为第一漏极。
】3、 如权利要求 11 所述的三阶驱动的阵列基板行驱动电路， 其中， 所述第二电开关为第二薄膜晶体管， 所述第二薄膜晶体管具有第二柵极、 第二源极及第二漏极， 所述第四引脚为第二柵极， 所述第五引脚为第二源 极， 所述第六引脚为第二漏极。
14、 如权利要求 1 1 所述的三阶驱动的阵列基板行驱动电路， 其中， 所述第三电开关为第三薄膜晶体管， 所述第三薄膜晶体管具有第三柵极、 第三源极及第三漏极， 所述第七引脚为第三櫥极， 所述第八引脚为第三源 极， 所述第九引脚为第三漏极； 所述第四电开关为第四薄膜晶体管， 所述 第四薄膜晶体管具有第四櫪极.、 第四源极及第四漏极， 所述第十引脚为第 四柵极， 所述第十一引脚为第四源极， 所述第十二引脚为第四漏极。
15 , 如权利要求 11 所述的三阶驱动的阵列基板行驱动电路， 其中， 所述第五电开关为第五薄膜晶体管， 所述第五薄膜晶体管具有第五栅极、 第五源极及第五漏极， 所述第十三引脚为第五柵极， 所述第十四引脚为第 五源极， 所述第十五引脚为第五漏极。
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