WO2015052108A1 - Halbleiterchip und verfahren zum vereinzeln eines verbundes in halbleiterchips - Google Patents

Halbleiterchip und verfahren zum vereinzeln eines verbundes in halbleiterchips Download PDF

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WO2015052108A1
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semiconductor
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projection
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PCT/EP2014/071291
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Matthias Goldbach
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Osram Opto Semiconductors Gmbh
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Definitions

  • the present application relates to a semiconductor chip and to a method for separating a composite into a plurality of semiconductor chips.
  • This patent application claims the priority of German Patent Application 102013111120.3, the disclosure of which is hereby incorporated by reference.
  • Semiconductor chips usually comprise a semiconductor body arranged on a carrier, which often has to be recessed laterally in order to separate one from an upper side of the semiconductor body
  • the area of the semiconductor body deviates and thus also in many applications the functional area of the semiconductor body
  • At least one upper side contact in the form of a bonding pad is provided which laterally offset from the
  • the functional area (in this case the radiation exit or luminous area) of the respective light-emitting diode chip is in a partial area
  • Geometric deviation is also found in the optionally arranged on the semiconductor body
  • Rectangular semiconductor chips with a square-shaped semiconductor body are known from the prior art, in which a strip is provided laterally offset for contacting the semiconductor body.
  • the strip must here have certain minimum dimensions, which are required for contacting by a bonding wire.
  • An object is to provide a semiconductor chip, which in providing a surface contact no
  • a semiconductor chip has according to at least one
  • Embodiment one a semiconductor layer sequence
  • the semiconductor chip has a shape in projection that deviates from a rectangular shape.
  • the semiconductor chip has a shape in projection that deviates from a rectangular shape.
  • Semiconductor chip at least a top contact, which for external contacting at least a portion of the semiconductor body (for example, one of
  • Semiconductor layers is provided and freely accessible from an upper side of the semiconductor chip. Below the top of the semiconductor chip is here and in the
  • the following is the side of the semiconductor chip, as seen from the semiconductor body of the carrier body
  • Semiconductor chips understood the side of the semiconductor chip, on the seen from the semiconductor body of the carrier body is arranged.
  • projection here and hereinafter is understood to mean a vertical projection, that is to say a projection of an element (preferably from an upper side of the semiconductor chip) along a vertical direction, ie. along a direction perpendicular to the main plane of extension of
  • the semiconductor body has rectangular shape, the semiconductor body
  • a functional area of the semiconductor chip in particular a radiation exit area, can also be rectangular and, in particular, square.
  • the semiconductor chip can generally be considered integrated
  • Semiconductor chip as an opto-electronic device, such as a semiconductor solar cell, a
  • the LED chip or a laser diode chip formed. If the semiconductor chip is designed as a radiation-emitting component, as in the latter two cases, for example, then the radiation exit surface of the
  • Semiconductor chips be rectangular and square in particular.
  • the semiconductor chip has a base region and a contact region laterally offset from the base region, wherein the at least one top-side contact
  • a lateral direction is understood as meaning a direction along a main extension plane of the semiconductor layers
  • semiconductor layer sequence runs. According to at least one embodiment of the semiconductor chip is provided that the semiconductor body only in the
  • Base area is arranged.
  • the base region is rectangular in projection and in particular square
  • An embodiment is preferred in which a semiconductor body of rectangular design in projection is arranged in the base region of the semiconductor chip which is rectangular in projection and is offset laterally by the semiconductor body and exclusively in the semiconductor body
  • Contact area arranged upper side contact is at least partially electrically connected.
  • the semiconductor chip it is provided that only a single top contact is arranged in the contact region. This usually requires that there is furthermore a rear-side contact for further contacting of the semiconductor body, which typically requires a conductive carrier body. According to at least one embodiment of the semiconductor chip is provided that two top contacts in the
  • each of the two top contacts can be electrically connected to one semiconductor layer each.
  • the carrier body may be formed insulating.
  • the base region has the shape of a rectangle in projection, wherein a first side of the rectangle along a first vertical direction and a second side of the rectangle along a second vertical and perpendicular to the first direction direction extends.
  • the contact area closes at a Side surface of the base region.
  • the contact area in projection joins one side of the rectangle of the projected base area, here the first page.
  • the "width" of an element means a dimension along the first vertical direction and the "height” of an element a dimension along the second vertical direction.
  • a “reference rectangle” is understood here and below to mean a rectangle whose one side is formed by one side of the projected base area, in particular by the first side of the rectangle of the base area and whose height is equal to the maximum height of the projected area
  • the reference rectangle thus has the same width as the projected base area.
  • this width is denoted by B.
  • the contact region is projected completely within the reference rectangle.
  • the contact region extends within a strip, which is predetermined by the width of the base region.
  • the area of the contact region in projection is smaller than the surface of the reference rectangle. This results in a space saving compared to the above-described, known from the prior art
  • the area of the contact area in projection is less than 75% of the area of the reference rectangle.
  • the area of the contact region in projection is less than 50% of the area of the reference rectangle.
  • the contact area in projection is completely or at least more than 80% (preferably more than 90%) of its area within a reference rectangle
  • reference trapezoid is arranged.
  • the height of the reference trapezium is equal to that of the
  • reference trapezoid is located outside the diagonal intersection of the reference rectangle, i. the diagonal intersection of the reference rectangle is outside the reference trapezoid.
  • more than 40% (preferably more than 45%) of the area of the reference rectangle is uncovered from the contact area, i. free of material of the contact region and in particular free of material of the semiconductor chip.
  • Reference rectangles emerge, which is also located within the reference rectangle and which with the projected (first) contact area does not overlap.
  • This free area can be used for a similar, rotated by 180 ° (second) contact area of another semiconductor chip. This geometry thus makes it possible for two identical, rotated against each other by 180 °
  • Area loss can be arranged to each other, wherein the contact areas of the two semiconductor chips are arranged immediately adjacent to each other.
  • a plurality of such semiconductor chips can by a
  • adjacent areas is divided, which correspond to the two contact areas of two similar, mutually rotated by 180 ° semiconductor chips.
  • the reference rectangle is intended to be divided into four similar rectangular subdivisions, each having a width B / 4 (that is to say a quarter of the width of the projected base area) and the same height as the reference rectangle.
  • the contact area in projection completely or at least more than 80% (preferably more than 90%) of its area within one of the two middle (ie the second or third) rectangular subdivisions of
  • Reference rectangles is arranged. As a result, the three remaining subdivisions of the reference rectangle are (at least predominantly) free of the contact area, i. the said subdivisions do not overlap or only very slightly overlap with the projected (first) contact region of the semiconductor chip.
  • a plurality of such semiconductor chips can by a
  • the contact region has in projection a width B / 4 - 3t / 4 and a height B / 4 + t / 4, where t is a (constant) distance.
  • t is a (constant) distance.
  • the contact area is in
  • Deviations of up to 20% are due in particular to the fact that a constant diameter of the
  • a crystal forming the carrier body is oriented in such a way that several or all side surfaces of the carrier body (in particular side surfaces of the carrier body)
  • Carrier body in the contact area) of crystal surfaces are formed which have a low risk of breakage, in particular a lower risk of breakage than other crystal surfaces.
  • Germanium which preferably breaks along a ⁇ 100 ⁇ plane (corresponding to the equivalent planes (100), (010) or (001)).
  • ⁇ 100 ⁇ plane corresponding to the equivalent planes (100), (010) or (001)
  • crystal corresponding to the equivalent levels (110), (011) or (101)
  • ⁇ 110 ⁇ planes of the crystal forming it are formed.
  • several or all side surfaces of the entire semiconductor chip run parallel to the ⁇ 110 ⁇ planes (corresponding to the equivalent planes (110), (011) or (101)) of the carrier body
  • the semiconductor chip is formed as a thin-film semiconductor chip, in which a growth substrate for the semiconductor layer sequence of the semiconductor body is removed and the carrier body mechanically stabilizes the semiconductor body.
  • a composite is provided.
  • the composite extends in a vertical direction between a first major surface and a second major surface. The singulation takes place
  • the singulation pattern may be latticed.
  • the separation does not have to
  • the composite has a carrier.
  • the carrier contains For example, a semiconductor material, such as silicon,
  • the carrier may be electrically conductive or electrically insulating.
  • the composite has a semiconductor layer sequence.
  • Semiconductor layer sequence is epitaxial, for example, deposited by means of MOCVD or MBE.
  • Semiconductor layer sequence may be deposited on the carrier or on a growth substrate other than the carrier.
  • the semiconductor layer sequence contains an active region intended for generating radiation and / or for receiving radiation.
  • the semiconductor layer sequence contains
  • III-V compound semiconductor materials are for ultraviolet radiation generation
  • Al x In y Ga x - y P in particular for yellow to red radiation
  • Al x In y Ga x - y As infrared
  • spectral range are particularly suitable.
  • III-V compound semiconductor materials in particular from said material systems can continue to be achieved in the generation of radiation high internal quantum efficiencies.
  • the first main surface is located in particular on the side facing away from the carrier of the semiconductor layer sequence.
  • separating trenches are formed in the carrier, in particular along the separating pattern.
  • the side surfaces of the separation trenches in particular form the semiconductor chip bounding in the lateral direction
  • the mesa trenches define the individual semiconductor bodies emerging from the semiconductor layer sequence.
  • the mesa trenches extend completely through the semiconductor layer sequence. In other words, the semiconductor layer sequence is at
  • Singulation pattern runs in plan view of the composite so along the mesa trenches. Accordingly, this is done
  • the individual semiconductor chips each have a part of the semiconductor layer sequence and of the carrier.
  • the composite is severed by coherent radiation along the singulation pattern
  • Process is cut along the separation pattern.
  • the separation is carried out by means of a plasma separation process, for example by means of an ICP
  • Plasma separation processes can be characterized in particular in semiconductor material by high etching rates.
  • the severing takes place at least in a first vertical
  • the severing takes place in the first vertical direction and in a second vertical direction along one not
  • the composite comprises a multiplicity of contact strips of rectangular design in projection and that each of the contact strips is separated by separation along the contact strip
  • Separation pattern is divided into at least two adjacent areas, so that two semiconductor chips with the properties described above arise.
  • the singulation pattern is point-symmetrical with respect to the diagonal intersection point of the contact strip.
  • each of the contact strips is separated into four by separation along the separation pattern
  • the singulation pattern is point-symmetrical with respect to the diagonal intersection point of the contact strip.
  • the separating lines corresponding to the separating pattern have a constant diameter.
  • the method described above for separating a composite into semiconductor chips is particularly suitable for the production of the semiconductor chip. Therefore, features described in connection with the method can also be used for the semiconductor chip and vice versa.
  • FIGS. 1 to 3 show a first exemplary embodiment of a semiconductor chip according to the invention
  • FIGS. 4 to 5 show a second embodiment of a semiconductor chip according to the invention
  • Figure 7 shows a possible singulation pattern, by which semiconductor chips according to the first embodiment
  • FIGs 8 and 9 an arrangement of four against each other
  • FIGS. 10 and 11 a third embodiment of a semiconductor chip according to the invention.
  • Figure 12 shows an effect of mechanical forces on the
  • Figures 1A and 1B show a semiconductor chip according to a first embodiment of the invention in plan view ( Figure 1A) and in a sectional view along the line A-A shown in Figure 1A ( Figure 1B). The total of 100
  • Designated semiconductor chip comprises a rectangular in projection semiconductor body 2, which is arranged on a support body 4.
  • FIG. 1A shows a
  • the shape of the semiconductor chip corresponds to a polygon with six vertices.
  • the carrier 4 stabilizes the semiconductor body 2 and has the same shape as the semiconductor chip 100 as a whole. Between the carrier body 4 and the semiconductor body 2, a mirror layer 6 is arranged, which produces an electrically conductive connection between a (not shown) semiconductor layer of the semiconductor body 2 and a surface contact 8 in the form of a bond pad.
  • the semiconductor chip 100 has a base region 10 of rectangular design in projection, in which the likewise rectangularly formed semiconductor body 2
  • the dimension of an element along the X direction and the height of a dimension along the Y direction are denoted by the width.
  • Base region 10 is followed by a contact region 12, on which the surface contact 8 is arranged.
  • the contact region 12 has the shape of a rectangular trapezium in projection, with the width of the contact region 12 increasing in the direction of the base region 10.
  • a width of the rectangle forming the base region 10 is hereinafter referred to as B, and a maximum height of the
  • FIG. 2 shows a reference rectangle 16 which has a width B and a height h and in which the projected contact region 12 is completely arranged. An area of the projected contact area 12 is here smaller than the area of the reference rectangle 16.
  • FIG. 2 shows the two diagonals 18 a, 18 b of the reference rectangle 16, which form a diagonal intersection point 20.
  • Diagonal intersection point 20 is located outside the projected contact area 12.
  • FIG. 3 shows an inverted trapezoid 22 which passes through
  • the surface which is covered by the inverted trapezoid 22 can be used for a similar, rotated by 180 ° contact area of another (not shown) semiconductor chip, at least minus a dividing line, which separates the two semiconductor chips from each other.
  • FIG. 4 shows a semiconductor chip according to a second
  • the contact region 12 is arranged, even less area.
  • the contact region 12 is formed in projection substantially rectangular.
  • FIG. 5 again shows the reference rectangle 16, which has a width B and a height h. Furthermore, four subdivisions 24a, 24b, 24c, 24d are shown, which are rectangular in shape and each have a width B / 4.
  • the projected contact area 12 has a height h and a width b which is smaller than B / 4. This is the Contact area 12 in projection completely within one of the two central partitions 24b, 24c arranged, in the present example in the subdivision 24c.
  • the free areas in the remaining subdivisions 24a, 24b, 24d can be used for further similar contact areas of three further (not shown) semiconductor chips.
  • the width B of the semiconductor chip 100 is 1000 ym and a diameter of the separation process t is 40 ym:
  • the width b of the semiconductor chip 100 is 1000 ym and a diameter of the separation process t is 40 ym:
  • Contact area 12 is 220 ym, and the height h of the
  • a surface contact width and height about 150 ym that can receive a bond wire of a thickness of about 40 ym.
  • FIGS. 6A, 6B, 6C, 6D show in comparison
  • FIG. 6A shows a semiconductor chip with a semiconductor body 2 which is recessed laterally in order to contact the semiconductor body 2 from the top side via a top contact 8.
  • FIG. 6B shows a square semiconductor chip known from the prior art
  • FIG. 6C and 6D show semiconductor chips according to the invention according to the two embodiments shown in Figures 1 to 5. In this case, relative surface enlargements of only 7% (FIG. 6C) or 4% (FIG. 6D) result with the same typical dimensions.
  • FIG. 7 shows a possible singulation pattern, by means of which semiconductor chips according to the first embodiment shown in FIGS. 1 to 3 can be produced.
  • the semiconductor chips according to the first embodiment shown in FIGS. 1 to 3 can be produced.
  • FIG. 8 shows the arrangement of four mutually rotated by 90 ° semiconductor chips according to the second embodiment shown in Figures 4 and 5. The the
  • Separation pattern corresponding dividing lines between the four contact areas 12 in this case have a substantially constant diameter.
  • the unit cell which can be continued periodically, as shown in Figure 9.
  • the unit cell is shown in the center of the grid.
  • FIGS. 10 and 11 show a device according to the invention
  • Semiconductor chip 100 according to a third embodiment.
  • Semiconductor chips are arranged in the contact region 12 has two upper side contacts 8, which each with a semiconductor layer of the semiconductor body 2 electrically
  • arrows show the effect of mechanical forces on the contact region 12 of a semiconductor chip 100 according to the second embodiment. Because the contact region 12 has only a small width b, there is the risk that it will break off if a preferred breaking direction of the material of the carrier body 4 extends parallel to the side surfaces of the semiconductor chip 100. Therefore, it is expediently provided that the crystal forming the carrier body 4 is oriented in such a way that the
  • Side surfaces of the semiconductor chip 100 are completely or at least largely formed by crystal surfaces, which have a lower risk of breakage than others
  • the carrier body 4 may consist of silicon or germanium, which preferably breaks along a ⁇ 100 ⁇ plane (corresponding to the equivalent planes
  • FIG. 13 shows schematically a device according to the invention
  • Semiconductor chip 100 according to a fourth embodiment.
  • the semiconductor chip 100 has the shape of a hexagon in projection. As a result, a favorable ratio between cut surface and luminous surface is achieved.
  • Surface contacts 8 are provided on one side of the semiconductor chip 100. The disadvantage here is that the
  • Semiconductor body is not symmetrical and its placement is prone to error.

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Abstract

Es wird ein Halbleiterchip (100) mit einem eine Halbleiterschichtenfolge umfassenden Halbleiterkörper (2), einem Trägerkörper (4) und mindestens einem Oberseitenkontakt (8) angegeben. Der Halbleiterchip (100) weist in Projektion eine Form auf, die von einer rechteckigen Form abweicht. Es wird außerdem ein Verfahren zum Vereinzeln eines Verbunds in eine Mehrzahl von Halbleiterchips (100) entlang eines Vereinzelungsmusters (15) mit den Schritten beschrieben, durch welches eine Mehrzahl von erfindungsgemäßen Halbleiterchips hergestellt werden können.

Description

Beschreibung
Halbleiterchip und Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips
Die vorliegende Anmeldung betrifft einen Halbleiterchip sowie ein Verfahren zum Vereinzeln eines Verbundes in eine Mehrzahl von Halbleiterchips. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102013111120.3, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Halbleiterchips umfassen üblicherweise einen auf einem Träger angeordneten Halbleiterkörper, welcher oftmals lateral ausgespart sein muss, um einen von einer Oberseite des
Halbleiterchips her zugänglichen Kontakt vorzusehen.
Hierdurch weicht die Fläche des Halbleiterkörpers und somit in vielen Anwendungen auch die funktionale Fläche des
Halbleiterchips in Draufsicht auf den Halbleiterchip von einer gewünschten quadratischen oder rechteckigen Form ab.
Beispielsweise sind aus dem Stand der Technik quadratische oder rechteckige Leuchtdiodenchips bekannt, bei denen
mindestens ein Oberseitenkontakt in Form eines Bondpads vorgesehen ist, welcher lateral versetzt von dem
elektromagnetische Strahlung erzeugenden Halbleiterkörper angeordnet ist. Hierdurch wird die funktionale Fläche (in diesem Fall die Strahlungsaustritts- bzw. Leuchtfläche) des jeweiligen Leuchtdiodenchips in einem Teilbereich
eingeschränkt, so dass sie von einer gewünschten
quadratischen oder rechteckigen Form abweicht. Diese
geometrische Abweichung findet sich auch in dem gegebenenfalls auf dem Halbleiterkörper angeordneten
Konversionselement wieder.
Aus dem Stand der Technik sind rechteckige Halbleiterchips mit einem quadratisch ausgebildeten Halbleiterkörper bekannt, bei welchen seitlich versetzt ein Streifen zur Kontaktierung des Halbleiterkörpers vorgesehen ist. Der Streifen muss hierbei gewisse Mindestabmessungen aufweisen, welche für die Kontaktierung durch einen Bonddraht erforderlich sind.
Dadurch, dass der Bonddraht lediglich eine im Wesentlichen quadratisch ausgebildete Kontaktierungsflache benötigt, wird ein nicht unbeträchtlicher Teil des länglichen Streifens ungenutzt gelassen. Eine Aufgabe ist es, einen Halbleiterchip anzugeben, welcher bei Bereitstellen eines Oberflächenkontakts keine
unerwünschte Einschränkung bezüglich der Form des
Halbleiterkörpers und/oder seiner funktionalen Fläche, im Falle eines elektromagnetische Strahlung emittierenden
Halbleiterchips insbesondere seiner
Strahlungsaustrittsfläche, erfährt. Weiterhin soll ein einfaches und zuverlässiges Vereinzelungsverfahren zur
Herstellung derartiger Halbleiterchips angegeben werden. Eine weitere Aufgabe ist es insbesondere, einen
Halbleiterchip anzugeben, welcher bei identischem Design in großer Anzahl durch ein einfaches Vereinzelungsverfahren bereitgestellt werden kann, ohne dass bei dem
Vereinzelungsverfahren wertvolle Fläche des verwendeten
Verbundes vergeudet wird. Durch das identische Design der Halbleiterchips wird ein erhöhter logistischer Aufwand verhindert . Diese Aufgaben werden unter anderem durch einen
Halbleiterchip sowie ein Verfahren gemäß den unabhängigen Patentansprüchen gelöst. Ausgestaltungen und Zweckmäßigkeiten sind Gegenstand der abhängigen Patentansprüche.
Ein Halbleiterchip weist gemäß zumindest einer
Ausführungsform einen eine Halbleiterschichtenfolge
umfassenden Halbleiterkörper und einen Trägerkörper auf, die in einer vertikalen Richtung aufeinander angeordnet sind. Der Halbleiterchip weist in Projektion eine Form auf, die von einer rechteckigen Form abweicht. Insbesondere kann der
Halbleiterchip in Projektion die Form eines Polygons mit mehr als vier Eckpunkten aufweisen. Des Weiteren weist der
Halbleiterchip mindestens einen Oberseitenkontakt auf, welcher zur externen Kontaktierung zumindest eines Teils des Halbleiterkörpers (beispielsweise einer der
Halbleiterschichten) vorgesehen und von einer Oberseite des Halbleiterchips frei zugänglich ist. Unter der Oberseite des Halbleiterchips wird hier und im
Folgenden die Seite des Halbleiterchips verstanden, die von dem Halbleiterkörper aus gesehen von dem Trägerkörper
abgewandt ist. Analog wird unter der Rückseite des
Halbleiterchips die Seite des Halbleiterchips verstanden, auf der von dem Halbleiterkörper aus gesehen der Trägerkörper angeordnet ist.
Ähnlich wird unter Projektion hier und im Folgenden eine vertikale Projektion verstanden, also eine Projektion eines Elements (bevorzugt von einer Oberseite des Halbleiterchips her) entlang einer vertikalen Richtung, d.h. entlang einer Richtung senkrecht zur Haupterstreckungsebene der
Halbleiterschichten der Halbleiterschichtenfolge. Dadurch, dass der Halbleiterchip in Projektion keine
rechteckige Form aufweist, kann der Halbleiterkörper
rechteckig und insbesondere quadratisch ausgebildet sein, während dennoch gleichzeitig auf der Oberseite des
Halbleiterchips ausreichend Platz für die Positionierung eines vom Halbleiterkörper lateral beabstandeten
Oberseitenkontakts vorhanden ist. Hierdurch kann auch eine funktionale Fläche des Halbleiterchips, insbesondere eine Strahlungsaustrittsfläche, rechteckig und insbesondere quadratisch ausgebildet sein.
Der Halbleiterchip kann allgemein als integrierter
Schaltkreis ausgebildet sein. Bevorzugt ist der
Halbleiterchip als ein optoelektronisches Bauelement, beispielsweise eine Halbleiter-Solarzelle, ein
Leuchtdiodenchip oder ein Laserdiodenchip ausgebildet. Ist der Halbleiterchip als ein Strahlungsemittierendes Bauelement ausgebildet wie beispielsweise in den beiden letztgenannten Fällen, so kann die Strahlungsaustrittsfläche des
Halbleiterchips rechteckig und insbesondere quadratisch ausgebildet sein.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Halbleiterchip einen Basisbereich und einen von dem Basisbereich lateral versetzten Kontaktbereich aufweist, wobei der mindestens eine Oberseitenkontakt
zumindest teilweise, bevorzugt vollständig, in dem
Kontaktbereich angeordnet ist. Unter einer lateralen Richtung wird hierbei eine Richtung verstanden, die entlang einer Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge verläuft . Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Halbleiterkörper lediglich in dem
Basisbereich angeordnet ist. Bevorzugt ist der Basisbereich in Projektion rechteckig und insbesondere quadratisch
ausgebildet. Bevorzugt ist eine Ausführungsform, in welcher ein in Projektion rechteckig ausgebildeter Halbleiterkörper in dem in Projektion rechteckig ausgebildeten Basisbereich des Halbleiterchips angeordnet ist und mit dem lateral vom Halbleiterkörper versetzten und ausschließlich im
Kontaktbereich angeordneten Oberseitenkontakt zumindest teilweise elektrisch verbunden ist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass lediglich ein einziger Oberseitenkontakt in dem Kontaktbereich angeordnet ist. Dies setzt üblicherweise voraus, dass des Weiteren ein Rückseitenkontakt zur weiteren Kontaktierung des Halbleiterkörpers vorhanden ist, was typischerweise einen leitfähigen Trägerkörper erfordert. Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass zwei Oberseitenkontakte in dem
Kontaktbereich angeordnet sind. Beispielsweise kann jeder der beiden Oberseitenkontakte mit jeweils einer Halbleiterschicht elektrisch verbunden sein. Bei dieser Ausführungsform kann der Trägerkörper isolierend ausgebildet sein.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Basisbereich in Projektion die Form eines Rechtecks aufweist, wobei sich eine erste Seite des Rechtecks entlang einer ersten vertikalen Richtung und eine zweite Seite des Rechtecks entlang einer zweiten vertikalen und senkrecht zu der ersten Richtung verlaufenden Richtung erstreckt. Der Kontaktbereich schließt sich an eine Seitenfläche des Basisbereichs an. Somit schließt sich der Kontaktbereich in Projektion an eine Seite des Rechtecks des projizierten Basisbereichs, hier an die erste Seite an. Hier und im Folgenden wird unter der „Breite" eines Elements eine Abmessung entlang der ersten vertikalen Richtung und unter der „Höhe" eines Elements eine Abmessung entlang der zweiten vertikalen Richtung verstanden. Unter einem „Referenzrechteck" wird hier und im Folgenden ein Rechteck verstanden, dessen eine Seite durch eine Seite des projizierten Basisbereichs, insbesondere durch die erste Seite des Rechtecks des Basisbereichs gebildet wird und dessen Höhe gleich der maximalen Höhe des projizierten
Kontaktbereichs ist. Ist der Basisbereich reckeckig
ausgebildet, so weist das Referenzrechteck somit die gleiche Breite auf wie der projizierte Basisbereich. Im Folgenden wird diese Breite mit B bezeichnet. Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Kontaktbereich in Projektion vollständig innerhalb des Referenzrechtecks angeordnet ist. Hierbei verläuft der Kontaktbereich innerhalb eines Streifens, welcher durch die Breite des Basisbereichs vorgegeben ist.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass die Fläche des Kontaktbereichs in Projektion kleiner ist als die Fläche des Referenzrechtecks. Hierdurch entsteht eine Flächeneinsparung im Vergleich zu den oben beschriebenen, aus dem Stand der Technik bekannten
rechteckigen Halbleiterchips mit seitlich versetztem
Kontaktstreifen, da letzterer in Projektion mit dem hier definierten Referenzrechteck zusammenfällt. Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass die Fläche des Kontaktbereichs in Projektion kleiner als 75% der Fläche des Referenzrechtecks ist.
Hierdurch entsteht eine weitere Flächeneinsparung im
Vergleich zum Stand der Technik.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass die Fläche des Kontaktbereichs in Projektion kleiner als 50% der Fläche des Referenzrechtecks ist.
Hierdurch entsteht eine weitere Flächeneinsparung im
Vergleich zum Stand der Technik.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Kontaktbereich in Projektion vollständig oder zumindest mit mehr als 80 % (bevorzugt mehr als 90 %) seiner Fläche innerhalb eines im Referenzrechteck
angeordneten Referenztrapezes angeordnet ist. Die Höhe des Referenztrapezes ist hierbei gleich der des
Referenzrechtecks. Außerdem ist das Referenztrapez außerhalb des Diagonalenschnittpunkts des Referenzrechtecks angeordnet, d.h. der Diagonalenschnittpunkt des Referenzrechtecks liegt außerhalb des Referenztrapezes.
Bevorzugt sind mehr als 40 % (bevorzugt mehr als 45 %) der Fläche des Referenzrechtecks vom Kontaktbereich unbedeckt, d.h. frei von Material des Kontaktbereichs und insbesondere frei von Material des Halbleiterchips.
Hierdurch existiert ein invertiertes (zweites)
Referenztrapez, welches aus dem (ersten) Referenztrapez durch Punktspiegelung an dem Diagonalenschnittpunkt des
Referenzrechtecks hervorgeht, welches ebenfalls innerhalb des Referenzrechtecks angeordnet ist und welches mit dem projizierten (ersten) Kontaktbereich nicht überlappt. Dieser freie Bereich kann für einen gleichartigen, um 180° rotierten (zweiten) Kontaktbereich eines weiteren Halbleiterchips genutzt werden. Durch diese Geometrie wird also ermöglicht, dass zwei gleichartige, gegeneinander um 180° rotierte
Halbleiterchips ohne oder zumindest nur bei geringem
Flächenverlust zueinander angeordnet werden können, wobei die Kontaktbereiche der beiden Halbleiterchips unmittelbar benachbart voneinander angeordnet sind.
Bevorzugt ist die gesamte Fläche oder zumindest mehr als 80 % (bevorzugt mehr als 90 %) der Fläche des invertierten
(zweiten) Referenztrapezes vom Kontaktbereich unbedeckt, d.h. frei von Material des Kontaktbereichs und insbesondere frei von Material des Halbleiterchips.
Eine Vielzahl solcher Halbleiterchips kann durch ein
vorteilhaftes Vereinzelungsverfahren hergestellt werden, in welchem ein rechteckig ausgebildeter Kontaktstreifen durch geeignete Auftrennung entlang eines Vereinzelungsmusters, welches in Bezug auf den Diagonalschnittpunkt des
Kontaktstreifens punktsymmetrisch ist, in zwei
nebeneinanderliegende Bereiche aufgeteilt wird, welche den beiden Kontaktbereichen von zwei gleichartigen, gegeneinander um 180° rotierten Halbleiterchips entsprechen.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass eine Breite des Kontaktbereichs in
Projektion in Richtung zum Basisbereich hin zunimmt.
Hierdurch wird eine Stromaufweitung bei der Kontaktierung des Halbleiterkörpers ermöglicht. Im Folgenden ist das Referenzrechteck in vier gleichartige rechteckige Unterteilungen aufgeteilt gedacht, welche jeweils eine Breite B/4 (also ein Viertel der Breite des projizierten Basisbereichs) und die gleiche Höhe wie das Referenzrechteck aufweisen.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Kontaktbereich in Projektion vollständig oder zumindest mit mehr als 80 % (bevorzugt mehr als 90 %) seiner Fläche innerhalb einer der beiden mittleren (also der zweiten oder dritten) rechteckigen Unterteilungen des
Referenzrechtecks angeordnet ist. Hierdurch sind die drei übrigen Unterteilungen des Referenzrechtecks (zumindest überwiegend) frei von dem Kontaktbereich, d.h. die genannten Unterteilungen überlappen nicht oder nur sehr geringfügig mit dem projizierten (ersten) Kontaktbereich des Halbleiterchips.
Diese freien Bereiche können für weitere gleichartige
Kontaktbereiche von drei weiteren Halbleiterchips genutzt werden. Durch diese Geometrie wird also ermöglicht, dass vier gleichartige, gegeneinander um 90° rotierte Halbleiterchips ohne oder zumindest nur bei geringem Flächenverlust
zueinander angeordnet werden können, wobei die
Kontaktbereiche der vier Halbleiterchips unmittelbar
benachbart voneinander angeordnet sind.
Eine Vielzahl solcher Halbleiterchips kann durch ein
vorteilhaftes Vereinzelungsverfahren hergestellt werden, in welchem ein rechteckig ausgebildeter Kontaktstreifen durch geeignete Auftrennung in vier nebeneinanderliegende Bereiche aufgeteilt wird, welche den jeweiligen Kontaktbereichen von vier gleichartigen, gegeneinander um 90° rotierten
Halbleiterchips entsprechen. Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Kontaktbereich in Projektion eine Breite B/4 - 3t/4 und eine Höhe B/4 + t/4 aufweist, wobei t eine (konstante) Distanz ist. Hierbei können Abweichungen der genannten Abmessungen von bis zu 20%, bevorzugt nur bis zu 10%, auftreten, ohne die gewünschte Wirkung über Gebühr einzuschränken. Bevorzugt ist der Kontaktbereich in
Projektion im Wesentlichen rechteckig ausgeformt, wobei das gebildete Rechteck die genannten Abmessungen aufweist. Diese entsprechen einer flächenoptimierten Lösung für eine
Vereinzelung mit einem Vereinzelungsmuster, welches einen konstanten Trenndurchmesser t aufweist. Die genannten
Abweichungen von bis zu 20 % sind insbesondere darauf zurückzuführen, dass ein konstanter Durchmesser des
Vereinzelungsmuster nie an jedem Punkt der Fläche
reproduziert werden kann und abhängig von dem angewendeten Verfahren Abrundungen an den Ecken des Vereinzelungsmusters auftreten, beispielsweise bei Anwendung eines Laser- Trennverfahrens.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass ein den Trägerkörper bildendes Kristall derart orientiert ist, dass mehrere oder alle Seitenflächen des Trägerkörpers (insbesondere Seitenflächen des
Trägerkörpers im Kontaktbereich) von Kristallflächen gebildet sind, welche ein geringes Bruchrisiko aufweisen, insbesondere ein geringeres Bruchrisiko als andere Kristallflächen. Beispielsweise kann der Trägerkörper aus Silizium oder
Germanium bestehen, welches bevorzugt entlang einer {100}- Ebene bricht (entsprechend den äquivalenten Ebenen (100), (010) oder (001)). In diesem Fall ist vorgesehen, dass mehrere oder alle Seitenflächen des Trägerkörpers (insbesondere Seitenflächen des Trägerkörpers im
Kontaktbereich) parallel zu den {110} -Ebenen des ihn
bildenden Kristalls verlaufen (entsprechend den äquivalenten Ebenen (110), (011) oder (101)) bzw. von {110}-Ebenen des ihn bildenden Kristalls gebildet sind. Bevorzugt verlaufen dabei mehrere oder alle Seitenflächen des gesamten Halbleiterchips parallel zu den {110} -Ebenen (entsprechend den äquivalenten Ebenen (110), (011) oder (101)) des den Trägerkörper
bildenden Kristalls.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist vorgesehen, dass der Halbleiterchip als ein Dünnfilm- Halbleiterchip ausgebildet ist, bei dem ein Aufwachssubstrat für die Halbleiterschichtenfolge des Halbleiterkörpers entfernt ist und der Trägerkörper den Halbleiterkörper mechanisch stabilisiert.
Es wird des Weiteren ein Verfahren zum Vereinzeln eines Verbunds in eine Mehrzahl von Halbleiterchips angegeben.
Gemäß zumindest einer Ausführungsform des Verfahrens wird ein Verbund bereitgestellt. Der Verbund erstreckt sich in einer vertikalen Richtung zwischen einer ersten Hauptfläche und einer zweiten Hauptfläche. Das Vereinzeln erfolgt
insbesondere entlang eines Vereinzelungsmusters.
Beispielsweise kann das Vereinzelungsmuster gitterförmig ausgebildet sein. Die Vereinzelung muss jedoch nicht
notwendigerweise entlang gerade verlaufender Trennlinien erfolgen.
Gemäß zumindest einer Ausführungsform des Verfahrens weist der Verbund einen Träger auf. Der Träger enthält beispielsweise ein Halbleitermaterial, etwa Silizium,
Germanium, Galliumphosphid oder Galliumarsenid oder besteht aus einem solchen Material. Der Träger kann elektrisch leitfähig oder elektrisch isolierend ausgebildet sein.
Gemäß zumindest einer Ausführungsform des Verfahrens weist der Verbund eine Halbleiterschichtenfolge auf. Die
Halbleiterschichtenfolge ist beispielsweise epitaktisch, etwa mittels MOCVD oder MBE abgeschieden. Die
Halbleiterschichtenfolge kann auf dem Träger oder auf einem von dem Träger verschiedenen Aufwachssubstrat abgeschieden sein. Beispielsweise enthält die Halbleiterschichtenfolge einen zur Erzeugung von Strahlung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich.
Beispielsweise enthält die Halbleiterschichtenfolge,
insbesondere der aktive Bereich, ein III-V-Verbindungs- Halbleitermaterial . III-V-Verbindungs-Halbleitermaterialien sind zur Strahlungserzeugung im ultravioletten
(Alx Iny Gai-x-y N ) über den sichtbaren (Alx Iny Gai-x-y N ,
insbesondere für blaue bis grüne Strahlung, oder
Alx Iny Gai-x-y P, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (Alx Iny Gai-x-y As) Spektralbereich besonders geeignet. Hierbei gilt jeweils O ^ x ^ l, O ^ y ^ l und x + y < 1, insbesondere mit x + 1, y + 1, und/oder y + 0. Mit III-V-Verbindungs-Halbleitermaterialien, insbesondere aus den genannten Materialsystemen, können weiterhin bei der Strahlungserzeugung hohe interne Quanteneffizienzen erzielt werden .
Die erste Hauptfläche befindet sich insbesondere auf der dem Träger abgewandten Seite der Halbleiterschichtenfolge.
Entsprechend befindet sich die zweite Hauptfläche insbesondere auf der der Halbeiterschichtenfolge abgewandten Seite des Trägers.
Gemäß zumindest einer Ausführungsform des Verfahrens werden in dem Träger Trenngräben ausgebildet, insbesondere entlang des Vereinzelungsmusters. In den vereinzelten Halbleiterchips bilden die Seitenflächen der Trenngräben insbesondere die den Halbleiterchip in lateraler Richtung begrenzenden
Seitenflächen .
Gemäß einer Ausführungsvariante sind beim Ausbilden der
Trenngräben in der Halbleiterschichtenfolge bereits Mesa- Gräben ausgebildet. Die Mesa-Gräben definieren die einzelnen Halbleiterkörper, die aus der Halbleiterschichtenfolge hervorgehen. Beispielsweise erstrecken sich die Mesa-Gräben vollständig durch die Halbleiterschichtenfolge hindurch. Mit anderen Worten ist die Halbleiterschichtenfolge beim
Ausbilden der Trenngräben bereits durchtrennt. Das
Vereinzelungsmuster verläuft in Draufsicht auf den Verbund also entlang der Mesa-Gräben. Entsprechend erfolgt das
Ausbilden der Trenngräben entlang der Mesa-Gräben.
Die vereinzelten Halbleiterchips weisen insbesondere jeweils einen Teil der Halbleiterschichtenfolge und des Trägers auf.
Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass der Verbund mittels kohärenter Strahlung entlang des Vereinzelungsmusters durchtrennt wird,
insbesondere unter Verwendung eines Laser-Trennverfahrens. Durch den Materialabtrag mittels kohärenter Strahlung
entstehen an den beim Vereinzeln entstehenden Seitenflächen der Halbleiterchips bereichsweise Spuren eines
Materialabtrags durch kohärente Strahlung. Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass der Verbund mittels eines chemischen
Verfahrens entlang des Vereinzelungsmusters durchtrennt wird. Insbesondere erfolgt die Auftrennung mittels eines Plasma- Trennverfahrens, beispielsweise mittels eines ICP
(Inductively Coupled Plasma) -Verfahrens oder mittels
reaktiven Ionentiefenätzens (Deep Reactive Ion Etching,
DRIE) . Dieses Verfahren wird auch als „Bosch-Prozess"
bezeichnet. Plasma-Trennverfahren können sich insbesondere in Halbleitermaterial durch hohe Ätzraten auszeichnen.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt das Durchtrennen zumindest in einer ersten vertikalen
Richtung entlang eines nicht geradlinigen Verlaufs.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt das Durchtrennen in der ersten vertikalen Richtung und in einer zweiten vertikalen Richtung entlang eines nicht
geradlinigen Verlaufs.
Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass der Verbund eine Vielzahl von in Projektion rechteckig ausgebildeter Kontaktstreifen umfasst und dass jeder der Kontaktstreifen durch Auftrennung entlang des
Vereinzelungsmusters in mindestens zwei nebeneinanderliegende Bereiche aufgeteilt wird, so dass zwei Halbleiterchips mit den oben beschriebenen Eigenschaften entstehen. Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass das Vereinzelungsmuster in Bezug auf den Diagonalschnittpunkt des Kontaktstreifens punktsymmetrisch ist . Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass jeder der Kontaktstreifen durch Auftrennung entlang des Vereinzelungsmusters in vier
nebeneinanderliegende Bereiche aufgeteilt wird, so dass vier Halbleiterchips mit den oben beschriebenen Eigenschaften entstehen .
Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass das Vereinzelungsmuster in Bezug auf den Diagonalschnittpunkt des Kontaktstreifens punktsymmetrisch ist .
Gemäß zumindest einer Ausführungsform des Verfahrens ist vorgesehen, dass die dem Vereinzelungsmuster entsprechenden Trennlinien einen konstanten Durchmesser aufweisen.
Das vorstehend beschriebene Verfahren zum Vereinzeln eines Verbunds in Halbleiterchips ist für die Herstellung des Halbleiterchips besonders geeignet. Im Zusammenhang mit dem Verfahren beschriebene Merkmale können daher auch für den Halbleiterchip herangezogen werden und umgekehrt.
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren.
Es zeigen: Figuren 1 bis 3 ein erstes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterchips ; Figuren 4 bis 5 ein zweites Ausführungsbeispiel eines erfindungsgemäßen Halbleiterchips ;
Figuren 6A bis D im Vergleich Halbleiterchips aus dem Stand der Technik und gemäß der beiden in den Figuren 1 bis 5 gezeigten Ausführungsformen;
Figur 7 ein mögliches Vereinzelungsmuster, durch welche Halbleiterchips gemäß dem ersten Ausführungsbeispiel
hergestellt werden können,
Figuren 8 und 9 eine Anordnung von vier gegeneinander um
90° rotierten Halbleiterchips gemäß dem zweiten
Ausführungsbeispiel ;
Figuren 10 und 11 ein drittes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterchips ;
Figur 12 eine Wirkung von mechanischen Kräften auf den
Kontaktbereich eines Halbleiterchips gemäß dem zweiten
Ausführungsbeispiel; und
Figur 13 ein viertes Ausführungsbeispiel eines
erfindungsgemäßen Halbleiterchips .
Die Figuren 1A und 1B zeigen einen Halbleiterchip gemäß einer ersten Ausführungsform der Erfindung in Draufsicht (Figur 1A) und in einer Schnittdarstellung entlang der in Figur 1A gezeigten Linie A-A (Figur 1B) . Der insgesamt mit 100
bezeichnete Halbleiterchip umfasst einen in Projektion rechteckig ausgebildeten Halbleiterkörper 2, der auf einem Trägerkörper 4 angeordnet ist. Die Figur 1A zeigt eine
Projektion des Halbleiterchips 100 in eine X-Y-Ebene, aus der hervorgeht, dass der Halbleiterchip in Projektion eine Form aufweist, die von einer rechteckigen Form abweicht. Im vorliegenden Fall entspricht die Form des Halbleiterchips einem Polygon mit sechs Eckpunkten. Der Träger 4 stabilisiert den Halbleiterkörper 2 und weist die gleiche Form auf wie der Halbleiterchip 100 insgesamt. Zwischen dem Trägerkörper 4 und dem Halbleiterkörper 2 ist eine Spiegelschicht 6 angeordnet, welche eine elektrisch leitende Verbindung zwischen einer (nicht dargestellten) Halbleiterschicht des Halbleiterkörpers 2 und einem Oberflächenkontakt 8 in Form eines Bondpads herstellt. Der Halbleiterchip 100 weist einen in Projektion rechteckig ausgebildeten Basisbereich 10 auf, in welchem der ebenfalls rechteckig ausgebildete Halbleiterkörper 2
angeordnet ist.
Im Folgenden wird mit Breite die Abmessung eines Elements entlang der X-Richtung und mit Höhe eine Abmessung entlang der Y-Richtung bezeichnet. An eine Seitenfläche 14 des
Basisbereichs 10 schließt sich ein Kontaktbereich 12 an, auf welchem der Oberflächenkontakt 8 angeordnet ist. Im
vorliegenden Ausführungsbeispiel weist der Kontaktbereich 12 in Projektion die Form eines rechtwinkligen Trapezes auf, wobei sich die Breite des Kontaktbereichs 12 in Richtung zum Basisbereich 10 hin vergrößert.
Eine Breite des den Basisbereich 10 bildenden Rechtecks wird im Folgenden mit B, und eine maximale Höhe des
Kontaktbereichs 12 mit h bezeichnet. In Figur 2 ist ein Referenzrechteck 16 dargestellt, welches eine Breite B und eine Höhe h aufweist und in welchem der projizierte Kontaktbereich 12 vollständig angeordnet ist. Eine Fläche des projizierten Kontaktbereichs 12 ist hierbei kleiner als die Fläche des Referenzrechtecks 16. Figur 2 zeigt die beiden Diagonalen 18a, 18b des Referenzrechtecks 16, welche einen Diagonalenschnittpunkt 20 bilden. Der
Diagonalenschnittpunkt 20 ist außerhalb des projizierten Kontaktbereichs 12 angeordnet.
Figur 3 zeigt ein invertiertes Trapez 22, welches durch
Punktspiegelung an dem Diagonalenschnittpunkt 20 aus dem den Kontaktbereich 12 bildenden Trapez hervorgeht. Die Fläche, welche von dem invertierten Trapez 22 abgedeckt wird, kann für einen gleichartigen, um 180° rotierten Kontaktbereich eines weiteren (nicht dargestellten) Halbleiterchips genutzt werden, zumindest abzüglich einer Trennlinie, welche die beiden Halbleiterchips voneinander separiert. Somit können zwei gleichartige, gegeneinander um 180° rotierte
Halbleiterchips bei nur geringem Flächenverlust gegeneinander gegenüber angeordnet werden, wodurch ein flächensparendes Vereinzelungsverfahren ermöglicht wird. Figur 4 zeigt einen Halbleiterchip gemäß einem zweiten
Ausführungsbeispiel der Erfindung. Im Unterschied zu dem in den Figuren 1 bis 3 gezeigten Ausführungsbeispiel nimmt der Kontaktbereich 12, auf dem der Oberflächenkontakt 8
angeordnet ist, noch weniger Fläche ein. Hierbei ist der Kontaktbereich 12 in Projektion im Wesentlichen rechteckig ausgeformt .
Figur 5 zeigt wiederum das Referenzrechteck 16, welches eine Breite B und eine Höhe h aufweist. Des Weiteren sind vier Unterteilungen 24a, 24b, 24c, 24d gezeigt, welche rechteckig ausgebildet sind und jeweils eine Breite B/4 aufweisen. Der projizierte Kontaktbereich 12 weist eine Höhe h sowie eine Breite b auf, welche kleiner als B/4 ist. Hierdurch ist der Kontaktbereich 12 in Projektion vollständig innerhalb einer der beiden mittleren Unterteilungen 24b, 24c angeordnet, im vorliegenden Beispiel in der Unterteilung 24c. Die freien Bereiche in den übrigen Unterteilungen 24a, 24b, 24d können für weitere gleichartige Kontaktbereiche von drei weiteren (nicht dargestellten) Halbleiterchips genutzt werden.
In dem vorliegenden Beispiel weist der Kontaktbereich 12 in Projektion eine Breite b = B/4 - 3t/4 und eine Höhe h = B/4 + t/4 auf, was einer flächenoptimierten Lösung für eine
Vereinzelung mit einem Vereinzelungsmuster, welches einen konstanten Trenndurchmesser t aufweist, entspricht.
Beispielsweise ergeben sich folgende Abmessungen, wenn die Breite B des Halbleiterchips 100 1000 ym und ein Durchmesser des Trennverfahrens t 40 ym betragen: Die Breite b des
Kontaktbereichs 12 beträgt 220 ym, und die Höhe h des
Kontaktbereichs 12 260 ym. Derartige Abmessungen sind
geeignet für die typischerweise erforderlichen Dimensionen eines Oberflächenkontakts (Breite und Höhe um etwa 150 ym) , der einen Bonddraht von einer Dicke von etwa 40 ym aufnehmen kann .
Die Figuren 6A, 6B, 6C, 6D zeigen im Vergleich
Halbleiterchips aus dem Stand der Technik und gemäß der beiden oben beschriebenen Ausführungsformen. Figur 6A zeigt einen Halbleiterchip mit einem Halbleiterkörper 2, welcher lateral ausgespart ist, um den Halbleiterkörper 2 von der Oberseite her über einen Oberseitenkontakt 8 zu kontaktieren. Figur 6B zeigt einen aus dem Stand der Technik bekannten rechteckigen Halbleiterchip mit einem quadratisch
ausgebildeten Halbleiterkörper 2 und einem lateral versetzten Kontaktierungsstreifen 8, welcher in Projektion die gleiche Fläche wie das oben definierte Referenzrechteck aufweist. Mit typischen Abmessungen ergibt sich hierbei im Vergleich zu dem in Figur 6A gezeigten Halbleiterchip eine relative
Flächenvergrößerung von 16 %. Die Figuren 6C und 6D zeigen erfindungsgemäße Halbleiterchips gemäß der beiden in den Figuren 1 bis 5 gezeigten Ausführungsformen. Bei diesem ergeben sich mit den gleichen typischen Abmessungen relative Flächenvergrößerungen von nur 7 % (Figur 6C) beziehungsweise 4 % (Figur 6D) .
Figur 7 zeigt ein mögliches Vereinzelungsmuster, durch welches Halbleiterchips gemäß dem ersten, in den Figuren 1 bis 3 dargestellten Ausführungsbeispiel hergestellt werden können. Entlang der Y-Richtung verlaufen die dem
Vereinzelungsmuster entsprechenden Trennlinien geradlinig (gekennzeichnet durch die gerade durchgezogenen Pfeile) , während sie entlang der X-Richtung nicht geradlinig verlaufen (siehe die nicht geradlinige Trennlinie 28) . Figur 8 zeigt die Anordnung von vier gegeneinander um 90° rotierten Halbleiterchips gemäß der zweiten, in den Figuren 4 und 5 dargestellten Ausführungsform. Die dem
Vereinzelungsmuster entsprechenden Trennlinien zwischen den vier Kontaktbereichen 12 weisen hierbei einen im Wesentlichen konstanten Durchmesser auf. Eine Gruppe von derart
angeordneten vier Halbleiterchips bildet eine Einheitszelle, welche periodisch fortgesetzt werden kann, wie in Figur 9 dargestellt. Hierbei ist die Einheitszelle im Zentrum des Gitters dargestellt.
Die Figuren 10 und 11 zeigen einen erfindungsgemäßen
Halbleiterchip 100 gemäß einer dritten Ausführungsform. Im Unterschied zu den in den Figuren 1 bis 9 dargestellten Halbleiterchips sind in dem Kontaktbereich 12 zwei Oberseitenkontakte 8 angeordnet, welche jeweils mit einer Halbleiterschicht des Halbleiterkörpers 2 elektrisch
verbunden sind.
In Figur 12 ist durch Pfeile die Wirkung von mechanischen Kräften auf den Kontaktbereich 12 eines Halbleiterchips 100 gemäß der zweiten Ausführungsform dargestellt. Dadurch, dass der Kontaktbereich 12 nur eine geringe Breite b aufweist, besteht das Risiko, dass er abbricht, wenn eine bevorzugte Bruchrichtung des Materials des Trägerkörpers 4 parallel zu den Seitenflächen des Halbleiterchips 100 verläuft. Daher ist zweckmäßigerweise vorgesehen, dass das den Trägerkörper 4 bildende Kristall derart orientiert ist, dass die
Seitenflächen des Halbleiterchips 100 vollständig oder zumindest größtenteils von Kristallflächen gebildet werden, welche ein geringeres Bruchrisiko aufweisen als andere
Flächen. Beispielsweise kann der Trägerkörper 4 aus Silizium oder Germanium bestehen, welches bevorzugt entlang einer {100} -Ebene bricht (entsprechend den äquivalenten Ebenen
(100), (010) oder (001)). In diesem Fall ist vorgesehen, dass mehrere oder alle Seitenflächen des Halbleiterchips 100 parallel zu den {110} -Ebenen (entsprechend den äquivalenten Ebenen (110), (011) oder (101))des den Trägerkörper 4
bildenden Silizium- oder Germaniumkristalls verlaufen. In der Figur 12 sind dies die mit 30, 32 und 34 bezeichneten
Seitenflächen des Halbleiterchips 100.
Figur 13 zeigt schematisch einen erfindungsgemäßen
Halbleiterchip 100 gemäß einer vierten Ausführungsform. Bei dieser weist der Halbleiterchip 100 in Projektion die Form eines Hexagons auf. Hierdurch wird ein günstiges Verhältnis zwischen Schnittfläche und Leuchtfläche erreicht. Oberflächenkontakte 8 sind an einer Seite des Halbleiterchips 100 vorgesehen. Nachteilig hierbei ist, dass der
Halbleiterkörper nicht symmetrisch ausgebildet ist und seine Platzierung fehleranfälliger ist.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Halbleiterchip (100) mit einem eine
Halbleiterschichtenfolge umfassenden Halbleiterkörper (2), einem Trägerkörper (4) und mindestens einem
Oberseitenkontakt (8), wobei der Halbleiterchip (100) in Projektion eine Form aufweist, die von einer rechteckigen Form abweicht.
2. Halbleiterchip (100) nach Anspruch 1, wobei der
Halbleiterkörper (2) rechteckig ausgebildet ist.
3. Halbleiterchip (100) nach Anspruch 1 oder 2, wobei der Halbleiterchip (100) ein optoelektronisches Bauelement ist.
4. Halbleiterchip (100) nach einem der vorangehenden
Ansprüche, wobei der Halbleiterchip (100) einen Basisbereich (10) und einen von dem Basisbereich (10) lateral versetzten Kontaktbereich (12) aufweist, der mindestens eine
Oberseitenkontakt (8) zumindest teilweise in dem
Kontaktbereich (12) angeordnet ist, der Basisbereich (10) in Projektion die Form eines Rechtecks aufweist und sich der Kontaktbereich (12) an eine Seitenfläche des Basisbereichs (10) anschließt.
5. Halbleiterchip (100) nach Anspruch 4, wobei zwei
Oberseitenkontakte (8) in dem Kontaktbereich (12) angeordnet sind .
6. Halbleiterchip (100) nach einem der Ansprüche 4 bis 5, wobei der Kontaktbereich (12) in Projektion vollständig innerhalb eines Referenzrechtecks (16) angeordnet ist, dessen eine Seite durch eine Seite des projizierten Basisbereichs (10) gebildet wird und dessen Höhe gleich der maximalen Höhe des projizierten Kontaktbereichs (12) ist, und wobei die Fläche des Kontaktbereichs (12) in Projektion kleiner ist als die Fläche des Referenzrechtecks (16) .
7. Halbleiterchip (100) nach Anspruch 6, wobei die Fläche des Kontaktbereichs (12) in Projektion kleiner als 75% der Fläche des Referenzrechtecks (16) ist.
8. Halbleiterchip (100) nach einem der Ansprüche 4 bis 7, wobei der Kontaktbereich (12) in Projektion zumindest mit mehr als 80 % seiner Fläche innerhalb eines im
Referenzrechteck (16) angeordneten Referenztrapezes
angeordnet ist, wobei die Höhe des Referenztrapezes gleich der des Referenzrechtecks (16) ist und der
Diagonalenschnittpunkt des Referenzrechtecks (16) außerhalb des Referenztrapezes angeordnet ist.
9. Halbleiterchip (100) nach einem der Ansprüche 4 bis 8, wobei eine Breite des Kontaktbereichs (12) in Projektion in
Richtung zum Basisbereich (10) hin zunimmt.
10. Halbleiterchip (100) nach einem der Ansprüche 4 bis 9, wobei das Referenzrechteck (16) in vier gleichartige
rechteckige Unterteilungen aufgeteilt ist, welche jeweils eine Breite B/4, wobei B die Breite des projizierten
Basisbereichs (10) ist, und die gleiche Höhe wie das
Referenzrechteck (16) aufweisen und wobei der Kontaktbereich (12) in Projektion zumindest mit mehr als 80 % seiner Fläche innerhalb einer der beiden mittleren rechteckigen
Unterteilungen des Referenzrechtecks (16) angeordnet ist.
11. Halbleiterchip (100) nach Anspruch 10, wobei der
Kontaktbereich (12) in Projektion eine Breite B/4 - 3t/4 und eine Höhe B/4 + t/4 aufweist, wobei t eine konstante Distanz ist und wobei Abweichungen der genannten Abmessungen von bis zu 10% auftreten.
12. Halbleiterchip (100) nach einem der vorangehenden
Ansprüche, wobei ein den Trägerkörper (4) bildendes Kristall derart orientiert ist, dass mehrere oder alle Seitenflächen (30, 32, 34) des Trägerkörpers (4) von Kristallflächen gebildet sind, welche ein geringes Bruchrisiko aufweisen.
13. Halbleiterchip (100) nach Anspruch 12, wobei der
Trägerkörper (4) aus Silizium oder Germanium besteht und mehrere oder alle Seitenflächen (30, 32, 34) des
Trägerkörpers (4) von {110} -Ebenen des ihn bildenden
Kristalls gebildet sind.
14. Verfahren zum Vereinzeln eines Verbunds in eine Mehrzahl von Halbleiterchips (100) entlang eines Vereinzelungsmusters
(15) mit den Schritten:
a) Bereitstellen eines Verbunds, der einen Träger (4) und eine Halbleiterschichtenfolge (2) aufweist;
b) Durchtrennen des Verbundes entlang des
Vereinzelungsmusters, wobei eine Mehrzahl von Halbleiterchips nach einem der vorangehenden Ansprüche entsteht.
15. Verfahren nach Anspruch 14, wobei der Verbund eine
Vielzahl von in Projektion rechteckig ausgebildeter
Kontaktstreifen umfasst und wobei jeder der Kontaktstreifen durch Auftrennung entlang des Vereinzelungsmusters in
mindestens zwei nebeneinanderliegende Bereiche aufgeteilt wird, so dass zwei Halbleiterchips mit den in den Ansprüchen 8, 10 oder 11 beschriebenen Eigenschaften entstehen.
PCT/EP2014/071291 2013-10-08 2014-10-06 Halbleiterchip und verfahren zum vereinzeln eines verbundes in halbleiterchips WO2015052108A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
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