WO2015028672A1 - Capteur d'image avec bruit ktc reduit - Google Patents

Capteur d'image avec bruit ktc reduit Download PDF

Info

Publication number
WO2015028672A1
WO2015028672A1 PCT/EP2014/068531 EP2014068531W WO2015028672A1 WO 2015028672 A1 WO2015028672 A1 WO 2015028672A1 EP 2014068531 W EP2014068531 W EP 2014068531W WO 2015028672 A1 WO2015028672 A1 WO 2015028672A1
Authority
WO
WIPO (PCT)
Prior art keywords
storage node
transistor
auxiliary
potential
reset
Prior art date
Application number
PCT/EP2014/068531
Other languages
English (en)
Inventor
Julien Michelot
Original Assignee
Pyxalis
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pyxalis filed Critical Pyxalis
Publication of WO2015028672A1 publication Critical patent/WO2015028672A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor

Definitions

  • the invention relates to electronic image sensors operating from pixels active in MOS technology.
  • the active pixels most often comprise a photodiode transforming the received photons into electrical charges, and several MOS transistors making it possible to control the reading of these charges and their conversion into electrical voltage.
  • the pixel lines are addressed individually and the voltages from the pixels are applied to column conductors common to the pixels of the same column. Reading circuits at the bottom of the column make it possible to sample, for each line of pixels addressed, the voltages present on the columns.
  • the samples are stored in read circuit capacities.
  • the samples, or sample differences, are then converted to digital by an analog-to-digital converter (for example a converter for each column of pixels).
  • the pixels using a photodiode generally comprise a first transistor for transferring charges from the photodiode to a charge storage node for reading these charges, a reset transistor for recovering the potential of the charge storage node to a reference value after a reading of the charges, a read transistor which is mounted as a voltage follower and whose gate is connected to the load storage node to establish on its source a voltage representing the voltage of this node, and finally a line-selection transistor controlled by a line conductor for selecting a whole line of pixels and connecting the output of the follower transistor of each pixel to the column conductor corresponding to that pixel.
  • a well-known type of noise is the so-called "kTC noise" resulting from the resetting operation of the storage node containing the charges representing the illumination of the pixel.
  • This reset is usually done by a transistor connected to both the storage node and a fixed reference potential. The conduction of this transistor brings the storage node to the reference potential, which empties the charges contained therein. The interruption of the conduction freezes the potential of the node to the reference potential but with a certain thermal noise which depends on the resistive and capacitive characteristics of the transistor and the storage node.
  • the object of the invention is to propose a pixel constitution and a mode of operation of the pixel which make it possible to reduce the noise kTC.
  • WO2006130443 and US2008210986 utilize a pinned photodiode structure masked from light as a charge storage node. This structure is bulky.
  • US5986297 and US2006102938 use a polycrystalline silicon gate to realize a non-capacitive storage node upon resetting under this gate. But this requires a two-level polycrystalline silicon technology that can overlap and the sensitivity of the storage node to light is high, which is detrimental.
  • US20120175499 uses two storage capacities in the pixel, one for storing a reset level, the other a useful level. This technique occupies a lot of space in the pixel because of the number of transistors and capabilities needed for operation.
  • WO2010124289 uses a capacitor connected in series upstream of the read transistor inside the pixel. This capability stores the reset noise level, but it requires an extra boost stage inside the pixel, thus two additional transistors.
  • each pixel comprises a photodiode for integrating charges produced by light, a charge storage node having an intrinsic capacitance with respect to a common ground, a charge transfer transistor for transferring charges from the photodiode to the storage node, a transistor resetting the potential of the storage node, a read transistor for reading the potential of the storage node, characterized in that it further comprises in the pixel an auxiliary capacitance and an auxiliary transistor connected to the auxiliary capacitor, and in the sensor of the auxiliary transistor control means for connecting the auxiliary capacitance to the storage node in a manner which increases the total capacity of the storage node during resetting times of the storage node potential but not during a read operation of the storage node potential level after a global charge transfer operation from the photodiode to the storage node. storage for all pixels simultaneously.
  • reset instant is the time of the end of a pulse that turns on the reset transistor. Indeed, it is when the transistor ceases to be conducting that the potential of the storage node freezes and takes a reset value which depends on the noise kTC.
  • the reset is on a larger capacity than if the auxiliary capacity was not present. This reduces the reset kTC noise, especially since the auxiliary capacity has a higher value.
  • the value of the auxiliary capacity is greater than the capacity of the storage node and preferably at least four times higher.
  • the pixel In a differential charge measurement, the pixel is reset in the presence of the auxiliary capacitance before transferring the payloads from the photodiode to the storage node, then the charges are transferred from the photodiode, a first level measurement is made. potential of the storage node after neutralization of the auxiliary capacity, then a reinitialization of the potential of the storage node and the read node in the presence of the capacity, and finally a second measurement of the potential level of the node of storage, reset, again in the absence of the auxiliary capacity, and finally we make an analog-digital conversion of the difference between the two measurements.
  • the auxiliary capacity is placed in series with the auxiliary transistor between the storage node and the common ground.
  • the commissioning of the capacitance is established by making the auxiliary transistor conductive; its neutralization is ensured by the blocking of the transistor.
  • the auxiliary capacity is placed in series between the storage node and the gate of the read transistor and the auxiliary transistor is placed in parallel with the capacitance. There is then a reading node, constituted by the gate of the read transistor, distinct from the storage node at the time of the reset.
  • the commissioning of the capacitor is established by blocking the conduction of the transistor, its neutralization is established by making the transistor conductive.
  • a second reset transistor which is a reset potential of the read node, is provided.
  • the auxiliary capacity is connected on one side to the storage node and on the other to a reference potential through a second auxiliary transistor; the first auxiliary transistor is placed in parallel with the capacitance for leaving it in service or short-circuiting it; the second auxiliary transistor connects the capacitor to the reference potential.
  • the gate of the read transistor is connected directly to the storage node.
  • the subject of the invention is also a corresponding operating method: a method of operating a matrix image sensor in global shutter mode, in which each pixel of the sensor comprises a photodiode for integrating charges produced by the light a charge storage node having an intrinsic capacitance with respect to a common ground, a charge transfer transistor for transferring charges from the photodiode to the storage node, a resetting transistor of the storage node potential, a transistor for reading the potential of the storage node, the operation of the sensor being an operation in global shutter mode comprising a simultaneous reset of the photodiodes of all the pixels, a global charge transfer from the photodiodes to the storage nodes after a period of time of integration common to all the pixels, a reading of the potential level of the storage node, a r initialization of the storage node, a readout of the reset level, characterized in that, in order to reduce the level of reset noise, an auxiliary capacitor and an auxiliary transistor connected to the auxiliary capacitor are provided in the pixel, the
  • FIG. 1 represents a circuit diagram for constituting the pixel according to the invention in a first embodiment of the invention
  • FIG. 2 represents a timing diagram of the operation of the pixel
  • FIG. 3 shows an electrical diagram of a second embodiment
  • FIG. 4 represents a timing diagram of the operation of the pixel of FIG. 3;
  • FIG. 5 represents a variant of the chronogram of the FIG.
  • FIG. 6 represents a pixel electrical diagram of a third embodiment
  • FIG. 7 represents a possible modification of the location of the line selection transistor.
  • the pixel of Figure 1 is part of an array of rows and columns of pixels of an image sensor.
  • the pixels are controlled by unrepresented general control means which deliver the signal sequences necessary for the integration of charges and the reading of the integrated charges in a global shutter mode operation.
  • the pixel comprises a photodiode PHD, a capacitive node NS for storing charges, a transfer transistor T1 between the photodiode and the storage node for transferring the photogenerated charges into the photodiode to the storage node.
  • the transistor T1 is turned on by a command signal TG common to all the pixels.
  • the photodiode is a so-called "pinned" photodiode, or pinched photodiode, which comprises, above an N-diffusion in an active semiconductor layer P, a P + type surface diffusion connected to the zero potential of the active layer.
  • the storage node NS is an N-type floating diffusion in the active P-type layer. It has an intrinsic capacitance C s with respect to the ground, this capacitance being shown in dashed lines in FIG. 1 because it is not a circuit element independent of the floating diffusion itself and surrounding elements.
  • a reset transistor T2 is connected between the storage node and a constant reference potential Vref, making it possible to reset the potential of the storage node before a next signal reading.
  • the reset is done by a control signal RST which turns on the reset transistors of the pixel line to bring the storage nodes NS to this potential Vref, the noise kTC close.
  • the reset potential Vref may be the general supply potential Vdd of the matrix.
  • Another reset transistor T3 makes it possible to reinitialize the potential of all the photodiodes of the pixel matrix globally. It is connected between the photodiode and the potential Vdd. Its conduction is controlled by a global reset signal GR common to all the pixels of the matrix for operation in global shutter mode. The reset clears all charges contained in the photodiode before a new charge integration period. The integration of charges under the influence of light begins at the end of the GR signal.
  • the pixel internal read circuit essentially comprises a read transistor T4, whose drain is carried to a source of potential (which may be Vdd and it will be considered in the following to simplify that it is the potential Vdd).
  • the gate of the read transistor constitutes a capacitive node which will be called the reading node NL.
  • the intrinsic capacitance C L of this node is mainly the capacitance between the gate and the active layer of silicon under the gate.
  • the source of the read transistor is connected to a column conductor COL common to all the pixels of the same column.
  • a line selection transistor T5 is provided between the source of the read transistor and the column conductor, this transistor only being turned on during the read operations of a line of pixels. It is made conductive by a line selection signal SEL, the index i corresponding to a line of rank i in the matrix.
  • a current source SC connected to the column conductor.
  • This current source common to all the pixels is active only during the read operations and is used to draw current from the source of the read transistor T4 to operate this last as a voltage follower during a read operation. In this operation, the transistor T4 reports on the column conductor a potential representing the potential of the reading node.
  • the capacitive storage node NS is, in this embodiment of the invention, directly connected to the capacitive reading node NL. However, these two nodes have been distinguished in FIG. 1 by analogy with other figures.
  • An auxiliary capacitor C A is connected in series with an auxiliary transistor T6 between the storage node and the common ground. It consists of an autonomous circuit element which can be connected or disconnected from the storage node by the transistor T6 independently of the intrinsic capacitances C s and C L , which can not be disconnected.
  • the transistor T6 is controlled by a signal SHT.
  • This capacitance C A has a value significantly greater than the intrinsic capacity of the storage node and even the sum of the intrinsic capacities of the storage node and the reading node; preferably, the sum of the capacitances C A , C s and C L is at least three or four times greater than the sum C S + C L.
  • this pixel is generally as follows: After the global reset pulse GR of the photodiodes of the matrix, the photodiode integrates charges under the effect of illumination. Before the end of the integration period, it is arranged that the auxiliary capacity is put into service, connected to the storage node, by turning on the auxiliary transistor T6.
  • the reset operation of the storage node and the read node is then performed.
  • the reset itself is considered to be performed at the moment when the transistor T2 ceases to be conducting after having been turned on.
  • T is the absolute temperature
  • k is the Boltzmann constant. It can be seen that the resetting noise of the storage node, expressed as voltage on this node, is all the smaller as the capacitance C A is large.
  • the potential of the storage node is reset with low noise due to the presence of the capacitor C A.
  • the charge is then transferred from the photodiode to the storage node simultaneously for all the pixels of the matrix for operation in global shutter mode: transistor T6 is first blocked in order to disconnect the auxiliary capacitor C A , to neutralize its influence on the overall capacity of the storage node.
  • the pixel is then with a normal charge-voltage conversion factor (that of a standard pixel), resulting from the sum C s + C L , whereas this conversion factor would be much lower if the auxiliary capacitance remained connected between the storage node and the common mass.
  • the charges of the photodiode are then transferred to the storage node by turning on the transistors T1 of the pixels and these charges are read line by line with the aid of the read transistor.
  • the read transistor reports the potential of the storage node on the column conductor for the pixels of a selected line.
  • the reading is done by sampling the potential of the column conductor in a sampling circuit outside the pixel (usually at the foot of each column). An analog-to-digital converter uses this sample.
  • the reset with the auxiliary capacity C A in service followed by the reading with the auxiliary capacity out of service makes it possible to benefit from both a reduced kTC noise and a non-reduced conversion factor, which is particularly important in operation in global shutter mode.
  • an analog-digital conversion of a differential measurement will be carried out and not a simple measurement of the potential of the storage node.
  • a second reset operation is carried out as indicated above (with the auxiliary capacity in service) then a sampling of the potential of the column conductor (the auxiliary capacity remains of preference in service during this sampling).
  • the analog-to-digital converter uses the sample taken after the charge transfer and the sample taken after the second reset and it converts the difference between these samples.
  • the useful signal and the reset signal are read line by line; the reset can be done line by line or globally for the entire matrix.
  • FIG. 2 represents a timing diagram with respective lines representing the signals GR, TG, SEL, RST defined previously. This timing diagram is that of a differential reading of the signals, which is the preferred reading mode.
  • the signal GR defines, by its falling edge, the beginning of an integration period T, common to all the pixels.
  • the TG signal defines by its falling edge, the end of the integration period, common to all the pixels.
  • the senor Before the end of the integration period, the sensor performs a reset operation for all pixels at a time. This operation is done using RST and SHT signals.
  • the signal SHT may be low (blocking transistor T6) or high (turning on transistor T6) for most of the integration time; it is represented at the bottom level in FIG. 2 in solid lines, the dashed line indicating that it could optionally be at the high level; it must imperatively be high at the time of the falling edges of the RST signals, these fronts representing the actual reset time; it must be reset to low level during the charge transfer operation resulting from the illumination and when reading the useful signal on the column conductor.
  • the SHT and RST signals may have simultaneous or different falling edges; they preferably have simultaneous falling edges.
  • the high-level signal TG is a brief signal that transfers the photogenerated charges from the photodiode to the storage node. It starts after the global reset phase above and its end defines the end of the integration time.
  • the signal SEL is the signal for selecting a pixel line of rank i. The signals are read line by line and the signal SEL defines which line is read, whether for reading the useful signal representing the photogenerated charges or for reading the reset level of the pixels of the line.
  • the SEL signal is activated during the reading of the payloads and during the reading of the reset level.
  • the SEL pulse, posterior to the TG signal allows the reading of the payloads, by operating the transistor T4 as a voltage follower to transfer the potential of the storage node to the column conductor. This potential is sampled by an SHS signal in a sampler at the bottom of the column. During this time, the SHT signal is imperatively low, which disconnects the auxiliary capacity.
  • a second reset operation is performed by the RST and SHT signals. It is similar to the first one: the SHT signal is normally kept low after the payload read operation; it must imperatively be high at the time of the falling edge of the second signal RST. It remains preferably high during the read operation of the reset level on the column conductor during the SEL signal. This reading is done after the second RST slot. A sampling of the reset level, by a SHR signal, is made at the foot of the column after the second slot RST and during the slot SEL.
  • Figure 3 shows a second embodiment of the invention. The main elements of the pixel will not be described again, only the differences with Figure 1 will be explained.
  • the capacitive storage node NS is here connected to the capacitive reading node NL by the auxiliary capacity C A.
  • This capacitance can be short-circuited by the auxiliary transistor T6 to neutralize it, that is to say here to replace it with a usual direct connection between the storage node and the reading node.
  • the conduction control signal of this transistor is a SHT signal. Unlike the pixel of FIG. 1, the signal SHT is at the high level to neutralize the capacitance (by shorting it) and at the low level to activate it.
  • the value of the capacitor C A is at least four times greater than the capacitor C L and the capacitance value C s .
  • the potential of the storage node is reset by the transistor T2 controlled by a signal RSTa.
  • the potential of the read node NL can be reset by another reset transistor T7 controlled by a signal RSTb which can optionally be the same as the signal RSTa.
  • This reset transistor of the read node is connected between the read node and a reference potential equal to Vref.
  • This signal controls the conduction of the transistor T7 to set the reading node to the potential Vref, to the kTC noise, in the same way that the signal RSTa controls the conduction of the transistor T2 to put the storage node to the potential Vref .
  • this pixel is generally the same as that described with reference to FIGS. 1 and 2, with the following difference: instead of the capacitor C A being put into operation by turning on the auxiliary transistor T6, it is put into operation by the blocking of the transistor T6 and deactivated by turning on the transistor T6.
  • the storage and read nodes are reset separately by signals RSTa and RSTb, both during the first reset (before the end of the integration period T,) and during the second reset after the reading of the photogenerated charges at the first reset. when the SEL niche.
  • the slots RSTa and RSTb can be simultaneous or not.
  • a single signal RSTa can also be used to control transistors T2 and T7.
  • Their descent fronts are preferably simultaneous.
  • the signal SHT must be low so that the capacitor C A is in service. Its level during the integration period that precedes this first reset is irrelevant. It is reset to the high level to neutralize the capacitance C A during the charge transfer operation resulting from the illumination (slot TG) and during the reading of the useful signal on the column conductor.
  • the useful signal is read during the selection signal SEL,; a sampling signal SHS, not shown in FIG. 4 but similar to that of FIG. 2, is transmitted in the sampling circuit at the foot of the column during the slot
  • a second reset operation is performed by second signals RSTa, RSTb, and SHT after reading the wanted signal. It is similar to the first one:
  • the second signals RSTa and RSTb may have simultaneous or different rising edges; they preferably have simultaneous falling edges (FIG. 4);
  • the signal SHT is in principle remained high after the payload reading operation; it must imperatively be low to activate the auxiliary capacity at the time of the falling edges of the second signals RSTa and RSTb, whether they are simultaneous or not. It remains preferably low while reading the reset level of the storage node; the reading of the reset level takes place during the slot of the selection signal SEL,; a sampling signal SHR, not shown in FIG. 4 but similar to that of FIG. 2, after the end of the signals RSTa and RSTb, is emitted in the sampling circuit at the bottom of the column during the slot SEL ,.
  • the equivalent capacity of the storage node and the read node at the time of the resets is approximately the sum of the capacitances C s , C L and C A , the latter being able to be considered to be in parallel with the capacitances C s and C L because at the time of the reset the capacitor C A has a fixed potential armature Vref.
  • the capacity which stores the payloads is only C s + C L , the charge-voltage conversion factor becoming significantly higher than if the capacitance C A was always present.
  • reset transistors T2 and T7 are connected to the same reference potential Vref.
  • This reference potential can be provided either by two separate but identical power supplies, or by the same power supply as shown in FIG. 3. If it is by the same power supply, it is preferable that the high level slots of RSTa and RSTb are disjoint rather than overlapping.
  • This variant is represented in the timing diagram of FIG. 5. It shows two disjointed slots RSTa and RSTb, both during the first reset and during the second reset.
  • FIG. 6 represents a third embodiment of the invention, derived from the second mode.
  • the auxiliary capacitance C A here has an armature connected to the storage node and another armature which is connected only to the transistor T7 but not to the reading node; the transistor T7 is here a second auxiliary transistor for connecting the potential Vref this other frame.
  • the read node and the storage node are directly connected, as in Figure 1, but the second auxiliary transistor T7 is not connected to the read node.
  • the first auxiliary transistor T6 in parallel with the capacitor C A and controlled by a signal SHT, puts the capacitor C A in service (transistor blocked, SHT at low level) or out of service (transistor transistor, SHT at high level, capacitance C A shorted).
  • the timing diagram is the same as in Figures 4 and 5, depending on whether the supply potentials Vref are provided by a power source or by two independent power sources.
  • the signals RSTa and RSTb respectively serve to make the transistors T2 and T7 conductive as in FIG. 3.
  • the first auxiliary transistor T6 is made conductive by the control means during a read operation of the potential level of the storage node after an operation. charge transfer from the photodiode to the storage node but not during resetting times of the potential of the storage node.
  • the second auxiliary transistor T7 is turned on at the instant of reset of the storage node by the reset transistor T2.
  • the line selection transistor T5 was connected between the source of the read transistor T4 and the column conductor COL.
  • this transistor T5 could be connected between the drain of the read transistor and the supply potential Vref (or another supply potential Vdd) which supplies the read transistor.
  • Figure 7 shows this solution in the second mode of realization (serial capacitance between the storage node and the read node). The same solution can be used for other modes.
  • the auxiliary capacitance C A must be as high as possible to allow a significant reduction of the KTC noise, but it must not reduce the aperture of the pixel; it must therefore have as small a surface as possible.
  • a capacitance made by a polycrystalline silicon grid on a thin silicon oxide covering a portion of the active P-type silicon layer in which the photodiode matrix is formed will preferably be used. This capacity is thus made according to the same technology as the gates of the pixel transistors.

Abstract

L'invention concerne les capteurs d'image électronique fonctionnant à partir de pixels actifs en technologie MOS. Chaque pixel comporte une photodiode (PHD) pour intégrer des charges produites par la lumière, un nœud de stockage de charges (NS) ayant une capacité intrinsèque par rapport à une masse commune, un transistor de transfert de charges (T1) pour transférer les charges de la photodiode vers le nœud de stockage, un transistor (T2) de réinitialisation du potentiel du nœud de stockage, un transistor de lecture (T4) pour lire le potentiel du nœud de stockage. On prévoit une capacité auxiliaire (CA) et un transistor auxiliaire (T6) connecté à la capacité auxiliaire. La capacité auxiliaire est mise en service pendant les phases de réinitialisation pour réduire le bruit kTC gênant en mode de fonctionnement à obturation globale, mais neutralisée pendant les phases de transfert de charges et de lecture du signal utile pour conserver un bon facteur de conversion charge-tension.

Description

CAPTEUR D'IMAGE AVEC BRUIT KTC REDUIT
L'invention concerne les capteurs d'image électronique fonctionnant à partir de pixels actifs en technologie MOS.
Les pixels actifs comprennent le plus souvent une photodiode transformant en charges électriques les photons reçus, et plusieurs transistors MOS permettant de contrôler la lecture de ces charges et leur conversion en tension électrique. Dans un capteur matriciel, les lignes de pixels sont adressées individuellement et les tensions issues des pixels sont appliquées à des conducteurs de colonne communs aux pixels d'une même colonne. Des circuits de lecture en pied de colonne permettent d'échantillonner, pour chaque ligne de pixels adressée, les tensions présentes sur les colonnes. Les échantillons sont stockés dans des capacités du circuit de lecture. Les échantillons, ou des différences d'échantillons, sont ensuite convertis en numérique par un convertisseur analogique-numérique (par exemple un convertisseur pour chaque colonne de pixels).
Les pixels utilisant une photodiode comprennent généralement un premier transistor servant à transférer les charges de la photodiode vers un nœud de stockage de charges en vue de la lecture de ces charges, un transistor de réinitialisation permettant de rétablir le potentiel du nœud de stockage de charges à une valeur de référence après une lecture des charges, un transistor de lecture qui est monté en suiveur de tension et dont la grille est reliée au nœud de stockage de charges pour établir sur sa source une tension représentant la tension de ce nœud, et enfin un transistor de sélection de ligne commandé par un conducteur de ligne pour sélectionner toute une ligne de pixels et relier la sortie du transistor suiveur de chaque pixel au conducteur de colonne correspondant à ce pixel.
Une des limitations des capteurs d'image est le bruit électronique qui résulte des opérations de lecture de charges. Ce bruit est particulièrement gênant pour la prise d'image à bas niveau de lumière ou à très faible durée d'exposition, car il devient alors du même ordre de grandeur, voire même plus important, que le signal utile représentant l'éclairement. Un type de bruit bien identifié est le bruit dit "bruit kTC" résultant de l'opération de réinitialisation du nœud de stockage contenant les charges représentant l'éclairement du pixel. Cette réinitialisation est faite en général par un transistor relié à la fois au nœud de stockage et à un potentiel de référence fixe. La mise en conduction de ce transistor porte le nœud de stockage au potentiel de référence, ce qui vide les charges qui y sont contenues. L'interruption de la mise en conduction fige le potentiel du nœud au potentiel de référence mais avec un certain bruit thermique qui dépend des caractéristiques résistives et capacitives du transistor et du nœud de stockage.
Dans les capteurs qui fonctionnent en mode dit "rolling shutter" (ou obturation défilante) où les durées d'intégration de photons sont les mêmes pour toutes les lignes mais décalées dans le temps d'une ligne à l'autre, on sait réduire fortement ou éliminer ce bruit kTC en effectuant un double échantillonnage corrélé véritable : on réinitialise le potentiel du nœud de stockage juste avant d'y transférer les charges utiles représentant l'éclairement et on fait une lecture différentielle : avant et après ce transfert.
Mais il est beaucoup plus difficile de le faire dans les capteurs qui fonctionnent en mode d'obturation globale, dit "global shutter", où tous les pixels subissent simultanément la même durée d'intégration de lumière, car on ne peut pas faire de lecture du niveau de réinitialisation avant de transférer les charges.
L'invention a pour but de proposer une constitution de pixel et un mode de fonctionnement du pixel qui permettent une réduction du bruit kTC.
Les solutions précédemment proposées pour réduire le bruit kTC dans des pixels fonctionnant en mode de "global shutter" ont été les suivantes :
WO2006130443 et US2008210986 utilisent une structure de photodiode pincée ("pinned photodiode") masquée de la lumière comme nœud de stockage de charges. Cette structure est encombrante.
US5986297 et US2006102938 utilisent une grille de silicium polycristallin pour réaliser un nœud de stockage non capacitif lors de la réinitialisation sous cette grille. Mais cela nécessite une technologie à deux niveaux de silicium polycristallin pouvant se chevaucher et la sensibilité du nœud de stockage à la lumière est élevée, ce qui est néfaste. US20120175499 utilise deux capacités de stockage dans le pixel, l'une pour mémoriser un niveau de réinitialisation, l'autre un niveau utile. Cette technique occupe beaucoup de place dans le pixel en raison du nombre de transistors et de capacités nécessaires au fonctionnement.
WO2010124289 utilise une capacité connectée en série en amont du transistor de lecture à l'intérieur du pixel. Cette capacité stocke le niveau de bruit de réinitialisation, mais elle nécessite un étage d'amplification supplémentaire à l'intérieur du pixel, donc deux transistors supplémentaires.
On notera enfin que la demande de brevet US 2004/0251394 décrit un pixel qui ne fonctionne pas en obturation globale et qui utilise une capacité auxiliaire à des fins qui ne sont pas liées au problème de l'augmentation du bruit kTC en mode d'obturation globale.
Pour pallier les défauts des capteurs existant en ce qui concerne la réduction du bruit kTC lorsque ces capteurs fonctionnent en mode d'obturation globale, l'invention propose un capteur d'image à pixels actifs fonctionnant en mode d'obturation globale dans lequel chaque pixel comporte une photodiode pour intégrer des charges produites par la lumière, un nœud de stockage de charges ayant une capacité intrinsèque par rapport à une masse commune, un transistor de transfert de charges pour transférer les charges de la photodiode vers le nœud de stockage, un transistor de réinitialisation du potentiel du nœud de stockage, un transistor de lecture pour lire le potentiel du nœud de stockage, caractérisé en ce qu'il comprend en outre dans le pixel une capacité auxiliaire et un transistor auxiliaire connecté à la capacité auxiliaire, et dans le capteur des moyens de commande du transistor auxiliaire pour connecter la capacité auxiliaire au nœud de stockage d'une manière qui accroît la capacité totale du nœud de stockage pendant des instants de réinitialisation du potentiel du nœud de stockage mais pas pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert global de charges de la photodiode vers le nœud de stockage pour tous les pixels simultanément.
Ce qu'on appelle ici "instant de réinitialisation" est l'instant de la fin d'une impulsion qui rend conducteur le transistor de réinitialisation. En effet, c'est au moment où le transistor cesse d'être conducteur que le potentiel du nœud de stockage se fige et prend une valeur de réinitialisation qui dépend du bruit kTC. Lors de la réinitialisation du nœud de stockage de charges et du nœud de lecture, la réinitialisation se fait sur une capacité de plus grande valeur que si la capacité auxiliaire n'était pas présente. Cela réduit le bruit kTC de réinitialisation, et ceci d'autant plus que la capacité auxiliaire a une plus grande valeur. Mais pendant la phase de lecture du signal utile, on neutralise la capacité, c'est-à-dire qu'on l'élimine fonctionnellement, par le transistor auxiliaire, en série ou en parallèle avec la capacité selon le cas, qui la déconnecte ou qui la court-circuite pour assurer cette neutralisation ; la capacité de stockage des charges utiles diminue alors et le facteur de conversion charge-tension reprend une valeur normale, plus élevée et donc plus favorable à la lecture du signal utile.
La valeur de la capacité auxiliaire est supérieure à la capacité du nœud de stockage et de préférence au moins quatre fois supérieure.
Dans une mesure différentielle de charges, on effectue une réinitialisation du pixel en présence de la capacité auxiliaire avant de transférer les charges utiles de la photodiode vers le nœud de stockage, puis on transfère les charges de la photodiode, on fait une première mesure du niveau de potentiel du nœud de stockage après neutralisation de la capacité auxiliaire, puis on fait une nouvelle réinitialisation du potentiel du nœud de stockage et du nœud de lecture en présence de la capacité, et enfin on fait une deuxième mesure du niveau de potentiel du nœud de stockage, réinitialisé, à nouveau en l'absence de la capacité auxiliaire, et enfin on fait une conversion analogique-numérique de la différence entre les deux mesures.
Dans un premier mode de réalisation, la capacité auxiliaire est placée en série avec le transistor auxiliaire entre le nœud de stockage et la masse commune. La mise en service de la capacité est établie en rendant le transistor auxiliaire conducteur ; sa neutralisation est assurée par le blocage du transistor.
Dans un deuxième mode de réalisation, la capacité auxiliaire est placée en série entre le nœud de stockage et la grille du transistor de lecture et le transistor auxiliaire est placé en parallèle avec la capacité. Il y a alors un nœud de lecture, constitué par la grille du transistor de lecture, distinct du nœud de stockage au moment de la réinitialisation. La mise en service de la capacité est établie en bloquant la conduction du transistor, sa neutralisation est établie en rendant le transistor conducteur. Un deuxième transistor de réinitialisation, qui est un transistor de réinitialisation du potentiel du nœud de lecture, est prévu.
Dans un troisième mode de réalisation, la capacité auxiliaire est connectée d'un côté au nœud de stockage et de l'autre à un potentiel de référence par l'intermédiaire d'un deuxième transistor auxiliaire ; le premier transistor auxiliaire est placé en parallèle avec la capacité pour la laisser en service ou la court-circuiter ; le deuxième transistor auxiliaire relie la capacité au potentiel de référence. Dans ce cas, la grille du transistor de lecture est reliée directement au nœud de stockage.
L'objet de l'invention est également un procédé de fonctionnement correspondant : procédé de fonctionnement d'un capteur d'image matriciel en mode d'obturation globale, dans lequel chaque pixel du capteur comporte une photodiode pour intégrer des charges produites par la lumière, un nœud de stockage de charges ayant une capacité intrinsèque par rapport à une masse commune, un transistor de transfert de charges pour transférer les charges de la photodiode vers le nœud de stockage, un transistor de réinitialisation du potentiel du nœud de stockage, un transistor de lecture pour lire le potentiel du nœud de stockage, le fonctionnement du capteur étant un fonctionnement en mode d'obturation globale comprenant une réinitialisation simultanée des photodiodes de tous les pixels, un transfert de charges global des photodiodes vers les noeuds de stockage après une durée d'intégration commune à tous les pixels, une lecture du niveau de potentiel du noeud de stockage, une réinitialisation du noeud de stockage, une lecture du niveau réinitialisé, caractérisé en ce que, dans le but de réduire le niveau de bruit de réinitialisation, on prévoit dans le pixel une capacité auxiliaire et un transistor auxiliaire connecté à la capacité auxiliaire, on commande le transistor auxiliaire pour connecter la capacité auxiliaire au nœud de stockage d'une manière qui accroît la capacité totale du nœud de stockage pendant des instants de réinitialisation du potentiel du nœud de stockage mais pas pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert global de charges de la photodiode vers le nœud de stockage pour tous les pixels simultanément. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels :
- la figure 1 représente un schéma électrique de constitution du pixel selon l'invention dans un premier mode de réalisation de l'invention ;
- la figure 2 représente un chronogramme de fonctionnement du pixel ;
- la figure 3 représente un schéma électrique d'un deuxième mode de réalisation ;
- la figure 4 représente un chronogramme de fonctionnement du pixel de la figure 3 ;
- la figure 5 représente une variante de chronogramme de la figure
5 ;
- la figure 6 représente un schéma électrique de pixel d'un troisième mode de réalisation ;
- la figure 7 représente une modification possible de l'emplacement du transistor de sélection de ligne.
Le pixel de la figure 1 fait partie d'une matrice de lignes et colonnes de pixels d'un capteur d'image. Les pixels sont commandés par des moyens de commande généraux non représentés qui délivrent les séquences de signaux nécessaires à l'intégration de charges et à la lecture des charges intégrées dans un fonctionnement en mode d'obturation globale.
Le pixel comporte une photodiode PHD, un nœud capacitif NS de stockage de charges, un transistor de transfert T1 entre la photodiode et le nœud de stockage pour transférer vers le nœud de stockage les charges photogénérées dans la photodiode. Le transistor T1 est mis en conduction par un signal de commande TG commun à tous les pixels.
La photodiode est une photodiode dite "pinned", ou photodiode pincée, qui comporte, au-dessus d'une diffusion N dans une couche semiconductrice active P, une diffusion superficielle de type P+ reliée au potentiel zéro de la couche active. Le nœud de stockage NS est une diffusion flottante de type N dans la couche active de type P. Il a une capacité intrinsèque Cs par rapport à la masse, cette capacité étant représentée en tiretés sur la figure 1 car elle n'est pas un élément de circuit autonome distinct de la diffusion flottante elle-même et des éléments qui l'entourent.
Un transistor de réinitialisation T2 est relié entre le nœud de stockage et un potentiel de référence constant Vref, permettant de réinitialiser le potentiel du nœud de stockage avant une prochaine lecture de signal. La réinitialisation est faite par un signal de commande RST qui rend conducteur les transistors de réinitialisation de la ligne de pixels pour porter les nœuds de stockage NS à ce potentiel Vref, au bruit kTC près. Le potentiel de réinitialisation Vref peut être le potentiel d'alimentation générale Vdd de la matrice.
Un autre transistor de réinitialisation T3 permet de réinitialiser globalement le potentiel de toutes les photodiodes de la matrice de pixels. Il est connecté entre la photodiode et le potentiel Vdd. Sa mise en conduction est commandée par un signal de réinitialisation globale GR commun à tous les pixels de la matrice pour un fonctionnement en mode d'obturation globale. La réinitialisation vide toutes les charges contenues dans la photodiode avant une nouvelle période d'intégration de charges. L'intégration de charges sous l'influence de la lumière commence à la fin du signal GR.
Le circuit de lecture interne au pixel comprend essentiellement un transistor de lecture T4, dont le drain est porté à une source de potentiel (qui peut être Vdd et on considérera dans la suite pour simplifier que c'est le potentiel Vdd). La grille du transistor de lecture constitue un nœud capacitif qu'on appellera nœud de lecture NL. La capacité intrinsèque CL de ce nœud est principalement la capacité entre la grille et la couche active de silicium sous la grille. La source du transistor de lecture est reliée à un conducteur de colonne COL commun à tous les pixels d'une même colonne. On prévoit en général un transistor de sélection de ligne T5 entre la source du transistor de lecture et le conducteur de colonne, ce transistor n'étant rendu conducteur que lors des opérations de lecture d'une ligne de pixels. Il est rendu conducteur par un signal de sélection de ligne SEL, l'indice i correspondant à une ligne de rang i dans la matrice.
On a représenté symboliquement une source de courant SC reliée au conducteur de colonne. Cette source de courant commune à tous les pixels n'est active que pendant les opérations de lecture et sert à tirer du courant de la source du transistor de lecture T4 pour faire fonctionner ce dernier en suiveur de tension lors d'une opération de lecture. Dans cette opération, le transistor T4 reporte sur le conducteur de colonne un potentiel représentant le potentiel du nœud de lecture.
Le nœud de stockage capacitif NS est, dans cet exemple de réalisation de l'invention, directement relié au nœud de lecture capacitif NL. On a cependant distingué ces deux nœuds sur la figure 1 par analogie avec d'autres figures.
Une capacité auxiliaire CA est reliée en série avec un transistor auxiliaire T6 entre le nœud de stockage et la masse commune. Elle est constituée par un élément de circuit autonome qui peut être connecté ou déconnecté du nœud de stockage par le transistor T6 indépendamment des capacités intrinsèques Cs et CL qui, elles, ne peuvent pas être déconnectées. Le transistor T6 est commandé par un signal SHT.
Cette capacité CA a une valeur significativement supérieure à la capacité intrinsèque du nœud de stockage et même à la somme des capacités intrinsèques du nœud de stockage et du nœud de lecture ; de préférence, la somme des capacités CA, Cs et CL est au moins trois ou quatre fois supérieure à la somme CS+CL.
Le fonctionnement de ce pixel est globalement le suivant : Après l'impulsion de réinitialisation globale GR des photodiodes de la matrice, la photodiode intègre des charges sous l'effet de l'éclairement. Avant la fin de la durée d'intégration, on fait en sorte que la capacité auxiliaire soit mise en service, connectée au nœud de stockage, par mise en conduction du transistor auxiliaire T6.
On effectue alors l'opération de réinitialisation du nœud de stockage et du nœud de lecture. La réinitialisation proprement dite est considérée comme effectuée à l'instant où le transistor T2 cesse d'être conducteur après avoir été mis en conduction. Le bruit de réinitialisation du nœud de stockage NS, en termes de valeur de potentiel, peut être considéré comme étant Vbs = [kT/(Cs + CL + CA)]1/2 car les capacités Cs, CL et CA peuvent être considérées comme étant en parallèle du point de vue dynamique vues du nœud de stockage à l'instant de la réinitialisation du nœud de stockage. T est la température absolue, k est la constante de Boltzmann. On voit que le bruit de réinitialisation du nœud de stockage, exprimé en tension sur ce nœud est d'autant plus faible que la capacité CA est grande. Le potentiel du nœud de stockage est donc réinitialisé avec un bruit faible grâce à la présence de la capacité CA.
On procède ensuite au transfert des charges de la photodiode vers le nœud de stockage, ceci simultanément pour tous les pixels de la matrice pour un fonctionnement en mode d'obturation globale : on bloque d'abord le transistor T6 pour déconnecter la capacité auxiliaire CA, pour neutraliser son influence sur la capacité globale du nœud de stockage. Le pixel se trouve alors avec un facteur de conversion charge-tension normal (celui d'un pixel standard), résultant de la somme Cs + CL, alors que ce facteur de conversion serait beaucoup plus faible si la capacité auxiliaire restait connectée entre le nœud de stockage et la masse commune.
On transfère alors les charges de la photodiode vers le nœud de stockage par mise en conduction des transistors T1 des pixels et on lit ces charges ligne par ligne à l'aide du transistor de lecture. Le transistor de lecture reporte le potentiel du nœud de stockage sur le conducteur de colonne pour les pixels d'une ligne sélectionnée. La lecture se fait par échantillonnage du potentiel du conducteur de colonne dans un circuit d'échantillonnage extérieur au pixel (en général en pied de chaque colonne). Un convertisseur analogique-numérique utilise cet échantillon.
Ainsi, la réinitialisation avec la capacité auxiliaire CA en service suivie de la lecture avec la capacité auxiliaire hors service permet de bénéficier à la fois d'un bruit kTC réduit et d'un facteur de conversion non réduit, ce qui est particulièrement important dans un fonctionnement en mode d'obturation globale.
Dans le cas général on effectuera une conversion analogique- numérique d'une mesure différentielle et non pas d'une mesure simple du potentiel du nœud de stockage. Dans ce cas, après l'échantillonnage du potentiel du conducteur de colonne, on fait une deuxième opération de réinitialisation comme indiqué ci-dessus (avec la capacité auxiliaire en service) puis un échantillonnage du potentiel du conducteur de colonne (la capacité auxiliaire reste de préférence en service pendant cet échantillonnage). Le convertisseur analogique-numérique utilise l'échantillon pris après le transfert de charges et l'échantillon pris après la deuxième réinitialisation et il convertit la différence entre ces échantillons. La lecture du signal utile et du signal de réinitialisation se fait ligne par ligne ; la réinitialisation peut se faire ligne par ligne ou globalement pour toute la matrice.
On va maintenant détailler un chronogramme de fonctionnement du pixel de la figure 1 .
La figure 2 représente un chronogramme avec des lignes respectives représentant les signaux GR, TG, SEL,, RST définis précédemment. Ce chronogramme est celui d'une lecture différentielle des signaux, qui est le mode de lecture préféré.
Le signal GR définit, par son front de descente, le début d'une période d'intégration T, commune à tous les pixels.
Le signal TG définit par son front de descente, la fin de la période d'intégration, commune à tous les pixels.
Avant la fin de la période d'intégration, le capteur exécute une opération de réinitialisation pour tous les pixels à la fois. Cette opération se fait à l'aide des signaux RST et SHT.
Le signal SHT peut être au niveau bas (blocage du transistor T6) ou au niveau haut (mise en conduction du transistor T6) pendant la plus grande partie de la durée d'intégration ; il est représenté au niveau bas sur la figure 2 en trait plein, le trait pointillé indiquant qu'il pourrait facultativement être au niveau haut; il doit impérativement être au niveau haut au moment des fronts de descente des signaux RST, ces fronts représentant l'instant de réinitialisation proprement dit ; il doit être remis au niveau bas lors de l'opération de transfert de charges résultant de l'éclairement et lors de la lecture du signal utile sur le conducteur de colonne.
Les signaux SHT et RST peuvent avoir des fronts de descente simultanés ou différents ; ils ont de préférence des fronts de descente simultanés.
Le signal TG au niveau haut est un bref signal qui transfère les charges photogénérées, de la photodiode vers le nœud de stockage. Il commence après la phase de réinitialisation globale ci-dessus et sa fin définit la fin du temps d'intégration. Le signal SEL, est le signal de sélection d'une ligne de pixel de rang i. La lecture des signaux se fait ligne par ligne et le signal SEL, définit quelle est la ligne lue, que ce soit pour la lecture du signal utile représentant les charges photogénérées ou pour la lecture du niveau de réinitialisation des pixels de la ligne. Les signaux de sélection des autres lignes, non représentés, se succèdent et ne se recouvrent pas. Le signal SEL, est activé pendant la lecture des charges utiles et pendant la lecture du niveau de réinitialisation.
L' impulsion SEL,, postérieure au signal TG, autorise la lecture des charges utiles, en faisant fonctionner le transistor T4 en suiveur de tension pour reporter le potentiel du nœud de stockage sur le conducteur de colonne. Ce potentiel est échantillonné par un signal SHS dans un échantillonneur- bloqueur en pied de colonne. Pendant ce temps, le signal SHT est impérativement au niveau bas, ce qui déconnecte la capacité auxiliaire.
Une deuxième opération de réinitialisation est effectuée par les signaux RST et SHT. Elle est semblable à la première : le signal SHT est en principe resté au niveau bas après l'opération de lecture des charges utiles ; il doit impérativement être au niveau haut au moment du front de descente du deuxième signal RST. Il reste de préférence au niveau haut lors de l'opération de lecture du niveau de réinitialisation sur le conducteur de colonne pendant le signal SEL,. Cette lecture est faite postérieurement au deuxième créneau RST. Un échantillonnage du niveau de réinitialisation, par un signal SHR, est fait en pied de colonne après le deuxième créneau RST et pendant le créneau SEL,.
La figure 3 représente un deuxième mode de réalisation de l'invention. Les éléments principaux du pixel ne seront pas décrits à nouveau, seules les différences avec la figure 1 seront expliquées.
Le nœud de stockage capacitif NS est ici relié au nœud de lecture capacitif NL par la capacité auxiliaire CA. Cette capacité peut être court- circuitée par le transistor auxiliaire T6 pour la neutraliser, c'est-à-dire ici pour la remplacer par une connexion habituelle directe entre le nœud de stockage et le nœud de lecture. Le signal de commande de mise en conduction de ce transistor est un signal SHT. Contrairement au pixel de la figure 1 , le signal SHT est au niveau haut pour neutraliser la capacité (en la court-circuitant) et au niveau bas pour l'activer. La valeur de la capacité CA est au moins quatre fois supérieure à la capacité CL et à la valeur de la capacité Cs.
Le potentiel du nœud de stockage est réinitialisé par le transistor T2 commandé par un signal RSTa. Par ailleurs, le potentiel du nœud de lecture NL peut être réinitialisé par un autre transistor de réinitialisation T7 commandé par un signal RSTb qui peut facultativement être le même que le signal RSTa. Ce transistor de réinitialisation du nœud de lecture est relié entre le nœud de lecture et un potentiel de référence égal à Vref. Ce signal commande la mise en conduction du transistor T7 pour mettre le nœud de lecture au potentiel Vref, au bruit kTC près, de la même manière que le signal RSTa commande la mise en conduction du transistor T2 pour mettre le nœud de stockage au potentiel Vref.
Le fonctionnement de ce pixel est globalement le même que celui qui a été décrit en référence aux figures 1 et 2, avec la différence suivante : au lieu que la capacité CA soit mise en service par la mise en conduction du transistor auxiliaire T6, elle est mise en service par le blocage du transistor T6 et mise hors service par la mise en conduction du transistor T6.
Les nœuds de stockage et de lecture sont réinitialisés séparément par des signaux RSTa et RSTb, aussi bien lors de la première réinitialisation (avant la fin de la durée d'intégration T,) que lors de la deuxième réinitialisation après la lecture des charges photogénérées au moment du créneau SEL,.
Le chronogramme de la figure 4 décrit cette réinitialisation.
Les créneaux RSTa et RSTb peuvent être simultanés ou non. Un seul signal RSTa peut d'ailleurs être utilisé pour commander les transistors T2 et T7. Leurs fronts de descente sont de préférence simultanés. Pendant ces fronts de descente simultanés ou non simultanés, le signal SHT doit être au niveau bas pour que la capacité CA soit en service. Son niveau pendant la durée d'intégration qui précède cette première réinitialisation est indifférent. Il est remis au niveau haut pour neutraliser la capacité CA lors de l'opération de transfert de charges résultant de l'éclairement (créneau TG) et lors de la lecture du signal utile sur le conducteur de colonne. La lecture du signal utile a lieu pendant le signal de sélection SEL, ; un signal d'échantillonnage SHS, non représenté sur la figure 4 mais analogue à celui de la figure 2, est émis dans le circuit d'échantillonnage en pied de colonne pendant le créneau
Comme pour le pixel de la figure 1 , une deuxième opération de réinitialisation est effectuée par des deuxièmes signaux RSTa, RSTb, et SHT après la lecture du signal utile. Elle est semblable à la première :
- les deuxièmes signaux RSTa et RSTb peuvent avoir des fronts de montée simultanés ou différents ; ils ont de préférence des fronts de descente simultanés (figure 4) ;
- le signal SHT est en principe resté au niveau haut après l'opération de lecture des charges utiles ; il doit impérativement être au niveau bas pour activer la capacité auxiliaire au moment des fronts de descente des deuxièmes signaux RSTa et RSTb, que ceux-ci soient simultanés ou non. Il reste de préférence au niveau bas pendant la lecture du niveau de réinitialisation du nœud de stockage ; la lecture du niveau de réinitialisation a lieu pendant le créneau du signal de sélection SEL, ; un signal d'échantillonnage SHR, non représenté sur la figure 4 mais analogue à celui de la figure 2, postérieur à la fin des signaux RSTa et RSTb, est émis dans le circuit d'échantillonnage en pied de colonne pendant le créneau SEL,.
Comme dans le fonctionnement du pixel de la figure 1 , la capacité équivalente du nœud de stockage et du nœud de lecture au moment des réinitialisations a pour valeur à peu près la somme des capacités Cs, CL et CA, cette dernière pouvant être considérée comme étant en parallèle avec les capacités Cs et CL du fait qu'au moment de la réinitialisation la capacité CA a une armature au potentiel fixe Vref. Inversement, au moment du transfert de charges et de la lecture du signal utile, la capacité qui stocke les charges utiles n'est plus que Cs + CL, le facteur de conversion charge-tension devenant significativement plus élevé que si la capacité CA était toujours présente.
On remarque que les transistors de réinitialisation T2 et T7 sont reliés au même potentiel de référence Vref. Ce potentiel de référence peut être fourni soit par deux alimentations séparées mais identiques, soit par la même alimentation comme cela apparaît sur la figure 3. Si c'est par la même alimentation, il est préférable que les créneaux de niveau haut de RSTa et RSTb soient disjoints plutôt que recouvrants.
Cette variante est représentée dans le chronogramme de la figure 5. On y voit deux créneaux disjoints RSTa et RSTb, aussi bien lors de la première réinitialisation que lors de la deuxième.
La figure 6 représente un troisième mode de réalisation de l'invention, dérivé du deuxième mode. La capacité auxiliaire CA a ici une armature reliée au nœud de stockage et une autre armature qui n'est reliée qu'au transistor T7 mais pas au nœud de lecture ; le transistor T7 est ici un deuxième transistor auxiliaire servant à relier au potentiel Vref cette autre armature. Le nœud de lecture et le nœud de stockage sont directement reliés, comme à la figure 1 , mais le deuxième transistor auxiliaire T7 n'est pas relié au nœud de lecture. Le premier transistor auxiliaire T6, en parallèle avec la capacité CA et commandé par un signal SHT, met la capacité CA en service (transistor bloqué, SHT au niveau bas) ou hors service (transistor conducteur, SHT au niveau haut, capacité CA court-circuitée). Le chronogramme temporel est le même qu'aux figures 4 et 5, selon que les potentiels d'alimentation Vref sont fournis par une source d'alimentation ou par deux sources d'alimentation indépendantes. Les signaux RSTa et RSTb servent respectivement à rendre conducteurs les transistors T2 et T7 comme à la figure 3. Le premier transistor auxiliaire T6 est rendu conducteur par les moyens de commande pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert de charges de la photodiode vers le nœud de stockage mais pas pendant des instants de réinitialisation du potentiel du nœud de stockage. Le deuxième transistor auxiliaire T7 est rendu conducteur à l'instant de réinitialisation du nœud de stockage par le transistor de réinitialisation T2.
Dans ce qui précède on a considéré que le transistor de sélection de ligne T5 était connecté entre la source du transistor de lecture T4 et le conducteur de colonne COL. Cependant, ce transistor T5 pourrait être connecté entre le drain du transistor de lecture et le potentiel d'alimentation Vref (ou un autre potentiel d'alimentation Vdd) qui alimente le transistor de lecture. La figure 7 représente cette solution dans le deuxième mode de réalisation (capacité en série entre le nœud de stockage et le nœud de lecture). La même solution peut être utilisée pour les autres modes.
La capacité auxiliaire CA doit avoir une valeur aussi élevée que possible pour permettre une réduction significative du bruit kTC, mais elle ne doit pas réduire l'ouverture du pixel ; elle doit donc avoir une surface aussi réduite que possible. On utilisera de préférence une capacité réalisée par une grille de silicium polycristallin sur un oxyde de silicium mince recouvrant une portion de la couche active de silicium de type P dans laquelle est formée la matrice de photodiodes. Cette capacité est ainsi faite selon la même technologie que les grilles des transistors des pixels.

Claims

REVENDICATIONS
1 . Capteur d'image à pixels actifs fonctionnant en mode d'obturation globale, dans lequel chaque pixel comporte une photodiode (PHD) pour intégrer des charges produites par la lumière, un nœud de stockage de charges (NS) ayant une capacité intrinsèque par rapport à une masse commune, un transistor de transfert de charges (T1 ) pour transférer les charges de la photodiode vers le nœud de stockage, un transistor (T2) de réinitialisation du potentiel du nœud de stockage, un transistor de lecture (T4) pour lire le potentiel du nœud de stockage, caractérisé en ce qu'il comprend en outre dans le pixel une capacité auxiliaire (CA) et un transistor auxiliaire (T6) connecté à la capacité auxiliaire, et dans le capteur des moyens de commande du transistor auxiliaire pour connecter la capacité auxiliaire au nœud de stockage d'une manière qui accroît la capacité totale du nœud de stockage pendant des instants de réinitialisation du potentiel du nœud de stockage mais pas pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert global de charges de la photodiode vers le nœud de stockage pour tous les pixels simultanément.
2. Capteur d'image selon la revendication 1 , caractérisé en ce que la capacité auxiliaire est en série avec le transistor auxiliaire, cet ensemble en série étant placé entre le nœud de stockage (NS) et une masse commune, le transistor auxiliaire (T6) étant rendu conducteur par les moyens de commande pendant des instants de réinitialisation du potentiel du nœud de stockage mais pas pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert de charges de la photodiode vers le nœud de stockage.
3. Capteur d'image selon la revendication 1 , caractérisé en ce que la capacité auxiliaire est en série entre le nœud de stockage (NS) et un nœud de lecture (NL) constitué par la grille du transistor de lecture (T4), le transistor auxiliaire (T6) étant placé en parallèle sur la capacité, le transistor auxiliaire étant rendu conducteur par les moyens de commande pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert de charges de la photodiode vers le nœud de stockage mais pas pendant des instants de réinitialisation du potentiel du nœud de stockage.
4. Capteur d'image selon la revendication 3, caractérisé en ce qu'il est prévu un transistor (T7) de réinitialisation du potentiel du nœud de lecture (NL), et en ce que les moyens de commande établissent des fronts de descente simultanés de signaux de commande de mise en conduction du transistor de réinitialisation du nœud de lecture et du transistor de réinitialisation du nœud de stockage.
5. Capteur d'image selon la revendication 4, caractérisé en ce que les deux transistors de réinitialisation sont reliés à deux sources de potentiel d'alimentation de même valeur mais distinctes.
6. Capteur d'image selon la revendication 1 , caractérisé en ce que la capacité auxiliaire (CA) est connectée d'un côté au nœud de stockage et de l'autre à un potentiel de référence par l'intermédiaire d'un deuxième transistor auxiliaire (T7, figure 7), le premier transistor auxiliaire (T6) étant placé en parallèle avec la capacité auxiliaire et étant rendu conducteur par les moyens de commande pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert de charges de la photodiode vers le nœud de stockage mais pas pendant des instants de réinitialisation du potentiel du nœud de stockage, et le deuxième transistor auxiliaire étant rendu conducteur à l'instant de réinitialisation du nœud de stockage par le transistor de réinitialisation (T2).
7. Capteur d'image selon l'une des revendications 1 à 6, caractérisé en ce que la capacité auxiliaire a une valeur supérieure à la capacité du nœud de stockage.
8. Procédé de fonctionnement d'un capteur d'image matriciel en mode d'obturation globale, dans lequel chaque pixel du capteur comporte une photodiode (PHD) pour intégrer des charges produites par la lumière, un nœud de stockage de charges (NS) ayant une capacité intrinsèque par rapport à une masse commune, un transistor de transfert de charges (T1 ) pour transférer les charges de la photodiode vers le nœud de stockage, un transistor (T2) de réinitialisation du potentiel du nœud de stockage, un transistor de lecture (T4) pour lire le potentiel du nœud de stockage, le fonctionnement du capteur étant un fonctionnement en mode d'obturation globale comprenant une réinitialisation simultanée des photodiodes de tous les pixels, un transfert de charges global des photodiodes vers les noeuds de stockage après une durée d'intégration commune à tous les pixels, une lecture (SHS) du niveau de potentiel du noeud de stockage, une réinitialisation du noeud de stockage, une lecture (SHR) du niveau réinitialisé, caractérisé en ce que, dans le but de réduire le niveau de bruit de réinitialisation, on prévoit dans le pixel une capacité auxiliaire (CA) et un transistor auxiliaire (T6) connecté à la capacité auxiliaire, on commande le transistor auxiliaire pour connecter la capacité auxiliaire au nœud de stockage d'une manière qui accroît la capacité totale du nœud de stockage pendant des instants de réinitialisation du potentiel du nœud de stockage mais pas pendant une opération de lecture du niveau de potentiel du nœud de stockage après une opération de transfert global de charges de la photodiode vers le nœud de stockage pour tous les pixels simultanément.
PCT/EP2014/068531 2013-08-30 2014-09-01 Capteur d'image avec bruit ktc reduit WO2015028672A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1358318A FR3010229B1 (fr) 2013-08-30 2013-08-30 Capteur d'image avec bruit ktc reduit
FR1358318 2013-08-30

Publications (1)

Publication Number Publication Date
WO2015028672A1 true WO2015028672A1 (fr) 2015-03-05

Family

ID=50097776

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2014/068531 WO2015028672A1 (fr) 2013-08-30 2014-09-01 Capteur d'image avec bruit ktc reduit

Country Status (2)

Country Link
FR (1) FR3010229B1 (fr)
WO (1) WO2015028672A1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634902A (zh) * 2016-06-13 2019-12-31 深圳大学 一种超高速快门半导体影像传感器
CN112437238A (zh) * 2019-08-26 2021-03-02 天津大学青岛海洋技术研究院 一种低kTC噪声三维图像传感器锁相像素结构
CN114374803A (zh) * 2018-05-25 2022-04-19 原相科技股份有限公司 改善感测效率的感测电路及其运行方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986297A (en) 1996-05-22 1999-11-16 Eastman Kodak Company Color active pixel sensor with electronic shuttering, anti-blooming and low cross-talk
US20040251394A1 (en) 2003-06-11 2004-12-16 Rhodes Howard E. Dual conversion gain imagers
US20060102938A1 (en) 2004-11-18 2006-05-18 Park Young-Hoon CMOS image sensor providing uniform pixel exposure and method of fabricating same
WO2006130443A1 (fr) 2005-05-27 2006-12-07 Eastman Kodak Company Pixel de photodiode pin a obturateur global
US20080210986A1 (en) 2007-03-02 2008-09-04 Micron Technology, Inc Global shutter pixel with charge storage region
EP2079229A1 (fr) * 2008-01-10 2009-07-15 Stmicroelectronics Sa Circuit de pixel pour volet électronique global
WO2010124289A1 (fr) 2009-04-24 2010-10-28 Cypress Semiconductor Corporation Pixel de double échantillonnage corrélé en pixels
US20120154656A1 (en) * 2010-12-15 2012-06-21 Sony Corporation Solid-state imaging element, driving method, and electronic apparatus
US20120175499A1 (en) 2008-04-07 2012-07-12 Cmosis Nv Pixel array with global shutter
US20130001403A1 (en) * 2011-06-30 2013-01-03 Sony Corporation Imaging element, drive method for imaging element, manufacturing method for imaging element, and electronic apparatus

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7411168B2 (en) * 2005-07-28 2008-08-12 Imagerlaes, Inc. CMOS imager with wide dynamic range pixel
US20090237540A1 (en) * 2008-03-20 2009-09-24 Micron Technology, Inc. Imager method and apparatus having combined gate signals

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986297A (en) 1996-05-22 1999-11-16 Eastman Kodak Company Color active pixel sensor with electronic shuttering, anti-blooming and low cross-talk
US20040251394A1 (en) 2003-06-11 2004-12-16 Rhodes Howard E. Dual conversion gain imagers
US20060102938A1 (en) 2004-11-18 2006-05-18 Park Young-Hoon CMOS image sensor providing uniform pixel exposure and method of fabricating same
WO2006130443A1 (fr) 2005-05-27 2006-12-07 Eastman Kodak Company Pixel de photodiode pin a obturateur global
US20080210986A1 (en) 2007-03-02 2008-09-04 Micron Technology, Inc Global shutter pixel with charge storage region
EP2079229A1 (fr) * 2008-01-10 2009-07-15 Stmicroelectronics Sa Circuit de pixel pour volet électronique global
US20120175499A1 (en) 2008-04-07 2012-07-12 Cmosis Nv Pixel array with global shutter
WO2010124289A1 (fr) 2009-04-24 2010-10-28 Cypress Semiconductor Corporation Pixel de double échantillonnage corrélé en pixels
US20120154656A1 (en) * 2010-12-15 2012-06-21 Sony Corporation Solid-state imaging element, driving method, and electronic apparatus
US20130001403A1 (en) * 2011-06-30 2013-01-03 Sony Corporation Imaging element, drive method for imaging element, manufacturing method for imaging element, and electronic apparatus

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634902A (zh) * 2016-06-13 2019-12-31 深圳大学 一种超高速快门半导体影像传感器
CN110634902B (zh) * 2016-06-13 2021-08-17 深圳大学 一种超高速快门半导体影像传感器
CN114374803A (zh) * 2018-05-25 2022-04-19 原相科技股份有限公司 改善感测效率的感测电路及其运行方法
CN114374803B (zh) * 2018-05-25 2023-12-29 原相科技股份有限公司 改善感测效率的感测电路及其运行方法
CN112437238A (zh) * 2019-08-26 2021-03-02 天津大学青岛海洋技术研究院 一种低kTC噪声三维图像传感器锁相像素结构

Also Published As

Publication number Publication date
FR3010229A1 (fr) 2015-03-06
FR3010229B1 (fr) 2016-12-23

Similar Documents

Publication Publication Date Title
EP3332548B1 (fr) Procédé de commande d'un capteur d'image à pixels actifs
EP3117599B1 (fr) Procédé de capture d'image avec réduction de courant d'obscurité et faible consommation
EP1265291A1 (fr) Capteur d'image CMOS et procédé permettant d'opérer un capteur d'image CMOS avec une dynamique accrue
EP3013037B1 (fr) Pixel de capteur d'image ayant de multiples gains de noeud de détection
FR3046495A1 (fr) Pixel de detection de temps de vol
WO2014064274A1 (fr) Structure d'un pixel actif de type cmos
FR3042912A1 (fr) Capteur d'images a grande gamme dynamique
EP3289521A1 (fr) Capteur d'empreintes digitales ou palmaires
US20210360177A1 (en) Global shutter time-of-flight camera
WO2015028672A1 (fr) Capteur d'image avec bruit ktc reduit
WO2008034677A1 (fr) Capteur d'image lineaire cmos a fonctionnement de type transfert de charges
EP1627432B1 (fr) Capteur d image matriciel en technologie cmos
FR2914499A1 (fr) Procede et circuit d'obtention d'un echantillon dans un capteur d'images
WO2012107542A1 (fr) Capteur d'image lineaire a deux lignes et a pixels partages
EP3406074B1 (fr) Procédé de commande d'un capteur d'image à pixels actifs
EP3308399B1 (fr) Capteur d'image a haute dynamique, a noeud de stockage en trois parties
EP3487167B1 (fr) Capteur d'images à grande gamme dynamique
FR2924532A1 (fr) Capteur d'image a pixel a quatre ou cinq transistors avec reduction de bruit de reinitialisation
EP1269543B1 (fr) Cellule active avec memoire analogique pour un capteur photosensible realise en technologie cmos
EP3829160B1 (fr) Pixel à plage dynamique ajustable pour la réduction de bruit
FR3111014A1 (fr) Capteur d’image matriciel à sensibilité élevée
FR3131421A1 (fr) Capteur d'images et procédé de commande d'un tel capteur
FR2995725A1 (fr) Procede de commande d'un pixel cmos

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14757953

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14757953

Country of ref document: EP

Kind code of ref document: A1