FR2995725A1 - Procede de commande d'un pixel cmos - Google Patents

Abstract

L'invention concerne un procédé de commande d'un pixel (100) comportant au moins une photodiode (101) reliée à un point de lecture (SENSE) par l'intermédiaire d'un transistor MOS (103), dans lequel une information représentative du potentiel du point de lecture (SENSE) est lue pendant une première période de fermeture du transistor.

Description

B11980 - 12-GR3-0489FR01 1 PROCÉDÉ DE COMMANDE D'UN PIXEL CMOS Domaine de l'invention La présente invention concerne les capteurs d'image, et vise plus particulièrement un capteur CMOS et un procédé de commande des pixels de ce capteur.

Exposé de l'art antérieur Un pixel d'un capteur d'image CMOS comporte essentiellement une photodiode utilisée en inverse, dont la capacité de jonction est déchargée par un photocourant en fonction d'une intensité lumineuse reçue. La mesure du niveau d'éclairement reçu par un pixel s'effectue par la mesure de la tension aux bornes d'une diode de point de lecture sur laquelle est transférée la tension aux bornes de la photodiode. Ce transfert est effectué à des instants choisis parmi lesquels la fin d'une phase, dite d'acquisition d'image ou d'intégration, avant et après laquelle le pixel est réinitialisé par rechargement de sa photodiode. La diminution de la tension aux bornes de la photodiode pendant l'intégration est proportionnelle à l'intensité lumineuse reçue. Pour des intensités lumineuses élevées, le photocourant peut être tel que la décharge de la capacité de jonction pendant la phase d'intégration nuit à la mesure. En particulier, au-delà d'un certain seuil d'intensité lumineuse, qui dépend du temps d'intégration et des caracté- B11980 - 12-GR3-0489FR01 2 ristiques des éléments du pixel, la photodiode atteint, avant la fin du temps d'intégration, un niveau de décharge dit de saturation, au-delà duquel les différences de luminosité ne sont plus discriminées.

Il serait souhaitable de pouvoir augmenter la plage dynamique des capteurs CMOS, c'est-à-dire la plage dans laquelle des niveaux d'éclairement distincts peuvent être discriminés par le capteur. Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de pallier tout ou partie des inconvénients des capteurs CMOS existants. Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de commande d'un pixel CMOS 15 palliant tout ou partie des inconvénients des procédés existants. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de commande d'un pixel comportant au moins une photodiode reliée à un point de lecture par l'intermédiaire 20 d'un premier transistor MOS, dans lequel une information représentative du potentiel du point de lecture est lue pendant une première période de fermeture du premier transistor. Selon un mode de réalisation de la présente invention, après la première période, le point de lecture est réinitialisé 25 et une information représentative du potentiel du point de lecture est lue pendant une deuxième période de fermeture du premier transistor. Selon un mode de réalisation de la présente invention, avant ladite première période, le point de lecture est 30 réinitialisé et une information représentative du potentiel du point de lecture est lue pendant une première période d'ouverture dudit transistor. Selon un mode de réalisation de la présente invention, après la première période, une information représentative du B11980 - 12-GR3-0489FR01 3 potentiel du point de lecture est lue pendant une deuxième période d'ouverture du premier transistor. Selon un mode de réalisation de la présente invention, la période susmentionnée est prévue à la fin d'une phase 5 d'intégration, pour transférer les charges accumulées dans la photodiode sur le point de lecture. Selon un mode de réalisation de la présente invention, au moins une photodiode est reliée à un point de lecture par l'intermédiaire d'un premier transistor MOS, ce capteur 10 comportant un circuit configuré pour commander le pixel. Selon un mode de réalisation de la présente invention, le pixel comporte en outre un deuxième transistor MOS reliant le point de lecture à un rail d'alimentation du pixel. Selon un mode de réalisation de la présente invention, 15 le pixel comporte en outre un troisième transistor MOS de sélection du pixel. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 20 de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente un schéma électrique d'un exemple de pixel d'un capteur d'image CMOS ; la figure 2 illustre l'évolution de signaux de 25 commande du pixel de la figure 1 selon un exemple de procédé de commande ; les figures 3A et 3B illustrent schématiquement des transferts de charge dans un pixel commandé selon le procédé de la figure 2 ; 30 la figure 4 illustre l'évolution de signaux de commande du pixel de la figure 1 selon un mode de réalisation d'un procédé de commande ; et la figure 5 représente un schéma électrique partiel d'un mode de réalisation d'un capteur d'images CMOS.

B11980 - 12-GR3-0489FR01 4 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 1 est un schéma électrique d'un exemple d'un pixel 100 d'un capteur d'image CMOS. Le pixel 100 comprend une photodiode 101 dont l'anode est connectée à un rail d'alimentation basse, généralement la masse, et dont la cathode K, ou point d'acquisition, est reliée, par l'intermédiaire d'un transistor de transfert 103, à un point de lecture SENSE. Le point de lecture SENSE est relié, par un transistor de réinitialisation 105, à un rail d'alimentation haute VRT. Le point SENSE est de plus relié à la masse par l'intermédiaire d'une diode 104 de point de lecture, l'anode de la diode 104 étant côté masse, et la cathode de la diode 104 étant côté point SENSE. Dans cet exemple, l'anode de la diode 104 est directement connectée à la masse, et la cathode de la diode 104 est directement connectée au point SENSE. La diode 104 sert d'élément de stockage de charges transférées de la photodiode 101 sur le point SENSE pendant une opération de lecture du pixel. Le point SENSE est par ailleurs relié à la grille d'un transistor 107 monté en source suiveuse. Le drain du transistor 107 est connecté au rail d'alimentation haute VRT, et la source du transistor 107 est reliée, par un transistor de lecture 109, à une ligne de bits 110 d'un réseau matriciel comportant le pixel. Dans cet exemple, la ligne de bits 110 est reliée à un élément 111 de mesure de différence de potentiel. L'élément 111 comprend des première et deuxième entrées reliées à la ligne 110 respectivement par l'intermédiaire d'un transistor Tl et par l'intermédiaire d'un transistor T2. Les première et deuxième entrées de l'élément 111 sont en outre reliées à la masse respectivement par l'intermédiaire d'un condensateur Cl et par l'intermédiaire d'un condensateur C2. L'élément 111 comprend une sortie fournissant un signal VLL représentatif de la différence de potentiel appliquée entre sa première borne d'entrée et sa B11980 - 12-GR3-0489FR01 deuxième borne d'entrée. Dans l'exemple représenté, tous les transistors sont des transistors MOS à canal N. Les figures 2, 3A et 3B illustrent le fonctionnement d'un exemple de procédé de commande du pixel 100 de la figure 1. 5 La figure 2 est un chronogramme illustrant l'évolution de signaux de commande RST, TG et READ appliqués respectivement sur la grille du transistor de réinitialisation 105, sur la grille du transistor de transfert 103, et sur la grille du transistor de lecture 109, lors d'une séquence de lecture de la 10 valeur du pixel 100 à la fin d'une phase d'intégration TI (seulement partiellement représentée sur la figure 2). Pendant la phase d'intégration TI, le transistor de transfert 103 est maintenu ouvert (non passant), de façon à isoler le point d'acquisition K du point de lecture SENSE. Dans 15 cet exemple, le signal TG est maintenu à un état bas, par exemple -0,8 V. Les charges électriques générées dans la photodiode 101 sous l'effet de la lumière entraînent une diminution progressive du potentiel du point d'acquisition K. Avant la fin de la période d'intégration TI, le 20 transistor 105 est fermé (rendu passant) de façon à initialiser le potentiel du point de lecture SENSE au potentiel d'alimentation haut VRT, par exemple 2,5 V, puis le transistor 105 est ouvert de façon à isoler le point de lecture SENSE du rail d'alimentation haute VRT. Dans cet exemple, le signal RST est 25 mis à un état haut, par exemple 3,3 V, pendant une impulsion 201, puis remis à un état bas, par exemple 1 V. Après l'étape de réinitialisation du point SENSE, le potentiel du point SENSE est lu et mémorisé, comme illustré par la flèche Ll de la figure 2, de façon à constituer une référence 30 pour une étape ultérieure de mesure du niveau de décharge de la photodiode. Dans cet exemple, le signal READ est mis à un état haut, par exemple 3,3 V, pendant la séquence de lecture du pixel 100, par exemple à partir du front montant de l'impulsion 201 et jusqu'à la réinitialisation du pixel en vue d'une nouvelle phase 35 d'intégration. Ainsi, pendant toute la séquence de lecture, le B11980 - 12-GR3-0489FR01 6 potentiel du point SENSE est reporté sur la ligne de bits 110 par l'intermédiaire des transistors 107 et 109. Dans cet exemple, lors de l'étape de lecture Ll, le signal SH1 (non visible sur la figure 2) de commande du transistor Tl est mis à un état haut pendant une impulsion, de façon à charger le condensateur Cl à une valeur VI,' représentative du potentiel du point SENSE, puis le signal SH1 est remis à un état bas. Après l'étape de lecture Ll, le transistor de transfert 103 est fermé de façon à provoquer le transfert des charges photogénérées accumulées dans la photodiode vers le point de lecture SENSE. Le potentiel du point SENSE diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulée dans la photodiode, et donc de l'intensité lumineuse reçue par la photodiode pendant la phase d'intégration Tl. Dans cet exemple, le signal TG est mis à un état haut, par exemple 3,3 V, pendant une période ou impulsion 203, puis remis à l'état bas. Le front descendant 204 de l'impulsion 203 marque la fin de la phase d'intégration Tl. Après la fin de la phase d'intégration Tl, le potentiel du point SENSE est à nouveau lu, comme illustré par la flèche L2 de la figure 2. Dans cet exemple, lors de l'étape de lecture L2, le signal READ est toujours à l'état haut, et le signal SH2 (non visible sur la figure 2) de commande du transistor T2 est mis à un état haut pendant une impulsion, de façon à charger le condensateur C2 à une valeur VL2 représentative du potentiel du point SENSE, puis le signal SH2 est remis à un état bas. La valeur VLL de sortie du pixel est égale à VL1 VL2- Cette valeur est représentative de l'intensité 30 lumineuse reçue par la photodiode pendant la phase d'intégration Ti. Après l'étape de lecture L2, le pixel est réinitialisé en vue d'une nouvelle phase d'intégration. Dans cet exemple, le signal READ est remis à l'état bas, puis les transistors de 35 transfert 103 et de réinitialisation 105 sont fermés simul- B11980 - 12-GR3-0489FR01 7 tanément, ce qui provoque l'évacuation de toutes les charges stockées dans la photodiode 101 vers le rail d'alimentation haute VRT, par l'intermédiaire des transistors 103 et 105. La tension aux bornes de la photodiode 101 devient alors égale à la 5 tension naturelle de la diode, qui résulte des niveaux de dopage, par exemple de l'ordre de 1,5 V. Dans l'exemple représenté, le signal RST est mis à l'état haut pendant une impulsion 206, et, simultanément, le signal TG est mis à l'état haut pendant une impulsion 207, puis les signaux RST et TG sont 10 remis à leurs états bas. Le front descendant 208 de l'impulsion 207 marque le début d'une nouvelle phase d'intégration TI. Les figures 3A et 3B illustrent schématiquement des transferts de charges de la photodiode 101 (point d'acquisition K) vers le point de lecture SENSE par l'intermédiaire du 15 transistor 103 du pixel 100 de la figure 1, lorsque le pixel est commandé selon la séquence décrite en relation avec la figure 2. Les figures 3A et 3B représentent les transferts respectivement dans le cas d'une illumination faible et dans le cas d'une illumination forte. 20 A un instant 301, proche de la fin de la phase d'intégration TI mais précédant l'impulsion 203 de transfert des charges photogénérées, par exemple au moment de l'étape Ll de lecture du potentiel de référence du point SENSE, la photodiode 101 contient une quantité de charges photogénérées propor- 25 tionnelle à l'intensité lumineuse reçue par le pixel depuis le début de la phase d'intégration Tl. Le point SENSE est à un potentiel de référence proche du potentiel d'alimentation VRT du pixel et ne contient pas de charges photogénérées. A un instant 302 de l'impulsion 203, c'est-à-dire 30 pendant qu'un signal de commande en fermeture est appliqué sur la grille du transistor 103, le transistor 103 est à l'état fermé. Dans l'exemple représenté, à l'instant 302, les charges photogénérées accumulées dans la photodiode 101 depuis le début de la phase d'intégration Tl ont été transférées sur le point 35 SENSE.

B11980 - 12-GR3-0489FR01 8 A un instant 303 après la fin de l'impulsion de transfert 203, par exemple au moment de la deuxième étape L2 de lecture du potentiel du point SENSE, le transistor 103 est à l'état ouvert. Les charges photogénérées pendant la phase d'intégration TI sont stockées sur le point SENSE. En pratique, afin de maximiser le facteur de conversion charge/tension, la capacité de rétention de charges photogénérées sur le point SENSE à l'instant 303 est inférieure à la capacité de rétention de charges photogénérées dans la photodiode à l'instant 301. En cas d'exposition lumineuse faible à modérée, ceci ne pose pas de problème particulier. En revanche, en cas d'exposition lumineuse forte, une partie des charges photogénérées est perdue après le transfert de ces charges de la photodiode vers le point SENSE. Ceci est illustré par les figures 3A et 3B sur lesquelles il apparaît qu'en cas d'exposition lumineuse faible (figure 3A), la quantité de charges photogénérées stockées dans la photodiode à l'instant 301 et la quantité de charges photogénérées stockées sur le point SENSE à l'instant 303 sont identiques, alors qu'en cas d'exposition lumineuse forte (figure 3B), la quantité de charges photogénérées stockées dans la photodiode à l'instant 301 est supérieure à la quantité de charges photogénérées stockées sur le point SENSE à l'instant 303. Il en résulte une mauvaise discrimination des niveaux de luminosité élevés. En d'autres termes, le niveau de saturation VSAT du pixel est lié non seulement à la capacité de rétention de charges de la photodiode 101, mais aussi à la capacité de rétention de charges du point SENSE. Les inventeurs ont constaté que, pendant l'impulsion 203 de commande en fermeture du transistor 103, la capacité de rétention de charges du point SENSE est supérieure à sa capacité de rétention de charges lorsque le transistor 103 est à l'état ouvert. Ceci s'explique notamment par le fait que, lorsque le transistor 103 est à l'état fermé, la capacité du point SENSE est augmentée de la capacité surfacique de grille du transistor B11980 - 12-GR3-0489FR01 9 103. Ceci est illustré par la figure 3B sur laquelle il apparaît que, dans l'exemple représenté, à l'instant 302, la totalité des charges photogénérées contenues dans la photodiode à l'instant 301 sont stockées sur le point SENSE, et que c'est seulement par la suite, lors de la réouverture du transistor 103, qu'une partie des charges est perdue, par exemple évacuée vers le rail d'alimentation haute VRT du fait de fuites à travers le transistor de réinitialisation 105 (figure 3B). La figure 4 illustre un exemple d'un mode de réalisation d'un procédé de commande du pixel 100 de la figure 1. Plus particulièrement, la figure 4 est un chronogramme illustrant l'évolution des signaux de commande RST, TG et READ appliqués respectivement sur la grille du transistor de réinitialisation 105, sur la grille du transistor de transfert 103, et sur la grille du transistor de lecture 109, lors d'une séquence de lecture de la valeur du pixel 100 à la fin d'une phase d'intégration TI (seulement partiellement représentée sur la figure 4). Le procédé de commande de la figure 4 comprend les 20 mêmes étapes que le procédé de la figure 2. Dans l'exemple représenté, les signaux RST, TG et READ comprennent les mêmes impulsions que dans l'exemple de la figure 2. Le procédé de commande de la figure 4 diffère du procédé de la figure 2 en ce qu'il comprend en outre, pendant la 25 période de fermeture du transistor de transfert 103 précédant la fin de la phase d'intégration TI, c'est-à-dire pendant l'impulsion 203 dans cet exemple, une étape Ll' de lecture et de mémorisation du potentiel du point SENSE. En pratique, lorsque l'impulsion de transfert 203 est 30 appliquée sur la grille du transistor 103, le transfert des charges photogénérées de la photodiode vers le point SENSE s'effectue presque instantanément dès le début de l'impulsion 203. On prévoit ici de réaliser la lecture Ll' avant la fin de l'impulsion 203, mais après que la totalité des charges 35 photogénérées accumulées dans la photodiode aient été trans- B11980 - 12-GR3-0489FR01 10 férées sur le point SENSE. Le potentiel lu à l'étape Ll' est ainsi représentatif du niveau d'intensité lumineuse reçu par la photodiode depuis le début de la phase d'intégration Tl. On notera que du fait de la variation de capacité du 5 point SENSE en fonction de l'état, ouvert ou fermé, du transistor 103, pour une quantité de charges électriques donnée stockée sur le point SENSE, le potentiel du point SENSE varie lui aussi en fonction de l'état, ouvert ou fermé, du transistor 103. Plus particulièrement, pour une quantité de charges 10 électriques donnée stockée sur le point SENSE, le potentiel du point SENSE est plus faible lorsque le transistor 103 est à l'état ouvert que lorsqu'il est à l'état fermé. Dans cet exemple, le procédé de commande comprend en outre, après la fin de la phase d'intégration Tl, une étape de 15 réinitialisation du point SENSE suivie d'une étape de fermeture du transistor de transfert 103, et, pendant l'étape de fermeture du transistor 103, une étape L2' de lecture du potentiel du point SENSE. Le potentiel lu à l'étape L2' constitue une référence pour déterminer, à partir du potentiel mesuré à 20 l'étape Ll', le niveau de décharge de la photodiode pendant la phase d'intégration Tl. Dans l'exemple représenté, le point SENSE est réinitialisé au potentiel d'alimentation haut VRT peu après la fin de l'étape de lecture L2, par l'application d'une impulsion haute 402 sur le signal RST. Entre la fin de 25 l'impulsion 402 et le début des impulsions 206 et 207 de réinitialisation complète du pixel, une impulsion haute 403 est appliquée sur le signal TG pour fermer le transistor 103. L'étape de lecture L2' est mise en oeuvre pendant l'impulsion 403. 30 Si l'on désigne par VLiT le potentiel lu à l'étape Ll', et par VL2T le potentiel lu à l'étape L2', la valeur VL2' VL1' est représentative de l'intensité lumineuse reçue par le pixel pendant la phase d'intégration.

B11980 - 12-GR3-0489FR01 11 Selon un aspect, on prévoit, au moins dans les cas de forte exposition lumineuse, d'utiliser la valeur VL2' VL1' comme valeur de sortie du pixel 100. Un avantage est que, lors de l'étape de lecture Ll', la capacité de rétention de charges du point SENSE est supérieure à sa capacité de rétention de charges lors de l'étape de lecture L2. Utiliser la valeur VL2' VL1' comme valeur de sortie du pixel permet donc de repousser le niveau saturation du pixel par rapport au procédé de la figure 2, et donc d'améliorer la discrimination des niveaux de luminosité élevés. Un autre avantage du mode de réalisation proposé est qu'il ne nécessite aucune modification de la structure du pixel ni l'ajout de composants supplémentaires au pixel. A titre d'exemple, on peut prévoir d'utiliser comme 15 valeur de sortie du pixel la valeur VL2' - VL1' lorsque l'exposition lumineuse est supérieure à un seuil, et la valeur VL1 VL2 lorsque l'exposition lumineuse est inférieure à ce seuil. Utiliser la valeur VL1 VL2 lorsque l'intensité lumineuse reçue est éloignée du niveau de saturation du pixel, 20 permet de maximiser le potentiel lu sur le point SENSE et donc d'améliorer la discrimination des niveaux de luminosités ainsi que le rapport signal sur bruit à faible niveau de signal. On notera que l'ordre de grandeur du niveau de luminosité reçu par le pixel pendant une phase d'intégration Tl peut être prédit, en 25 se basant par exemple sur une ou plusieurs images précédemment enregistrées par le capteur. Dans ce cas, on peut choisir de n'effectuer qu'une partie des étapes du procédé de la figure 4, pour obtenir soit la valeur VL2' VL1' soit la valeur VL1 VL2 en fonction du niveau de luminosité prédit. 30 A titre de variante, on peut prévoir de n'utiliser que la valeur VL2' VL1' comme valeur de sortie du pixel, quel que soit le niveau d'éclairement du pixel. Dans une autre variante de réalisation, on peut prévoir d'utiliser comme valeur de sortie du pixel la valeur 35 VL2 - vLiT lorsque l'exposition lumineuse est supérieure à un B11980 - 12-GR3-0489FR01 12 premier seuil, la valeur VI,' VL2 lorsque l'exposition lumineuse est inférieure à un second seuil inférieur au premier seuil, et une combinaison de ces valeurs lorsque l'exposition lumineuse est comprise entre les premier et second seuils.

La figure 5 représente un schéma électrique partiel d'un exemple d'un mode de réalisation d'un capteur d'images CMOS. Dans cet exemple, un seul pixel 100 a été représenté, identique au pixel 100 décrit en relation avec la figure 1. Bien entendu, un même capteur pourra comprendre un grand nombre de pixels identiques disposés en lignes et/ou en colonnes. Dans l'exemple représenté, le capteur comprend au moins deux éléments 501 et 502 de mesure de différence de potentiel, reliés à la ligne de lecture 110 du pixel 100. L'élément 501 comprend des première et deuxième entrées reliées à la ligne 110 respectivement par l'intermédiaire d'un transistor MOS Tl et par l'intermédiaire d'un transistor MOS T2. Les première et deuxième entrées de l'élément 501 sont en outre reliées à la masse respectivement par l'intermédiaire d'un condensateur Cl et par l'intermédiaire d'un condensateur C2.

L'élément 501 comprend une sortie fournissant un signal VLL représentatif de la différence de potentiel appliquée entre sa première borne d'entrée et sa deuxième borne d'entrée. L'élément 502 comprend des première et deuxième entrées reliées à la ligne 110 respectivement par l'intermédiaire d'un transistor MOS T3 et par l'intermédiaire d'un transistor MOS T4. Les première et deuxième entrées de l'élément 502 sont en outre reliées à la masse respectivement par l'intermédiaire d'un condensateur C3 et par l'intermédiaire d'un condensateur C4. L'élément 502 comprend une sortie fournissant un signal VHL représentatif de la différence de potentiel appliquée entre sa première borne d'entrée et sa deuxième borne d'entrée. Les transistors Tl, T2, T3 et T4 reçoivent respectivement sur les grilles des signaux de commande SH1, SH3, SH4 et SH2. Le capteur de la figure 5 comprend en outre des moyens 35 non représentés pour appliquer aux transistors 105, 103 et 109 B11980 - 12-GR3-0489FR01 13 des signaux de commande RST, TG et READ, selon une séquence de commande du type décrit en relation avec la figure 4. Le capteur comprend en outre des moyens non représentés pour appliquer aux grilles des transistors Tl à T4 la séquence de commande suivante : lors de l'étape de lecture Ll, fermer le transistor Tl et ouvrir les transistors T2 à T4 ; lors de l'étape de lecture Ll', fermer le transistor T4 et ouvrir les transistors Tl à T3 ; lors de l'étape de lecture L2, fermer le transistor T2 et ouvrir les transistors Tl, T3 et T4 ; et lors de l'étape de lecture L2', fermer le transistor T3 et ouvrir les transistors Tl, T2 et T4. A l'issue de la séquence de lecture, les condensateurs Cl à C4 stockent respectivement les valeurs VL1, VL2, VL2' et VL1'. L'élément 501 fournit un signal VLL représentatif de la différence VL1 VL2, et l'élément 502 fournit un signal VHL représentatif de la différence VL2' VL1'- On notera que deux éléments de mesure de différence peuvent être associés à chacun des pixels du capteur, ou, de préférence, les deux éléments de mesure de différence peuvent être communs à tous les pixels d'une même ligne ou d'une même colonne du capteur. Le schéma de la figure 5 comprenant quatre condensateurs d'échantillonnage etdeux amplificateurs différentiels est donné à titre indicatif seulement. Plus généralement, l'homme du métier saura utiliser toute méthode lecture/mémorisation/échantillonnage connue pour exploiter les valeurs lues aux étapes Ll, L2, Ll' et/ou L2' des procédés de commande décrits en relation avec la figure 4. A titre de variante, dans les cas où le niveau de 30 luminosité est prédit avant le début de la séquence de lecture du pixel, et où une seule des deux valeurs VL1 VL2 et VL2' VL1' est utilisée (choisie en fonction du niveau de luminosité prédit), on peut prévoir un capteur comportant un seul élément de mesure de différence de potentiel par pixel ou 35 par ligne ou colonne de pixels.

B11980 - 12-GR3-0489FR01 14 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisations décrits ne se limitent pas à l'exemple de pixel 5 décrit en relation avec les figures 1 et 5. Il apparaîtra notamment à l'homme de l'art que le procédé décrit en relation avec la figure 4, de même que le procédé décrit en relation avec la figure 2, peuvent être adaptés, sans faire preuve d'activité inventive, à tout pixel CMOS comportant une photodiode reliée à 10 un point de lecture par l'intermédiaire d'un transistor MOS. Par exemple, les modes de réalisation décrits s'appliquent à des architectures dans lesquels les transistors 105, 107 et 109 sont partagés entre plusieurs photodiodes, ainsi qu'à des architectures ne comportant pas le transistor suiveur 107.

Claims (8)

1. REVENDICATIONS1. Procédé de commande d'un pixel (100) comportant au moins une photodiode (101) reliée à un point de lecture (SENSE) par l'intermédiaire d'un premier transistor MOS (103), dans lequel une information représentative du potentiel du point de lecture (SENSE) est lue (L1') pendant une première période (203) de fermeture dudit transistor (103).
2. 2. Procédé selon la revendication 1, dans lequel, après ladite première période (203), le point de lecture (SENSE) est réinitialisé et une information représentative du potentiel du point de lecture (SENSE) est lue (L2') pendant une deuxième période (403) de fermeture dudit transistor (103).
3. 3. Procédé selon la revendication 1 ou 2, dans lequel, avant ladite première période (203), le point de lecture (SENSE) est réinitialisé et une information représentative du potentiel du point de lecture (SENSE) est lue (L1) pendant une première période d'ouverture dudit transistor (103).
4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel, après ladite première période (203), une information représentative du potentiel du point de lecture (SENSE) est lue (L2) pendant une deuxième période d'ouverture dudit transistor (103).
5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel ladite période (203) est prévue à la fin d'une phase d'intégration (Ti), pour transférer les charges accumulées 25 dans la photodiode (101) sur le point de lecture (SENSE).
6. 6. Capteur d'image comportant au moins un pixel (100) dans lequel au moins une photodiode (101) est reliée à un point de lecture (SENSE) par l'intermédiaire d'un premier transistor MOS (103), ce capteur comportant un circuit configuré pour 30 commander ledit au moins un pixel (100) selon l'une quelconque des revendications 1 à 5.
7. 7. Capteur selon la revendication 6, dans lequel ledit au moins un pixel (100) comporte en outre un deuxième transistorB11980 - 12-GR3-0489FR01 16 MOS (105) reliant le point de lecture (SENSE) à un rail d'alimentation (VRT) du pixel.
8. 8. Capteur selon la revendication 6 ou 7, dans lequel ledit au moins un pixel (100) comporte en outre un troisième 5 transistor MOS (109) de sélection du pixel.