FR3062519A1

FR3062519A1 - Capteur d'images a grande gamme dynamique et faible bruit

Info

Publication number: FR3062519A1
Application number: FR1750769A
Authority: FR
Inventors: Didier Herault; Pierre Malinge
Original assignee: STMicroelectronics Crolles 2 SAS
Current assignee: STMicroelectronics Crolles 2 SAS
Priority date: 2017-01-31
Filing date: 2017-01-31
Publication date: 2018-08-03
Anticipated expiration: 2037-01-31
Also published as: FR3062519B1; US20180220090A1; US10284798B2

Abstract

L'invention concerne un capteur d'images comportant une pluralité de pixels (100) comportant chacun une première photodiode (PPD1) reliée à un noeud capacitif de lecture (SN) par un premier transistor (101), et une deuxième photodiode (PPD2) reliée à un premier noeud capacitif de stockage (ST_M) par un deuxième transistor (107), le premier noeud capacitif (ST_M) étant relié au noeud de lecture (SN) par un troisième transistor (113), et le noeud de lecture (SN) étant relié à un noeud (VRT) d'application d'un potentiel de réinitialisation par un quatrième transistor (105).

Description

O Demande(s) d’extension :

(54) CAPTEUR D'IMAGES A GRANDE GAMME DYNAMIQUE ET FAIBLE BRUIT.

FR 3 062 519 - A1 (57) L'invention concerne un capteur d'images comportant une pluralité de pixels (100) comportant chacun une première photodiode (PPD1 ) reliée à un noeud capacitif de lecture (SN) par un premier transistor (101), et une deuxième photodiode (PPD2) reliée à un premier noeud capacitif de stockage (ST_M) par un deuxième transistor (107), le premier noeud capacitif (ST_M) étant relié au noeud de lecture (SN) par un troisième transistor (113), et le noeud de lecture (SN) étant relié à un noeud (VRT) d'application d'un potentiel de réinitialisation par un quatrième transistor (105).

100

VDD

MEM_S

GND

TG M .107

T / ST_M ç=p—ΜΈΜ_Μ

TG_S GND ...

± .109 ST S ^k .___^~l^Z z—____

1_ PPD2 J_ ____ ,_.PPDJ

TX M, 'H

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CAPTEUR D'IMAGES A GRANDE GAMME DYNAMIQUE ET FAIBLE BRUIT

Domaine

La présente demande concerne 1'imagerie à grande gamme dynamique (high dynamic range imaging en anglais).

Exposé de l'art antérieur

La demande de brevet français N°15/60206 déposée le 26 octobre 2015, et la demande de brevet français N°16/51641 déposée le 26 février 2016, décrivent des exemples de réalisation d'un capteur d'images à grande gamme dynamique.

Une particularité du capteur décrit dans ces demandes de brevet est qu'il est spécialement adapté à la détection de sources lumineuses clignotantes, par exemple des éclairages ou des feux de signalisation à diodes électroluminescentes pulsées.

Pour cela, le capteur comprend deux photodiodes par pixel, reliées à un même noeud de lecture du pixel, l'une des deux 15 photodiodes étant intégrée pendant une première période d'intégration ininterrompue, et l'autre photodiode étant intégrée

B15738 - 16-GR3-0737 pendant au moins une deuxième période d'intégration découpée en une pluralité de sous-périodes disjointes.

Bien que ce capteur présente d'excellentes performances, il serait souhaitable d'améliorer encore sa réponse, en réduisant le bruit fixe et/ou le bruit temporel généré lors de l'acquisition d'une image.

Résumé

Ainsi, un mode de réalisation prévoit un capteur d'images comportant une pluralité de pixels comportant chacun une première photodiode reliée à un noeud capacitif de lecture par un premier transistor, et une deuxième photodiode reliée à un premier noeud capacitif de stockage par un deuxième transistor, le premier noeud capacitif étant relié au noeud de lecture par un troisième transistor, et le noeud de lecture étant relié à un noeud d'application d'un potentiel de réinitialisation par un quatrième transistor, le capteur comprenant en outre un circuit de commande configuré pour, lors d'une phase de lecture d'une première valeur représentative d'un niveau d'éclairement reçu par la deuxième photodiode d'un pixel pendant une première période d'intégration, mettre en oeuvre les étapes successives suivantes :

a) fermer puis rouvrir le quatrième transistor de façon à réinitialiser le noeud de lecture ;

b) fermer le troisième transistor puis lire un premier signal représentatif du potentiel du noeud de lecture pendant que le troisième transistor est fermé ;

d) fermer le quatrième transistor de façon à réinitialiser le noeud de lecture et le premier noeud de stockage, puis rouvrir le troisième transistor ;

e) rouvrir le quatrième transistor puis fermer le troisième transistor ;

f) lire un deuxième signal représentatif du potentiel du noeud de lecture pendant que le troisième transistor est fermé ; et

g) fournir une première valeur représentative de la différence entre les deuxième et premier signaux.

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Selon un mode de réalisation, chaque pixel comprend en outre un cinquième transistor monté en source suiveuse, dont la grille est connectée au noeud de lecture, et un sixième transistor reliant la source du cinquième transistor à une piste conductrice de sortie du pixel, chaque pixel ayant sa piste de sortie reliée à l'entrée d'un convertisseur analogique-numérique du capteur, le circuit de commande étant configuré pour, à l'étape a), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie du pixel pendant que le quatrième transistor est fermé.

Selon un mode de réalisation, les premier et deuxième signaux lus respectivement aux étapes b) et f) sont des signaux numériques de sortie du convertisseur analogique-numérique relié à la piste de sortie du pixel.

Selon un mode de réalisation, dans chaque pixel, la deuxième photodiode est en outre reliée à un deuxième noeud capacitif de stockage par un septième transistor, le deuxième noeud capacitif étant relié au noeud de lecture par un huitième transistor, le circuit de commande étant configuré pour, lors d'une phase de lecture d'une deuxième valeur représentative d'un niveau d'éclairement reçu par la deuxième photodiode d'un pixel pendant une deuxième période d'intégration, mettre en oeuvre les étapes successives suivantes :

h) fermer puis rouvrir le quatrième transistor de façon à réinitialiser le noeud de lecture ;

i) fermer le huitième transistor puis lire un troisième signal représentatif du potentiel du noeud de lecture pendant que le huitième transistor est fermé ;

j ) fermer le quatrième transistor de façon à réinitialiser le noeud de lecture et le deuxième noeud de stockage, puis rouvrir le huitième transistor ;

k) rouvrir le quatrième transistor puis fermer le huitième transistor ;

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l) lire un quatrième signal représentatif du potentiel du noeud de lecture pendant que le huitième transistor est fermé ; et

m) fournir une deuxième valeur représentative de la différence entre les quatrième et troisième signaux.

Selon un mode de réalisation, le circuit de commande est configuré pour, à l'étape h), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie du pixel pendant que le quatrième transistor est fermé.

Selon un mode de réalisation, chacune des première et deuxième périodes d'intégration est découpée en une pluralité de sous-périodes disjointes, les sous-périodes de la première période d'intégration et les sous-périodes de la deuxième période d'intégration étant entrelacées.

Selon un mode de réalisation, le circuit de commande est configuré pour, lors d'une phase de lecture d'une troisième valeur représentative d'un niveau d'éclairement reçu par la première photodiode d'un pixel pendant une troisième période d'intégration, mettre en oeuvre les étapes successives suivantes :

n) fermer puis rouvrir le quatrième transistor de façon à réinitialiser le noeud de lecture ;

o) lire un cinquième signal représentatif du potentiel du noeud de lecture ;

p) fermer puis rouvrir le premier transistor de façon à transférer sur le noeud de lecture les charges photogénérées contenues dans la première photodiode ;

q) lire un sixième signal représentatif du potentiel du noeud de lecture ; et

r) fournir une troisième valeur représentative de la différence entre les cinquième et sixième signaux.

Selon un mode de réalisation, le circuit de commande est configuré pour, entre les étapes n) et o), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie du pixel pendant que le quatrième transistor est ouvert.

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Selon un mode de réalisation, la troisième période d'intégration est une période continue.

Selon un mode de réalisation, dans chaque pixel, le quatrième transistor relie le noeud d'application d'un potentiel de réinitialisation à un noeud intermédiaire, chaque pixel comportant en outre un neuvième transistor reliant le noeud intermédiaire au noeud de lecture.

Selon un mode de réalisation, dans chaque pixel, le quatrième transistor relie directement le noeud d'application d'un potentiel de réinitialisation au noeud de lecture.

Selon un mode de réalisation, chaque pixel comporte en outre un dixième transistor reliant la deuxième photodiode au noeud d'application d'un potentiel de réinitialisation.

Brève description des dessins

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1 illustre schématiquement le fonctionnement d'un capteur d'images à grande gamme dynamique selon un exemple d'un mode de réalisation ;

la figure 2 est un schéma électrique d'un exemple d'un mode de réalisation d'un capteur d'images à grande gamme dynamique ;

les figures 3 et 4 sont des chronogrammes illustrant un exemple d'un procédé de commande d'un capteur d'images à grande gamme dynamique selon un mode de réalisation ;

la figure 5 est un schéma électrique simplifié et partiel d'un exemple d'un convertisseur analogique numérique. Description détaillée

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En

B15738 - 16-GR3-0737 particulier, les divers éléments périphériques que peut comporter un capteur d'images, en plus d'une matrice de pixels (décodeurs de ligne et de colonne, circuits de lecture, circuits de conversion analogique numérique, circuits de contrôle, unités de traitement de signal, etc.) n'ont pas été détaillés, les modes de réalisation décrits étant compatibles avec les éléments périphériques usuels d'un capteur d'images, moyennant, le cas échéant, des adaptations à la portée de l'homme de l'art. Sauf précision contraire, les expressions approximativement, sensiblement, environ et de l'ordre de signifient à 10 % près, de préférence à 5 % près. Dans la présente description, on utilise le terme connecté pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices, et le terme couplé ou le terme relié, pour désigner soit une liaison électrique directe (signifiant alors connecté) soit une liaison via un ou plusieurs composants intermédiaires (résistance, diode, condensateur, etc.).

La figure 1 illustre schématiquement le fonctionnement d'un exemple d'un mode de réalisation d'un capteur d'images à grande gamme dynamique.

On considère ici un capteur configuré pour, à chaque période d'acquisition Tf_rame d'une valeur représentative du niveau d'éclairement d'un pixel, acquérir trois valeurs représentatives du niveau d'éclairement du pixel, correspondant à trois niveaux d'exposition distincts du pixel, puis reconstruire une valeur de sortie finale du pixel en tenant compte de ces trois valeurs.

Dans l'exemple de la figure 1, on considère un capteur dans lequel chaque pixel comporte deux photodiodes distinctes susceptibles d'être intégrées ou exposées simultanément, avec des temps d'exposition distincts.

Sur la figure 1, on a représenté une unique phase d'acquisition Tf_rame d'une valeur représentative du niveau d'éclairement d'un pixel du capteur. La phase d'acquisition Tf_ramecomprend une période d'intégration ininterrompue d'une première

B15738 - 16-GR3-0737 photodiode du pixel. La phase d'acquisition Tf_rame comprend en outre, parallèlement à la période d'intégration T^, c'est-à-dire chevauchant au moins en partie la période d'intégration T^, deux périodes d'intégration et T g de la deuxième photodiode du pixel. A titre de variante (non représentée), les périodes d'intégration et T g peuvent se situer en dehors de la période d'intégration T^. Dans l'exemple représenté, la durée est supérieure à la durée Tjyp qui est elle-même supérieure à la durée Tg. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. A titre de variante, les durées d'intégration Tg et Tjy[ peuvent être sensiblement identiques, ce qui permet d'améliorer les performances de détection des sources lumineuses clignotantes au prix d'une légère diminution de la dynamique. Dans l'exemple de la figure 1, la période d'intégration Tjy[ est divisée ou découpée en n sous-périodes d'intégration disjointes de durée Tj^/n, et la période d'intégration Tg est divisée en n sous-périodes d'intégration disjointes de durée Tg/n, ou n est un entier supérieur à 1, par exemple compris entre 10 et 500. Dans l'exemple représenté, les sous-périodes d'intégration de la période d'intégration Tjy[ et les sous-périodes d'intégration de la période d'intégration Tg, sont entrelacées, c'est-à-dire que deux sous-périodes successives de la période d'intégration Tjy[ sont séparées par une sous-période de la période d'intégration Tg, et que deux sous-périodes successives de la période d'intégration Tg sont séparées par une sous-période de la période d'intégration Tjy[. Dans cet exemple, les sous-périodes d'intégration de la période d'intégration T^ et les sous-périodes d'intégration de la période d'intégration Tg sont distribuées sur une période supérieure à la somme des périodes Tjv[ et Tg.

Dans l'exemple représenté, les n sous-périodes de la période d'intégration Tjy[ et les n sous-périodes de la période d'intégration Tg sont régulièrement distribuées le long d'une période sensiblement égale à la période d'intégration T^, et coïncidant sensiblement avec la période d'intégration T^. Un avantage réside alors dans la cohérence temporelle des mesures

B15738 - 16-GR3-0737 effectuées à l'issue des périodes d'intégration T^, Tjq et Tg. A titre de variante, les n sous-périodes de la période d'intégration Tjq et les n sous-périodes de la période d'intégration T g peuvent être régulièrement distribuées tout le long de la période d'acquisition Tf_rame.

On a de plus représenté sur la figure 1 un signal binaire LED représentatif de l'état d'une source lumineuse clignotante placée en vis-à-vis du pixel, par exemple une source à diodes électroluminescentes pulsées. L'état haut du signal LED correspond à un état allumé de la source lumineuse, et l'état bas du signal LED correspond à un état éteint de la source lumineuse. Dans l'exemple représenté, la source lumineuse est allumée pendant environ un sixième de la période d'intégration longue Tp, et est éteinte pendant tout le reste de la phase Tf_rame. La division des périodes d'intégration Tjq et T g en sous-périodes d'intégration disjointes, et l'étalement de ces sous-périodes le long d'une période supérieure à la somme des périodes Tjq et Tg, augmente la probabilité qu'au moins une partie de la période d'intégration Tjq et/ou au moins une partie de la période d'intégration Tg coïncide avec la phase d'allumage de la source lumineuse clignotante. Dans l'exemple représenté, une sous-période de durée Tjq/n de la période d'intégration Tjq et une sous-période de durée Tg/n de la période d'intégration Tg tombent pendant la phase d'allumage de la source lumineuse clignotante. Ainsi, une partie de la lumière émise par la source lumineuse pendant la phase d'acquisition Tf_rame est détectée par le pixel et contribue à la valeur de sortie finale du pixel. La prévision d'une période d'intégration T^ ininterrompue sur une photodiode distincte permet de garantir les bonnes performances du pixel dans des conditions de faible luminosité.

La figure 2 est un schéma électrique d'un exemple d'un mode de réalisation d'un capteur d'images à grande gamme dynamique adapté à mettre en oeuvre un fonctionnement du type décrit en relation avec la figure 1. Sur la figure 2, seul un pixel 100 du capteur a été représenté. En pratique, le capteur peut comporter

B15738 - 16-GR3-0737 une pluralité de pixels identiques ou similaires disposés en matrice selon des lignes (ou rangées) et des colonnes, ainsi que des circuits, non représentés, de commande et de lecture des pixels du capteur.

Le pixel 100 de la figure 2 comprend une première photodiode PPD1. L'anode de la photodiode PPD1 est connectée à un noeud GND d'application d'un potentiel de référence bas du capteur, par exemple la masse. La cathode de la photodiode PPD1 est reliée à un noeud de lecture capacitif SN du pixel par l'intermédiaire d'un transistor de transfert 101 dont la grille est reliée à un noeud d'application d'un signal de commande TG_L. La capacité du noeud de lecture SN est représentée schématiquement par un condensateur FD dont une première électrode est connectée au noeud SN et dont une deuxième électrode est connectée au noeud GND. En pratique, la capacité FD peut être constituée par les capacités parasites des différents éléments (pistes conductrices, transistors) connectés au noeud SN. A titre de variante, la capacité FD peut comprendre un condensateur spécifique, de façon à augmenter sa capacité maximale de stockage de charges et ainsi diminuer le gain de conversion de charges en tension. Le noeud de lecture SN est relié à un noeud al du pixel par l'intermédiaire d'un transistor 103 dont la grille est reliée à un noeud d'application d'un signal de commande TX_L. Le noeud al est luimême relié à un noeud λ/RT d'application d'un potentiel de référence haut - c'est-à-dire supérieur au potentiel du noeud GND - du capteur par l'intermédiaire d'un transistor 105 dont la grille est reliée à un noeud d'application d'un signal de commande RST.

Le pixel 100 de la figure 2 comprend en outre une deuxième photodiode PPD2. L'anode de la photodiode PPD2 est connectée au noeud GND. La cathode de la photodiode PPD2 est reliée à un premier noeud de stockage capacitif ST_M du pixel par l'intermédiaire d'un transistor de transfert 107 dont la grille est reliée à un noeud d'application d'un signal de commande TG_M. La capacité du noeud de stockage ST_M est représentée

B15738 - 16-GR3-0737 schématiquement par un condensateur MEM_M dont une première électrode est connectée au noeud ST_M et dont une deuxième électrode est connectée au noeud GND. En pratique, la capacité MEM_M peut être constituée par les capacités parasites des différents éléments (pistes conductrices, transistors) connectés au noeud ST_M. De préférence, la capacité MEM_M comprend un condensateur spécifique. La capacité MEM_M comprend par exemple un condensateur à électrodes verticales de type CDTI (de l'anglais Capacitor Deep Trench Isolation - capacité à tranchées profondes isolées) formé dans le même substrat semiconducteur que les photodiodes et transistors du pixel. La prévision d'un condensateur de type CDTI permet avantageusement de limiter la surface de substrat occupée par le pixel. Plus généralement, divers types de condensateurs peuvent être utilisés, par exemple un condensateur de type MOM (métal-oxyde-métal) , un condensateur de type MIM (métal-isolant-métal), ou un condensateur de type MOS (métal-oxyde-semiconducteur). La capacité MEM_M du noeud ST_M est de préférence supérieure à la capacité FD du noeud SN, de façon à augmenter la gamme dynamique. La cathode de la photodiode PPD2 est en outre reliée à un deuxième noeud de stockage capacitif ST_S du pixel par l'intermédiaire d'un transistor de transfert 109 dont la grille est reliée à un noeud d'application d'un signal de commande TG_S. La capacité du noeud de stockage ST_S est représentée schématiquement par un condensateur MEM_S dont une première électrode est connectée au noeud ST_S et dont une deuxième électrode est connectée au noeud GND. En pratique, la capacité MEM_S peut être constituée par les capacités parasites des différents éléments (pistes conductrices, transistors) connectés au noeud ST_S. De préférence, la capacité MEM_S comprend un condensateur spécifique. De même que la capacité MEM_M, la capacité MEM_S comprend par exemple un condensateur à électrodes verticales formé dans le même substrat semiconducteur que les photodiodes et transistors du pixel. La capacité MEM_S du noeud ST_S est de préférence supérieure à la capacité MEM_M du noeud ST_M, de façon à augmenter encore d'avantage la gamme dynamique.

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La cathode de la photodiode PPD2 est par ailleurs reliée au noeud λ/RT par l'intermédiaire d'un transistor 111 dont la grille est reliée à un noeud d'application d'un signal de commande AB. Le pixel 100 de la figure 2 comprend en outre un transistor 113 reliant le noeud ST_M au noeud al, la grille du transistor 113 étant reliée à un noeud d'application d'un signal de commande TX_M. De plus, le pixel 100 comprend un transistor 115 reliant le noeud ST_S au noeud al, la grille du transistor 115 étant reliée à un noeud d'application d'un signal de commande TX_S.

Le pixel 100 comprend par ailleurs un transistor 117 monté en source suiveuse, dont la grille est connectée au noeud de lecture SN. Le drain du transistor 117 est connecté à un noeud λ/DD d'application d'un potentiel de référence haut du capteur, par exemple égal au potentiel du noeud λ/RT, ou différent du potentiel du noeud λ/RT. Le pixel 100 comprend en outre un transistor 119 reliant la source du transistor 117 à une piste conductrice de sortie CL du pixel, qui peut être commune à plusieurs pixels du capteur, par exemple à tous les pixels d'une même colonne du capteur. La grille du transistor 119 est reliée à un noeud d'application d'un signal de commande RD.

A titre de variante, le circuit de lecture du pixel, comprenant les transistors 105, 117 et 119, peut être partagé par un ou plusieurs pixels voisins.

Dans l'exemple représenté, les transistors 101, 103, 105, 107, 109, 111, 113, 115, 117 et 119 du pixel 100 sont des transistors MOS à canal N. Les photodiodes PPD1 et PPD2 sont par exemple des photodiodes pincées (pinned photodiodes en langue anglaise), c'est-à-dire des photodiodes entièrement déplétées à l'état réinitialisé. Les modes de réalisation décrits ne se limitent toutefois pas à ces exemples particuliers.

Le capteur de la figure 2 comprend en outre un circuit de commande, non représenté, fournissant les signaux de commande AB, TG_L, TG_M, TG_S, TX_L, TX_M, TX_S, RST et RD des transistors de contrôle des pixels du capteur. Les pixels sont par exemple commandés simultanément ligne par ligne, c'est-à-dire que tous

B15738 - 16-GR3-0737 les pixels d'une même ligne reçoivent simultanément les mêmes signaux 7\B, TG_L, TG_M, TG_S, TX_L, TX_M, TX_S, RST et RD de commande de leurs transistors de contrôle. Le capteur de la figure 2 est par exemple commandé selon un procédé de commande de type à obturation déroulante (rolling shutter en anglais), c'est-àdire que la séquence de commande des transistors des pixels d'une même ligne lors d'une phase Tf_rame d'acquisition des valeurs de sortie des pixels de la ligne est répétée à l'identique pour toutes les lignes du capteur, avec un déphasage de l'ordre de Tf_rame/Nb_row ^entre deux lignes successives de pixels, où Nb_row désigne le nombre de lignes de pixels du capteur.

Les figures 3 et 4 sont des chronogrammes illustrant un exemple d'un procédé de commande d'un capteur d'images à grande gamme dynamique selon un mode de réalisation. La figure 3 représente plus particulièrement une phase d'initialisation et d'intégration d'un pixel du capteur, lors d'une phase d'acquisition Tf_rame d'une valeur représentative du niveau d'éclairement du pixel, et la figure 4 représente plus particulièrement une phase de lecture du pixel, à la fin de la phase d'acquisition Tf_rame.

Les figures 3 et 4 représentent plus particulièrement l'évolution, en fonction du temps (t) , des signaux de commande AB, TG_M, TG_S, TG_L, RST, TX_L, TX_M, TX_S, et RD du pixel 100 de la figure 2, lors d'une phase Tf_rame d'acquisition d'une valeur de sortie représentative du niveau d'éclairement du pixel. La figure 4 représente en outre des signaux AZ et RMP de commande d'un convertisseur analogique numérique relié à la piste de sortie CL du pixel 100. Dans cet exemple, le convertisseur analogique numérique est un convertisseur à rampe, le signal AZ correspondant à un signal de commande en réinitialisation d'une ou plusieurs capacités du convertisseur, et le signal RMP correspondant à un signal en forme de rampe appliqué sur un noeud de référence du convertisseur lors d'une phase de conversion d'une valeur analogique d'entrée du convertisseur en une valeur numérique de sortie.

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A titre d'exemple illustratif, le convertisseur est un convertisseur du type représenté en figure 5, comprenant :

un comparateur 501 ayant un noeud d'entrée e et un noeud de sortie o ;

un premier condensateur cl reliant le noeud e à un noeud d'entrée E du convertisseur ;

un deuxième condensateur c2 reliant le noeud e à un noeud de référence RF du convertisseur ; et un interrupteur sw, par exemple un transistor MOS à canal N, ayant un noeud de commande G (la grille du transistor MOS dans l'exemple représenté) et deux noeuds de conduction reliés respectivement au noeud e et au noeud o.

A titre d'exemple, le noeud d'entrée E du convertisseur est connecté à la piste conductrice de sortie CL du pixel, et les noeuds RF et G reçoivent respectivement les signaux RMP et AZ. Le signal délivré par le noeud o peut être utilisé pour commander la mémorisation de l'état d'un compteur numérique non représenté du convertisseur. Plus particulièrement, la conversion d'une valeur analogique appliquée sur le noeud E en une valeur numérique peut comprendre les étapes successives suivantes :

fermeture de l'interrupteur sw pour réinitialiser les capacités cl et c2, puis réouverture de l'interrupteur sw ;

application d'une rampe de tension sur le noeud RF ; et lorsque le signal de sortie du comparateur 501 change d'état, mémorisation de la valeur du compteur numérique (non représenté) du convertisseur, qui constitue la valeur numérique de sortie du convertisseur.

A un instant tO de début de la phase d'acquisition Tframe' l^es signaux AB, RST et TX_L sont à l'état haut, ce qui entraîne la fermeture (ou mise à l'état passant) des transistors 111, 105 et 103, et par conséquent l'évacuation des charges photogénérées contenues dans la photodiode PPD2 vers le noeud VRT, ainsi que la réinitialisation du noeud de lecture SN à un potentiel proche du potentiel VRT. Les signaux TG_M, TG_S, TG_L, TX_M, TX_S

B15738 - 16-GR3-0737 et RD restent quant à eux à l'état bas, de façon à maintenir les transistors 107, 109, 101, 113, 115 et 119 ouverts (bloqués).

A un instant tl postérieur à l'instant tO, le signal TG_L est mis à l'état haut, ce qui entraîne la fermeture du transistor 101, et l'évacuation des charges photogénérées contenues dans la photodiode PPD1 vers le noeud λ/RT (par l'intermédiaire des transistors 103 et 105).

A un instant t2 postérieur à l'instant tl, le signal TG_L est remis à l'état bas de façon à rouvrir le transistor 101, et ainsi isoler la photodiode PPD1 du noeud de lecture SN.

A un instant t3 postérieur à l'instant t2, le signal RST est remis à l'état bas, de façon à ouvrir le transistor 105, et ainsi isoler le noeud de lecture SN du noeud λ/RT.

A un instant t4 postérieur à l'instant t3, le signal TG_L est remis à l'état haut, ce qui entraîne la fermeture du transistor 101 et le transfert, sur le noeud de lecture SN, des charges photogénérées contenues dans la photodiode PPD1.

A un instant t5 postérieur à l'instant t4, le signal TG_L est remis à l'état bas, ce permet de rouvrir le transistor 101, et ainsi d'isoler la photodiode PPD1 du noeud de lecture SN.

L'instant t5 marque la fin d'une phase d'initialisation de la photodiode PPD1, allant de l'instant tO à l'instant t5, et le début de la période d'intégration T^ de la photodiode PPD1.

A un instant t6 postérieur à l'instant t5, le signal RST est remis à l'état haut, ce qui entraîne la fermeture du transistor 105 et la réinitialisation du noeud de lecture SN à un potentiel proche du potentiel du noeud λ/RT.

A un instant t7 postérieur à l'instant t6, le signal TX_S est mis à l'état haut, ce qui entraîne la fermeture du transistor 115, et la réinitialisation du noeud de stockage ST_S à un potentiel proche du potentiel du noeud λ/RT.

A un instant t8 postérieur à l'instant t7, le signal TX_S est remis à l'état bas, de façon à ouvrir le transistor 115 et isoler le noeud de stockage ST_S.

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A un instant t9 postérieur à l'instant t8, le signal TX_M est mis à l'état haut, ce qui entraîne la fermeture du transistor 113, et la réinitialisation du noeud de stockage ST_M à un potentiel proche du potentiel du noeud λ/RT.

A un instant tlO postérieur à l'instant t9, le signal TX_M est remis à l'état bas, de façon à ouvrir le transistor 113 et isoler le noeud de stockage ST_M.

A un instant tll postérieur à l'instant tlO, le signal AB est mis à l'état bas, de façon à fermer le transistor 111, et isoler la photodiode PPD2 du noeud λ/RT.

L'instant tll marque la fin d'une phase d'initialisation de la photodiode PPD2, allant de l'instant t6 à l'instant tll, et le début de la première sous-période d'intégration de la période d'intégration T g de la photodiode PPD2.

A un instant tl2 postérieur à l'instant tll, le signal TG_S est mis à l'état haut, ce qui entraîne la fermeture du transistor 109, et le transfert, sur le noeud de stockage ST_S, des charges photogénérées accumulées dans la photodiode PPD2 depuis l'instant tll.

A un instant tl3 postérieur à l'instant tl2, le signal TG_S est remis à l'état bas, de façon à rouvrir le transistor 109. L'instant tl3 marque la fin de la première sous-période d'intégration de la période d'intégration Tg.

A un instant tl4 postérieur à l'instant tl3, le signal AB est mis à l'état haut, de façon à fermer le transistor 111 et à réinitialiser la photodiode PPD2.

A un instant tl5 postérieur à l'instant tl4, le signal AB est remis à l'état bas de façon à isoler la photodiode PPD2 du noeud λ/RT. L'instant tl5 marque le début de la première souspériode d'intégration de la période d'intégration T^ de la photodiode PPD2.

A un instant tl6 postérieur à l'instant tl5, le signal TG_M est mis à l'état haut, ce qui entraîne la fermeture du transistor 107, et le transfert, sur le noeud de stockage ST_M,

B15738 - 16-GR3-0737 des charges photogénérées accumulées dans la photodiode PPD2 depuis l'instant tl5.

A un instant tl7 postérieur à l'instant tl6, le signal TG_M est remis à l'état bas, de façon à rouvrir le transistor 107. L'instant tl7 marque la fin de la première sous-période d'intégration de la période d'intégration T^.

La séquence de commande des signaux AB, TG_M et TG_S allant de l'instant tlO à l'instant tl7 est répétée n fois, où n est le nombre de sous-périodes en lequel sont divisées les périodes d'intégration Tjy[ et Tg de la photodiode PPD2.

Les instants de fin de la dernière sous-période d'intégration de la période d'intégration Tg, et de fin de la dernière sous-période d'intégration de la période d'intégration Tjy[, sont désignés respectivement par les références tl8 et tl9 sur les figures 3 et 4.

En passant maintenant à la figure 4, à un instant tl9' postérieur à l'instant tl9, le signal RD est mis à un état haut, de façon à fermer le transistor de lecture 119. Ainsi, un potentiel représentatif du potentiel du noeud de lecture SN est reporté sur la piste de sortie CL par l'intermédiaire des transistors 117 et 119. De plus, à un instant t20 postérieur à l'instant tl9', le signal RST est mis à l'état bas, de façon à isoler le noeud de lecture SN du noeud λ/RT.

A un instant t21 postérieur à l'instant t20, le signal AZ est mis à un état haut, de façon à provoquer la réinitialisation du ou des condensateurs d'entrée d'un convertisseur analogiquenumérique à rampe dont l'entrée est reliée à la piste conductrice de sortie CL du pixel.

A un instant t21' postérieur à l'instant t21, le signal AZ est remis à l'état bas, puis, à un instant t22 postérieur à l'instant t21', une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur.

A un instant t23 postérieur à l'instant t22, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au

B15738 - 16-GR3-0737 niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique Vpppp de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée.

A un instant t24 postérieur à l'instant t23, le signal TG_L est mis à l'état haut, ce qui entraine la fermeture du transistor 101, et le transfert, sur le noeud de lecture SN, des charges photogénérées accumulées dans la photodiode PPD1 depuis l'instant t5.

A un instant t25 postérieur à l'instant t24, marquant la fin de la période d'intégration Tp, le signal TG_L est remis à l'état bas, de façon à rouvrir le transistor 101 et isoler le noeud de lecture SN de la photodiode PPD1.

A un instant t26 postérieur à l'instant t25, une rampe de tension RMP est à nouveau appliquée sur un noeud de référence du convertisseur analogique numérique.

A un instant t27 postérieur à l'instant t26, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique Vp de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée.

L'instant t27 marque la fin d'une phase de lecture d'une première valeur de sortie νθρρρ du pixel, représentative du niveau d'éclairement reçu par la photodiode PPD1 du pixel pendant la période d'intégration continue Tp. Plus particulièrement, dans cet exemple, la première valeur de sortie νθρρρ du pixel est définie comme étant égale à la valeur Vpppp-Vp.

A un instant t28 postérieur à l'instant t27, le signal RST est mis à l'état haut, de façon à fermer le transistor 105 et réinitialiser le noeud de lecture SN à un potentiel proche du potentiel du noeud VRT.

A un instant t29 postérieur à l'instant t28, tandis que le transistor 105 est à l'état passant, le signal AZ est mis à un

B15738 - 16-GR3-0737 état haut, de façon à provoquer la réinitialisation du ou des condensateurs d'entrée du convertisseur analogique-numérique.

A un instant t30 postérieur à l'instant t29, le signal AZ est remis à l'état bas.

A un instant t31 postérieur à l'instant t30, le signal RST est remis à l'état bas, de façon à isoler le noeud de lecture SN du noeud VRT.

A un instant t32 postérieur à l'instant t31, le signal TX_M est mis à un état haut de façon à fermer le transistor 113. L'équilibrage des charges entre les noeuds SN et ST_M conduit alors à une modification du potentiel du noeud SN représentative de la quantité de charges photogénérées accumulées dans la capacité MEM_M pendant la période d'intégration Tjy[.

A un instant t33 postérieur à l'instant t32, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique.

A un instant t34 postérieur à l'instant t33, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique Vjy[ de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée.

A un instant t35 postérieur à l'instant t34, le signal RST est remis à l'état haut, de façon à fermer le transistor 105 et réinitialiser les noeuds SN et ST_M à un potentiel proche du potentiel du noeud VRT.

A un instant t36 postérieur à l'instant t35, le signal TX_M est remis à l'état bas de façon à rouvrir le transistor 113 et isoler le noeud ST_M du noeud SN. On notera qu'à cet instant, pour chaque pixel, on reproduit exactement (au bruit temporel près) le même niveau de signal sur le noeud ST_M qu'à l'instant tlO.

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A un instant t37 postérieur à l'instant t36, le signal RST est remis à l'état bas, de façon à rouvrir le transistor 105 et isoler noeud SN du noeud VRT.

A un instant t38 postérieur à l'instant t37, le signal TX_M est remis à l'état haut, de façon à fermer le transistor 113.

A un instant t39 postérieur à l'instant t38, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique.

A un instant t40 postérieur à l'instant t39, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée.

L'instant t40 marque la fin d'une phase de lecture d'une deuxième valeur de sortie Vqu^ du pixel, représentative du niveau d'éclairement reçu par la photodiode PPD2 du pixel pendant la période d'intégration discontinue Tjy[. Plus particulièrement, dans cet exemple, la deuxième valeur de sortie Vqu^ du pixel est définie comme étant égale à la valeur

A un instant t41 postérieur à l'instant t40, le signal TX_M est remis à l'état bas, de façon à fermer le transistor 113 et isoler le noeud ST_M du noeud SN.

A un instant t42 postérieur à l'instant t41, le signal RST est mis à l'état haut, de façon à fermer le transistor 105 et réinitialiser le noeud de lecture SN à un potentiel proche du potentiel du noeud VRT.

A un instant t43 postérieur à l'instant t42, tandis que le transistor 105 est à l'état passant, le signal AZ est mis à un état haut, de façon à provoquer la réinitialisation du ou des condensateurs d'entrée du convertisseur analogique-numérique.

A un instant t44 postérieur à l'instant t43, le signal AZ est remis à l'état bas.

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A un instant t45 postérieur à l'instant t44, le signal RST est remis à l'état bas, de façon à isoler le noeud de lecture SN du noeud VRT.

A un instant t46 postérieur à l'instant t45, le signal TX_S est mis à un état haut de façon à fermer le transistor 115. L'équilibrage des charges entre les noeuds SN et ST_S conduit alors à une modification du potentiel du noeud SN représentative de la quantité de charges photogénérées accumulées dans la capacité MEM_S pendant la période d'intégration Tg.

A un instant t47 postérieur à l'instant t46, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique.

A un instant t48 postérieur à l'instant t47, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique Vg de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée.

A un instant t49 postérieur à l'instant t48, le signal RST est remis à l'état haut, de façon à fermer le transistor 105 et réinitialiser les noeuds SN et ST_S à un potentiel proche du potentiel du noeud VRT.

A un instant t50 postérieur à l'instant t49, le signal TX_S est remis à l'état bas de façon à rouvrir le transistor 115 et isoler le noeud ST_S du noeud SN. On notera qu'à cet instant, pour chaque pixel, on reproduit exactement (au bruit temporel près) le même niveau de signal sur le noeud ST_S qu'à l'instant t8.

A un instant t51 postérieur à l'instant t50, le signal RST est remis à l'état bas, de façon à rouvrir le transistor 105 et isoler noeud SN du noeud VRT.

A un instant t52 postérieur à l'instant t51, le signal TX_S est remis à l'état haut, de façon à fermer le transistor 115.

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A un instant t53 postérieur à l'instant t52, une rampe de tension RMP est appliquée sur un noeud de référence du convertisseur analogique-numérique.

A un instant t54 postérieur à l'instant t53, la rampe de tension RMP atteint un niveau équivalent au niveau de la tension d'entrée du convertisseur analogique-numérique, c'est-à-dire au niveau du potentiel de la piste de sortie CL du pixel. A cet instant, une valeur numérique V^pg de sortie du convertisseur analogique numérique, représentative du potentiel de la piste de sortie CL du pixel, est lue et mémorisée.

L'instant t54 marque la fin d'une phase de lecture d'une troisième valeur de sortie Vgppg du pixel, représentative du niveau d'éclairement reçu par la photodiode PPD2 du pixel pendant la période d'intégration discontinue Tg. Plus particulièrement, dans cet exemple, la deuxième valeur de sortie Vgupg du pixel est définie comme étant égale à la valeur Vpppg-Vg.

Une valeur de sortie finale du pixel peut être déterminée en tenant compte des trois valeurs de sortie νθρρρ, ^VOUTM ^{et V}OUTS lues.

A un instant t55 postérieur à l'instant t54, le signal TX_S est remis à l'état bas. L'instant t55 marque la fin de la phase d'acquisition Tf_rame.

Un avantage du procédé de commande décrit en relation avec les figures 3 et 4 est qu'il permet de diminuer significativement le bruit généré par le capteur lors de l'acquisition d'une images, par rapport aux exemples de procédés de commande décrits dans les demandes de brevet US N°15/051545 et N°15/272206 susmentionnées.

En particulier, lors de la phase de lecture de la valeur de sortie Vqu^ (respectivement Vgppg) du pixel, le fait de lire une valeur signal Vjy[ (respectivement Vg) avant une valeur référence (respectivement VRppg) , permet de reproduire strictement les mêmes bruits de couplage et d'injection de charge lors des deux lectures, et d'obtenir ainsi une valeur de sortie Vqutm (respectivement Vgupg) très faiblement bruitée.

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En outre, le fait de lire les valeurs Vjy[ et (respectivement Vg et Vrefs) pendant que le transistor 113 (respectivement 115) est à l'état passant, permet de minimiser le bruit temporel introduit dans la valeur de sortie VoUTM (respectivement Vqu^q).

De plus, lors de la phase de lecture de la valeur de sortie VoUTM (respectivement VoUTs) du pixelr le fait de réinitialiser le convertisseur analogique-numérique (signal AZ à l'état haut) pendant que le transistor 105 est fermé (signal RST à l'état haut), plutôt qu'après la réouverture du transistor 105 (entre les instants t31 et t32 ou t45 et t46), permet de limiter l'offset en entrée du convertisseur analogique-numérique lors de la lecture des valeurs Vjv[ et (respectivement Vg et Vpppg) .

En effet, le potentiel reporté sur la piste de sortie CL du pixel lorsque le transistor 105 est fermé (entre les instants t28 et t31 ou t42 et t45), est plus proche du potentiel qui sera reporté sur la piste CL pendant la phase de numérisation de la valeur référence (respectivement Vpppp) lorsque les transistors

105 et 113 (respectivement 115) seront respectivement ouvert et fermé (entre les instants t33 et t34 ou t47 et t48) , que le potentiel qui serait reporté sur la piste de sortie CL du pixel après la réouverture du transistor 105 (entre les instants t31 et t32 ou t45 et t46).

Diverses variantes du procédé de commande décrit en relation avec les figures 3 et 4 peuvent être mises en oeuvre.

En particulier, bien que l'on ait décrit un exemple de réalisation dans lequel le transistor 103 est maintenu fermé pendant la phase de lecture de la première valeur de sortie νθρρρ du pixel, allant de l'instant t20 à l'instant t27, les modes de réalisation décrits ne se limitent pas à ce cas particulier. Le maintien à l'état fermé du transistor 103 pendant la phase de lecture de la première valeur de sortie du pixel, et en particulier lors des étapes de lecture des valeurs Vpppp et Vp, a pour effet d'augmenter la capacité vue par le noeud de lecture SN du pixel lors de ces étapes. Ceci conduit à diminuer les niveaux de tension

B15738 - 16-GR3-0737 lus sur la piste de sortie CL du pixel. Dans des conditions de faible luminosité, on pourra au contraire choisir d'ouvrir le transistor 103 pendant les étapes de lecture des valeurs et Vp, de façon à augmenter les niveaux de tension lus sur la piste de sortie CL du pixel. Pour cela, le signal TX_L de commande du transistor 103 peut par exemple être mis à l'état bas à l'instant t20, puis remis à l'état haut à l'instant t28, le signal RST restant à l'état haut pendant toute cette période.

Dans une autre variante de réalisation, le transistor 103 peut être omis, le noeud al étant alors connecté au noeud SN.

Par ailleurs, les phases d'initialisation des photodiodes PPD1 et PPD2, et/ou des noeuds de stockage capacitifs ST_M et ST_S, peuvent être interverties. En particulier, l'ordre des instants de démarrage des périodes d'intégration Tp, Tjy[ et T g peut être différent de celui de l'exemple des figures 3 et 4.

De plus, l'ordre de lecture des trois valeurs de sortie ^VOUTL' ^VOUTM ^et ^VOUTS du ρί^χθ! peut être différent de celui de l'exemple des figures 3 et 4.

Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on a décrit ci-dessus des exemples de fonctionnement et de procédé de commande dans lesquels chacune des périodes d'intégration Tjy[ et T g est découpée en n tronçons régulièrement espacés de même durée Tjy[/n, respectivement Tg/n. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. A titre de variante, les durées et/ou l'espacement des sous-périodes d'intégration de la période d'intégration Tjy[ peuvent varier au cours de la phase d'acquisition Tframe· ^{De m}ême, les durées et/ou l'espacement des sous-périodes d'intégration de la période d'intégration Tg peuvent varier au cours de la phase d'acquisition Tf_rame.

A titre d'exemple, les durées des sous-périodes d'intégration de la période d'intégration Tjy[, et les durées des sous-périodes d'intégration de la période d'intégration Tg,

B15738 - 16-GR3-0737 peuvent augmenter tout au long de la phase d'acquisition Tf_rame, ou peuvent diminuer tout au long de la phase d'acquisition Tf_rame.

A titre de variante, les durées des sous-périodes d'intégration de la période Tjy[ d'une part, et les durées des souspériodes d'intégration de la période d'intégration T g d'autre part, peuvent être constantes tout au long de la phase d'acquisition Tf_rame, mais être espacées deux à deux d'une durée variable, par exemple une durée croissante tout au long de la phase d'acquisition Tf_rame, ou une durée décroissante tout au long de la phase d'acquisition Tf_rame.

A titre de variante, les sous-périodes d'intégration de la période d'intégration Tjy[ d'une part, et les sous-périodes d'intégration de la période d'intégration T g d'autre part, peuvent être distribuées aléatoirement ou semi-aléatoirement tout au long de la phase d'acquisition Tf_rame.

En outre, les modes de réalisation décrits ne se limitent pas aux exemples décrits ci-dessus dans lesquels les périodes d'intégration Tjy[ et Tg sont divisées en un même nombre n de sous-périodes d'intégration. A titre de variante, la période d'intégration Tjy[ peut être découpée en n sous-périodes d'intégration et la période d'intégration Tg peut être découpée en n' sous-périodes d'intégration, avec n et n' entiers supérieurs à 1, par exemple compris entre 10 et 500, et n différent de n'.

De plus, bien que l'on ait décrit ci-dessus des exemples de capteurs d'images à grande gamme dynamique dans lesquels chaque pixel fournit trois valeurs de sortie correspondant à trois niveaux d'exposition distincts, les modes de réalisation décrits ne se limitent pas à ce cas particulier.

En particulier, l'homme du métier saura adapter les modes de réalisation décrits à un capteur dans lequel, à chaque acquisition, chaque pixel fournit seulement deux valeurs de sortie correspondant à deux niveaux d'exposition distincts. Dans ce cas, chaque phase d'acquisition Tf_rame d'une valeur représentative du niveau d'éclairement d'un pixel du capteur peut comporter une période d'intégration ininterrompue de la photodiode PPD1 du

B15738 - 16-GR3-0737 pixel, et, parallèlement à la période d'intégration T^, une unique période d'intégration Tjq de la photodiode PPD2 du pixel, la période Tjq étant découpée en plusieurs sous-périodes d'intégration disjointes. Dans ce cas les transistors 109 et 115, ainsi que la 5 capacité de stockage MEM_S de l'exemple de pixel décrits en relation avec la figure 2 peuvent être omis.

Par ailleurs, le nombre de périodes d'intégration découpées et entrelacées de la photodiode PPD2 au cours d'une même phase d'acquisition Tf_rame peut être supérieur à 2.

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Claims

REVENDICATIONS

1. Capteur d'images comportant une pluralité de pixels (100) comportant chacun une première photodiode (PPD1) reliée à un noeud capacitif de lecture (SN) par un premier transistor (101) , et une deuxième photodiode (PPD2) reliée à un premier noeud capacitif de stockage (ST_M) par un deuxième transistor (107), le premier noeud de stockage (ST_M) étant relié au noeud de lecture (SN) par un troisième transistor (113), et le noeud de lecture (SN) étant relié à un noeud (VRT) d'application d'un potentiel de réinitialisation par un quatrième transistor (105), le capteur comprenant en outre un circuit de commande configuré pour, lors d'une phase de lecture d'une première valeur (Voutm) représentative d'un niveau d'éclairement reçu par la deuxième photodiode (PPD2) d'un pixel (100) pendant une première période d'intégration (¾) , mettre en oeuvre les étapes successives suivantes :

a) fermer puis rouvrir le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) ;

b) fermer le troisième transistor (113) puis lire un premier signal (Vjy[) représentatif du potentiel du noeud de lecture (SN) pendant que le troisième transistor (113) est fermé ;

d) fermer le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) et le premier noeud de stockage (ST_M), puis rouvrir le troisième transistor (113) ;

e) rouvrir le quatrième transistor (105) puis fermer le troisième transistor (113) ;

f) lire un deuxième signal (Vrefm) représentatif du potentiel du noeud de lecture (SN) pendant que le troisième transistor (113) est fermé ; et

g) fournir la première valeur (Vqu^) représentative de la différence entre les deuxième (V^p^) et premier (Vjy[) signaux.
2. Capteur selon la revendication 1, dans lequel chaque pixel (100) comprend en outre un cinquième transistor (117) monté en source suiveuse, dont la grille est connectée au noeud de lecture (SN), et un sixième transistor (119) reliant la source du

B15738 - 16-GR3-0737 cinquième transistor (117) à une piste conductrice (CL) de sortie du pixel, chaque pixel ayant sa piste de sortie (CL) reliée à l'entrée d'un convertisseur analogique-numérique du capteur, le circuit de commande étant configuré pour, à l'étape a), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie (CL) du pixel pendant que le quatrième transistor (105) est fermé.
3. Capteur selon la revendication 2, dans lequel les premier (Vjy[) et deuxième (V^p^) signaux lus respectivement aux étapes b) et f) sont des signaux numériques de sortie du convertisseur analogique-numérique relié à la piste de sortie (CL) du pixel.
4. Capteur selon la revendication 2 ou 3, dans lequel, dans chaque pixel (100) , la deuxième photodiode (PPD2) est en outre reliée à un deuxième noeud capacitif de stockage (ST_S) par un septième transistor (109), le deuxième noeud de stockage (ST_S) étant relié au noeud de lecture (SN) par un huitième transistor (115), le circuit de commande étant configuré pour, lors d'une phase de lecture d'une deuxième valeur (Vgu^g) représentative d'un niveau d'éclairement reçu par la deuxième photodiode (PPD2) d'un pixel (100) pendant une deuxième période d'intégration (Tg) , mettre en oeuvre les étapes successives suivantes :

h) fermer puis rouvrir le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) ;

i) fermer le huitième transistor (115) puis lire un troisième signal (Vg) représentatif du potentiel du noeud de lecture (SN) pendant que le huitième transistor (115) est fermé ;

j) fermer le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) et le deuxième noeud de stockage (ST_S), puis rouvrir le huitième transistor (115) ;

k) rouvrir le quatrième transistor (105) puis fermer le huitième transistor (115) ;

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l) lire un quatrième signal (Vrefs) représentatif du potentiel du noeud de lecture (SN) pendant que le huitième transistor (115) est fermé ; et

m) fournir la deuxième valeur (Vgu^g) représentative de la différence entre les quatrième (Vrefs) ^et troisième (Vg) signaux.
5. Capteur selon la revendication 4, dans lequel le circuit de commande est configuré pour, à l'étape h), commander la réinitialisation du convertisseur analogique-numérique relié à la piste de sortie (CL) du pixel pendant que le quatrième transistor (105) est fermé.
6. Capteur selon la revendication 4 ou 5, dans lequel chacune des première (¾) et deuxième (Tg) périodes d'intégration est découpée en une pluralité de sous-périodes disjointes, les sous-périodes de la première période d'intégration (¾) et les sous-périodes de la deuxième période d'intégration (Tg) étant entrelacées.
7. Capteur selon l'une quelconque des revendications 2 à 6, dans lequel le circuit de commande est configuré pour, lors d'une phase de lecture d'une troisième valeur (^VOUTLÎ représentative d'un niveau d'éclairement reçu par la première photodiode (PPD1) d'un pixel (100) pendant une troisième période d'intégration (Tg), mettre en oeuvre les étapes successives suivantes :

n) fermer puis rouvrir le quatrième transistor (105) de façon à réinitialiser le noeud de lecture (SN) ;

o) lire un cinquième signal (Vrefl) représentatif du potentiel du noeud de lecture (SN) ;

p) fermer puis rouvrir le premier transistor (101) de façon à transférer sur le noeud de lecture (SN) les charges photogénérées contenues dans la première photodiode (PPD1) ;

q) lire un sixième signal (V^) représentatif du potentiel du noeud de lecture (SN) ; et

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r) fournir la troisième valeur (VoUTL) représentative de la différence entre les cinquième (Vrefl) ^et sixième (V^) signaux.
8. Capteur selon la revendication 7, dans lequel le circuit de commande est configuré pour, entre les étapes n) et o) , commander la réinitialisation du convertisseur analogiquenumérique relié à la piste de sortie (CL) du pixel pendant que le quatrième transistor (105) est ouvert.
9. Capteur selon la revendication 7 ou 8, dans lequel la troisième période d'intégration (T^) est une période continue.
10. Capteur selon l'une quelconque des revendications 1 à 9, dans lequel, dans chaque pixel (100), le quatrième transistor (105) relie le noeud (λ/RT) d'application d'un potentiel de réinitialisation à un noeud intermédiaire (al) , chaque pixel (100) comportant en outre un neuvième transistor (103) reliant le noeud intermédiaire (al) au noeud de lecture (SN).
11. Capteur selon l'une quelconque des revendications 1 à 9, dans lequel, dans chaque pixel (100) , le quatrième transistor (105) relie directement le noeud (λ/RT) d'application d'un potentiel de réinitialisation au noeud de lecture (SN).
12. Capteur selon l'une quelconque des revendications 1 à 11, dans lequel chaque pixel comporte en outre un dixième transistor (111) reliant la deuxième photodiode (PPD1) au noeud (λ/RT) d'application d'un potentiel de réinitialisation.

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LED

1/4

T_L

Tframe

..................................~............................. 11 i uvi 1iwvj.............iw ί TWn-Æ. ί

I τ_8/η j^framc i

I --------->1