WO2015019524A1 - ダイバーシティ受信回路 - Google Patents

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diversity receiving
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switch
diversity
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淳史 大原
嘉史 細川
佳弘 奥村
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Panasonic Corp
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Panasonic Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
    • H04B7/08—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station
    • H04B7/0802—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection

Definitions

  • the present invention relates to a diversity receiving circuit.
  • each PLL in the diversity receiving circuit is provided with an independent PLL (phase-locked loop) as a local oscillation unit, four PLLs are arranged in one chip. Will accumulate on top. In this case, since each PLL occupies a relatively large area, the chip area becomes large. In addition, as a result of interference between a plurality of PLLs whose oscillation frequencies approximate to each other, spurious and noise increase, and the risk of degradation of reception sensitivity increases.
  • PLL phase-locked loop
  • the frequency of the branch sharing the PLL is fixed to be the same, so the degree of freedom is low.
  • An object of the present invention is to provide a diversity receiving circuit having a small area that can reduce spurious and noise and improve performance such as reception sensitivity.
  • the present invention provides a diversity receiving circuit that obtains a composite output based on signals respectively received by a plurality of antennas, a plurality of local oscillating units that each output a local oscillation signal, and a high-frequency receiving unit.
  • a plurality of frequency converters for converting a signal into a low-frequency signal, and at least one of the plurality of frequency converters, the output of the plurality of local oscillators is selected before the frequency converter
  • a switch circuit to be supplied to the conversion unit is selected before the frequency converter.
  • the diversity receiving circuit according to the present invention can reduce the circuit area, reduce spurious and noise due to interference, and improve performance such as reception sensitivity, as compared with a configuration including an independent local oscillation unit in each branch. Further, since the local oscillator can be selected flexibly by switching the switch circuit, a high degree of freedom can be obtained.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a switch circuit in FIG. 1.
  • FIG. 3 is a circuit diagram illustrating another detailed configuration example of the switch circuit in FIG. 1.
  • FIG. 6 is a circuit diagram showing still another detailed configuration example of the switch circuit in FIG. 1. It is a circuit diagram which shows the example of the power supply wiring in the diversity receiver circuit of FIG. 1, and a ground wiring.
  • FIG. 6 is a circuit diagram illustrating another example of a power supply wiring and a ground wiring in the diversity receiving circuit of FIG. 1.
  • FIG. 6 is a circuit diagram showing still another example of power supply wiring and ground wiring in the diversity receiving circuit of FIG. 1. It is a figure which shows the other example of the state transition in the diversity receiver circuit of FIG. It is a figure which shows the further another example of the state transition in the diversity receiver circuit of FIG. It is a block diagram which shows the modification of the diversity receiver circuit of FIG.
  • FIG. 12 is a circuit diagram illustrating an example of a power supply wiring and a ground wiring in the diversity receiving circuit of FIG. 11.
  • FIG. 12 is a circuit diagram illustrating another example of a power supply wiring and a ground wiring in the diversity receiving circuit of FIG. 11. It is a block diagram which shows the structure of the diversity receiver circuit which concerns on the 2nd Embodiment of this invention. It is a figure which shows an example of the state transition in the diversity receiver circuit of FIG.
  • FIG. 1 is a block diagram showing a configuration of a diversity receiving circuit according to the first embodiment of the present invention.
  • the diversity receiving circuit of FIG. 1 is configured as a monolithic semiconductor circuit 100 for a TV tuner so as to obtain combined outputs TS1 and TS2 based on signals received by four antennas 11 to 14, respectively.
  • the high frequency reception signals input from the antennas 11 to 14 are matched by the matching circuits 21 to 24 and input to the monolithic semiconductor circuit 100.
  • the matched high frequency signal is first amplified by low noise amplifiers (LNA) 31-34.
  • LNA low noise amplifiers
  • the local oscillation signals generated by the first and second PLLs 41 and 42 are selected by the switch circuits (SW) 51 to 54 and are divided by the frequency dividing circuits (DIV) 61 to 64, respectively.
  • the outputs of the LNAs 31 to 34 are converted into low frequency signals by the mixers (MIX) 71 to 74 by the outputs of the frequency dividing circuits 61 to 64, the band is limited by the filters (FIL) 81 to 84, and the ADC (analog ⁇ to-digital converter) 91-94, converted into digital signals, demodulated by demodulation circuits (DEMOD) 101-104, synthesized by diver synthesis circuit 201, and output as transport stream signals TS1, TS2. .
  • the control circuit 301 controls each block of the monolithic semiconductor circuit 100 based on the control input.
  • the first and second PLLs 41 and 42 and the switch circuits 51 to 54 related to the present invention are particularly shown. Only control is shown. Further, a portion constituted by the antenna 11, the matching circuit 21, the LNA 31, the switch circuit 51, the frequency divider circuit 61, the mixer 71, the filter 81, the ADC 91, and the demodulation circuit 101 is referred to as a branch 1, and so on. To do.
  • the power and ground of the first PLL 41 and the power and ground of the second PLL 42 are separated from each other.
  • 111 is a power pad of the first PLL 41
  • 112 is a power pad of the second PLL 42
  • 113 is a ground pad of the first PLL 41
  • 114 is a ground pad of the second PLL 42.
  • any one of the first and second PLLs 41 and 42 is supplied to the mixers 71 to 74 via the frequency divider circuits 61 to 64. Can communicate.
  • 0 And converted to near DC.
  • FIG. 2 is a diagram illustrating an example of state transition in the diversity receiving circuit of FIG.
  • the diversity receiving circuit of FIG. 1 can arbitrarily select the first and second PLLs 41 and 42 in the switch circuits 51 to 54. Therefore, for example, when the sensitivity of the branch 3 is poorer than that of the other branches, the branches 1, 2, and 4 are selected by the first PLL 41 and output as TS1, and the branch 3 is set to the second while keeping the main screen. It is possible to use such as selecting a channel by the PLL 42, outputting it by TS2, and using it for searching for another station (state (2)).
  • FIG. 3 is a circuit diagram showing a detailed configuration example of the switch circuit 51 in FIG.
  • the other switch circuits 52 to 54 are the same as in FIG. 3 includes a one-stage transfer gate inserted between the output of the first PLL 41 and the input of the frequency dividing circuit 61, and the output of the second PLL 42 and the input of the frequency dividing circuit 61. It consists of a one-stage transfer gate inserted between them.
  • the former transfer gate includes a PMOS transistor MP1 whose back gate is connected to the power supply VDDA and an NMOS transistor MN1 whose back gate is connected to the ground VSSA.
  • the latter transfer gate includes a PMOS transistor MP2 whose back gate is connected to the power supply VDDB and an NMOS transistor MN2 whose back gate is connected to the ground VSSB.
  • FIG. 4 is a circuit diagram showing another detailed configuration example of the switch circuit 51 in FIG.
  • the other switch circuits 52 to 54 are the same as in FIG. 4 includes a two-stage transfer gate inserted in the first path between the output of the first PLL 41 and the input of the frequency divider circuit 61, the output of the second PLL 42, and the frequency divider circuit 61. And a two-stage transfer gate inserted in the second path to the input.
  • the first-stage transfer gate includes a PMOS transistor MP1 whose back gate is connected to the power supply VDDA and an NMOS transistor MN1 whose back gate is connected to the ground VSSA.
  • the first-stage transfer gate includes a PMOS transistor MP2 whose back gate is connected to the power supply VDDB and an NMOS transistor MN2 whose back gate is connected to the ground VSSB.
  • the connection node between the first-stage transfer gate and the second-stage transfer gate is connected to the ground VSSA through the NMOS transistor MN5. Further, the connection node between the first-stage transfer gate and the second-stage transfer gate is connected to the ground VSSB via the NMOS transistor MN6 in the second path.
  • the switch circuit 51 selects the output of the first PLL 41, MP1, MN1, MP3 and MN3 are turned on, MN5 is turned off, and the first PLL 41 is turned on.
  • the output is transmitted to the frequency dividing circuit 61.
  • MP2, MN2, MP4, and MN4 are off, but by turning on MN6, the connection node of the two-stage transfer gate on the second PLL 42 side that is not selected can be grounded. That is, the switch circuit 51 of FIG. 4 is configured to ensure isolation performance between the non-selected input and the output, and thereby interference between the output of the first PLL 41 and the output of the second PLL 42. Can be reduced. Note that three or more transfer gates may be used.
  • FIG. 5 is a circuit diagram showing still another detailed configuration example of the switch circuit 51 in FIG.
  • the other switch circuits 52 to 54 are the same as in FIG.
  • the switch circuit 51 of FIG. 5 includes two-stage tris state inverters INV1 and INV3 inserted in the first path between the output of the first PLL 41 and the input of the frequency divider circuit 61, and the output of the second PLL 42. It is composed of two-stage tris state inverters INV2 and INV4 inserted in the second path between the frequency divider 61 and the input.
  • the two-stage trisstate inverters INV1 and INV3 on the first path are connected to the power supply VDDA and the ground VSSA, and the two-stage trisstate inverters INV2 and INV4 on the second path are connected to the power supply VDDB and the ground VSSB, respectively.
  • the connection node between the first-stage trisstate inverter INV1 and the second-stage trisstate inverter INV3 is connected to the ground VSSA via the NMOS transistor MN5.
  • a connection node between the first-stage trisstate inverter INV2 and the second-stage trisstate inverter INV4 is connected to the ground VSSB via the NMOS transistor MN6 in the second path.
  • the switch circuit 51 selects the output of the first PLL 41, INV1 and INV3 are turned on, MN5 is turned off, and the output of the first PLL 41 is divided. The signal is transmitted to the circuit 61 without being attenuated.
  • INV2 and INV4 are off, by turning on MN6, the connection node of the two-stage tris-state inverters INV2 and INV4 on the second PLL 42 side that are not selected can be grounded. That is, the switch circuit 51 of FIG. 5 is configured to ensure isolation performance between the non-selected input and the output, and thereby interference between the output of the first PLL 41 and the output of the second PLL 42. Can be reduced.
  • a tri-state inverter having three or more stages may be used.
  • FIG. 6 is a circuit diagram showing an example of power supply wiring and ground wiring in the diversity receiving circuit of FIG.
  • the power supply VDDA and ground VSSA of the first PLL 41 and the power supply VDDB and ground VSSB of the second PLL 42 are: Are separated from each other.
  • the switch circuits 51 to 52 and the frequency dividing circuits 61 to 62 are fixedly connected to VDDA and VSSA, and the switch circuits 53 to 54 and the frequency dividing circuits 63 to 64 are fixedly connected to VDDB and VSSB.
  • FIG. 7 is a circuit diagram showing another example of the power supply wiring and the ground wiring in the diversity receiving circuit of FIG. According to FIG. 7, the power supply VDDA and ground VSSA of the first PLL 41 and the power supply VDDB and ground VSSB of the second PLL 42 are separated from each other.
  • VDD switches 51D to 54D and VSS switches 51S to 54S are provided for the switch circuits 51 to 54 and the frequency dividing circuits 61 to 64, respectively.
  • the VDD switches 51D to 54D and the VSS switches 51S to 54S supply the power supply voltage or the ground voltage supplied to the PLL selected by the corresponding switch circuit to the corresponding switch circuit and the frequency dividing circuit. Control is performed in conjunction with the switch circuits 51-54.
  • the VDD switch 51D when the switch circuit 51 selects the output of the first PLL 41, the VDD switch 51D connects the VDDA of the first PLL 41 to the switch circuit 51 and the frequency dividing circuit 61, and the VSS switch 51S is the first PLL 41. Are connected to the switch circuit 51 and the frequency dividing circuit 61. Conversely, when the switch circuit 51 selects the output of the second PLL 42, the VDD switch 51D connects the VDDB of the second PLL 42 to the switch circuit 51 and the frequency divider 61, and the VSS switch 51S The VSSB of the PLL 42 is connected to the switch circuit 51 and the frequency dividing circuit 61.
  • FIG. 8 is a circuit diagram showing still another example of the power supply wiring and the ground wiring in the diversity receiving circuit of FIG.
  • the power supply VDDA and ground VSSA of the first PLL 41 and the power supply VDDB and ground VSSB of the second PLL 42 are separated from each other.
  • the switch circuit 51 and the frequency divider 61 in the branch 1 are connected to the power supply VDDC and the ground VSSC
  • the switch circuit 52 and the frequency divider 62 in the branch 2 are connected to the power supply VDDD and the ground VSSD
  • the switch circuit 53 and the frequency divider in the branch 3 are connected.
  • the switch circuit 54 and the frequency dividing circuit 64 of the branch 4 are connected to the power supply VDDF and the ground VSSF, respectively.
  • the VDDA and VSSSA of the first PLL 41 and the VDDB and VSSB of the second PLL 42 are connected. Independent from. As described above, by using independent power supply wiring and ground wiring for the switch circuits 51 to 54 and the frequency dividing circuits 61 to 64, interference between the first PLL 41 and the second PLL 42 can be prevented.
  • a dedicated PLL is not required for each branch, and two PLLs 41 and 42 are provided.
  • a function capable of selecting an arbitrary channel In general, a PLL used for a diversity receiving circuit has an LC tank type VCO (voltage-controlled oscillator) with low phase noise and requires an area. Therefore, by making the number of PLLs smaller than the number of branches, it is possible to contribute to the reduction of the area of the monolithic semiconductor circuit 100, that is, the cost reduction. Further, as the number of PLLs increases, the risk of mutual interference among the PLLs increases accordingly, but by reducing the number of PLLs to two, it is only necessary to pay attention to the interference between the two PLLs 41 and 42.
  • the power supply pad 111 and the ground pad 113 of the first PLL 41 and the power supply pad 112 and the ground pad 114 of the second PLL 42 are separated from each other. Interference with the second PLL 42 can be reduced. Further, as shown in FIG. 1, by arranging the pads 111 to 114 in the vicinity of different sides of the monolithic semiconductor circuit 100, the influence of the coupling of the wiring inductor and the influence of the semiconductor substrate can be reduced. it can.
  • FIG. 9 is a diagram showing another example of state transition in the diversity receiving circuit of FIG.
  • the state (3) in FIG. 9 when one PLL system becomes the same channel during the search operation or when the same channel is selected on both screens, as shown in the state (3) of FIG.
  • the selected PLL is selected by all the switch circuits 51 to 54 including the branch being searched and the control circuit 301 is configured to stop the operation of the unused PLL, the same frequency is received. It is possible to reduce the influence of interference at the time. Further, since interference is likely to occur when the operating frequencies of the respective PLLs are close to each other, the frequency may be set to be different from that of the PLL using the unused PLL. It is also possible to change the number of branches used for the search to 2 or more.
  • FIG. 10 is a diagram showing still another example of state transition in the diversity receiving circuit of FIG.
  • the channel of the second PLL 42 at the end of the search is used as it is.
  • the most appropriate channel is selected again by the first PLL 41 after the end of the search. May be.
  • the first PLL 41 uses a high-performance PLL
  • the second PLL 42 uses a PLL having different performance such as low power consumption.
  • the high-performance first PLL 41 is used for a main screen or a branch for normal reception. If the second PLL 42 with low power consumption is selected for the sub-screen or the branch for receiving search among the two screens, it is possible to achieve both high performance and low power consumption.
  • FIG. 11 is a block diagram showing a modification of the diversity receiving circuit of FIG.
  • a first frequency divider 61 is provided between the first PLL 41 and the switch circuits 51 to 54
  • a second frequency divider 62 is provided between the second PLL 42 and the switch circuits 51 to 54, respectively. Has been inserted.
  • FIG. 12 is a circuit diagram showing an example of power supply wiring and ground wiring in the diversity receiving circuit of FIG.
  • the power supply VDDA and ground VSSA of the first PLL 41 and the first frequency divider circuit 61 and the power supply VDDB and ground VSSB of the second PLL 42 and the second frequency divider circuit 62 are separated from each other.
  • VDD switches 51D to 54D and VSS switches 51S to 54S are provided for the switch circuits 51 to 54, respectively.
  • the VDD switches 51D to 54D and the VSS switches 51S to 54S are configured to supply the power supply voltage or the ground voltage supplied to the PLL and the frequency dividing circuit selected by the corresponding switch circuit to the corresponding switch circuit.
  • Control is performed in conjunction with the switch circuits 51-54.
  • the switch circuit 51 selects the output of the first PLL 41
  • the VDD switch 51D connects the VDDA of the first PLL 41 and the first frequency dividing circuit 61 to the switch circuit 51, and the VSS switch 51S 1 PLL 41 and VSSA of the first frequency divider 61 are connected to the switch circuit 51.
  • the switch circuit 51 selects the output of the second PLL 42
  • the VDD switch 51D connects the VDDB of the second PLL 42 and the second frequency divider 62 to the switch circuit 51, and the VSS switch 51S VSSB of the second PLL 42 and the second frequency divider 62 is connected to the switch circuit 51.
  • FIG. 13 is a circuit diagram showing another example of the power supply wiring and the ground wiring in the diversity receiving circuit of FIG.
  • the power supply VDDA and ground VSSA of the first PLL 41 and the first frequency divider circuit 61 and the power supply VDDB and ground VSSB of the second PLL 42 and the second frequency divider circuit 62 are separated from each other.
  • the switch circuit 51 of the branch 1 is connected to the power supply VDDC and the ground VSSC
  • the switch circuit 52 of the branch 2 is connected to the power supply VDDD and the ground VSSD
  • the switch circuit 53 of the branch 3 is connected to the power supply VDDE and the ground VSSE
  • the switch circuit 54 of the branch 4 is connected.
  • FIG. 14 is a block diagram showing a configuration of a diversity receiving circuit according to the second embodiment of the present invention.
  • two PLLs 41 and 42 are provided in a 2-branch diversity receiving circuit.
  • a switch circuit 51 for selecting one of the outputs of the first and second PLLs 41 and 42 is provided in front of the frequency divider 61 and the mixer 71 in the branch 1, and in front of the frequency divider 62 and the mixer 72 in the branch 2.
  • a switch circuit 52 for selecting one of the outputs of the first and second PLLs 41 and 42 is provided.
  • FIG. 15 is a diagram illustrating an example of state transition in the diversity reception circuit of FIG. Since the outputs of the first and second PLLs 41 and 42 can be arbitrarily selected in each of the switch circuits 51 and 52, normal reception in one screen such as the state (1) and the state (5), and the state (3) Thus, when the same channel is selected during search or when two screens are used, interference can be prevented by operating with one PLL. In addition, smooth reception can be realized by using the PLL that has been searched as it is for normal reception as in the transition from state (4) to state (5).
  • the first and second embodiments have been described as examples of the technology disclosed in the present application.
  • the technology in the present application is not limited to this, and can also be applied to embodiments in which changes, replacements, additions, omissions, etc. have been made as appropriate.
  • the switch circuits 51 to 54 are placed in front of all the mixers 71 to 74, but only a part may be used. Even in such a case, the mixer provided with the switch circuit can be switched, which is effective. 6 to 8 show examples in which both the power supply wiring and the ground wiring are separated, but one side may be used.
  • the diversity receiving circuit according to the present invention is useful as a technique that can reduce spurious and noise due to interference when receiving signals of a plurality of frequencies, improve performance such as reception sensitivity, and reduce the mounting area and chip area. .

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
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  • Circuits Of Receivers In General (AREA)

Abstract

　複数のアンテナ（１１～１４）でそれぞれ受信した信号をもとに合成出力（ＴＳ１，ＴＳ２）を得るダイバーシティ受信回路において、各々局部発振信号を出力する複数のＰＬＬ（４１，４２）と、各々高周波受信信号を低周波信号に変換する複数のミキサ（７１～７４）と、各ミキサ（７１～７４）の前にて複数のＰＬＬ（４１，４２）の出力のいずれかを選択して当該各ミキサ（７１～７４）へ供給するスイッチ回路（５１～５４）とを設ける。

Description

ダイバーシティ受信回路
　本発明は、ダイバーシティ受信回路に関するものである。
　例えば車載のテレビチューナにおいて、受信状態が時々刻々と変化する走行中においても安定して放送波を受信できるように、複数のアンテナから放送波を受信してその信号を合成するダイバーシティ受信の技術が知られている（特許文献１～３参照）。
特開平９－２８４１９１号公報 特開２００６－１９７１６８号公報 特開２００７－０７４６０５号公報
　例えば４つのチューナを１チップのモノリシック半導体回路に集積する場合に、ダイバーシティ受信回路中の各ブランチに独立したＰＬＬ（phase-locked loop）を局部発振部として設けることとすると、４つのＰＬＬを１チップ上に集積することになる。この場合には、個々のＰＬＬが比較的大きな面積を占めるので、チップ面積が大きくなる。また、発振周波数が互いに近似する複数のＰＬＬ間の干渉が生じる結果、スプリアスやノイズが増加し、受信感度の劣化等のリスクが増大する。
　一方、単純に複数ブランチでＰＬＬを共有する構成では、ＰＬＬを共有するブランチの周波数が同一に固定されるため、自由度が低い。
　本発明の目的は、スプリアスやノイズを低減し、受信感度等の性能を向上できる小面積のダイバーシティ受信回路を提供することにある。
　上記目的を達成するために、本発明は、複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路において、各々局部発振信号を出力する複数の局部発振部と、各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、当該複数の周波数変換部のうちの少なくとも１つの周波数変換部の前にて複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備えることとしたものである。
　本発明に係るダイバーシティ受信回路は、各ブランチに独立した局部発振部を備える構成と比べ、回路面積を削減でき、かつ干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上できる。また、スイッチ回路の切り替えにより局部発振部の選択を柔軟に行えるので、高い自由度が得られる。
本発明の第１の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。 図１のダイバーシティ受信回路における状態遷移の一例を示す図である。 図１中のスイッチ回路の詳細構成例を示す回路図である。 図１中のスイッチ回路の他の詳細構成例を示す回路図である。 図１中のスイッチ回路の更に他の詳細構成例を示す回路図である。 図１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。 図１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。 図１のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。 図１のダイバーシティ受信回路における状態遷移の他の例を示す図である。 図１のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。 図１のダイバーシティ受信回路の変形例を示すブロック図である。 図１１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。 図１１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。 本発明の第２の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。 図１４のダイバーシティ受信回路における状態遷移の一例を示す図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　《第１の実施形態》
　図１は、本発明の第１の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。図１のダイバーシティ受信回路は、４本のアンテナ１１～１４でそれぞれ受信した信号をもとに合成出力ＴＳ１，ＴＳ２を得るように、テレビチューナ用のモノリシック半導体回路１００として構成されている。アンテナ１１～１４から入力された高周波受信信号は、整合回路２１～２４によって整合され、モノリシック半導体回路１００に入力される。モノリシック半導体回路１００では、整合された高周波信号が最初にＬＮＡ（low noise amplifier）３１～３４で増幅される。一方、第１及び第２のＰＬＬ４１，４２で作成された局部発振信号は、スイッチ回路（ＳＷ）５１～５４で選択され、分周回路（ＤＩＶ）６１～６４でそれぞれ分周される。ＬＮＡ３１～３４の出力は、分周回路６１～６４の出力により、ミキサ（ＭＩＸ）７１～７４にて低周波信号へと変換され、フィルタ（ＦＩＬ）８１～８４で帯域制限され、ＡＤＣ（analog-to-digital converter）９１～９４にてデジタル信号に変換され、復調回路（ＤＥＭＯＤ）１０１～１０４にて復調され、ダイバー合成回路２０１にてダイバー合成され、トランスポートストリーム信号ＴＳ１，ＴＳ２として出力される。制御回路３０１は、制御入力に基づいてモノリシック半導体回路１００の各ブロックを制御するが、図１では簡略化のため特に本発明に関する第１及び第２のＰＬＬ４１，４２並びにスイッチ回路５１～５４への制御のみ記載している。また、アンテナ１１、整合回路２１、ＬＮＡ３１、スイッチ回路５１、分周回路６１、ミキサ７１、フィルタ８１、ＡＤＣ９１、復調回路１０１により構成される部分をブランチ１とし、以下同様にしてブランチ２～４とする。
　第１のＰＬＬ４１の電源及び接地と、第２のＰＬＬ４２の電源及び接地とは、互いに分離されている。図１において、１１１は第１のＰＬＬ４１の電源パッド、１１２は第２のＰＬＬ４２の電源パッド、１１３は第１のＰＬＬ４１の接地パッド、１１４は第２のＰＬＬ４２の接地パッドである。
　このように、第１の実施形態においては、スイッチ回路５１～５４を有するため、第１及び第２のＰＬＬ４１，４２のどちらか任意出力を分周回路６１～６４を介してミキサ７１～７４へ伝達することができる。
　例えば、アンテナ１１～１４からｆＲＦ１＝４７３ＭＨｚとｆＲＦ２＝７０７ＭＨｚとの信号が入力されたとする。分周回路６１～６４は４分周の機能を有し、第１のＰＬＬ４１は７０７ＭＨｚの４倍のｆＰＬＬ１＝２８２８ＭＨｚの信号を出力し、第２のＰＬＬ４２は４７３ＭＨｚの４倍のｆＰＬＬ２＝１８９２ＭＨｚの信号を出力するものとする。ここで、３つのスイッチ回路５１，５２，５３は第１のＰＬＬ４１の出力を選択し、１つのスイッチ回路５４は第２のＰＬＬ４２の出力を選択するとすると、
　ミキサ７１～７３の出力は、ｆＲＦ２＝７０７ＭＨｚに対し、
　　｜ｆＲＦ２－ｆＰＬＬ１／４｜＝｜７０７－２８２８／４｜＝０
となり、ＤＣ付近に変換される。
　一方、ｆＲＦ１＝４７３ＭＨｚに対しては、
　　｜ｆＲＦ１－ｆＰＬＬ１／４｜＝｜４７３－２８２８／４｜＝２３４ＭＨｚ
となり、フィルタ８１～８３のカットオフ周波数を例えば３ＭＨｚとすると、ｆＲＦ１を周波数変換した成分は減衰し、ｆＲＦ２を周波数変換した成分のみをＡＤＣ９１～９３に伝達し、復調回路１０１～１０３で復調し、ダイバー合成回路２０１にて合成する。
　同様にして、ミキサ７４の出力は、ｆＲＦ１＝４７３ＭＨｚに対し、
　　｜ｆＲＦ１－ｆＰＬＬ２／４｜＝｜４７３－１８９２／４｜＝０
となり、ＤＣ付近に変換される。
　一方、ｆＲＦ２＝７０７ＭＨｚに対しては、
　　｜ｆＲＦ２－ｆＰＬＬ２／４｜＝７０７－１８９２／４＝２３４ＭＨｚ
となり、フィルタ８４のカットオフ周波数が３ＭＨｚのとき、ｆＲＦ２を周波数変換した成分は減衰し、ｆＲＦ１を周波数変換した成分のみをＡＤＣ９４に伝達し、復調回路１０４で復調され、ダイバー合成回路２０１に入力される。
　ダイバー合成回路２０１では、このようにしてｆＲＦ２＝７０７ＭＨｚを変換・復調・合成した信号をＴＳ１として出力し、ｆＲＦ１＝４７３ＭＨｚを変換・復調した信号をＴＳ２として出力する。
　図２は、図１のダイバーシティ受信回路における状態遷移の一例を示す図である。例えばメイン画面を視聴しながら他の系列局をサーチする、といった使い方の場合、図１のダイバーシティ受信回路では、スイッチ回路５１～５４において第１及び第２のＰＬＬ４１，４２を任意に選択できる。したがって、例えばブランチ３の感度が他のブランチに比べて悪い場合、ブランチ１、２、４を第１のＰＬＬ４１で選局しＴＳ１として出力し、メインの画面にしたまま、ブランチ３を第２のＰＬＬ４２で選局し、ＴＳ２で出力し、他局のサーチ用に用いる、といった使用法が可能である（状態（２））。
　その後、また、ブランチ１、２、４で視聴していたＴＳ１出力のメイン視聴画面の感度が悪くなってきて、ブランチ３のＴＳ２でのサーチが完了し、ＴＳ２側の感度が上がってくると、全てをＴＳ２側のチャンネルに変更することができる（状態（４）→状態（５））。このとき、スイッチ回路５１～５４が全て第２のＰＬＬ４２を選択するようにすれば、第１のＰＬＬ４１にて周波数設定をやり直すのではなく、第２のＰＬＬ４２の出力をそのまま用いることができ、サーチ動作選局の切替も円滑にできるメリットを有する。
　図３は、図１中のスイッチ回路５１の詳細構成例を示す回路図である。他のスイッチ回路５２～５４も図３と同様である。図３のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間に挿入された１段のトランスファーゲートと、第２のＰＬＬ４２の出力と分周回路６１の入力との間に挿入された１段のトランスファーゲートとで構成される。前者のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ１と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ１とからなる。後者のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ２と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ２とからなる。
　図３の構成によれば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、すなわちＭＰ１及びＭＮ１がオンのとき、ＭＰ２及びＭＮ２がオフである。一方、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているとき、すなわちＭＰ２及びＭＮ２がオンのとき、ＭＰ１及びＭＮ１がオフである。
　図４は、図１中のスイッチ回路５１の他の詳細構成例を示す回路図である。他のスイッチ回路５２～５４も図４と同様である。図４のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間の第１経路に挿入された２段のトランスファーゲートと、第２のＰＬＬ４２の出力と分周回路６１の入力との間の第２経路に挿入された２段のトランスファーゲートとで構成される。第１経路にて、１段目のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ１と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ１とからなり、２段目のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ３と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ３とからなる。第２経路にて、１段目のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ２と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ２とからなり、２段目のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ４と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ４とからなる。また、第１経路にて、１段目のトランスファーゲートと２段目のトランスファーゲートとの接続ノードは、ＮＭＯＳトランジスタＭＮ５を介して接地ＶＳＳＡに接続されている。更に、第２経路にて、１段目のトランスファーゲートと２段目のトランスファーゲートとの接続ノードは、ＮＭＯＳトランジスタＭＮ６を介して接地ＶＳＳＢに接続されている。
　図４の構成によれば、例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＭＰ１、ＭＮ１、ＭＰ３及びＭＮ３がオンとなり、ＭＮ５がオフとなって、第１のＰＬＬ４１の出力が分周回路６１に伝達される。一方、ＭＰ２、ＭＮ２、ＭＰ４及びＭＮ４はオフであるが、ＭＮ６をオンさせることにより、非選択である第２のＰＬＬ４２側の２段のトランスファーゲートの接続ノードを接地することができる。つまり、図４のスイッチ回路５１は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第１のＰＬＬ４１の出力と第２のＰＬＬ４２の出力との干渉を低減することができる。なお、３段以上のトランスファーゲートを用いてもよい。
　図５は、図１中のスイッチ回路５１の更に他の詳細構成例を示す回路図である。他のスイッチ回路５２～５４も図５と同様である。図５のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間の第１経路に挿入された２段のトライスステートインバータＩＮＶ１，ＩＮＶ３と、第２のＰＬＬ４２の出力と分周回路６１の入力との間の第２経路に挿入された２段のトライスステートインバータＩＮＶ２，ＩＮＶ４とで構成される。第１経路上の２段のトライスステートインバータＩＮＶ１，ＩＮＶ３は電源ＶＤＤＡ及び接地ＶＳＳＡに、第２経路上の２段のトライスステートインバータＩＮＶ２，ＩＮＶ４は電源ＶＤＤＢ及び接地ＶＳＳＢにそれぞれ接続されている。また、第１経路にて、１段目のトライスステートインバータＩＮＶ１と２段目のトライスステートインバータＩＮＶ３との接続ノードは、ＮＭＯＳトランジスタＭＮ５を介して接地ＶＳＳＡに接続されている。更に、第２経路にて、１段目のトライスステートインバータＩＮＶ２と２段目のトライスステートインバータＩＮＶ４との接続ノードは、ＮＭＯＳトランジスタＭＮ６を介して接地ＶＳＳＢに接続されている。
　図５の構成によれば、例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＩＮＶ１及びＩＮＶ３がオンとなり、ＭＮ５がオフとなって、第１のＰＬＬ４１の出力が分周回路６１に減衰することなく伝達される。一方、ＩＮＶ２及びＩＮＶ４はオフであるが、ＭＮ６をオンさせることにより、非選択である第２のＰＬＬ４２側の２段のトライスステートインバータＩＮＶ２，ＩＮＶ４の接続ノードを接地することができる。つまり、図５のスイッチ回路５１は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第１のＰＬＬ４１の出力と第２のＰＬＬ４２の出力との干渉を低減することができる。なお、３段以上のトライスステートインバータを用いてもよい。
　図６は、図１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図６に示すように、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐため、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。スイッチ回路５１～５２及び分周回路６１～６２はＶＤＤＡ及びＶＳＳＡに固定的に接続され、スイッチ回路５３～５４及び分周回路６３～６４はＶＤＤＢ及びＶＳＳＢに固定的に接続される。
　図７は、図１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図７によれば、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。しかも、スイッチ回路５１～５４及び分周回路６１～６４の各々のために、ＶＤＤスイッチ５１Ｄ～５４Ｄと、ＶＳＳスイッチ５１Ｓ～５４Ｓとが設けられている。ＶＤＤスイッチ５１Ｄ～５４Ｄ及びＶＳＳスイッチ５１Ｓ～５４Ｓは、対応するスイッチ回路により選択されているＰＬＬに供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路と分周回路とに供給するように、スイッチ回路５１～５４と連動するように制御される。例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＶＤＤスイッチ５１Ｄは第１のＰＬＬ４１のＶＤＤＡをスイッチ回路５１及び分周回路６１に接続し、ＶＳＳスイッチ５１Ｓは第１のＰＬＬ４１のＶＳＳＡをスイッチ回路５１及び分周回路６１に接続する。逆に、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているときには、ＶＤＤスイッチ５１Ｄは第２のＰＬＬ４２のＶＤＤＢをスイッチ回路５１及び分周回路６１に接続し、ＶＳＳスイッチ５１Ｓは第２のＰＬＬ４２のＶＳＳＢをスイッチ回路５１及び分周回路６１に接続する。これにより、スイッチ回路５１～５４の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路５１～５４及び分周回路６１～６４へ接続することができるので、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を効果的に防ぐことができる。
　図８は、図１のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。図８によれば、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。しかも、ブランチ１のスイッチ回路５１及び分周回路６１は電源ＶＤＤＣ及び接地ＶＳＳＣに、ブランチ２のスイッチ回路５２及び分周回路６２は電源ＶＤＤＤ及び接地ＶＳＳＤに、ブランチ３のスイッチ回路５３及び分周回路６３は電源ＶＤＤＥ及び接地ＶＳＳＥに、ブランチ４のスイッチ回路５４及び分周回路６４は電源ＶＤＤＦ及び接地ＶＳＳＦにそれぞれ接続されており、第１のＰＬＬ４１のＶＤＤＡ及びＶＳＳＡ並びに第２のＰＬＬ４２のＶＤＤＢ及びＶＳＳＢから独立している。このようにスイッチ回路５１～５４及び分周回路６１～６４に独立した電源配線及び接地配線を用いることによっても、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐことができる。
　さて、図１の構成では、４ブランチのダイバーシティ受信回路にて、任意のＰＬＬの出力を選択可能な構成にしたことにより、各々のブランチに対して専用のＰＬＬが不要となり、２つのＰＬＬ４１，４２により任意のチャンネルを選択できる機能を実現可能である。一般にダイバーシティ受信回路に用いるＰＬＬは位相雑音の低いＬＣタンク型のＶＣＯ（voltage-controlled oscillator）を有し、面積を要する。したがって、ＰＬＬをブランチ数より少なくできることにより、モノリシック半導体回路１００の面積の削減、すなわちローコスト化に寄与することができる。更に、ＰＬＬの数が多くなると、その分ＰＬＬの相互の干渉のリスクが高くなるが、ＰＬＬの数を２つに削減することにより、２つのＰＬＬ４１，４２間の干渉のみに注意すればよい。
　このとき、図１に示されるように、第１のＰＬＬ４１の電源パッド１１１及び接地パッド１１３と、第２のＰＬＬ４２の電源パッド１１２及び接地パッド１１４とを互いに分離することにより、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を低減できる。また、図１に示されるように、モノリシック半導体回路１００の互いに異なる辺の近傍に各パッド１１１～１１４を配置することにより、配線インダクタのカップリングの影響や、半導体基板の影響も低減することができる。
　図９は、図１のダイバーシティ受信回路における状態遷移の他の例を示す図である。例えば片方のＰＬＬの系がサーチ動作を行っている間に同じチャンネルになった時や、２画面で両方同じチャンネルを選択したとき等に、図９の状態（３）に示されるように、視聴していた方のＰＬＬをサーチ中のブランチを含む全てのスイッチ回路５１～５４で選択し、不使用のＰＬＬの動作を停止するように制御回路３０１にて構成しておけば、同じ周波数を受信したときの干渉の影響を低減できる。また、各々のＰＬＬの動作周波数が近いときに干渉しやすくなるので、不使用のＰＬＬを使用するＰＬＬとは異なる周波数に設定しておいてもよい。サーチに使用するブランチの数を２以上に変更することも可能である。
　図１０は、図１のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。図２の状態（５）ではサーチ終了時の第２のＰＬＬ４２のチャンネルをそのまま用いることとしたが、図１０に示すように、サーチ終了後、改めて最も適切なチャンネルを第１のＰＬＬ４１で選択してもよい。このとき、第１のＰＬＬ４１を高性能、第２のＰＬＬ４２を低消費電力等と性能の異なるＰＬＬを用い、例えば２画面のうちメイン画面や通常受信をするブランチには高性能な第１のＰＬＬ４１を選択し、２画面のうちサブ画面やサーチ受信をするブランチには低消費電力の第２のＰＬＬ４２を選択することとすれば、全体の高性能と低消費電力との両立も可能である。
　図１１は、図１のダイバーシティ受信回路の変形例を示すブロック図である。図１１では、第１のＰＬＬ４１とスイッチ回路５１～５４との間に第１の分周回路６１が、第２のＰＬＬ４２とスイッチ回路５１～５４との間に第２の分周回路６２がそれぞれ挿入されている。
　図１２は、図１１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図１２によれば、第１のＰＬＬ４１及び第１の分周回路６１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２及び第２の分周回路６２の電源ＶＤＤＢ及び接地ＶＳＳＢとが、互いに分離されている。しかも、スイッチ回路５１～５４の各々のために、ＶＤＤスイッチ５１Ｄ～５４Ｄと、ＶＳＳスイッチ５１Ｓ～５４Ｓとが設けられている。ＶＤＤスイッチ５１Ｄ～５４Ｄ及びＶＳＳスイッチ５１Ｓ～５４Ｓは、対応するスイッチ回路により選択されているＰＬＬ及び分周回路に供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路に供給するように、スイッチ回路５１～５４と連動するように制御される。例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＶＤＤスイッチ５１Ｄは第１のＰＬＬ４１及び第１の分周回路６１のＶＤＤＡをスイッチ回路５１に接続し、ＶＳＳスイッチ５１Ｓは第１のＰＬＬ４１及び第１の分周回路６１のＶＳＳＡをスイッチ回路５１に接続する。逆に、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているときには、ＶＤＤスイッチ５１Ｄは第２のＰＬＬ４２及び第２の分周回路６２のＶＤＤＢをスイッチ回路５１に接続し、ＶＳＳスイッチ５１Ｓは第２のＰＬＬ４２及び第２の分周回路６２のＶＳＳＢをスイッチ回路５１に接続する。これにより、スイッチ回路５１～５４の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路５１～５４へ接続することができるので、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を効果的に防ぐことができる。
　図１３は、図１１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図１３によれば、第１のＰＬＬ４１及び第１の分周回路６１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２及び第２の分周回路６２の電源ＶＤＤＢ及び接地ＶＳＳＢとが、互いに分離されている。しかも、ブランチ１のスイッチ回路５１は電源ＶＤＤＣ及び接地ＶＳＳＣに、ブランチ２のスイッチ回路５２は電源ＶＤＤＤ及び接地ＶＳＳＤに、ブランチ３のスイッチ回路５３は電源ＶＤＤＥ及び接地ＶＳＳＥに、ブランチ４のスイッチ回路５４は電源ＶＤＤＦ及び接地ＶＳＳＦにそれぞれ接続されており、第１のＰＬＬ４１及び第１の分周回路６１のＶＤＤＡ及びＶＳＳＡ並びに第２のＰＬＬ４２及び第２の分周回路６２のＶＤＤＢ及びＶＳＳＢから独立している。このようにスイッチ回路５１～５４に独立した電源配線及び接地配線を用いることによっても、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐことができる。
　《第２の実施形態》
　図１４は、本発明の第２の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。本実施形態では、２ブランチのダイバーシティ受信回路に２つのＰＬＬ４１，４２を設けている。ブランチ１の分周回路６１及びミキサ７１の前に第１及び第２のＰＬＬ４１，４２の出力のいずれかを選択するスイッチ回路５１が設けられ、ブランチ２の分周回路６２及びミキサ７２の前に第１及び第２のＰＬＬ４１，４２の出力のいずれかを選択するスイッチ回路５２が設けられている。
　図１５は、図１４のダイバーシティ受信回路における状態遷移の一例を示す図である。スイッチ回路５１，５２の各々にて第１及び第２のＰＬＬ４１，４２の出力を任意に選択できるため、状態（１）や状態（５）等の１画面での通常受信や、状態（３）のようにサーチ中や２画面使用時において同じチャンネルを選択したときに、１つのＰＬＬで動作することにより干渉を防ぐことができる。また、状態（４）から状態（５）への遷移のように、サーチ終了したＰＬＬをそのまま通常受信に用いることにより、円滑な受信が実現できる。
　以上のように、本願において開示する技術の例示として、第１及び第２の実施形態を説明した。しかしながら、本願における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施形態にも適用可能である。また、上記で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
　例えば、上記の例では全ミキサ７１～７４の前にスイッチ回路５１～５４を置いているが、一部のみでも構わない。その場合でも、スイッチ回路を置いたミキサについては切り替えが可能であるため効果がある。また、図６～図８等で電源配線及び接地配線の両方を分離した例を示しているが、片側でも構わない。
　本発明に係るダイバーシティ受信回路は、複数の周波数の信号を受信するときの干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上し、実装面積及びチップ面積を削減できる技術として有用である。
１～４　ブランチ
１１～１４　アンテナ
２１～２４　整合回路
３１～３４　ＬＮＡ
４１，４２　ＰＬＬ
５１～５４　スイッチ回路
５１Ｄ～５４Ｄ　ＶＤＤスイッチ
５１Ｓ～５４Ｓ　ＶＳＳスイッチ
６１～６４　分周回路
７１～７４　ミキサ
８１～８４　フィルタ
９１～９４　ＡＤＣ
１００　モノリシック半導体回路
１０１～１０４　復調回路
１１１，１１２　電源パッド
１１３，１１４　接地パッド
２０１　ダイバー合成回路
３０１　制御回路

Claims (20)

  1. 　複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路であって、
    　各々局部発振信号を出力する複数の局部発振部と、
    　各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、
    　前記複数の周波数変換部のうちの少なくとも１つの周波数変換部の前にて、前記複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備えたことを特徴とするダイバーシティ受信回路。
  2. 　請求項１記載のダイバーシティ受信回路において、
    　前記複数の局部発振部の個数は、前記複数の周波数変換部の個数より少ないことを特徴とするダイバーシティ受信回路。
  3. 　請求項１記載のダイバーシティ受信回路において、
    　モノリシック半導体上に構成されたことを特徴とするダイバーシティ受信回路。
  4. 　請求項１記載のダイバーシティ受信回路において、
    　前記スイッチ回路は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されたことを特徴とするダイバーシティ受信回路。
  5. 　請求項１記載のダイバーシティ受信回路において、
    　前記スイッチ回路は、２段以上のトランスファーゲートを有することを特徴とするダイバーシティ受信回路。
  6. 　請求項５記載のダイバーシティ受信回路において、
    　前記スイッチ回路は、非選択時に前記２段以上のトランスファーゲートの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
  7. 　請求項１記載のダイバーシティ受信回路において、
    　前記スイッチ回路は、２段以上のトライステートインバータを有することを特徴とするダイバーシティ受信回路。
  8. 　請求項７記載のダイバーシティ受信回路において、
    　前記スイッチ回路は、非選択時に前記２段以上のトライステートインバータの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
  9. 　請求項１記載のダイバーシティ受信回路において、
    　前記複数の局部発振部の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
  10. 　請求項９記載のダイバーシティ受信回路において、
    　前記複数の局部発振部の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
    　前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
  11. 　請求項９記載のダイバーシティ受信回路において、
    　前記複数の局部発振部のうち前記スイッチ回路により選択されている局部発振部に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
  12. 　請求項９記載のダイバーシティ受信回路において、
    　前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
  13. 　請求項１記載のダイバーシティ受信回路において、
    　前記複数の局部発振部と前記スイッチ回路との間にそれぞれ挿入された複数の分周回路を更に備えたことを特徴とするダイバーシティ受信回路。
  14. 　請求項１３記載のダイバーシティ受信回路において、
    　前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
  15. 　請求項１４記載のダイバーシティ受信回路において、
    　前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
    　前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
  16. 　請求項１４記載のダイバーシティ受信回路において、
    　前記複数の局部発振部及び前記複数の分周回路のうち前記スイッチ回路により選択されている局部発振部及び分周回路に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
  17. 　請求項１４記載のダイバーシティ受信回路において、
    　前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部及び前記複数の分周回路の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
  18. 　請求項１記載のダイバーシティ受信回路において、
    　前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
  19. 　請求項１記載のダイバーシティ受信回路において、
    　前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択し、かつ選択されていない局部発振部の動作を停止するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
  20. 　請求項１記載のダイバーシティ受信回路において、
    　前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択し、かつ選択されていない局部発振部は異なる周波数を発振するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
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