WO2014207877A1 - 半導体装置およびその製造方法 - Google Patents

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gate
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transistor
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至 柳
竹村　理一郎
善光 柳川
崇秀 横井
穴沢　隆
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株式会社日立製作所
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel

Definitions

  • the present invention relates to a technology relating to a sensor using a semiconductor as a device for DNA four-base identification and sequence decoding in a DNA sequencer.
  • DNA sequencers Since the decoding of the human genome, the reading speed of DNA sequencers (devices that automatically read base sequences) has made great strides. In the field of molecular biology and medicine, further improvements in the function of DNA sequencers are expected to be applied in many ways.
  • Non-Patent Document 1 a measurement method using a nanopore device equipped with a hole about the same size as DNA and electrodes on both sides of the hole has attracted attention.
  • the tunnel current method is that the base sequence can be electrically analyzed without labeling DNA, in other words, without using reagents such as enzymes and fluorescent dyes. Therefore, the process using the reagent can be reduced, and the analysis cost and reading throughput can be expected to be reduced.
  • Non-patent Document 2 a method using a semiconductor substrate, a semiconductor material, and a semiconductor process has attracted attention because of its high mechanical strength.
  • Non-patent Document 2 a thin insulating film region is provided on a semiconductor substrate, two electrodes are formed therein, and an electron beam is irradiated between the two electrodes. There is a method of forming pores. By controlling the energy of the electron beam, the irradiation area, and the current, it is possible to form fine pores of 10 nm or less.
  • the problem of the tunnel current method is that an electrode pair having a minute gap must be provided.
  • the electrode interval is set to about 1.25 nm, suggesting the possibility of base identification. This is because the thickness of DNA is about 1 nm, and it is difficult to flow a tunnel current unless an electrode with a gap interval of about 1.25 nm is prepared. In patterning using a semiconductor process, it is difficult to produce a gap electrode of about 1.25 nm with high accuracy and reproducibility by reducing processing variations.
  • noble metals such as gold electrodes are mainly studied as electrode materials.
  • oxidation of the electrode tip portion significantly reduces the detected tunnel current value, so that noble metals such as gold atoms having strong oxidation resistance are required.
  • a noble metal electrode such as a gold electrode is required from the viewpoint of corrosion resistance.
  • precious metals such as gold atoms are materials that are not normally handled in semiconductor processes due to difficulties in processing, etc., and are compatible with semiconductor processes so that they are usually handled as metal contamination sources in semiconductor lines of LSI processes. Is low.
  • the thickness of the electrode is assumed to be 3 ⁇ 3 gold atoms, suggesting the possibility of base identification. This is because the pitch of each base of DNA is about 0.34 nm, and if the electrode is thicker than 0.34 nm, a tunnel current flowing through a plurality of bases is detected at the same time, and the base sequence cannot be specified.
  • the dot shape rather than the film may be more stable in terms of energy, and it is difficult to form the thin film. In particular, it is almost impossible to form a thin film electrode comparable to one base resolution (0.34 nm).
  • the gold electrode is more susceptible to atom rearrangement and electromigration during voltage application than other metals. For this reason, the accuracy of the measurement result is impaired due to the fluctuation of the gold atom when the tunnel current is detected.
  • a nanopore FET sensor 100 or a pore FET sensor 100. It has a structure as shown in FIGS. 1A to 1C.
  • Reference numeral 108 is an insulating film, 101 is a channel, 102 is a control gate, 103 is a source, 104 is a drain, 105 is a back gate, 106 is a pore (nano-sized pore), 107 is a wiring to be a contact to 102 to 105 It is.
  • the pore 106 is between the side surface of the control gate 102 on the channel 101 side and the side surface of the channel 101 on the control gate 102 side (FIG. 1A), the end of the channel 101 on the control gate 102 side (FIG. 1B), or the channel 101 side. It is in the channel near the side surface on the control gate 102 side (FIG. 1C).
  • Fig. 2 shows an enlarged view of the vicinity of the pore 106.
  • DNA (200) to be inspected passes through the pore (DNA (FIG. 2)). 200) each block sequence represents a base sequence).
  • the device operates as a transistor by controlling the control gate voltage while applying a voltage so that the source voltage is less than the drain voltage.
  • This is a so-called side gate type transistor.
  • the inversion layer is induced concentrated on the channel side portion on the control gate side (pore side), so that current flows through the channel side portion on the control gate side.
  • the thickness of the inversion layer depends on the control gate voltage, it is very thin, about 2-3 nm or less.
  • the channel current changes due to the change in electric field caused by the difference in effective charge amount and effective electric field of the four base nucleotides of DNA passing through the pore 106.
  • the four bases are identified and the sequence is decoded. I do. Since the base sequence interval in DNA is about 0.34 mm, the current flowing through the side of channel 101 is made as thin as possible to detect the current derived from the electric field change caused by one base unit (one nucleotide unit). There is a need to. For this purpose, it is necessary to reduce the thickness of the channel 101.
  • Non-Patent Document 3 the electron density distribution in Si sandwiched between insulating films (SiO 2 ) is calculated.
  • the thickness of Si when the thickness of Si is 10 nm or less, the electron density distribution is localized at the center.
  • the Si thickness is 5 nm or less, the peak of the electron density distribution sharpens, so the current value is mainly affected by one base (one nucleotide) at the peak position of the electron density distribution. Become. Therefore, the discrimination ability of the size of about 1 base can be obtained.
  • the thickness of Si becomes 5 nm or less, it becomes difficult for two or more electrons to coexist in the thickness direction of the channel.
  • FIG. 3A is a schematic diagram of the existence probability of one electron in silicon sandwiched between SiO 2
  • FIG. 3B is a schematic diagram of the existence probability of two electrons in silicon sandwiched between SiO 2 .
  • the channel thickness becomes 5 nm or less
  • the energy difference between the system shown in FIG. 3A and the system shown in FIG. 3B is equal to or larger than the room temperature energy (k B T).
  • the state of FIG. 3B is a larger energy state than the state of FIG. 3A. Therefore, even at room temperature, electrons supplied from the source can mainly take only one electron state as shown in FIG. 3A in the channel thickness direction, and a resolution equivalent to one electron unit can be obtained. Therefore, the channel thickness is desirably 5 nm or less in order to obtain sufficient detection sensitivity.
  • a quasi-one-dimensional thinnest current path is formed on the sidewall of the thin film channel. I can do it. Because it is a quasi-one-dimensional thinnest current path, it reacts sensitively to minute electric field changes caused by objects in the pores. Therefore, the change ratio (detection sensitivity) of the detection signal can be increased.
  • the current of the channel 101 is due to electrons induced by the electric field of the control gate 102. Therefore, the pore 106 is preferably disposed between the control gate 102 and the channel 101 current path. By doing so, the potential change due to the object in the pore can very effectively modulate the electric field between the control gate and the channel, and the change can be reflected in the channel current.
  • FIGS. 1B and 1C for example, there is a structure in which the pore 106 is located very close to the side of the channel 101, or a structure in which the pore 106 is formed in the channel near the side of the channel 101. is there.
  • a voltage is applied to the back gate 105, and electrons are more concentrated on the control gate side. Such electric field control is effective.
  • FIG. 4A illustrates a 2 ⁇ 2 sensor array. That is, the wiring (L5 to L8) to the control gate and the back gate in the row direction is made common, and the wiring to the source and drain in the column direction is made common.
  • the gate voltage of L5 and L6 is made higher than the voltage of L1 to L4, and between L1 and L2, L3 and L4 By providing a voltage difference between them, current flows through the channel of the nanopore FET, DNA can be detected, and the current is sent to peripheral circuits (amplifier unit, etc.) through the L1 and L3 wiring.
  • the voltage applied to L7 and L8 is set lower than the voltage applied to L1 to L4 so that channel current does not flow (unselected). By doing so, only signals from the sensors located in the upper row can be detected.
  • N ⁇ N sensors After acquiring the sensor signal of the upper row, the next row is selected and the upper row is not selected. By doing so, the signals detected by the sensors in the lower row can be read out. By repeating this at high speed, it is possible to perform parallel measurement of inspection objects using four integrated sensors. If 2 ⁇ 2 blocks are expanded to N ⁇ N blocks, N ⁇ N sensors can be measured in parallel.
  • FIG. 5 shows the experimental results of the control gate voltage dependence of the channel current of the NMOS type nanopore FET sensor.
  • transistor characteristics can be confirmed in which the channel current flows out or increases by increasing the gate voltage.
  • the absolute values of the source current and the drain current are overlaid for each different chip.
  • the figure shows nanopore FET sensors with different chips of the same design. Looking at the transistor characteristics of ChipA, ChipB, and ChipC, the control gate voltage (threshold voltage) from which the channel current flows is different. As a result of prototype evaluation of nanopore FET chip, it was found that the variation in threshold voltage was extremely large.
  • the transistor characteristics shown in the figure are an example. Many chips manufactured in the same process have threshold voltages lower or higher than those of ChipA to ChipC. That is, there are nanopore transistors that do not turn on or off unless an unrealistic gate voltage is applied.
  • the nanopore FET is a thin film channel transistor, and the current path is also concentrated on the channel side surface on the control gate side, so a quasi-one-dimensional thin current path flows on the channel side surface.
  • Reference numeral 502 in FIG. 6 denotes a side wall portion of the channel.
  • Reference numeral 501 denotes a fixed charge existing at the insulating film near the channel side wall or at the channel / insulating film interface.
  • the arrows in the figure indicate how the current flows.
  • the fixed charge is a negative charge and assuming an NMOS nanopore FET
  • the current does not flow easily around the fixed charge, so that the current flows as shown in the figure, avoiding the fixed charge.
  • the channel thickness is thick (a)
  • the current flowing around the fixed charge is affected by the fixed charge, but the current far away from the fixed charge is less affected by the fixed charge. Therefore, the threshold shift of the transistor due to the fixed charge is small.
  • the channel film thickness is small as shown in (b)
  • most of the current passing through the channel is affected by the fixed charge, so the fluctuation of the threshold voltage due to the fixed charge is large.
  • the amount of fixed charge and variations in location greatly affect the variation in threshold voltage.
  • a side gate transistor generally contains an insulating film deposited by CVD in the insulating film between the gate and the channel (in the case of a transistor having a normal gate above the channel, the insulating film between the gate and the channel is thermally oxidized. Films) and insulating films deposited by CVD methods have more fixed charges and variations than thermal oxide films. Further, since the nanopore FET itself is a transistor having a pore in the vicinity of the channel, the pore side wall and the unbonded bond in the vicinity cause the fixed charge, and the amount and the place of the fixed charge vary greatly. Therefore, the threshold variation of this sensor becomes very large.
  • a source, a drain, and a channel connecting the source and the drain are formed on an insulating film, and the control gate, or the control gate and the back gate are on the side surface of the channel, or Nano-sized holes that are formed on both side surfaces across the channel through an insulating film and pass the object to be inspected are close to the channel side surface on the control gate side or the side surface on the control gate side
  • a plurality of sensors provided through the insulating film are disposed in the channel in the vicinity, and a selection transistor capable of electrically selecting / deselecting a detection signal output of the sensor is provided.
  • a semiconductor device was constructed.
  • a combination of circuits in which the selection transistors are individually connected to a source for outputting a channel current of each sensor is arranged in an array. Configured.
  • the present invention further includes an amplifying transistor having a gate connected to a source that outputs a channel current of each sensor and a constant voltage source via a resistor,
  • the semiconductor device is configured by connecting the selection transistors and arranging combinations of circuits individually connected to the sensors in an array.
  • a plurality of the sensors are arranged in an array, and one selection transistor is provided for each row of the sensor array, and the drains of all the sensors arranged in each row.
  • the semiconductor device described above is configured to perform control for acquiring a sensor signal for each row.
  • an insulating film is deposited on a semiconductor substrate, polysilicon is deposited on the insulating film, and patterning is performed, so that the sensor source, drain, control gate, and A back gate region is formed, non-doped polysilicon is deposited and patterned to form a sensor channel, an insulating film is deposited, a region for forming a select transistor is etched, polysilicon is deposited, and patterning is performed.
  • the source and drain regions of the select transistor are formed, non-doped polysilicon is deposited, the channel of the select transistor is formed by patterning, the gate insulating film of the select transistor is formed by thermal oxidation, and the polysilicon is formed.
  • the gate electrode of the selective transistor is formed, the interlayer film, the wiring from each electrode part, the upper insulating film in the vicinity of the nanopore is etched, the semiconductor substrate on the back surface is etched, and finally the nanopore is removed from the sensor.
  • a semiconductor device manufacturing method has been developed, which is characterized by being formed in the vicinity of a channel by etching.
  • FIG. 6 is a diagram for explaining the reason why the threshold variation becomes very large due to variations in the amount and location of the fixed charge when there is a fixed charge in the insulating film near the channel side surface or at the insulating film / channel interface. 6 is a diagram illustrating a circuit including a selection transistor according to the first embodiment. FIG. It is a figure explaining the example which made the circuit of FIG. 7 of Example 1 into an array. (a) It is the top view of 1 set of nanopore FET of Example 1, and a selection transistor.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. 6 is a diagram illustrating a process of a method for manufacturing a semiconductor device according to Example 1.
  • FIG. (a) It is a figure explaining the circuit of the form which paralleled the selection transistor provided with the charge storage layer of Example 4, and the sensor selected.
  • FIG. 10 is a diagram for explaining a circuit in which a selection transistor T1 and a memory transistor T3 are connected in series instead of the selection transistor provided with the charge storage layer of the fourth embodiment. It is a schematic diagram explaining the structure without a gate of the nanopore FET sensor of Example 5.
  • FIG. 10 is a diagram illustrating an example of a circuit according to a fifth embodiment. It is a figure explaining the example of the circuit which provided the selection transistor and amplification transistor of the form of Example 5 in the sensor.
  • FIG. 16 is a diagram illustrating an example in which one sensor in the form of Example 6 is associated with one peripheral signal processing circuit and all sensors are read simultaneously.
  • a source that discharges a channel current of a nanopore FET sensor (hereinafter, a nanopore FET sensor integrated on a semiconductor chip is called a nanopore FET) It is preferable to provide a switching element in series, and to select / deselect the integrated nanopore FET 110 by ON / OFF of the switching element.
  • a back gate is shown, but it is also effective when there is no back gate.
  • FIG. 7 shows a part of a circuit diagram according to the embodiment of the present invention.
  • T1 is a selection transistor
  • 601 is a readout line (bit line)
  • 603 is a wiring (word line) for applying a voltage to the gate of the selection transistor
  • 602 is a drain of the nanopore FET
  • 604 and 605 are controls of the nanopore FET This wiring applies a voltage to the gate and the back gate.
  • the selection transistor is not a transistor having a large threshold variation such as a nanopore FET, but a normal-structure FET having a gate immediately above the gate insulating film (referred to as a vertical gate FET in this specification).
  • the vertical gate FET is most suitable for a selection transistor having a switching function because it is highly reliable, has a good OFF characteristic, and has little variation due to the maturation of the conventional semiconductor process.
  • FIG. 8 shows a 2 ⁇ 2 array as an example in which the circuit of FIG. 7 is arrayed. It goes without saying that this can generally be expanded to an N ⁇ N array.
  • the operation will be described with reference to FIG. The operation when the upper row is selected and the lower row is not selected will be described.
  • all FETs including nanopore FETs are described as NMOS.
  • the voltage relationship between the wirings 606 and 607 is set to 606 ⁇ 607
  • the voltage relationship between 608 and 609 is set to 608 ⁇ 609
  • 610 is set higher than 607 and 609
  • 611 is set higher than 607 and 609.
  • a detection current flows through the nanopore FETs in the upper row and the channel of the selection transistor, and the current flows through the bit lines 606 and 608 to the peripheral signal processing circuit.
  • 613 is set to a voltage lower than that of 606 and 608 so that no current flows through the selection transistors in the lower row.
  • FIG. 9 (a) shows a top view of one set of nanopore FET and selection transistor
  • Fig. 9 (b) shows a cross-sectional view along A-A '.
  • FIG. 9A is a diagram in which the insulating film located above the channel of the nanopore FET is excluded for easy understanding.
  • Reference numeral 701 is an insulating film
  • 702 is a wiring
  • 703 is a nanopore FET drain
  • 704 is a nanopore FET channel
  • 705 is a nanopore FET source
  • 706 is a selection transistor drain
  • 707 is a selection transistor source
  • 708 is a selection transistor 709 is a control gate of the nanopore FET
  • 710 is a back gate of the nanopore FET
  • 750 is a gate of the selection transistor
  • 760 is a contact portion to the gate, source, and drain
  • 106 is a nanopore.
  • the wirings running in the vertical and horizontal directions are connected to the peripheral signal processing circuit while dropping contacts to the respective electrodes according to the circuit diagram shown in FIG.
  • the solution containing the DNA to be detected exists above and below the insulating film 701 when the nanopore FET sensor 100 is in operation, and when the DNA passes through the nanopore, the channel current value is a signal difference of four bases.
  • the four types of bases are identified by changing the current according to the current and reading the change.
  • the selection transistor of the nanopore FET is a vertical gate FET with high reliability, little variation, and good OFF characteristics.
  • the number of processes will be reduced, leading to cost merit and manufacturing time reduction.
  • the thin-film side gate transistor has a large threshold variation and is not suitable as a selection transistor. It is useful to use a vertical gate transistor that has high reliability, low variation, and good OFF characteristics, separately from the nanopore FET.
  • FIG. 14 to FIG. 27 show an example of a manufacturing method of the nanopore FET sensor device provided with the selection transistor shown in FIG. The process flow will be described using the A-A ′ cross section of FIG. Further, peripheral circuits outside the sensor array for processing detection signals from the respective electrodes are formed before forming the sensor array (the following process).
  • a silicon nitride film 902 and a silicon oxide film 903 are deposited on a Si substrate 901.
  • N-type polysilicon is deposited and patterned to form a source and drain region 904 of the nanopore FET, and an opposite position between the source and drain region 904 (not shown). Control gate and back gate regions are formed.
  • non-doped polysilicon is deposited and patterned to form a nanopore FET channel 905.
  • silicon oxide films 906 and 908 and silicon nitride films 907 and 909 are deposited.
  • the silicon oxide films 906 and 908 and the silicon nitride films 907 and 909 where the select transistor is to be formed are etched.
  • N-type polysilicon is deposited and patterned to form source / drain regions 910 of the select transistor.
  • non-doped polysilicon 911 is deposited and patterned to form a channel of the select transistor.
  • a gate insulating film 912 of the selection transistor is formed by thermal oxidation.
  • N-type polysilicon is deposited and patterned to form the gate electrode 913 of the select transistor.
  • a silicon nitride film 914 is deposited as an interlayer film and planarized by the CMP method.
  • (11) As shown in FIG. 24, a contact hole is formed in each electrode portion of the selection transistor and nanopore FET, wiring material is deposited, planarized by CMP, and wiring material is deposited. And a wiring connecting the drain of the selection transistor, a wiring connecting the control gate of the nanopore FET to the peripheral circuit, a wiring connecting the back gate to the peripheral circuit, and a wiring connecting the gate of the selection transistor to the peripheral circuit.
  • the silicon nitride film 920 is flattened by the CMP method, and the upper part of the wiring part extending from the drain of the nanopore FET and the wiring part protruding from the source of the selection transistor Insulating film is removed by etching, wiring material is deposited, planarized by CMP method, then wiring material is deposited, wiring connecting from the drain of the nanopore FET to the peripheral circuit, and connecting from the source of the selection transistor to the peripheral circuit A wiring is patterned and formed.
  • a silicon nitride film 921 is deposited as an interlayer film and planarized by the CMP method.
  • a selection transistor can be provided for each row.
  • a potential difference is provided between 674 and 637, 674 and 638, and 674 and 639.
  • 674> 637, 674> 638, and 674> 639 are set.
  • a voltage higher than 674 (671> 674) is applied to 671.
  • 641 and 642 apply a gate voltage that allows a channel current optimal for detection of the nanopore FET to flow. By doing so, a detection current flows from the sensor in the uppermost row, and it flows to the peripheral circuit portion through the readout lines 637, 638, 639. By doing so, the sensor in the top row can be selected.
  • the gate voltage of 672,673 is set to 672 ⁇ 643, 672 ⁇ 675, or 673 ⁇ 646, 673 ⁇ 676, and the selection transistor part is turned OFF, so that no current flows in the channel of the nanopore FET Like that.
  • the sensors in the middle row and the bottom row can be deselected.
  • the sensor signal can be acquired for each row. According to this method, only one selection transistor is required for each row, which is effective in reducing the area when integrating the sensor.
  • the configuration described in the present embodiment is effective for a general N ⁇ N sensor array.
  • the cause of noise for the detection signal is not only the noise caused by the leakage current from the non-selected sensor described in the above embodiment, but also the influence of the surrounding environment while the detection current flows through the readout wiring to the peripheral signal processing circuit. There is also noise.
  • the nanopore FET sensor measurement is performed in a state where the outside of the insulating film located above and below the sensor is filled with an aqueous solution containing DNA. For this reason, unlike a normal device module that measures in the atmosphere, localization / non-localization of ions in the solution occur in the vicinity of the readout wiring, and as a result, there is a high possibility that noise will appear in the detected current flowing in the readout wiring.
  • the detection current amount and the detection current difference between the four types of bases can be made larger than the noise value placed on the readout line, and the noise picked up by the influence of the surrounding environment on the readout line is detected or detected. It can be made relatively smaller than the difference (the S / N ratio can be increased). As a result, measurement accuracy is improved.
  • FIG. 10 shows a structure in which an amplification mechanism is provided between the readout line and the nanopore FET.
  • T2 is an amplification transistor
  • T1 is a selection transistor.
  • the gate of the amplification transistor T2 is connected to the source of the nanopore FET and the wiring 621.
  • the wiring 621 is connected to a constant voltage source (for example, Ground), and there is a resistance between the constant voltage source and the gate. This resistance is preferably about the same as the channel resistance when detecting with a nanopore FET.
  • ⁇ Provide a potential difference between 616 and 617 when reading the sensor. For example, 617 ⁇ 616. Then, 619 is set to a higher voltage than 616 and 617. By doing so, the selection transistor T1 is turned ON. A potential difference is provided between 621 and 618. For example, 621> 618. A gate voltage is applied to 620 and 622 so that a channel current optimal for detection flows through the nanopore FET.
  • the channel resistance of the nanopore FET varies depending on the type of the object to be inspected and the type of the four bases.
  • the potential of the circled portion 690 changes depending on the type of the object to be inspected and the type of the four bases.
  • the signal detected from the nanopore FET during DNA detection is 100 nA at most, as estimated from the results of the experiment described in Example 1 (FIG. 5). And the electric current difference by 4 types of bases is the value below it.
  • the detected current amount directly discharged from the nanopore FET and four types can be increased, and the S / N ratio can be increased.
  • the amplification transistor can increase the transistor current difference due to the gate voltage difference as the S value (subthreshold coefficient) is smaller. That is, the potential difference generated by the four bases generated in the 690 portion can be converted into a large current difference.
  • the vertical gate transistor can make the insulation film thickness between the channel and the gate as very small as 3 nm or less, and the S value is extremely small. Therefore, as shown in FIG. 12, it is desirable to form the amplification transistor with a vertical gate structure.
  • FIG. 11 shows a 2 ⁇ 2 array as an example in which the circuit of FIG. 10 is arrayed. It goes without saying that this can generally be expanded to an N ⁇ N array.
  • the upper row is selected, voltages satisfying 631>623> 624 and 631>630> 629 are applied.
  • the voltage relationship between 632, 633 and 625, 626 and the voltage relationship between 632, 633 and 627, 628 are adjusted so that the detection current flows through the nanopore FET in the upper row.
  • the gate potential of the amplification transistor changes for each object to be detected, and the change in the gate potential is amplified by the channel current of the amplification transistor and sent to the readout lines 623 and 630 through the channel of the selection transistor.
  • the lower line of the non-selection sets the gate 634 of the selection transistor to a voltage lower than 623, 630, 625, and 628 so that the signal from the nanopore FET does not flow to the readout line.
  • FIG. 12 (a) shows a top view of one set of nanopore FET, selection transistor, and amplification transistor
  • Fig. 12 (b) shows a B-B 'cross-sectional view.
  • FIG. 12A is a diagram in which the insulating film located above the channel of the nanopore FET is excluded for easy understanding.
  • 701 is an insulating film
  • 702 is a wiring
  • 703 is a nanopore FET drain
  • 704 is a nanopore FET channel
  • 705 is a nanopore FET source
  • 709 is a nanopore FET control gate
  • 710 is a nanopore FET back gate
  • 712 is Amplification transistor drain
  • 713 is amplification transistor gate
  • 715 is amplification transistor source and selection transistor drain
  • 717 is selection transistor source
  • 718 is selection transistor gate
  • 106 is nanopore
  • 760 is gate, source, drain It has become a contact part.
  • the wiring running in the vertical and horizontal directions is connected to the peripheral signal processing circuit while dropping the contact to each electrode according to the circuit diagram shown in FIG.
  • the solution containing the DNA to be detected exists above and below the insulating film 701 when the nanopore FET sensor 100 is in operation, and when the DNA passes through the nanopore, the channel current value is a signal difference of four bases.
  • the four types of bases are identified by changing the current according to, and reading the change.
  • FIG. 28 shows a diagram in which a selection transistor and a selected sensor are arranged in parallel. Sensors are represented by 698 and 699. Like 698, a sensor with a pattern is a sensor that normally outputs a signal for an inspection object. On the other hand, a white sensor such as 699 is a defective sensor that does not normally output a signal. Now, as shown in FIG. 28, when the non-defective sensor and the defective sensor are mixed, if the sensor signal is sequentially sent to the readout line for each line and detected, the defective sensor signal is also detected collectively. Therefore, the total detection time is lost by the amount of defective sensors. Therefore, as shown in FIG. 28, it is effective to select non-defective sensors that measure only one or less in one row and collectively detect the non-defective sensors selected in all rows.
  • the selection transistor is a memory transistor in which a charge storage layer is provided between the gate and the channel, and the selection transistor associated with the defective sensor stores electrons if it is NMOS, It is effective to prevent a current from flowing between the sensor and the readout line even when a voltage for turning on the selection transistor is applied.
  • Each sensor is accessed in advance, and whether or not a current suitable for detection is output from the sensor is measured and memorized for each sensor.
  • Readout lines 649-653 and gates are connected to the defective sensor selection transistor. Charge is stored by applying voltage to 655-660.
  • a method of injecting charges there is a method of storing charges by flowing a tunnel current from a channel to an insulating film using a gate and readout line voltage difference. By doing this, it is possible to read several lines at a time as compared to reading signals sequentially while selecting each line, leading to a reduction in total detection time and an improvement in throughput. Also, if the signal change time of the sensor that the detection target exerts is short, if you call it sequentially while selecting each row, the signal change of that sensor will be performed when the sensor in a row is not selected. There is a possibility of missing. However, the possibility can be reduced by detecting several lines at once as in this embodiment.
  • the sensor shown in the present embodiment is applicable not only to the nanopore FET but also to a general sensor.
  • the selection transistor and the memory transistor may be provided separately. That is, as shown in FIG. 29, the selection transistor T1 and the memory transistor T3 may be arranged in series between the readout line and the sensor (the order may be reversed).
  • FIG. 30 shows a structure without a gate of the nanopore FET sensor, and reference numerals 20 and 21 denote gate electrodes for driving the FETs arranged in the solution.
  • the detection method is to detect a channel current change when DNA passes through the nanopore, and is the same as the gated nanopore FET sensor in that respect. Unlike gated nanopore FET sensors, the current does not flow concentrically in the channel to the pore side, so gated nanopore FET sensors have better sensitivity. On the other hand, since the channel is a thin film, there is a problem that the variation in threshold value is large even if it is not as large as the gated nanopore FET sensor in which the current is concentrated on the pore side.
  • FIG. 31 shows a circuit diagram.
  • 606 and 608 are readout lines
  • 660 is a gate electrode in solution (corresponding to 20 and 21 in FIG. 30)
  • 610 and 613 are gate electrodes of selection transistors
  • 607 and 609 are drain electrodes of the sensor. Since the operation method is as shown in the previous embodiments, it will not be repeated here.
  • FIG. 32 shows a circuit diagram in which a selection transistor and an amplification transistor are provided in a sensor.
  • 670 is a gate electrode in solution (corresponding to 20 and 21 in FIG. 30)
  • 631 and 634 are gate electrodes of selection transistors
  • 630 and 623 are readout lines
  • 624 and 629 are drains of amplification transistors. Since the operation method is as shown in the previous embodiments, it will not be repeated here.
  • the selection transistor and the amplification transistor are preferably composed of vertical gate transistors for the reasons described in the above embodiments.
  • FIG. 33 shows a top surface layout of the sensor array in which the sensor can be read out.
  • FIG. 33 in FIG. 33 is a peripheral signal processing circuit portion for one sensor.
  • 1002,1003,1004 Reference numeral 1005 denotes the source, gate, drain, and back gate of the nanopore FET.
  • the area of one peripheral signal processing circuit part is large for one sensor. Therefore, the area of the sensor + peripheral signal processing circuit is dominated by the area of the peripheral signal processing circuit. Therefore, the area of the sensor module can be reduced by arranging the peripheral signal processing circuits in a twisted manner as shown in the figure.
  • the nanopore FET sensor has been described as being formed of NMOS. However, based on the same principle, it may be formed of PMOS.
  • Nanopore FET 200 DNA 501 Fixed charge 502 Channel side surface 601, 606, 608, 616, 623, 630, 649, 650, 651, 652, 653, 654, 674, 675, 676 Read line 602, 607, 609, 626, 627, 637, 638 639, wirings 640, 643, 646 connected to the drain of the nanopore FET, wirings 603, 610, 613, 619, 631, 634, 655, 656, 657, 658, 659, 660, 661, 671, 672 connected to the source of the nanopore FET 673, wirings 604, 611, 614, 620, 632, 635, 641, 644, 647 connected to the gate of the selection transistor wirings 605, 612, 615, 622, 633, 636, 642, 645, connected to

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Abstract

　次世代DNAシーケンサにおいて、試薬を用いないDNAの４種塩基識別および配列解読のためのデバイスとして極めて高い感度を有するサイドゲートを具備したナノポアを有するFETセンサを集積化する方法、及びその検出感度を損なうことなく、４種塩基の電荷の相違に基づく検出電流変化を読み出せるようにするために、サイドゲートを具備したナノポアを有するFETセンサに対して、選択トランジスタ、増幅トランジスタを設けた半導体装置を提供する。

Description

半導体装置およびその製造方法
　本発明はDNAシーケンサにおいて、DNAの４種塩基識別および配列解読のためのデバイスとなる半導体を用いたセンサに関する技術である。 
　ヒトゲノムの解読以後、DNAシーケンサ(塩基配列を自動的に読み取る装置)の読み取り速度は長足の進歩を遂げている。分子生物学、医療の分野においても、DNAシーケンサの更なる機能の向上は、多方面への適用の成果が期待されている。
　次々世代DNAシーケンサを実現するアプローチとして、DNAと同程度の大きさの孔と、その両脇に電極を備えたナノポアデバイスを用いた計測方法が注目されている（非特許文献1）。一例としてDNAが孔を通過する際に、１塩基ずつスライドさせながら両脇の電極間に流れるトンネル電流の変化を観測して、塩基配列を解読しようとするものである。本方式（以下、トンネル電流方式という）の特徴はDNAを標識することなく、換言すると酵素や蛍光色素などの試薬を用いずに、電気的に塩基配列を解析できることである。そのため、試薬を用いたプロセスを削減でき、解析コストの低減や読み出しスループットの向上が期待できる。
　ナノポアデバイスの製造は、機械的強度が高いこと等から、半導体基板、半導体材料および半導体プロセスを用いる方法が注目を集めている（非特許文献2）。代表的な製法の1つとして、非特許文献2にあるように、半導体基板上に薄膜の絶縁膜の領域を設け、その中に2電極を形成し、その2電極間に電子ビームを照射してポアを形成する方法がある。電子ビームのエネルギー、照射面積、電流をコントロールすることで、10 nm以下の微細なポアを形成することが出来る。
　トンネル電流方式の課題は、微小なギャップを有する電極対を設けなくてはならないことである。非特許文献1によると電極間隔は1.25 nm程度として塩基識別の可能性を示唆している。これはDNAの太さが1 nm程度のため、1.25 nm程度のギャップ間隔の電極を用意しなければ、トンネル電流を流すことが困難であるからである。半導体プロセスを用いたパターニングでは、1.25 nm程度のギャップ電極を、加工バラつきを低減して、精度、再現性よく作成するのは困難である。
　また、電極の材料としては、金電極などの貴金属が主に検討されている。電極先端部が露出するトンネル電流方式において、電極先端部の酸化は、検出されるトンネル電流値を著しく低減させるため、耐酸化性の強い金原子などの貴金属が必要とされているのである。また溶液中に露出するため、耐腐食性の観点からも金電極などの貴金属電極が必要とされる。しかし、金原子などの貴金属は、加工が困難なことなどから通常半導体プロセスでは取り扱っていない材料であり、また通常LSIプロセスの半導体ラインにおいては金属汚染源として扱われるように、半導体プロセスとの親和性が低い。
　また、電極の厚みも非特許文献1によれば、先端部は金原子3×3個分を仮定して塩基識別の可能性を示唆している。DNAの各塩基のピッチがおよそ0.34 nmであるため、電極が0.34 nmよりも厚いと、同時に複数の塩基を流れるトンネル電流を検出してしまい、塩基配列の特定が不可能となるためである。しかしながら電極（特に金電極）は、約5 nm以下の薄膜を形成するのは一般的に難しい。約5 nm以下の薄膜形成時には、膜にならずドット状の方がエネルギー的に安定となる場合があり、薄膜形成は困難である。特に1塩基分解能(0.34nm)に匹敵する薄膜の電極形成は、ほぼ不可能である。
　また金電極は、他の金属と比べて原子の再配置や電圧印加時のエレクトロマイグレーションが起こりやすい。そのため、トンネル電流検出時に金原子の揺らぎにより測定結果の精度が損なわれてしまう。
Johan Lagerqvist, et al., NANO LETTERS (2006) Vol.6, No.4 779-782 Brian C. Gierhart, et al., SENSORS AND ACTUATORS B 132 (2008) 593-600 Bogdan Majkusiak, et al., IEEE TRANSACTION ON ELECTRON DEVICES, VOL45, NO.5, MAY 1998
　背景技術に記載した課題を解決すべく、発明者らは、下記のようなセンサ構造を考案した。本明細書ではそれをナノポアFETセンサ100、若しくはポアFETセンサ100と称する。それは図1Aから図1Cに示すような構造である。符号108は絶縁膜、101はチャネル、102はコントロールゲート、103はソース、104はドレイン、105はバックゲート、106はポア(ナノサイズの細孔)、107は102～105へのコンタクトとなる配線である。ポア106はコントロールゲート102のチャネル101側の側面と、チャネル101のコントロールゲート102側の側面との間（図1A）、若しくはチャネル101のコントロールゲート102側の端(図1B)、若しくはチャネル101のコントロールゲート102側の側面近傍でチャネル中にある(図1C)。
　図２にポア106近傍の拡大図を示す。図２に示すように、ナノポアFETセンサが、被検査対象の生体物質を含んだ溶液内へ浸漬された際に、被検査対象のDNA(200)がポアを通過する(図２中のDNA(200)の各ブロックの連なりは、塩基の連なりを表わしている)。
　ソース103-ドレイン104に、ソース電圧＜ドレイン電圧となるように電圧をかけた状態で、コントロールゲート電圧を制御することで、本デバイスはトランジスタ動作をする。いわゆるサイドゲート型のトランジスタである。トランジスタがON状態のとき、コントロールゲート側（ポア側）のチャネル側部に集中して反転層が誘起されるため、電流はコントロールゲート側のチャネル側部を流れる。反転層の厚みはコントロールゲート電圧にも依るが、極めて薄く、2-3 nm程度以下である。
　チャネル電流は、ポア106を通過するDNAの4種塩基のヌクレオチドの実効電荷量や実効電界の違いが引き起こす電界の変化によって変化し、その変化を検出することで4種塩基の識別と配列の解読を行う。DNA中の塩基の配列する間隔は約0.34 nmであるため、チャネル101側部を流れる電流の厚みを出来るだけ薄くして、1塩基単位（1ヌクレオチド単位）が引き起こす電界変化に由来した電流を検出する必要がある。そのためには、チャネル101の厚みを薄くする必要がある。
　非特許文献３では、絶縁膜(SiO2)中で挟まれたSi中の電子密度分布を計算している。特に非特許文献３中のFig.４によると、Siの厚みが10 nm以下では、電子密度分布が中心に局在することが分かる。特にSiの厚みが5 nm以下になると、電子密度分布のピークが先鋭化するため、電流値は、電子密度分布のピークの位置に来た1塩基（1ヌクレオチド）の影響を主に受けることになる。そのため1塩基の大きさ程度の識別能が得られる。また、Siの厚みが5 nm以下の領域になってくると、そもそもチャネルの厚み方向に2個以上の電子が同居することが難しくなってくる。
　図3Aに、SiO2で挟まれたシリコン中の1電子の存在確率、図3Bに、SiO2で挟まれたシリコン中の2電子の存在確率の模式図を示す。チャネル厚みが5 nm以下になってくると、図3Aで示す系のエネルギーと図3Bで示す系のエネルギー差が室温エネルギ(kBT)と同等もしくは、室温エネルギーより大きくなってくる。図3Bの状態のほうが図3Aの状態に比べて大きなエネルギー状態である。そのため室温でも、ソースから供給された電子は、チャネル厚み方向には図3Aのような1電子状態しか主にとれなくなってきて、1電子単位に相当する分解能が得られるようになってくる。よって十分な検出感度を得るにはチャネル厚みは5 nm以下が望ましい。
　以上のような構成と動作のもと、反転層効果と厚み方向における量子井戸の閉じ込め効果を利用することで、薄膜のチャネルの側壁部に擬1次元的な最細の電流パスを形成することが出来る。擬1次元的な最細の電流パスであるため、ポア中の対象物による微小な電界変化に敏感に反応する。そのため検出信号の変化比（検出感度）を高くすることが出来る。
　チャネル101の電流は、コントロールゲート102の電界で誘起される電子によるものである。従ってポア106はコントロールゲート102とチャネル101の電流パスの間に配置するのがよい。そうすることで、ポア中の対象物による電位変化がコントロールゲートとチャネル間の電界を極めて効果的に変調し、その変化をチャネル電流に反映することが出来る。ポア106は、チャネル中の側部の電流パスに近いほど検出感度を向上できる。その最たるものは、例えば図1B、図1Cのように、チャネル101側部に極めて近い場所にポア106がある構造、若しくはチャネル101側部近傍のチャネル中にポア106が形成されている構造がそれである。
　また電流パスのチャネル幅方向の広がりをさらに押さえ、よりチャネル側部に安定した一次元的な電子伝導パスを形成するために、バックゲート105に電圧を印加し、電子がよりコントロールゲート側に集中するような電界制御が有効である。
　上記デバイス(ナノポアFETセンサ100)を用いた計測のスループット向上のため、センサの集積化が望まれる。
  上記デバイスの集積化を考えた際、集積効率の向上（単位面積あたりのセンサ数の向上）を考えると、各センサのソース、ドレイン、ゲートから一本ずつ独立に配線を引き出した場合、集積効率は極めて悪い。よって共通化できる配線を共通化して占有面積の低減を図ることが考えられる。そうすると図４のようなアレイ構成が一般的に思いつくところである。図４(a)は、2×2個のセンサアレイを例示している。すなわち、行方向のコントロールゲートおよびバックゲートへの配線（L5～L8）を共通化し、列方向のソース, ドレインへの配線を共通化する。そして、上の行の信号を読み出す際（選択）、ナノポアFETセンサをNMOSで形成した場合は、L5,L6のゲート電圧をL1～L4の電圧よりも高くし、L1-L2間,L3-L4間の電圧差を設けておくことで、ナノポアFETのチャネルに電流が流れ、DNAの検出ができ、その電流をL1,L3の配線を通って周辺回路（アンプ部など）へ送り出す。一方で、下の行のナノポアFETセンサには、L7,L8にかける電圧をL1～L4にかける電圧よりも低くしてチャネル電流が流れないようにしておく（非選択）。こうすることで、上の行に位置するセンサからの信号のみを検出できる。上の行のセンサの信号を取得した後、次は下の行を選択して上の行を非選択とする。こうすることで、下の行のセンサで検出された信号を読み出すことができる。これを高速で繰り返すことで、集積化した4センサをもちいての検査対象物の並列計測が可能となる。2×2個のブロックをN×N個のブロックに拡張すれば、N×N個のセンサの並列計測が可能となる。
　一方で、ナノポアFETセンサ100には課題がある。図５には、NMOSタイプのナノポアFETセンサのチャネル電流のコントロールゲート電圧依存性の実験結果を示す。それぞれ、ゲート電圧を上げることでチャネル電流が流れ出す、もしくは増加するというトランジスタ特性が確認できる。図では、異なるchipごとに、ソース電流とドレイン電流の絶対値を重ね描いている。図は、同一設計の異なるチップのナノポアFETセンサである。ChipA、ChipB、ChipCのトランジスタ特性をみると、それぞれチャネル電流が流れ出すコントロールゲート電圧（しきい値電圧）が異なっている。ナノポアFETチップを試作評価の結果、しきい値電圧のばらつきが極めて大きいことが分かった。図に載せたトランジスタ特性はその一例であり、同一工程で製造したチップの中にはChipA～ChipCよりも更にしきい値電圧が低い、若しくは高いものが多く存在する。つまり、現実的ではないゲート電圧を印加しないとONもしくはOFFしないナノポアトランジスタが存在する。
　この原因を鋭意研究し考察したところ、以下の原因と考えられた。
  ナノポアFETは、薄膜チャネルのトランジスタであり、電流パスもコントロールゲート側のチャネル側面に集中するため、擬1次元的な細い電流パスがチャネル側面に流れる。そのため、チャネル側面近傍の絶縁膜中もしくは絶縁膜/チャネル界面に固定電荷が存在する場合、その固定電荷の量や場所のばらつきによって、しきい値バラつきは非常に大きくなる。図６を用いてその理由を説明する。図６の502は、チャネルの側壁部を示す。また501は、チャネル側壁近傍の絶縁膜もしくはチャネル/絶縁膜界面に存在する固定電荷を示している。また図中の矢印は、電流の流れ方を示している。いま、固定電荷を負の電荷とし、NMOSのナノポアFETを仮定すると、固定電荷の周りに電流は流れにくくなるので、図のような、固定電荷を避けたような電流の流れ方となる。チャネル膜厚が厚い場合(a)は、固定電荷の周りを流れる電流は固定電荷の影響を受けるが、そこから遠く離れたところの電流は、固定電荷の影響が少ない。よって固定電荷によるトランジスタのしきい値シフトも小さい。一方で、(b)に示すような、チャネル膜厚が薄い場合は、チャネルを通過する電流の大部分が固定電荷の影響を受けるので、固定電荷があることによるしきい値電圧の変動は大きく、固定電荷の量や場所のバラつきは、しきい値電圧のばらつきに大きく影響する。
　サイドゲートトランジスタは一般的に、ゲートとチャネルの間の絶縁膜にCVD法で堆積した絶縁膜が入り（通常のゲートがチャネル上部にあるトランジスタの場合、ゲートとチャネルの間の絶縁膜は熱酸化膜）、CVD法で堆積した絶縁膜は熱酸化膜に比べて固定電荷の量やバラつきが多い。さらにナノポアFET自体、チャネル近傍にポアを有するトランジスタであるため、ポア側壁や近傍の未結合ボンドなどが固定電荷を生成する原因となっており、固定電荷の量や場所のバラつきが大きい。よって本センサのしきい値ばらつきは非常に大きくなる。
　以上のようなナノポアFET固有の課題が、今回の実験の結果とその考察によって初めて明らかになった。
  このようなナノポアFETセンサを図４(a)のように集積化した際、しきい値電圧が低くOFF特性の悪いセンサが問題である。そのセンサを非選択にしようとして、OFF電圧として設定した電圧を印加したとしても、OFFできずにそこからリーク電流が流れてきてしまう。このリーク電流は、選択しているセンサから出てくる信号と混ざるため、ノイズ要因である。
  ナノポアFETセンサは、薄膜チャネルを用いているため検出電流値は小さく、その中で更に小さい4種塩基の信号差を見分ける必要がある。そのため、非選択セルからのリーク電流によるノイズは信号解析精度を深刻に低下させる。
  よって課題は、ナノポアFETセンサを集積化したときに、選択したセンサからの検出電流を如何にノイズ要因を排除して読み取るかである。
　上記課題を解決するために本発明では、絶縁膜上にソース、ドレイン、前記ソースと前記ドレイン間を繋ぐチャネルが形成され、コントロールゲート、またはコントロールゲートとバックゲートが前記チャネル側面側に、または前記チャネルを挟んで両側面側に絶縁膜を介して形成され、被検査物を通過させるためのナノサイズの孔が、前記コントロールゲート側の前記チャネル側面に近接して、または前記コントロールゲート側の側面近傍の前記チャネル中に、前記絶縁膜を貫通して設けられているセンサを複数配置して、当該センサの検出信号出力を電気的に選択/非選択可能な選択トランジスタを備えていることを特徴とする半導体装置を構成した。
　また、上記課題を解決するために本発明では、前記各センサのチャネル電流を出力するソースに前記選択トランジスタを個別に接続した回路の組合せをアレイ状に配置したことを特徴とする前記の半導体装置を構成した。
　また、上記課題を解決するために本発明では、前記各センサのチャネル電流を出力するソースと、および抵抗を介して定電圧源とにゲートが接続された増幅トランジスタを更に備え、前記増幅トランジスタと前記選択トランジスタとを接続して、前記各センサと個別に接続した回路の組合せをアレイ状に配置したことを特徴とする前記の半導体装置を構成した。
　また、上記課題を解決するために本発明では、複数の前記センサがアレイ状に配置され、前記選択トランジスタをセンサアレイの行ごとに1個ずつ設けて、各行に配置された全てのセンサのドレインを共通して該当行に配置された前記選択トランジスタと接続して、選択する行の選択トランジスタのゲートに選択の電圧を印加し、それ以外の行の選択トランジスタのゲートに非選択の電圧を印加することによって行ごとにセンサの信号を取得する制御を行う構成としたことを特徴とする前記の半導体装置を構成した。
　また、上記課題を解決するために本発明では、半導体基板上に絶縁膜を堆積し、前記絶縁膜上にポリシリコンを堆積して、パターニングすることにより、センサのソース、ドレイン、コントロールゲート、およびバックゲート領域を形成し、ノンドープポリシリコンを堆積し、パターニングすることによりセンサのチャネルを形成し、絶縁膜を堆積後、選択トランジスタを形成する領域をエッチングを行い、ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのソース、ドレイン領域を形成し、ノンドープポリシリコンを堆積し、パターニングすることにより選択トランジスタのチャネルを形成し、熱酸化により選択トランジスタのゲート絶縁膜を形成し、ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのゲート電極を形成し、層間膜、各電極部からの配線を形成し、ナノポアを形成する近傍の上部の絶縁膜をエッチングし、裏面の半導体基板をエッチングし、最後にナノポアをセンサのチャネル近傍にエッチングにより形成することを特徴とする半導体装置の製造方法を開発した。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、DNAの4種塩基の特定および配列の特定を高精度に行える。
本発明が提案するナノポアFETセンサの第１の構造の模式図である。 本発明が提案するナノポアFETセンサの第２の構造の模式図である。 本発明が提案するナノポアFETセンサの第３の構造の模式図である。 本発明が提案するナノポアFETセンサのポア近傍の拡大模式図である。 SiO2で挟まれたシリコン中の１電子の存在確率を説明する模式図である。 SiO2で挟まれたシリコン中の２電子の存在確率を説明する模式図である。 (a)本発明が提案するナノポアFETセンサのアレイ構成例を説明する回路図である。(b) 本発明が提案するナノポアFETセンサセルを示す回路図である。 NMOSタイプのナノポアFETセンサのチャネル電流のコントロールゲート電圧依存性の実験結果を示す図である。 チャネル側面近傍の絶縁膜中もしくは絶縁膜/チャネル界面に固定電荷が存在する場合、その固定電荷の量や場所のばらつきによって、しきい値バラつきは非常に大きくなる理由を説明する図である。 実施例１の選択トランジスタを加えた回路を説明する図である。 実施例１の図７の回路をアレイ化した例を説明する図である。 (a)実施例１のナノポアFETと選択トランジスタの1セットの上面図である。(b)Ａ-Ａ’断面図である。 実施例３の増幅トランジスタ、選択トランジスタを加えた回路を説明する図である。 実施例３の図１０の回路をアレイ化した例を説明する図である。 (a)実施例３のナノポアFETと選択トランジスタと増幅トランジスタの1セットの上面図である。(b)Ｂ-Ｂ’断面図である。 実施例２の選択トランジスタを行ごとに設けた形態の回路を説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 実施例１の半導体装置の製造方法のプロセスを説明する図である。 (a)実施例４の電荷蓄積層を設けた選択トランジスタと選択されるセンサを並列化した形態の回路を説明する図である。(b) 電荷蓄積層を設けた選択トランジスタの１セルを示す図である。 実施例４の電荷蓄積層を設けた選択トランジスタに代えて、選択トランジスタT1とメモリトランジスタT3を直列に接続する形態の回路を説明する図である。 実施例５のナノポアFETセンサのゲート無しの構造を説明する模式図である。 実施例５の形態の回路の例を説明する図である。 実施例５の形態の選択トランジスタと増幅トランジスタをセンサに設けた回路の例を説明する図である。 実施例６の形態の1センサに対して1周辺信号処理回路を対応させて、同時に全センサを読み出す構成とした例を説明する図である。
　本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施例に記載するデバイス構造および材料は、本発明の思想を具現化するための一例であり、材料および寸法などを厳密に特定するものではない。
　発明が解決しようとする課題で記載した課題を解決するためには、ナノポアFETセンサ(以下、半導体チップ上に集積化されたセル単位のナノポアFETセンサをナノポアFETと呼ぶ)のチャネル電流を吐き出すソースに直列に、スイッチング素子を設け、そのスイッチング素子のON/OFFで、集積化したナノポアFET110の選択、非選択を行うことが良い。なお以下の実施例ではすべてバックゲートがある場合を示すが、バックゲートが無い場合にも有効である。
　図７に、本発明の実施の形態の回路図の一部を示す。
  図７のT1は、選択トランジスタ、601は読み出し線（ビット線）、603は選択トランジスタのゲートに電圧を印加する配線（ワード線）、602はナノポアFETのドレイン、604、605はナノポアFETのコントロールゲートならびにバックゲートに電圧を印加する配線である。
　選択トランジスタは、ナノポアFETのようなしきい値ばらつきの大きいトランジスタではなく、ゲート絶縁膜の直上にゲートを有する通常構造のFET（本明細書では垂直ゲートFETと称する）を用いる。垂直ゲートFETはこれまでの半導体プロセスの成熟により、極めて信頼性が高く、OFF特性も良く、ばらつきも少ないため、スイッチングの機能を持たせる選択トランジスタに最も好適である。図8に、図7の回路をアレイ化した例として2×2のアレイを示す。これを一般的にN×Nのアレイに拡張できることは言うまでもない。
　動作説明を図８を用いて行う。上の行を選択し、下の行を非選択にする場合の動作を説明する。本明細書の説明においては、ナノポアFETを含むすべてのFETをNMOSとして説明する。配線606、607の電圧関係を606＜607となるよう、また608、609の電圧関係を608＜609となるようにし、610、を607、609よりも高い電圧にし、611を607、609よりも高い電圧にする。こうすることで、上の行のナノポアFETならびに選択トランジスタのチャネルに検出電流が流れ、その電流はビット線606、608を通じて周辺信号処理回路へと流れる。一方で、613を606、および608よりも低い電圧にし、下の行の選択トランジスタに電流が流れないようにする。こうすることで、下の行のナノポアFETセンサのしきい値が低くOFF時にもリークしてしまうものがあっても、選択トランジスタがリーク電流を遮断するため、上の行のみのセンサの検出電流をリークによるノイズ無く検出できる。
　図９(a)に、ナノポアFETと選択トランジスタの1セットの上面図、および図９(b)に、Ａ-Ａ’断面図を示す。図９(a)は、分かりやすくするため、ナノポアFETのチャネルよりも上部に位置する絶縁膜を排除した図となっている。符号701は絶縁膜、702は配線、703はナノポアFETのドレイン、704はナノポアFETのチャネル、705はナノポアFETのソース、706は選択トランジスタのドレイン、707は選択トランジスタのソース、708は選択トランジスタのチャネル、709はナノポアFETのコントロールゲート、710はナノポアFETのバックゲート、750は選択トランジスタのゲート、760はゲート、ソース、ドレインへのコンタクト部分、106はナノポアである。縦横方向に走る配線は、図８に示す回路図に従って各電極にコンタクトを落としながら、周辺信号処理回路に繋がる。ナノポアFETセンサ100の稼働時の絶縁膜701の上部ならびに下部には、検出対象のDNAを含有した溶液が存在しており、DNAがナノポアを通過する際、チャネル電流値は４種塩基の信号差に応じた電流変化をして、その変化を読み取ることで、４種塩基の識別を行う。
　図９(b)に示すとおり、ナノポアFETの選択トランジスタには、信頼性が高く、ばらつきが少なく、OFF特性の良い垂直ゲートのFETを用いる。プロセス上は、ナノポアFETのサイドゲートトランジスタを形成するときに、その横にもう1つ同じサイドゲートトランジスタを作って、それを選択トランジスタにできれば、工程数削減につながるためコストメリットならびに製造時間短縮に繋がる。しかしながら、発明が解決しようとする課題の欄に記したとおり、薄膜のサイドゲートトランジスタはしきい値ばらつきが大きく、選択トランジスタとしては適切でないことが分かった、そのため、本実施例のように、選択トランジスタはナノポアFETと作り分けて、高信頼、低ばらつき、OFF特性良好な垂直ゲートトランジスタを用いることが有用である。
　図７に示す選択トランジスタを備えたナノポアFETセンサデバイスの製法の一例を図１４から図２７までで示す。プロセスフローは、図９(b)のＡ-Ａ’断面を用いて説明する。また各電極からの検出信号を処理するセンサアレイ外の周辺回路はセンサアレイ形成（下記プロセス）前に形成しておく。
　(1)図１４に示す通り、Si基板上901上にシリコン窒化膜902、シリコン酸化膜903を堆積する。
  (2)図１５に示す通り、N型ポリシリコンを堆積し、パターニングすることでナノポアFETのソース、ドレイン領域904、および図には示されないがソース、ドレイン領域904の間に前後した対向位置にコントロールゲート、バックゲート領域を形成する。
  (3)図１６に示す通り、ノンドープポリシリコンを堆積し、パターニングすることでナノポアFETのチャネル905を形成する。
　(4)図１７に示す通り、シリコン酸化膜906,908、シリコン窒化膜907,909を堆積する。
  (5)図１８に示す通り、選択トランジスタが形成される部分のシリコン酸化膜906,908、シリコン窒化膜907,909をエッチングする。
  (6)図１９に示す通り、N型ポリシリコンを堆積し、パターニングすることで選択トランジスタのソース、ドレイン領域910を形成する。
　(7)図２０に示す通り、ノンドープポリシリコン911を堆積し、パターニングすることで選択トランジスタのチャネルを形成する。
  (8)図２１に示す通り、熱酸化により、選択トランジスタのゲート絶縁膜912を形成する。
  (9)図２２に示す通り、N型ポリシリコンを堆積しパターニングすることで、選択トランジスタのゲート電極913を形成する。
　(10)図２３に示す通り、層間膜としてシリコン窒化膜914を堆積し、CMP法で平坦化する。
  (11)図２４に示す通り、選択トランジスタおよびナノポアFETの各電極部にコンタクトホールを形成し、配線材料を堆積した後、CMPにより平坦化して、また配線材料を堆積した後、ナノポアFETのソースと選択トランジスタのドレインを繋ぐ配線、ナノポアFETのコントロールゲートから周辺回路へ繋がる配線、バックゲートから周辺回路へ繋がる配線、選択トランジスタのゲートから周辺回路へ繋がる配線をパターニングし形成する。
　(12)図２５に示す通り、層間膜としてシリコン窒化膜920を堆積した後、CMP法によって平坦化し、ナノポアFETのドレインから出ている配線部ならびに選択トランジスタのソースから出ている配線部の上部の絶縁膜をエッチングにより除去し、配線材料を堆積した後、CMP法によって平坦化し、その後、配線材料を堆積し、ナノポアFETのドレインから周辺回路に繋がる配線、選択トランジスタのソースから周辺回路へ繋がる配線をパターニングし形成する。
  (13)図２６に示す通り、層間膜としてシリコン窒化膜921を堆積し、CMP法で平坦化する。
  (14)図２７に示す通り、ナノポアを形成する近傍の上部の絶縁膜の一部をエッチング922し、裏面のSi基板をKOH水溶液でエッチングし、最後にナノポアをチャネル近傍にエッチングにより形成する。
  このようにすることで、熱酸化膜をゲート酸化膜とする高信頼、低ばらつき、OFF特性良好な垂直ゲートトランジスタを、ナノポアFETの選択トランジスタとして設けることが出来る。
　図１３に示すように、選択トランジスタを行ごとに設けることもできる。例えば、最上行を選択する場合、674と637、674と638、674と639の間に電位差を設ける。ここでは、674>637、674>638、674>639とする。そして、671に674よりも高い電圧（671>674）を掛ける。また、641と642は、ナノポアFETの検出に最適なチャネル電流が流れるようなゲート電圧を印加する。このようにすることで、最上行のセンサから検出電流が流れ、それは読み出し線637,638,639を伝って周辺回路部分へ流れる。こうすることで、最上行のセンサを選択できる。
　一方、中行、最下行は、672,673のゲート電圧を672＜643、672<675、または673<646、673<676として、選択トランジスタ部分をOFFにすることで、ナノポアFETのチャネルに電流が流れないようにする。こうすることで、中行、最下行のセンサを非選択にできる。選択する行を順次中行、最下行と変えていき、その間他の行を非選択とすることで、行ごとにセンサの信号を取得できる。この方法によれば、選択トランジスタが各行に1つで済むので、センサ集積化の際の面積低減に有効である。もちろん、本実施例で説明した構成は、一般的なN×N個のセンサアレイに対して有効である。
　検出信号に対するノイズの原因は、上記実施例で述べた非選択センサからのリーク電流によるノイズのほか、読出し配線を伝って周辺信号処理回路まで検出電流が流れる間に、周辺環境の影響を拾って載るノイズもある。ナノポアFETセンサは、センサの上部ならびに下部に位置する絶縁膜の外側はDNAを含有した水溶液で満たされた状態で測定する。そのため大気中で測定する通常デバイスモジュールと違い、読出し配線近傍で溶液中のイオンの局在・非局在などが起こる結果、読出し配線に流れる検出電流にノイズが載る可能性が高くなる。
　その解決のため、ナノポアFETセンサの信号を読出し線に送るまでの間に、信号を増幅しておくことが有効である。こうすることで、読出し線で載るノイズ値よりも、検出電流量と４種塩基の検出電流差を大きくすることができ、読出し線で周辺環境の影響を拾って載るノイズを検出電流や検出電流差よりも相対的に小さくすることができる（S/N比を大きくすることができる）。その結果、計測精度が向上する。
　図１０に、増幅機構を読み出し線とナノポアFETの間に設けた構造を示す。T2が増幅トランジスタ、T1が選択トランジスタである。増幅トランジスタT2は、そのゲートがナノポアFETのソースと、配線621に繋がっている。配線621は定電圧源（例えばGround）に繋がっており、定電圧源とゲートの間には抵抗がある。この抵抗はナノポアFETで検出を行っている際のチャネル抵抗と同じくらいが望ましい。
　センサの読出し時、616と617に電位差を設ける。例えば、617＜616とする。そして、619を616および617よりも高い電圧にする。こうすることで選択トランジスタT1をONにする。また621と618の間に電位差を設ける。例えば、621＞618とする。そして620と622に、ナノポアFETに検出に最適なチャネル電流が流れるようなゲート電圧を印加する。
　620、622、617、618、621の電圧ならびに配線621に繋がる抵抗が一定の場合、ナノポアFETのチャネル抵抗は被検査対象物の種類、４種塩基の種類により変わるので、配線621に繋がる抵抗との比が変わり、それにより、丸で囲った690の部分の電位が被検査対象物の種類、４種塩基の種類により変わる。　DNA検出中にナノポアFETから検出される信号は、実施例１に記載した実験の結果(図５）から見積もって、高くても100 nAである。そして、４種塩基による電流差は、それ以下の値である。
　例えば検出電流値10 nA程度の安定した電流値でナノポアFETを駆動させる場合、増幅トランジスタT2に流れる電流値が10 nA以上になるようにすると、ナノポアFETから直接排出される検出電流量ならびに４種塩基の検出電流差よりも大きくすることができ、S/N比を大きくすることができる。
　増幅トランジスタは、そのS値（サブスレッショルド係数）が小さいほど、ゲート電圧差によるトランジスタ電流差を大きくすることができる。つまり、690部分に生じる４種塩基によって生み出された電位差を大きな電流差に変換できる。垂直ゲートトランジスタはサイドゲートトランジスタと比較し、製法上、チャネルとゲート間の絶縁膜厚を3 nm以下と非常に薄くでき、そのためS値が極めて小さい。よって、図１２に示す通り、増幅トランジスタも垂直ゲート構造で形成するのが望ましい。
　図１１に、図１０の回路をアレイ化した例として2×2のアレイを示す。これを一般的にN×Nのアレイに拡張できることは言うまでもない。
  例えば上の行を選択する場合、631>623>624、631>630>629となる電圧を印加する。また632,633と625,626の電圧関係ならびに632,633と627,628の電圧関係を調整して、上の行のナノポアFETに検出電流が流れるようにする。そうすることで、増幅トランジスタのゲート電位が検出対象物ごとに変化し、そのゲート電位の変化は増幅トランジスタのチャネル電流で増幅され、選択トランジスタのチャネルを通って読み出し線623,630へ送り出される。
  一方、非選択の下行は、選択トランジスタのゲート634を、623,630,625,628よりも低い電圧にしておき、ナノポアFETからの信号が読み出し線に流れないようにしておく。
　図１２(a)に、ナノポアFETと選択トランジスタと増幅トランジスタの1セットの上面図、ならびに図１２(b)に、Ｂ-Ｂ’断面図を示す。図１２(a)は、分かりやすくするため、ナノポアFETのチャネルよりも上部に位置する絶縁膜を排除した図となっている。図の701は絶縁膜、702は配線、703はナノポアFETのドレイン、704はナノポアFETのチャネル、705はナノポアFETのソース、709はナノポアFETのコントロールゲート、710はナノポアFETのバックゲート、712は増幅トランジスタのドレイン、713は増幅トランジスタのゲート、715は増幅トランジスタのソースであり選択トランジスタのドレイン、717は選択トランジスタのソース,718は選択トランジスタのゲート、106はナノポア、760はゲート、ソース、ドレインへのコンタクト部分となっている。
　縦横方向に走る配線は、例えば図１１に示す回路図に従って各電極にコンタクトを落としながら、周辺信号処理回路に繋がる。ナノポアFETセンサ100の稼働時の絶縁膜701の上部ならびに下部には、検出対象のDNAを含有した溶液が存在しており、DNAがナノポアを通過する際、チャネル電流値は４種塩基の信号差に応じた電流変化をして、その変化を読み取ることで、４種塩基の識別を行う。
　図２８に選択トランジスタと選択されるセンサを並列化した図を示す。センサは698ならびに699で表わされる。698のように、模様付きのセンサは、検査対象物に対する信号を正常に出力するセンサである。一方で、699のように白抜きで表わしたセンサは、信号を正常に出力しない不良センサである。今、図２８のように良品センサと不良センサが混在している場合、一行ごとに逐次的にセンサの信号を読出し線に送って検出していくと、不良センサの信号もまとめて検出してしまうので、延べ検出時間は不良センサの分だけ損してしまう。そこで、図２８に示す通り、一列に1つ以下だけ測定する良品センサを選び、全ての列に選ばれた良品センサを纏めて検出することが有効である。
　図２８で説明すると、破線で囲った4行を選んだ場合、1列に1つだけ検出すべき良品センサを選んでいることになっている。その4行を同時に選択すると、5つの良品センサからの信号が、読出し線649-653に出力される。一方、不良センサからの信号はノイズとなるため、カットしなくてはならない。不良センサからの信号をカットするため、センサと読み出し線の間にヒューズを設けておき、不良センサと読み出し線の間は、電流が流れないようヒューズをオフするのがよい。
　そのヒューズの役割を果たすものとして、一例として選択トランジスタを、ゲートとチャネルの間に電荷蓄積層を設けたメモリトランジスタとして、不良センサに付随する選択トランジスタにはNMOSであれば電子を溜め込んでおき、選択トランジスタがONする電圧をかけてもセンサと読み出し線の間に電流を流れなくすることが有効である。あらかじめ、各センサにアクセスして、センサから検出に適した電流が出るかどうかで、各センサの良不良を測定・記憶しておき、不良センサの選択トランジスタには、読出し線649-653とゲート655-660への電圧印加によって電荷を溜め込む。電荷の注入方法は、ゲートと読み出し線電圧差を利用してチャネルから絶縁膜にトンネル電流を流して電荷を溜め込む方法などがある。　
　こうすることで、１行ごとに選択しながら逐次的に信号を読んでいくときに比べ、数行を一括して読めるので、トータルの検出時間の短縮に繋がり、スループットの向上が出来る。また、検出対象物が及ぼすセンサの信号変化の時間が短い場合、1行ごとに選択しながら逐次的に呼んでいくと、ある行のセンサを非選択にしているときに、そのセンサの信号変化を見逃す可能性がある。しかしながら本実施例のように、数行を一括して検出することで、その可能性を減らすことができる。
　本実施例で示したセンサとは、ナノポアFETに限らず、一般のセンサにも応用可能であることは、上記の説明から明らかであろう。
  また、本実施例では選択トランジスタにメモリ機能も兼ね備えさせた例を示しているが、選択トランジスタとメモリトランジスタを別に設けても良い。つまり図２９に示すとおり、読み出し線とセンサの間に選択トランジスタT1とメモリトランジスタT3を直列に並べてもよい（順番は逆も可能）
　選択トランジスタ、または選択トランジスタとゲインセルを設ける構造は、ナノポアFETセンサのゲート無しの構造（図３０）にも有用である。図３０は、ナノポアFETセンサのゲート無しの構造であり、符号20,21は、溶液中に配置されたFETを駆動するためのゲート電極である。検出方法は、DNAがナノポアを通過する際にチャネル電流変化を検出するものであり、その点ではゲート付きナノポアFETセンサと同じである。ゲート付きナノポアFETセンサと違い、チャネル内をポア側に電流が集中して流れるわけではないため、ゲート付きナノポアFETセンサの方が感度は良い。一方で、チャネルは薄膜であるため、電流がポア側に集中しているゲート付きナノポアFETセンサ程ではないにしろ、しきい値バラつきが大きいことが問題となる。
　その解決のためには、これまでの実施例で示したとおり、センサごとに選択トランジスタを設けることが良い。図３１に回路図を示す。606,608は読み出し線、660は溶液中のゲート電極（図３０の20,21に相当）、610,613は選択トランジスタのゲート電極、607,609はセンサのドレイン電極である。動作方式に関してはこれまでの実施例で示してきた通りであるので、ここでは繰り返さない。
　またセンサに対して、増幅トランジスタを設けることも、実施例３で述べた理由と同様の理由で有用である。図３２に選択トランジスタと増幅トランジスタをセンサに設けた回路図を示す。670は溶液中のゲート電極（図３０の20,21に相当）、631,634は選択トランジスタのゲート電極、630,623は読み出し線、624,629は増幅トランジスタのドレインである。動作方式に関してはこれまでの実施例で示してきた通りであるので、ここでは繰り返さない。
　選択トランジスタならびに増幅トランジスタは、これまでの実施例で説明してきた理由により、垂直ゲートトランジスタで構成することがよい。
　これまで、共通に出来る電極を共通配線にしてセンサをアレイ化する方法に関して示してきた。ここでは、各センサの電極を共通化することなく、各センサのそれぞれの電極から1本ずつ周辺回路に信号を送る（つまりセンサごとに選択、非選択を逐次的に繰り返すのではなく、同時に全センサを読み出すことが出来る）センサアレイの上面レイアウトを図３３に示す。同時に全センサを読み出すことで、トータルの検出時間の短縮に繋がり、スループットの向上が出来る。また、検出対象物が及ぼすセンサの信号変化の時間が短い場合、1行ごとに選択しながら逐次的に読んでいくと、ある行のセンサを非選択にしているときに、そのセンサの信号変化を見逃す可能性がある。しかしながら本実施例のように、全センサを一括して検出することで、その可能性を減らすことができる。
　図３３の1001は１センサに対する周辺信号処理回路部分である。1002,1003,1004,
1005はナノポアFETのソース、ゲート、ドレイン、バックゲートである。1センサに対して1周辺信号処理回路部分の面積は大きい。そのため、センサ+周辺信号処理回路の面積は、周辺信号処理回路の面積が支配的となる。そのため、周辺信号処理回路を図のようにツイスト状に並べることで、センサモジュールの面積縮小を可能にする。
　なお、上記した全ての実施例において、ナノポアFETセンサをNMOSで形成した例で説明したが、同様の原理に基づき、PMOSにより形成することも可能である。
２０、２１　溶液中ゲート電極
１００　ナノポアFETセンサ
１０１　チャネル
１０２　コントロールゲート
１０３　ソース
１０４　ドレイン
１０５　バックゲート
１０６　ポア
１０７　コンタクト、配線
１０８　絶縁膜
１１０　ナノポアFET
２００　DNA
５０１　固定電荷
５０２　チャネル側面
６０１，６０６，６０８，６１６, ６２３，６３０、６４９、６５０、６５１、６５２、６５３、６５４，６７４，６７５，６７６　読み出し線
６０２，６０７，６０９、６２６、６２７、６３７、６３８、６３９　ナノポアFETのドレインに繋がる配線
６４０、６４３、６４６　ナノポアFETのソースに繋がる配線
６０３，６１０，６１３，６１９、６３１、６３４、６５５、６５６、６５７、６５８、６５９、６６０、６６１、６７１、６７２、６７３　選択トランジスタのゲートに繋がる配線
６０４,　６１１，６１４，６２０、６３２、６３５、６４１、６４４，６４７　ナノポアFETのコントロールゲートに繋がる配線
６０５，６１２，６１５，６２２、６３３、６３６、６４２、６４５、６４８　ナノポアFETのバックゲートに繋がる配線
６１７、６２４、６２９増幅トランジスタのドレインに繋がる配線
６２１、６２５、６２８増幅トランジスタのゲートに繋がる配線
６６０、６７０　溶液中ゲート電極
７０１　絶縁膜
７０２　配線
７０３　ナノポアFETドレイン
７０４　ナノポアFETチャネル
７０５　ナノポアFETソース
７０６　選択トランジスタドレイン
７０７　選択トランジスタソース
７０８　選択トランジスタチャネル
７０９　ナノポアFETコントロールゲート
７１０　ナノポアFETバックゲート
７１２　増幅トランジスタドレイン
７１３　増幅トランジスタゲート
７１４　増幅トランジスタチャネル
７１５　増幅トランジスタソース
７１６　選択トランジスタチャネル
７１７　選択トランジスタソース
７１８　選択トランジスタゲート
７５０　選択トランジスタゲート
７６０　コンタクト
９０１　シリコン基板
９０２　シリコン窒化膜
９０３　シリコン酸化膜
９０４　ポリシリコン
９０５　ポリシリコン
９０６  シリコン酸化膜
９０７　シリコン窒化膜
９０８　シリコン酸化膜
９０９  シリコン窒化膜
９１０　ポリシリコン
９１１　ポリシリコン
９１２　シリコン酸化膜
９１３　ポリシリコン
９１４，９２０、９２１　絶縁膜
９１５、９１６、９１７、９１８、９１９　配線
９２１　ナノポア形成用のエッチング穴
１００１　周辺信号処理回路
１００２　ナノポアFETソース
１００３　ナノポアFETコントロールゲート
１００４　ナノポアFETドレイン
１００５　ナノポアFETバックゲート

Claims (10)

  1. 　絶縁膜上にソース、ドレイン、前記ソースと前記ドレイン間を繋ぐチャネルが形成され、
    　コントロールゲート、またはコントロールゲートとバックゲートが前記チャネル側面側に、または前記チャネルを挟んで両側面側に絶縁膜を介して形成され、
    　被検査物を通過させるためのナノサイズの孔が、前記コントロールゲート側の前記チャネル側面に近接して、または前記コントロールゲート側の側面近傍の前記チャネル中に、前記絶縁膜を貫通して設けられているセンサを複数配置して、
    　当該センサの検出信号出力を電気的に選択/非選択可能な選択トランジスタを備えていることを特徴とする半導体装置。
  2. 　前記各センサのチャネル電流を出力するソースに前記選択トランジスタを個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
  3. 　前記各センサのチャネル電流を出力するソースと、および抵抗を介して定電圧源とにゲートが接続された増幅トランジスタを更に備え、
    　前記増幅トランジスタと前記選択トランジスタとを接続して、前記各センサと個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
  4. 　複数の前記センサがアレイ状に配置され、
    　前記選択トランジスタをセンサアレイの行ごとに1個ずつ設けて、各行に配置された全てのセンサのドレインを共通して該当行に配置された前記選択トランジスタと接続して、
    　選択する行の選択トランジスタのゲートに選択の電圧を印加し、それ以外の行の選択トランジスタのゲートに非選択の電圧を印加することによって行ごとにセンサの信号を取得する制御を行う構成としたことを特徴とする請求項１に記載の半導体装置。
  5. 　前記選択トランジスタは、ゲートとチャネルの間に電荷蓄積層を設けたメモリトランジスタとして構成され、
    　前記センサと前記選択トランジスタとを１個ずつ接続した組合せをアレイ状に配置して、
    　各センサを稼働した良否の結果に基づき、不良のセンサに接続する選択トランジスタの電荷蓄積層に電圧印加によって電荷を溜め込んで非選択状態とする構成として、
    　各列に複数の良センサの出力が重ならない範囲において、数行のセンサ群を一括して読み込みを可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
  6. 　前記電荷蓄積層を設けた選択トランジスタに代えて、電荷蓄積層を設けない選択トランジスタとメモリトランジスタを直列に並べる構成としたことを特徴とする請求項５に記載の半導体装置。
  7. 　前記選択トランジスタ、および前記増幅トランジスタは、垂直ゲートトランジスタで構成されていることを特徴とする請求項１乃至請求項６のいずれかの請求項に記載の半導体装置。
  8. 　前記センサのコントロールゲートとバックゲートを形成することに代えて、被検査物が含まれた溶液内に浸漬した際に、溶液中に配置されたFETを駆動するためのゲート電極によってチャネル電流を制御するゲート無し構造としたことを特徴とする請求項１に記載の半導体装置。
  9. 　前記複数のセンサの各電極(ソース、ドレイン、コントロールゲート、バックゲート)からの配線を共通化せずに、各センサに対応した周辺回路へ個別に配線を形成して、選択トランジスタを設けずに、全センサを一括して検出可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
  10. 　半導体基板上に絶縁膜を堆積し、
    　前記絶縁膜上にポリシリコンを堆積して、パターニングすることにより、センサのソース、ドレイン、コントロールゲート、およびバックゲート領域を形成し、
    　ノンドープポリシリコンを堆積し、パターニングすることによりセンサのチャネルを形成し、
    　絶縁膜を堆積後、選択トランジスタを形成する領域をエッチングを行い、
    　ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのソース、ドレイン領域を形成し、
    　ノンドープポリシリコンを堆積し、パターニングすることにより選択トランジスタのチャネルを形成し、
    　熱酸化により選択トランジスタのゲート絶縁膜を形成し、
    　ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのゲート電極を形成し、
    　層間膜、各電極部からの配線を形成し、
    　ナノポアを形成する近傍の上部の絶縁膜をエッチングし、裏面の半導体基板をエッチングし、最後にナノポアをセンサのチャネル近傍にエッチングにより形成することを特徴とする半導体装置の製造方法。
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